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本出願は、半導体技術に関し、より詳細には、積層された電界効果トランジスタ（ＦＥＴ）およびその形成方法

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【図1】 ゲート構造が垂直に配置され、かつ活性デバイス領域の各々に存在する、一対の離隔された活性デバイス領域を含むレイアウトを示す図であり、切取線Ｘ－Ｘ（活性デバイス領域の一方を通る断面である）、切取線Ｙ１－Ｙ１（ゲート構造を通る断面である）、および切取線Ｙ２－Ｙ２（ソース／ドレイン領域を通る断面である）が図１に示されている。
【図2A】 本出願に採用できる例示的構造のＸ－Ｘを通る断面図であり、例示的構造は、半導体基板の表面上に存在する誘電体材料層の表面上に位置する一対の離隔されたナノシート材料積層体を含み、各ナノシート材料積層体は、１つずつ交互に積層された犠牲半導体材料層および半導体チャネル材料層を含む。
【図2B】 例示的構造のＹ１－Ｙ１を通る断面図である。
【図2C】 例示的構造のＹ２－Ｙ２を通る断面図である。
【図3A】 第１の犠牲ゲート構造、第１の誘電体スペーサを形成し、第１の犠牲ゲート構造および第２の誘電体スペーサをエッチング・マスクとして利用して各ナノシート材料積層体をパターン形成して犠牲半導体材料ナノシートと半導体チャネル材料ナノシートを交互に１つずつ積層したナノシート積層体を設け、各犠牲半導体材料ナノシートに凹所を設け、凹所を設けることによって作成された間隙に内部スペーサを形成し、第１のソース／ドレイン領域を形成し、第１の層間誘電体（ＩＬＤ）材料層を形成した後の、図２Ａに示された例示的構造の断面図である。
【図3B】 形成後の図２Ｂに示された例示的構造の断面図である。
【図3C】 形成後の図２Ｃに示された例示的構造の断面図である。
【図4A】 誘電体と誘電体との結合工程を使って上部半導体チャネル層を結合した後の、図３Ａに示された例示的構造の断面図である。
【図4B】 結合後の図３Ｂに示された例示的構造の断面図である。
【図4C】 結合後の図３Ｃに示された例示的構造の断面図である。
【図5A】 半導体チャネル材料層をパターン形成して、犠牲半導体材料ナノシートおよび半導体チャネル材料ナノシートを交互に積層した各ナノシート積層体の上に半導体フィンを形成した後の、図４Ａに示された例示的構造の断面図である。
【図5B】 形成後の、図４Ｂに示された例示的構造の断面図である。
【図5C】 形成後の、図４Ｃに示された例示的構造の断面図である。
【図6A】 各半導体フィンの一部分に第２の犠牲ゲート構造および第２の誘電体スペーサを形成し、第２のソース／ドレイン領域を形成し、第２のＩＬＤ材料層を形成した後の、図５Ａに示された例示的構造の断面図である。
【図6B】 形成後の、図５Ｂに示された例示的構造の断面図である。
【図6C】 形成後の、図５Ｃに示された例示的構造の断面図である。
【図7A】 第２の犠牲ゲート構造と積層されたデバイス分離誘電体材料層とを全体的に通り、かつ第１の犠牲ゲート構造内へ部分的に通る開口部を形成した後の、図６Ａに示された例示的構造の断面図である。
【図7B】 形成後の、図６Ｂに示された例示的構造の断面図である。
【図7C】 形成後の、図６Ｃに示された例示的構造の断面図である。
【図8A】 第１の犠牲ゲート構造および第２の犠牲ゲート構造を除去し、第２の犠牲ゲート構造を除去することにより各半導体フィンを露出させ、第１の犠牲ゲート構造を除去することにより各犠牲半導体材料ナノシートを露出させ、その後、露出した犠牲半導体材料ナノシートを除去した後の、図７Ａに示された例示的構造の断面図である。
【図8B】 除去後の、図７Ｂに示された例示的構造の断面図である。
【図8C】 除去後の、図７Ｃに示された例示的構造の断面図である。
【図9A】 各半導体フィンの物理的に露出した表面および各半導体チャネル材料ナノシートの物理的に露出した表面に高誘電率の誘電体材料層を形成し、次いで非晶質シリコン（ａ－Ｓｉ）層を形成した後の、図８Ａに示された例示的構造の断面図である。
【図9B】 形成後の、図８Ｂに示された例示的構造の断面図である。
【図9C】 形成後の、図８Ｃに示された例示的構造の断面図である。
【図10A】 ゲート切断溝（ＣＴ）を、全体的にａ－Ｓｉ層を通って、部分的に誘電体材料層の一部分内へ形成した後の、図９Ａに示された例示的構造の断面図である。
【図10B】 形成後の、図９Ｂに示された例示的構造の断面図である。
【図10C】 形成後の、図９Ｃに示された例示的構造の断面図である。
【図11A】 ゲート切断溝の下部分内に保護材料を形成した後の、図１０Ａに示された例示的構造の断面図であり、保護材料は、積層されたデバイス分離誘電体材料層の最上面と最下面との間に位置する最上面を有する。
【図11B】 形成後の、図１０Ｂに示された例示的構造の断面図である。
【図11C】 形成後の、図１０Ｃに示された例示的構造の断面図である。
【図12A】 ゲート切断溝の下部分に対してゲート切断溝の上部分の幅を増加させるようにゲート切断溝の上部分の側壁に沿って位置するａ－Ｓｉ層を縁取りした後の、図１１Ａに示された例示的構造の断面図である。
【図12B】 縁取り後の、図１１Ｂに示された例示的構造の断面図である。
【図12C】 縁取り後の、図１１Ｃに示された例示的構造の断面図である。
【図13A】 ゲート切断溝の下部分から保護材料を除去して、元のゲート切断溝の幅を有する第１の部分と、幅が増加した第２の部分とを有する修正ゲート切断溝を露出させた後の、図１２Ａに示された例示的構造の断面図である。
【図13B】 露出後の、図１２Ｂに示された例示的構造の断面図である。
【図13C】 露出後の、図１２Ｃに示された例示的構造の断面図である。
【図14A】 第１のゲート切断誘電体構造を、修正ゲート切断溝の第１の部分に形成し、修正ゲート溝の第２の部分内へ部分的に形成した後の、図１３Ａに示された例示的構造の断面図である。
【図14B】 形成後の、図１３Ｂに示された例示的構造の断面図である。
【図14C】 形成後の、図１３Ｃに示された例示的構造の断面図である。
【図15A】 第１のゲート切断誘電体構造の上部に追加ａ－Ｓｉを形成し、修正ゲート切断溝の残りの第２の部分を完全に充填した後の、図１４Ａに示された例示的構造の断面図である。
【図15B】 形成かつ充填後の、図１４Ｂに示された例示的構造の断面図である。
【図15C】 形成かつ充填後の、図１４Ｃに示された例示的構造の断面図である。
【図16A】 第２のゲート切断誘電体構造をａ－Ｓｉ層に形成し、第１のゲート切断誘電体構造の表面に接触した後の、図１５Ａに示された例示的構造の断面図である。
【図16B】 形成かつ接触後の図１５Ｂに示された例示的構造の断面図である。
【図16C】 形成かつ接触後の図１５Ｃに示された例示的構造の断面図である。
【図17A】 ａ－Ｓｉ層の上部分を除去して、各半導体フィン上に位置する高誘電率のゲート誘電体材料を露出させた後の、図１６Ａに示された例示的構造の断面図である。
【図17B】 除去かつ露出後の、図１６Ｂに示された例示的構造の断面図である。
【図17C】 除去かつ露出後の、図１６Ｃに示された例示的構造の断面図である。
【図18A】 第２のゲート電極を、第１の組の半導体フィン上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に形成し、別の第２のゲート電極を、第２の組の半導体フィン上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に形成した後の、図１７Ａに示された例示的構造の断面図であり、第１および第２の組の半導体フィンは、第２のゲート切断誘電体構造、および積層されたデバイス分離誘電体材料層に存在する開口部を貫通する第１のゲート切断誘電体構造の拡大された幅の部分によって分離される。
【図18B】 形成後の、図１７Ｂに示された例示的構造の断面図である。
【図18C】 形成後の、図１７Ｃに示された例示的構造の断面図である。
【図19A】 第２の導電性接点含有ＩＬＤ材料層を形成した後の、図１８Ａに示された例示的構造の断面図であり、第２の導電性接点含有ＩＬＤ材料層は、第２のソース／ドレイン領域に接触する第２のソース／ドレイン接点構造、第２のゲート電極に接触する第２のゲート接点構造、第１のゲート接点構造、共有ゲート接点構造、およびその中に誘電体キャップが埋設された第１のソース／ドレイン接点構造を含む。
【図19B】 形成後の、図１８Ｂに示された例示的構造の断面図である。
【図19C】 形成後の、図１８Ｃに示された例示的構造の断面図である。
【図20A】 第２の導電性接点含有ＩＬＤ材料層上にバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）構造およびキャリア・ウェーハを形成した後の、図１９Ａに示された例示的構造の断面図である。
【図20B】 形成後の、図１９Ｂに示された例示的構造の断面図である。
【図20C】 形成後の、図１９Ｃに示された例示的構造の断面図である。
【図21A】 例示的構造を１８０°反転させ、半導体基板を除去し、誘電体材料層を除去し、誘電体材料層上に先に位置した高誘電率ゲート誘電体材料の物理的に露出した部分を除去した後の、図２０Ａに示された例示的構造の断面図である。
【図21B】 除去した後の、図２０Ｂに示された例示的構造の断面図である。
【図21C】 除去した後の、図２０Ｃに示された例示的構造の断面図である。
【図22A】 ａ－Ｓｉ層の物理的に露出した部分を除去した後の図２１Ａに示された例示的構造の断面図である。
【図22B】 除去した後の、図２１Ｂに示された例示的構造の断面図である。
【図22C】 除去した後の、図２１Ｃに示された例示的構造の断面図である。
【図23A】 第１のゲート電極を、第１の組の宙吊り状態の半導体チャネル材料ナノシート上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に形成し、別の第１のゲート電極を、第２の組の宙吊り状態の半導体チャネル材料ナノシート上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に形成した後の、図２２Ａに示された例示的構造の断面図である。
【図23B】 形成した後の、図２２Ｂに示された例示的構造の断面図である。
【図23C】 形成した後の、図２２Ｃに示された例示的構造の断面図である。
【図24A】 第１の導電性接点含有ＩＬＤ材料層を形成した後の、図２３Ａに示された例示的構造の断面図であり、第１の導電性接点含有ＩＬＤ材料層は、第１のソース／ドレイン領域に接触する第１のソース／ドレイン接点構造を含む。
【図24B】 形成後の、図２３Ｂに示された例示的構造の断面図である。
【図24C】 形成後の、図２３Ｃに示された例示的構造の断面図である。
【図25A】 第１の導電性接点含有ＩＬＤ材料層上に裏面電力供給ネットワーク（ＢＳＰＤＮ）構造を形成した後の、図２４Ａに示された例示的構造の断面図である。
【図25B】 形成後の、図２４Ｂに示された例示的構造の断面図である。
【図25C】 形成後の、図２４Ｃに示された例示的構造の断面図である。
【図26A】 本出願の別の実施形態に採用できる図１に示された、Ｘ－Ｘを通る例示的構造の断面図であり、例示的構造は、半導体基板、誘電体材料層、第１の犠牲半導体材料層、第１のナノシート材料積層体、第２の犠牲半導体材料層、および第２のナノシート材料積層体を含み、各ナノシート材料積層体は、交互に積層された犠牲半導体材料層および半導体チャネル材料層を含む。
【図26B】 図１に示されたＹ１－Ｙ１を通る例示的構造の断面図である。
【図27A】 最初に、第１の犠牲半導体材料層、第１のナノシート材料積層体、第２の犠牲半導体材料層、および第２のナノシート材料積層体をパターン形成して、パターン形成した構造を設けた後の、図２６Ａに示された例示的構造の断面図である。
【図27B】 パターン形成した構造を設けた後の、図２６Ｂに示された例示的構造の断面図である。
【図28A】 誘電体ライナを、パターン形成した構造の側壁に沿って形成し、誘電体充填材料を、誘電体ライナに対して横方向に隣接して形成した後の、図２７Ａに示された例示的構造の断面図である。
【図28B】 形成後の、図２７Ｂに示された例示的構造の断面図である。
【図29A】 パターン形成した構造をパターン形成して、一対のパターン形成した垂直積層構造を設けた後の、図２８Ａに示された例示的構造の断面図である。
【図29B】 構造を設けた後の、図２８Ｂに示された例示的構造の断面図である。
【図30A】 各パターン形成した垂直積層構造から第１および第２の犠牲半導体材料層の残りの部分を除去した後の、図２９Ａに示された例示的構造の断面図である。
【図30B】 除去後の、図２９Ｂに示された例示的構造の断面図である。
【図31A】 第１および第２の犠牲半導体材料層の残りの部分をあらかじめ含む体積内に誘電体材料を形成した後の、図３０Ａに示された例示的構造の断面図である。
【図31B】 形成後の、図３０Ｂに示された例示的構造の断面図である。
【図32A】 誘電体充填材料および誘電体ライナを除去した後の、図３１Ａに示された例示的構造の断面図である。
【図32B】 除去後の、図３１Ｂに示された例示的構造の断面図である。
【図33A】 犠牲誘電体ライナを形成した後の、図３２Ａに示された例示的構造の断面図である。
【図33B】 形成後の、図３２Ｂに示された例示的構造の断面図である。
【図34A】 第１の犠牲ゲート材料を形成した後の、図３３Ａに示された例示的構造の断面図である。
【図34B】 形成後の、図３３Ｂに示された例示的構造の断面図である。
【図35A】 第１の犠牲ゲート材料に凹所を設けた後の、図３４Ａに示された例示的構造の断面図である。
【図35B】 凹所を設けた後の、図３４Ｂに示された例示的構造の断面図である。
【図36A】 凹状犠牲ゲート材料の上に犠牲材料を形成した後の、図３５Ａに示された例示的構造の断面図である。
【図36B】 形成後の、図３５Ｂに示された例示的構造の断面図である。
【図37A】 第２の犠牲ゲート材料およびハード・マスク層を形成した後の、図３６Ａに示された例示的構造の断面図である。
【図37B】 形成後の、図３６Ｂに示された例示的構造の断面図である。
【図38A】 ハード・マスク層、第２の犠牲ゲート材料、犠牲誘電体ライナ、犠牲材料および犠牲第１のゲート材料をパターン形成して、ハード・マスク層の残りの部分でいちばん上が覆われる少なくとも１つの犠牲ゲート構造を設けた後の、図３７Ａに示された例示的構造の断面図である。
【図38B】 構造を設けた後の、図３７Ｂに示された例示的構造の断面図である。
【図38C】 図３８Ａおよび図３８Ｂに示され、かつ図１に示された切取線Ｙ２－Ｙ２を通る例示的構造の断面図である。
【図39A】 犠牲材料の残りの部分を除去して、第２の誘電体絶縁層に対して横方向に隣接して、かつ第１および第２の犠牲ゲート材料の残りの部分の間に間隙を形成した後の、図３８Ａに示された例示的構造の断面図である。
【図39B】 形成後の、図３８Ｂに示された例示的構造の断面図である。
【図39C】 形成後の、図３８Ｃに示された例示的構造の断面図である。
【図40A】 各犠牲構造の側壁に沿って誘電体スペーサを形成し、誘電体スペーサを形成する間に、間隙に誘電体スペーサ材料が充填されて、第１および第２の犠牲ゲート材料の残りの部分の間にスペーサ誘電体材料の層を設けた後の、図３９Ａに示された例示的構造の断面図である。
【図40B】 層を設けた後の、図３９Ｂに示された例示的構造の断面図である。
【図40C】 層を設けた後の、図３９Ｃに示された例示的構造の断面図である。
【図41A】 少なくとも１つのハード・マスクでいちばん上を覆われた犠牲ゲート構造および誘電体スペーサを、組合せのエッチング・マスクとして利用して、各パターン形成した垂直積層構造をパターン形成して、少なくとも第１のナノシート積層体および第２のナノシート積層体を含む垂直ナノシート積層構造を設け、第１および第２のナノシート積層体の各々が、交互に積層された犠牲半導体材料ナノシートおよび半導体チャネル材料ナノシートを含み、第１および第２のナノシート積層体の各犠牲半導体材料ナノシートに凹所を設けて間隙を設け、各間隙を充填し、かつ各垂直ナノシート積層構造の側壁に沿ってかつ少なくとも１つのハード・マスクでいちばん上が覆われた犠牲ゲート構造の側壁に沿って存在する内部スペーサ誘電体材料を形成した後の、図４０Ａに示された例示的構造の断面図である。
【図41B】 形成後の、図４０Ｂに示された例示的構造の断面図である。
【図41C】 形成後の、図４０Ｃに示された例示的構造の断面図である。
【図42A】 各垂直ナノシート積層構造の間に位置する間隙内、かつ各垂直ナノシートの側壁に沿って存在する内部スペーサ誘電体材料の下部分に、誘電体材料構造を形成した後の、図４１Ａに示された例示的構造の断面図である。
【図42B】 形成後の、図４１Ｂに示された例示的構造の断面図である。
【図42C】 形成後の、図４１Ｃに示された例示的構造の断面図である。
【図43A】 第２のナノシート積層体の側壁に沿って存在する内部スペーサ誘電体材料の上部分を除去し、誘電体材料構造上、かつ第２のナノシート積層体に対して隣接して第２のソース／ドレイン領域を形成し、第２のソース／ドレイン領域上に第２のＩＬＤ材料層を形成した後の、図４２Ａに示された例示的構造の断面図である。
【図43B】 形成後の、図４２Ｂに示された例示的構造の断面図である。
【図43C】 形成後の、図４２Ｃに示された例示的構造の断面図である。
【図44A】 第２の犠牲ゲート材料の残りの部分およびスペーサ誘電体材料の層を全体的に通り、残りの第１の犠牲ゲート材料の一部分内へ開口部を形成した後の、図４３Ａに示された例示的構造の断面図である。
【図44B】 形成後の、図４３Ｂに示された例示的構造の断面図である。
【図44C】 形成後の、図４３Ｃに示された例示的構造の断面図である。
【図45A】 第１および第２の犠牲ゲート材料の残りの部分、犠牲誘電体ライナの物理的に露出した部分、および第１および第２のナノシート積層体の各凹状犠牲半導体ナノシートを除去して、第１および第２のナノシート積層体内に宙吊り状態の半導体チャネル材料ナノシートを設けた後の、図４４Ａに示された例示的構造の断面図である。
【図45B】 ナノシートを設けた後の、図４４Ｂに示された例示的構造の断面図である。
【図45C】 ナノシートを設けた後の、図４４Ｃに示された例示的構造の断面図である。
【図46A】 高誘電率のゲート誘電体材料およびａ－Ｓｉ層を形成した後の、図４５Ａに示された例示的構造の断面図である。
【図46B】 形成後の、図４５Ｂに示された例示的構造の断面図である。
【図46C】 形成後の、図４５Ｃに示された例示的構造の断面図である。
【図47A】 第１のゲート切断誘電体構造を、修正ゲート切断溝の第１の部分に形成し、修正ゲート切断溝の第２の部分内へ部分的に形成した後の、図４６Ａに示された例示的構造の断面図である。
【図47B】 形成後の、図４６Ｂに示された例示的構造の断面図である。
【図47C】 形成後の、図４６Ｃに示された例示的構造の断面図である。
【図48A】 追加のａ－Ｓｉを、第１のゲート切断誘電体構造の上に形成して、修正ゲート切断溝の残りの体積に充填した後の図４７Ａに示された例示的構造の断面図である。
【図48B】 充填後の、図４７Ｂに示された例示的構造の断面図である。
【図48C】 充填後の、図４７Ｃに示された例示的構造の断面図である。
【図49A】 第１のゲート切断誘電体構造上に第２のゲート切断誘電体構造を形成した後の、図４８Ａに示された例示的構造の断面図である。
【図49B】 形成後の、図４８Ｂに示された例示的構造の断面図である。
【図49C】 形成後の、図４８Ｃに示された例示的構造の断面図である。
【図50A】 スペーサ誘電体材料層の上方に位置するａ－Ｓｉ層の上部分を除去してゲート空洞を設けた後の、図４９Ａに示された例示的構造の断面図である。
【図50B】 空洞を設けた後の、図４９Ｂに示された例示的構造の断面図である。
【図50C】 空洞を設けた後の、図４９Ｃに示された例示的構造の断面図である。
【図51A】 第２のゲート電極を、第２のナノシート積層体の第１の組の宙吊り状態の半導体チャネル材料ナノシート上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に形成し、別の第２のゲート電極を、別の第２のナノシート積層体の第２の組の宙吊り状態の半導体チャネル材料ナノシート上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に形成した後の、図５０Ａに示された例示的構造の断面図であり、これらのデバイス領域は、第２のゲート切断誘電体構造およびスペーサ誘電体材料内の開口部を貫通する第１のゲート切断誘電体構造の拡大された部分によって分離される。
【図51B】 形成後の、図５０Ｂに示された例示的構造の断面図である。
【図51C】 形成後の、図５０Ｃに示された例示的構造の断面図である。
【図52A】 第２の導電性接点含有ＩＬＤ材料層を形成した後の、図５１Ａに示された例示的構造の断面図であり、第２の導電性接点含有ＩＬＤ材料層は、第２のソース／ドレイン領域に接触する第２のソース／ドレイン接点構造、第２のゲート電極に接触する第２のゲート接点構造、第１のゲート接点構造、およびその中に埋設された共有ゲート接点構造を含む。
【図52B】 形成後の、図５１Ｂに示された例示的構造の断面図である。
【図52C】 形成後の、図５１Ｃに示された例示的構造の断面図である。
【図53A】 第２の導電性接点含有ＩＬＤ材料層上に、バック・エンド・オブ・ザ・ライン（ＢＥＯＬ）構造およびキャリア・ウェーハを形成した後の、図５２Ａに示された例示的構造の断面図である。
【図53B】 形成後の、図５２Ｂに示された例示的構造の断面図である。
【図53C】 形成後の、図５２Ｃに示された例示的構造の断面図である。
【図54A】 例示的構造を１８０°反転させ、半導体基板を除去し、誘電体材料層を除去し、ａ－Ｓｉ層の残りの部分に位置している高誘電率の誘電体材料層の物理的に露出した部分を除去した後の、図５３Ａに示された例示的構造の断面図である。
【図54B】 除去後の、図５３Ｂに示された例示的構造の断面図である。
【図54C】 除去後の、図５３Ｃに示された例示的構造の断面図である。
【図55A】 ａ－Ｓｉ層を除去した後の、図５４Ａに示された例示的構造の断面図である。
【図55B】 除去後の、図５４Ｂに示された例示的構造の断面図である。
【図55C】 除去後の、図５４Ｃに示された例示的構造の断面図である。
【図56A】 第１のナノシート積層体の第１の組の宙吊り状態の半導体チャネル材料ナノシート上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に第１のゲート電極を形成し、別の第１のナノシート積層体の第２の組の宙吊り状態の半導体チャネル材料ナノシート上に位置する高誘電率ゲート誘電体材料層の物理的に露出した表面上に別の第１のゲート電極を形成した後の図５５Ａに示された例示的構造の断面図であり、これらのデバイス領域は第１のゲート切断誘電体構造によって分離される。
【図56B】 形成後の、図５５Ｂに示された例示的構造の断面図である。
【図56C】 形成後の、図５５Ｃに示された例示的構造の断面図である。
【図57A】 裏面ゲート誘電体キャップ層を形成した後の、図５６Ａに示された例示的構造の断面図である。
【図57B】 形成後の、図５６Ｂに示された例示的構造の断面図である。
【図57C】 形成後の、図５６Ｃに示された例示的構造の断面図である。
【図58A】 誘電体材料構造に凹所を設けた後の、図５７Ａに示された例示的構造の断面図である。
【図58B】 凹所を設けた後の、図５７Ｂに示された例示的構造の断面図である。
【図58C】 凹所を設けた後の、図５７Ｃに示された例示的構造の断面図である。
【図59A】 第１のソース／ドレイン領域を形成した後の、図５８Ａに示された例示的構造の断面図である。
【図59B】 形成後の、図５８Ｂに示された例示的構造の断面図である。
【図59C】 形成後の、図５８Ｃに示された例示的構造の断面図である。
【図60A】 第１の導電性接点含有ＩＬＤ材料層を形成した後の、図５９Ａに示された例示的構造の断面図であり、第１の導電性接点含有ＩＬＤ材料層は、第１のソース／ドレイン領域に接触する第１のソース／ドレイン接点構造を含む。
【図60B】 形成後の、図５９Ｂに示された例示的構造の断面図である。
【図60C】 形成後の、図５９Ｃに示された例示的構造の断面図である。
【図61A】 第１の導電性接点含有ＩＬＤ材料層上に裏面相互接続部および裏面電力供給ネットワーク（ＢＳＰＤＮ）構造を形成した後の、図６０Ａに示された例示的構造の断面図である。
【図61B】 形成後の、図６０Ｂに示された例示的構造の断面図である。
【図61C】 形成後の、図６０Ｃに示された例示的構造の断面図である。

代表図 図1本件の代表的な図

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