特許 7933219出願番号 特願 2025-516422
量子ビットアレイ、量子コンピュータ、及び量子情報処理方法
出願人 株式会社日立製作所（識別番号 5108）
2026年 特許公開件数ランキング 13位 838件（※）
2026年 特許取得件数ランキング 15位 834件（※）
公報発行日 2026年10月9
公報URL https://ipforce.jp/patent-jp-P_B1-7933219 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
量子情報処理装置及び量子情報処理方法の技術
発明が解決しようとする課題[発明の詳細な説明]から抜粋
図１は物理量子ビットの模式図を示す。実行したい量子計算処理に必要な論理量子ビットの数をＬ個とする。一方向量子計算は、たとえば図１のように物理量子ビット(100)がＬ×２の格子状に並んだ量子ビットを用いて実現される。特許文献１などによれば、このような量子ドットアレイを半導体回路技術で構成することができる。
課題を解決するための手段[発明の詳細な説明]から抜粋
本発明の好ましい一側面は、第一の方向に延びた少なくとも２列の量子ドットラインを有し、前記量子ドットライン上の複数の量子ビットに対して１量子ゲート操作を行う１量子ゲート部と、前記複数の量子ビットに対して前記第一の方向の２量子ゲート操作を行う縦２量子ゲート部と、前記複数の量子ビットに対して前記第一の方向と異なる第二の方向の２量子ゲート操作を行う横２量子ゲート部と、を有する、エンタングルメント状態・・・ 続きを知財ポータルサイト IP Force にログインして見る
発明の効果[発明の詳細な説明]から抜粋
量子ビットアレイのさらなる大規模集積化を可能とすることができる。
この特許の権利範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
一方向量子計算処理に用いられるデバイスの概念図。
【図2A】
一方向量子計算処理の一般的な操作方法を示した概念図。
【図2B】
一方向量子計算処理の具体的な操作方法を示した概念図（CNOT）。
【図2C】
一方向量子計算処理の具体的な操作方法を示した概念図（一般的な1量子回転ゲート）。
【図2D】
一方向量子計算処理の具体的な操作方法を示した概念図（Z軸回転ゲート）。
【図2E】
一方向量子計算処理の具体的な操作方法を示した概念図（Hゲート）。
【図2F】
一方向量子計算処理の具体的な操作方法を示した概念図（Sゲート）。
【図3】
一方向量子計算処理に必要な量子操作であって、図1のデバイスを用いて図2A～図2Fの処理を行うために必要な量子回路操作の概念図。
【図4】
シャトリングにより一方向量子計算を実現する実施例のデバイスの模式図。
【図5】
実施例で提案するシャトリングにより一方向量子計算を実現する処理の流れを示した模式図。一方向量子計算に必要な処理をまとめた。
【図6】
実施例で提案するシャトリングにより一方向量子計算を実現するデバイス操作を示した量子回路図。
【図7A】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ１）。
【図7B】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ２）。
【図7C】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ３）。
【図7D】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ４）。
【図7E】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ５）。
【図7F】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ６）。
【図7G】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ７）。
【図7H】
各時間ステップにて、実施例で提案するシャトリングにより一方向量子計算を実現するデバイスの様子を左に、実行した量子操作を右に示す説明図（時間ステップ８）。
【図8】
量子計算システムの概要を示すブロック図。
【図9】
実施例で提案するシャトリングにより一方向量子計算を実現する量子計算システムと、システムにおける処理のフロー図。
【図10A】
|+>状態生成部(04110)のデバイス構造を示す模式図。
【図10B】
|+>状態生成部(04110)の一例を示す量子回路図（Hゲートによる|0>から|+>の変換）。
【図10C】
|+>状態生成部(04110)の一例を示す量子回路図（Ry（π/2）ゲートによる|0>から|+>の変換）。
【図11A】
エンタングルメント生成部(04120)のデバイス構造模式図（縦→横結合）。
【図11B】
エンタングルメント生成部(04120)のデバイス構造模式図（横→縦結合）。
【図11C】
エンタングルメント生成部(04120)のデバイス構造模式図（縦＆横結合）。
【図11D】
エンタングルメント生成部(04120)のデバイス構造模式図（横＆縦結合）。
【図12A】
CZゲートとその等価回路の模式図（CZゲート）。
【図12B】
CZゲートとその等価回路の模式図（CROTと1量子ゲートを利用したCZゲート）。
【図12C】
CZゲートとその等価回路の模式図（√ＳＷＡＰと1量子ゲートを利用したCZゲート）。
【図13A】
縦2量子ゲート部(04122)の具体的な構成方法の模式図（CZゲートを基本2量子ゲートとする場合）。
【図13B】
縦2量子ゲート部(04122)の具体的な構成方法の模式図（CROTを基本2量子ゲートとする場合）。
【図13C】
縦2量子ゲート部(04122)の具体的な構成方法の模式図（√ＳＷＡＰを基本2量子ゲートとする場合）。
【図14A】
横2量子ゲート部(04123)の具体的な構成方法の模式図（CZゲートを基本2量子ゲートとする場合）。
【図14B】
横2量子ゲート部(04123)の具体的な構成方法の模式図（CROTを基本2量子ゲートとする場合）。
【図14C】
横2量子ゲート部(04123)の具体的な構成方法の模式図（√ＳＷＡＰを基本2量子ゲートとする場合）。
【図15A】
測定部(04200)の具体的な構成方法の模式図（測定並列型）。
【図15B】
測定部(04200)の具体的な構成方法の模式図（階段状型）。
【図15C】
測定部(04200)の具体的な構成方法の模式図（測定集約型）。
【図16A】
実施例のHゲートを含む量子計算処理を示す量子回路図。
【図16B】
実施例のHゲートを含む量子計算処理を実現するデバイスの模式図。
【図16C】
実施例のHゲートを含む量子計算処理を実現する際の物理量子ビットに対する回路モデル命令を示す表図。
【図16D】
実施例のHゲートを含む量子計算処理を実現するためにプログラムされる測定軸命令を示す表図。
【図17A】
実施例のSゲートを含む量子計算処理を示す量子回路図。
【図17B】
実施例のSゲートを含む量子計算処理を実現するためにプログラムされる測定軸命令を示す表図。
【図18A】
実施例のIゲートを含む量子計算処理を示す量子回路図。
【図18B】
実施例のIゲートを含む量子計算処理を実現するためにプログラムされる測定軸命令を示す表図。
【図19A】
実施例のUrotゲートを含む量子計算処理を示す量子回路図。
【図19B】
実施例のUrotゲートを含む量子計算処理を実現するためにプログラムされる測定軸命令を示す表図。
【図20A】
実施例のCNOTゲートを含む量子計算処理を示す量子回路図。
【図20B】
実施例のCNOTゲートを含む量子計算処理を実現するデバイスの模式図。
【図20C】
実施例のCNOTゲートを含む量子計算処理を実現する際の物理量子ビットに対する回路モデル命令を示す表図。
【図20D】
実施例のCNOTゲートを含む量子計算処理を実現するためにプログラムされる測定軸命令を示す表図。
【図21A】
実施例のT及び任意の1量子回転であるUrotゲート、CNOTゲートを含む量子計算処理を示す量子回路図。
【図21B】
実施例のT及び任意の1量子回転であるUrotゲート、CNOTゲートを含む量子計算処理を実現する際の物理量子ビットに対する回路モデル命令を示す表図。
【図21C】
実施例のT及び任意の1量子回転であるUrotゲート、CNOTゲートを含む量子計算処理を実現するためにプログラムされる測定軸命令を示す表図。
代表図 図1本件の代表的な図
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