(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-01-14
(54)【発明の名称】膜構造体、素子およびマルチレベル素子
(51)【国際特許分類】
H01L 29/786 20060101AFI20220106BHJP
H01L 29/06 20060101ALI20220106BHJP
B82Y 10/00 20110101ALI20220106BHJP
【ＦＩ】
H01L29/78 618B
H01L29/06 601W
B82Y10/00
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021521212
(86)(22)【出願日】2019-03-20
(85)【翻訳文提出日】2021-04-16
(86)【国際出願番号】 KR2019003242
(87)【国際公開番号】W WO2020080621
(87)【国際公開日】2020-04-23
(31)【優先権主張番号】10-2018-0124405
(32)【優先日】2018-10-18
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2019-0021029
(32)【優先日】2019-02-22
(33)【優先権主張国・地域又は機関】KR
(81)【指定国・地域】
(71)【出願人】
【識別番号】515084292
【氏名又は名称】漢陽大学校産学協力団
【氏名又は名称原語表記】Ｉｎｄｕｓｔｒｙ－Ｕｎｉｖｅｒｓｉｔｙ Ｃｏｏｐｅｒａｔｉｏｎ Ｆｏｕｎｄａｔｉｏｎ Ｈａｎｙａｎｇ Ｕｎｉｖｅｒｓｉｔｙ
(74)【代理人】
【識別番号】100121728
【弁理士】
【氏名又は名称】井関 勝守
(74)【代理人】
【識別番号】100165803
【弁理士】
【氏名又は名称】金子 修平
(74)【代理人】
【識別番号】100170900
【弁理士】
【氏名又は名称】大西 渉
(72)【発明者】
【氏名】ソン ミョンモ
(72)【発明者】
【氏名】ギム ホンボム
(72)【発明者】
【氏名】ジョン ジンウォン
(72)【発明者】
【氏名】バク ジンソン
【テーマコード（参考）】
5F110
【Ｆターム（参考）】
5F110AA09
5F110CC07
5F110FF01
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5F110FF03
5F110GG01
5F110GG05
5F110GG07
5F110GG14
5F110GG15
5F110GG19
5F110GG20
5F110GG25
(57)【要約】
本発明の一実施例に係る膜構造体は、少なくとも１軸方向に量子化されたエネルギーレベルを有する少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）および前記少なくとも一層のアクティブモノレイヤと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）を含み、前記アクティブモノレイヤには電流が流れ、前記量子化されたエネルギーレベルによって電流の流れが制限され得る。
【選択図】図１２
【選択図】図１２
【特許請求の範囲】
【請求項1】
少なくとも１軸方向に量子化されたエネルギーレベルを有する少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）、および前記少なくとも一層のアクティブモノレイヤと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）を含み、
前記アクティブモノレイヤには電流が流れ、前記量子化されたエネルギーレベルによって電流の流れが制限される、膜構造体。
【請求項2】
前記アクティブモノレイヤおよび前記バリアはハイブリッド超格子構造（ｈｙｂｒｉｄ ｓｕｐｅｒｌａｔｔｉｃｅ ｓｔｒｕｃｔｕｒｅ）を有する、請求項１に記載の膜構造体。
【請求項3】
前記アクティブモノレイヤは２次元層状構造を有する、請求項１に記載の膜構造体。
【請求項4】
前記アクティブモノレイヤおよび前記バリアの積層は量子井戸構造（ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を提供する、請求項１に記載の膜構造体。
【請求項5】
請前記アクティブモノレイヤが金属単原子またはＴＭＤＣ（Ｔｒａｎｓｉｔｉｏｎｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）からなる場合、前記アクティブモノレイヤは短軸方向に量子化されたエネルギーレベルを有する、請求項１に記載の膜構造体。
【請求項6】
前記アクティブモノレイヤが金属酸化物からなる場合、前記アクティブモノレイヤは３軸方向に量子化されたエネルギーレベルを有する、請求項１に記載の膜構造体。
【請求項7】
前記アクティブモノレイヤに印加されるフィールド（ｆｉｅｌｄ）の強度が増加しても、前記量子化されたエネルギーレベルによって電流の流れが制限される、請求項１に記載の膜構造体。
【請求項8】
ゲート電極、前記ゲート電極の一側のゲート絶縁膜、前記ゲート絶縁膜の一側に設けられる少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）、前記少なくとも一層のアクティブモノレイヤと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）、および
前記ゲート電極にゲート電圧が印加される場合、前記アクティブモノレイヤを通じて電流が流れるソース電極およびドレイン電極を含む、素子。
【請求項9】
前記アクティブモノレイヤは少なくとも１軸方向に量子化されたエネルギーレベル（ｑｕａｎｔｉｚｅｄ ｅｎｅｒｇｙ ｌｅｖｅｌ）を有する、請求項８に記載の素子。
【請求項10】
前記量子化されたエネルギーレベルは、前記ゲート電圧がターンオン電圧（ｔｕｒｎ ｏｎ ｖｏｌｔａｇｅ）以上において、前記アクティブモノレイヤを流れる電流の量を制限する、請求項９に記載の素子。
【請求項11】
前記アクティブモノレイヤが金属単原子およびＴＭＤＣのうち少なくとも一つを含む場合、前記アクティブモノレイヤは短軸方向に量子化されたエネルギーレベルを有する、請求項８に記載の素子。
【請求項12】
前記アクティブモノレイヤが金属酸化物を含む場合、前記アクティブモノレイヤは３軸方向に量子化されたエネルギーレベルを有する、請求項８に記載の素子。
【請求項13】
前記アクティブモノレイヤは複数の結晶質領域と前記結晶質領域を囲む非晶質領域を含む、請求項８に記載の素子。
【請求項14】
前記アクティブモノレイヤは３軸方向に量子化されたエネルギーレベルを有する、請求項１３に記載の素子。
【請求項15】
前記アクティブモノレイヤと前記ソースおよびドレイン電極の間には前記バリアが積層される、請求項８に記載の素子。
【請求項16】
前記アクティブモノレイヤは前記バリアの間に挟まれた構造を有する、請求項８に記載の素子。
【請求項17】
前記アクティブモノレイヤは所定の厚さを有し、前記所定の厚さはナノサイズである、請求項８に記載の素子。
【請求項18】
前記ゲート電極に印加されるゲート電圧によって前記第１および前記第２アクティブ層のうち活性化されるアクティブ層の数が制御される、請求項８に記載のマルチレベル素子。
【請求項19】
前記ソース電極および前記ドレイン電極は前記第２アクティブ層とのみ電気的に接触する、請求項８に記載のマルチレベル素子。
【請求項20】
前記ゲート電極に印加される第１ゲート電圧範囲、前記第２ゲート電圧範囲および前記第３ゲート電圧範囲に区分されており、前記ゲート電圧の増加順で前記第１、前記第２および前記第３ゲート電圧範囲が提供される、請求項８に記載のマルチレベル素子。【発明の詳細な説明】
【技術分野】
【0001】
本発明は膜構造体および素子に関し、より具体的には、量子化されたアクティブモノレイヤを含む膜構造体、素子およびマルチレベル素子に関する。
【背景技術】
【0002】
最近ハードウェアやソフトウェア的により高い仕様の性能が要求されている。このため、より速く、容量が大きく、低電力特性を有する電子素子に対する研究が活発に行われている。
【0003】
しかし、既存のＭＯＳＦＥＴを微細化するとしても微細化には限界がある。それは、微細化そのものによる問題が発生するためである。例えば、集積回路上の素子密度が増加するにつれてて高温が発生することになり、これは素子の信頼性を劣化させる問題を惹き起こすことになる。
【0004】
したがって、ダウンスケーリング（ｄｏｗｎ ｓｃａｌｉｎｇ）を通じての接近方式は未来に要求される電子素子の特性を達成するのに根本的な限界を有している。
【0005】
そこで、本発明者らは、未来指向的な素子に適用され得る創意的な膜構造体、素子およびマルチレベル素子を通じて従来技術の問題点を解決しようとする。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明が解決しようとする一技術的課題は、電流の流れが制限（ｌｉｍｉｔ）される膜構造体および素子を提供するところにある。
【0007】
本発明が解決しようとする他の技術的課題は、量子化されたアクティブモノレイヤを含む膜構造体および素子を提供するところにある。
【0008】
本発明が解決しようとするさらに他の技術的課題は、１軸または３軸で量子化されたアクティブモノレイヤを含む膜構造体および素子を提供するところにある。
【0009】
本発明が解決しようとするさらに他の技術的課題は、超格子構造を有する膜構造体および素子を提供するところにある。
【0010】
本発明が解決しようとするさらに他の技術的課題は、量子井戸構造を有する膜構造体および素子を提供するところにある。
【0011】
本発明が解決しようとするさらに他の技術的課題は、しきい電圧以上で電流／ゲート電圧が所定の傾き以下である膜構造体および素子を提供するところにある。
【0012】
本発明が解決しようとするさらに他の技術的課題は、製造が容易な膜構造体および素子を提供するところにある。
【0013】
本発明が解決しようとするさらに他の技術的課題は、マルチレベル素子を提供するところにある。
【0014】
本発明が解決しようとする他の技術的課題は、製造工程が簡単なマルチレベル素子を提供するところにある。
【0015】
本発明が解決しようとすること技術的課題は、超薄膜のマルチレベル素子を提供するところにある。
【0016】
本発明が解決しようとする技術的課題は、前述されたものに制限されない。
【課題を解決するための手段】
【0017】
本発明の一実施例に係る膜構造体は、少なくとも１軸方向に量子化されたエネルギーレベルを有する少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）および前記少なくとも一層のアクティブモノレイヤと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）を含むものの、前記アクティブモノレイヤには電流が流れるものの、前記量子化されたエネルギーレベルによって電流の流れが制限され得る。
【0018】
一実施例によると、前記アクティブモノレイヤおよび前記バリアは、ハイブリッド超格子構造（ｈｙｂｒｉｄ ｓｕｐｅｒｌａｔｔｉｃｅ ｓｔｒｕｃｔｕｒｅ）を有することができる。
【0019】
一実施例によると、前記アクティブモノレイヤは２次元層状構造を有することができる。
【0020】
一実施例によると、前記モノレイヤおよび前記バリアの積層は量子井戸構造（ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を提供することができる。
【0021】
一実施例によると、前記アクティブモノレイヤが金属単原子またはＴＭＤＣ（Ｔｒａｎｓｉｔｉｏｎｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）からなる場合、前記アクティブモノレイヤは短軸方向に量子化されたエネルギーレベルを有することができる。
【0022】
一実施例によると、前記アクティブモノレイヤが金属酸化物からなる場合、前記アクティブモノレイヤは３軸方向に量子化されたエネルギーレベルを有することができる。
【0023】
一実施例によると、前記アクティブモノレイヤに印加されるフィールド（ｆｉｅｌｄ）の強度が増加しても、前記量子化されたエネルギーレベルによって電流の流れが制限され得る。
【0024】
本発明の一実施例に係る膜構造体は、２次元層状構造を有する少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）、および前記少なくとも一層のアクティブモノレイヤと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）を含むものの、前記アクティブモノレイヤおよび前記バリアはハイブリッド超格子構造（ｈｙｂｒｉｄ ｓｕｐｅｒｌａｔｔｉｃｅ ｓｔｒｕｃｔｕｒｅ）を有することができる。
【0025】
本発明の一実施例に係る膜構造体は、量子井戸構造の少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）を含むものの、前記アクティブモノレイヤは少なくとも１軸方向に量子化されたエネルギーレベルを有し、前記量子化されたエネルギーレベルによって前記アクティブモノレイヤを流れる電流の流れが制限され得る。
【0026】
本発明の一実施例に係る素子は、ゲート電極、前記ゲート電極の一側のゲート絶縁膜、前記ゲート絶縁膜の一側に設けられる少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）、前記少なくとも一層のアクティブモノレイヤと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）、および前記ゲート電極にゲート電圧が印加される場合、前記アクティブモノレイヤを通じて電流が流れるソース電極およびドレイン電極を含むことができる。
【0027】
一実施例によると、前記アクティブモノレイヤは少なくとも１軸方向に量子化されたエネルギーレベル（ｑｕａｎｔｉｚｅｄ ｅｎｅｒｇｙ ｌｅｖｅｌ）を有することができる。
【0028】
一実施例によると、前記量子化されたエネルギーレベルは、前記ゲート電圧がターンオン電圧（ｔｕｒｎ ｏｎ ｖｏｌｔａｇｅ）以上において、前記アクティブモノレイヤを流れる電流の量を制限することができる。
【0029】
一実施例によると、前記アクティブモノレイヤを流れる電流の量の制限によって、前記ゲート電極に印加される電圧に対する前記ソースおよびドレイン電極間の電流変化は所定の傾き以下であり得る。
【0030】
一実施例によると、前記アクティブモノレイヤが金属単原子およびＴＭＤＣのうち少なくとも一つを含む場合、前記アクティブモノレイヤは短軸方向に量子化されたエネルギーレベルを有することができる。
【0031】
前記アクティブモノレイヤが金属酸化物を含む場合、前記アクティブモノレイヤは３軸方向に量子化されたエネルギーレベルを有することができる。
【0032】
一実施例によると、前記アクティブモノレイヤは複数の結晶質領域と前記結晶質領域を囲む非晶質領域を含むことができる。
【0033】
一実施例によると、前記アクティブモノレイヤは３軸方向に量子化されたエネルギーレベルを有することができる。
【0034】
一実施例によると、前記アクティブモノレイヤと前記ソースおよびドレイン電極の間には前記バリアが積層され得る。
【0035】
一実施例によると、前記アクティブモノレイヤは前記バリアの間に挟まれた構造を有することができる。
【0036】
一実施例によると、前記アクティブモノレイヤは所定の厚さを有し、前記所定の厚さはナノサイズであり得る。
【0037】
本発明の一実施例に係る素子は、ゲート電極、前記ゲート電極の一側のゲート絶縁膜および前記ゲート絶縁膜の一側に設けられる少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）を含むものの、前記ゲート電極に印加されるゲート電圧が増加しても、前記アクティブモノレイヤを流れる電流の増加は制限され得る。
【0038】
本発明の一実施例に係るマルチレベル素子は、ゲート電極、前記ゲート電極の一側に形成され、第１ＴＭＤＣ（Ｔｒａｎｓｉｔｉｏｎｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）を含む第１アクティブ層、前記第１アクティブ層の一側に形成され、第２ＴＭＤＣを含む第２アクティブ層、前記第２アクティブ層の一側に設けられるソースおよびドレイン電極および前記第１アクティブ層と前記第２アクティブ層を分離するバリア層を含むことができる。
【0039】
本発明の一実施例に係るマルチレベル素子は、ゲート電極、前記ゲート電極の一側に形成され、第１金属単原子を含む第１アクティブ層、前記第１アクティブ層の一側に形成され、第２金属単原子を含む第２アクティブ層、前記第２アクティブ層の一側に設けられるソースおよびドレイン電極および前記第１アクティブ層と前記第２アクティブ層を分離するバリア層を含むことができる。
【0040】
一実施例によると、前記ゲート電極に印加されるゲート電圧によって前記第１および前記第２アクティブ層のうち活性化されるアクティブ層の数が制御され得る。
【0041】
一実施例によると、前記第１アクティブ層、前記バリア層、前記第２アクティブ層および前記ソースおよびドレイン電極が順次積層形成され得る。
【0042】
一実施例によると、前記ソース電極および前記ドレイン電極は前記第２アクティブ層とのみ電気的に接触することができる。
【0043】
一実施例によると、前記ソース電極および前記ドレイン電極は、前記第１アクティブ層と電気的に非接触することができる。
【0044】
一実施例によると、前記ゲート電極に印加される第１ゲート電圧範囲、前記第２ゲート電圧範囲および前記第３ゲート電圧範囲に区分されるものの、前記ゲート電圧の増加順で前記第１、前記第２および前記第３ゲート電圧範囲が提供され得る。
【0045】
一実施例によると、前記ゲート電極に前記第１ゲート電圧範囲内のゲート電圧が印加される場合、前記第１アクティブ層のみ活性化され、前記ゲート電極に前記第３ゲート電圧範囲内のゲート電圧が印加される場合、前記第１および前記第２アクティブ層が活性化され得る。
【0046】
一実施例によると、前記第２ゲート電圧範囲内で前記第１アクティブ層は飽和状態（ｓａｔｕｒａｔｉｏｎ ｓｔａｔｅ）であり得る。
【0047】
一実施例によると、前記ゲート電極に前記第１ゲート電圧範囲または前記第２ゲート電圧範囲のゲート電圧が印加された場合、前記第１アクティブ層に流れる電流によって前記ゲート電極で前記第２アクティブ層に加えられるフィールドが遮蔽され得る。
【0048】
一実施例によると、前記第１および前記第２アクティブ層はＴＭＤＣモノレイヤ（ｍｏｎｏｌａｙｅｒ）を含むことができる。
【0049】
本発明の一実施例に係るマルチレベル素子製造方法は、第１ＴＭＤＣを含む第１アクティブ層を蒸着する段階、前記第１アクティブ層の一側にバリア層を蒸着する段階および前記バリア層の一側に第２ＴＭＤＣを含む第２アクティブ層を蒸着する段階を含むことができる。
【0050】
一実施例によると、前記第１アクティブ層および第２アクティブ層を蒸着する段階のうち少なくとも一つのアクティブ層蒸着段階は、前記ＴＭＤＣモノレイヤを蒸着する段階を含み、前記ＴＭＤＣモノレイヤを蒸着する段階は、カルコゲンソースガスをドージングし、パージングする第１カルコゲン蒸着段階、チャンバーの流出口を閉じた状態で、遷移金属前駆体を含む金属前駆体ソースガスを提供することによって、前記チャンバー内の圧力を増加させ、前記遷移金属前駆体を前記基板に吸着させる金属前駆体ソースガス加圧ドージング（ｄｏｓｉｎｇ）、前記金属前駆体ソースガス加圧ドージング段階後、パージさせる第１メインパーシング（ｍａｉｎ ｐｕｒｇｉｎｇ）段階、前記第１メインパーシング段階後、反応ガスを提供する反応ガスドージング段階、前記反応ガスドージング段階後、パージさせる第２メインパーシング段階および前記カルコゲンソースガスをドージングし、パージングする第２カルコゲン蒸着段階を含むことができる。
【0051】
本発明の一実施例に係るマルチレベル素子製造方法は、第１金属単原子を含む第１アクティブ層を蒸着する段階、前記第１アクティブ層の一側にバリア層を蒸着する段階および前記バリア層の一側に第２金属単原子を含む第２アクティブ層を蒸着する段階を含むことができる。
【0052】
一実施例によると、前記第１アクティブ層および第２アクティブ層を蒸着する段階のうち少なくとも一つのアクティブ層蒸着段階は、チャンバーの流出口を閉じた状態で、金属前駆体を含む金属前駆体ソースガスを提供することによって、前記チャンバー内の圧力を増加させ、前記金属前駆体を前記基板に吸着させるソースガス加圧ドージング（ｄｏｓｉｎｇ）、前記ソースガス加圧ドージング段階後、パージさせる第１メインパーシング（ｍａｉｎ ｐｕｒｇｉｎｇ）段階、前記第１メインパーシング段階後、反応ガスを提供する反応ガスドージング段階および前記反応ガスドージング段階後、パージさせる第２メインパーシング段階を含むことができる。
【発明の効果】
【0053】
本発明の一実施例に係る膜構造体は、少なくとも１軸方向に量子化されたエネルギーレベルを有する少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）および前記少なくとも一層のアクティブモノレイヤと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）を含むことができる。
【0054】
一実施例によると、前記モノレイヤおよび前記バリアの積層は量子井戸構造（ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を提供することができ、アクティブモノレイヤが少なくとも１軸方向に量子化されたエネルギーレベルを有するため、ゲート電圧のスイングにもかかわらず、電流の流れが制限され得る。
【0055】
また、前記アクティブモノレイヤは２次元層状構造を有するものの、ハイブリッド超格子構造を有するため安定性が向上し得る。
【0056】
また、本発明の一実施例に係る膜構造体の製造工程は低温工程で遂行され得るため、優秀な工程安定性を提供することができる。
【0057】
また、本発明の一実施例に係る膜構造体の製造工程によって容易にハイブリッド超格子構造が提供され得る。
【0058】
本発明の一実施例に係るマルチレベル素子はマルチレベル導電率を提供することができる。
【0059】
本発明の一実施例に係るマルチレベル素子は簡易な製造方法を提供することができる。
【0060】
本発明の一実施例に係るマルチレベル素子は容易なアクティブ層の厚さ制御を提供することができる。
【0061】
本発明の一実施例に係るマルチレベル素子は超薄膜性を提供することができる。
【0062】
本発明の効果は前述した効果に制限されず、以下の説明によってより明確となり得る。
【図面の簡単な説明】
【0063】
【図1】本発明の第１実施例に係る素子を説明するための図面である。
【図2】本発明の第１実施例に係る素子を説明するための図面である。
【図3】本発明の第１実施例に係る素子を説明するための図面である。
【図4】本発明の第１実施例に係るアクティブモノレイヤを詳細に説明するための図面である。
【図5】本発明の第１実施例に係るアクティブモノレイヤを詳細に説明するための図面である。
【図6】本発明の第１実施例に係る素子の製造方法を説明するための図面である。
【図7】本発明の第１実施例に係る素子の製造方法を説明するための図面である。
【図8】本発明の第１実施例に係る素子の製造方法を説明するための図面である。
【図9】本発明の第１実施例に係る素子の製造方法を説明するための図面である。
【図10】本発明の第１実施例に係る素子の動作特性を説明するための図面である。
【図11】本発明の第１実施例に係る素子の動作特性を説明するための図面である。
【図12】本発明の第１実施例に係る素子の動作特性を説明するための図面である。
【図13】本発明の第２実施例に係る素子を説明するための図面である。
【図14】本発明の第２実施例に係る素子を説明するための図面である。
【図15】本発明の第２実施例に係る素子の動作特性を説明するための図面である。
【図16】本発明の第２実施例に係る素子の動作特性を説明するための図面である。
【図17】本発明の第２実施例に係る素子の動作特性を説明するための図面である。
【図18】本発明の第３実施例に係る素子を説明するための図面である。
【図19】本発明の第３実施例に係る素子を説明するための図面である。
【図20】本発明の第３実施例に係る素子の動作特性を説明するための図面である。
【図21】本発明の第３実施例に係る素子の動作特性を説明するための図面である。
【図22】本発明の第３実施例に係る素子の動作特性を説明するための図面である。
【図23】本発明の第１実施例に係るマルチレベル素子を説明するための図面である。
【図24】本発明の第１実施例に係るマルチレベル素子の製造方法を説明するための図面である。
【図25】本発明の第１実施例に係るマルチレベル素子の特性を説明するための図面である。
【図26】本発明の第２実施例に係るマルチレベル素子を図示する。
【図27】本発明の第２実施例に係るマルチレベル素子の製造方法を説明するためのフローチャートである。
【図28】本発明の第２実施例に係るマルチレベル素子の特性を説明するための図面である。
【図29】加圧ドージング段階による表面カバレッジを測定した結果である。
【図30】本発明の一実施例によって製造されたＷＳ２薄膜を図示する。
【図31】本発明の一実施例によって製造されたＷＳ２薄膜を図示する。
【図32】本発明の一実施例によって製造されたＷＳ２薄膜を図示する。
【図33】本発明の一実施例によって製造されたＷＳ２薄膜を図示する。
【発明を実施するための形態】
【0064】
以下、添付された図面を参照して本発明の好ましい実施例を詳細に説明する。しかし、本発明の技術的思想はここで説明される実施例に限定されず、他の形態で具体化されてもよい。かえって、ここで紹介される実施例は開示された内容が徹底しかつ完全となり得るように、そして、当業者に本発明の思想が十分に伝達され得るようにするために提供されるものである。
【0065】
本明細書で、ある構成要素が他の構成要素の上にあると言及される場合、それは他の構成要素上に直接形成されてもよく、またはそれらの間に第３の構成要素が介在されてもよいことを意味する。また、図面において、膜および領域の厚さは技術的内容の効果的な説明のために誇張されたものである。
【0066】
また、本明細書の多様な実施例で第１、第２、第３等の用語が多様な構成要素を記述するために使われたが、これら構成要素はこのような用語によって限定されてはならない。これら用語は単にある構成要素を他の構成要素と区別させるために使われただけである。したがって、いずれか一つの実施例に第１構成要素として言及されたものが他の実施例では第２構成要素と言及されてもよい。ここに説明され例示される各実施例はその相補的な実施例も含む。また、本明細書で「および／または」は前後に羅列した構成要素のうち少なくとも一つを含む意味で使われた。
【0067】
明細書で単数の表現は、文脈上明白に異なるように意味しない限り複数の表現を含む。また、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、構成要素またはこれらを組み合わせたものが存在することを指定しようとするものであって、一つまたはそれ以上の他の特徴や数字、段階、構成要素またはこれらを組み合わせたものなどの存在または付加の可能性を排除するものと理解されてはならない。また、本明細書で「連結」は複数の構成要素を間接的に連結するもの、および直接的に連結するものをすべて含む意味で使われる。
【0068】
また、下記で本発明を説明するにおいて、関連した公知の機能または構成に対する具体的な説明が本発明の要旨を不要に曖昧にさせ得る恐れがあると判断される場合には、その詳細な説明は省略する。
【0069】
本発明の一実施例に係る膜は、少なくとも１軸方向に量子化されたエネルギーレベルを有する少なくとも一層のアクティブモノレイヤ（ａｃｔｉｖｅ ｍｏｎｏｌａｙｅｒ）および前記少なくとも一層のアクティブモノレイと交互に積層される少なくとも一層のバリア（ｂａｒｒｉｅｒ）を含むものの、前記アクティブモノレイヤには電流が流れるものの、前記量子化されたエネルギーレベルによって電流の流れが制限され得る。
【0070】
この時、アクティブモノレイヤは少なくとも１軸方向に量子化されたエネルギーレベル（ｑｕａｎｔｉｚｅｄ ｅｎｅｒｇｙ ｌｅｖｅｌ）を有するため、前記アクティブモノレイヤを流れる電流の量が制限され得る。
【0071】
もし、前記アクティブモノレイヤが金属単原子およびＴＭＤＣのうち少なくとも一つを含む場合、前記アクティブモノレイヤは短軸方向に量子化されたエネルギーレベルを有することができる。これとは異なり、前記アクティブモノレイヤが金属酸化物を含む場合、前記アクティブモノレイヤは３軸方向に量子化されたエネルギーレベルを有することができる。この場合、フィールドスイングにもかかわらず、前記アクティブモノレイヤに流れる電流の強度は一定であり得る。すなわち電流の飽和状態が提供され得る。
【0072】
電流の飽和（ｃｕｒｒｅｎｔ ｓａｔｕｒａｔｉｏｎ）特性は本発明の一実施例に係る特有の効果として理解され得る。以下、具体的な説明のために、図１～図１２を参照して金属酸化物をアクティブモノレイヤとして活用する第１実施例を説明することにする。
【0073】
【0074】
図１～図３を参照すると、本発明の第１実施例に係る素子１００ａは、基板（図示されず）、ゲート電極１２０、第１バリア１３０、アクティブモノレイヤ１４０、第２バリア１５０、ソース電極１６０およびドレイン電極１６２のうち少なくとも一つを含むことができる。アクティブモノレイヤとバリアのうち少なくとも一つを含んで膜構造体と呼称され得る。以下、各構成について説明することにする。
【0075】
前記基板はその種類に制限がなく、例えば、シリコン基板、ガラス基板、フレキシブル基板のうち少なくとも一からなり得る。
【0076】
前記ゲート電極１２０はゲート電圧が印加される構成であって、導電性を有する物質例えば、金属物質からなり得る。
【0077】
前記ゲート絶縁膜１２５は誘電層の機能を遂行する構成であって、絶縁物質例えば、シリコン系絶縁物質、金属酸化物系絶縁物質のうち少なくとも一つの物質からなり得る。前記ゲート絶縁膜１２５の厚さは印加されるゲート電圧の動作範囲に相応するように決定され得る。例えば、ゲート電圧の動作範囲が低い場合、絶縁膜１３０の厚さは、ゲート電圧の動作範囲が高い場合に比べて薄くてもよい。
【0078】
前記第１および前記第２バリア１３０、１５０のうち少なくとも一つのバリアは、有機物、無機物、有機－無機複合物のうち少なくとも一つを含んでなり得る。前記バリアが有機物である場合、前記バリアは４ＭＰ（４－ｍｅｒｃａｐｔｏｐｈｅｎｏｌ）およびＺｎ４ＭＰ（Ｚｉｎｃ ４－ｍｅｒｃａｐｔｏｐｈｅｎｏｌ）のうち少なくとも一つを含むことができ、前記バリアが有機－無機複合物である場合、前記バリアはＡｌリンカーを有する４ＭＰすなわちＡｌ４ＭＰを含むことができる。
【0079】
以下では説明の便宜のために、前記第１および前記第２バリア１３０、１５０がＺｎ４ＭＰであるものを想定することにする。
【0080】
前記バリアは前記アクティブモノレイヤを保護することができる。例えば、前記アクティブモノレイヤ１４０の形成後、他の層が形成される時、前記第２バリア１５０は前記アクティブモノレイヤ１４０が意図せずにドーピングされたり、他層の蒸着による前駆体が前記アクティブモノレイヤ１４０に浸透することを最小化することができる。
【0081】
前記アクティブモノレイヤ１４０は金属酸化物例えば、ＺｎＯを含むことができる。また、一実施例によると、前記アクティブモノレイヤ１４０は２次元層状構造を有することができる。この時、アクティブモノレイヤ１４０の２次元層状構造は所定の積層を通じて超格子構造をなすことができる。
【0082】
一実施例によると、前記アクティブモノレイヤ１４０の厚さはＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）特性が示される範囲内であり得る。例えば、前記アクティブモノレイヤ１４０がジンクオキサイドを含む場合、１．５ｎｍ以上の厚さを有することができる。もし、ジンクオキサイドの厚さが１．５ｎｍより小さいと、ジンクオキサイドがＦＥＴ特性をなくす可能性がある。また、前記アクティブモノレイヤの厚さは２０ｎｍ以下であり得る。もし、アクティブモノレイヤの厚さが２０ｎｍより厚い場合、動作電圧の増加により消費電力の面で不利となり得る。またゲート絶縁膜１２５が大きいゲート電圧に耐えるためにより厚くならなければならないところ、素子の小型化の趨勢にも符合しなくなる。
【0083】
引き続き図１を参照すると、少なくとも一層のアクティブモノレイヤと少なくとも一層のバリアは交互に積層され得る。この時、アクティブモノレイヤの少なくとも一面にバリアが設けられ得る。もし、アクティブモノレイヤの一面と他面の両方にバリアが設けられる場合、アクティブモノレイヤは前記第１および第２バリアに挟まれた構造を有し得る。他の観点から、前記アクティブモノレイヤ１４０の少なくとも一面はバリアと直接接触することができる。すなわち、前記アクティブモノレイヤ１４０の一面は第１バリア１３０と面接触し、他面は第２バリア１５０と面接触することができる。以下では、説明の便宜のためにアクティブモノレイヤ１４０の両面に第１バリア１３０および第２バリア１５０がそれぞれ位置するものを想定することにする。
【0084】
一例によると、第１バリア１３０、アクティブモノレイヤ１４０、第２バリア１５０それぞれは数ｎｍの厚さを有することができる。
【0085】
一実施例によると、前記アクティブモノレイヤと前記アクティブモノレイヤに隣接するバリアはハイブリッド超格子構造（ｈｙｂｒｉｄ ｓｕｐｅｒｌａｔｔｉｃｅ ｓｔｒｕｃｔｕｒｅ）をなすことができる。超格子構造によって安定性が向上し得る。
【0086】
また、一実施例によると、前記バリアは、前記アクティブモノレイヤと隣接界面を形成することによって、前記アクティブモノレイヤはバリアを通じて量子井戸（ｑｕａｎｔｕｍ ｗｅｌｌ）構造を有することができる。
【0087】
一例によると、前記アクティブモノレイヤ１４０は、図２および図３に図示された通り、非晶質領域（Ａｍｏｒｐｈｏｕｓ Ｒｅｇｉｏｎ；ＡＭ＿Ｒ）および前記非晶質領域ＡＭ＿Ｒによって囲まれる複数の結晶質領域ＮＣ＿Ｒを含む層（ｌａｙｅｒ）で形成され得る。すなわち、前記アクティブモノレイヤ内には、非晶質領域ＡＭ＿Ｒと結晶質領域ＮＣ＿Ｒが混在し得る。
【0088】
この時、前記結晶質領域ＮＣ＿Ｒそれぞれはナノサイズで形成されて量子閉じ込め効果（ｑｕａｎｔｕｍ ｃｏｎｆｉｎｅｍｅｎｔ ｅｆｆｅｃｔ）を有することができる。具体的には、前記結晶質領域ＮＣ＿Ｒは数ｎｍの大きさ例えば、約３ｎｍの大きさを有することができ、結晶質領域間の平均距離は約２．５ｎｍであり得る。換言すると、結晶質領域ＮＣ＿Ｒは互いに平均約２．５ｎｍの距離をおいて離隔し、結晶質領域ＮＣ＿Ｒは非晶質領域ＡＭ＿Ｒに囲まれて孤立したアイランド状（ｉｓｌａｎｄ ｓｈａｐｅ）を有することができる。また、前記結晶質領域ＮＣ＿Ｒは前記非晶質領域ＡＭ＿Ｒ内で２次元内で任意的に分布することができる。これに伴い、前記結晶質領域ＮＣ＿Ｒは３軸方向に量子閉じ込め効果を提供することができる。すなわち、前記結晶質領域ＮＣ＿Ｒは厚さ方向だけでなく、面方向にも量子閉じ込め効果を提供することができる。
【0089】
【0090】
【0091】
図４を参照すると、前記アクティブモノレイヤ１４０の非晶質領域ＡＭ＿Ｒは多くの偏在状態（ｌｏｃａｌｉｚｅｄ ｓｔａｔｅ）を有することができる。これとは異なり、前記アクティブモノレイヤ１４０の結晶質領域ＮＣ＿Ｒは、前記非晶質領域ＡＭ＿Ｒによる偏在状態より少ない、少数の離隔化された偏在状態（ｄｉｓｃｒｅｔｅ ｌｏｃａｌｉｚｅｄ ｓｔａｔｅ）を有することができる。この場合、前記非晶質領域ＡＭ＿Ｒが有する偏在したエネルギー状態のうちの特定エネルギー状態ＡＭ＿Ｅと、前記結晶質領域ＮＣ＿Ｒが有する偏在したエネルギー状態のうちの特定エネルギー状態ＮＣ＿Ｅが互いに共鳴エネルギーマッチング（ｒｅｓｏｎａｎｔ ｅｎｅｒｇｙ ｍａｔｃｈｉｎｇ）をなすことができる。
【0092】
前記共鳴エネルギーマッチングによるハイブリッド化（ｈｙｂｒｉｄｉｚａｔｉｏｎ）は、量子化された導電性状態（ｑｕａｎｔｉｚｅｄ ｃｏｎｄｕｃｔｉｏｎ ｓｔａｔｅ）を提供することができる。前記量子化された導電性状態は導電性状態を提供するものの、制限された電流移動を提供することができる。前記量子化された導電性状態について図５を参照してより詳細に説明することにする。
【0093】
図５は、本発明の一実施例に係るｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ（ＤＯＳ）を図示する。因みに、ＤＯＳシミュレーション結果はＶＡＳＰ（Ｖｉｅｎｎａ ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ）というプログラムを使うものの、製造されたアクティブモノレイヤをＰＢＥ（Ｐｅｒｄｅｗ－Ｂｕｒｋｅ－Ｅｒｎｚｅｒｈｏｆ） ｅｘｃｈａｎｇｅ－ｃｏｒｒｅｌａｔｉｏｎ ｆｕｎｃｔｉｏｎａｌとＰＡＷ（ｐｒｏｊｅｃｔｏｒ－ａｕｇｍｅｎｔｅｄ ｗａｖｅ） ｐｓｅｕｄｏｐｏｔｅｎｔｉａｌｓ方法で計算することによって、得ることができる。
【0094】
図５のＤＯＳは、電子エネルギーの増加による電子状態個数の変化を示す。図５に図示された通り、本発明の一実施例に係るアクティブモノレイヤ１４０は価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）と伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）を有することができる。
【0095】
前記価電子帯はモビリティエッジ（ｍｏｂｉｌｉｔｙ ｅｄｇｅ）によって非偏在状態である拡張された状態（ｅｘｔｅｎｄｅｄ ｓｔａｔｅ）と偏在状態に区分され得る。また、伝導帯もモビリティエッジによって拡張された状態と偏在状態に区分され得る。
【0096】
図５に図示された通り、本発明の一実施例に係るアクティブモノレイヤ１４０は、伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）内のローレベル電子エネルギー範囲（約２．８ｅＶ～２．９ｅＶ）で第１電子状態個数を提供し、前記伝導帯内の、前記ローレベル電子エネルギー範囲より高いハイレベル電子エネルギー範囲（約３．２ｅＶ以上）で第２電子状態個数を提供することができる。
【0097】
この時、前記ローレベル電子エネルギー範囲での第１電子状態個数曲線と、前記ハイレベル電子エネルギー範囲での第２電子状態個数曲線は互いに不連続的であり得る。換言すると、前記ローレベル電子エネルギー範囲（約２．９ｅＶ）の最大電子エネルギー値は、前記ハイレベル電子エネルギー範囲の最小電子エネルギー値（約３．２ｅＶ）より小さくてもよい。ここで、前記ローレベル電子エネルギー範囲内で前記第１電子状態個数の最大値は、前記ハイレベル電子エネルギー範囲内で前記第２電子状態個数の最小値より小さくてもよい。
【0098】
一実施例によると、前記ローレベル電子エネルギー範囲と前記ハイレベル電子エネルギー範囲は、伝導帯内のモビリティエッジより高い電子エネルギーで提供され得る（ｉ．ｅ． ｍｏｂｉｌｉｔｙ ｅｄｇｅ ｑｕａｎｔｉｚａｔｉｏｎ）。これはアクティブモノレイヤ１４０の非晶質領域ＡＭ＿Ｒが有する偏在状態のエネルギーレベルと、結晶質領域が有する偏在状態のエネルギーレベルがマッチングされるものの、モビリティエッジ以上でマッチングされることを意味し得る。これに伴い、前記アクティブモノレイヤ１４０は前記ローレベル電子エネルギー範囲および前記ハイレベル電子エネルギー範囲は導電性状態を提供することができる。この時、モビリティエッジの上で第１電子状態個数を有するローレベル電子エネルギー範囲での伝導状態を量子化された拡張された状態（ｑｕａｎｔｉｚｅｄ ｅｘｔｅｎｄｅｄ ｓｔａｔｅ）と定義することができる。
【0099】
また、前記ローレベル電子エネルギー範囲と前記ハイレベル電子エネルギー範囲の間で偏在状態（すなわち、電子状態個数は０個）を提供することができる。これはアクティブモノレイヤの結晶質領域ＮＣ＿Ｒが前記ローレベル電子エネルギー範囲と前記ハイレベル電子エネルギー範囲の間でエネルギー状態を有さないことを意味し得る。これに伴い、前記ローレベル電子エネルギー範囲と前記ハイレベル電子エネルギー範囲の間で結晶質領域ＮＣ＿Ｒと非晶質領域ＡＭ＿Ｒ間に共鳴エネルギーがマッチングされなくなる。
【0100】
一実施例によると、前記ローレベル電子エネルギー範囲は前述した通り、前記アクティブモノレイヤ１４０の結晶質領域ＮＣ＿Ｒと非晶質領域ＡＭ＿Ｒの共鳴エネルギーマッチングによって提供され得る。この時、前記結晶質領域ＮＣ＿Ｒが３軸方向に量子閉じ込め効果を有するため、前記ローレベル電子エネルギー範囲と第１電子状態個数によって定義される曲線は非常に制限された面積を有することができる。これは非常に制限されたキャリアが存在し得ることを意味し得る。
【0101】
すなわち、前記アクティブモノレイヤ１４０がローレベルエネルギー状態で制限された電子状態個数を有するため、電流の飽和状態（図１２のＶｓ領域）が提供され得る。
【0102】
再び図１を参照すると、前記ソースおよび前記ドレイン電極１６０、１６２は最上端のバリアと接触することができる。他の観点から、前記ソースおよび前記ドレイン電極１６０、１６２は最上端の第２バリア１５０とは接触し、第１バリア１３０とアクティブモノレイヤ１４０とは非接触することができる。
【0103】
【0104】
【0105】
図９を参照すると、本発明の第１実施例に係る素子の製造方法は、基板、ゲート電極、ゲート絶縁膜を準備する段階（Ｓ１１０）、第１バリアを形成する段階（Ｓ１２０）、アクティブモノレイヤ形成段階（Ｓ１３０）、第２バリアを形成する段階（Ｓ１４０）およびソースおよびドレイン電極形成段階（Ｓ１５０）のうち少なくとも一つの段階を含むことができる。以下、各段階について説明することにする。
【0106】
（段階Ｓ１１０）
段階Ｓ１１０は事前準備段階であって、基板を準備する段階、基板上にゲート電極を形成する段階、前記ゲート電極上にゲート絶縁膜を形成する段階を含んでなり得る。
段階Ｓ１１０は事前準備段階であって、基板を準備する段階、基板上にゲート電極を形成する段階、前記ゲート電極上にゲート絶縁膜を形成する段階を含んでなり得る。
【0107】
（段階Ｓ１２０）
前記ゲート絶縁膜上に第１バリアが形成され得る。前記第１バリアは分子層成長法（ＭＬＤ）を通じて製造され得る。例えば、前記分子層成長法を通じてＺｎ４ＭＰを蒸着する場合、分子層成長法は、ＤＥＺ前駆体提供段階、パージ段階、４ＭＰ前駆体提供段階、パージ段階を含んでなり得る。これにより、第１バリア１３０が蒸着され得る。
前記ゲート絶縁膜上に第１バリアが形成され得る。前記第１バリアは分子層成長法（ＭＬＤ）を通じて製造され得る。例えば、前記分子層成長法を通じてＺｎ４ＭＰを蒸着する場合、分子層成長法は、ＤＥＺ前駆体提供段階、パージ段階、４ＭＰ前駆体提供段階、パージ段階を含んでなり得る。これにより、第１バリア１３０が蒸着され得る。
【0108】
（段階Ｓ１３０）
段階Ｓ１３０でアクティブモノレイヤ１４０が蒸着され得る。段階Ｓ１３０を具体的に説明するために図７を参照することにする。
段階Ｓ１３０でアクティブモノレイヤ１４０が蒸着され得る。段階Ｓ１３０を具体的に説明するために図７を参照することにする。
【0109】
図７は、本発明の一実施例に係る段階Ｓ１３０を詳細に説明するためのフローチャートである。
【0110】
図７を参照すると、本発明の一実施例に係るアクティブモノレイヤ製造方法は、ソースガス加圧ドージング段階（Ｓ２１０）、第１メインパーシング段階（Ｓ２２０）、反応ガスドージング段階（Ｓ２３０）および第２メインパーシング段階（Ｓ２４０）のうち少なくとも一つの段階を含んでなり得る。以下、各段階について説明することにする。
【0111】
（段階Ｓ２１０）
ソースガス加圧ドージング段階（Ｓ２１０）のために、ソースガスが準備され得る。ソースガスは蒸着しようとする膜の種類によって多様に準備され得る。例えば、蒸着しようとする膜が金属酸化物である場合、それに対応する金属前駆体ソースガスが準備され得る。例えば、蒸着しようとする膜がジンクオキサイド（ＺｎＯ）の場合、ソースガスはＤＥＺ（ｄｉｅｔｈｙｌ ｚｉｎｃ）を含むことができる。
ソースガス加圧ドージング段階（Ｓ２１０）のために、ソースガスが準備され得る。ソースガスは蒸着しようとする膜の種類によって多様に準備され得る。例えば、蒸着しようとする膜が金属酸化物である場合、それに対応する金属前駆体ソースガスが準備され得る。例えば、蒸着しようとする膜がジンクオキサイド（ＺｎＯ）の場合、ソースガスはＤＥＺ（ｄｉｅｔｈｙｌ ｚｉｎｃ）を含むことができる。
【0112】
前記ソースガスは前記チャンバーの流出口を閉じた状態で提供され得る。これに伴い、ソースガスがチャンバー内に流入するにつれてチャンバー内の圧力は上昇し得る。換言すると、ソースガスの供給によってチャンバー内の圧力が上昇するため、ソースガスが加圧雰囲気で基板が吸着され得る。また、上昇したチャンバーの圧力は所定時間維持され得る。これに伴い、基板吸着効率が向上し得る。
【0113】
この時、段階Ｓ２１０は０．０３Ｔｏｒｒ超過、好ましくは０．１Ｔｏｒｒ、ひいては０．３Ｔｏｒｒ以上であり得る。また、段階Ｓ２１０で工程温度は８０度～２５０度であり得る。一例として工程温度は１００度～１５０度であり得る。
【0114】
（段階Ｓ２２０）
第１メインパージングする段階（Ｓ２２０）で不活性ガスが利用され得、不活性ガスは例えば、アルゴン（Ａｒ）、または窒素（Ｎ２）ガスからなり得る。パージングする段階によって、基板の表面に吸着できなかった過剰のソースガスが除去され得る。
第１メインパージングする段階（Ｓ２２０）で不活性ガスが利用され得、不活性ガスは例えば、アルゴン（Ａｒ）、または窒素（Ｎ２）ガスからなり得る。パージングする段階によって、基板の表面に吸着できなかった過剰のソースガスが除去され得る。
【0115】
（段階Ｓ２３０）
反応ガスドージング段階（Ｓ２３０）で、反応ガスはソースガスと反応して蒸着しようとする膜に還元され得る。例えば、ソースガスがＤＥＺを含む場合、反応ガスはＨ２Ｏからなり得る。
反応ガスドージング段階（Ｓ２３０）で、反応ガスはソースガスと反応して蒸着しようとする膜に還元され得る。例えば、ソースガスがＤＥＺを含む場合、反応ガスはＨ２Ｏからなり得る。
【0116】
（段階Ｓ２４０）
反応ガスドージング段階後、第２メインパージングする段階（Ｓ２４０）がさらに遂行され得る。これにより、基板の表面に吸着できなかった過剰のガスが除去され得る。
反応ガスドージング段階後、第２メインパージングする段階（Ｓ２４０）がさらに遂行され得る。これにより、基板の表面に吸着できなかった過剰のガスが除去され得る。
【0117】
以上、本発明の一実施例に係る段階Ｓ２１０～段階Ｓ２４０を説明した。以下、段階Ｓ２１０の加圧ドージングについて詳細に説明することにする。
【0118】
（段階Ｓ２１０の加圧ドージング）
段階Ｓ２１０のソースガス加圧ドージング段階は加圧雰囲気で遂行され得る。換言すると、ソースガス加圧ドージング段階は高圧の雰囲気で遂行され得、これは加圧段階と略称され得る。
段階Ｓ２１０のソースガス加圧ドージング段階は加圧雰囲気で遂行され得る。換言すると、ソースガス加圧ドージング段階は高圧の雰囲気で遂行され得、これは加圧段階と略称され得る。
【0119】
説明の便宜のために、段階Ｓ２１０のソースガス加圧ドージング段階について詳術するが、段階Ｓ２３０の反応ガスをドージングする段階でも加圧ドージングが遂行されることは言うまでもない。
【0120】
一実施例に係る加圧ドージング段階は、基板が設けられたチャンバー内を密閉させた状態で遂行され得る。例えば、チャンバーの流出バルブを閉じた状態で、金属前駆体ソースガスをチャンバー内に供給する（サブ加圧ドージング段階）ことにより、チャンバー内を高圧に誘導し、誘導された高圧を維持（サブ露出段階）することができる。高圧を所定時間維持することによって、高圧の雰囲気で金属前駆体ソースガスが対象面に吸着するように誘導され得る。
【0121】
すなわち、加圧ドージング段階は、サブ加圧ドージング段階、サブ露出段階およびサブパーシング段階のうち少なくとも一つの段階を含むことができる。前記サブ加圧ドージング段階は、チャンバーの流出口を閉じた状態でソースガスを提供し、チャンバー内の所定圧力に達するようにする段階と理解され得る。前記サブ露出段階は、サブ加圧ドージング段階によって提供された所定圧力を維持する段階である。このために、チャンバーの流入口および流出口がすべて閉じられ得る。すなわち、チャンバーは密閉され得る。前記サブパーシング段階は、前記サブ露出段階後に遂行されて過剰に供給されたソースガスを除去することができる。
【0122】
この時、サブ露出段階の圧力は図８に図示された通り、サブ露出段階の回数が増加しても一定に維持され得、これとは異なって図９に図示されたように増加し得る。因みに図１７のＹ軸は圧力を図示し、Ｘ軸は工程段階を図示する。
【0123】
一実施例によると、段階Ｓ２１０の工程温度は８０度～２５０度の間であり得る。より具体的には、工程温度は１００度～１５０度の間であり得る。
【0124】
また、段階Ｓ２１０の各サブ段階は互いに同一温度で遂行され得、特に低温で遂行され得る。本明細書で意味する低温とは２５０度以下を意味し得る。
【0125】
前述した段階Ｓ２１０～段階Ｓ２４０によってアクティブモノレイヤ１４０が蒸着され得る。この時、段階Ｓ２１０～段階Ｓ２４０の繰り返し回数によって蒸着される膜の厚さが制御され得る。例えば、蒸着される膜がジンクオキサイドである場合、膜の厚さは１．５ｎｍを超過するように段階Ｓ２１０～段階Ｓ２４０が繰り返され得る。また、蒸着される膜がジンクオキサイドである場合、膜の厚さが２０ｎｍ以下となるように段階Ｓ２１０～段階Ｓ２４０が繰り返され得る。
【0126】
段階Ｓ２１０～段階Ｓ２４０によって製造されたアクティブモノレイヤは、前記図５に図示された通り、ＤＯＳシミュレーション結果を提供することができる。すなわち、量子化された導電性状態、より具体的にはモビリティエッジより高いエネルギーで、量子化された導電性状態を提供することができる。ＤＯＳシミュレーション結果は前述した通り、ＶＡＳＰ（Ｖｉｅｎｎａ ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ）というプログラムを使うものの、製造されたアクティブモノレイヤをＰＢＥ（Ｐｅｒｄｅｗ－Ｂｕｒｋｅ－Ｅｒｎｚｅｒｈｏｆ） ｅｘｃｈａｎｇｅ－ｃｏｒｒｅｌａｔｉｏｎ ｆｕｎｃｔｉｏｎａｌとＰＡＷ（ｐｒｏｊｅｃｔｏｒ－ａｕｇｍｅｎｔｅｄ ｗａｖｅ） ｐｓｅｕｄｏｐｏｔｅｎｔｉａｌｓ方法で計算することによって、得ることができる。
【0127】
（段階Ｓ１４０）
再び図６を参照すると、アクティブモノレイヤ１４０上に第２バリア１５０が蒸着され得る。段階Ｓ１４０は前述した段階Ｓ１２０に対応するため、具体的な説明を省略することにする。
再び図６を参照すると、アクティブモノレイヤ１４０上に第２バリア１５０が蒸着され得る。段階Ｓ１４０は前述した段階Ｓ１２０に対応するため、具体的な説明を省略することにする。
【0128】
（段階Ｓ１５０）
前記第２バリア１５０上にはソース電極およびドレイン電極１６０、１６２が蒸着され得る。すなわち、前記ソース電極およびドレイン電極１６０、１６２は第２バリア１５０と接触することができる。他の観点から、前記ソース電極およびドレイン電極１６０、１６２は第１バリア１３０およびアクティブモノレイヤ１４０と非接触することができる。
前記第２バリア１５０上にはソース電極およびドレイン電極１６０、１６２が蒸着され得る。すなわち、前記ソース電極およびドレイン電極１６０、１６２は第２バリア１５０と接触することができる。他の観点から、前記ソース電極およびドレイン電極１６０、１６２は第１バリア１３０およびアクティブモノレイヤ１４０と非接触することができる。
【0129】
以上、説明した段階Ｓ１１０～段階Ｓ１５０によって本発明の第１実施例に係る素子が製造され得る。
【0130】
以上、図６～図９を参照して本発明の第１実施例に係る素子の製造方法を説明した。本発明の実施例に係る素子の製造方法は、工程が全体的に低温で遂行されるという点およびハイブリッド超格子構造を容易に製造できるという点で利点がある。
【0131】
【0132】
【0133】
まず、本発明の第１実施例に係る素子の動作特性を詳察するために、本発明の第１実施例に係る素子を製作した。
【0134】
前述した製造方法の段階Ｓ１２０を通じて第１バリア１３０としてＺｎ４ＭＰを蒸着した。より具体的には、ＤＥＺを３０ｍＴｏｒｒ圧力で２秒間提供し、２０秒間パージした。その後、４ＭＰを２０秒間１０ｍＴｏｒｒ圧力で提供し、２００秒間パージした。工程温度は１２０度にした。段階Ｓ１２０の各段階を２５サイクル繰り返し遂行して１０ｎｍ厚さの第１バリア１３０を蒸着した。
【0135】
段階Ｓ１２０を通じて第１バリア１３０を蒸着した後に、図１０に図示された工程によって段階Ｓ１３０を遂行した。図１０を参照すると、ソースガスとしてＤＥＺを準備し、反応ガスとしてＨ２Ｏを準備した。段階Ｓ２１０によってＤＥＺをサブ加圧ドージング段階を通じて提供した。すなわち第１サブ加圧ドージング段階では、チャンバーの流出口を閉じた状態でＤＥＺを供給してチャンバー内が１Ｔｏｒｒで加圧された雰囲気で３秒間維持し、１５秒パージした。その後、第２サブ加圧ドージング段階では、チャンバーの流出口を閉じた状態でＤＥＺを供給してチャンバー内が１Ｔｏｒｒで加圧された雰囲気で３秒間維持し、再び１５秒間パージした。引き続き第３サブ加圧ドージング段階では、チャンバーの流出口を閉じた状態でＤＥＺを供給してチャンバー内の圧力が１Ｔｏｒｒに達するようにし、３秒間維持した。その後、１５秒間パージし第４サブ加圧ドージング段階を遂行した。第４サブ加圧ドージング段階でのチャンバー内の圧力は１Ｔｏｒｒにした。これにより、段階Ｓ２１０を遂行した。段階Ｓ２１０に続き段階Ｓ２２０と段階Ｓ２３０を遂行した。段階Ｓ２３０は段階Ｓ２１０と対応するため、具体的な説明を省略することにする。段階Ｓ２３０後に段階Ｓ２４０を通じてパージした。このような段階を１サイクルと定義し、１５サイクルを進行した。これにより、３ｎｍ厚さのアクティブモノレイヤ１４０を蒸着することができた。アクティブモノレイヤ１４０の蒸着工程も１１０度～１２０度にした。
【0136】
その後、再び段階Ｓ１３０によって第２バリア１５０を蒸着し、段階Ｓ１４０によってソースおよびドレイン電極１６０、１６２を蒸着した。
【0137】
これにより、本発明の第１実施例に係る素子を製造した。
【0138】
図１１を参照すると、本発明の第１実施例に係る素子は第１および第２バリア１３０、１５０、そして、アクティブモノレイヤ１４０が量子井戸構造を有することができる。この時、アクティブモノレイヤ１４０は３軸方向に量子閉じ込め効果を有するため電流の移動が制限され得る。
【0139】
図１２を参照すると、本発明の第１実施例によって製造された素子１００ａは約１Ｖ付近でターンオン電圧を有する。すなわちゲート電極１２０に１Ｖ以上の電圧が印加されることによって、ソースおよびドレイン電極１６０、１６２の間には電流が流れることになる。この時、ゲート電極１２０に印加されるゲート電圧が増加するにつれて、ソースおよびドレイン電極１６０、１６２間に流れる電流は増加する。しかし、ゲート電圧が２Ｖ以上に大きくなると、ゲート電圧の増加にもかかわらず、ソースおよびドレイン電極１６０、１６２の間の電流が一定な電流の飽和領域（Ｖｓ）が現れることになる。電流が一定な電流の飽和領域はリニアスケールおよびログスケールにおいても明確に観察された。すなわちゲート電圧のスイングにもかかわらず、ソースおよびドレイン電極間の電流が飽和されたのである。これは図４および図５を参照して説明した通り、アクティブモノレイヤ１４０が３軸方向に量子閉じ込め効果を有するためであると解釈される。他の観点から、前記アクティブモノレイヤ１４０がＤＯＳ上で、ローレベル電子エネルギー範囲で非常に制限されたキャリアが存在し得るためであると解釈される。
【0140】
【0141】
本発明の第１実施例を説明するにおいて、アクティブモノレイヤ１４０がＺｎＯ、すなわち金属酸化物を含むものを想定した。しかし、アクティブモノレイヤ１４０が複数の結晶質領域と結晶質領域を囲む非晶質領域を有する物質からなり得ることは言うまでもなく、ＤＯＳ上でモビリティエッジ上に制限された（不連続的な）ローレベル電子エネルギー領域を有する物質からなり得ることは言うまでもない。
【0142】
以下、図１３～図１７を参照して本発明の第２実施例に係る素子について説明することにする。本発明の第２実施例は本発明の第１実施例とは異なり、アクティブモノレイヤが金属単原子を含む点で異なる。以下、異なる点を中心に本発明の第２実施例について説明し、第１実施例と共通の部分については説明を省略することにする。
【0143】
【0144】
図１３および図１４を参照すると、本発明の第２実施例に係る素子１００ｂのアクティブモノレイヤ１４２は金属単原子を含むことができる。例えば金属単原子はタングステン（Ｗ）、モリブデン（Ｍｏ）および銅（Ｃｕ）のうち一つであり得、これに制限されるものではない。
【0145】
前記アクティブモノレイヤ１４２も数ナノサイズの厚さを有することができる。例えば、前記アクティブモノレイヤ１４２の厚さもＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）特性が示される範囲内であり得る。より具体的には、アクティブモノレイヤ１４２の厚さは１．０ｎｍ～２０ｎｍであり得る。
【0146】
第１実施例でも説明した通り、前記第２実施例に係るアクティブモノレイヤ１４２も量子井戸構造を有することができ、ハイブリッド超格子構造を有することができる。また、アクティブモノレイヤ１４２は少なくとも１軸、例えば短軸方向に量子化された状態を有することができる。これに伴い、ターンオン電圧以上においても電流の流れを制限することができる。より具体的には、ゲート電圧の増加によるソースおよびドレイン電極の間の電流の傾きは１５．１ｎＡ／Ｖ以下であり得る。
【0147】
図１５は、本発明の第２実施例に係る素子の製造方法を説明するための図面である。
【0148】
第２実施例に係る素子の動作特性を詳察するために、前記図６～図９を参照して説明した素子の製造方法によって第２実施例に係る素子を製造した。アクティブモノレイヤ１４２の他には、図１０を参照して説明した第１実施例に係る素子の製造工程条件と同一にした。第２実施例に係るアクティブモノレイヤ１４２の具体的な工程は、図１５に図示された通りである。
【0149】
図１５を参照すると、段階Ｓ２１０により、ソースガスとしてＷＦ６を準備した。段階Ｓ２１０の工程温度は１２０度にした。段階Ｓ２１０を遂行するものの、ＷＦ６を５回のサブ加圧ドージングで提供した。すなわち、第１サブ加圧ドージング時にはＷＦ６をチャンバーの流出口を閉じた状態で提供し、１．０Ｔｏｒｒまでチャンバーの圧力を増加させた。その後、３０秒間チャンバーの流入口も閉じて、１．０Ｔｏｒｒの圧力でＷＦ６を浸透させた。その後、３０秒間サブパーシングした。その後、第２サブ加圧ドージング時にはＷＦ６をチャンバーの流出口を閉じた状態で提供し、１．０Ｔｏｒｒまでチャンバー内の圧力を再び増加させた。その後、３０秒間チャンバーの流入口も閉じて、１．０Ｔｏｒｒの圧力でＷＦ６を浸透させた。同一の方式で第５サブ加圧ドージング段階、第５サブ浸透段階まで遂行した。
【0150】
その後、３０秒間段階Ｓ２２０によって第１メインパーシング（工程温度１２０度）を遂行した。
【0151】
その後、段階Ｓ２３０により、反応ガスとしてＳｉ２Ｈ６を準備した。段階Ｓ２３０の工程温度は１２０度にした。
【0152】
段階Ｓ２３０を遂行するものの、ＳｉＨ６を５回のサブ加圧ドージングおよびサブ露出段階に提供した。この時、圧力および時間などの工程変数はＷＦ６ドージングと同一にした。
【0153】
その後、段階Ｓ２４０によって３０秒間第２メインパーシング（工程温度１２０度）を遂行した。
【0154】
この時、段階Ｓ２１０～段階Ｓ２４０を繰り返し遂行することによってタングステン層の高さを制御した。本実験例では３サイクルを繰り返して１ｎｍ厚さのタングステン金属単原子層を製造した。これにより、アクティブモノレイヤを蒸着することができた。
【0155】
【0156】
図１６を参照すると、本発明の第２実施例に係る素子１００ｂは第１および第２バリア１３０、１５０、そして、アクティブモノレイヤ１４２が量子井戸構造を有することができる。この時、アクティブモノレイヤ１４０は短軸方向（例えば、厚さ方向）に量子閉じ込め効果を有するため電流の移動が制限され得る。
【0157】
図１７を参照すると、本発明の第２実施例によって製造された素子は約－５Ｖ付近でターンオン電圧を有する。すなわちゲート電極１２０に－５Ｖ以上の電圧が印加されることによってソースおよびドレイン電極１６０、１６２の間には電流が流れることになる。この時、ゲート電極１２０に印加されるゲート電圧が増加するにつれてソースおよびドレイン電極１６０、１６２間に流れる電流は増加する。しかし、ゲート電圧が約７Ｖ以上に大きくなると、ゲート電圧の増加にもかかわらず、ソースおよびドレイン電極１６０、１６２の間の電流の増加が制限された領域が現れることを確認することができる。すなわちゲート電圧のスイングにもかかわらず、ソースおよびドレイン電極間の電流の増加が１５．１ｎＡ／Ｖに極めて制限されたことを確認することができる。これはアクティブモノレイヤ１４２が短軸方向に量子化されたエネルギーレベルを有するためであると解釈される。
【0158】
以上、図１３～図１７を参照して本発明の第２実施例に係る素子を説明した。以下、図１８～図２２を参照して本発明の第３実施例に係る素子を説明することにする。本発明の第３実施例は本発明の第１実施例とは異なり、アクティブモノレイヤがＴＭＤＣ（Ｔｒａｎｓｉｔｉｏｎｍｅｔａｌ ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）を含む点で異なる。以下、異なる点を中心に本発明の第３実施例について説明し、第１実施例と共通する部分は説明を省略することにする。
【0159】
【0160】
図１８および図１９を参照すると、本発明の第３実施例に係る素子１００ｃのアクティブモノレイヤ１４６はＴＭＤＣを含むことができる。例えばＴＭＤＣはＷＳ２、ＭＯＳ２のうち一つであり得、これに制限されるものではない。
【0161】
前記アクティブモノレイヤ１４６も数ナノサイズの厚さを有することができる．前記アクティブモノレイヤ１４６も数ナノサイズの厚さを有することができる。例えば、前記アクティブモノレイヤ１４２の厚さもＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）特性が示される範囲内であり得る。より具体的には、アクティブモノレイヤ１４２の厚さは１．０ｎｍ～２０ｎｍであり得る。
【0162】
第１実施例でも説明した通り、前記第３実施例に係るアクティブモノレイヤ１４６も量子井戸構造を有することができ、ハイブリッド超格子構造を有することができる。また、アクティブモノレイヤ１４６は少なくとも１軸、例えば短軸方向に量子化された状態を有することができる。これに伴い、ターンオン電圧以上においても電流の流れを制限することができる。より具体的には、ゲート電圧の増加によるソースおよびドレイン電極の間の電流の傾きは－０．２ｎＡ／Ｖ以下であり得る。
【0163】
図２０は、本発明の第３実施例に係る素子の製造方法を説明するための図面である。
【0164】
第３実施例に係る素子の動作特性を詳察するために、前記図６～図９を参照して説明した素子の製造方法によって第３実施例に係る素子を製造した。アクティブモノレイヤ１４６の他には、図１０を参照して説明した第１実施例に係る素子の製造工程条件と同一にした。第３実施例に係るアクティブモノレイヤ１４６の具体的な工程は図１５に図示された通りである。
【0165】
図１５を参照すると、カルコゲンソースガスを１００度以上に加熱して３０秒間提供した後、３０秒間パージした。これにより、基板上にＳ（硫黄）を処理した。
【0166】
その後、段階Ｓ２１０により、ソースガスとしてＷＦ６を準備した。段階Ｓ２１０の工程温度は１２０度にした。段階Ｓ２１０を遂行するものの、ＷＦ６を５回のサブ加圧ドージングで提供した。すなわち、第１サブ加圧ドージング時にはＷＦ６をチャンバーの流出口を閉じた状態で提供し、１．０Ｔｏｒｒまでチャンバーの圧力を増加させた。その後、３０秒間チャンバーの流入口も閉じて、１．０Ｔｏｒｒの圧力でＷＦ６を浸透させた。その後、３０秒間サブパーシングした。その後、第２サブ加圧ドージング時にはＷＦ６をチャンバーの流出口を閉じた状態で提供し、１．０Ｔｏｒｒまでチャンバー内の圧力を再び増加させた。その後、３０秒間チャンバーの流入口も閉じて、１．０Ｔｏｒｒの圧力でＷＦ６を浸透させた。同一の方式で第５サブ加圧ドージング段階、第５サブ浸透段階まで遂行した。
【0167】
その後、３０秒間段階Ｓ２２０によって第１メインパーシング（工程温度１２０度）を遂行した。
【0168】
その後、段階Ｓ２３０により、反応ガスとしてＳｉ２Ｈ６を準備した。段階Ｓ２３０の工程温度は１２０度にした。
【0169】
段階Ｓ２３０を遂行するものの、ＳｉＨ６を５回のサブ加圧ドージングおよびサブ露出段階に提供した。この時、圧力および時間などの工程変数はＷＦ６ドージングと同一にした。
【0170】
その後、段階Ｓ２４０によって３０秒間第２メインパーシング（工程温度１２０度）を遂行した。
【0171】
これにより、Ｓ（硫黄）処理された基板の表面に遷移金属を蒸着した。この時、段階Ｓ２１０～段階Ｓ２４０を１回遂行した。すなわち第１および第２実施例とは異なってサイクルの繰り返しはしなかった。
【0172】
引き続きカルコゲンソースガスを１００度以上に加熱して３０秒間提供した後、３０秒間パージした。これにより、アクティブモノレイヤ１４６として１ｎｍ厚さのＷＳ２モノレイヤを蒸着することができた。
【0173】
【0174】
図２１を参照すると、本発明の第３実施例に係る素子１００ｃは第１および第２バリア１３０、１５０、そして、アクティブモノレイヤ１４６が量子井戸構造を有することができる。この時、アクティブモノレイヤ１４６は短軸方向（例えば、厚さ方向）に量子閉じ込め効果を有するため電流の移動が制限され得る。
【0175】
図２２を参照すると、本発明の第３実施例によって製造された素子は約０Ｖ付近でターンオン電圧を有する。すなわちゲート電極１２０に約０Ｖ以上の電圧が印加されることによってソースおよびドレイン電極１６０、１６２の間には電流が流れることになる。この時、ゲート電極１２０に印加されるゲート電圧が増加するにつれてソースおよびドレイン電極１６０、１６２間に流れる電流は増加する。しかし、ゲート電圧が約－５Ｖ以上に大きくなると、ゲート電圧の増加にもかかわらず、ソースおよびドレイン電極１６０、１６２の間の電流の増加が制限された領域が現れることを確認することができる。すなわちゲート電圧のスイングにもかかわらず、ソースおよびドレイン電極間の電流の増加が－０．２ｎＡ／Ｖに極めて制限されたことを確認することができる。これはアクティブモノレイヤ１４６が短軸方向に量子化されたエネルギーレベルを有するためであると解釈される。
【0176】
以上、本発明の第１～第３実施例に係る膜構造体および素子は、超格子構造および量子井戸構造を有し、少なくとも１軸方向の量子化されたエネルギーレベルを有することができる。これに伴い、ターンオン電圧以上のゲート電圧区間においても電流の移動が制限され、ひいては飽和される特有の効果を提供することができる。
【0177】
また、第１～第３実施例に対する素子の説明において、トランジスタ構造を参照して説明したが、本発明の第１～第３実施例に係る膜構造体がトランジスタ以外の３端子素子および２端子素子にも適用され得ることは言うまでもない。
【0178】
本発明の第１～第３実施例に係る膜構造体が電流の流れを制限するため、実施例に係る膜構造体はマルチレベル特性を提供することができる。より具体的には、実施例に係る膜構造体を積層すると、膜構造体それぞれのターンオン電圧の間に電流の飽和によるｎｏｎ－ｇａｔｉｎｇ領域が発生し得る。すなわち、膜構造体それぞれのアクティブモノレイヤの活性化が明確に区分され得る。これに伴い、本発明の実施例に係る膜構造体はマルチレベル素子に活用され得る。以下、本発明の実施例に係るマルチレベル素子を説明することにする。
【0179】
本発明の一実施例に係るマルチレベル素子は、第１アクティブ層、バリア層および第２アクティブ層が順次積層された構造を有することができる。この時、一実施例に係るマルチレベル素子のゲート電極に印加されるゲート電圧によって、前記第１および前記第２アクティブ層のうち活性化されるアクティブ層の数が制御され得る。
【0180】
前記ゲート電極に印加されるゲート電圧の大きさによって第１および第２アクティブ層の導電性の活性化が制御され得る。例えば、第１ゲート電圧範囲、第１ゲート電圧範囲より大きい領域である第２ゲート電圧範囲、第２ゲート電圧範囲より大きい領域である第３ゲート電圧範囲が、ゲート電極が印加される場合を分けて説明することにする。
【0181】
因みに、本明細書でゲート電圧は、正と負を区分せずに絶対値を基準として説明する。また、第１ゲート電圧範囲は図２５および図２８のＲ１、第２ゲート電圧範囲は図２５および図２８のＲ２、第３ゲート電圧範囲は図２５および図２８のＲ３と理解され得る。
【0182】
まず、第１ゲート電圧範囲のうち最も小さいゲート電圧が第１ｔｕｒｎ－ｏｎ電圧となり得る。第１ｔｕｒｎ－ｏｎ電圧がゲート電極に印加される場合、前記第１アクティブ層が活性化、すなわちｔｕｒｎ－ｏｎされ得る。この時、第２アクティブ層は非活性化、すなわちｔｕｒｎ－ｏｆｆ状態であり得る。この後、第１ゲート電圧範囲内で電圧が増加するにつれて、前記ソースおよび前記ドレイン電極の間に流れる電流の大きさは増加し得る。すなわち、第１ゲート電圧範囲内でゲート電圧の増加によるソース／ドレイン電極間の電流比は第１傾きを有することができる。
【0183】
説明の便宜のために、第２ゲート電圧範囲のゲート電圧の印加は後述し、第３ゲート電圧範囲のゲート電圧の印加を先に説明することにする。第１および第２ゲート電圧範囲より大きい第３ゲート電圧範囲のゲート電圧が印加される場合、前記第１アクティブ層だけでなく第２アクティブ層も活性化、すなわちｔｕｒｎ－ｏｎされ得る。すなわち、第３ゲート電圧範囲内の最も小さいゲート電圧は第２ｔｕｒｎ－ｏｎ電圧となり得る。この後、第３ゲート電圧範囲内でゲート電圧が増加するにつれて、前記ソースおよび前記ドレイン電極の間に流れる電流の大きさは第３傾きに増加し得る。すなわち、第３ゲート電圧範囲内のゲート電圧の増加による電流比は第３傾きを有することができる。この時、第３ゲート電圧範囲内のゲート電圧の印加時、第１および第２アクティブ層はいずれもｔｕｒｎ－ｏｎ状態となるため、前記ソースおよびドレイン電極の間には第１ゲート電圧範囲内のゲート電圧の印加時よりも大きい電流が流れることができる。
【0184】
第１ゲート電圧範囲より大きく第３ゲート電圧範囲より小さい第２ゲート電圧範囲内のゲート電圧がゲート電極に印加される場合、前記第１アクティブ層のみ活性化、すなわちｔｕｒｎ－ｏｎ状態であり得る。この時、第２ゲート電圧範囲内でゲート電圧が増加しても、ソース／ドレイン電極間の電流の移動の程度は維持され得る。すなわち、第１ゲート電圧範囲内でゲート電圧が増加する場合、前記ソースおよび前記ドレイン電極の間に流れる電流の大きさは例えば、第１傾きに増加する反面、第２ゲート電圧範囲内でゲート電圧が増加する場合、前記ソースおよび前記ドレイン電極の間に流れる電流の大きさは第１および第３傾きより小さくてもよい。より具体的には、第２ゲート電圧範囲内でゲート電圧が増加する場合、前記ソースおよび前記ドレイン電極の間の電流値は一定であり得る。換言すると、第２傾きは０であり得る。これに伴い、本発明の一実施例に係るマルチレベル素子はマルチレベル導電率を提供することができる。
【0185】
メカニズムの観点から、第１ゲート電圧範囲内のゲート電圧が印加される場合、第１アクティブ層がｔｕｒｎ－ｏｎされ得る。この場合、第１アクティブ層を流れる電流（ソース電極の電子は第２アクティブ層およびバリア層をトンネリングする）によってゲート電圧によるフィールドが第２アクティブ層に達せずに遮蔽されることになる（ｓｈｉｅｌｄｉｎｇ ｅｆｆｅｃｔ）。
【0186】
第２ゲート電圧範囲のゲート電圧が印加される場合、依然として第１アクティブ層を流れる電流によってゲート電圧によるフィールドが第２アクティブ層に達せずに遮蔽される。また、第２領域のゲート電圧の印加時には、第１アクティブ層の飽和（ｓａｔｕｒａｔｉｏｎ）によってゲート電圧を増加させてもソースおよびドレイン電極の間の電流は一定に流れることになる。他の観点から、前記バリア層は、第２ゲート電圧範囲内でゲート電圧が増加しても第２アクティブ層のゲーティング（ｇａｔｉｎｇ）を遅延させ、第１アクティブ層の制限された電子の流れを維持することができる。
【0187】
第３ゲート電圧範囲のゲート電圧が印加される場合、フィールド浸透（ｆｉｅｌｄ ｐｅｎｅｔｒａｔｉｏｎ）によってゲート電圧が第２アクティブ層に及ぶようになる。これに伴い、第２アクティブ層がｔｕｒｎ－ｏｎされ得るのである。
【0188】
第１実施例によると、ゲート電圧がフィールド浸透によって第２アクティブ層に達するようにするためには、第１アクティブ層がＴＭＤＣモノレイヤであることが好ましい。もし、第１アクティブ層がより厚い場合、第１アクティブ層を流れる電流の大きさが大きくなる。これに伴い、第１アクティブ層によってゲート電圧が第２アクティブ層にフィールド浸透できないように防ぐシールド効果が大きくなる。この場合、第２アクティブ層をｔｕｒｎ－ｏｎさせるためには過度に大きいゲート電圧が必要となるところ、消費電力の面で不利となる。また、ゲート絶縁膜が大きいゲート電圧に耐えるために、より厚くならなければならないところ、トランジスタの小型化の趨勢にも符合できなくなる。これに反し、第１アクティブ層がＴＭＤＣモノレイヤである場合、通常のゲート電圧範囲内でも第２アクティブ層がｔｕｒｎ－ｏｎされ得るため、消費電力および小型化の趨勢に符合することができる。
【0189】
以下、本発明の一実施例に係るマルチレベル素子を具体的に説明することにする。
【0190】
図２３は、本発明の第１実施例に係るマルチレベル素子を説明するための図面である。
【0191】
図２３を参照すると、本発明の第１実施例に係るマルチレベル素子３００ａは、基板、ゲート電極１２０、ゲート絶縁膜１２５、第１アクティブ層１４２ａ、バリア層１３２、第２アクティブ層１４２ｂ、ソース電極１６０およびドレイン電極１６２を含んでなり得る。
【0192】
図２３の右側に図示された通り、第１アクティブ層１４２ａは金属単原子層であるＷを含み、第２バリア層１３２は第１バリア層であるＺｎＯと第２バリア層である４ＭＰを含み、第２アクティブ層１４２ｂは金属単原子層であるＷを含むことができる。
【0193】
すなわち、本発明の第１実施例に係るマルチレベル素子は、前述した本発明の第２実施例に係る素子を基盤とすることができる。
【0194】
図２４は、本発明の第１実施例に係るマルチレベル素子の製造方法を説明するための図面である。
【0195】
図２４を参照すると、本発明の第１実施例に係るマルチレベル素子の製造方法は、ゲート電極および前記ゲート電極の一側にゲート絶縁膜を形成する段階（Ｓ３１０）、前記ゲート絶縁膜の一側に第１金属単原子を含む第１アクティブ層を蒸着する段階（Ｓ３２０）、前記第１アクティブ層の一側にバリア層を蒸着する段階（Ｓ３３０）、前記バリア層の一側に第２金属単原子を含む第２アクティブ層を蒸着する段階（Ｓ３４０）および前記第２アクティブ層の一側にソースおよびドレイン電極を形成する段階（Ｓ３５０）のうち少なくとも一つの段階を含んでなり得る。以下、各段階について詳術することにする。
【0196】
（段階Ｓ３１０）
段階Ｓ３１０で、基板上に、ゲート電極および前記ゲート電極の一側にゲート絶縁膜が形成され得る。ゲート電極はゲート電圧が印加される構成であって、導電性を有するある物質、例えば金属からなり得る。ゲート絶縁膜はゲート電極に印加されたゲート電流の漏洩を防止する構成であって、絶縁性を有するある物質例えば、Ａｌ２Ｏ３、ＳｉＮｘ、ＳｉＯ２のうち少なくとも一つの物質からなり得る。
段階Ｓ３１０で、基板上に、ゲート電極および前記ゲート電極の一側にゲート絶縁膜が形成され得る。ゲート電極はゲート電圧が印加される構成であって、導電性を有するある物質、例えば金属からなり得る。ゲート絶縁膜はゲート電極に印加されたゲート電流の漏洩を防止する構成であって、絶縁性を有するある物質例えば、Ａｌ２Ｏ３、ＳｉＮｘ、ＳｉＯ２のうち少なくとも一つの物質からなり得る。
【0197】
（段階Ｓ３２０）
段階Ｓ３２０でゲート絶縁膜の一側に第１金属単原子を含む第１アクティブ層が蒸着され得る。段階Ｓ３２０は前記図１５を参照して説明した工程に対応するため、具体的な説明を省略することにする。段階Ｓ３２０でも図７を参照して説明した加圧ドージング段階が適用され得ることは言うまでもない。
段階Ｓ３２０でゲート絶縁膜の一側に第１金属単原子を含む第１アクティブ層が蒸着され得る。段階Ｓ３２０は前記図１５を参照して説明した工程に対応するため、具体的な説明を省略することにする。段階Ｓ３２０でも図７を参照して説明した加圧ドージング段階が適用され得ることは言うまでもない。
【0198】
これにより、第１金属単原子を含む第１アクティブ層が製造され得る。この時、第１アクティブ層の厚さは例えば、０．７ｎｍ超過４ｎｍ未満、好ましくは１ｎｍ以上、２ｎｍ以下であり得る。
【0199】
（段階Ｓ３３０）
段階Ｓ３３０で、前記第１アクティブ層上にバリア層が蒸着され得る。前記バリア層は後述する第２アクティブ層と蒸着された第１アクティブ層間に設けられ得る。
段階Ｓ３３０で、前記第１アクティブ層上にバリア層が蒸着され得る。前記バリア層は後述する第２アクティブ層と蒸着された第１アクティブ層間に設けられ得る。
【0200】
段階Ｓ３３０で、分子層成長法を通じてバリア層、例えば有機分子層および／または無機分子層が形成され得る。この場合、段階Ｓ３３０は、有機前駆体をドージングする段階およびパージングする段階からなる単位サイクル（ｃｙｃｌｅ）を含むことができる。単位サイクルによって一層の有機分子層が形成され得る。すなわち、単位サイクルが繰り返されることによって蒸着される有機分子層の層数が制御され得る。
【0201】
段階Ｓ３３０において、圧力範囲は０．００１～１Ｔｏｒｒであり得、工程温度範囲は８０～２００度であり得、特に有機前駆体の温度範囲は２５～１００度であり得る。
【0202】
これにより、第１アクティブ層上に望む厚さのバリア層が蒸着され得る。
【0203】
（段階Ｓ３４０および段階Ｓ３５０）
段階Ｓ３４０は段階Ｓ３２０に対応するため、具体的な説明を省略することにする。段階Ｓ３４０後にソースおよびドレイン電極が形成され得る。
段階Ｓ３４０は段階Ｓ３２０に対応するため、具体的な説明を省略することにする。段階Ｓ３４０後にソースおよびドレイン電極が形成され得る。
【0204】
以上の段階Ｓ３１０～段階Ｓ３５０によって本発明の第１実施例に係るマルチレベル導電率を有する素子が製造され得る。
【0205】
図２５は、本発明の第１実施例に係るマルチレベル素子の特性を説明するための図面である。
【0206】
まず、シミュレーションのために、本発明の第１実施例に係るマルチレベル素子を製造した。この時、第１アクティブ層および第２アクティブ層は前述した段階Ｓ３２０（図１５の工程条件）によって製造した。また、第１アクティブ層と第２アクティブ層間に形成されるバリア層は、第１バリア層と第２バリア層からなる。第１バリア層でＺｎＯを形成した。ＺｎＯも加圧ドージングをした。すなわち、ＺｎＯ金属前駆体ソースガスであるＤＥＺを５回のサブ加圧ドージングで提供した。すなわち、第１サブ加圧ドージング時にはＤＥＺをチャンバーの流出口を閉じた状態で提供し、１．０Ｔｏｒｒまでチャンバーの圧力を増加させた。その後、３秒間チャンバーの流入口も閉じて、１．０Ｔｏｒｒの圧力でＤＥＺを浸透させた。その後、３０秒間サブパーシングした。その後、第２サブ加圧ドージング時にはＤＥＺをチャンバーの流出口を閉じた状態で提供し、１．０Ｔｏｒｒまでチャンバー内の圧力を再び増加させた。その後、３秒間チャンバーの流入口も閉じて、１．０Ｔｏｒｒの圧力でＤＥＺを浸透させた。同一の方式で第５サブ加圧ドージング段階、第５サブ浸透段階まで遂行した。この後、１５秒間第１メインパーシング段階を遂行した。引き続き、Ｈ２Ｏを５回のサブ加圧ドージング、サブ露出段階に提供した。この時、圧力および時間などの工程変数はＤＥＺドージングと同一にした。この後、第２メインパーシング段階を遂行して第１バリア層を製造した。
【0207】
第１バリア層上に第２バリア層を形成した。第２バリア層として４ＭＰを蒸着した。このために、有機前駆体として４ＭＰを準備し、パーシングガスとしてアルゴンを準備した。有機前駆体をドージングする段階の圧力は２００ｍＴｏｒｒ、２０秒間にし、パージングする段階は６０秒間持続した。各工程の圧力は１００度にした。これにより、有機バリア層を蒸着した。
【0208】
これにより、本発明の第２実施例に係るマルチレベル素子を製造した。
【0209】
図２５を参照すると、－１．５～４ボルトのゲート電圧がゲート電極に印加される場合、ソースおよびドレイン電極間の電流が増加することを確認することができた。すなわち、－１．５～４ボルトは第１ゲート電圧範囲Ｒ１と理解され得る。これは前述した通り、第２アクティブ層がｔｕｒｎ－ｏｆｆされた状態で、第１アクティブ層がｔｕｒｎ－ｏｎされることにより電流が移動すると解釈される。
【0210】
また、４～７ボルトのゲート電圧がゲート電極に印加される場合、ソースおよびドレイン電極間の電流量に変化がないことを確認することができた。すなわち、４～７ボルトは第２ゲート電圧範囲Ｒ２と理解され得る。これは４～７ボルトのゲート電圧範囲では依然として第２アクティブ層がｔｕｒｎ－ｏｆｆ状態で、第１アクティブ層が飽和されたためであると解釈される。そして、４～７ボルトのゲート電圧範囲では、バリア層と第１アクティブ層によって第２アクティブ層に達するゲートフィールドが遮蔽されて第２アクティブ層がｔｕｒｎ－ｏｎされないものと解釈される。すなわち、アクティブ層の少なくとも１軸方向の量子化されたエネルギーレベルによって電流の飽和現象が発生し、電流の飽和現象によって第２ゲート電圧範囲Ｒ２が生成され得る。
【0211】
また、７ボルト以上のゲート電圧がゲート電極に印加される場合、ソースおよびドレイン電極間の電流が再び増加することを確認することができた。すなわち、７ボルト以上のゲート電圧は、第３ゲート電圧範囲Ｒ３と理解され得る。これは７ボルト以上の電圧ではゲート電圧が第１アクティブ層およびバリア層を通過して第２アクティブ層に達したものと解釈される。
【0212】
図２６は、本発明の第２実施例に係るマルチレベル素子を図示する。
【0213】
図２６を参照すると、本発明の第２実施例に係るマルチレベル素子３００ｂは、基板、ゲート電極１２０、ゲート絶縁膜１２５、第１アクティブ層１４４ａ、バリア層１３４、第２アクティブ層１４４ｂ、ソース電極１６０およびドレイン電極１６２を含んでなり得る。
【0214】
図示された通り、第２実施例に係る素子はゲート電極１２０を基準として第１アクティブ層１４４ａ、バリア層１３４、第２アクティブ層１４４ｂが順次積層された構造を有することができる。
【0215】
前記ソースおよびドレイン電極１６０、１６２は前記第２アクティブ層１４４ｂと電気的に接触することができる。換言すると、前記ソースおよびドレイン電極１６０、１６２は前記第１アクティブ層１４４ａおよび前記バリア層１３４と電気的に非接触することができる。
【0216】
図２６の右側に図示された通り、第１アクティブ層１４４ａはＷＳ２ＴＭＤＣを含み、第２バリア層１３４は４ＭＰを含み、第２アクティブ層１４４ｂはＷＳ２ＴＭＤＣを含むことができる。
【0217】
すなわち、本発明の第２実施例に係るマルチレベル素子は前述した本発明の第３実施例に係る素子を基盤とすることができる。
【0218】
図２７は、本発明の第２実施例に係るマルチレベル素子の製造方法を説明するためのフローチャートである。
【0219】
図２７を参照すると、本発明の第２実施例に係るマルチレベル素子の製造方法は、ゲート電極および前記ゲート電極の一側にゲート絶縁膜を形成する段階（Ｓ４１０）、前記ゲート絶縁膜の一側に第１ＴＭＤＣを含む第１アクティブ層を蒸着する段階（Ｓ４２０）、前記第１アクティブ層の一側にバリア層を蒸着する段階（Ｓ４３０）、前記バリア層の一側に第２ＴＭＤＣを含む第２アクティブ層を蒸着する段階（Ｓ４４０）および前記第２アクティブ層の一側にソースおよびドレイン電極を形成する段階（Ｓ４５０）のうち少なくとも一つの段階を含んでなり得る。
【0220】
段階Ｓ４１０、段階Ｓ４５０は第１実施例に係るマルチレベル素子の製造方法に対応するため、具体的な説明を省略することにする。段階Ｓ４２０および段階Ｓ４４０は図２０を参照して説明したものに対応するため、具体的な説明を省略することにする。段階Ｓ４３０は図２３を参照して説明した段階Ｓ３３０に対応するため、具体的な説明を省略することにする。
【0221】
引き続き、本発明の第２実施例に係るマルチレベル伝導度特性を説明することにする。図２７を参照して説明した条件によって製造されたマルチレベル素子は、図２８に図示された通り、Ｉ－Ｖカーブ上でマルチレベル導電率を有することが確認された。
【0222】
図２８を参照すると、４～－１９ボルトのゲート電圧がゲート電極に印加される場合、ソースおよびドレイン電極間の電流が増加することを確認することができた。すなわち、４～－１９ボルトは第１ゲート電圧範囲Ｒ１と理解され得る。これは前述した通り、第２アクティブ層がｔｕｒｎ－ｏｆｆされた状態で、第１アクティブ層がｔｕｒｎ－ｏｎされることにより電流が移動すると解釈される。
【0223】
また、－１９～－２２ボルトのゲート電圧がゲート電極に印加される場合、ソースおよびドレイン電極間の電流量に変化がないことを確認することができた。すなわち、－１９～－２２ボルトは第２ゲート電圧範囲Ｒ２と理解され得る。これは－１９～－２２ボルトのゲート電圧範囲では依然として第２アクティブ層がｔｕｒｎ－ｏｆｆ状態で、第１アクティブ層が飽和されたためであると解釈される。そして、－１９～－２２ボルトのゲート電圧範囲ではバリア層と第１アクティブ層によって第２アクティブ層に達するゲートフィールドが遮蔽され、第２アクティブ層がｔｕｒｎ－ｏｎされないと解釈される。すなわち、アクティブ層の少なくとも１軸方向の量子化されたエネルギーレベルによって電流の飽和現象が発生し、電流の飽和現象によって第２ゲート電圧範囲Ｒ２が生成され得る。
【0224】
また－２２ボルト以上のゲート電圧がゲート電極に印加される場合、ソースおよびドレイン電極間の電流が再び増加することを確認することができた。すなわち、－２２ボルト以上のゲート電圧は第３ゲート電圧範囲Ｒ３と理解され得る。これは－２２ボルト以上の電圧ではゲート電圧が第１アクティブ層およびバリア層を通過して第２アクティブ層に達したものと解釈される。
【0225】
以上、本発明の第２実施例に係るマルチレベル素子を説明した。
【0226】
以下、前述した本発明の実施例に係る工程の優秀性について説明することにする。まず、加圧ドージング段階の優秀性について説明することにする。
【0227】
図２９は、ソースガスとして、タングステンヘキサフルオライドガスを使って図７を参照して説明した加圧ドージング段階を遂行するものの、金属前駆体ソースガスによるチャンバーの圧力を増加させながら表面カバレッジを測定した結果である。
【0228】
図２９を参照すると、圧力をそれぞれ５ｍＴｏｒｒから１０ｍＴｏｒｒ、２０ｍＴｏｒｒ、５０ｍＴｏｒｒ、１００ｍＴｏｒｒ、２００ｍＴｏｒｒ、３００ｍＴｏｒｒ、１０００ｍＴｏｒｒ、２０００ｍＴｏｒｒ、３０００ｍＴｏｒｒに増加させた場合、表面カバレッジはそれぞれ６１％、６２．５％、６２、６５％、６６．５％、６９．５％、９１．５％、９６．５％、９７．５％、９９％に向上することを確認することができる。
【0229】
すなわち、ソースガスのドージング圧力が０．２ｍＴｏｒｒの低圧である場合、表面カバレッジが約７０％と低く示された。しかし、ソースガスのドージング圧力を０．３Ｔｏｒｒ以上に増加させた場合、表面カバレッジが約９０％であって、顕著に優秀なことが分かった。
【0230】
これにより、ソースガス加圧ドージング段階の最小圧力は０．３Ｔｏｒｒ以上であることが好ましいことを確認することができた。
【0231】
これは前述した通り、チャンバーを密閉させた状態でソースガスを供給してチャンバー内の圧力を高圧に形成する場合、ソースガスの対象体の表面吸着率が顕著に増加することを意味する。したがって、本発明の一実施例に係る加圧ドージングによって優秀な膜質が提供され得る。
【0232】
加圧ドージング段階は本発明の一実施例に係る素子および本発明の一実施例に係るマルチレベル素子に適用され得る。
【0233】
以下、第３実施例に係る素子および第２実施例に係るマルチレベル素子のＷＳ２特性について説明することにする。
【0234】
【0235】
遷移金属であるタングステンＸＰＳピークに比べ（図３０（ａ）、図３１（ａ））、本発明の一実施例によって製造されたＷＳ２はＷによるピークの他に明確にＳによるピークを確認することができた（図３０（ｂ）、図３１（ｂ））。これを通じて、ＷＳ２が蒸着されたことを確認することができる。
【0236】
次いで、図３２に図示された通り、本発明の一実施例によって製造されたＷＳ２に対してｒａｍａｎ ｓｈｉｆｔ分析を遂行してみた。
【0237】
分析結果、ｉｎｔｅｎｓｉｔｙ ｒａｔｉｏ（Ｉ２ＬＡ／ＩＡ１ｇ）が２．４、Ｅ２ｇとＡ１ｇのＦｒｅｑｕｅｎｃｙ ｄｉｆｆｅｒｅｎｃｅ（ｃｍ－１）が６２．５に確認された（図３２（ｂ））。分析結果に基づいて、本発明の一実施例によって製造されたＷＳ２はモノレイヤであることを確認することができる。
【0238】
次いで、図３３に図示された通り、本発明の一実施例によって製造されたＷＳ２に対してＡＦＭ分析を遂行してみた。
【0239】
シリコン基板上に遷移金属であるタングステンを蒸着した場合、０．３７９ｎｍの厚さの偏差が発生した反面（図３３（ａ））、シリコン基板上に本発明の一実施例によって製造されたＷＳ２の場合、０．７３６ｎｍの厚さの偏差が発生した（図３３（ｂ））。０．７３６ｎｍの厚さの偏差により一実施例によって製造されたＷＳ２はモノレイヤであることを確認することができる。
【0240】
これにより、本発明の一実施例によって製造されたマルチレベル素子は高いカバレッジを有するモノレイヤのＴＭＤＣアクティブ層を有することを確認することができた。
【0241】
以上、本発明を好ましい実施例を使って詳細に説明したが、本発明の範囲は特定の実施例に限定されるものではなく、添付された特許請求の範囲によって解釈されるべきである。また、この技術分野で通常の知識を習得した者であれば、本発明の範囲から逸脱することなく多様な修正と変形が可能であることが理解されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【国際調査報告】