(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-01-18
(54)【発明の名称】結晶共振器と制御回路の集積構造及びその集積方法
(51)【国際特許分類】
H01L 25/065 20060101AFI20220111BHJP
H01L 23/02 20060101ALI20220111BHJP
【ＦＩ】
H01L25/08 C
H01L23/02 J
H01L23/02 G
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021526322
(86)(22)【出願日】2019-11-05
(85)【翻訳文提出日】2021-05-13
(86)【国際出願番号】 CN2019115646
(87)【国際公開番号】W WO2020134597
(87)【国際公開日】2020-07-02
(31)【優先権主張番号】201811643176.3
(32)【優先日】2018-12-29
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】519437928
【氏名又は名称】中芯集成電路（寧波）有限公司上海分公司
【氏名又は名称原語表記】ＮＩＮＧＢＯ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＣＯＲＰＯＲＡＴＩＯＮ（ＳＨＡＮＧＨＡＩ ＢＲＡＮＣＨ）
【住所又は居所原語表記】Ｒｏｏｍ ３０９， Ａｒｅａ Ｃ， Ｆ３， Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９５， Ｌａｎｅ ８５， Ｃａｉｌｕｎ Ｒｏａｄ， Ｃｈｉｎａ（Ｓｈａｎｇｈａｉ） Ｐｉｌｏｔ Ｆｒｅｅ Ｔｒａｄｅ Ｚｏｎｅ， Ｓｈａｎｇｈａｉ ２０１２１０ Ｃｈｉｎａ
(74)【代理人】
【識別番号】110002468
【氏名又は名称】特許業務法人後藤特許事務所
(72)【発明者】
【氏名】秦 暁珊
(57)【要約】
本発明は、結晶共振器と制御回路の集積構造及びその集積方法を提供した。制御回路が形成されたデバイスウェハに下キャビティを形成し、圧電共振片を該デバイスウェハに形成させ、さらに、半導体プレーナー技術を使用して、キャッピング層を形成して、圧電共振片を上キャビティ内にキャッピングして結晶共振器を形成し、また、半導体チップを同じデバイスウェハにさらに結合し、結晶共振器のパラメータのオンチップ変調を実現し、結晶共振器の性能を向上することに有利である。さらに、従来の結晶共振器と比較して、本発明の結晶共振器のサイズがより小さくなり、結晶共振器の消費電力を低減し、また、本発明の結晶共振器は、他の半導体部品との集積がより容易であり、デバイスの集積度を向上させるのに有利である。
【選択図】２ｋ
【選択図】２ｋ
【特許請求の範囲】
【請求項1】
結晶共振器と制御回路の集積方法であって、制御回路が形成されたデバイスウェハを提供し、前記デバイスウェハをエッチングし、結晶共振器の下キャビティを形成するステップと、
上電極、圧電ウェハ及び下電極を含む圧電共振片を、前記デバイスウェハの正面に形成し、前記圧電共振片を前記下キャビティの上方に配置することにより第１接続構造を形成し、前記第１接続構造によって、前記圧電共振片の前記上電極及び前記下電極を前記制御回路に電気的に接続するステップと、
前記圧電共振片を被覆し、前記圧電共振片及び前記デバイスウェハと共に前記結晶共振器の上キャビティを囲んでなるキャッピング層を、前記デバイスウェハの正面に形成するステップと、
前記デバイスウェハの正面に半導体チップを結合することにより第２接続構造を形成するステップであって、前記半導体チップが前記第２接続構造を介して前記制御回路に電気的に接続されるステップとを含む、ことを特徴とする結晶共振器と制御回路の集積方法。
【請求項2】
前記デバイスウェハは、ベースウェハと、前記ベースウェハ上に形成される誘電体層とを含み、前記下キャビティが前記誘電体層に形成されている、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
【請求項3】
前記ベースウェハは、シリコンオンインシュレータベースであり、背面から正面への方向に沿って順に積層して設けられるベース層と、埋込酸化層と、トップシリコン層とを含み、前記下キャビティが前記誘電体層から前記埋込酸化層までさらに延在している、ことを特徴とする請求項２に記載の結晶共振器と制御回路の集積方法。
【請求項4】
前記圧電共振片を形成するステップは、前記デバイスウェハの表面の設定位置に前記下電極を形成するステップと、
前記圧電ウェハを前記下電極に結合するステップと、
前記圧電ウェハ上に前記上電極を形成するステップとを含むか、又は、
前記圧電共振片の前記上電極及び前記下電極を前記圧電ウェハ上に形成し、これらの三者を一体として前記デバイスウェハに結合するステップを含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
【請求項5】
前記下電極を形成するステップは、蒸着プロセス又は薄膜堆積プロセスを含み、前記上電極を形成するステップは、蒸着プロセス又は薄膜堆積プロセスを含む、ことを特徴とする請求項４に記載の結晶共振器と制御回路の集積方法。
【請求項6】
前記制御回路は、第１相互接続構造と第２相互接続構造とを含み、前記第１接続構造は、第１接続部材と第２接続部材とを含み、前記第１接続部材が前記第１相互接続構造及び前記圧電共振片の前記下電極に接続され、前記第２接続部材が前記第２相互接続構造及び前記圧電共振片の前記上電極に接続される、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
【請求項7】
前記下電極は、前記デバイスウェハの表面に配置され、前記圧電ウェハの下方から延在することにより、前記第１相互接続構造に電気的に接続され、前記圧電ウェハから延在する前記下電極の部分が、前記第１接続部材を構成する、ことを特徴とする請求項６に記載の結晶共振器と制御回路の集積方法。
【請求項8】
前記下電極を形成する前に、前記第１接続部材を前記デバイスウェハに形成し、前記第１接続部材を前記第１相互接続構造に電気的に接続させ、前記下電極を前記デバイスウェハ上に形成した後に、前記第１接続部材を前記下電極に電気的に接続させる、ことを特徴とする請求項６に記載の結晶共振器と制御回路の集積方法。
【請求項9】
前記第１接続部材は再配線層を含み、前記再配線層が前記第１相互接続構造に接続され、前記下電極を前記デバイスウェハに形成した後に、前記相互接続線が前記下電極に電気的に接続される、ことを特徴とする請求項８に記載の結晶共振器と制御回路の集積方法。
【請求項10】
前記第２接続部材を形成するステップは、樹脂封止層を前記デバイスウェハに形成するステップと、
前記樹脂封止層に貫通穴を形成し、前記貫通穴に導電性材料を充填することにより、底部が前記第２相互接続構造に電気的に接続され、上部が前記樹脂封止層に露出される導電性プラグを形成するステップと、
前記上電極を形成した後に、前記上電極が前記圧電ウェハから前記導電性プラグの上部まで延在することにより、前記上電極が前記導電性プラグに電気的に接続されるようにするステップと、又は、前記上電極を形成した後に、一端が前記上電極を被覆し、他端が前記導電性プラグを被覆する相互接続線を前記樹脂封止層上に形成するステップと、
前記樹脂封止層を除去するステップとをさらに含む、ことを特徴とする請求項６に記載の結晶共振器と制御回路の集積方法。
【請求項11】
前記上キャビティを囲むように前記キャッピング層を形成するステップは、前記圧電共振片が被覆されるように犠牲層を前記デバイスウェハの表面上に形成するステップと、
前記犠牲層が被覆されるように前記犠牲層の表面及び側壁を被覆するキャッピング材料層を前記デバイスウェハの表面上に形成するステップと、
少なくとも１つの開口を前記キャッピング材料層に形成することにより前記キャッピング層を構成し、前記開口において前記犠牲層が露出し、前記犠牲層を前記開口によって除去して、前記上キャビティを形成するステップとを含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
【請求項12】
前記上キャビティを形成した後に、前記キャッピング層の前記開口を封止して前記上キャビティを封止し、前記圧電共振片を前記上キャビティ内にキャッピングするステップをさらに含む、ことを特徴とする請求項１１に記載の結晶共振器と制御回路の集積方法。
【請求項13】
前記第２接続構造を形成するステップは、底部が前記制御回路に電気的に接続されるとともに頂部が前記半導体チップに電気的に接続される接触パッドを前記デバイスウェハの表面に形成するステップを含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
【請求項14】
前記半導体チップを結合した後に、前記半導体チップ及び前記上キャビティの外側に位置する前記キャッピング層の外面を被覆する樹脂封止層を、前記デバイスウェハに形成するステップをさらに含む、ことを特徴とする請求項１に記載の結晶共振器と制御回路の集積方法。
【請求項15】
結晶共振器と制御回路の集積構造であって、デバイスウェハであって、制御回路及び下キャビティが形成され、前記下キャビティが前記デバイスウェハの表面において露出するデバイスウェハと、
上電極、圧電ウェハ及び下電極を含み、前記下キャビティの上方に対応するように前記デバイスウェハの正面に形成される圧電共振片と、
前記圧電共振片の前記上電極及び前記下電極が前記制御回路に電気的に接続するための第１接続構造と、
前記圧電共振片を被覆するように前記デバイスウェハの正面に形成され、前記圧電共振片及び前記デバイスウェハと共に上キャビティを囲んでなるキャッピング層と、
前記デバイスウェハの正面に結合される半導体チップと、
前記半導体チップが前記制御回路に電気的に接続されるための第２接続構造とを含む、ことを特徴とする結晶共振器と制御回路の集積構造。
【請求項16】
前記デバイスウェハは、ベースウェハと、前記ベースウェハ上に形成される誘電体層とを含み、前記下キャビティが前記誘電体層に形成されている、ことを特徴とする請求項１５に記載の結晶共振器と制御回路の集積構造。
【請求項17】
前記ベースウェハは、シリコンオンインシュレータベースであり、背面から正面への方向に沿って順に積層して設けられるベース層と、埋込酸化層と、トップシリコン層とを含み、前記下キャビティが前記誘電体層から前記埋込酸化層までさらに延在している、ことを特徴とする請求項１６に記載の結晶共振器と制御回路の集積方法。
【請求項18】
前記制御回路は、第１相互接続構造と第２相互接続構造とを含み、前記第１接続構造は、第１接続部材と第２接続部材とを含み、ここで、前記第１接続部材は、前記第１相互接続構造と前記圧電共振片の前記下電極とを接続し、前記第２接続部材は、前記第２相互接続構造と前記圧電共振片の前記上電極とを接続する、ことを特徴とする請求項１５に記載の結晶共振器と制御回路の集積構造。
【請求項19】
前記下電極は前記デバイスウェハの表面に形成され、前記圧電ウェハから延在して前記第１相互接続構造に電気的に接続され、前記圧電ウェハから延在した前記下電極の部分が前記第１接続部材を構成する、ことを特徴とする請求項１８に記載の結晶共振器と制御回路の集積構造。
【請求項20】
前記第２接続部材は、一端が前記上電極に電気的に接続され、他端が前記第２相互接続構造に電気的に接続されている導電性プラグを含む、ことを特徴とする請求項１８に記載の結晶共振器と制御回路の集積構造。
【請求項21】
前記第２接続部材は、底部が前記第２相互接続構造に電気的に接続されるように前記デバイスウェハの表面に形成される導電性プラグと、
一端が前記上電極を被覆し、他端が前記導電性プラグの頂部を被覆し、前記導電性プラグに接続される相互接続線とを含む、ことを特徴とする請求項１８に記載の結晶共振器と制御回路の集積構造。
【請求項22】
前記第２接続構造は、前記デバイスウェハの表面に形成された接触パッドを含み、前記接触パッドは、底部が前記制御回路に電気的に接続され、頂部が前記半導体チップに電気的に接続される、ことを特徴とする請求項１５に記載の結晶共振器と制御回路の集積構造。
【請求項23】
前記上キャビティに対応する前記キャッピング層の部分には少なくとも１つの開口が形成されており、前記開口には封止プラグが充填されて、前記上キャビティを封止する、請求項１５に記載の結晶共振器と制御回路の集積構造。
【請求項24】
前記半導体チップ及び前記上キャビティの外側に位置する前記キャッピング層の外面を被覆するように前記デバイスウェハに形成される樹脂封止層をさらに含む、ことを特徴とする請求項１５に記載の結晶共振器と制御回路の集積構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体技術分野に関し、特に結晶共振器と制御回路の集積構造及びその集積方法に関する。
【背景技術】
【0002】
結晶共振器は、圧電結晶の逆圧電効果を利用して製造された共振デバイスであり、水晶発振器及びフィルタの重要な素子であり、高周波電子信号に幅広く適用され、正確なタイミング、周波数標準及びフィルタリングなどの測定及び信号処理システムに不可欠な周波数制御機能を実現する。
【0003】
半導体技術の絶えない発展、及び集積回路の普及に伴い、様々な素子のサイズが小型化する傾向がある。しかし、従来の結晶共振器は他の半導体素子と集積することが困難であるだけでなく、結晶共振器のサイズも大きい。
【0004】
たとえば、従来の一般的な結晶共振器は、表面実装型の結晶共振器を含み、具体的には、ベースと上部カバーを金属溶接（又は、接着剤）により接着することにより、密閉キャビティを形成し、結晶共振器の圧電共振片が前記密閉チャンバに位置し、圧電共振片の電極をパッド又はリード線を介して対応する回路に電気的に接続するようにする。以上に記載の結晶共振器によれば、そのデバイスサイズをさらに低減させにくく、形成される結晶共振器をさらに溶接又は接着により対応する集積回路に電気的に接続する必要があり、それにより、前記結晶共振器のサイズをさらに制限する。
【発明の概要】
【0005】
本発明は、従来の結晶共振器のサイズが大きく、集積されないという問題を解決するために、結晶共振器と制御回路の集積方法を提供することを目的とする。
【0006】
上記技術課題を解決するために、本発明によれば、
制御回路が形成されたデバイスウェハを提供し、前記デバイスウェハをエッチングし、結晶共振器の下キャビティを形成するステップと、
上電極、圧電ウェハ及び下電極を含む圧電共振片を、前記デバイスウェハの正面に形成し、前記圧電共振片を前記下キャビティの上方に配置することにより第１接続構造を形成し、前記第１接続構造によって、前記圧電共振片の前記上電極及び前記下電極を前記制御回路に電気的に接続するステップと、
前記圧電共振片を被覆し、前記圧電共振片及び前記デバイスウェハと共に前記結晶共振器の上キャビティを囲んでなるキャッピング層を、前記デバイスウェハの正面に形成するステップと、
前記デバイスウェハの正面に半導体チップを結合することにより第２接続構造を形成するステップであって、前記半導体チップが前記第２接続構造を介して前記制御回路に電気的に接続されるステップとを含む結晶共振器と制御回路の集積方法が提供される。
制御回路が形成されたデバイスウェハを提供し、前記デバイスウェハをエッチングし、結晶共振器の下キャビティを形成するステップと、
上電極、圧電ウェハ及び下電極を含む圧電共振片を、前記デバイスウェハの正面に形成し、前記圧電共振片を前記下キャビティの上方に配置することにより第１接続構造を形成し、前記第１接続構造によって、前記圧電共振片の前記上電極及び前記下電極を前記制御回路に電気的に接続するステップと、
前記圧電共振片を被覆し、前記圧電共振片及び前記デバイスウェハと共に前記結晶共振器の上キャビティを囲んでなるキャッピング層を、前記デバイスウェハの正面に形成するステップと、
前記デバイスウェハの正面に半導体チップを結合することにより第２接続構造を形成するステップであって、前記半導体チップが前記第２接続構造を介して前記制御回路に電気的に接続されるステップとを含む結晶共振器と制御回路の集積方法が提供される。
【0007】
本発明は、結晶共振器と制御回路の集積構造を提供することを他の目的とし、結晶共振器と制御回路の集積構造であって、
デバイスウェハであって、制御回路及び下キャビティが形成され、前記下キャビティが前記デバイスウェハの表面において露出するデバイスウェハと、
上電極、圧電ウェハ及び下電極を含み、前記下キャビティの上方に対応するように前記デバイスウェハの正面に形成される圧電共振片と、
前記圧電共振片の前記上電極及び前記下電極が前記制御回路に電気的に接続するための第１接続構造と、
前記圧電共振片を被覆するように前記デバイスウェハの正面に形成され、前記圧電共振片及び前記デバイスウェハと共に上キャビティを囲んでなるキャッピング層と、
前記デバイスウェハの正面に結合される半導体チップと、
前記半導体チップが前記制御回路に電気的に接続されるための第２接続構造とを含む。
デバイスウェハであって、制御回路及び下キャビティが形成され、前記下キャビティが前記デバイスウェハの表面において露出するデバイスウェハと、
上電極、圧電ウェハ及び下電極を含み、前記下キャビティの上方に対応するように前記デバイスウェハの正面に形成される圧電共振片と、
前記圧電共振片の前記上電極及び前記下電極が前記制御回路に電気的に接続するための第１接続構造と、
前記圧電共振片を被覆するように前記デバイスウェハの正面に形成され、前記圧電共振片及び前記デバイスウェハと共に上キャビティを囲んでなるキャッピング層と、
前記デバイスウェハの正面に結合される半導体チップと、
前記半導体チップが前記制御回路に電気的に接続されるための第２接続構造とを含む。
【0008】
本発明により提供される結晶共振器と制御回路との集積方法では、半導体プレーナー技術によって形成される、制御回路を備えたデバイスウェハに下キャビティが形成され、圧電共振片を該デバイスウェハに形成させ、さらに、半導体プレーナー技術を使用して、キャッピング層を形成して、圧電共振片を上キャビティ内にキャッピングして結晶共振器を形成し、その結果、制御回路と結晶共振器を同じデバイスウェハ上に集積することができる。同時に、半導体チップを該デバイスウェハにさらに集積できるため、結晶共振器の集積度を大幅に向上させ、結晶共振器のパラメータ（たとえば、結晶共振器の温度ドリフトや周波数補正などの元の偏差）のオンチップ変調を実現し、結晶共振器の性能を向上することに有利である。
【0009】
それで分かるように、本発明により提供される結晶共振器と制御回路の集積構造は、結晶共振器を他の半導体部品と集積でき、デバイスの集積度を大幅に向上することを実現するだけでなく、従来の結晶共振器（例えば、表面実装型結晶共振器）と比較して、本発明により提供される結晶共振器のサイズがより小さくなり、結晶共振器の小型化を実現しやすく、製造コスト及び結晶共振器の消費電力を低減することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施例での結晶共振器と制御回路の集積方法の概略フローチャートである。
【図2a】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2b】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2c】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2d】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2e】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2f】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2g】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2h】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2i】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2j】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【図2k】本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。
【発明を実施するための形態】
【0011】
本発明の核心思想は、結晶共振器と制御回路の集積構造及びその集積方法を提供することであり、半導体プレーナー技術により結晶共振器及び半導体チップを、制御回路が形成されたデバイスウェハに集積する。一方、形成される結晶共振器のデバイスサイズをさらに減少させることができ、他方、さらに前記結晶共振器を他の半導体素子に集積することができ、デバイスの集積度を向上させることができる。
【0012】
以下、図面及び具体的な実施例を参照して、本発明により提案される結晶共振器と制御回路の集積構造及びその集積方法をさらに詳細に説明する。以下の説明にて、本発明の利点及び特徴はより明瞭になる。説明すべきものとして、図面はいずれも非常に簡略化された形式を採用しかついずれも非正確な比例を使用し、本発明の実施例の目的を容易で、明瞭かつ補助的に説明するためのものに過ぎない。
【0013】
図１は、本発明の一実施例での結晶共振器と制御回路の集積方法の概略フローチャートであり、図２ａ～図２ｋは本発明の一実施例での結晶共振器と制御回路の集積方法の製造過程での構造概略図である。以下、図面を参照しながら、本実施例で結晶共振器を形成する各ステップについて詳細に説明する。
【0014】
ステップＳ１００では、具体的には、図２ａに示すように、その中に制御回路１１０が形成されたデバイスウェハ１００を提供する。
【0015】
本実施例では、前記制御回路１１０は、複数の相互接続構造を含み、相互接続構造の少なくとも一部が、前記デバイスウェハの表面まで延在する。具体的には、前記制御回路１１０の複数の相互接続構造がそれぞれ、後で形成される半導体チップと圧電共振片に電気的に接続するために使用される。
【0016】
同じデバイスウェハ１００に複数の結晶共振器を同時に製造してもよいため、前記デバイスウェハ１００には、それぞれ前記制御回路１１０が形成される複数のデバイス領域ＡＡが対応して定義される。
【0017】
さらに、前記制御回路１１０は、第１回路１１１と第２回路１１２とを含み、本実施例では、前記第１回路１１１及び第２回路１１２はそれぞれ、この後に形成される圧電共振片の下電極及び上電極に電気的に接続される。
【0018】
続いて図２ａを参照し、前記第１回路１１１は、第１トランジスタと、第１相互接続構造１１１ａと、第３相互接続構造１１１ｂとを含み、前記第１トランジスタが前記デバイスウェハ１００に埋め込まれ、前記第１相互接続構造１１１ａ及び第３相互接続構造１１１ｂがいずれも前記第１トランジスタに接続されるとともに、前記デバイスウェハ１００の表面まで延在している。前記第１相互接続構造１１１ａは、たとえば前記第１トランジスタのドレインに接続され、前記第２相互接続構造１１１ｂは、たとえば前記第１トランジスタのソースに接続される。
【0019】
同様に、前記第２回路１１２は、第２トランジスタと、第２相互接続構造１１２ａと、第４相互接続構造１１２ｂとを含み、前記第２トランジスタが前記デバイスウェハ１００に埋め込まれ、前記第２相互接続構造１１２ａ及び第４相互接続構造１１２ｂがいずれも前記第２トランジスタに接続されるとともに、前記デバイスウェハ１００の表面まで延在している。前記第２相互接続構造１１２ａは、たとえば前記第２トランジスタのドレインに接続され、前記第４相互接続構造１１２ｂは、たとえば前記第２トランジスタのソースに接続される。
【0020】
前記制御回路１１０の形成方法は、
まず、ベースウェハ１００Ａを提供し、第１トランジスタ１１１Ｔ及び第２トランジスタ１１２Ｔを前記ベースウェハ１００Ａ上に形成するステップと、
次に、誘電体層１００Ｂを前記ベースウェハ１００Ａ上に形成するステップにおいて、前記誘電体層１００Ｂは、前記第１トランジスタ１１１Ｔ及び前記第２トランジスタ１１２Ｔを覆い、前記誘電体層１００Ｂに、第３相互接続構造１１１ｂ、第１相互接続構造１１１ａ、第４相互接続構造１１２ａ、及び第２相互接続構造１１２ｂを形成して、前記デバイスウェハ１００を構成するステップとを含む。
まず、ベースウェハ１００Ａを提供し、第１トランジスタ１１１Ｔ及び第２トランジスタ１１２Ｔを前記ベースウェハ１００Ａ上に形成するステップと、
次に、誘電体層１００Ｂを前記ベースウェハ１００Ａ上に形成するステップにおいて、前記誘電体層１００Ｂは、前記第１トランジスタ１１１Ｔ及び前記第２トランジスタ１１２Ｔを覆い、前記誘電体層１００Ｂに、第３相互接続構造１１１ｂ、第１相互接続構造１１１ａ、第４相互接続構造１１２ａ、及び第２相互接続構造１１２ｂを形成して、前記デバイスウェハ１００を構成するステップとを含む。
【0021】
すなわち、前記デバイスウェハ１００は、ベースウェハ１００Ａと、前記ベースウェハ１００Ａ上に形成された誘電体層１００Ｂとを含む。前記第１トランジスタ及び前記第２トランジスタがいずれも前記ベースウェハ１００Ａ上に形成され、前記誘電体層１００Ｂが前記第１トランジスタ及び第２トランジスタに被覆され、前記第３相互接続構造１１１ｂ、前記第１相互接続構造１１１ａ、前記第４相互接続構造１１２ａ及び前記第２相互接続構造１１２ｂがいずれも前記誘電体層１００Ｂに形成されるとともに、前記誘電体層１００Ｂの表面まで延在している。
【0022】
また、前記ベースウェハ１００Ａは、シリコンウェハであってもよく、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ、ＳＯＩ）であってもよい。前記ベースウェハ１００Ａがシリコンオンインシュレータである場合、前記ベースウェハは、背面１００Ｄから正面１００Ｕへ順に積層して設けられるベース層１０１と、埋込酸化層１０２と、トップシリコン層１０３とを含む。
【0023】
ステップＳ２００では、具体的には、図２ｂを参照して、前記デバイスウェハ１００をエッチングして、結晶共振器の下キャビティ１２０を形成し、前記下キャビティ１２０が前記デバイスウェハの正面から露出する。ここで、前記下キャビティ１２０は、後で形成される圧電共振片のための振動空間を提供するために使用される。
【0024】
本実施例では、前記下キャビティ１２０が前記デバイスウェハの前記誘電体層１００Ｂに形成され、各前記デバイス領域ＡＡにも前記下キャビティ１２０がそれぞれ形成されている。すなわち、前記下キャビティ１２０の形成方法は、前記誘電体層１００Ｂを前記ベースウェハ１００Ａまでエッチングして、前記誘電体層１００Ｂに前記下キャビティ１２０を形成するステップを含む。前記下キャビティ１２０の深さは、実際の要件に従って調整することができ、ここでは限定されない。たとえば、前記下キャビティ１２０を前記誘電体層１００Ｂ内にのみ形成するか、又は、前記下キャビティ１２０を前記誘電体層１００Ｂから前記ベースウェハ１００Ａまでさらに延在させてもよい。
【0025】
上記のように、前記ベースウェハ１００Ａはさらにシリコンオンインシュレータであってもよい。前記ベースウェハ１００Ａがシリコンオンインシュレータである場合、前記下キャビティを形成するとき、トップシリコン層及び埋込酸化層をさらにエッチングすることができ、それにより、前記下キャビティが誘電体層から前記埋込酸化層までさらに延在する。
【0026】
なお、添付の図面は、下キャビティ１２０、第１回路及び第２回路の間の位置関係を概略的に示すものに過ぎない。なお、具体的な技術手段では、実際な回路のレイアウトに基づいて、第１回路及び第２回路の配列形態を対応調整してもよいことを意識すべきである。ここでは、限定されない。
【0027】
ステップＳ３００では、具体的には、図２ｃ～２ｅに示すように、上電極２３０、圧電ウェハ２２０及び下電極２１０を含み、かつ前記下キャビティ１２０の上方に位置する圧電共振片２００を、前記デバイスウェハ１００の正面に形成し、さらに第１接続構造を形成し、前記第１接続構造を介して、前記圧電共振片２００の上電極２３０及び下電極２１０を、前記制御回路に電気的に接続させる。
【0028】
本実施例では、下電極２１０が、第１回路１１１に電気的に接続され（具体的には、下電極２１０が、第１相互接続構造１１１ａに電気的に接続され）、上電極２３０が、第２回路１１２に電気的に接続されている（具体的には、上電極２３０が、第２相互接続構造１１２ａに電気的に接続されている）ことが理解されたい。それにより、前記制御回路１１０を用いて、前記圧電共振片２００の下電極２１０及び上電極２３０に電気信号を印加可能で、下電極２１０と前記上電極２３０との間に電界を発生可能になり、それにより、前記圧電共振片２００の圧電ウェハ２２０が前記電界の作用により機械的に変形する。圧電共振片２００内の電界の方向が反対の場合、圧電ウェハ２２０の変形方向もそれに応じて変化する。したがって、前記制御回路１２０を用いて圧電共振片２００に交流電流を印加すると、圧電共振片２００の変形方向は、電界の正負に従って交互に収縮又は膨張し、機械的振動を発生させる。
【0029】
具体的には、前記圧電共振片２００の形成方法は、たとえば、以下のステップを含む。
【0030】
ステップ１、具体的には、図２ｃを参照すると、下電極２１０を、前記デバイスウェハ１００の表面の設定位置に形成する。本実施例では、前記下電極２１０は、前記下キャビティ１２０の外周に設けられて、前記制御回路の第１相互接続構造１１１ａに接続されている。このようにして、前記下電極２１０は、前記第１相互接続構造１１１ａを介して前記第１トランジスタに電気的に接続され、その結果、第１トランジスタを使用して、前記下電極２１０への電気信号の印加を制御することができる。
【0031】
なお、本実施例では、下電極２１０は前記第１相互接続構造１１１ａを覆い、さらに下電極２１０は前記第３相互接続構造を覆っていなく、下電極２１０は前記第４相互接続構造及び第２相互接続構造を覆っていない。
【0032】
ここで、前記下電極２１０の材料は、例えば、銀である。薄膜堆積プロセス、フォトリソグラフィープロセス、及びエッチングプロセスを順次使用して、前記下電極２１０を形成することができ、又は、蒸着プロセスを使用して前記下電極２１０を形成することができる。
【0033】
ステップ２では、引き続き図２ｃを参照すると、圧電ウェハ２２０を前記下電極２１０に結合し、前記圧電ウェハ２２０が前記下キャビティ１２０の上方に位置し、前記圧電ウェハ２２０のエッジが、前記下電極２１０にラッピングされ、それにより、前記圧電ウェハ２２０の一部が前記下キャビティ１２０に対応する。ここで、前記圧電ウェハ２２０は、例えば、石英ウェハであってもよい。
【0034】
ステップ３では、図２ｃを参照し続けると、上電極２３０を前記圧電ウェハ２２０上に形成する。下電極２１０と同様に、前記上電極２３０もまた、薄膜堆積プロセス又は蒸着プロセスによって形成することができ、その材料は、例えば、銀である。後のプロセスでは、前記上電極２３０を、前記制御回路に電気的に接続させる。
【0035】
なお、本実施例では、前記下電極２１０、圧電ウェハ２２０、及び上電極２３０を、半導体プロセスを介して前記デバイスウェハ１００上に順次形成させる。しかしながら、他の実施例では、上電極及び下電極を、それぞれ圧電ウェハの両側に形成して、そしてそれらの３つを、全体として前記デバイスウェハに結合してもよい。
【0036】
上記のように、形成された圧電共振片２００において、その上電極２３０及び下電極２１０が、第１接続構造を介してそれぞれ前記第２相互接続構造１１２ａ及び第１相互接続構造１１１ａに電気的に接続される。
【0037】
具体的には、前記第１接続構造は、第１接続部材及び第２接続部材を含み、前記第１接続部材が前記第１相互接続構造１１１ａ及び前記圧電共振片の下電極２１０に接続され、前記第２接続部材が前記第２相互接続構造１１２ａ及び前記圧電共振片の上電極２３０に接続される。
【0038】
本実施例では、前記下電極２１０が前記デバイスウェハ１００の表面でかつ前記圧電ウェハ２２０の下方に設けられ、前記圧電ウェハ２２０の下方からさらに延在し、それにより、前記下電極２１０が前記第１相互接続構造１１１ａを覆う。前記圧電ウェハから延在した前記下電極２１０の部分が前記第１接続部材を構成したと考えられる。
【0039】
当然ながら、他の実施例では、前記下電極を形成する前に、前記第１接続部材を前記デバイスウェハ１００に形成し、前記第１接続部材を、前記第１相互接続構造に電気的に接続させることができる。前記下電極を形成した後、前記第１接続部材を、前記下電極２１０に電気的に接続させることができる。このとき、前記第１接続部材はたとえば、前記第１相互接続構造に接続された再配線層を含み、前記下電極を前記デバイスウェハに形成した後、前記再配線層が前記下電極２１０に電気的に接続される。
【0040】
さらに、上電極２３０を形成した後、前記第２接続部材を形成し、上電極２３０と前記第２相互接続構造１１２ａとの電気的接続を実現する。前記第２接続部材は、相互接続線及び導電性プラグにより構成されてもよく、前記導電性プラグの底部が前記第２相互接続構造に接続され、前記導電性プラグの上部が前記相互接続線の一端に接続され、前記相互接続線の他端が上電極２３０を少なくとも部分的に覆って、前記上電極２３０に接続される。具体的には、前記第２接続部材の形成方法は、
まず、図２ｄを具体的に参照すると、樹脂封止層３００を前記デバイスウェハ１００に形成するステップにおいて、本実施例では、前記樹脂封止層３００が前記圧電ウェハ２２０を覆って、前記上電極２３０を露出させ、ここで、前記樹脂封止層３００の材料は、例えば、ポリイミドを含む、ステップと、
次に、引き続き図２ｄを参照すると、貫通穴３００ａを前記樹脂封止層３００に形成するステップにおいて、本実施例では、前記貫通穴３００ａが、前記樹脂封止層３００を前記デバイスウェハまで貫通して、前記第２相互接続構造１１２ａを露出させるステップと、
そして、図２ｅを具体的に参照すると、導電性材料を前記貫通穴３００ａに充填して導電性プラグ３１０を形成し、前記導電性プラグ３１０の底部を第２相互接続構造１１２ａに電気的に接続させ、前記導電性プラグ３１０の上部を前記樹脂封止層３００に露出させるステップと、
その後、図２ｅに示されるように、相互接続線３２０を、前記樹脂封止層３００に形成するステップにおいて、前記相互接続線３２０の一端が前記上電極２３０を覆い、前記相互接続線３２０の他端が前記導電性プラグ３１０の上部を覆い、前記樹脂封止層３００を除去し、それにより、前記上電極２３０は、前記相互接続線３２０及び前記導電性プラグ３１０を介して、前記第２回路１１２の第２相互接続構造１１２ａに接続される、ステップとを含む。
まず、図２ｄを具体的に参照すると、樹脂封止層３００を前記デバイスウェハ１００に形成するステップにおいて、本実施例では、前記樹脂封止層３００が前記圧電ウェハ２２０を覆って、前記上電極２３０を露出させ、ここで、前記樹脂封止層３００の材料は、例えば、ポリイミドを含む、ステップと、
次に、引き続き図２ｄを参照すると、貫通穴３００ａを前記樹脂封止層３００に形成するステップにおいて、本実施例では、前記貫通穴３００ａが、前記樹脂封止層３００を前記デバイスウェハまで貫通して、前記第２相互接続構造１１２ａを露出させるステップと、
そして、図２ｅを具体的に参照すると、導電性材料を前記貫通穴３００ａに充填して導電性プラグ３１０を形成し、前記導電性プラグ３１０の底部を第２相互接続構造１１２ａに電気的に接続させ、前記導電性プラグ３１０の上部を前記樹脂封止層３００に露出させるステップと、
その後、図２ｅに示されるように、相互接続線３２０を、前記樹脂封止層３００に形成するステップにおいて、前記相互接続線３２０の一端が前記上電極２３０を覆い、前記相互接続線３２０の他端が前記導電性プラグ３１０の上部を覆い、前記樹脂封止層３００を除去し、それにより、前記上電極２３０は、前記相互接続線３２０及び前記導電性プラグ３１０を介して、前記第２回路１１２の第２相互接続構造１１２ａに接続される、ステップとを含む。
【0041】
当然ながら、代替の解決策では、前記上電極が前記圧電ウェハに形成され、前記圧電ウェハからさらに延在して上電極延長部を構成し、この場合、導電性プラグを前記上電極延長部の下方に配置し、第２接続部材の導電性プラグの底部を、前記第２相互接続構造に接続させ、前記第２接続部材の導電性プラグの上部を、前記上電極延長部に接続させて前記上電極延長部を支持することができる。
【0042】
代替の解決策では、前記上電極を形成する前に、前記第２接続部材の前記導電性プラグを形成することができる。具体的には、前記上電極及び前記第２接続部材の導電性プラグの形成方法は、
まず、樹脂封止層を前記デバイスウェハ１００上に形成するステップにおいて、本実施例では、前記樹脂封止層が前記デバイスウェハ１００を覆って前記圧電ウェハ２２０を露出させる、ステップと、
次に、貫通穴を前記樹脂封止層に形成し、導電性材料を前記貫通穴に充填して導電性プラグを形成し、前記導電性プラグを前記第２相互接続構造１１２ａに電気的に接続させるステップと、
そして、上電極を前記圧電ウェハ２２０上に形成するステップにおいて、前記上電極が前記圧電ウェハ２２０を少なくとも部分的に覆い、前記圧電ウェハ２２０から前記樹脂封止層まで延在して、前記導電性プラグを覆い、それにより、前記上電極が前記導電性プラグ３１０を介して前記第２相互接続構造１１２ａに電気的に接続されるステップとを含む。
まず、樹脂封止層を前記デバイスウェハ１００上に形成するステップにおいて、本実施例では、前記樹脂封止層が前記デバイスウェハ１００を覆って前記圧電ウェハ２２０を露出させる、ステップと、
次に、貫通穴を前記樹脂封止層に形成し、導電性材料を前記貫通穴に充填して導電性プラグを形成し、前記導電性プラグを前記第２相互接続構造１１２ａに電気的に接続させるステップと、
そして、上電極を前記圧電ウェハ２２０上に形成するステップにおいて、前記上電極が前記圧電ウェハ２２０を少なくとも部分的に覆い、前記圧電ウェハ２２０から前記樹脂封止層まで延在して、前記導電性プラグを覆い、それにより、前記上電極が前記導電性プラグ３１０を介して前記第２相互接続構造１１２ａに電気的に接続されるステップとを含む。
【0043】
ステップＳ４００では、具体的に図２ｆ～図２ｇを参照すると、前記圧電共振片２００を覆い、前記圧電共振片２００及び前記デバイスウェハ１００と、前記結晶共振器の上キャビティ４００に囲んでなるキャッピング層４２０を、前記デバイスウェハ１００の正面に形成する。
【0044】
すなわち、前記圧電共振片２００が前記下キャビティ１２０及び前記上キャビティ４００内に振動できるように、前記圧電共振片２００が前記上キャビティ４００に封入されている。
【0045】
具体的には、前記上キャビティ４００を囲むように、前記キャッピング層４２０を形成する方法は、例えば、以下のステップを含む。
【0046】
第１ステップでは、具体的に図２ｆを参照して、犠牲層４１０を前記デバイスウェハ１００の表面上に形成し、前記犠牲層４１０が前記圧電共振片２００を覆っている。
【0047】
第２ステップでは、引き続き図２ｆを参照して、キャッピング材料層を前記デバイスウェハ１００の表面上に形成し、前記キャッピング材料層が、前記犠牲層４１０を覆うために、前記犠牲層４１０の表面及び側壁を覆っている。本実施例では、前記キャッピング材料層が、前記デバイスの表面を覆うようにさらに延在している。
【0048】
犠牲層４１０が占める空間は、後で形成される上キャビティに対応する。したがって、前記犠牲層の高さを調整することにより、最終的に形成される上キャビティの高さをそれに応じて調整することができる。前記上キャビティの高さは実際の要件に応じて調整できることを認識しておく必要があり、ここでは、制限されない。
【0049】
第３ステップでは、具体的に図２ｇを参照して、少なくとも１つの開口４２０ａを前記キャッピング材料層内に形成して、前記キャッピング層４２０を形成し、前記開口４２０ａから前記犠牲層４１０が露出する。
【0050】
第４ステップでは、図２ｇを参照し続けると、前記犠牲層４１０を、前記開口４２０ａから除去して、前記上キャビティ４００を形成する。
【0051】
本実施例では、前記キャッピング層４２０がさらに延在して前記デバイスウェハ１００の表面を覆い、前記制御回路の前記第３相互接続構造１１１ｂ及び第４相互接続構造１１２ｂを覆う。なお、後のプロセスでは、前記制御回路の第３相互接続構造１１１ｂ及び第４相互接続構造１１２ｂは、半導体チップにさらに接続するために使用される。
【0052】
選択可能な解決策では、具体的に図２ｈを参照すると、前記キャッピング層４２０の前記開口をブロックして前記上キャビティ４００を閉じ、前記圧電共振片２００を前記上キャビティ４００内にキャッピングするステップをさらに含む。具体的には、ブロッキングプラグ４３０を前記開口に形成することにより、前記上キャビティ４００をシールする。
【0053】
ステップＳ５００では、具体的に図２ｉ及び図２ｊを参照すると、半導体チップ５００を前記デバイスウェハ１００の正面に結合し、前記半導体チップ５００が、第２接続構造を介して、前記制御回路に電気的に接続されている。
【0054】
ここで、前記半導体チップ内に例えば、駆動回路が形成されており、前記駆動回路が電気信号を提供し、制御回路を介して前記電気信号を前記圧電共振片２００に印加して、前記圧電共振片２００の機械変形を制御する。
【0055】
前記半導体チップを結合する前に、前記第２接続構造を形成する方法は、接触パッドを前記デバイスウェハの正面に形成し、前記接触パッドの底部を第２制御回路に電気的に接続させ、前記接触パッドの上部を、前記半導体チップに電気的に接続させるステップを含む。
【0056】
本実施例では、前記キャッピング層４２０はまた、前記デバイスウェハの表面を覆うように延在し、したがって、接触パッドは、前記キャッピング層に形成され、前記キャッピング層４２０を貫通し、前記半導体チップ５００が前記キャッピング層４２０に結合されたと考えることができる。
【0057】
具体的には、前記第２接続構造の接触パッドの形成方法は、
まず、前記キャッピング層４２０が前記デバイスウェハの表面を覆う部分に開口を形成するステップにおいて、本実施例では、第３相互接続構造１１１ｂ及び第４相互接続構造１１２ｂの上方に開口が形成されており、それぞれ、第３相互接続構造１１１ｂ及び第４相互接続構造１１２ｂを露出させる、ステップと、
次に、導電性材料を前記開口に充填して接触パッドを形成するステップとを含む。本実施例では、第１接触パッド５１１及び第２接触パッド５１２をそれぞれ形成してもよい。前記第１接触パッド５１１の底部が、前記第３相互接続構造１１１ｂに電気的に接続され、前記第１接触パッド５１１の上部が、前記半導体チップ５００に電気的に接続され、前記第２接触パッド５１２の底部が、前記第４相互接続構造１１２ｂに電気的に接続され、前記第２接触パッド５１２の上部が、前記半導体チップ５００に電気的に接続されている。
まず、前記キャッピング層４２０が前記デバイスウェハの表面を覆う部分に開口を形成するステップにおいて、本実施例では、第３相互接続構造１１１ｂ及び第４相互接続構造１１２ｂの上方に開口が形成されており、それぞれ、第３相互接続構造１１１ｂ及び第４相互接続構造１１２ｂを露出させる、ステップと、
次に、導電性材料を前記開口に充填して接触パッドを形成するステップとを含む。本実施例では、第１接触パッド５１１及び第２接触パッド５１２をそれぞれ形成してもよい。前記第１接触パッド５１１の底部が、前記第３相互接続構造１１１ｂに電気的に接続され、前記第１接触パッド５１１の上部が、前記半導体チップ５００に電気的に接続され、前記第２接触パッド５１２の底部が、前記第４相互接続構造１１２ｂに電気的に接続され、前記第２接触パッド５１２の上部が、前記半導体チップ５００に電気的に接続されている。
【0058】
さらに、前記半導体チップ５００は、前記デバイスウェハ１００に対して異種チップを構成する。すなわち、前記半導体チップ５００のベース材料は、前記デバイスウェハ１００のベース材料とは異なる。例えば、本実施例では、デバイスウェハ１００のベース材料はシリコンであり、前記異種チップのベース材料は、ＩＩＩ－Ｖ半導体材料又はＩＩ－ＶＩ半導体材料（具体的には、例えば、ゲルマニウム、シリコンゲルマニウム又はガリウムヒ素など）であってもよい。
【0059】
選択可能な解決策では、具体的には、図２ｋを参照すると、樹脂封止層６００を前記デバイスウェハ１００上に形成し、前記樹脂封止層６００が前記半導体チップ５００を覆い、かつ前記上キャビティの外側にある前記キャッピング層４２０の外面を覆う。
【0060】
前記樹脂封止層６００を使用して、デバイスウェハ構造全体の表面を覆い、樹脂封止層６００の下方の構造を覆い、樹脂封止層６００の下方の構造を保護することは理解できる。前記樹脂封止層６００の材料は、例えば、フォトレジストを含む。
【0061】
上記の形成方法に基づいて、本実施例では、形成された結晶共振器と制御回路の集積構造を説明し、具体的には、図２ａ～図２ｋを参照してもよく、前記結晶共振器と制御回路の集積構造は、
その中には、制御回路と、その正面に露出する下キャビティ１２０とが形成されているデバイスウェハ１００において、本実施例では、前記制御回路内の相互接続構造の少なくとも一部は、前記デバイスウェハ１００の正面まで延在する、デバイスウェハ１００と、
上電極２３０、圧電ウェハ２２０、及び下電極２１０を含み、前記デバイスウェハ１００の正面、かつ前記下キャビティ１２０の上方に形成される圧電共振片２００において、本実施例では、前記圧電共振片２００のエッジが、前記下キャビティ１２０の側壁にラッピングされている、圧電共振片２００と、
前記圧電共振片２００の上電極２３０及び下電極２１０の両方も前記制御回路と電気的に接続するための第１接続構造と、
前記デバイスウェハ１００の正面に形成され、前記圧電共振片２００を覆い、前記圧電共振片２００及び前記デバイスウェハ１００と、上キャビティ４００に囲んでなるキャッピング層４２０と、
前記デバイスウェハ１００の正面に結合される半導体チップ５００であって、前記半導体チップ５００には、例えば、電気信号を生成し、前記制御回路１００を介して電気信号を圧電共振片２００に伝送するための駆動回路が形成されている半導体チップ５００と、
前記半導体チップ５００を前記制御回路に電気的に接続するための第２接続構造とを含む。
その中には、制御回路と、その正面に露出する下キャビティ１２０とが形成されているデバイスウェハ１００において、本実施例では、前記制御回路内の相互接続構造の少なくとも一部は、前記デバイスウェハ１００の正面まで延在する、デバイスウェハ１００と、
上電極２３０、圧電ウェハ２２０、及び下電極２１０を含み、前記デバイスウェハ１００の正面、かつ前記下キャビティ１２０の上方に形成される圧電共振片２００において、本実施例では、前記圧電共振片２００のエッジが、前記下キャビティ１２０の側壁にラッピングされている、圧電共振片２００と、
前記圧電共振片２００の上電極２３０及び下電極２１０の両方も前記制御回路と電気的に接続するための第１接続構造と、
前記デバイスウェハ１００の正面に形成され、前記圧電共振片２００を覆い、前記圧電共振片２００及び前記デバイスウェハ１００と、上キャビティ４００に囲んでなるキャッピング層４２０と、
前記デバイスウェハ１００の正面に結合される半導体チップ５００であって、前記半導体チップ５００には、例えば、電気信号を生成し、前記制御回路１００を介して電気信号を圧電共振片２００に伝送するための駆動回路が形成されている半導体チップ５００と、
前記半導体チップ５００を前記制御回路に電気的に接続するための第２接続構造とを含む。
【0062】
さらに、前記半導体チップ５００は、前記デバイスウェハ１００に対して異種チップを構成することができる。すなわち、前記半導体チップ５００のベース材料は、前記デバイスウェハ１００のベース材料とは異なる。例えば、本実施例では、デバイスウェハ１００のベース材料はシリコンであり、前記異種チップのベース材料は、ＩＩＩ－Ｖ半導体材料又はＩＩ－ＶＩ半導体材料（具体的には、例えば、ゲルマニウム、シリコンゲルマニウム又はガリウムヒ素など）であってもよい。
【0063】
下キャビティ１２０をデバイスウェハ１００に形成し、半導体プロセス技術を使用してキャッピング層４２０を形成することにより、前記圧電共振片２００を上キャビティ４００内にキャッピングし、それによって前記圧電共振片２００が前記上キャビティ４００及び前記下キャビティ１２０内に振動できるように確実にする。その結果、結晶共振器と制御回路を同じデバイスウェハに集積することができる。また、さらに半導体チップ５００をデバイスウェハ１００上に結合することができ、さらに半導体チップを用いて前記制御回路１００によって、結晶共振器の温度ドリフト及び周波数補正などの偏差に対するオンチップ変調を実現し、結晶共振器の性能を向上させることに有利である。それで分かるように、本実施例の結晶共振器は、デバイスの集積度を向上させることができ、半導体プロセスに基づいて形成される結晶共振器のサイズがより小さく、それにより、デバイス電力消費をさらに減少させることができる。
【0064】
続いて図２ａに示すように、前記制御回路は、第１回路１１１と第２回路１１２とを含み、前記圧電共振片２００の上電極及び下電極がそれぞれ、第１回路１１１及び第２回路１１２に電気的に接続される。
【0065】
具体的には、前記第１回路１１１は、第１トランジスタと、第１相互接続構造１１１ａと、第３相互接続構造１１１ｂとを含み、前記第１トランジスタが前記デバイスウェハ１００に埋め込まれ、前記第１相互接続構造１１１ａ及び第３相互接続構造１１１ｂがいずれも前記第１トランジスタに電気的に接続され、いずれも前記デバイスウェハ１００の表面まで延在している。前記第１相互接続構造１１１ａが前記下電極２１０に電気的に接続され、前記第３相互接続構造１１１ｂが前記半導体チップに電気的に接続される。
【0066】
同様に、前記第２回路１１２は、第２トランジスタと、第２相互接続構造１１２ａと、第４相互接続構造１１２ｂとを含み、前記第２トランジスタが前記デバイスウェハ１００に埋め込まれ、前記第２相互接続構造１１２ａ及び第４相互接続構造１１２ｂがいずれも前記第２トランジスタに電気的に接続され、いずれも前記デバイスウェハ１００の表面まで延在している。前記第２相互接続構造１１２ａが前記上電極２３０に電気的に接続され、前記第４相互接続構造１１２ｂが前記半導体チップに電気的に接続される。
【0067】
さらに、前記第１接続構造は、第１接続部材と第２接続部材とを含み、前記第１接続部材が前記第１相互接続構造１１１ａ及び前記圧電共振片の下電極２１０に接続され、前記第２接続部材が前記第２相互接続構造１１２ａ及び前記圧電共振片の上電極２３０に接続される。
【0068】
本実施例では、前記下電極２１０は、前記デバイスウェハ１００の表面に形成され、前記下キャビティ１２０の外周に位置し、前記下電極２１０は、さらに前記圧電ウェハ２２０から横方向に延在して下電極延長部を構成し、前記下電極延長部が前記第１回路１１１の前記第１相互接続構造１１１ａを覆い、前記下電極２１０が前記第１回路１１１の第１相互接続構造１１１ａに電気的に接続されるようにする。したがって、前記下電極延長部が前記第１接続部材を構成すると考えることができる。
【0069】
前記上電極２３０は、前記圧電ウェハ２２０上に形成され、前記上電極２３０は、前記第２接続部材を介して、前記第２回路１１２の前記第２相互接続構造１１２ａに電気的に接続されている。
【0070】
具体的には、前記上電極２３０と前記第２回路１１２を接続するための第２接続部材は、導電性プラグ及び相互接続線をさらに含む。前記導電性プラグは、前記デバイスウェハ１００の表面に形成され、その底部が、前記第２相互接続構造に接続されている。そして、前記相互接続線の一端は、前記上電極２３０を覆い、前記相互接続線の他端は、前記導電性プラグの上部を少なくとも部分的に覆って、前記相互接続線と前記導電性プラグを接続させる。このとき、前記導電性プラグを使用して、前記相互接続線を支持することもできることを理解されたい。
【0071】
また、他の実施例では、前記第２接続部材は、導電性プラグのみを含んでもよく、前記導電性プラグの一端が前記上電極２３０に電気的に接続され、他端が前記第２相互接続構造１１２ａに電気的に接続される。たとえば、前記上電極が圧電ウェハから前記導電性プラグの端部まで延在するようにする。
【0072】
図２ｋを引き続き参照すると、本実施例では、前記キャッピング層４２０はまた、前記上キャビティ１２０の側壁の底部から延在して、前記デバイスウェハ１００の表面を覆い、前記半導体チップは、前記キャッピング層４２０に結合され、すなわち、半導体チップ５００は、キャッピング層４２０上に結合されている。さらに、前記第２接続構造は、前記キャッピング層４２０に形成される接触パッドを含み、前記接触パッドの底部が前記制御回路に電気的に接続され、前記接触パッドの上部が、前記半導体チップ５００に電気的に接続される。
【0073】
本実施例では、前記第２接続構造の接触パッドは、第１接触パッド５１１及び第２接触パッド５１２を含む。前記第１接触パッド５１１の底部が、前記第３相互接続構造１１１ｂに電気的に接続され、前記第１接触パッド５１１の上部が、前記半導体チップ５００に電気的に接続され、前記第２接触パッド５１２の底部が、前記第４相互接続構造１１２ｂに電気的に接続され、前記第２接触パッド５１２の上部が、前記半導体チップ５００に電気的に接続される。
【0074】
図２ｋを引き続き参照すると、本実施例の前記キャッピング層４００の、前記上キャビティに対応する部分に少なくとも１つの開口が形成され、前記開口には、前記上キャビティ４００を閉じるためのブロッキングプラグ４３０が充填されており、それにより、前記圧電共振片２００が前記上キャビティ４００に封入されている。
【0075】
続いて図２ａに示すように、本実施例では、前記デバイスウェハ１００は、ベースウェハ１００Ａと誘電体層１００Ｂとを含む。前記第１トランジスタ及び前記第２トランジスタがいずれも前記ベースウェハ１００Ａ上に形成され、前記誘電体層１００Ｂが前記ベースウェハ１００Ａ上に形成されて前記第１トランジスタ及び前記第２トランジスタを覆い、前記第３相互接続構造、前記第１相互接続構造、前記第４相互接続構造及び前記第２相互接続構造がいずれも前記誘電体層１００Ｂに形成されて前記誘電体層１００Ｂの表面まで延在している。
【0076】
前記結晶共振器は、前記デバイスウェハ１００に形成され、前記半導体チップ、及び前記上キャビティ１２０の外側にある前記キャッピング層４２０の外面を覆っている樹脂封止層６００をさらに含む。即ち、前記樹脂封止層６００を使用して、デバイスウェハの構造全体を覆い、樹脂封止層６００の下方の構造を保護する。又は、前記樹脂封止層６００を使用して、水晶共振器を封入したと考えることができる。
【0077】
よって、本発明によって提供される結晶共振器と制御回路の集積方法において、下部キャビティを、制御回路が形成されたデバイスウェハ内に形成し、圧電共振片を該デバイスウェハに形成し、キャッピング層を半導体プレーナー技術により形成し、前記圧電共振片を上キャビティにキャッピングすることにより、制御回路と結晶共振器を同じデバイスウェハに集積することを実現した。これに基づいて、例えば、駆動回路が形成された半導体チップを該デバイスウェハにさらに結合することができ、すなわち、半導体チップ、制御回路、および水晶共振器がすべて同じデバイスウェハ上に集積され、それによって、結晶共振器の温度ドリフトと周波数補正などの元の偏差のオンチップ変調を実現することに利く。さらに、従来の結晶共振器（例えば、表面実装型結晶共振器）と比較して、半導体のプレーナー技術に基づいて形成された本発明の結晶共振器は、サイズがより小さいので、それに応じて結晶共振器の電力消費を減らすことができる。また、本発明の結晶共振器は、他の半導体部品との集積がより容易であり、これは、デバイスの集積度を向上させるのに有利である。
【0078】
上記に説明されるのは、本発明の好適な実施例についての説明にすぎず、本発明の範囲を限定するものではなく、当業者が上記開示される内容に基づいて行う任意の変更や修飾は、いずれも特許請求の範囲の保護範囲に属する。
【符号の説明】
【0079】
１００－デバイスウェハ、ＡＡ－デバイス領域、１００Ａ－ベースウェハ、１００Ｂ－誘電体層、１１０－制御回路、１１１－第１回路、１１１ａ－第１相互接続構造、１１１ｂ－第３相互接続構造、１１２－第２回路、１１２ａ－第２相互接続構造、１１２ｂ－第４相互接続構造、１２０－下キャビティ、２００－圧電共振片、２１０－下電極、２２０－圧電ウェハ、２３０－上電極、３００－樹脂封止層、３００ａ－貫通穴、３１０－導電性プラグ、３２０－再配線層、４００－上キャビティ、４１０－犠牲層；４２０－キャッピング層、４２０ａ－開口、４３０－ブロッキングプラグ、５００－半導体チップ、５１１－第１接触パッド、５１２－第２接触パッド、６００－樹脂封止層。
【図1】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図2h】
【図2i】
【図2j】
【図2k】
【国際調査報告】