特表 2022-509953 ディスクリートエネルギー蓄積部品を有する半導体アセンブリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-01-25

(54)【発明の名称】ディスクリートエネルギー蓄積部品を有する半導体アセンブリ

(51)【国際特許分類】

   H01L 25/065 20060101AFI20220118BHJP

   H01L 21/822 20060101ALI20220118BHJP

   H01L 25/00 20060101ALI20220118BHJP

   H01L 23/12 20060101ALI20220118BHJP

   H01G 4/33 20060101ALI20220118BHJP

   H01G 4/30 20060101ALI20220118BHJP

【ＦＩ】

H01L25/08 Z

H01L27/04 C

H01L27/04 E

H01L27/04 U

H01L25/00 Z

H01L23/12 501P

H01G4/33 102

H01G4/30 540

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021527217

(86)(22)【出願日】2019-11-20

(85)【翻訳文提出日】2021-05-18

(86)【国際出願番号】 SE2019051176

(87)【国際公開番号】W WO2020112005

(87)【国際公開日】2020-06-04

(31)【優先権主張番号】1851460-4

(32)【優先日】2018-11-26

(33)【優先権主張国・地域又は機関】SE

(81)【指定国・地域】

(71)【出願人】

【識別番号】513091308

【氏名又は名称】スモルテク アクティエボラーグ

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100123582

【弁理士】

【氏名又は名称】三橋 真二

(74)【代理人】

【識別番号】100092624

【弁理士】

【氏名又は名称】鶴田 準一

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100153729

【弁理士】

【氏名又は名称】森本 有一

(72)【発明者】

【氏名】エム シャフィクル カビル

(72)【発明者】

【氏名】ビンセント デスマリス

(72)【発明者】

【氏名】リキャルド アンデション

(72)【発明者】

【氏名】ムハンマド アミン サレーム

(72)【発明者】

【氏名】マリア ビルンド

(72)【発明者】

【氏名】アンデシュ ヨハンソン

(72)【発明者】

【氏名】フレードリク リリェバリ

(72)【発明者】

【氏名】オラ ティベルマン

【テーマコード（参考）】

5E001

5E082

5F038

【Ｆターム（参考）】

5E001AB06

5E082EE05

5E082FG03

5F038AC10

5F038AC11

5F038BE07

5F038CA16

5F038DF05

5F038DF20

5F038EZ07

(57)【要約】

処理回路及びパッドを有し、第１の表面及び第１の表面の反対側の第２の表面を有する第１の半導体ダイと、記憶回路及びパッドを有する第２の半導体ダイであって、前記第２の半導体ダイは、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記第２の半導体ダイのパッドは、前記第１の半導体ダイのパッドに結合されている、第２の半導体ダイと、端子を有する少なくとも第１のコンデンサであって、前記第１のコンデンサは、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記コンデンサの端子は、前記第１の半導体ダイのパッドに結合されている、少なくとも第１のコンデンサと、を備える、半導体アセンブリ。

【特許請求の範囲】

【請求項1】

処理回路及びパッドを有し、第１の表面及び前記第１の表面の反対側の第２の表面を有する第１の半導体ダイと、
第２の半導体ダイの回路及びパッドであって、前記第２の半導体ダイは、前記第１の半導体ダイの前記第１の表面と前記第２の表面のうちの一方に配置され、前記第２の半導体ダイのパッドは、前記第１の半導体ダイのパッドに結合されている、第２の半導体ダイの回路及びパッドと、
端子を有する少なくとも第１のエネルギー蓄積部品であって、前記第１のエネルギー蓄積部品は、前記第１の半導体ダイの前記第１の表面と前記第２の表面のうちの一方に配置され、前記エネルギー蓄積部品の端子は、前記第１の半導体ダイのパッドに結合されている、少なくとも第１のエネルギー蓄積部品と、
を備える、半導体アセンブリ。

【請求項2】

前記処理回路は、前記第１の半導体ダイの前記第１の表面の上にあり、前記第１のエネルギー蓄積部品は、前記第１の半導体ダイの前記第１の表面の上に配置されている、請求項１に記載の半導体アセンブリ。

【請求項3】

前記第１のエネルギー蓄積部品は、前記第１の半導体ダイの前記第２の表面の上に配置されている、請求項２に記載の半導体アセンブリ。

【請求項4】

端子を有する第２のエネルギー蓄積部品であって、前記第２のエネルギー蓄積部品は、前記半導体ダイの前記第２の表面の上に配置され、前記エネルギー蓄積部品の端子は、前記第１の半導体ダイのパッドに結合される、第２のエネルギー蓄積部品を更に備える、請求項２に記載の半導体アセンブリ。

【請求項5】

前記処理回路は、前記第１の半導体ダイの前記第１の表面の上にあり、前記第２の半導体ダイは、前記第１の半導体ダイの前記第１の表面の上に配置されている、請求項１に記載の半導体アセンブリ。

【請求項6】

回路及びパッドを有する第３の半導体ダイであって、前記第３の半導体ダイは、前記第１の半導体ダイの前記第１の表面と前記第２の表面のうちの一方に配置され、前記第３の半導体ダイのパッドは、前記第１の半導体ダイのパッドに結合されている、第３の半導体ダイを更に備える、請求項１～５のいずれか一項に記載の半導体アセンブリ。

【請求項7】

前記第３の半導体ダイは、電力管理回路、デジタル回路、ＲＦ回路及び／又は検知回路を備える、請求項６に記載の半導体アセンブリ。

【請求項8】

前記少なくとも第１のエネルギー蓄積部品は、ナノ構造ベースのエネルギー蓄積部品である、請求項１～７のいずれか一項に記載の半導体アセンブリ。

【請求項9】

前記少なくとも第１のエネルギー蓄積部品は、
前記第１のエネルギー蓄積部品の第１の端子に結合された第１の電極層と、
前記第１の電極層に導電的に接続された複数の導電性ナノ構造と、
前記第１のエネルギー蓄積部品の第２の端子に結合された第２の電極層と、
前記複数の導電性ナノ構造と前記第２の電極層との間に配置された導電制御材料と、
を備える、請求項８に記載の半導体アセンブリ。

【請求項10】

前記導電制御材料は、前記複数の導電性ナノ構造と前記第２の電極層とを電気的に分離する誘電体材料であり、
前記エネルギー蓄積部品は、コンデンサ部品である、請求項９に記載の半導体アセンブリ。

【請求項11】

前記誘電体材料は、前記複数のナノ構造内の各ナノ構造をコンフォーマルコーティングする固体誘電体材料であり、前記第２の電極層は、前記誘電体材料を被覆する、請求項１０に記載の半導体アセンブリ。

【請求項12】

前記少なくとも一つのエネルギー蓄積部品は、ディスクリート部品である、請求項１～１１のいずれか一項に記載の半導体アセンブリ。

【請求項13】

前記第１の半導体ダイは、システムオンチップ（ＳＯＣ）又はシリコンインパッケージ（ＳｉＰ）である、請求項１～１２のいずれか一項に記載の半導体アセンブリ。

【請求項14】

第１のキャリア表面の上に少なくともキャリアパッドの第１のセットを有するキャリアと、
前記第１のキャリア表面の上に配置された請求項１～１３のいずれか一項に記載の半導体アセンブリであって、前記第１の半導体ダイのパッドは、前記キャリアパッドの第１のセットに結合されている、請求項１～１３のいずれか一項に記載の半導体アセンブリと、
を備える電子部品。

【請求項15】

前記キャリアは、端子を有するエネルギー蓄積部品を備える、請求項１４に記載の電子部品。

【請求項16】

前記エネルギー蓄積部品の前記端子は、前記キャリアパッドの第１のセットのパッドに結合されている、請求項１５に記載の電子部品。

【請求項17】

前記エネルギー蓄積部品は、前記キャリアに埋め込まれている、請求項１５又は１６に記載の電子部品。

【請求項18】

前記エネルギー蓄積部品は、前記キャリアの表面の上に配置されている、請求項１５又は１６に記載の電子部品。

【請求項19】

前記エネルギー蓄積部品は、前記キャリアと前記半導体アセンブリの間に配置されている、請求項１８に記載の電子部品。

【請求項20】

前記キャリアに含まれるエネルギー蓄積部品は、ナノ構造ベースのエネルギー蓄積部品である、請求項１４～１９のいずれか一項に記載の電子部品。

【請求項21】

前記エネルギー蓄積部品は、
前記エネルギー蓄積部品の第１の端子に結合された第１の電極層と、
前記第１の電極層に導電的に接続された複数の導電性ナノ構造と、
前記エネルギー蓄積部品の第２の端子に結合された第２の電極層と、
前記複数の導電性ナノ構造と前記第２の電極層との間に配置された導電制御材料と、
を備える、請求項２０に記載の電子部品。

【請求項22】

前記導電制御材料は、前記複数の導電性ナノ構造と前記第２の電極層とを電気的に分離する誘電体材料であり、
前記エネルギー蓄積部品は、コンデンサ部品である、請求項２１に記載の電子部品。

【請求項23】

前記キャリアは、前記第１のキャリア表面の反対側の第２のキャリア表面の上にキャリアパッドの第２のセットを有し、前記キャリアパッドの第２のセットは、前記キャリアパッドの第１のセットに結合されているインターポーザである、請求項１４～２２のいずれか一項に記載の電子部品。

【請求項24】

前記キャリアは、プリント回路基板（ＰＣＢ）又はｐｃｂ（ＳＬＰ）のような基板である、請求項１４～２３のいずれか一項に記載の電子部品。

【請求項25】

前記半導体アセンブリは誘電体に埋め込まれている、請求項１４～２４のいずれか一項に記載の電子部品。

【請求項26】

前記半導体アセンブリの最上部に配置された第２の半導体アセンブリを更に備える、請求項１４～２５のいずれか一項に記載の電子部品。

【請求項27】

前記第２の半導体アセンブリは、
処理回路及びパッドを有し、第１の表面及び前記第１の表面の反対側の第２の表面を有する第１の半導体ダイと、
端子を有する少なくとも第１のエネルギー蓄積部品であって、前記第１のエネルギー蓄積部品は、前記第１の半導体ダイの前記第１の表面と前記第２の表面のうちの一方に配置され、前記エネルギー蓄積部品の端子は、前記第１の半導体ダイのパッドに結合されている、少なくとも第１のエネルギー蓄積部品と、
を備える、請求項１４～２６のいずれか一項に記載の電子部品。

【請求項28】

回路基板に取り付けられた請求項１４～２７のいずれか一項に記載の電子部品を備える電子デバイス。

【請求項29】

第１の回路基板層と、
前記第１の回路基板層と共に層状にされた第２の回路基板層であって、導体パターンと、少なくとも一つのディスクリートエネルギー蓄積部品と、前記導体パターン及び前記ディスクリートエネルギー蓄積部品を埋め込む誘電体材料と、を有する、第２の回路基板層と、
を備える、回路基板。

【請求項30】

前記少なくとも一つのディスクリートエネルギー蓄積部品は、前記第１の回路基板層に取り付けられている、請求項２９に記載の回路基板。

【請求項31】

前記第１の回路基板層は、導体パターンと、前記導体パターンを埋め込む誘電体材料と、を有する、請求項２９又は３０に記載の回路基板。

【請求項32】

前記第１の回路基板層は、少なくとも一つのディスクリートエネルギー蓄積部品を更に有し、
前記誘電体材料は、前記ディスクリートエネルギー蓄積部品を埋め込む、請求項３１に記載の回路基板。

【請求項33】

前記第２の回路基板層は、各々が前記第２の回路基板層の誘電体材料によって埋め込まれている複数のディスクリートエネルギー蓄積部品を有する、請求項２９～３２のいずれか一項に記載の回路基板。

【請求項34】

前記少なくとも一つのディスクリートエネルギー蓄積部品は、ナノ構造ベースのエネルギー蓄積部品である、請求項２９～３３のいずれか一項に記載の回路基板。

【請求項35】

前記エネルギー蓄積部品は、
前記エネルギー蓄積部品の第１の端子に結合された第１の電極層と、
前記第１の電極層に導電的に接続された複数の導電性ナノ構造と、
前記エネルギー蓄積部品の第２の端子に結合された第２の電極層と、
前記複数の導電性ナノ構造と前記第２の電極層との間に配置された導電制御材料と、
を備える、請求項３４に記載の回路基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体アセンブリ及びそのような半導体アセンブリを有する電子部品に関する。

【背景技術】

【0002】

エレクトロニクスの小型化は、何十年にも亘る傾向であり、多くの機能を備えた様々な種類の装置を目の当たりにすることができた。この進歩の大部分は、論理アプリケーション用のトランジスタ、抵抗及びコンデンサを小型化してシリコンに統合することで可能になった。比較すると、回路基板レベルの受動部品（抵抗、コンデンサ及びインダクタ）は、サイズ及び密度が少ししか進歩しなかった。その結果、受動部品は、次第に電子システムの大きな面積及び質量分率を占め、更に低いシステムコストで多くの電子システムを更に小型化するための大きな障害である。現在のスマートフォンは、通常、１０００を超えるディスクリートコンデンサ部品を用いる。電気自動車の回路基板は、このようなディスクリートコンデンサ部品を約１００００個用いており、上昇の傾向にある。そのような多数のコンデンサの必要性は、主に、エネルギー源（電池／主電源）からパッケージングスキーム（ＰＣＢ／ＳＬＰ／ＳｏＣ／ＳｉＰ）を介して機能性シリコンチップ／ダイ及びオンチップ集積回路までの電力を送る電力管理システムの問題に取り組む必要性によって推進される。そのような装置の統合の様々な段階で取り組むべき様々な電源管理の問題がある。

【0003】

シリコン回路の小型化により、単位面積当たりの更に多くの機能を実現させることができた。そのような実現は、代償が伴い、ダイの電力管理システムに対して極端に強調されている。今日のシリコンチップは、電力グリッドに沿ったトランジスタからのリーク電流、相互接続グリッドでの高周波反射、寄生スイッチングノイズ等によって引き起こされる電力ノイズに大きく悩まされている。このような電力ノイズは、回路の電圧変動及びインピーダンス不整合を引き起こす可能性があり、ゲート遅延及び論理エラー、ジッター等を引き起こす可能性があり、壊滅的である可能性がある。そのようなオンチップ電力管理ソリューションに取り組む方法は、広大な研究分野である。そのような問題に取り組む方法の一つは、回路に集積された金属絶縁体金属（ＭＩＭ）デカップリングコンデンサを用いることである。しかしながら、ダイ内部の問題に対処するためのそのような集積スキームは、ダイの表面にデカップリングコンデンサを集積するためのホワイトスペース（ダイで利用可能な高価な実際に見積もられるスペース）によって制限される。オンチップデカップリングコンデンサの場合、ホワイトスペースが減少し、今日の世代のダイ当たり約１０％しか割り当てられていないことが報告されている。

【0004】

したがって、規定の２Ｄ領域内でそのようなデカップリングコンデンサの静電容量密度を上げる必要がある。いくつかの解決策が、Ａ. Ｍ. Ｓａｌｅｅｍ等による‘Ｉｎｔｅｇｒａｔｅｄ ｏｎ－ｃｈｉｐ ｓｏｌｉｄ ｓｔａｔｅ ｃａｐａｃｉｔｏｒ ｂａｓｅｄ ｏｎ ｖｅｒｔｉｃａｌｌｙ ａｌｉｇｎｅｄ ｃａｒｂｏｎ ｎａｎｏｆｉｂｅｒｓ, ｇｒｏｗｎ ｕｓｉｎｇ ａ ＣＭＯＳ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｍｐａｔｉｂｌｅ ｐｒｏｃｅｓｓ’, Ｓｏｌｉｄ Ｓｔａｔe Ｅｌｅｃｔｒｏｎｉｃｓ, ｖｏｌ． １３９， ７５ （Ｊａｎｕａｒｙ ２０１８）及び欧州特許出願公開第２０７４６４１号明細書で提案されるとともに実証されている。従来技術は、従来のＭＩＭコンデンサに関して容量値の改善を示してきた。しかしながら、実証された装置は、接点に存在するフィールド酸化物又は装置領域の外側でランダムに成長するナノ構造による寄生容量に悩まされる傾向があり、これによって、意図的ではなく制御されていない寄生効果（容量性／抵抗性／誘導性）が装置に存在し、回路の実装に悪影響を及ぼす。実用的な実装に対するそのような技術概念の利益を減少させる寄生からそのような装置を解放するために、多くの設計及び処理の改善ステップ（例えば、ＣＭＰ平坦化処理、フィールド酸化物除去等）が必要であると予想される。

【0005】

別の角度から見ると、ＰＣＢ／ＳＬＰボードレベルで、ほとんどの場合に電力を供給する電源レール（例えば、±２．５Ｖ、±１２Ｖ又は３．３Ｖ等）は、リニア電源又はスイッチモード電源技術によって生成される。それらは両方とも、電子回路の電力網に給電する前に整流及びフィルタリング又は調整段階を有するにもかかわらず、リップルノイズを有する可能性がある。したがって、通常、ボード上には多くのコンデンサがあり、ＩＣのスイッチング周波数が高くなるに従ってコンデンサの量及び値が大きくなる。さらに、ＩＣの電源要件が低い動作電圧に向かうに従って電源要件及びノイズのマージンは益々厳しくなる。さらに、ＳｏＣ／ＳｉＰ、ＦＯＷＬＰ／ＦＩＷＬＰ／異種ＩＣのチップレットウェーハレベルパッケージング／異種統合のようなシステムレベルパッケージングの進歩に伴い、電力管理が主要な問題になりつつある。電源レギュレーションの不良、ＰＣＢ電源相互接続の長さ／形状、ワイヤの寄生、ＩＣのスイッチング周波数、ＥＭＩの影響等により、電圧レベルでノイズが発生する可能性がある。そのような複雑な集積パッケージの場合、性能を向上させるには、様々なＩＣに近いコンデンサが必要である。

【0006】

そのようなディスクリート部品を製造するための今日の業界標準のＭＬＣＣ／ＴＳＣ／ＬＩＣＣコンデンサ技術は、１００μｍ未満、好適には、２０μｍ未満の更に低い高さ（Ｚ高さ）に対する要求の高まりに適合することが課題となっている。この要求は、バンプ相互接続の高さ及びピッチ／間隔の減少によるＳｏＣ／ＳｉＰパッケージングソリューション間で適合するためにＳｏＣ／ＳｉＰパッケージングに統合されたＩＣが高さを７０μｍ未満の高さのコンデンサを必要とするという事実によるものである。

【0007】

この問題を回避するために、米国特許出願公開第２０１７／００１２０２９号明細書は、ダイの裏側にＭＩＭコンデンサ構成を収容するための実施形態を示す。しかしながら、このような方式は、ＣＭＯＳ互換性が必要であり、組み立てるダイごとに実行する必要がある。これは、互いに異なる技術ノードでのそのようなＭＩＭ構造の適応の複雑さ及びそのような実装に関連するコストのために、そのような技術概念の制限を伴う可能性がある。これは、本質的にダイ当たりのコストを大幅に増加させる可能性があり、パッケージングレベルで必要とされる機能当たりの費用便益を損なう可能性がある。

【0008】

ＭＬＣＣは、世界で用いられている最も有名なタイプのディスクリート部品である。このようなディスクリート部品は、特定のシステム／装置で毎年何兆も用いられている。これらの部品の小型化にはある程度の進歩があり、商業的に見つけることができる最も薄いものは、太陽誘電によって１１０μｍであると主張されている。サムスンの電気機械システムは、厚さを減らすとともに更に低いＥＳＬ（実効直列インダクタンス）に到達するためにＬＩＣＣの概念を導入した。ＩＰＤｉＡ（現在は村田製作所の一部）は、９００ｎＦ／ｍｍ²を超える驚異的な静電容量値を備えた８０μｍの薄さのＴＳＣのディスクリート部品を導入した。しかしながら、ＭＬＣＣ、ＬＩＣＣ及びＴＳＣは、関連する材料（原材料/誘電体粒子）、処理スキーム（焼結／シリコンエッチング）並びに原材料及び処理のコストのために、Ｚ寸法（高さ）を更に下げるのに苦労する傾向がある。ＭＬＣＣプロセスでは、銅、ニッケル、銀、金、タンタル、チタン酸バリウム、アルミナ等を含むコンデンサの製造に用いられる原材料の制限を完全に理解する必要がある。セラミッククラス２ＭＬＣＣは、温度変化、印加電圧及び時間の経過（経年変化）によって悪影響が及ぼされ、静電容量値がベンダーにより当初規定した静電容量値から大幅に低下することも知られている。そのような劣化は、システムのセキュリティに関連するサブシステム（電気自動車等）に悪影響を及ぼす可能性がある。

【0009】

したがって、確立された技術に基づくこれらの部品の更なる小型化は、以前ほどコスト競争力がない可能性がある。ディスクリートコンデンサ部品がコストを犠牲にすることなくフリップチップバンプ相互接続の間に収まるように、２Ｄ空間及び３Ｄ空間の両方で十分に小さくなる必要性に整合することは特に困難である。

【発明の概要】

【発明が解決しようとする課題】

【0010】

ディスクリートコンデンサ部品を、工業製品需要を満たすために数兆単位で製造する必要があり、ＣＭＯＳ互換技術は、ＭＬＣＣ、ＬＩＣＣ又はＴＳＣに関してディスクリートコンデンサ部品を製造するために利用するにはコストが非常に高くなる。

【0011】

益々多くの計算能力のある電子デバイスに向けた継続的な努力は、パッケージ化された電子部品における半導体ダイの垂直スタッキングを含む更にコンパクトな電子回路統合を必要とする。近い将来、処理回路への十分かつ均一な電力供給は、電子部品の全体的な機能に対する重要な制限になると予想される。

【0012】

したがって、半導体アセンブリ内の処理回路への電力の供給を改善できることが望ましい。特に、更に安定した電力供給が可能であることが望ましい。

【0013】

上記を考慮して、本発明の目的は、改善された半導体アセンブリ内の処理回路への電力の供給、特に、更に安定した電力の供給を可能にすることである。

【課題を解決するための手段】

【0014】

したがって、本発明の一態様によれば、処理回路及びパッドを有し、第１の表面及び第１の表面の反対側の第２の表面を有する第１の半導体ダイと、記憶回路及びパッドを有する第２の半導体ダイであって、前記第２の半導体ダイは、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記第２の半導体ダイのパッドは、前記第１の半導体ダイのパッドに結合されている、第２の半導体ダイと、端子を有する少なくとも第１のエネルギー蓄積部品であって、前記第１のエネルギー蓄積部品は、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記エネルギー蓄積部品の端子は、前記第１の半導体ダイのパッドに結合されている、少なくとも第１のエネルギー蓄積部品と、を備える、半導体アセンブリを提供する。

【0015】

したがって、本発明の一態様によれば、処理回路及びパッドを有し、第１の表面及び第１の表面の反対側の第２の表面を有する第１の半導体ダイと、第２の半導体ダイの回路及びパッドであって、前記第２の半導体ダイは、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記第２の半導体ダイのパッドは、前記第１の半導体ダイのパッドに結合されている、第２の半導体ダイの回路及びパッドと、端子を有する少なくとも第１のエネルギー蓄積部品であって、前記第１のエネルギー蓄積部品は、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記エネルギー蓄積部品の端子は、前記第１の半導体ダイのパッドに結合されている、少なくとも第１のエネルギー蓄積部品と、を備える、半導体アセンブリを提供する。

【0016】

第２の半導体ダイは、デジタル回路、ＲＦ回路、センサ又は特定の機能を提供するための他の任意の機能的なダイであってもよい。

【0017】

本発明によれば、半導体アセンブリは、例えば、ＳＯＣ又はＳｉＰの形態の機能的なアセンブリを形成するために必要な数のダイを有してもよい。

【0018】

本発明は、処理回路を有する半導体ダイの表面に少なくとも一つのエネルギー蓄積部品、有利には、コンデンサを直接接続することによって、垂直に堆積された半導体アセンブリ内の処理回路への所望の十分かつ更に均一な電力の供給を実現できるという認識に基づく。

【0019】

これにより、処理回路とエネルギー蓄積部品の端子間の導体の長さが短くなり、誘導負荷及び寄生容量が減少し、処理回路への電力供給の時間的な均一性が向上する。

【0020】

本発明の他の態様によれば、処理回路及びパッドを有し、第１の表面及び第１の表面の反対側の第２の表面を有する第１の半導体ダイと、記憶回路及びパッドを有する第２の半導体ダイであって、前記第２の半導体ダイは、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記第２の半導体ダイのパッドは、前記第１の半導体ダイのパッドに結合されている、第２の半導体ダイと、端子を有する少なくとも第１のエネルギー蓄積部品であって、前記第１のエネルギー蓄積部品は、前記第１の半導体ダイの第１の表面と第２の表面のうちの一方に配置され、前記エネルギー蓄積部品の端子は、前記第１の半導体ダイのパッドに結合されている、少なくとも第１のエネルギー蓄積部品と、を備える、半導体アセンブリを提供する。

【0021】

実施形態では、処理回路を、個別のいわゆるコアに設けてもよい。そのような実施形態では、各コアに、コンデンサのようなそれ自体のエネルギー蓄積部品を設けてもよい。複数の個別にアドレス指定可能なエネルギー蓄積部品を有する一つの蓄積部品は、複数のコアとしての役割を果たしてもよい。

【0022】

実施形態によれば、少なくとも第１のエネルギー蓄積部品は、１００μｍ未満のプロファイル高さの高さで製造することができるナノ構造ベースのエネルギー蓄積部品であってもよい。

【0023】

有利には、少なくとも第１のエネルギー蓄積部品は、少なくとも第１のコンデンサであってもよい。

【0024】

有利には、少なくとも一つのエネルギー蓄積部品をデカップリングのために用いてもよい。

【0025】

有利には、少なくとも一つのエネルギー蓄積部品をフィルタリングのために用いてもよい。

【0026】

有利には、少なくとも一つのエネルギー蓄積部品は、電池であってもよい。

【0027】

有利には、ナノ構造は、一般的には、垂直方向の成長のような「非水平方向に」成長させてもよい。ナノ構造は、一般的には、真っ直ぐであってもよい、らせん状であってもよい、分岐してもよい、波状であってもよい、又は傾斜していてもよい。

【0028】

さらに、本発明の実施形態による半導体アセンブリは、有利には、第１のキャリア表面の上に少なくともキャリアパッドの第１のセットを有するキャリアを更に備える電子部品に含まれてもよい。前記第１の半導体ダイのパッドを、前記第１のキャリアパッドの第１のセットに結合してもよい。

【0029】

実施形態では、キャリアは、キャリアの上に配置してもよい又はキャリアに埋め込まれてもよい一つ以上のエネルギー蓄積部品を備えてもよい。

【0030】

キャリアに含まれる一つ以上のエネルギー蓄積部品は、ナノ構造ベースでもよい。

【0031】

本発明の他の態様によれば、第１の回路基板層と、第１の回路基板層と共に層状にされた第２の回路基板層であって、導体パターンと、少なくとも一つのディスクリートエネルギー蓄積部品と、導体パターン及びディスクリートエネルギー蓄積部品を埋め込む誘電体材料と、を有する、第２の回路基板層と、を備える、回路基板を提供する。

【0032】

本発明の実施形態は、（ａ）単位面積／体積当たりの非常に高い静電容量又は電気化学容量値、（ｂ）２Ｄ及びＺ方向の薄型、（ｃ）互換性があるとともに２Ｄ、２．５Ｄ及び３Ｄパッケージング/アセンブリ/埋め込み技術に適した表面実装、（ｄ）形状因子の設計の容易化、（ｅ）温度及び印加電圧に対する安定性能及びロバスト性能、（ｆ）平方当たりの低い等価直列インダクタンス（ＥＳＬ）、（ｇ）容量性劣化のない長い寿命又は長いライフサイクル及び（ｈ）高い費用効果の要件を満たすことができる。

【0033】

本発明のこれらの態様及び他の態様は、本発明の例示的な実施の形態を示す添付の図面を参照して更に詳しく説明される。

【図面の簡単な説明】

【0034】

【図1】本発明の例示的な実施形態による電子部品を含むここでは携帯電話の形態の例示的な電子デバイスを概略的に示す。

【図2】本発明の例示的な実施形態による半導体アセンブリの第１の実施形態の概略図である。

【図3】本発明の例示的な実施形態による半導体アセンブリの第２の実施形態の概略図である。

【図4】図３の半導体アセンブリを含む電子部品の分解図である。

【図5】本発明の例示的な実施形態によるエネルギー蓄積部品の概略図である。

【図6】ＭＩＭコンデンサ部品のための第１の例のＭＩＭ配置の拡大図である。

【図7】ＭＩＭコンデンサ部品のための第２の例のＭＩＭ配置の拡大図である。

【発明を実施するための形態】

【0035】

本発明の詳細な説明では、本発明による半導体アセンブリの例示的な実施形態を、主に、互いにフリップチップ接続された半導体ダイ及び半導体アセンブリのパッドに接続されたディスクリートコンデンサ部品を含むものとして説明する。他の多くの構成が、特許請求の範囲によって特定される範囲に含まれることに留意されたい。例えば、ワイヤボンディング、直接ダイボンディング等を含む半導体ダイを相互接続する他の多くの方法が予測される。さらに、一つ以上のコンデンサを、一つ以上の半導体ダイの上に直接形成してもよい。本発明によれば、コンデンサの堆積を形成するために複数のコンデンサを互いに堆積することも予想される。

【0036】

実施形態によれば、（一つ以上の）エネルギー蓄積装置は、ナノ構造の電気化学的蓄積部又は電池の形態で提供してもよい。これらの実施形態では、導電制御材料は、導電制御材料を介したイオンの輸送を可能にすることによりエネルギーの蓄積を行うこと等による導電制御材料に存在するエネルギー蓄積メカニズムの一部として主にイオンを含む。適切な電解質は、固体又は半固体の電解質であってもよく、電解質として、例えば、チタン酸ストロンチウム、イットリア安定化ジルコニア、ＰＭＭＡ、ＫＯＨ、酸窒化リチウムリン、Ｌｉベースの複合材料等として作用するために、固体結晶、セラミック、ガーネット又はポリマー又はゲルの形態を選択してもよい。電解質層は、ポリマー電解質を含んでもよい。ポリマー電解質は、ポリマーマトリックス、添加剤及び塩を含んでもよい。

【0037】

導電制御電解質材料を、ＣＶＤ、熱処理、スピンコーティング、スプレーコーティング又は産業で用いられる他の適切な方法を介して堆積してもよい。

【0038】

本発明の実施の形態によれば、導電制御材料は、層状構成の固体誘電体及び電解質を含んでもよい。そのような実施の形態では、ＭＩＭエネルギー蓄積部品は、コンデンサタイプ（静電）のエネルギー蓄積装置とバッテリタイプ（電気化学）のエネルギー蓄積装置の間のハイブリッドと見なすことができる。この構成は、純粋なコンデンサ部品よりも高いエネルギー密度及び電力密度を提供し、純粋な電池部品よりも高速な充電を提供する場合がある。

【0039】

以下では、コンデンサ部品の形態のエネルギー蓄積装置の部品については主に説明するが、ここでの教示がナノ構造電気化学蓄積装置又は上述したハイブリッド部品の形態のエネルギー蓄積装置の部品にも同様に適用可能であることに留意されたい。種々の機能、例えば、フィルタリング、デカップリング、蓄積等を実現するために用いられる複数のエネルギー蓄積ディスクリート部品を用いることも予想される。

【0040】

図１は、本発明の実施形態によるここでは携帯電話１の形態の電子デバイスを概略的に示す。図１の簡略化された概略図では、携帯電話がほとんどの電子デバイスと同様に電子部品５が取り付けられた回路基板３を備えることを示す。ここでは携帯電話の形態で示すが、本発明の実施形態による電子デバイスは、ラップトップ／コンピュータ、タブレットコンピュータ、スマートウォッチ、ゲームボックス、エンターテインメントユニット、ナビゲーションデバイス、通信装置、携帯情報端末（ＰＤＡ）、固定位置データユニット等の他の任意の電子デバイスでも同様に良好となり得ることを理解されたい。

【0041】

図１の電子部品５の少なくともいくつかは、垂直に堆積された半導体ダイを有する少なくとも一つの半導体アセンブリを有する複雑な部品であってもよい。

【0042】

本発明の第１の例示的な実施形態によるそのような半導体アセンブリ７の一つを、図２に概略的に示す。

【0043】

図２を参照すると、半導体アセンブリ７は、第１の半導体ダイ９、第２の半導体ダイ１１及びコンデンサ１３を備える。第１の半導体ダイ９は、第１の表面１５と、第１の表面１５の反対側にある第２の表面１７と、を有する。処理回路１９及びパッド２１は、第１の半導体ダイ９の第１の表面１５の上に形成される。第２の半導体ダイ１１は、メモリ回路２３及びパッド２５を備える。図２に概略的に示すように、第２の半導体ダイ１１は、ここでは、第１の半導体ダイ９の第１の表面１５の上に配置され、第２の半導体ダイ１１のパッド２５は、第１の半導体ダイ９のパッド２１に接続される。第１の半導体ダイ９及び第２の半導体ダイ１１のいずれか一方のパッドがいわゆるウェーハレベルファンアウト（ＷＬＦＯ）技術を用いて形成することができる再配線層（ＲＤＬ）に設けてもよいことに留意されたい。コンデンサ１３は、第１の半導体ダイ９の第２の表面１７に取り付けられ、第１の半導体ダイ９のパッド２１に接続された端子２７を有する。図２の構成例では、コンデンサ１３の端子２７は、シリコン貫通ビア（ＴＳＶ）２９を用いることによって第１の半導体ダイ９のパッド２１に接続される。図２に二つのコンデンサ端子２７のみを示すが、コンデンサ１３は、第１の半導体ダイ９の他のパッドに接続することができる追加の端子を有してもよいことを理解されたい。例えば、第１の半導体９の入力及び／又は出力のデカップリングをコンデンサ１３の端子によって設けてもよい。さらに、処理回路１９の互いに異なるコアを、コンデンサ１３に含まれてもよい互いに異なる機能的コンデンサによってバッファリングされてもよい。関連技術の当業者に直ちに明らかになるように、図２のコンデンサ１３の配置は、処理回路と（一つ以上の）コンデンサの間に非常に短いコネクタを提供し、非常に小さな誘導負荷及び寄生容量を提供し、これによって、高い処理速度のための処理回路への均一な電力供給を行う。

【0044】

図３は、本発明による半導体アセンブリ７の第２の実施形態を概略的に示す。図面の混乱を回避するために、図３を図２より少し詳細に示す。

【0045】

図３を参照すると、この第２の例示的な実施形態の半導体アセンブリ７は、第１の半導体ダイ９の上に配置された第３の半導体ダイ３１を備える。図３には示さないが、第３の半導体ダイ３１のパッドが第１の半導体ダイ９のパッドに接続されていることを理解されたい。第３の半導体ダイ３１は、例えば、有利には、電力管理回路及び／又はトランシーバ回路及び／又は位置センサ回路及び／又は他のタイプの検知回路及び／又はＭＥＭＳセンサデバイスを備えてもよい。

【0046】

図２に示す半導体アセンブリ７の第１の例示的な実施の形態について上述したように、第２の例示的な実施形態による半導体アセンブリ７は、第１の半導体ダイ９の第２の表面１７に配置された比較的大きい第１のコンデンサ１３ａを備える。さらに、図３の半導体アセンブリ７は、第１の半導体ダイ９の第１の表面１５に配置された第２のコンデンサ１３ｂ及び第３のコンデンサ１３ｃを備える。

【0047】

さらに、図３の半導体アセンブリ７は、第２の半導体ダイ、典型的には、ＮＲＡＭ又はＤＲＡＭのようなメモリダイの堆積１１ａ～１１ｄを備える。

【0048】

電子部品５への半導体アセンブリ７の統合を容易にするために、垂直コネクタ３３が第１の半導体ダイ９の第１の表面１５の上に配置される。関連技術の当業者に周知であるように、例えば、導電性ピラー（銅ピラー）又はスタッドバンプ等を含むそのような垂直コネクタ３３を実現するいくつかの方法が存在する。

【0049】

図４は、図３の半導体アセンブリ７を含む電子部品５の分解図である。図４に概略的に示すように、半導体アセンブリ７は、第１のキャリア表面３５の上のキャリアパッド３９の第１のセットが導電性ピラー３３を介して半導体アセンブリ７の第１の半導体ダイ９のパッド２１に接続されるようにキャリア３７の第１のキャリア表面３５の上に配置される。第１のキャリア表面３５の反対側の第２のキャリア表面４１には、キャリアパッド４３の第２のセットが設けられる。図４の構成例では、はんだボール４５は、キャリアパッドの第２のセットのキャリアパッド４３の少なくともいくつかに結合される。図４に示すように、キャリア３７は、キャリアに埋め込まれた第１のキャリアコンデンサ４７ａと、キャリア３７の第１の表面３５の上の第２のキャリアコンデンサ４７ｂと、キャリア３７の第２の表面４１の上の第３のキャリアコンデンサ４７ｃ及び第４のキャリアコンデンサ４７ｄと、を更に備える。キャリアコンデンサのいくつか又は全ては、有利には、ディスクリートコンデンサ部品であってもよい。

【0050】

図４の構成例では、半導体アセンブリ７及びいくつかの追加の導電性ピラー４９が誘電体材料５１に埋め込まれ、ここではボール５３の形態のコネクタが導電性ピラー４９の上に設けられる。図４に概略的に示すように、隣接するボール５３の間の誘電体材料５１の上に別のコンデンサ５５を設けてもよい。

【0051】

電子部品５に追加の機能を提供するために、第２の半導体アセンブリ５７は、ボール５３に接続される。図４に概略的に示すように、第２の半導体アセンブリ５７は、キャリア５９と、キャリア５９の上に配置された第１の半導体ダイ６１と、第１の半導体ダイ６１の上に積み重ねられた第２の半導体ダイ６３と、を備える。キャリアは、第１の表面６７の上のキャリアパッド６５の第１のセットと、その第２の表面７１の上のキャリアパッド６９の第２のセットと、を有する。第１の半導体ダイ６１は、ボンドワイヤ７３を用いることによってキャリアパッド６５の第１のセットのパッドに接続され、第２の半導体ダイ６３は、ボンドワイヤ７５を用いることによってキャリアパッド６５の第１のセットのパッドに接続される。キャリアパッド６９の第２のセットは、コネクタ５３に接続される。キャリア５９は、コンデンサ７７ａ～ｂを備え、それは、有利には、ディスクリートコンデンサ部品であってもよい。第１の半導体ダイ６１及び第２の半導体ダイ６３並びにボンドワイヤ７３、７５は、誘電体材料７９に埋め込まれている。

【0052】

図４に概略的に示すように、電子部品５を、本発明の例示的な実施形態による回路基板３に取り付けることができる。プリント回路基板（ＰＣＢ）又はＰＣＢ（ＳＬＰ）のような基板であってもよい例示的な回路基板３は、第１の回路基板層１１３、第２の回路基板層１１５、第３の回路基板層１１７、第４の回路基板層１１９及び第５の回路基板層１２１を備える層状構造である。

【0053】

図４に概略的に示すように、第１の回路基板層１１３は、誘電体材料１２５に埋め込まれた導体パターン１２３を有する。第２の回路基板層１１５は、導体パターン１２７と、第１のディスクリート薄型コンデンサ部品１３１と、第２のディスクリート薄型コンデンサ部品１３３と、第３のディスクリート薄型コンデンサ部品１３５と、を有し、これらは全て第２のキャリア層の誘電体材料１２９に埋め込まれている。当業者に理解されるように、ディスクリートコンデンサ部品１３１、１３３、１３５は、それ自体は任意の適切な既知の取り付け技術を用いて第１の回路基板層１１３に取り付けられ、その後、第２の回路基板層１１５の誘電体材料に埋め込まれる。第２の回路基板層１１５の上の第３の回路基板層１１７は、導体パターン１３７と、導体パターン１３７を埋め込んだ誘電体１３９と、を有する。第４の回路基板層１１９は、誘電体１４３に埋め込まれた、導体パターン１４１と、第１のディスクリートコンデンサ部品１４５と、第２のディスクリートコンデンサ部品１４７と、第３のディスクリートコンデンサ部品１４９と、第４のディスクリートコンデンサ部品１５１と、を有する。第５の回路基板層１２１は、導体パターン１５３と、誘電体材料１５５に埋め込まれたコンデンサ部品１５７と、を有する。最後に、第５の回路基板層１２１の上に、第１のディスクリートコンデンサ部品１５９、第２のディスクリートコンデンサ部品１６１及び第３のディスクリートコンデンサ部品１６３が取り付けられている。

【0054】

上述したように、本発明の態様及び実施形態は、非常に低いプロファイルのコンデンサを提供することから利益を得ることができる。これは、本発明の実施形態による半導体アセンブリ、本発明の実施形態による電子部品及び本発明の実施形態による回路基板に適用される。そのようなコンデンサは、有利には、ナノ構造ベースであってもよい。

【0055】

図５は、本発明の実施形態による半導体アセンブリに備えられた、カーボンナノファイバー金属絶縁体金属（ＣＮＦ－ＭＩＭ）コンデンサ部品と称することができるＭＩＭコンデンサ部品の形態の例示的なエネルギー蓄積部品の概略図である。

【0056】

図５のエネルギー蓄積部品８１は、ディスクリート２端子ＭＩＭコンデンサ部品の形態で示され、ＭＩＭ構成８３と、ここでは第１のバンプ８５の形態である第１の接続構造と、ここでは第２のバンプ８７の形態である第２の接続構造と、少なくとも部分的にＭＩＭ配列８３を埋め込む誘電体封入材料８９と、を備える。図５で見ることができるように、電気絶縁性封入材料８９は、少なくとも部分的にエネルギー蓄積部品の外側境界面を形成する。第１の接続構造８５及び第２の接続構造８７も、少なくとも部分的にエネルギー蓄積部品の外側境界面を形成する。さらに、図示しない追加の端末は、本発明の開示に従って都合よく存在してもよい。

【0057】

ＭＩＭ配置８３の第１の構成例を、図６を参照して説明する。図６に概略的に示すように、ＭＩＭ配置８３は、第１の電極層９１と、第１の電極層９１から垂直に成長した複数の導電性ナノ構造９３と、複数の導電性ナノ構造内の各ナノ構造９３及び導電性ナノ構造９３によって被覆されずに残された第１の電極層９１をコンフォーマルコーティングする固体誘電体材料層９５と、固体誘電体材料層９５を被覆する第２の電極層９７と、を備える。図６に見えるように、第２の電極層９７は、互いに隣接するナノ構造間の空間をナノ構造９３の底部９９と最上部１０１の間の途中を超えて完全に満たす。図６の例示的なＭＩＭ配置８３では、第２の電極層９７は、互いに隣接するナノ構造間の空間をナノ構造９３の底部９９と最上部１０１の間の全体を超えて完全に満たす。

【0058】

図６のナノ構造９３と第２の電極層９７の間の境界の拡大図に見えように、第２の電極層９７は、固体誘電体材料層９５をコンフォーマルコーティングする第１の副層１０３と、第２の副層１０５と、第１の副層１０３と第２の副層１０５の間の第３の副層１０７と、を備える。

【0059】

さらに、例えば、図示しない金属拡散バリアとしての（一つ以上の）追加の副層は、本発明の開示に従って都合よく存在してもよい。

【0060】

誘電体材料層９５は、互いに異なる材料組成の副層を含んでもよい多層構造であってもよい。

【0061】

ＭＩＭ配置８３の第２の構成例を、図７を参照して説明する。図７のＭＩＭ配置８３を備えるＭＩＭエネルギー蓄積部品は、ＭＩＭ電気化学的エネルギー蓄積部品／電池部品である。図７に概略的に示すように、ＭＩＭ配置８３は、第１の電極層９１と、第１の電極層９１から垂直に成長した複数の導電性ナノ構造９３と、複数の導電性ナノ構造内の各ナノ構造９３及び導電性ナノ構造９３によって被覆されずに残された第１の電極層９１を被覆する任意選択のアノード／カソード材料層１０４と、ナノ構造９３を被覆する電解質１０６と、電解質１０６を被覆する第２の電極層９７と、を備える。図７の例示的な実施の形態では、電解質１０６は、互いに隣接するナノ構造間の空間をナノ構造９３の底部９９と最上部１０１の間の途中を超えて完全に満たす。図７の例示的なＭＩＭ配置８３では、互いに隣接するナノ構造間の空間をナノ構造９３の底部９９と最上部１０１の間の全体を超えて完全に満たす。しかしながら、実施の形態では、ナノ構造９３の上のコンフォーマルコーティングとして電解質１０６を設けることが有益となり得る。

【0062】

さらに、例えば、図示しない金属拡散バリアとしての（一つ以上の）追加の副層は、本発明の開示に従って都合よく存在してもよい。

【0063】

ハイブリッド部品は、図６のＭＩＭ配置及び図７のＭＩＭ配置の組合せであるＭＩＭ配置８３を有してもよい。例えば、図６の誘電体層９５を、図７のナノ構造９３と電解質１０６の間に設けてもよい。そのようなハイブリッド部品は、図７の電解質１０６と最上部電極１０７の間に追加の誘電体層を更に備えてもよい。

【0064】

本発明の開示によれば、本実施形態のいずれかにおいて、電気絶縁性封入材料は、少なくとも部分的にエネルギー蓄積部品の外側境界面を形成する。第１の接続構造及び第２の接続構造の各々が少なくとも部分的にエネルギー蓄積部品の外側境界面を形成することも考えられる。第１及び第２の接続構造から同一の表面又は互いに反対の表面に存在することも許容される。第１及び第２の接続構造は、部品の側壁を部分的に形成してもよい。本発明は、設計によって必要とされる場合には更に多くの接続構造を有するように適合することを考える。

【0065】

当業者は、本発明が決して上述した好適な実施の形態に限定されないことを理解している。それどころか、添付した特許請求の範囲内で多くの変更及び変形が可能である。

【0066】

請求項において、単語「備える」は、他の要素又はステップを除外せず、不定冠詞（ａｒｔｉｃｌｅ ”ａ” ｏｒ ”ａｎ”）は、複数を除外しない。単一のプロセッサ又は他のユニットは、特許請求の範囲に記載された複数の項目の機能を果たすことができる。 特定の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組合せを有利に用いることができないことを示すものではない。コンピュータプログラムを、他のハードウェアと一緒に又は他のハードウェアの一部として供給される光記憶媒体又は固体媒体等の適切な媒体に保存／配布してもよいが、インターネット又は他の有線若しくは無線通信システムを介して他の形態で配布してもよい。特許請求の範囲内の引用符号は、範囲を制限するものとして解釈されるべきではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】