特表 2022-511012 ＦｉｎＦＥＴ構造体及びＨＫＭＧメモリ及び論理ゲートを有する分割ゲート不揮発性メモリセル、並びにその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-01-28

(54)【発明の名称】ＦｉｎＦＥＴ構造体及びＨＫＭＧメモリ及び論理ゲートを有する分割ゲート不揮発性メモリセル、並びにその製造方法

(51)【国際特許分類】

   H01L 27/11524 20170101AFI20220121BHJP

   H01L 21/336 20060101ALI20220121BHJP

   H01L 27/1157 20170101ALI20220121BHJP

【ＦＩ】

H01L27/11524

H01L29/78 371

H01L27/1157

H01L29/78 301M

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021531650

(86)(22)【出願日】2019-08-13

(85)【翻訳文提出日】2021-07-30

(86)【国際出願番号】 US2019046300

(87)【国際公開番号】W WO2020117329

(87)【国際公開日】2020-06-11

(31)【優先権主張番号】16/208,150

(32)【優先日】2018-12-03

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】特許業務法人英知国際特許事務所

(72)【発明者】

【氏名】ゾウ、フェン

(72)【発明者】

【氏名】キム、ジンホ

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ジョルバ、セルゲイ

(72)【発明者】

【氏名】デコベルト、キャサリン

(72)【発明者】

【氏名】ドー、ナン

【テーマコード（参考）】

5F083

5F101

5F140

【Ｆターム（参考）】

5F083EP02

5F083EP17

5F083EP23

5F083EP30

5F083EP33

5F083EP35

5F083ER14

5F083ER18

5F083GA09

5F083PR07

5F083PR25

5F083PR40

5F101BA01

5F101BA41

5F101BB05

5F101BB09

5F101BD22

5F101BE06

5F101BH11

5F140AA39

5F140AC18

5F140AC32

5F140BA01

5F140BB05

5F140BC06

5F140BC07

5F140BC15

5F140BD05

5F140BD07

5F140BD09

5F140BD10

5F140BD11

5F140BD12

5F140BE09

5F140BF04

5F140BF07

5F140BF08

5F140BF10

5F140BF17

5F140BF42

5F140BF43

5F140BF45

5F140BF46

5F140BG40

5F140BH05

5F140BH06

5F140BK13

5F140CE07

(57)【要約】

複数の上向きに延在する半導体基板フィンと、第１のフィンに形成されたメモリセルと、第２のフィンに形成された論理デバイスと、を有する、メモリデバイス。メモリセルは、第１のフィンのソース領域及びドレイン領域であって、それらの間にチャネル領域を有する、ソース領域及びドレイン領域と、第１のフィンの側面及び頂面を含むチャネル領域の第１の部分に沿って延在するポリシリコン浮遊ゲートと、第１のフィンの側面及び頂面を含むチャネル領域の第２の部分に沿って延在する金属選択ゲートと、浮遊ゲートに沿って延在するポリシリコン制御ゲートと、ソース領域に沿って延在するポリシリコン消去ゲートと、を含む。論理デバイスは、第２のフィンのソース領域及びドレイン領域であって、それらの間に第２のチャネル領域を有する、ソース領域及びドレイン領域と、第２のフィンの側面及び頂面を含む第２のチャネル領域に沿って延在する金属論理ゲートと、を含む。
【選択図】図３２Ａ

【特許請求の範囲】

【請求項1】

メモリデバイスであって、該メモリデバイスは、
複数の上向きに延在するフィンを有する上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第１及び第２の側面を含む、半導体基板と、
前記複数のフィンのうちの第１のフィンに形成されたメモリセルであって、
前記第１のフィンに間隔をあけて配置された第１のソース領域及び第１のドレイン領域であって、前記第１のフィンの第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間の前記第１のフィンの前記頂面及び前記対向する側面に沿って延在している、第１のソース領域及び第１のドレイン領域と、
前記第１のチャネル領域の第１の部分に沿って延在するポリシリコン材料の浮遊ゲートであって、前記浮遊ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、浮遊ゲートと、
前記第１のチャネル領域の第２の部分に沿って延在する金属材料の選択ゲートであって、前記選択ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、選択ゲートと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁されるポリシリコン材料の制御ゲートと、
前記第１のソース領域に沿って延在し、かつ前記第１のソース領域から絶縁されるポリシリコン材料の消去ゲートと、を含む、メモリセルと、
前記複数のフィンのうちの第２のフィンに形成された論理デバイスであって、
前記第２のフィンに間隔をあけて配置された第２のソース領域及び第２のドレイン領域であって、前記第２のフィンの第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間の前記第２のフィンの前記頂面及び前記対向する側面に沿って延在している、第２のソース領域及び第２のドレイン領域と、
前記第２のチャネル領域に沿って延在する金属材料の第１の論理ゲートであって、前記第１の論理ゲートは、前記第２のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第２のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、第１の論理ゲートと、を含む、論理デバイスと、を備える、メモリデバイス。

【請求項2】

高Ｋ誘電材料は、前記選択ゲートと前記第１のチャネル領域の前記第２の部分との間に配設され、高Ｋ誘電材料は、前記第１の論理ゲートと前記第２のチャネル領域との間に配設される、請求項１に記載のメモリデバイス。

【請求項3】

前記第１のフィンの前記頂面は、前記第２のフィンの前記頂面に対して陥凹している、請求項１に記載のメモリデバイス。

【請求項4】

前記第１のフィンの前記頂面は、前記基板の第１の隆起部分を含み、前記第１のドレイン領域は、前記第１の隆起部分に少なくとも部分的に形成される、請求項１に記載のメモリデバイス。

【請求項5】

前記第２のフィンの前記頂面は、前記基板の第２及び第３の隆起部分を含み、前記第２のソース領域は、前記第２の隆起部分に少なくとも部分的に形成され、前記第２のドレイン領域は、前記第３の隆起部分に少なくとも部分的に形成される、請求項４に記載のメモリデバイス。

【請求項6】

第１の方向に延在する長さを有する、前記複数のフィンのうちの第３のフィンであって、前記第１のフィンは、前記第１の方向に対して垂直である第２の方向に延在する長さを有し、前記第１のソース領域は、前記第１のフィンと前記第３のフィンとの交点において前記第１のフィンに形成される、第３のフィンを更に備える、請求項１に記載のメモリデバイス。

【請求項7】

前記消去ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記頂面から絶縁され、前記第３のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第３のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、請求項６に記載のメモリデバイス。

【請求項8】

前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁され、前記消去ゲートは、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項１に記載のメモリデバイス。

【請求項9】

前記複数のフィンのうちの第３のフィンに形成された第２の論理デバイスであって、
前記第３のフィンに間隔をあけて配置された第３のソース領域及び第３のドレイン領域であって、前記第３のフィンの第３のチャネル領域は、前記第３のソース領域と前記第３のドレイン領域との間を前記第３のフィンの前記頂面及び前記対向する側面に沿って延在する、第３のソース領域及び第３のドレイン領域と、
前記第３のチャネル領域に沿って延在する第２の論理ゲートであって、前記第２の論理ゲートは、前記第３のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第３のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、第２の論理ゲートと、を含む、第２の論理デバイスを更に備える、請求項１に記載のメモリデバイス。

【請求項10】

前記第１の論理ゲートは、第１の絶縁材によって前記第２のフィンから絶縁され、
前記第２の論理ゲートは、第２の絶縁材によって前記第３のフィンから絶縁され、
前記第２の絶縁材は、前記第１の絶縁材の厚さよりも大きい厚さを有する、請求項９に記載のメモリデバイス。

【請求項11】

メモリデバイスを形成する方法であって、該方法は、
半導体基板の上面に複数の上向きに延在するフィンを形成するステップであって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第１及び第２の側面を含む、ステップと、
前記複数のフィンのうちの第１のフィンにメモリセルを形成するステップであって、
前記第１のフィンに間隔をあけて配置された第１のソース領域及び第１のドレイン領域を形成するステップであって、前記第１のフィンの第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間の前記第１のフィンの前記頂面及び前記対向する側面に沿って延在している、形成するステップと、
前記第１のチャネル領域の第１の部分に沿って延在するポリシリコン材料の浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、形成するステップと、
前記第１のチャネル領域の第２の部分に沿って延在する金属材料の選択ゲートを形成するステップであって、前記選択ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、形成するステップと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁されるポリシリコン材料の制御ゲートを形成するステップ、並びに
前記第１のソース領域に沿って延在し、かつ前記第１のソース領域から絶縁されるポリシリコンの消去ゲートを形成するステップ、によるステップと、
前記複数のフィンのうちの第２のフィンに論理デバイスを形成するステップであって、
前記第２のフィンに間隔をあけて配置された第２のソース領域及び第２のドレイン領域を形成するステップであって、前記第２のフィンの第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間の前記第２のフィンの前記頂面及び前記対向する側面に沿って延在している、形成するステップ、並びに
前記第２のチャネル領域に沿って延在する金属材料の第１の論理ゲートを形成するステップであって、前記第１の論理ゲートは、前記第２のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第２のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、形成するステップ、によるステップと、を含む、方法。

【請求項12】

前記選択ゲート、前記消去ゲート、及び前記第１の論理ゲートの前記形成するステップは、
前記基板の上方にポリシリコン層を形成するステップと、
前記ポリシリコン層の第１のブロックが前記第１のソース領域に沿って延在し、かつ前記第１のソース領域から絶縁され、前記ポリシリコン層の第２のブロックが前記第１のチャネル領域の前記第２の部分に沿って延在し、かつ前記第１のチャネル領域の前記第２の部分から絶縁され、前記ポリシリコン層の第３のブロックが前記第２のチャネル領域に沿って延在し、かつ前記第２のチャネル領域から絶縁されるように、前記ポリシリコン層の部分を除去するステップと、
前記ポリシリコン層の前記第２のブロックを除去して、金属材料の第１のブロックと置換するステップと、
前記ポリシリコン層の前記第３のブロックを除去して、金属材料の第２のブロックと置換するステップと、を含み、
前記ポリシリコン層の前記第１のブロックは前記消去ゲートであり、金属材料の前記第１のブロックは前記選択ゲートであり、金属材料の前記第２のブロックは前記第１の論理ゲートである、請求項１１に記載の方法。

【請求項13】

前記ポリシリコン層の前記第２及び第３のブロックを除去するステップの前に、前記消去ゲート及び前記制御ゲートの上方に絶縁層を形成するステップを更に含む、請求項１２に記載の方法。

【請求項14】

前記選択ゲートの前記形成するステップは、前記選択ゲートと前記第１のチャネル領域の前記第２の部分との間に配設された高Ｋ誘電材料を形成するステップを含み、前記第１の論理ゲートの前記形成するステップは、前記第１の論理ゲートと前記第２のチャネル領域との間に配設された高Ｋ誘電材料を形成するステップを含む、請求項１１に記載の方法。

【請求項15】

前記第１のフィンの前記頂面は、前記第２のフィンの前記頂面に対して陥凹している、請求項１１に記載の方法。

【請求項16】

前記第１のフィンの前記頂面に第１の隆起部分を形成するステップであって、前記第１のドレイン領域は、前記第１の隆起部分に少なくとも部分的に形成される、ステップを更に含む、請求項１１に記載の方法。

【請求項17】

前記第２のフィンの前記頂面に第２の隆起部分を形成するステップであって、前記第２のソース領域は、前記第２の隆起部分に少なくとも部分的に形成される、ステップと、
前記第２のフィンの前記頂面に第３の隆起部分を形成するステップであって、前記第２のドレイン領域は、前記第３の隆起部分に少なくとも部分的に形成される、ステップと、を更に含む、請求項１６に記載の方法。

【請求項18】

第１の方向に延在する長さを有する、前記複数のフィンのうちの第３のフィンを形成するステップであって、前記第１のフィンは、前記第１の方向に対して垂直である第２の方向に延在する長さを有し、前記第１のソース領域は、前記第１のフィンと前記第３のフィンとの交点において前記第１のフィンに形成される、ステップを更に含む、請求項１１に記載の方法。

【請求項19】

前記消去ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記頂面から絶縁され、前記第３のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第３のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、請求項１８に記載の方法。

【請求項20】

前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの前記上縁から絶縁され、前記消去ゲートは、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項１１に記載の方法。

【請求項21】

前記複数のフィンのうちの第３のフィンに第２の論理デバイスを形成するステップであって、
前記第３のフィンに間隔をあけて配置された第３のソース領域及び第３のドレイン領域を形成するステップであって、前記第３のフィンの第３のチャネル領域は、前記第３のソース領域と前記第３のドレイン領域との間を前記第３のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップ、並びに
前記第３のチャネル領域に沿って延在する第２の論理ゲートを形成するステップであって、前記第２の論理ゲートは、前記第３のフィンの前記第１及び第２の側面並びに前記頂面に沿って延在し、かつ前記第３のフィンの前記第１及び第２の側面並びに前記頂面から絶縁される、形成するステップ、によるステップを更に含む、請求項１１に記載の方法。

【請求項22】

前記第１の論理ゲートは、第１の絶縁材によって前記第２のフィンから絶縁され、
前記第２の論理ゲートは、第２の絶縁材によって前記第３のフィンから絶縁され、
前記第２の絶縁材は、前記第１の絶縁材の厚さよりも大きい厚さを有する、請求項２１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０１８年１２月３日に出願された「Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｗｉｔｈ ＦＩＮＦＥＴ Ｓｔｒｕｃｔｕｒｅ Ａｎｄ ＨＫＭＧ Ｍｅｍｏｒｙ Ａｎｄ Ｌｏｇｉｃ Ｇａｔｅｓ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１６／２０８，１５０号の優先権を主張する。

【0002】

（発明の分野）

【0003】

本発明は、不揮発性フラッシュメモリセルアレイに関する。

【背景技術】

【0004】

分割ゲート不揮発性メモリデバイスは、当技術分野において周知である。例えば、米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルを開示している。図１は、半導体基板１２に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域及びドレイン領域１６及び１４は、基板１２の拡散領域として形成され、それらの間にチャネル領域１８を画定する。メモリセルは、４つの導電性ゲート、すなわち、前記チャネル領域１８の第１の部分及びソース領域１６の一部分の上方に配設され、かつ該チャネル領域１８の第１の部分及びソース領域１６の一部分から絶縁された浮遊ゲート２２、該浮遊ゲート２２の上方に配設され、かつ浮遊ゲート２２から絶縁された制御ゲート２６、前記ソース領域１６の上方に配設され、かつ該ソース領域１６から絶縁された消去ゲート２４、及び前記チャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁された選択ゲート２０を含む。導電性接点１０が形成されて、前記ドレイン領域１４に電気的に接続することができる。チャネル領域は半導体基板の平面に沿って形成されるため、デバイスの幾何形状が小さくなるにつれて、チャネル領域の総面積（例えば、幅）も小さくなる。これにより、ソース領域とドレイン領域との間の電流の流れが低減し、特に、メモリセルの状態を検出するためのより高感度のセンス増幅器が必要になる。

【0005】

リソグラフィサイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ－ＦＥＴ型の構造体が提案された。Ｆｉｎ－ＦＥＴ型の構造体において、半導体材料のフィン形部材が、ソース領域をドレイン領域に接続する。このフィン形部材は、頂面で終端する２つの側面を有する。次いで、ソース領域からドレイン領域への電流が、その２つの側面及び頂面に沿って流れ得る。したがって、チャネル領域の幅が増大し、これにより電流の流れが増大する。しかしながら、チャネル領域の幅は、チャネル領域を２つの側面及び頂面に「折り畳み」、それにより、チャネル領域の「占有面積」を減少させることによって、より多くの半導体の実スペースを犠牲にすることなく、増大する。かかるＦｉｎ－ＦＥＴを使用する不揮発性メモリセルが開示されており、浮遊ゲートは、フィン形部材の側面のうちの１つに隣接して配設される。先行技術のＦｉｎ－ＦＥＴ型不揮発性メモリ構造体のいくつかの例（ただし、ゲートの数及び構成は、上記の図１の平面例から変化するが）としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、及び同第８，４６１，６４０号、並びに米国特許公開第２０１７／０３４５８４０号が挙げられる。フィン形部材に論理デバイスを形成することも提案されている。例えば、米国特許公開第２０１７／０１２５４２９号及び係属中の米国特許出願第１５／９３３，１２４号を参照されたい。

【0006】

しかしながら、これらの先行技術のＦｉｎ－ＦＥＴ構造体は、電荷を格納するために、浮遊ゲートをスタックドゲート構成に使用すること、又はトラップ材料を使用すること、又はＳＲＯ（シリコンリッチ酸化物を使用すること、又はナノ結晶シリコンを使用すること、又はデバイスの製造コストを増加させ得る他のより複雑なメモリセル構成を開示している。

【発明の概要】

【0007】

前述の問題及び必要性は、複数の上向きに延在するフィンを有する上面を有する半導体基板を含むメモリデバイスによって対処され、フィンの各々は、互いに対向し、かつ頂面で終端する第１及び第２の側面と、複数のフィンのうちの第１のフィンに形成されたメモリセルと、複数のフィンのうちの第２のフィンに形成された論理デバイスと、を含む。メモリセルは、第１のフィンに間隔をあけて配置された第１のソース領域及び第１のドレイン領域であって、第１のフィンの第１のチャネル領域は、第１のソース領域と第１のドレイン領域との間の第１のフィンの頂面及び対向する側面に沿って延在している、第１のソース領域及び第１のドレイン領域と、第１のチャネル領域の第１の部分に沿って延在するポリシリコン材料の浮遊ゲートであって、浮遊ゲートは、第１のフィンの第１及び第２の側面並びに頂面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに頂面から絶縁される、浮遊ゲートと、第１のチャネル領域の第２の部分に沿って延在する金属材料の選択ゲートであって、選択ゲートは、第１のフィンの第１及び第２の側面並びに頂面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに頂面から絶縁される、選択ゲートと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁されるポリシリコン材料の制御ゲートと、第１のソース領域に沿って延在し、かつ第１のソース領域から絶縁されるポリシリコン材料の消去ゲートと、を含む。論理デバイスは、第２のフィンに間隔をあけて配置された第２のソース領域及び第２のドレイン領域であって、第２のフィンの第２のチャネル領域は、第２のソース領域と第２のドレイン領域との間の第２のフィンの頂面及び対向する側面に沿って延在している、第２のソース領域及び第２のドレイン領域と、第２のチャネル領域に沿って延在する金属材料の第１の論理ゲートであって、第１の論理ゲートは、第２のフィンの第１及び第２の側面並びに頂面に沿って延在し、かつ第２のフィンの第１及び第２の側面並びに頂面から絶縁される、第１の論理ゲートと、を含む。

【0008】

メモリデバイスを形成する方法は、半導体基板の上面に複数の上向きに延在するフィンを形成するステップであって、フィンの各々は、互いに対向し、かつ頂面で終端する第１及び第２の側面を含む、形成するステップと、複数のフィンのうちの第１のフィンにメモリセルを形成するステップと、複数のフィンのうちの第２のフィンに論理デバイスを形成するステップと、を含む。メモリセルは、第１のフィンに間隔をあけて配置された第１のソース領域及び第１のドレイン領域を形成するステップであって、第１のフィンの第１のチャネル領域は、第１のソース領域と第１のドレイン領域との間の第１のフィンの頂面及び対向する側面に沿って延在している、ステップと、第１のチャネル領域の第１の部分に沿って延在するポリシリコン材料の浮遊ゲートを形成するステップであって、浮遊ゲートは、第１のフィンの第１及び第２の側面並びに頂面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに頂面から絶縁される、ステップと、第１のチャネル領域の第２の部分に沿って延在する金属材料の選択ゲートを形成するステップであって、選択ゲートは、第１のフィンの第１及び第２の側面並びに頂面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに頂面から絶縁される、ステップと、浮遊ゲートに沿って延在し、かつ浮遊ゲートにから絶縁されるポリシリコン材料の制御ゲートを形成するステップと、第１のソース領域に沿って延在し、かつ第１のソース領域から絶縁されるポリシリコンの消去ゲートを形成するステップと、によって形成される。論理デバイスは、第２のフィンに間隔をあけて配置された第２のソース領域及び第２のドレイン領域を形成するステップであって、第２のフィンの第２のチャネル領域は、第２のソース領域と第２のドレイン領域との間の第２のフィンの頂面及び対向する側面に沿って延在している、ステップと、第２のチャネル領域に沿って延在する金属材料の第１の論理ゲートを形成するステップであって、第１の論理ゲートは、第２のフィンの第１及び第２の側面並びに頂面に沿って延在し、かつ第２のフィンの第１及び第２の側面並びに頂面から絶縁さる、ステップと、によって形成される。

【0009】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0010】

【0011】

【0012】

【0013】

【0014】

【0015】

【図面の簡単な説明】

【0016】

【図1】従来の不揮発性メモリセルの横断面図である。

【図2】他の図の様々な断面図方向を示すメモリエリアの上面図である。

【図3A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図3B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図4A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図4B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図5A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図5B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図6A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図6B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図7A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図7B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図8A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図8B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図9A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図9B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図9C】基板の垂直及び水平に延在するフィンを示すメモリエリアの上面図である。

【図10A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図10B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図11A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図11B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図11C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図11D】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図12A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図12B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図12C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図12D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図12E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図13A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図13B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図13C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図13D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図13E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図14A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図14B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図14C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図14D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図14E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図15A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図15B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図15C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図15D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図15E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図16A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図16B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図16C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図16D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図16E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図17A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図17B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図17C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図17D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図17E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図18A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図18B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図18C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図18D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図18E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図19A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図19B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図19C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図19D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図19E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図20A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図20B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図20C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図20D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図20E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図21】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図22A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図22B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図22C】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図22D】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図23A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図23B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図24A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図24B】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図25A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図25B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図25C】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図26A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図26B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図27A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図27B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図28A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図28B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図29A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図29B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図30A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図30B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図31A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図31B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図32A】本発明のメモリデバイスを形成する際のステップを示す、メモリエリアの異なる断面位置及び方向の横断面図である。

【図32B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図33A】本発明の代替実施形態によるメモリデバイスを形成する際のステップを示すメモリエリアの横断面図である。

【図33B】本発明の代替実施形態によるメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図34A】本発明の代替実施形態によるメモリデバイスを形成する際のステップを示すメモリエリアの横断面図である。

【図34B】本発明の代替実施形態によるメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【発明を実施するための形態】

【0017】

本実施形態は、各々が４つのゲート、すなわち、浮遊ゲート２８、制御ゲート３０、選択ゲート３２、及び消去ゲート３４を有するＦｉｎ－ＦＥＴ分割ゲート型メモリセルを有するメモリデバイスを可能にする。Ｆｉｎ－ＦＥＴ論理デバイスは、メモリセルと同じ基板に形成される。図２は、基板のメモリエリアのメモリセルのミラーペアの構成を示す上面図である。メモリセルのミラーペアは、共通ソース領域３６（すなわち、基板の第１の導電型とは異なる第２の導電型を有する基板の領域）を共有し、（第２の導電型の）ドレイン領域３８は、隣接するメモリセルのペア（図示せず）間で共有される。この基板は、半導体基板４２の上面の交差フィン形状部分４０及び４１を含む。これらのメモリセルは、フィン形状部分４０に形成される。図２は、順次説明される図の断面図方向ａ、ｂ、ｃ、ｄ、及びｅを更に示す。

【0018】

製造プロセスは、半導体基板４２の異なるエリアを選択的に注入することによって開始される。基板４２の様々なエリアが図３Ａ及び図３Ｂに示されており（すなわち、図３Ａ及び図３Ｂは、同一の基板４２の異なるエリアを示している）、基板は、メモリセル及び論理デバイスに関連する４つのエリア、すなわち、（メモリセルが形成される）メモリエリア４２ａと、（高電圧論理デバイスが形成される）ＨＶエリア４２ｂと、（コア論理デバイスが形成される）論理コアエリア４２ｃと、（入力／出力論理デバイスが形成される）論理ＩＯエリア４２ｄと、を有する。エリア４２ｂ、４２ｃ、及び４２ｄは、本明細書では、論理エリアと総称される。好ましくは、選択的な注入は、１つ以上の注入ステップ（例えば、このエリアに形成された高電圧論理デバイスのソースからドレインへの漏出を防止するアンチパンチスルー注入）に晒されるＨＶエリア４２ｂを除いて、マスキング材料で基板を覆うことによって開始される。これをメモリエリア４２ａに対して繰り返すことができる（例えば、マスキング材料で他のエリアを覆い、このエリアに形成されたメモリセルのソースからドレインへの漏出を防止するアンチパンチスルー注入を実行する）。

【0019】

次いで、図４Ａ及び図４Ｂに示すように、基板４２のメモリエリア４２ａの上面は、基板の論理エリアと比べて、陥凹している（下がっている）。これは、好ましくは、基板４２に材料層（例えば、窒化ケイ素）を形成し、続いて、マスキングステップ（すなわち、フォトレジスト堆積、選択的フォトリソグラフィ露光、及び選択的フォトレジスト除去）を行い、論理エリアの窒化ケイ素にフォトレジストを残すが、メモリエリア４２ａに窒化ケイ素を露出させたままにすることによって行われる。窒化ケイ素エッチングを使用して、基板面を露出させたまま、メモリエリア４２ａから窒化ケイ素を除去する。フォトレジスト除去後、基板４２の露出部分（メモリエリア４２ａ）を酸化させ、続いて、基板の酸化部分を除去するための湿式酸化物エッチングが続き、基板の頂部を効果的に除去する（その上面を効果的に下げる／陥凹させる）。これらのステップは、所望のレベルの表面凹部Ｒが達成されるまで（例えば、３００～５００ｎｍ）、繰り返すことができる。次いで、窒化物エッチングを使用して、論理エリアから窒化物を除去する。

【0020】

次いで、フィンが、基板上面に形成される。具体的には、交差するフィンが、メモリエリア４２ａに形成され、一方では、並列フィンが、論理エリアに形成される。二酸化ケイ素（酸化物）層４６は、基板４２の４つのエリア（メモリエリア４２ａ、ＨＶエリア４２ｂ、論理コアエリア４２ｃ、及び論理ＩＯエリア４２ｄ）全ての上面に形成される。酸化物層４６に窒化ケイ素（窒化物）層４８が形成される。ハードマスク材料（例えば、アモルファスカーボン）５０が、窒化物層４８に形成される。図５Ａ及び図５Ｂに示すように、フォトレジスト５２が、ハードマスク材料５０に形成され、マスキングステップを使用してパターン形成されて、ハードマスク材料５０の交差するストリップのグリッドを露出させる。図６Ａ及び図６Ｂ（フォトレジスト除去後）に示すように、エッチングを実行して、ハードマスク材料の露出部分を除去し、ハードマスク材料５０のストリップを残す。

【0021】

酸化物層５４が、構造体の上方に形成される。図７Ａ及び図７Ｂに示すように、この層は、論理エリアでのハードマスク材料のストリップ間の間隔がメモリエリア４２ａでの間隔よりも大きいため、論理エリアにおいて共形である（メモリエリアではこの層によりハードマスク材料ストリップ間の空間が埋められる）。続いて、異方性酸化物エッチングを行い、これにより、十分に間隔をあけて配置されたハードマスクストリップの垂直な側壁に酸化物のスペーサを残す。図８Ａ及び図８Ｂに示すように、カーボン湿式ストリップエッチングを使用して、カーボンのハードマスク材料を除去する。メモリエリア４２ａでの図６Ａのハードマスク材料５０の２つの隣接するパターンの間の間隔は、図８Ａに示すように合併されたスペーサを形成するために、酸化物層５４の２倍以下の厚さであることが好ましい。フォトレジストが、構造体の上方に形成及びパターン形成されて、メモリエリア４２ａの交互の酸化物スペーサ／ブロック及び、場合によっては、論理エリアのいくつかの酸化物スペーサを覆うフォトレジストのストリップを残す。次いで、酸化物エッチングを使用して、フォトレジストによって露出されたままの酸化物スペーサを除去する。フォトレジストを除去した後、次いで、１つ以上のエッチングを実行して、残りの酸化物スペーサの直下には存在しない、基板４２の窒化物４８、酸化物４６、及び上部の部分を除去し、その結果として、図９Ａ～図９Ｂ（酸化物スペーサの除去後）に示すように、基板に延在するトレンチ５６の形成が得られ、隣接するトレンチ５６の間に、基板４２の薄いフィン構造体５８が残る。フィン５８は、メモリエリア４２ａの垂直（縦列）方向及び水平（横列）方向の両方に延在する（すなわち、それらは、上述したフィン４０及び４１と同じである）。図９Ｃは、メモリエリア４２ａの上面図を示し、そこでは、フィン５８が、グリッドパターン状に横列方向及び縦列方向に延在する（すなわち、縦列方向に延在する長さを有する、垂直に延在するフィンが、横列方向に延在する長さを有する、水平に延在するフィンと、グリッドのような様式で交差する）。メモリエリア４２ａでは、各フィン５８の最終幅は、ほぼ１０～５０ｎｍであり得る。

【0022】

図９Ｂは、ＨＶエリア４２ｂ、論理コアエリア４２ｃ、及び論理ＩＯエリア４２ｄの各々に１つのフィン５８のみを示し、図９Ａは、メモリエリア４２ａに２つのフィン５８のみを示しているが、多くの複数のフィンが、各エリアに形成されている。図示されていないが、フィン間の間隔は、エリアに基づいて変化する。例えば、論理コアエリア４２ｃの隣接するフィンの間の距離は、好ましくは、メモリエリア４２ａの隣接するフィンを分離する距離よりも小さい。絶縁材６０（例えば、酸化物）が、構造体の上方に形成され（酸化物６０でトレンチ５６を充填することを含む）、続いて、酸化物平坦化（例えば、ＣＭＰ）が行われ、窒化物４８の頂部の上方の酸化物６０の任意の部分を除去する。ハードマスク層（例えば、窒化物）６２が、論理エリアの上方に形成されるが、メモリエリア４２ａの上方には形成されない。次いで、酸化物エッチングを使用して、メモリエリア４２ａの酸化物６０を陥凹させる（すなわち、同酸化物の上部を除去する）。その結果得られた構造体を、図１０Ａ及び図１０Ｂに示す。

【0023】

メモリエリア４２ａのフィン５８の頂部にある窒化物４８及び酸化物４６が、窒化物及び酸化物エッチングで除去される（論理エリアの窒化物層６２を保護するためのフォトレジストを使用して）。フォトレジスト除去後、次いで、酸化物層６４が、メモリエリア４２ａの各フィン５８の２つの側面及び頂面に形成される（例えば、酸化によって）。次いで、図１１Ａ～図１１Ｄに示すように、ポリシリコン（ポリ）６６が、構造体（酸化物６４を含む）に形成される。次いで、ポリ層６６のｉｎ－ｓｉｔｕドーピングが実行される。図１２Ａ～図１２Ｅに示すように、マスキングステップ及びポリエッチングが実行されて、メモリエリア４２ａ（各フィン５８の間）のトレンチ５６の底部にあるポリ層６６の選択された部分を除去する。絶縁層６７（例えば、酸化物－窒化物－酸化物の副層を有するＯＮＯ（oxide-nitride-oxide sublayers））が、構造体に形成される。次いで、ポリシリコン６８の厚い層が、ＯＮＯ層６７（ｉｎ－ｓｉｔｕドーピングの対象となり得る）に形成される。次いで、ハードマスク層６９（例えば、アモルファスカーボン又は窒化物）が、ポリ層６８に形成される。その結果得られた構造体が、図１３Ａ～図１３Ｅに示されている。

【0024】

図１４Ａ～図１４Ｅに示すように、マスキングステップ及び１つ以上のエッチングが実行されて、メモリエリア４２ａのフィン５８の頂部に沿って、ハードマスク層６９、ポリ層６８、及びＯＮＯ層６７のうちの選択された部分を除去し、メモリエリア４２ａの各フィン５８の頂面には、ゲートスタック構造体のペア（スタックＳ１及びＳ２）が残る（これは、ポリブロック６８ａ及び絶縁ブロック６９ａを含む）。

【0025】

マスキングステップを使用して、スタックＳ１／Ｓ２のペア間のメモリエリア４２ａの部分をフォトレジストで覆い、続いて、メモリエリア４２ａのスタックＳ１／Ｓ２の外側に隣接するポリ層６６の露出部分を除去するポリエッチングを行う。別個のマスキング及びエッチングプロセスを使用して、論理エリアからハードマスク層６９、ポリ層６８及び６６、並びにＯＮＯ層６７を除去する。図１５Ａ～図１５Ｅは、このようにして得られた構造体を示す（フォトレジスト除去後）。

【0026】

高温酸化物（ＨＴＯ）堆積及びアニールが実行されて、ゲートスタックＳ１及びＳ２の側面に沿って、酸化物層７０を形成する。窒化物堆積及びエッチングが実行されて、酸化物層７０に沿って、窒化物層７１を形成する。犠牲酸化物スペーサ７２が、酸化物の堆積及びエッチングにより、窒化物層７１に沿って形成される。その結果得られた構造体を、図１６Ａ～図１６Ｅに示す。図１７Ａ～図１７Ｅに示すように、ポリエッチングを使用して、浮遊ゲートポリ層６６の露出部分を除去する（メモリエリア４２ａのスタックＳ１とスタックＳ２との間から）。フォトレジスト７４は、マスキングステップを使用してゲートスタックペアＳ１及びＳ２の各々の間に形成される。次いで、図１８Ａ～図１８Ｅに示すように、ワード線Ｖｔ（ＷＬＶＴ）注入が実行され、続いて、スタックペアＳ１及びＳ２の外側の酸化物スペーサ７２を除去する酸化物エッチングが行われる（酸化物６０の露出部分をわずかに陥凹させる）。

【0027】

フォトレジスト除去後、マスキングステップを使用して、メモリエリア４２ａをフォトレジストで覆い、窒化物エッチングを使用して、論理エリアを覆う窒化物層６２を除去する。フォトレジスト除去後、マスキングステップを使用して、ＨＶエリア４２ｂ以外の構造体をフォトレジストで覆い、そのＨＶエリアは、酸化物及び窒化物エッチングの対象となって、フィン５８の窒化物４８及び酸化物４６を除去し、そしてフィン５８の両側の酸化物６０を陥凹させる。次いで、図１９Ａ～図１９Ｅに示すように、酸化物層８０が、ＨＶエリア４２ｂで（例えば、急速熱酸化ＲＴＯ＋ＨＴＯ及びアニール）、及びメモリエリア４２ａで、露出したフィン５８に形成される。

【0028】

マスキングステップを使用して、メモリエリア４２ａのゲートスタックペアＳ１及びＳ２の各々の間のエリア以外の構造体をフォトレジストで覆う。ゲートスタックペアＳ１及びＳ２の各々の間の基板で、注入が実行される（すなわち、ソース線ＳＬ、すなわち、ｂ断面で示されるようなソース領域３６、並びにａ断面及びｃ断面に示されるような水平／横列方向に延在するフィン５８のソース線を形成するためのソース線注入）。次いで、図２０Ａ～図２０Ｅに示すように（フォトレジスト除去後）、酸化物エッチングを使用して、その同じ領域の酸化物８０及び７２を除去し、続いて、ポリ層６６の露出した面、並びにゲートスタックＳ１及びＳ２の内側の側壁にトンネル酸化物層８４を形成する（例えば、湿式又は部分的湿式の堆積によって、基板の酸化物を厚くし、続いて、ＨＴＯの堆積によって、ポリ層６６に所望の厚さを達成し、アニールする）。

【0029】

図２１（フォトレジスト除去後）に示すように、メモリエリア４２ａ及びＨＶエリア４２ｂは、フォトレジストによって覆われ、論理コアエリア４２ｃ及び論理ＩＯエリア４２ｄは、フィンの頂部の窒化物４８を除去するために窒化物エッチングに供され、フィンの頂部の酸化物４６を除去するために、かつ酸化物６０を陥凹させるために酸化物エッチングに供される。フォトレジスト除去前に、１つ以上の注入が実行される（この注入は、これらのエリアに形成された論理デバイスのソースからドレインへの漏出を防止することになるアンチパンチスルー注入を含むことが好ましい）。マスキングステップを使用して、メモリエリア４２ａ及び論理エリアのゲートスタックＳ１及びＳ２の各々の間のエリアをフォトレジストで覆う。次いで、図２２Ａ～図２２Ｄに示すように、酸化物エッチングを使用して、スタックＳ１／Ｓ２のペアの垂直外側表面に沿った露出酸化物、並びにスタックのペアの外側のフィン５８の頂部及び側面の露出酸化物を除去する。

【0030】

次いで、フォトレジストをメモリエリア４２ａ及びＨＶエリア４２ｂに形成し、続いて、論理コアエリア４２ｃ及び論理ＩＯエリア４２ｄの露出したフィン５８（及び基板４２の他の露出部分）に酸化物８６を形成する。論理コアエリア４２ｃ及び論理ＩＯエリア４２ｄのフィン５８の酸化物８６は、好ましくはＣＶＤによって形成され、ＨＶエリア４２ｂのフィン５８の酸化物８０よりも薄い。フォトレジスト除去後、図２３Ａ～図２３Ｂ（メモリエリア構造体の場合）に示すように、ポリ層８８が構造体の上方に形成される。図２４Ａ～図２４Ｂ（メモリエリア構造体の場合）に示すように、化学機械研磨（ＣＭＰ）を使用して、構造体の上部を除去し、平坦化する。マスキングステップ及びポリエッチングを使用して、隣接するゲートスタックペアの間のポリ層８８の一部を除去し、ゲートスタックＳ１及びＳ２の各々の間のポリブロック８８ａ、並びにゲートスタックＳ１及びＳ２の各ペアの外側部分のポリブロック８８ｂ及び８８ｃを残す。ポリエッチングはまた、論理エリアのポリ層８８の部分も除去し、フィン５８の上方にポリブロック８８ｄを残す。窒化物９０は、ポリブロック８８ａ～８８ｄの上方に形成される。結果として得られた構造体を図２５Ａ～図２５Ｃに示す（図２５Ｃは、例えば、メモリエリア４２ａでメモリセルが形成されるフィンと同じ方向に延在するフィンの頂部に沿った、論理コアエリア４２ｃの直交図を示す）。

【0031】

１つ以上の注入が実行されて、基板４２にメモリセル及び論理デバイスのためのソース領域及びドレイン領域を形成する。具体的には、メモリセルドレイン領域３８が、ポリブロック８８ｂ及び８８ｃに隣接するメモリエリア４２ａに形成され、論理ソース領域及び論理ドレイン領域９２／９４が、残りのポリブロック８８ｄに隣接するＨＶエリア４２ｂ、論理コアエリア４２ｃ、及び論理ＩＯエリア４２ｄに形成される。好ましくは、注入前に、これらの領域は、マスキングステップ及び酸化物エッチングを実行して、メモリドレイン領域及び論理ソース／ドレイン領域が形成される場所よりも上方に基板表面を露出させることによって強化される。エピタキシャル成長ステップを実行して、基板面にシリコン（Ｓｉ）又はシリコン炭素（ＳｉＣ）を成長させ、隆起したシリコン領域９６を基板面に残す。後続の注入は、図２６Ａ～図２６Ｂに示すように、メモリドレイン領域３８及び論理ソース／ドレイン領域９２／９４をこれらの隆起したシリコン領域９６に少なくとも部分的に形成する。

【0032】

窒化物の層９８を構造体の上方に形成する。絶縁材（ＩＬＤ酸化物）の厚い層１００を窒化物９８の上方に形成する。次いで、化学機械研磨を実行して、酸化物１００をポリブロック８８ａ／８８ｂ／８８ｃ／８８ｄの上方の窒化物９８の頂部レベルまで除去する（すなわち、窒化物９８をエッチングストップとして使用する）。酸化物エッチングバックを使用して、図２７Ａ～図２７Ｂに示すように、酸化物１００の上面を、露出した窒化物の上面より下に陥凹させる。フォトレジスト１０２を構造体の上方に形成し、続いて、ポリブロック８８ｂ／８８ｃ／８８ｄの上方のフォトレジスト１０２の部分を除去するマスキングステップを行う。次に、図２８Ａ～図２８Ｂに示すように、窒化物エッチングを実行して、ポリブロック８８ｂ／８８ｃ／８８ｄを露出させる。次いで、図２９Ａ～図２９Ｂに示すように、ポリエッチングを使用して、露出したポリブロック８８ｂ／８８ｃ／８８ｄを除去し、トレンチ１０４が後に残る。論理エリアのポリブロック８８ｄの除去によって露出した基板フィンの酸化物層（トレンチ１０４の底部）は、任意選択的に、この時点で除去及び／又は置換することができる（メモリエリア４２ａの対応する酸化物を保護するためにフォトレジストを使用する）。薄い酸化物層１０６（界面層（ＩＬ））をトレンチ１０４の底部に形成する。高Ｋ誘電材料の層１０８（すなわち、ＨｆＯ₂、ＺｒＯ₂、ＴｉＯ₂、Ｔａ₂Ｏ₅などの酸化物又は他の適切な材料の比誘電率Ｋよりも大きい比誘電率Ｋを有する）をトレンチ１０４の酸化物層１０６に形成する。次いで、金属材料のブロック１１０をトレンチ１０４に形成する（例えば、金属堆積及びＣＭＰによって）。次いで、構造体に窒化物層１１２を形成する。結果として得られた構造体を図３０Ａ～図３０Ｂに示す。

【0033】

絶縁体（例えば、ＩＬＤ酸化物）の層１１４を構造体の上方に形成し、（例えば、ＣＭＰによって）平坦化する。ドレイン領域３８、金属ブロック１１０、並びにポリブロック８８ａ及び６８ａまで延在し、かつこれらを露出させるコンタクトホールを絶縁材１１４に形成する。次いで、図３１Ａ～図３１Ｂに示すように、コンタクトホールに金属を充填して、ドレイン領域３８、金属ブロック１１０、並びにポリブロック８８ａ及び６８ａに電気的に接続された金属接点１１６を形成する。

【0034】

メモリエリア４２ａのフィン５８の最終的な構造体を図３２Ａに示す。メモリセルのペアが、各フィン５８に沿って、端から端まで形成される。各メモリセルは、ソース領域３６とドレイン領域３８との間に延在する、基板のチャネル領域１１８（すなわち、ソース領域３６とドレイン領域３８との間のフィン５８の２つの側面、及び頂面に沿った、基板のそれらの部分）を含む。ポリブロック６６ａは浮遊ゲート２８であり、チャネル領域１１８の第１の部分の上方に配設され、かつチャネル領域１１８の第１の部分から絶縁される。ポリブロック６８ａは制御ゲート３０であり、浮遊ゲート２８の上方に延在し、かつ浮遊ゲート２８から絶縁される。制御ゲート３０の隣の金属ブロック１１０は各々、選択ゲート３２であり、それらの各々は、チャネル領域１１８の第２の部分の上方に配設され、かつチャネル領域１１８の第２の部分から絶縁される。ポリブロック８８ａは消去ゲート３４であり、浮遊ゲート２８のペアに隣接し、かつ浮遊ゲート２８のペアから絶縁され、ソース領域３６の上方に存在し、かつソース領域３６から絶縁される。消去ゲート３４は、浮遊ゲートのうちの１つの角部に各々面する切り欠きのペアを含む。フィン５８は、２つの対向する側面、及び頂面を有する。浮遊ゲート２８は、フィン５８の周りを取り囲み、その結果、フィン５８の対向する両方の側面、及びその頂面に隣接し、かつフィン５８の対向する両方の側面、及びその頂面から絶縁される。選択ゲート３２はまた、フィン５８の周りも取り囲み、その結果、フィン５８の対向する両方の側面、及びその頂面に隣接し、かつフィン５８の対向する両方の側面、及びその頂面から絶縁される。したがって、本構成の１つの利点は、チャネル領域１１８の表面積が、平坦なチャネル領域にわたって、等しいサイズのメモリセルに対してサイズが大きい（すなわち、浮遊ゲートと、選択ゲートと、基板との間の表面重なり量が、これらの要素によって占有される基板の水平面積よりも大きい）ことである。

【0035】

ＨＶエリア４２ｂ、論理コアエリア４２ｃ、及び論理ＩＯエリア４２ｄのフィン５８の上部及び周りの最終的な構造体は、各ゲートが各々のフィン５８の周りを取り囲み、その結果、そのゲートが、フィン５８の対向する両方の側面、及び頂面に隣接し、かつフィン５８の対向する両方の側面、及び頂面から絶縁されるという点で、同様である。したがって、本構成の別の利点は、論理デバイスの各々のチャネル領域の表面積が、平坦なチャネル領域にわたって、等しいサイズの論理デバイスに対してサイズが大きい（すなわち、論理ゲートと基板との間の表面重なり量が、この要素によって占有される基板の水平面積よりも大きい）ことである。例えば、論理コアエリア４２ｃの最終構造体を図３２Ｂに示す。各論理デバイスは、ソース領域９２とドレイン領域９４との間に延在する、基板のチャネル領域１２０（すなわち、ソース領域９２とドレイン領域９４との間のフィン５８の２つの側面、及び頂面に沿った、基板のそれらの部分）を含む。金属ブロック１１０は、チャネル領域１２０の上方に配設され、かつチャネル領域１２０から絶縁される（かつその導電性を制御する）論理ゲート１２２である。

【0036】

メモリエリア４２ａのメモリセルに関する例示的な動作電圧の２つの別個の非限定的なセットを以下の表１及び表２に提供する。
表１

【表1】

表２

【表2】

【0037】

代替実施形態では、図３３Ａ及び図３３Ｂに示すように、図４Ａ及び図４Ｂに関して上述したような基板の上面を陥凹させることは省略することができ、その結果、メモリエリア及び論理エリアに最初に形成されたフィン５８は、互いに同じ高さである。次いで、メモリエリア４２ａの酸化物６０を陥凹させることの前、その間、又はその後のいずれかに、図３４Ａ及び図３４Ｂに示すように、メモリエリア４２ａのフィン５８の頂部をシリコンエッチングによって除去し、メモリエリア４２ａのフィン５８の高さを論理エリアのフィン５８の高さに対して量Ｒだけ効果的に低減する。メモリエリア４２ａの低減された高さのフィン５８にメモリセルを形成することは、同様に、論理デバイスゲートの上面と同じ高さで上面を有する、より高いメモリセルゲートをもたらす。

【0038】

本発明の異なる特徴からの多くの利点がある。選択ゲート３２及び論理ゲート１２２のために高Ｋ誘電体及び金属を使用することは、セル及び論理デバイスのサイズを増大させることなく、導電性及び性能を増大させ（実際には、メモリセルのサイズの縮小を助ける）、その一方で、消去ゲート３４及び浮遊ゲート２８のためにポリシリコンを使用することは、これら２つのゲート間の重要なトンネリング性能の制御を維持する。フィン５８の頂面及び両側面の周りを取り囲む共形ゲートが、メモリエリア４２ａ（すなわち、浮遊ゲート、消去ゲート、及び選択ゲート）及び論理エリア（すなわち、論理ゲート）の両方に形成され、結合表面積を損なうことなくサイズを更に縮小させることができる。更に、メモリエリア４２ａのフィンを陥凹させることによって、完成したメモリセル及び論理デバイスの頂部は、メモリセルのゲートスタックが論理デバイスの論理ゲートよりも高い場合であっても、互いにほぼ等しく（すなわち、メモリセルの選択ゲート及び消去ゲートの頂部は、論理領域の論理ゲートの頂部と同じ高さである）、これは、製造性を向上させる。加えて、メモリセル及び最大３つの異なる型の論理デバイスは全て、同じ半導体基板のフィン形基板構造体に形成され、各メモリセルは、単一のフィンに形成され、各論理デバイスは、単一のフィンに形成され、フィン間の間隔の低減を可能にする。ソース線ＳＬの各々は、水平に延在するフィン５８のうちの１つに沿って、かつメモリセルの横列を通って延在し、隣接するセル間の分離領域を横切って（横列方向に）延在する連続的なソース線を提供する。これにより、セルをより小さなサイズに縮小することが可能になり、その理由は、この構成により、メモリセルの各ペアのソース線接点を形成する必要性を回避するからである。逆に、フィンに沿って延在する連続的なソース線は、周期的なストラップ接点（例えば、３２個又は６４個の縦列毎に）を通してストラップに電気的に接続することができる。縦列毎に１つではなく、３２個又は６４個の縦列毎の接点を有することによって、そのサイズは、メモリサイズであり、したがって、メモリセルのメモリアレイを劇的に低減することができる。制御ゲート３０の上方の窒化物６９ａは、位置合わせの問題を低減し、後続の処理中にスタックゲート構造体（制御ゲート３０及び浮遊ゲート２８を含む）を保護するのに役立つ。最後に、消去ゲート３４及びスタックＳ１／Ｓ２の上方の窒化物９０は、ダミーポリブロック８８ｂ／８８ｃ／８８ｄが除去され、高Ｋ誘電体及び金属（ＨＫＭＧ）と置換される間、これらの構造体を保護する。

【0039】

本発明は、上記に説明され、かつ本明細書に例証された実施形態（複数可）に限定されるものではなく、それらの実施形態によって維持される任意の特許請求の範囲に属する任意又は全ての変形例も包含することが理解され得る。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものと見なされるべきではない。更に、全ての方法ステップを、例証した厳密な順序で実行する必要はない。フィンは、メモリエリアと論理エリアとの間に連続的に延在することができる。例えば、メモリエリア４２ａ（メモリセルが形成される）の１つ以上のフィンは、メモリエリア４２ａから論理エリア（論理デバイスが形成される）へと連続的に延在することができ、この場合、メモリデバイス及び論理デバイスを同じ連続的に形成されたフィンに形成することができる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0040】

本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】

【図11D】

【図12A】

【図12B】

【図12C】

【図12D】

【図12E】

【図13A】

【図13B】

【図13C】

【図13D】

【図13E】

【図14A】

【図14B】

【図14C】

【図14D】

【図14E】

【図15A】

【図15B】

【図15C】

【図15D】

【図15E】

【図16A】

【図16B】

【図16C】

【図16D】

【図16E】

【図17A】

【図17B】

【図17C】

【図17D】

【図17E】

【図18A】

【図18B】

【図18C】

【図18D】

【図18E】

【図19A】

【図19B】

【図19C】

【図19D】

【図19E】

【図20A】

【図20B】

【図20C】

【図20D】

【図20E】

【図21】

【図22A】

【図22B】

【図22C】

【図22D】

【図23A】

【図23B】

【図24A】

【図24B】

【図25A】

【図25B】

【図25C】

【図26A】

【図26B】

【図27A】

【図27B】

【図28A】

【図28B】

【図29A】

【図29B】

【図30A】

【図30B】

【図31A】

【図31B】

【図32A】

【図32B】

【図33A】

【図33B】

【図34A】

【図34B】

【国際調査報告】