特表 2022-511752 逐次除去リスト複合器に対するハードウエア複雑度低減技術

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-02-01

(54)【発明の名称】逐次除去リスト複合器に対するハードウエア複雑度低減技術

(51)【国際特許分類】

   H03M 13/13 20060101AFI20220125BHJP

   H03M 13/45 20060101ALI20220125BHJP

【ＦＩ】

H03M13/13

H03M13/45

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021529062

(86)(22)【出願日】2018-11-23

(85)【翻訳文提出日】2021-06-07

(86)【国際出願番号】 TR2018050718

(87)【国際公開番号】W WO2020106230

(87)【国際公開日】2020-05-28

(81)【指定国・地域】

(71)【出願人】

【識別番号】514023586

【氏名又は名称】アセルサン・エレクトロニク・サナイ・ヴェ・ティジャレット・アノニム・シルケティ

【氏名又は名称原語表記】Ａｓｅｌｓａｎ Ｅｌｅｋｔｒｏｎｉｋ Ｓａｎａｙｉ ｖｅ Ｔｉｃａｒｅｔ Ａｎｏｎｉｍ Ｓｉｒｋｅｔｉ

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100192924

【弁理士】

【氏名又は名称】石井 裕充

(72)【発明者】

【氏名】オヌル ディズダール

【テーマコード（参考）】

5J065

【Ｆターム（参考）】

5J065AB01

5J065AC02

5J065AD03

5J065AE06

5J065AG05

(57)【要約】

本発明は、逐次除去リスト復号器（ＳＣＬ）に対するハードウエア複雑度低減方法を開示する。ＳＣＬ復号のパスプルーニング段階では、従来のＳＣＬアルゴリズムと同様に、２Ｌ個の候補経路の中から最小のパスメトリックを有するＬ個の経路が存続候補経路として選択される。さらに、Ｌ個の存続候補経路の経路インデックスは、分類器モジュールの出力においてインデックスに従った分類方法で提供される。パスプルーニング後、Ｌ対１の多重化装置の代わりに、（Ｌ／２＋１)対１の多重化装置が、経路の専用のレジスタに記憶された任意の要求される素子のコピーの動作を実行するために配置される。

【特許請求の範囲】

【請求項1】

逐次除去リスト復号方法であって、
情報ビットが復号されるとき、各経路を２個の候補経路に分割するステップと、
各候補経路のパスメトリックを計算するステップと、
候補経路の部分集合を、さらなる計算のために存続候補経路として選択するステップであって、
候補経路の数がＬ個未満である場合、すべての候補経路は存続し、
候補経路の数がＬ個を超える場合、ＳＣＬ復号器は、最小のパスメトリックを有するＬ個の経路が存続候補経路として選択されるパスプルーニングを実行する、ステップと、
を含み、
２Ｌ個の候補パスメトリックを分類し、Ｌ個の存続候補経路も経路インデックスに従って分類されるステップと、
Ｌ個の存続候補経路の分類された経路インデックスに従って、パスプルーニング後に、各経路の記憶素子をコピーするステップと、
を含むことを特徴とする方法。

【請求項2】

請求項１に記載の逐次除去リスト復号方法において、前記分類の動作は昇順に行われる、方法。

【請求項3】

請求項１に記載の逐次除去リスト復号方法において、前記分類の動作は降順で行われる、方法。

【請求項4】

請求項１に記載の逐次除去リスト復号方法において、前記パスプルーニングの処理は、
前記経路が少なくとも１個の存続経路を持たない場合、経路を終了するステップと、
前記経路が正確に２個の存続経路を持つ場合、経路を複製するステップと、
前記経路が正確に１個の存続経路を持つ場合、経路を継続するステップと、
を含む、方法。

【請求項5】

逐次除去リスト復号器であって、
分類器モジュール（４００）であって、２Ｌ個の候補パスメトリックに分類の動作を実行し、Ｌ個の存続候補経路も経路インデックスに従って分類されるように構成される、分類器モジュール（４００）と、
少なくとも１個の多重化装置バンク（５００）であって、総数Ｌ個の（Ｌ／２＋１）対１の多重化装置が配置され、Ｌ個の存続候補経路の分類された経路インデックスに従って、パスプルーニング後に、各経路の記憶素子をコピーするように構成される、多重化装置バンク（５００）と、
を含むことを特徴とする、復号器。

【請求項6】

請求項５に記載の逐次除去リスト復号器において、前記分類器モジュール（４００）は昇順に分類の動作を実行する、復号器。

【請求項7】

請求項５に記載の逐次除去リスト復号器において、前記分類器モジュール（４００）は降順に分類の動作を実行する、復号器。

【請求項8】

請求項５に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路の中間ＬＬＲ値をコピーするように構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有する、復号器。

【請求項9】

請求項５に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路のポインタレジスタをコピーするように構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有する、復号器。

【請求項10】

請求項５に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路の部分和のビットをコピーするように構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有する、復号器。

【請求項11】

請求項５に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路の復号ビットを構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有する、復号器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は通信の分野に関連し、特に、ポーラ符号に対する復号器の構造に関連する。

【背景技術】

【0002】

ポーラ符号は、エルデル・アルカンによって、任意の対称二元入力離散無記憶通信路（Ｂ―ＤＭＣ）のシャノンの通信路容量を達成することが証明された線形ブロック符号法である。

【0003】

ポーラ符号のブロック長はＮ＝２ⁿで表され、ここでｎは正の整数である。長さＮの符号化されていないビットベクトルは、情報ビットと凍結ビットとから成る。情報ビット数はＫで表される。凍結ビット数はＮ－Ｋで与えられる。符号化率は、Ｒ＝Ｋ／Ｎで表される。

【0004】

汎用Ｎの場合、ポーラ符号の符号化演算は、次の数１のようにベクトル行列乗算形式で書かれることができる。

【数1】

はカーネル行列Ｆの第ｍのクロネッカー乗であり、行列Ｂ_Nは長さＮのベクトルに対するビット反転行列である。整数ｋ∈{0,...,Ｎ－１}の二進表現が(i₀,...,i_n-1)によって表される場合、長さＮのベクトルａとｂとの要素は、ａ＝ｂＢ_Nであれば関係ａ_{(i0,...,in-1)}=ｂ_{(in-1,...,i0)}である。ポーラ符号は、ビット反転演算を用いて、または用いずに定義されることができる。

【0005】

ポーラ符号の構築のために、ビット通信路の信頼性は決定される。最も信頼性の高いＫ通信路はＫ情報ビットに予約される。既知のビット値は残りのＮ－Ｋ凍結ビット通信路に割り当てられる。符号化されていないビットベクトル内の情報ビットの位置は集合Ａの要素である。符号化されていないビットベクトル内の凍結ビットの位置は集合Ａ^cの要素である。

【0006】

ポーラ符号を復号するためにいくつかの復号方法が採用される。復号方法の例は、逐次除去（ＳＣ）復号と逐次除去リスト（ＳＣＬ）復号とである。

【0007】

ＳＣは、ビットが順次、一度に１つずつ復号される低複雑度アルゴリズムである。ＳＣ復号器は、通信路観測値と凍結ビット位置とを入力として受け取り、ビット推定値を計算する。通信路観測は、硬判定（ビット）または軟判定において行われることができる。例示的な実施形態では、軟判定形式は、数２のように定義される対数尤度比(ＬＬＲ)である。

【数2】

ＳＣ復号では、ビット決定が数３の擬似コードに従って行われる。

【数3】

【0008】

ＳＣ復号器は複雑度次数０（Ｎｌｏｇ₂Ｎ）を有する。ＳＣ復号器の完全な並列実装は、２Ｎ―２待ち時間を有する。

【0009】

ＳＣＬ復号アルゴリズムは、ＳＣ復号アルゴリズムに基づいている。ＳＣＬ復号器はＳＣ復号器よりも高い複雑度を有しながら、ＳＣ復号器よりも良好な誤り性能を実現する。

【0010】

ＳＣＬ復号器の実装における記憶素子は、Ｌ個の経路の各々の中間ＬＬＲ値と復号ビットと部分和とを記憶するために使用されることができる。記憶素子は、ハードウエア構成に応じて、レジスタまたはＲＡＭブロックとすることができる。たとえば、中間ＬＬＲ値は、記憶されるビットが大量であるため、通常、ＲＡＭブロックに記憶される。復号ビットと部分和のビットとは、中間ＬＬＲ値と同数のビットを必要としないため、構成によってはレジスタまたはＲＡＭブロックに記憶されることができる。

【0011】

ＳＣＬ復号器の実装は、パスプルーニング段階後に、各経路の記憶素子の内容のコピーを要求する。Ｌ対１の多重化装置はＬ個の経路の各々に対して使用される。多重化装置の入力幅は記憶素子の幅に等しい。例えば、復号ビットがＮビットレジスタに記憶されるハードウエア設計内では、Ｎビットの入力幅を有するＬ対１の多重化装置がＬ個の経路の各々のレジスタをコピーするために使用される。ＲＡＭブロックが記憶装置に使用される場合には、復号中に正しいＲＡＭブロックの内容にアクセスするために、ポインタレジスタを保持する方法が採用されることができる。その場合、ポインタレジスタの幅に等しい入力幅を有するＬ対１の多重化装置が、Ｌ個の経路の各々に対して要求される。

【0012】

ＳＣＬ複合器の実装におけるハードウエア複雑度の重要な部分は、多重化装置のブロックから生じる。説明した多重動作の複雑度を低減することにより、ＳＣＬ複合器構成全体の複雑度を低減することが期待される。

【0013】

従来技術において、ＫＲ１０１６００７５９Ｂ１と番号付けされた特許文献は、ＳＣＬポーラ復号器の併合処理演算を簡単にする方法と装置とを開示する。その装置は、ＸＯＲ演算を使用して多重化装置の選択信号を探す第１併合処理演算部（ＳＭ－ＰＥ１）と、復号を実行する最後の段階で符号ビットのみを使用して演算を実行する第２併合処理演算部（ＳＭ－ＰＥ２）とを含む。この文献では、多重化装置から生じるハードウエアの複雑度は開示されていない。

【0014】

ＵＳ２０１６０５６８４３Ａ１と番号付けされた特許出願文献は、ポーラ符号復号器のハードウエアの複雑度を低減する方法とシステムとを開示する。この文書は、要求される処理素子の数だけでなく、記憶素子の数と符号語を復号するために要求される段階の数との両方に関して、ポーラ符号復号器の複雑度を低減するために、構造と復号処理とを対処する。しかしながら、上記文献と同様に、この文献も多重化装置に関するハードウエア複雑度低減技術を開示していない。

【発明の概要】

【0015】

本発明は、ＳＣＬ復号器に対するハードウエア複雑度低減方法を提案する。この方法は、コピー動作に使用されるＬ個の入力数の多重化装置を低減することを提案する。ＳＣＬ復号のパスプルーニング段階では、２Ｌ個の候補経路の中から最小のパスメトリックを有するＬ個の経路が存続候補経路として選択される。さらに、Ｌ個の存続候補経路の経路インデックスは、分類器モジュールの出力においてインデックスに従った分類方法で提供される。パスプルーニング後、従来のＳＣＬ復号器で使用されるＬ対１の多重化装置の代わりに、（Ｌ／２＋１）対１の多重化装置は、連続経路および／または複製経路のレジスタに記憶された、任意の要求される素子のコピー動作を実行するために要求される。

【図面の簡単な説明】

【0016】

【図1】従来のＳＣＬ復号での決定手順のフローチャートを示す。

【図2】従来のＳＣＬ復号についての経路管理方法のフローチャートを示す。

【図3】従来のＳＣＬ復号器で配置された分類器（sorter）の概略図を示す。

【図4】従来のＳＣＬ復号器で配置された抽出器（extractor）の概略図を示す。

【図5】従来のＳＣＬ復号器で配置された多重化装置バンク（列）の概略図を示す。

【図6】本発明によって提案された分類器モジュールの概略図を示す。

【図7】本発明によって提案された多重化装置バンクの概略図を示す。

【発明を実施するための形態】

【0017】

<参照符号の説明>
１００．分類器モジュール
２００．抽出器モジュール
３００．多重化装置バンク
４００．分類器モジュール
５００．多重化装置バンク

【0018】

以下、本発明の実施の形態を添付の図面を用いて詳細に説明する。

【0019】

ＳＣＬ復号器は、誤り性能を改善するために、復号中にＬ個の経路を保持する。経路はＳＣ復号の判定段階中に形成され、そこで、ＳＣ復号器は硬判定を行い、ＳＣＬ復号器は代替の判定経路に分割される。ＳＣＬ復号における決定手順を図１に示す。

【0020】

第１のステップでは、既存経路が２個の候補経路に分割される。分割は、情報ビットが復号されるときに実行される。分割は、２個の候補経路に対するビット決定として「０」と「１」との両方のビット値を考慮することによって、実行される。

【0021】

第２のステップでは、パスメトリックは候補経路ごとに計算される。候補経路のパスメトリックは、候補経路が形成される既存経路のパスメトリックから計算される。

【0022】

最後のステップでは、候補経路の部分集合がさらなる計算のために存続候補経路として選択される。最大経路数はＬ個として定義される。候補経路数がＬ個未満であれば、全ての候補経路が残存する。候補経路の数がＬ個を超えると、ＳＣＬ復号器はパスプルーニングを実行する。パスプルーニングでは、最小のパスメトリックを有するＬ個の経路が存続候補経路として選択される。

【0023】

ＳＣＬ復号器における各既存経路はパスメトリックを有する。ＳＣＬ復号器における各候補経路もパスメトリックを有する。候補経路のパスメトリックは、候補経路が形成される既存経路のパスメトリックから計算される。

【0024】

ＳＣＬ復号器における各既存経路は中間ＬＬＲ値を有する。ＳＣＬ復号器における各候補経路も中間ＬＬＲ値を有する。候補経路の中間ＬＬＲ値は、候補経路が形成される既存のものと同じである。

【0025】

ＳＣＬ復号器における各既存経路は復号ビットを有する。ＳＣＬ復号器における各候補経路も復号ビットを有する。候補経路の復号ビットは、最も最近の復号ビットを除き、候補経路が形成される既存経路のものと同じである。

【0026】

ＳＣＬ復号器における各既存経路は部分和のビットを有する。ＳＣＬ復号器における各候補経路も部分和のビットを有する。候補経路の部分和のビットは、候補経路が形成される既存経路のものから計算される。

【0027】

パスプルーニングにより、新しい経路が既存経路から形成される。パスプルーニング後、図２に示すように、既存経路は、終了されるか、複製されるか、または存在し続けるか、のいずれかである。存続候補経路が既存経路から形成されない場合、既存経路は終了される。既存経路から形成される両方の候補経路が存続する場合、既存経路は複製される。既存経路から形成される１個の候補経路のみが存続する場合、既存経路は継続する。

【0028】

既存経路が終了された場合、その中間ＬＬＲ値と復号ビットと部分和のビットとは破棄される。既存経路が複製される場合、その中間ＬＬＲ値と復号ビットと部分和のビットとは、この経路から形成される、２個の存続する候補経路に複製される。既存経路が続く場合、その中間ＬＬＲ値と複製ビットと部分和のビットとは、この経路から形成される、存続する候補経路のものにコピーされる。

【0029】

従来のＳＣＬ復号器のハードウエア実装例では、パスプルーニングにおいて、分類器モジュール（１００）は２Ｌ個の候補経路のパスメトリックを昇順で分類する（図３）。分類器モジュール（１００）の出力において第１のＬ個のパスメトリックであるパスメトリックを有するＬ個の候補経路が、存続候補経路として選択される。Ｌ個の存続候補経路インデックスは、パスメトリックの昇順で分類される。

【0030】

従来のＳＣＬ復号器のハードウエア実装の別の例では、パスプルーニングにおいて、抽出器モジュール（２００）は２Ｌ個のパスメトリックのうちのＬ個の最小のパスメトリックを抽出する（図４）。抽出器モジュールの出力において第１のＬ個のパスメトリックであるパスメトリックを有するＬ個の候補経路は、存続候補経路として選択される。Ｌ個の存続候補経路インデックスは、パスメトリックの昇順で分類されない。

【0031】

従来のＳＣＬ復号器のハードウエア実装例では、各経路は専用の記憶素子と処理素子とを有する。パスプルーニング後、１個または２個の存続経路が形成される既存経路の中間ＬＬＲ値と部分和と復号ビットとは、専用の記憶素子から、特定の存続経路に割り当てられた専用の記憶素子にコピーされる必要がある。パスプルーニング後のコピー動作は、存続候補経路の順序付けに従って実行される。ここで、順序付けは、分類器または抽出器モジュールが存続候補経路を決定するために採用されるかどうかに依存する。

【0032】

分類器モジュール（１００）が採用される従来のＳＣＬ復号器のハードウエア実装例では、パスプルーニング後、１個または２個の存続経路が形成される既存経路の中間ＬＬＲ値と部分和と復号ビットとは、専用の記憶素子から、パスメトリックの昇順で分類されるＬ個の存続候補経路に割り当てられた専用の記憶素子にコピーされる。

【0033】

抽出器モジュール（２００）が採用される従来のＳＣＬ復号器のハードウエア実装の別の例では、パスプルーニング後に、１個または２個の存続経路が形成される既存経路の中間ＬＬＲ値と部分和と復号ビットとが、専用の記憶素子から、抽出器モジュール（２００）の出力における順序付けに従って分類されるＬ個の存続候補経路に割り当てられた専用の記憶素子にコピーされる。

【0034】

従来のＳＣＬ復号器のハードウエア実装では、Ｌ個の存続候補経路の分類された経路インデックスに従って、パスプルーニング後に、各経路の記憶素子をコピーするために、総数Ｌ個のＬ対１の多重化装置を有する少なくとも１つの多重化装置バンク（３００）が配置される（図５）。

【0035】

従来のＳＣＬ復号器のハードウエア実装例では、既存経路の中間ＬＬＲ値をコピーするために、総数Ｌ個のＬ対１の多重化装置を有する多重化装置バンク（３００）が要求される。ハードウエア実装例では、そのようなＬ対１の多重化装置の入力幅はＮＱビットである。ここで、Ｑは、中間ＬＬＲ値に対する量子化ビット数を表す。

【0036】

従来のＳＣＬ復号器のハードウエア実装の別の例では、中間ＬＬＲ ＲＡＭブロックを経路に対応づけるために、ポインタレジスタが採用される。総数Ｌ個のＬ対１の多重化装置を有する多重化装置バンク（３００）は、既存経路のポインタレジスタをコピーするために配置される。ハードウエア実装の例では、そのようなＬ対１の多重化装置の入力幅はｌｏｇ２Ｌ（ｌｏｇ２Ｎ－１）ビットである。

【0037】

従来のＳＣＬ復号器のハードウエア実装のさらに別の例では、既存経路の部分和のビットをコピーするために、総数Ｌ個のＬ対１の多重化装置を有する多重化装置バンク（３００）が配置される。ハードウエア実装の例では、そのようなＬ対１の多重化装置の入力はＮビットである。ハードウエア実装の別の例では、そのようなＬ対１の多重化装置の入力幅はＮ／２ビットである。

【0038】

従来のＳＣＬ復号器のハードウエア実装の別の例では、部分和ＲＡＭブロックを経路に対応づけるためにポインタが採用される。ポインタはレジスタに記憶される。既存経路のＬＬＲポインタをコピーするために、総数Ｌ個のＬ対１の多重化装置を有する多重化装置バンク（３００）が配置される。ハードウエア実装例では、そのようなＬ対１の多重化装置の入力幅はｌｏｇ２Ｌ（ｌｏｇ２Ｎ－１）ビットである。

【0039】

従来のＳＣＬ復号器のハードウエア実装例では、既存経路の復号ビットをコピーするために、総数Ｌ個のＬ対１の多重化装置を有する多重化装置バンク（３００）が配置される。ハードウエア実装例では、そのようなＬ対１の多重化装置の入力幅はＮビットである。別のハードウエア実装例では、そのようなＬ対１の多重化装置の入力幅はＫビットである。

【0040】

従来のＳＣＬ復号器のハードウエア実装例では、各経路の中間ＬＬＲ値がＲＡＭブロックに記憶される。各経路のＬＬＲポインタと復号ビットと部分和とは、レジスタに記憶される。ＬＬＲポインタは、ｌｏｇ２Ｌ（ｌｏｇ２Ｎ－１）ビットのＬレジスタに記憶される。復号ビットは、ＮビットのＬレジスタに記憶される。部分和は、Ｎ／２ビットのＬレジスタに記憶される。ｌｏｇ２Ｌ（ｌｏｇ２Ｎ－１）ビットの入力幅を有する総数Ｌ個のＬ対１の多重化装置は、ＬＬＲポインタをコピーするために使用される。Ｎビットの入力幅を有する総数Ｌ個のＬ対１の多重化装置は、復号ビットをコピーするために使用される。Ｎ／２ビットの入力幅を有する総数Ｌ個のＬ対１の多重化装置は、部分和のビットをコピーするために使用される。

【0041】

本発明では、パスプルーニングにおいて、２Ｌ個の候補経路の中から最小のパスメトリックを有するＬ個の経路が、存続候補経路として選択される。図６に例示されるように、Ｌ個の存続候補経路の経路インデックスは、分類器モジュール（４００）の出力におけるインデックスに従って分類される方法で提供される。Ｌ個の存続候補経路を分類する経路インデックスは、昇順または降順とすることができる。

【0042】

本発明では、パスプルーニング後、Ｌ対１の多重化装置の代わりに、（Ｌ／２＋１）対１の多重化装置が、経路の専用のレジスタに記憶された、任意の要求される素子のコピー動作を実行するために配置される。パスプルーニング後のコピー動作は、図７に示すように多重化装置バンク（５００）によって実行されることができる。多重化装置の入力における低減は、存続候補経路インデックスを分類することによってパスプルーニング後に特定の経路にコピーされることができる経路を制限することによって得られる。

【0043】

例示的な実施形態では、Ｌは４に等しい。候補経路の２ｉ－１と２ｉとは、１≦ｉ≦４の場合、決定段階において既存経路ｉから分割される。経路１へのコピー動作を考える。存続候補経路インデックスは昇順で分類される。存続候補経路がインデックス５、６、７、８を有する候補経路である場合、コピー動作は、インデックス３と４とを有する既存パスから実行されるであろう。したがって、経路１、２、３、４へのコピー動作は、それぞれ経路３、３、４、４から実行されるであろう。それ以外の場合、経路１にコピーされる既存経路インデックスは３より小さくなるであろう。これは、いずれにしても、経路１へのコピー動作が経路４から実行されることができないことを意味する。したがって、いずれにしても、経路１へのコピー動作は、経路１、２、３からのみ実行されることができる。

【0044】

別の例示的な実施形態では、Ｌは４に等しい。候補経路の２ｉ―１と２ｉとは、１≦ｉ≦４の場合、決定段階において既存経路ｉから分割される。経路１へのコピー動作を考える。存続候補経路インデックスは降順で分類される。存続候補経路がインデックス４、３、２、１を有する候補経路である場合、コピー動作は、インデックス１と２とを有する既存経路から実行されるであろう。したがって、経路１、２、３、４へのコピー動作は、それぞれ経路２、２、１、１から実行されるであろう。それ以外の場合、経路１にコピーされる既存経路インデックスは２より大きくなるであろう。これは、いずれにしても、経路１へのコピー動作が経路１から実行されることができないことを意味する。したがって、いずれにしても、経路１へのコピー動作は、経路２、３、４からのみ実行されることができる。

【0045】

例示的な実施形態では、Ｌは８に等しい。候補経路の２ｉ―１と２ｉとは、１≦ｉ≦８の場合、決定段階において既存経路ｉから分割される。経路１へのコピー動作を考える。存続候補経路インデックスは昇順で分類される。存続候補経路がインデックス９、１０、１１、１２、１３、１４、１５、１６を有する候補経路である場合、コピー動作は、インデックス５、６、７、８を有する既存経路から実行されるであろう。したがって、経路１、２、３、４、５、６、７、８へのコピー動作は、それぞれ、復号経路５、５、６、６、７、７、８、８から実行されるであろう。それ以外の場合、経路１にコピーされる既存経路インデックスは５より小さくなるであろう。これは、いずれにしても、経路１へのコピー動作は経路６、７、８から実行されることができないことを意味する。したがって、いずれにしても、経路１へのコピー動作は、経路１、２、３、４、５からのみ実行されることができる。

【0046】

別の例示的な実施形態では、Ｌは８に等しい。候補経路の２ｉ－１と２ｉとは、１≦ｉ≦８の場合、決定段階において既存経路ｉから分割される。経路１へのコピー動作を考える。存続候補経路インデックスは降順で分類される。存続候補経路がインデックス８、７、６、５、４、３、２、１を有する候補経路である場合、コピー動作はインデックス１、２、３、４を有する既存経路から実行されるであろう。したがって、経路１、２、３、４、５、６、７、８へのコピー動作は、それぞれ、復号経路４、４、３、３、２、２、１、１から実行されるであろう。それ以外の場合、経路１にコピーされる既存経路インデックスは４より大きくなるであろう。これは、いずれにしても、経路１へのコピー動作は、経路１、２、３から実行されることができないことを意味する。したがって、いずれにしても、経路１へのコピー動作は、経路４、５、６、７、８からのみ実行されることができる。

【0047】

上記の例から、特定の経路へのコピーが可能な経路インデックスは、特定の経路のインデックスによって異なる。したがって、Ｌ対１の多重化装置を使用する代わりに、Ｌ／２＋１の多重化装置は、いかなるパフォーマンス損失なく配置されることができる。

【0048】

本発明を検証するための実装例では、ＳＣＬ復号器はＰ＝３２の処理素子を有する半並列構成で実装される。ＬＬＲポインタと部分和と復号ビットとはレジスタに記憶される。ＬＬＲポインタはｌｏｇ２Ｌ（ｌｏｇ２Ｎ－１）ビットのＬレジスタに記憶され、復号ビットはＮビットのＬレジスタに記憶され、部分和はＮ／２ビットのＬレジスタに記憶される。分類動作は、２Ｌ個の入力のためのバイトニック抽出器によって実行され、Ｌ個の入力のための別のバイトニック分類器と直列に連結される。バイトニック抽出器は、２Ｌ個の候補経路の中から最小のパスメトリックを有するＬ個の存続候補経路を抽出するために採用される。２Ｌ個の入力のための第１のバイトニック抽出器の出力は、Ｌ個の存続候補経路の経路インデックスとパスメトリックとであって、それは、Ｌ個の入力のための第２のバイトニック分類器の入力でもある。第２のバイトニック分類器は、経路インデックスに従ってＬ個の残存候補経路を分類するために採用される。実施結果を表１に示す。

【表1】

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【手続補正書】

【提出日】2021-07-28

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

ポーラ符号の逐次除去リスト復号器であって、
分類器モジュール（４００）であって、２Ｌ個の候補パスメトリックに分類の動作を実行し、Ｌ個の存続候補経路も経路インデックスに従って分類されるように構成され、前記経路インデックスは、分割される前記既存経路の前記経路インデックスに従って、前記候補経路に割り当てられる、分類器モジュール（４００）と、
少なくとも１個の多重化装置バンク（５００）であって、Ｌ個の（Ｌ／２＋１）対１の多重化装置が配置され、Ｌ個の存続候補経路の分類された経路インデックスに従って、パスプルーニング後に、各経路の中間対数尤度比の値と復号ビットと部分和とポインタレジスタとを記憶するために使用されることのできる専用の記憶素子の前記内容のコピー動作を実行するように構成される、多重化装置バンク（５００）と、
を含むことを特徴とする、復号器。

【請求項2】

請求項１に記載の逐次除去リスト復号器において、前記分類器モジュール（４００）は昇順にＬ個の存続候補経路の経路インデックスの前記分類の動作を実行する、復号器。

【請求項3】

請求項１に記載の逐次除去リスト復号器において、前記分類器モジュール（４００）は降順にＬ個の存続候補経路の経路インデックスの前記分類の動作を実行する、復号器。

【請求項4】

請求項１に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路の中間対数尤度比の値をコピーするように構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有し、前記既存経路は前記候補経路を形成するために分割される前記経路である、復号器。

【請求項5】

請求項１に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路のポインタレジスタをコピーするように構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有し、前記既存経路は前記候補経路を形成するために分割される前記経路である、復号器。

【請求項6】

請求項１に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路の部分和のビットをコピーするように構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有し、前記既存経路は前記候補経路を形成するために分割される前記経路である、復号器。

【請求項7】

請求項１に記載の逐次除去リスト復号器において、前記少なくとも１個の多重化装置バンク（５００）は、既存経路の復号ビットをコピーするように構成された総数Ｌ個の（Ｌ／２＋１）対１の多重化装置を有し、前記既存経路は前記候補経路を形成するために分割される前記経路である、復号器。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正の内容】

【0014】

ＵＳ２０１６０５６８４３Ａ１と番号付けされた特許出願文献は、ポーラ符号復号器のハードウエアの複雑度を低減する方法とシステムとを開示する。この文書は、要求される処理素子の数だけでなく、記憶素子の数と符号語を復号するために要求される段階の数との両方に関して、ポーラ符号復号器の複雑度を低減するために、構造と復号処理とを対処する。しかしながら、上記文献と同様に、この文献も多重化装置に関するハードウエア複雑度低減技術を開示していない。
ＵＳ２０１７３６６２０４Ａ１と番号付けされた特許出願文献は、リスト復号を含む複数シンボル組み合わせベース復号の設計を開示する。
論文（A. Balatsoukas-Stimming, M. B. Parizi and A. Burg, "LLR-Based Successive Cancellation List Decoding of Polar Codes," in IEEE Transactions on Signal Processing, vol. 63, no. 19, pp. 5165-5179, Oct.1, 2015）は、対数尤度比を使用した逐次除去リスト復号の式を開示する。
論文（A. Balatsoukas-Stimming, M. Bastani Parizi and A. Burg, "On metric sorting for successive cancellation list decoding of polar codes," 2015 IEEE International Symposium on Circuits and Systems (ISCAS), Lisbon, Portugal, 2015, pp. 1993-1996）は、逐次除去リスト復号の対数尤度比をベースとした式においてパスメトリックの構造の開発を開示する。
論文（K. Chen, K. Niu and J. Lin, "A Reduced-Complexity Successive Cancellation List Decoding of Polar Codes," 2013 IEEE 77th Vehicular Technology Conference (VTC Spring), Dresden, Germany, 2013, pp. 1-5）は、ツリープルーニング技術に基づく逐次除去リスト復号アルゴリズムのバージョンを開示する。
論文（J. Chen et al., "Low-Complexity List Successive-Cancellation Decoding of Polar Codes Using List Pruning," 2016 IEEE Global Communications Conference (GLOBECOM), Washington, DC, USA, 2016, pp. 1-6）は、リストプルーニング方法に基づく逐次除去リスト復号の設計を開示する。
しかしながら、上記文献と同様に、この文献も、多重化装置に関するハードウエア複雑度低減技術を開示していない。

【国際調査報告】