特表 2022-514382 情報処理方法、装置、電子デバイス、及び記録媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-02-10

(54)【発明の名称】情報処理方法、装置、電子デバイス、及び記録媒体

(51)【国際特許分類】

   G06F 9/38 20060101AFI20220203BHJP

   G06F 9/50 20060101ALI20220203BHJP

   G06F 15/167 20060101ALI20220203BHJP

【ＦＩ】

G06F9/38 370C

G06F9/50 120A

G06F15/167 610A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021535674

(86)(22)【出願日】2020-07-20

(85)【翻訳文提出日】2021-06-18

(86)【国際出願番号】 CN2020103047

(87)【国際公開番号】W WO2021023000

(87)【国際公開日】2021-02-11

(31)【優先権主張番号】201910733625.1

(32)【優先日】2019-08-06

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】520180323

【氏名又は名称】上▲海▼商▲湯▼智能科技有限公司

【氏名又は名称原語表記】ＳＨＡＮＧＨＡＩ ＳＥＮＳＥＴＩＭＥ ＩＮＴＥＬＬＩＧＥＮＴ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ １６０５Ａ， Ｂｕｉｌｄｉｎｇ ３， ３９１ Ｇｕｉｐｉｎｇ Ｒｏａｄ， Ｘｕｈｕｉ Ｄｉｓｔｒｉｃｔ， Ｓｈａｎｇｈａｉ ２００２３３ Ｃｈｉｎａ

(74)【代理人】

【識別番号】110000729

【氏名又は名称】特許業務法人 ユニアス国際特許事務所

(72)【発明者】

【氏名】▲陳▼ ▲凱▼亮

(72)【発明者】

【氏名】▲許▼ 志耿

【テーマコード（参考）】

5B013

5B045

【Ｆターム（参考）】

5B013DD03

5B045DD06

5B045DD11

5B045GG09

(57)【要約】

本発明の実施例は、情報処理方法、装置、電子デバイス、及び記録媒体を提供し、前記方法は、ＣＰＵが、処理すべきデータを取得することと、処理すべきデータに仮想記憶空間を割り当てることと、処理すべきデータを仮想記憶空間に記憶することと、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信することと、を含み、データ処理命令は、ＤＳＰが、当該情報に対応する仮想記憶空間から処理すべきデータを取得し、処理すべきデータに対して処理を実行するようにするために使用される。
【選択図】図２

【特許請求の範囲】

【請求項1】

情報処理方法であって、
中央処理装置（ＣＰＵ）が、処理すべきデータを取得することと、
前記処理すべきデータに仮想記憶空間を割り当てることと、
前記処理すべきデータを前記仮想記憶空間に記憶することと、
前記仮想記憶空間の情報が付加されたデータ処理命令をデジタルシグナルプロセッサ（ＤＳＰ）に送信することと、を含み、
前記データ処理命令は、前記ＤＳＰが、前記情報に対応する仮想記憶空間から前記処理すべきデータを取得し、前記処理すべきデータに対して処理を実行するようにするために使用される
ことを特徴とする情報処理方法。

【請求項2】

前記仮想記憶空間は、前記ＣＰＵが属する電子デバイスのバッファ内の第１バッファ空間に対応され、
前記処理すべきデータを前記仮想記憶空間に記憶することは、
前記ＣＰＵが前記処理すべきデータを前記第１バッファ空間に記憶することを含み、
前記ＤＳＰが前記情報に対応する仮想記憶空間から前記処理すべきデータを取得することは、
前記ＤＳＰが前記情報に対応する前記第１バッファ空間から前記処理すべきデータを取得することを含む
ことを特徴とする請求項１に記載の情報処理方法。

【請求項3】

前記処理すべきデータに仮想記憶空間を割り当てることは、
前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求することと、
前記電子デバイスのバッファから返された前記第１バッファ空間の位置指示情報に基づいて、前記仮想記憶空間の物理的記憶位置を決定することと、を含む
ことを特徴とする請求項２に記載の情報処理方法。

【請求項4】

前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求することは、
バッファ空間を要求するための、前記処理すべきデータに必要な記憶空間の大きさの情報が付加されている要求を前記電子デバイスのバッファに送信することと、
前記第１バッファ空間のベースアドレスを指示するための、前記バッファからの位置指示情報を受信することと、を含む
ことを特徴とする請求項３に記載の情報処理方法。

【請求項5】

前記処理すべきデータは、少なくとも１つの配列を含み、各配列は、同じタイプのデータを含み、
前記情報処理方法は、
前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定することと、
前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定することと、をさらに含む
ことを特徴とする請求項１～３の中のいずれか１項に記載の情報処理方法。

【請求項6】

前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記少なくとも１つの配列の中の各配列の、前記仮想記憶空間におけるオフセット量を決定することをさらに含む
ことを特徴とする請求項５に記載の情報処理方法。

【請求項7】

前記処理すべきデータのデータ量および前記処理すべきデータに対応する結果データ量に基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定することをさらに含む
ことを特徴とする請求項１～３の中のいずれか１項に記載の情報処理方法。

【請求項8】

前記処理すべきデータは、ニューラルネットワークモデルにおける目標ネットワーク層のネットワークパラメータおよび入力データを含む
ことを特徴とする請求項１～７の中のいずれか１項に記載の情報処理方法。

【請求項9】

情報処理方法であって、
デジタルシグナルプロセッサ（ＤＳＰ）が、仮想記憶空間の情報が付加された、中央処理装置（ＣＰＵ）からのデータ処理命令を受信することと、
前記情報に対応する仮想記憶空間から処理すべきデータを取得することと、
前記処理すべきデータに対して前記データ処理命令によって指示された処理操作を実行することと、を含む
ことを特徴とする情報処理方法。

【請求項10】

前記情報に対応する仮想記憶空間は、前記ＣＰＵが属する電子デバイスのバッファ内の第１バッファ空間に対応され、
前記情報に対応する仮想記憶空間から処理すべきデータを取得することは、
前記情報に対応する第１バッファ空間から処理すべきデータを取得することを含む
ことを特徴とする請求項９に記載の情報処理方法。

【請求項11】

前記処理すべきデータの処理結果を前記情報に対応する第１バッファ空間に記憶することをさらに含む
ことを特徴とする請求項９または１０に記載の情報処理方法。

【請求項12】

前記処理すべきデータは、ニューラルネットワークモデルにおける目標ネットワーク層のネットワークパラメータおよび入力データである
ことを特徴とする請求項９～１１の中のいずれか１項に記載の情報処理方法。

【請求項13】

情報処理装置であって、
処理すべきデータを取得するための取得ユニットと、
前記処理すべきデータに仮想記憶空間を割り当てるための割り当てユニットと、
前記処理すべきデータを前記仮想記憶空間に記憶するための記憶ユニットと、
前記仮想記憶空間の情報が付加されたデータ処理命令をデジタルシグナルプロセッサ（ＤＳＰ）に送信するための送信ユニットと、を備え、
前記データ処理命令は、前記ＤＳＰが、前記情報に対応する仮想記憶空間から前記処理すべきデータを取得し、前記処理すべきデータに対して処理を実行するようにするために使用される
ことを特徴とする情報処理装置。

【請求項14】

前記仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、
前記記憶ユニットは、具体的に、前記処理すべきデータを前記第１バッファ空間に記憶し、
前記ＤＳＰが前記情報に対応する仮想記憶空間から前記処理すべきデータを取得することは、
前記ＤＳＰが前記情報に対応する前記第１バッファ空間から前記処理すべきデータを取得することを含む
ことを特徴とする請求項１３に記載の情報処理装置。

【請求項15】

前記割り当てユニットは、具体的に、
前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求し、
前記電子デバイスのバッファから返された前記第１バッファ空間の位置指示情報に基づいて、前記仮想記憶空間の物理的記憶位置を決定する
ことを特徴とする請求項１４に記載の情報処理装置。

【請求項16】

前記割り当てユニットが、前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求するときに、
バッファ空間を要求するための、前記処理すべきデータに必要な記憶空間の大きさの情報が付加されている要求を前記電子デバイスのバッファに送信し、
前記第１バッファ空間のベースアドレスを指示するための、前記バッファからの位置指示情報を受信するように構成されている
ことを特徴とする請求項１５に記載の情報処理装置。

【請求項17】

前記処理すべきデータは、少なくとも１つの配列を含み、各配列は、同じタイプのデータを含み、
前記情報処理装置は、
前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定するための第１決定ユニットをさらに備え、
前記第１決定ユニットは、さらに、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定する
ことを特徴とする請求項１３～１５の中のいずれか１項に記載の情報処理装置。

【請求項18】

前記第１決定ユニットは、さらに、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記少なくとも１つの配列の中の各配列の、前記仮想記憶空間におけるオフセット量を決定する
ことを特徴とする請求項１６に記載の情報処理装置。

【請求項19】

前記処理すべきデータのデータ量および前記処理すべきデータに対応する結果データ量に基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定するための第２決定ユニットをさらに備える
ことを特徴とする請求項１３～１５の中のいずれか１項に記載の情報処理装置。

【請求項20】

前記処理すべきデータは、ニューラルネットワークモデルにおける目標ネットワーク層のネットワークパラメータおよび入力データを含む
ことを特徴とする請求項１３～１９の中のいずれか１項に記載の情報処理装置。

【請求項21】

情報処理装置であって、
仮想記憶空間の情報が付加された、中央処理装置（ＣＰＵ）からのデータ処理命令を受信するための受信ユニットと、
前記情報に対応する仮想記憶空間から処理すべきデータを取得するための取得ユニットと、
前記処理すべきデータに対して前記データ処理命令によって指示された処理操作を実行するための処理ユニットと、を備える
ことを特徴とする情報処理装置。

【請求項22】

前記情報に対応する仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、
前記取得ユニットは、具体的に、前記情報に対応する第１バッファ空間から処理すべきデータを取得する
ことを特徴とする請求項２１に記載の情報処理装置。

【請求項23】

前記処理すべきデータの処理結果を前記情報に対応する第１バッファ空間に記憶するための記憶ユニットをさらに備える
ことを特徴とする請求項２１または２２に記載の情報処理装置。

【請求項24】

前記処理すべきデータは、ニューラルネットワークモデルにおける目標ネットワーク層のネットワークパラメータおよび入力データである
ことを特徴とする請求項２１～２３の中のいずれか１項に記載の情報処理装置。

【請求項25】

情報処理装置であって、
プロセッサと、コンピュータ命令を記憶するためのメモリとを備え、
前記メモリは、コンピュータ命令を記憶し、
前記プロセッサは、前記コンピュータ命令を呼び出して、請求項１～１２の中のいずれか１項に記載の情報処理方法を実行する
ことを特徴とする情報処理装置。

【請求項26】

電子デバイスであって、
請求項１３～２０の中のいずれか１項に記載の情報処理装置と、請求項２１～２４の中のいずれか１項に記載の情報処理装置と、を備える
ことを特徴とする電子デバイス。

【請求項27】

可読記録媒体であって、
前記可読記録媒体には、コンピュータプログラムが記憶されており、
前記コンピュータプログラムがプロセッサによって実行されるときに、請求項１～１２の中のいずれか１項に記載の情報処理方法が実現される
ことを特徴とする可読記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、コンピュータ技術の分野に関し、具体的には、情報処理方法、装置、電子デバイス、及び記録媒体に関する。

【背景技術】

【0002】

コンピュータ技術の継続的な発展に伴い、処理の必要があるデータがますます多くなっている。データを処理するときに、通常、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、ＣＰＵ）とデジタルシグナルプロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ、ＤＳＰ）とが連携して完了する必要がある。しかしながら、ＤＳＰは、ＣＰＵのメモリ空間を直接アクセスすることができなく、ＣＰＵは、同様に、ＤＳＰによって開かれた空間も直接アクセスすることができない。現在、ニューラルネットワークモデルを利用してデータ処理を実行する過程において、ＣＰＵは操作ごとに１回ＤＳＰを呼び出すため、ＤＳＰのスケジューリングオーバーヘッドが大きくなる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明の実施例は、情報処理方法、装置、電子デバイス、及び記録媒体を提供する。

【課題を解決するための手段】

【0004】

第１態様は、情報処理方法を提供し、当該方法は、ＣＰＵが処理すべきデータを取得することと、前記処理すべきデータに仮想記憶空間を割り当てることと、前記処理すべきデータを前記仮想記憶空間に記憶することと、前記仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信することと、を含み、前記データ処理命令は、前記ＤＳＰが、前記情報に対応する仮想記憶空間から前記処理すべきデータを取得し、前記処理すべきデータに対して処理を実行するようにするために使用される。

【0005】

可能な１実施形態として、前記仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、前記処理すべきデータを前記仮想記憶空間に記憶することは、ＣＰＵが前記処理すべきデータを前記第１バッファ空間に記憶することを含み、前記ＤＳＰが前記情報に対応する仮想記憶空間から前記処理すべきデータを取得することは、前記ＤＳＰ前記情報に対応する第１バッファ空間から前記処理すべきデータを取得することを含む。

【0006】

可能な１実施形態として、前記処理すべきデータに仮想記憶空間を割り当てることは、前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求することと、前記電子デバイスのバッファから返された第１バッファ空間の位置指示情報に基づいて、前記仮想記憶空間の物理的記憶位置を決定することと、を含む。

【0007】

可能な１実施形態として、前記処理すべきデータは、少なくとも１つの配列を含み、各配列は、同じタイプのデータを含み、前記方法は、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定することと、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定することと、をさらに含む。

【0008】

可能な１実施形態として、前記方法は、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記少なくとも１つの配列の中の各配列の前記仮想記憶空間におけるオフセット量を決定することをさらに含む。

【0009】

可能な１実施形態として、前記方法は、前記処理すべきデータのデータ量および前記処理すべきデータに対応する結果データ量に基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定することをさらに含む。

【0010】

可能な１実施形態として、前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求することは、バッファ空間を要求するための、前記処理すべきデータに必要な記憶空間の大きさの情報が付加されている要求を、前記電子デバイスのバッファに送信することと、前記第１バッファ空間のベースアドレスを指示するための、前記バッファからの位置指示情報を、受信することと、を含む。

【0011】

可能な１実施形態として、前記処理すべきデータは、ニューラルネットワークにおけるネットワーク層のネットワークパラメータおよび入力データである。

【0012】

第２態様は、もう１種の情報処理方法を提供し、当該方法は、ＤＳＰが、仮想記憶空間の情報が付加された、ＣＰＵからのデータ処理命令を、受信することと、前記情報に対応する仮想記憶空間から処理すべきデータを取得することと、前記処理すべきデータに対して処理を実行することと、を含む。

【0013】

可能な１実施形態として、前記情報に対応する仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、前記情報に対応する仮想記憶空間から処理すべきデータを取得することは、前記情報に対応する第１バッファ空間から処理すべきデータを取得することを含む。

【0014】

可能な１実施形態として、前記方法は、前記処理すべきデータの処理結果を前記情報に対応する第１バッファ空間に記憶することをさらに含む。

【0015】

可能な１実施形態として、前記処理すべきデータは、ニューラルネットワークにおけるネットワーク層のネットワークパラメータおよび入力データである。

【0016】

第３態様は、情報処理装置を提供し、当該装置は、処理すべきデータを取得するための取得ユニットと、前記処理すべきデータに仮想記憶空間を割り当てるための割り当てユニットと、前記処理すべきデータを前記仮想記憶空間に記憶するための記憶ユニットと、前記仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信するための送信ユニットと、を備え、前記データ処理命令は、前記ＤＳＰが、前記情報に対応する仮想記憶空間から前記処理すべきデータを取得し、前記処理すべきデータに対して処理を実行するようにするために使用される。

【0017】

第４態様は、もう１種の情報処理装置を提供し、当該装置は、仮想記憶空間の情報が付加された、ＣＰＵからのデータ処理命令を、受信するための受信ユニットと、前記情報に対応する仮想記憶空間から処理すべきデータを取得するための取得ユニットと、前記処理すべきデータに対して処理を実行するための処理ユニットと、を備える。

【0018】

第５態様は、情報処理装置を提供し、当該装置は、プロセッサとメモリとを備え、前記メモリは、コンピュータ可読命令を記憶し、プロセッサは、前記メモリに記憶された前記コンピュータ可読命令を呼び出して、第１態様または第１態様の中の任意の可能な１実施形態によって提供される情報処理方法を実行する。

【0019】

第６態様は、情報処理装置を提供し、当該装置は、プロセッサとメモリとを備え、前記メモリは、コンピュータ可読命令を記憶し、プロセッサは、前記メモリに記憶された前記コンピュータ可読命令を呼び出して、第２態様または第２態様の中の任意の可能な１実施形態によって提供される情報処理方法を実行する。

【0020】

第７態様は、電子デバイスを提供し、当該電子デバイスは、第５態様によって提供される情報処理装置と第６態様によって提供される情報処理装置とを備えるか、または、第３態様によって提供される情報処理装置と第４態様によって提供される情報処理装置とを備える。

【0021】

第８態様は、可読記録媒体を提供し、当該可読記録媒体には、コンピュータプログラムが記憶されており、当該コンピュータプログラムは、プログラムコードを含み、当該プログラムコードがプロセッサによって実行されるときに、当該プロセッサが第１態様または第１態様の中の任意の可能な１実施形態によって提供される情報処理方法、または、第２態様または第２態様の中の任意の可能な１実施形態によって提供される情報処理方法を実行するようにする。

【0022】

第９態様は、コンピュータプログラム製品を提供し、当該コンピュータプログラム製品は、運行されるときに、第１態様または第１態様の中の任意の可能な１実施形態によって提供される情報処理方法、または、第２態様または第２態様の中の任意の可能な１実施形態によって提供される情報処理方法を実行する。

【発明の効果】

【0023】

本発明の実施例において、ＣＰＵが処理すべきデータを取得し、処理すべきデータに仮想記憶空間を割り当て、処理すべきデータを仮想記憶空間に記憶し、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信し、ここで、データ処理命令は、ＤＳＰが、当該情報に対応する仮想記憶空間から処理すべきデータを取得し、処理すべきデータに対して処理を実行するようにするために使用される。このようにして、ＣＰＵによって仮想記憶空間を介して複数の操作に対応するデータを一度にＤＳＰに送信することができ、ＤＳＰのスケジューリングオーバーヘッドを減らし、情報処理効率を向上させることができる。

【図面の簡単な説明】

【0024】

【図1】本発明の実施例によって提供される１つの電子デバイスを示す模式図である。

【図2】本発明の実施例によって提供される１つの情報処理方法のフローを示す模式図である。

【図3】本発明の実施例によって提供される別の情報処理方法のフローを示す模式図である。

【図4】本発明の実施例によって提供される別の情報処理方法のフローを示す模式図である。

【図5】本発明の実施例によって提供される別の情報処理方法のフローを示す模式図である。

【図6】本発明の実施例によって提供される１つの情報処理装置の構成を示す模式図である。

【図7】本発明の実施例によって提供される別の情報処理装置の構成を示す模式図である。

【図8】本発明の実施例によって提供される別の情報処理装置の構成を示す模式図である。

【発明を実施するための形態】

【0025】

本発明の実施例は、データ処理効率を向上させるための、情報処理方法、装置、電子デバイス、及び記録媒体を提供する。以下、それぞれ詳細に説明する。

【0026】

現在、ニューラルネットワークモデルのデータ処理では、ＤＳＰ（たとえば、ｈｅｘａｇｏｎ）がより広く使用されており、高い計算性能と低消費電力という利点がある。しかしながら、ＤＳＰの使用には、追加の考慮が必要となる問題が多くある。

【0027】

たとえば、ＤＳＰは、ＣＰＵのメモリ空間を直接アクセスすることができない。同様に、ＣＰＵも、ＤＳＰによって開かれた空間を直接アクセスすることができない。ＤＳＰとＣＰＵがデータを交換する必要がある場合、ＩＯＮバッファ（ＩＯＮ Ｂｕｆｆｅｒ）を介してアドレス空間を割り当てる必要がある。たとえば、ＣＰＵがＤＳＰを呼び出す必要がある場合、高速リモートプロシージャコール（Ｆａｓｔ Ｒｅｍｏｔｅ Ｐｒｏｃｅｄｕｒｅ Ｃａｌｌ，ＦａｓｔＲＰＣ）メカニズムを介して、今回呼び出す、ＣＰＵがＤＳＰに転送しようとするデータのみを、ＩＯＮ Ｂｕｆｆｅｒによって割り当てられたアドレス空間にマッピングする。しかしながら、１回のＤＳＰの呼び出しでマッピングできるアドレス空間の数には、限りがあり、また、あるアドレス空間が今回の呼び出しでマッピングされていない場合、以前に当該アドレス空間がマッピングされていても、ＤＳＰは当該アドレス空間のデータを正しくアクセスすることができない。

【0028】

ＤＳＰとＣＰＵがいずれもニューラルネットワークモデルのデータ処理に適用される場合、ニューラルネットワークモデルの操作ごとに、１回ＤＳＰを呼び出す必要がある。したがって、ニューラルネットワークモデルの深さがより深い場合、ＣＰＵはＤＳＰに対する１回の呼び出しで、データ処理に必要なすべてのデータを転送することができないし、ＤＳＰに対して複数回の呼び出しを実行する必要がある。しかしながら、ＤＳＰを繰り返して呼び出すと、非常に大きなオーバーヘッドが発生する。また、ＤＳＰを毎回呼び出すたびに、ＩＯＮ Ｂｕｆｆｅｒにマッピングされたアドレス空間が互いに異なる可能性があり、ＤＳＰが前回の呼び出しでマッピングされたアドレス空間のデータを正しくアクセスすることができない。

【0029】

これに鑑みて、本発明は、ニューラルネットワークモデルに適用できる情報処理方法を提案する。当該方法によると、ＣＰＵによって１つの仮想記憶空間を維持することができ、当該仮想記憶空間には、ＤＳＰがニューラルネットワークモデルのデータ処理を実行するために必要な情報（たとえば、重みパラメータおよび入力データ）が記憶されており、また、当該仮想記憶空間は、ＤＳＰによって共有できる。このような方法によって、ＣＰＵは、１回または限られた回数の呼び出しで、ＤＳＰがニューラルネットワークモデルのデータ処理の全体を実行するために必要なすべてのデータを、ＤＳＰに転送することができ、ＤＳＰ呼び出しによるオーバーヘッドを最小限に抑えた。

【0030】

図１を参照すると、図１は、本発明の実施例適用の１つの電子デバイスを示す模式図である。図１に示すように、電子デバイスは、ＣＰＵ１０１と、ＤＳＰ１０２と、バッファ１０３と、を含み得る。ＣＰＵ１０１は、データが付加された運行命令を受信し、受信された運行命令に基づいてＤＳＰ１０２をスケジューリングする。ＤＳＰ１０２は、ＣＰＵ１０１のスケジューリングに応答して、データに対して処理を実行する。バッファ１０３は、データをバッファリングする。オプションとして、当該バッファ１０３は、ＩＯＮバッファ、またはＣＰＵとＤＳＰによってアクセスできる他のバッファまたは記憶モジュールであり得る。

【0031】

図２を参照すると、図２は、本発明の実施例によって提供される１つの情報処理方法のフローを示す模式図である。当該情報処理方法は、ＣＰＵの観点から説明される。図２に示すように、当該情報処理方法は、以下のステップ２０１～２０４を含み得る。

【0032】

２０１において、処理すべきデータを取得する。

【0033】

ＣＰＵは、処理すべきデータが付加された運行命令を取得し、当該運行命令に基づいてＤＳＰに対してスケジューリングを実行することができる。当該運行命令は、ユーザによって入力されたものであってもよいし、ＣＰＵが属する電子デバイスによって生成されたものであってもよいし、他の電子デバイスまたはサーバによって送信されたものであってもよい。処理すべきデータは、ニューラルネットワークにおけるネットワーク層のネットワークパラメータおよび入力データであり得、当該ネットワーク層の層数は１よりも大きい。処理すべきデータは、ＤＳＰのみで処理する他のデータまたはＣＰＵとＤＳＰで一緒に処理する必要があるデータであり得る。

【0034】

２０２において、処理すべきデータに仮想記憶空間を割り当てる。

【0035】

ＣＰＵは、処理すべきデータを取得した後に、処理すべきデータに仮想記憶空間を割り当てる。処理すべきデータに必要な記憶空間の大きさに基づいて、電子デバイスのバッファにバッファ空間を要求した後に、電子デバイスのバッファから返された第１バッファ空間の位置指示情報に基づいて仮想記憶空間に対応する物理的記憶位置を決定することができる。電子デバイスのバッファが、ＣＰＵが属する電子デバイス中のバッファであり、当該バッファはＣＰＵとＤＳＰによってアクセスできる。当該バッファは、ＩＯＮバッファ、またはＣＰＵとＤＳＰによってアクセスできる他のバッファであり得る。

【0036】

ＣＰＵは、まずバッファ空間を要求するための要求（要求命令など）を電子デバイス中のバッファに送信することができ、当該要求には、処理すべきデータに必要な記憶空間の大きさの情報が付加され得る。バッファは、ＣＰＵからの要求を受信した後に、バッファの空きバッファ空間から第１バッファ空間を選択することができ、第１バッファ空間の大きさは、処理すべきデータに必要な記憶空間の大きさと等しい。また、バッファは、第１バッファ空間に、第１バッファ空間を指すポインタなどの位置指示情報を割り当てた後に、ＣＰＵに当該位置指示情報を返す。ＣＰＵは、バッファからの第１バッファ空間の位置指示情報を受信した後に、処理すべきデータに必要な記憶空間の大きさに基づいて仮想記憶空間を作成し、仮想記憶空間にベースアドレスを割り当てて、仮想記憶空間のベースアドレスと当該位置指示情報との間の対応関係を構築することができる。処理すべきデータに必要な記憶空間の大きさに基づいて仮想記憶空間を作成すること、および、仮想記憶空間にベースアドレスを割り当てることは、バッファ空間を要求するための要求を電子デバイス中のバッファに送信する前に実行してもよい。バッファ空間を要求するための要求を電子デバイス中のバッファに送信する前に、すでに、処理すべきデータに必要な記憶空間の大きさに基づいて仮想記憶空間を作成し、また仮想記憶空間にベースアドレスを割り当てた場合、当該要求には仮想記憶空間のベースアドレスが付加されてもよい。この場合、バッファは、当該位置指示情報と仮想記憶空間のベースアドレスとの間の対応関係を構築することができる。ＣＰＵは、バッファからの第１バッファ空間を指示する位置指示情報を受信した後に、仮想記憶空間のベースアドレスと当該位置指示情報との間の対応関係を構築しないでもよい。第１バッファ空間の位置指示情報は、第１バッファ空間のベースアドレスを指示するために使用される。これから分かるように、仮想記憶空間を利用して、複数の操作を含む処理すべきデータを、バッファ内のポインタなどの１つの位置指示情報に対応させることができる。このようにして、仮想記憶空間を利用して、複数の操作を含むデータをＤＳＰに一度に共有することができ、情報処理効率を向上させることができる。なお、第１バッファ空間が処理すべきデータに必要な記憶空間の大きさに基づいて要求したものであるため、適当なバッファ空間を要求することができ、すなわち、多すぎるバッファ空間が要求されることでバッファ空間が無駄になったり、少なすぎるバッファ空間が要求されることで処理すべきデータのバッファ処理の実行ができなかったりすることはない。

【0037】

２０３において、処理すべきデータを仮想記憶空間に記憶する。

【0038】

ＣＰＵは、処理すべきデータに仮想記憶空間を割り当てた後に、処理すべきデータを仮想記憶空間に記憶することができ、すなわち、処理すべきデータを仮想記憶空間に対応する第１バッファ空間に記憶することができる。

【0039】

２０４において、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信する。

【0040】

ＣＰＵは、処理すべきデータを仮想記憶空間に記憶した後に、ＤＳＰが仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得して処理すべきデータに対して処理を実行するように、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信することができる。ＣＰＵは、予め設定された関数ライブラリを呼び出して、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信してもよい。予め設定された関数ライブラリは、ＦａｓｔＲＰＣなどの、ＤＳＰを呼び出すために使用される関数ライブラリである。仮想記憶空間の情報は、仮想記憶空間のベースアドレスを含み得る。

【0041】

図２で説明した情報処理方法において、ＣＰＵは、仮想記憶空間を利用して複数の操作のデータを一度にＤＳＰに共有することができ、この過程で１回ＤＳＰスケジューリングのみが必要であるため、ＤＳＰのスケジューリングオーバーヘッドを減らし、情報処理効率を向上させることができる。

【0042】

図３を参照すると、図３は、本発明の実施例によって提供される別の情報処理方法のフローを示す模式図である。当該情報処理方法は、ＣＰＵの観点から説明される。図３に示すように、当該情報処理方法は、以下のステップ３０１～３０５を含み得る。

【0043】

３０１において、処理すべきデータを取得する。

【0044】

ステップ３０１は、ステップ２０１と同じであり、詳細な説明は、ステップ２０１を参考することができ、ここでは繰り返して説明しない。

【0045】

３０２において、処理すべきデータに必要な記憶空間の大きさを決定する。

【0046】

ＣＰＵは、処理すべきデータを取得した後に、処理すべきデータに必要な記憶空間の大きさを決定することができる。いくつかの実施例において、まず、処理すべきデータに含まれている少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定した後に、少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、処理すべきデータに必要な記憶空間の大きさを決定することができ、すなわち、少なくとも１つの配列の中の各配列に必要な記憶空間の大きさの合計を、処理すべきデータに必要な記憶空間の大きさとして決定することができる。ここで、各配列は、同じタイプのデータを含む。

【0047】

いくつかの実施例において、処理すべきデータのデータ量および処理すべきデータに対応する結果データ量（すなわち、処理すべきデータに対応する結果データのデータ量）に基づいて、処理すべきデータに必要な記憶空間の大きさを決定することもでき、すなわち、処理すべきデータのデータ量と処理すべきデータに対応する結果データ量の合計を、処理すべきデータに必要な記憶空間の大きさとして決定できる。当該結果データ量は、処理すべきデータに関わる処理パラメータに基づいて予め決定することができる。

【0048】

いくつかの実施例において、さらに、まず、処理すべきデータに含まれている少なくとも１つの配列の中の各配列のデータ量および各配列に対応する結果データ量を決定した後に、少なくとも１つの配列の中の各配列のデータ量および各配列に対応する結果データ量に基づいて、少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定することができる。すなわち、まず、各配列に含まれているデータに必要な記憶空間の大きさおよび当該配列に含まれているデータに対応する結果に必要な記憶空間の大きさを計算した後に、各配列に含まれているデータに必要な記憶空間の大きさおよび当該配列に含まれているデータに対応する結果に必要な記憶空間の大きさの合計によって、各配列に必要な記憶空間の大きさを得ることができる。

【0049】

３０３において、処理すべきデータに必要な記憶空間の大きさに基づいて処理すべきデータに仮想記憶空間を割り当てる。

【0050】

ステップ３０３は、ステップ２０２と同じであり、詳細な説明は、ステップ２０２を参考することができ、ここでは繰り返して説明しない。なお、ＣＰＵは、さらに、少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、少なくとも１つの配列の中の各配列の仮想記憶空間におけるオフセット量を決定することができる。その後に、ベースアドレスおよびオフセット量に基づいて仮想記憶空間にデータを書き込むことができる。

【0051】

３０４において、処理すべきデータを仮想記憶空間に記憶する。

【0052】

ステップ３０４は、ステップ２０３と同じであり、詳細な説明は、ステップ２０３を参考することができ、ここでは繰り返して説明しない。

【0053】

３０５において、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信する。

【0054】

ステップ３０５は、ステップ２０４と同じであり、詳細な説明は、ステップ２０４を参考することができ、ここでは繰り返して説明しない。

【0055】

図３で説明した情報処理方法において、ＣＰＵは、仮想記憶空間を利用して、複数の操作を含むデータをＤＳＰに一度に送信することができ、ＤＳＰのスケジューリングオーバーヘッドを減らし、情報処理効率を向上させることができる。

【0056】

図４を参照すると、図４は、本発明の実施例によって提供される別の情報処理方法のフローを示す模式図である。当該情報処理方法は、ＤＳＰの観点から説明される。図４に示すように、当該情報処理方法は、以下のステップ４０１～４０４を含み得る。

【0057】

４０１において、ＣＰＵからのデータ処理命令を受信する。

【0058】

ＣＰＵが仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信した後に、ＤＳＰは、ＣＰＵからの当該データ処理命令を受信する。ＣＰＵとＤＳＰは、いずれも、仮想記憶空間の情報に対応する仮想記憶空間をアクセスする権限を有する。

【0059】

４０２において、仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得する。

【0060】

ＤＳＰは、ＣＰＵからのデータ処理命令を受信した後に、仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得する。仮想記憶空間の情報に対応する仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、ＣＰＵとＤＳＰは、いずれも、電子デバイスのバッファをアクセスするための権限を有する。したがって、ＤＳＰは、仮想記憶空間の情報に対応する第１バッファ空間から処理すべきデータを取得する。第１バッファ空間の位置指示情報と仮想記憶空間のベースアドレスとの間の対応関係がＣＰＵによって構築される場合、ＤＳＰは、まず、仮想記憶空間の情報に対応する位置指示情報を取得してから、位置指示情報に対応する第１バッファ空間から処理すべきデータを取得する。第１バッファ空間の位置指示情報と仮想記憶空間のベースアドレスとの間の対応関係がバッファによって構築される場合、ＤＳＰは、仮想記憶空間の情報が付加されたデータ取得要求を直接バッファに送信することができ、バッファは、ＤＳＰからのデータ取得要求を受信した後に、仮想記憶空間の情報、および位置指示情報と仮想記憶空間の情報との間の対応関係に基づいて、仮想記憶空間の情報に対応する位置指示情報を取得し、位置指示情報に対応する第１バッファ空間から処理すべきデータを取得してから、処理すべきデータをＤＳＰに返すことができる。

【0061】

４０３において、処理すべきデータに対して処理を実行する。

【0062】

ＤＳＰは、仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得した後に、処理すべきデータに対して処理を実行する。処理すべきデータに対する処理は、畳み込み処理を含み得、さらに、全結合処理など他の処理も含み得る。

【0063】

４０４において、処理すべきデータの処理結果を仮想記憶空間の情報に対応する第１バッファ空間に記憶する。

【0064】

ＤＳＰは、処理すべきデータに対して処理を実行した後に、処理すべきデータの処理結果を仮想記憶空間の情報に対応する第１バッファ空間に記憶することができる。バッファに記憶命令を送信することができ、当該記憶命令には処理結果および仮想記憶空間の情報が付加されている。バッファは、ＤＳＰからの記憶命令を受信した後に、処理結果を第１バッファ空間に記憶する。

【0065】

ＤＳＰは、処理すべきデータの処理結果を仮想記憶空間の情報に対応する第１バッファ空間に記憶した後に、ＣＰＵがバッファから処理結果を取得するように、処理完了応答消息をＣＰＵに送信してもよく、バッファのバッファ空間をタイムリーでクリアすることができる。

【0066】

図４で説明した情報処理方法において、ＤＳＰは、仮想記憶空間の情報を利用して、仮想記憶空間からデータを一度に取得して処理することができ、データ処理効率を向上させることができる。

【0067】

図５を参照すると、図５は、本発明の実施例によって提供される別の情報処理方法のフローを示す模式図である。当該情報処理方法は、ＣＰＵとＤＳＰの観点から説明される。図５に示すように、当該情報処理方法は、以下のステップ５０１～５１０を含み得る。

【0068】

５０１において、ＣＰＵが処理すべきデータを取得する。

【0069】

ステップ５０１は、ステップ２０１と同じであり、詳細な説明は、ステップ２０１を参考することができ、ここでは繰り返して説明しない。

【0070】

５０２において、ＣＰＵが処理すべきデータに必要な記憶空間の大きさを決定する。

【0071】

ステップ５０２は、ステップ３０２と同じであり、詳細な説明は、ステップ３０２を参考することができ、ここでは繰り返して説明しない。

【0072】

５０３において、ＣＰＵがバッファ空間を要求するための要求をバッファに送信する。

【0073】

ＣＰＵは、処理すべきデータに必要な記憶空間の大きさを決定した後に、バッファ空間を要求するための要求をバッファに送信することができ、当該要求には処理すべきデータに必要な記憶空間の大きさの情報が付加されている。

【0074】

５０４において、バッファが第１バッファ空間の位置指示情報をＣＰＵに送信する。

【0075】

バッファは、ＣＰＵからの要求を受信した後に、当該情報に対応する記憶空間の大きさに基づいて空きバッファ空間から第１バッファ空間を選択し、第１バッファ空間の位置指示情報をＣＰＵに送信する。たとえば、ＣＰＵにポインタを送信することによって、第１バッファ空間のベースアドレスを指示する。

【0076】

５０５において、ＣＰＵが位置指示情報に基づいて仮想記憶空間に対応する物理的記憶アドレスを決定する。

【0077】

ＣＰＵは、処理すべきデータに必要な記憶空間の大きさを決定した後に、処理すべきデータに必要な記憶空間の大きさに基づいて、処理すべきデータに仮想記憶空間を割り当てることができ、たとえばデータの仮想記憶空間におけるオフセット量を割り当てることができる。当該オフセット量は、各配列のデータの仮想記憶空間におけるオフセット量でもあり得、各配列のデータおよび対応する結果データのオフセット量でもあり得る。当該オフセット量は、仮想記憶空間のベースアドレスに対して決定される。他の関連する説明は、上述した実施例を参考することができる。

【0078】

バッファからの位置指示情報が受信された後に、位置指示情報に基づいて仮想記憶空間に対応する物理的記憶アドレスを決定することができ、すなわち仮想記憶空間のベースアドレスを決定することができ、処理すべきデータの実際記憶位置を決定することができる。

【0079】

５０６において、ＣＰＵが処理すべきデータを仮想記憶空間に記憶し、すなわち位置指示情報によって指示された第１バッファ空間に記憶する。

【0080】

ステップ５０６は、ステップ２０３と類似であり、詳細な説明は、ステップ２０３を参照することができ、ここでは繰り返して説明しない。

【0081】

５０７において、ＣＰＵが仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信する。

【0082】

これに応じて、ＤＳＰは、ＣＰＵからのデータ処理命令を受信する。

【0083】

ステップ５０７は、ステップ２０４と同じであり、詳細な説明は、ステップ２０４を参照することができ、ここでは繰り返して説明しない。

【0084】

ＤＳＰがＣＰＵからのデータ処理命令を受信することは、ステップ４０１と同じであり、詳細な説明は、ステップ４０１を参照することができ、ここでは繰り返して説明しない。

【0085】

５０８において、ＤＳＰが仮想記憶空間の情報に対応する第１バッファ空間から処理すべきデータを取得する。

【0086】

ステップ５０８は、ステップ４０２と類似であり、詳細な説明は、ステップ４０２を参照することができ、ここでは繰り返して説明しない。

【0087】

５０９において、ＤＳＰが処理すべきデータに対して処理を実行する。

【0088】

ステップ５０９は、ステップ４０３と同じであり、詳細な説明は、ステップ４０３を参照することができ、ここでは繰り返して説明しない。

【0089】

５１０において、ＤＳＰが処理すべきデータの処理結果を仮想記憶空間の情報に対応する第１バッファ空間に記憶する。

【0090】

ステップ５１０は、ステップ４０４と同じであり、詳細な説明は、ステップ４０４を参照することができ、ここでは繰り返して説明しない。

【0091】

本発明のいくつかの実施例において、ＣＰＵは、ニューラルネットワークモデルを解析し、ニューラルネットワークモデルのデータ処理に関連される各配列に必要な空間大きさを計算することを、担当する。ＣＰＵは、算出された空間大きさに基づいて、１つの仮想ヒープに空間（つまり、仮想記憶空間）を要求する。ここで空間を要求した後に返された結果は、通常のポインタではなく、当該ヒープの、ベースアドレスに対するオフセット量である。空間の要求が完了された後に、ＣＰＵは、必要な空間の合計を統計し、ＩＯＮ Ｂｕｆｆｅｒで当該合計に対応する大きさの空間を割り当てて、実際のベースアドレスを得る。その後に、ＣＰＵは、ニューラルネットワークモデルの運行に必要な関連パラメータおよびデータを、要求した仮想記憶空間に書き込み、すなわち実際にはＩＯＮ Ｂｕｆｆｅｒで割り当てられた、当該仮想空間相に対応する空間に書き込み、具体的な書き込みアドレスはベースアドレスとオフセット量によって計算され得る。その後に、ＣＰＵは、ＦａｓｔＲＰＣ呼び出しを開始し、ＦａｓｔＲＰＣを介してこの仮想記憶空間をＤＳＰに転送する。このようにして、ＣＰＵとＤＳＰは、いずれも当該仮想記憶空間を共有することができる。その後に、ＤＳＰは、当該仮想記憶空間のアドレス情報に基づいてＩＯＮ Ｂｕｆｆｅｒ中のデータを解析して計算し始めて、計算結果を当該空間の該当する位置に記憶し、ＣＰＵに返す。

【0092】

このような方法によって、データ処理過程全体は、１回のＦａｓｔＲＰＣ呼び出しのみを実行し、今回の呼び出しで当該仮想記憶空間に関連する１つの配列のみを転送するため、ＦａｓｔＲＰＣ呼び出しの要件を満たすことを前提として、追加のオーバーヘッドが最小限に抑えられた。

【0093】

図６を参照すると、図６は、本発明の実施例によって提供される１つの情報処理装置の構成を示す模式図である。図６に示すように、当該情報処理装置は、処理すべきデータを取得するための取得ユニット６０１と、処理すべきデータに仮想記憶空間を割り当てるための割り当てユニット６０２と、処理すべきデータを仮想記憶空間に記憶するための記憶ユニット６０３と、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信するための送信ユニット６０４と、を備え得、データ処理命令は、ＤＳＰが、仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得し、処理すべきデータに対して処理を実行するようにするために使用される。

【0094】

いくつかの実施例において、仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、記憶ユニット６０３は、具体的に、処理すべきデータを第１バッファ空間に記憶し、ＤＳＰが仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得することは、ＤＳＰが仮想記憶空間の情報に対応する第１バッファ空間から処理すべきデータを取得することを含む。

【0095】

いくつかの実施例において、割り当てユニット６０２は、具体的に、処理すべきデータに必要な記憶空間の大きさに基づいて、電子デバイスのバッファにバッファ空間を要求し、電子デバイスのバッファから返された第１バッファ空間の位置指示情報に基づいて、仮想記憶空間の物理的記憶位置を決定する。

【0096】

いくつかの実施例において、前記処理すべきデータは、少なくとも１つの配列を含み、各配列は、同じタイプのデータを含み、当該情報処理装置は、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定し、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて処理すべきデータに必要な記憶空間の大きさを決定するための決定ユニット６０５をさらに備え得る。

【0097】

いくつかの実施例において、決定ユニット６０５は、さらに、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記少なくとも１つの配列の中の各配列の、仮想記憶空間におけるオフセット量を決定する。

【0098】

いくつかの実施例において、決定ユニット６０５は、処理すべきデータのデータ量および処理すべきデータに対応する結果データ量に基づいて、処理すべきデータに必要な記憶空間の大きさを決定する。

【0099】

いくつかの実施例において、割り当てユニット６０２が、処理すべきデータに必要な記憶空間の大きさに基づいて、電子デバイスのバッファにバッファ空間を要求することは、処理すべきデータに必要な記憶空間の大きさの情報が付加された、バッファ空間を要求するための要求を、電子デバイスのバッファに送信することと、第１バッファ空間のベースアドレスを指示するための、バッファからの位置指示情報を、受信することと、含む。

【0100】

いくつかの実施例において、処理すべきデータは、ニューラルネットワークにおけるネットワーク層のネットワークパラメータおよび入力データである。

【0101】

本実施例は、本発明の実施例の中の方法の実施例の説明に対応され得、各々のユニットの上述した操作と他の操作および／または機能は、それぞれ図２および図３の中の各方法の該当するフローを実装するために使用され、簡素化のために、ここでは繰り返して説明しない。

【0102】

図７を参照すると、図７は、本発明の実施例によって提供される別の情報処理装置の構成を示す模式図である。図７に示すように、当該情報処理装置は、仮想記憶空間の情報が付加された、ＣＰＵからのデータ処理命令を受信するための受信ユニット７０１と、仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得するための取得ユニット７０２と、処理すべきデータに対して処理を実行するための処理ユニット７０３と、を備え得る。

【0103】

いくつかの実施例において、仮想記憶空間の情報に対応する仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、取得ユニット７０２は、具体的に、仮想記憶空間の情報に対応する第１バッファ空間から処理すべきデータを取得する。

【0104】

いくつかの実施例において、当該情報処理装置は、処理すべきデータの処理結果を仮想記憶空間の情報に対応する第１バッファ空間に記憶するための記憶ユニット７０４をさらに備え得る。

【0105】

いくつかの実施例において、処理すべきデータは、ニューラルネットワークにおけるネットワーク層のネットワークパラメータおよび入力データである。

【0106】

本実施例は、本発明の実施例の中の方法の実施例の説明に対応され得、各々のユニットの上述した操作と他の操作および／または機能は、それぞれ図４の中の各方法の該当するフローを実装するために使用され、簡素化のために、ここでは繰り返して説明しない。

【0107】

図８を参照すると、図８は、本発明の実施例によって提供される別の情報処理装置の構成を示す模式図である。当該情報処理装置は、図１に示された電子デバイス中のＣＰＵの各機能を実現することができる。図８に示すように、当該情報処理装置は、ＣＰＵなどの、少なくとも１つのプロセッサ８０１と、トランシーバ８０２と、少なくとも１つのバス８０３と、を備え得る。バス８０３は、これらコンポーネント間の接続通信を実現するために使用される。

【0108】

いくつかの実施例において、プロセッサ８０１は、処理すべきデータを取得することと、処理すべきデータに仮想記憶空間を割り当てることと、処理すべきデータを仮想記憶空間に記憶することと、を実行し、トランシーバ８０２は、仮想記憶空間の情報が付加されたデータ処理命令をＤＳＰに送信することを実行し、データ処理命令は、ＤＳＰが、仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得し、処理すべきデータに対して処理を実行するようにするために使用される。

【0109】

いくつかの実施例において、仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、プロセッサ８０１が処理すべきデータを仮想記憶空間に記憶することは、処理すべきデータを第１バッファ空間に記憶することを含み、ＤＳＰが仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得することは、ＤＳＰが仮想記憶空間の情報に対応する第１バッファ空間から処理すべきデータを取得することを含む。

【0110】

いくつかの実施例において、プロセッサ８０１が処理すべきデータに仮想記憶空間を割り当てることは、処理すべきデータに必要な記憶空間の大きさに基づいて、電子デバイスのバッファにバッファ空間を要求することと、電子デバイスのバッファから返された第１バッファ空間の位置指示情報に基づいて、仮想記憶空間の物理的記憶位置を決定することと、を含む。

【0111】

いくつかの実施例において、処理すべきデータは、少なくとも１つの配列を含み、各配列は、同じタイプのデータを含み、プロセッサ８０１は、さらに、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定することと、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、処理すべきデータに必要な記憶空間の大きさを決定することと、を実行する。

【0112】

いくつかの実施例において、プロセッサ８０１は、さらに、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記少なくとも１つの配列の中の各配列の仮想記憶空間におけるオフセット量を決定することを実行する。

【0113】

いくつかの実施例において、プロセッサ８０１は、さらに、処理すべきデータのデータ量および処理すべきデータに対応する結果データ量に基づいて、処理すべきデータに必要な記憶空間の大きさを決定することを実行する。

【0114】

いくつかの実施例において、プロセッサ８０１が処理すべきデータに必要な記憶空間の大きさに基づいて電子デバイスのバッファにバッファ空間を要求することは、処理すべきデータに必要な記憶空間の大きさの情報が付加された、バッファ空間を要求するための要求を、電子デバイス中のバッファに送信することと、第１バッファ空間のベースアドレスを指示するための、バッファからの位置指示情報を、受信することと、を含む。

【0115】

いくつかの実施例において、処理すべきデータは、ニューラルネットワークにおけるネットワーク層のネットワークパラメータおよび入力データである。

【0116】

ステップ２０１～ステップ２０３、ステップ３０１～ステップ３０４、およびス、テップ５０１～ステップ５０４は、ＣＰＵ中のプロセッサ８０１によって実行され得、ステップ２０４、ステップ３０５、および、ステップ５０５は、ＣＰＵ中のトランシーバ８０２によって実行され得る。

【0117】

取得ユニット６０１、割り当てユニット６０２、記憶ユニット６０３、および、決定ユニット６０５は、ＣＰＵ中のプロセッサ８０１によって実現され得、送信ユニット６０４は、ＣＰＵ中のトランシーバ８０２によって実現され得る。

【0118】

上述した情報処理装置は、さらに、前述した方法の実施例で実行する各方法を実行することができ、ここで繰り返して説明しない。

【0119】

別のいくつかの実施例において、当該情報処理装置は、図１に示された電子デバイス中のＤＳＰの各機能を実装することができる。トランシーバ８０２は、仮想記憶空間の情報が付加された、ＣＰＵからのデータ処理命令を受信し、プロセッサ８０１は、仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得することと、処理すべきデータに対して処理を実行することと、を実行する。

【0120】

いくつかの実施例において、仮想記憶空間の情報に対応する仮想記憶空間は、電子デバイスのバッファ内の第１バッファ空間に対応され、プロセッサ８０１仮想記憶空間の情報に対応する仮想記憶空間から処理すべきデータを取得することは、仮想記憶空間の情報に対応する第１バッファ空間から処理すべきデータを取得することを含む。

【0121】

いくつかの実施例において、プロセッサ８０１は、さらに、処理すべきデータの処理結果を仮想記憶空間の情報に対応する第１バッファ空間に記憶することを実行する。

【0122】

いくつかの実施例において、処理すべきデータは、ニューラルネットワークにおけるネットワーク層のネットワークパラメータおよび入力データである。

【0123】

ステップ４０２～ステップ４０４、および、ステップ５０６～ステップ５０８は、プロセッサ８０１によって実行され得、ステップ２０４、ステップ３０５、および、ステップ５０５中のデータ処理命令を受信するステップおよびステップ４０１は、トランシーバ８０２によって実行され得る。

【0124】

取得ユニット７０２、処理ユニット７０３、および、記憶ユニット７０４は、プロセッサ８０１によって実現され得、受信ユニット７０１は、トランシーバ８０２によって実現され得る。

【0125】

上述した情報処理装置は、さらに、前述した方法の実施例で実行する各方法を実行することができ、ここで繰り返して説明しない。

【0126】

いくつかの実施例において、記録媒体を提供し、当該記録媒体は、アプリケーションプログラムを記憶し、アプリケーションプログラムは、運行されるときに、図２～図４の情報処理方法を実行する。

【0127】

いくつかの実施例において、アプリケーションプログラムを提供し、当該アプリケーションプログラムは、運行されるときに、図２～図４の情報処理方法を実行する。

【0128】

当業者は、上述した実施例の各方法中の全部または一部のステップがプログラム命令に関連するハードウェアによって完了されることを理解することができる。当該プログラムは、コンピュータ可読メモリに記憶され、メモリは、フラッシュディスク、ＲＯＭ、ＲＡＭ、磁気ディスク、または、ＣＤなどを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【手続補正書】

【提出日】2021-06-18

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

情報処理方法であって、
中央処理装置（ＣＰＵ）が、処理すべきデータを取得することと、
前記処理すべきデータに仮想記憶空間を割り当てることと、
前記処理すべきデータを前記仮想記憶空間に記憶することと、
前記仮想記憶空間の情報が付加されたデータ処理命令をデジタルシグナルプロセッサ（ＤＳＰ）に送信することと、を含み、
前記データ処理命令は、前記ＤＳＰが、前記情報に対応する仮想記憶空間から前記処理すべきデータを取得し、前記処理すべきデータに対して処理を実行するようにするために使用される
ことを特徴とする情報処理方法。

【請求項2】

前記仮想記憶空間は、前記ＣＰＵが属する電子デバイスのバッファ内の第１バッファ空間に対応され、
前記処理すべきデータを前記仮想記憶空間に記憶することは、
前記ＣＰＵが前記処理すべきデータを前記第１バッファ空間に記憶することを含み、
前記ＤＳＰが前記情報に対応する仮想記憶空間から前記処理すべきデータを取得することは、
前記ＤＳＰが前記情報に対応する前記第１バッファ空間から前記処理すべきデータを取得することを含む
ことを特徴とする請求項１に記載の情報処理方法。

【請求項3】

前記処理すべきデータに仮想記憶空間を割り当てることは、
前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求することと、
前記電子デバイスのバッファから返された前記第１バッファ空間の位置指示情報に基づいて、前記仮想記憶空間の物理的記憶位置を決定することと、を含む
ことを特徴とする請求項２に記載の情報処理方法。

【請求項4】

前記処理すべきデータに必要な記憶空間の大きさに基づいて、前記電子デバイスのバッファにバッファ空間を要求することは、
バッファ空間を要求するための、前記処理すべきデータに必要な記憶空間の大きさの情報が付加されている要求を前記電子デバイスのバッファに送信することと、
前記第１バッファ空間のベースアドレスを指示するための、前記バッファからの位置指示情報を受信することと、を含む
ことを特徴とする請求項３に記載の情報処理方法。

【請求項5】

前記処理すべきデータは、少なくとも１つの配列を含み、各配列は、同じタイプのデータを含み、
前記情報処理方法は、
前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさを決定し、前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定すること、または、
前記処理すべきデータのデータ量および前記処理すべきデータに対応する結果データ量に基づいて、前記処理すべきデータに必要な記憶空間の大きさを決定すること、をさらに含む
ことを特徴とする請求項１～３の中のいずれか１項に記載の情報処理方法。

【請求項6】

前記少なくとも１つの配列の中の各配列に必要な記憶空間の大きさに基づいて、前記少なくとも１つの配列の中の各配列の、前記仮想記憶空間におけるオフセット量を決定することをさらに含む
ことを特徴とする請求項５に記載の情報処理方法。

【請求項7】

前記処理すべきデータは、ニューラルネットワークモデルにおける目標ネットワーク層のネットワークパラメータおよび入力データを含む
ことを特徴とする請求項１～６の中のいずれか１項に記載の情報処理方法。

【請求項8】

情報処理方法であって、
デジタルシグナルプロセッサ（ＤＳＰ）が、仮想記憶空間の情報が付加された、中央処理装置（ＣＰＵ）からのデータ処理命令を受信することと、
前記情報に対応する仮想記憶空間から処理すべきデータを取得することと、
前記処理すべきデータに対して前記データ処理命令によって指示された処理操作を実行することと、を含む
ことを特徴とする情報処理方法。

【請求項9】

前記情報に対応する仮想記憶空間は、前記ＣＰＵが属する電子デバイスのバッファ内の第１バッファ空間に対応され、
前記情報に対応する仮想記憶空間から処理すべきデータを取得することは、
前記情報に対応する第１バッファ空間から処理すべきデータを取得することを含む
ことを特徴とする請求項８に記載の情報処理方法。

【請求項10】

前記処理すべきデータの処理結果を前記情報に対応する第１バッファ空間に記憶することをさらに含み、
前記処理すべきデータは、ニューラルネットワークモデルにおける目標ネットワーク層のネットワークパラメータおよび入力データである
ことを特徴とする請求項８または９に記載の情報処理方法。

【請求項11】

情報処理装置であって、
処理すべきデータを取得するための取得ユニットと、
前記処理すべきデータに仮想記憶空間を割り当てるための割り当てユニットと、
前記処理すべきデータを前記仮想記憶空間に記憶するための記憶ユニットと、
前記仮想記憶空間の情報が付加されたデータ処理命令をデジタルシグナルプロセッサ（ＤＳＰ）に送信するための送信ユニットと、を備え、
前記データ処理命令は、前記ＤＳＰが、前記情報に対応する仮想記憶空間から前記処理すべきデータを取得し、前記処理すべきデータに対して処理を実行するようにするために使用される
ことを特徴とする情報処理装置。

【請求項12】

情報処理装置であって、
仮想記憶空間の情報が付加された、中央処理装置（ＣＰＵ）からのデータ処理命令を受信するための受信ユニットと、
前記情報に対応する仮想記憶空間から処理すべきデータを取得するための取得ユニットと、
前記処理すべきデータに対して前記データ処理命令によって指示された処理操作を実行するための処理ユニットと、を備える
ことを特徴とする情報処理装置。

【請求項13】

情報処理装置であって、
プロセッサと、コンピュータ命令を記憶するためのメモリとを備え、
前記メモリは、コンピュータ命令を記憶し、
前記プロセッサは、前記コンピュータ命令を呼び出して、請求項１～１０の中のいずれか１項に記載の情報処理方法を実行する
ことを特徴とする情報処理装置。

【請求項14】

電子デバイスであって、
請求項１１に記載の情報処理装置と、請求項１２に記載の情報処理装置と、を備える
ことを特徴とする電子デバイス。

【請求項15】

可読記録媒体であって、
前記可読記録媒体には、コンピュータプログラムが記憶されており、
前記コンピュータプログラムがプロセッサによって実行されるときに、請求項１～１０の中のいずれか１項に記載の情報処理方法が実現される
ことを特徴とする可読記録媒体。

【国際調査報告】