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特表2022-515286集積回路I/Oの完全性および劣化監視
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-02-17
(54)【発明の名称】集積回路I/Oの完全性および劣化監視
(51)【国際特許分類】
   G01R 31/28 20060101AFI20220209BHJP
   G01R 31/319 20060101ALI20220209BHJP
   H01L 23/12 20060101ALN20220209BHJP
【FI】
G01R31/28 Z
G01R31/28 R
H01L23/12 501B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021538119
(86)(22)【出願日】2019-12-30
(85)【翻訳文提出日】2021-07-05
(86)【国際出願番号】 IL2019051436
(87)【国際公開番号】W WO2020141516
(87)【国際公開日】2020-07-09
(31)【優先権主張番号】62/786,460
(32)【優先日】2018-12-30
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】521281911
【氏名又は名称】プロテアンテックス リミテッド
(74)【代理人】
【識別番号】100114775
【弁理士】
【氏名又は名称】高岡 亮一
(74)【代理人】
【識別番号】100121511
【弁理士】
【氏名又は名称】小田 直
(74)【代理人】
【識別番号】100202751
【弁理士】
【氏名又は名称】岩堀 明代
(74)【代理人】
【識別番号】100208580
【弁理士】
【氏名又は名称】三好 玲奈
(74)【代理人】
【識別番号】100191086
【弁理士】
【氏名又は名称】高橋 香元
(72)【発明者】
【氏名】ファイネ,エヤル
(72)【発明者】
【氏名】ランドマン,エヴリン
(72)【発明者】
【氏名】コーヘン,シャイ
(72)【発明者】
【氏名】レッドラー,ガイ
(72)【発明者】
【氏名】ウェイントロブ,インバー
【テーマコード(参考)】
2G132
【Fターム(参考)】
2G132AA01
2G132AA02
2G132AA14
2G132AB07
2G132AC03
2G132AD07
2G132AD10
2G132AG01
2G132AL04
2G132AL12
2G132AL16
(57)【要約】
半導体集積回路(IC)用の入力/出力(I/O)ブロックであって、通信チャネルを介したリモートI/Oブロックへの接続に関する少なくとも1つの信号経路を定義するよう構成されており、各信号経路がそれぞれの信号エッジスロープを引き起こす、少なくとも1つのI/Oバッファと、少なくとも1つの信号経路に結合され、(a)第1の信号経路のための信号エッジと第2の信号経路のための信号エッジとの間のタイミング差、および(b)少なくとも1つの信号経路のうちの1つ以上のアイパターンパラメータ、のうちの一方または両方を示す出力信号を生成するよう構成されているI/Oセンサと、を含む、IC用のI/Oブロック。
【選択図】図6
【特許請求の範囲】
【請求項1】
半導体集積回路(IC)のための入力/出力(I/O)ブロックであって、
少なくとも1つのI/Oバッファであって、通信チャネルを介したリモートI/Oブロックへの接続に関する少なくとも1つの信号経路を定義するように構成されており、各信号経路が、それぞれの信号エッジスロープを引き起こす、I/Oバッファと、
I/Oセンサであって、前記少なくとも1つの信号経路に結合されており、
(a)前記少なくとも1つの信号経路の第1の信号経路のための前記信号エッジスロープと、前記少なくとも1つの信号経路の第2の、異なる信号経路のための前記信号エッジスロープとの間のタイミング差、および
(b)前記少なくとも1つの信号経路のうちの1つ以上に関するアイパターンパラメータ、のうちの少なくとも1つを示す出力信号を生成するよう構成されているI/Oセンサと、を備える、I/Oブロック。
【請求項2】
前記少なくとも1つのI/Oバッファが、送信バッファを備え、前記少なくとも1つの信号経路が、前記通信チャネルに結合されている前記送信バッファの出力に結合された第1の信号経路を備える、請求項1に記載のI/Oブロック。
【請求項3】
前記第1の信号経路が、少なくとも1つの接続バンプを介して前記リモートI/Oブロックにさらに結合され、前記I/Oセンサの前記出力信号が、前記少なくとも1つの接続バンプの品質をさらに示す、請求項2に記載のI/Oブロック。
【請求項4】
前記少なくとも1つの信号経路が、第2の接続バンプを介して前記リモートI/Oブロックに結合されている第3の信号経路と、第4の信号経路と、を備え、前記I/Oセンサは、前記第3および/または第4の信号経路に結合され、前記I/Oセンサの前記出力信号が、前記第1の接続バンプおよび前記第2の接続バンプの品質を示すような、前記第3の信号経路の前記信号エッジと前記第4の信号経路の前記信号エッジとの間のタイミング差、ならびに前記第3の信号経路および/または前記第4の信号経路のためのアイパターンパラメータのうちの一方または両方をさらに示す前記出力信号を生成するように構成されている、請求項3に記載のI/Oブロック。
【請求項5】
前記少なくとも1つの信号経路が、前記送信バッファの入力に結合された信号経路、および/または相互接続および前記送信バッファと前記相互接続間の接続バンプを介して前記リモートI/Oブロックに結合されている信号経路を備え、前記I/Oセンサの前記出力信号が、前記接続バンプの品質をさらに示す、請求項2~4のいずれか1項に記載のI/Oブロック。
【請求項6】
差分バッファであって、前記通信チャネルに結合された経路で受信された差動バッファ入力信号と、固定レベル信号と、の間の差を出力するように構成された差分バッファをさらに備え、前記少なくとも1つの信号経路の信号経路は前記差動バッファの前記出力に結合されている、請求項1~5のいずれか1項に記載のI/Oブロック。
【請求項7】
前記固定レベル信号が、前記ICに対する直流電源電圧の所定の割合で固定された電圧であり、任意選択的に、前記所定の割合が動的に調整され、および/または前記所定の割合が75%である、請求項6に記載のI/Oブロック。
【請求項8】
前記少なくとも1つのI/Oバッファが、前記通信チャネルに結合された入力を有する受信バッファを備え、前記少なくとも1つの信号経路のうちの1つの信号経路が前記受信バッファの出力に結合されている、請求項1~7のいずれか1項に記載のI/Oブロック。
【請求項9】
前記受信バッファへの前記入力が、相互接続と、前記相互接続とリモートI/Oブロックとの間の接続バンプと、を介して前記リモートI/Oブロックに結合され、前記I/Oセンサの前記出力信号が前記接続バンプの品質をさらに示す、請求項8に記載のI/Oブロック。
【請求項10】
前記通信チャネルが、2つの信号線を介して差動信号を伝送するように構成され、前記少なくとも1つの信号経路の第1の信号経路が、第1の信号線に結合されており、前記少なくとも1つの信号経路の第2の信号経路が、第2の信号線に結合されている、請求項1~9のいずれか1項に記載のI/Oブロック。
【請求項11】
前記少なくとも1つのI/Oバッファが、前記2つの信号線を介して差動出力を提供するように構成された送信バッファを備え、前記第1の信号経路が、前記第1の信号線に結合されている前記送信バッファの第1の出力に結合されており、前記第2の信号経路が、前記第2の信号線に結合されている前記送信バッファの第2の出力に結合されている、請求項10に記載のI/Oブロック。
【請求項12】
前記第1の信号線が、第1の近端接続バンプを介して前記送信バッファに結合された第1の相互接続を備え、前記第2の信号線が、第2の近端接続バンプを介して前記送信バッファに結合された第2の相互接続を備え、前記I/Oセンサの前記出力信号が、前記第1および第2の近端接続バンプの品質をさらに示す、請求項11に記載のI/Oブロック。
【請求項13】
前記第1の信号線が、第1の遠端接続バンプを介して前記リモートI/Oブロックに結合された第1の相互接続を備え、前記第2の信号線が、第2の遠端接続バンプを介して前記リモートI/Oブロックに結合された第2の相互接続を備え、前記I/Oセンサの前記出力信号が、前記第1および第2の遠端接続バンプの品質をさらに示す、請求項10~12のいずれか1項に記載のI/Oブロック。
【請求項14】
前記I/Oセンサが、
第1の信号経路のための第1のオプションに結合された第1の入力ポートと、
前記第1の信号経路のための第2のオプションに結合された第2の入力ポートと、
第2の信号経路に結合された第3の入力ポートと、
セレクタであって、前記I/Oセンサの前記出力信号が、前記第2の信号経路の前記信号エッジと、前記第1の信号経路のための前記第1のオプションまたは前記第1の信号経路のための第2のオプションのいずれか1つのための前記信号エッジと、の間のタイミング差を選択的に示すように、受信された選択信号に応答して、前記第1または前記第2の入力ポートを選択するように構成された、セレクタと、を含む、請求項1~13のいずれか1項に記載のI/Oブロック。
【請求項15】
前記通信チャネルに結合された信号経路で受信された第1の信号と、第2の固定レベル信号と、の間の差を出力するように構成されている差動バッファをさらに備え、前記第3の入力ポートは、前記差動バッファの前記出力に結合されている、請求項14に記載のI/Oブロック。
【請求項16】
前記少なくとも1つのI/Oブロックが、
送信バッファであって、前記第1の入力ポートが、前記通信チャネルに結合された前記送信バッファの出力に結合されている、送信バッファと、
前記通信チャネルに結合された入力を有する受信バッファであって、前記第2の入力ポートが、前記受信バッファの出力に結合されている、受信バッファと、のいずれか一方または両方を備える、請求項14または15に記載のI/Oブロック。
【請求項17】
前記アイパターンパラメータが、アイ幅、アイ高、アイ幅のジッタ、およびアイ高の変動のうちの1つ以上を含む、請求項1~16のいずれか1項に記載のI/Oブロック。
【請求項18】
前記出力信号が、前記第1の信号経路の前記信号エッジと前記第2の信号経路の前記信号エッジとの間のタイミング差、または前記アイパターンパラメータ、のいずれかを示す幅を有するパルスを含む、請求項1~17のいずれか1項に記載のI/Oブロック。
【請求項19】
前記I/Oセンサの前記出力信号に基づいて、前記少なくとも1つのI/Oバッファのパラメータを調整するように構成されたパフォーマンスオプティマイザ、および/または、
前記I/Oセンサの前記出力信号に基づいて、前記I/Oバッファの構成を調整するように構成された修復コントローラ、をさらに備える、請求項1~18のいずれか1項に記載のI/Oブロック。
【請求項20】
前記修復コントローラが、前記I/Oセンサの前記出力信号に応答して、前記ICの一部または全体を無効にすること、前記ICの少なくとも一部のレーン再マッピングを引き起こすこと、ならびに前記IC内の送信バッファ強度を調整すること、のうちの1つ以上を行うように構成されている、請求項19に記載のI/Oブロック。
【請求項21】
前記修復コントローラが、前記ICの初期動作時および/または前記ICの通常動作中に動作するように構成され、および/または前記調整が、前記ICの瞬間温度および/または前記ICの電圧に基づいてさらに行われる、請求項19または20に記載のI/Oブロック。
【請求項22】
前記I/Oセンサの前記出力信号から得られたタイミング信号を受信し、前記タイミング信号に基づいてデジタル時間信号を提供するように構成されている、時間-デジタル変換器をさらに備える、請求項1~21のいずれか1項に記載のI/Oブロック。
【請求項23】
請求項1~22のいずれか1項に記載の前記I/Oブロックを含む、半導体集積回路(IC)。
【請求項24】
前記I/Oセンサは、前記ICの外部で前記出力信号を通信するように構成されている、請求項23に記載の半導体IC。
【請求項25】
フィルタされたカウンタブロックであって、
前記I/Oセンサの前記出力信号に基づいて時間信号を受信し、受信した前記時間信号を閾値と比較し、前記比較に基づいて、前記I/Oセンサからの例外的読み出しまたは外れ値読み出しを識別するように構成されている、フィルタされたカウンタブロックをさらに備える、請求項23または24に記載の半導体IC。
【請求項26】
前記フィルタされたカウンタブロックは、前記I/Oセンサからの正常な読み出しの数および/または前記I/Oセンサからの例外的読み出しまたは外れ値読み出しの数をカウントするようにさらに構成されている、請求項25に記載の半導体IC。
【請求項27】
半導体ICシステムであって、請求項23~26のいずれか1項に記載の半導体ICを備え、
前記I/Oセンサの出力信号に基づいて、I/Oプロファイルおよび/または分類を生成するように構成されている、I/Oプロファイリング部、ならびに、
前記I/Oセンサの前記出力信号に基づいて、前記半導体ICのピンに対する信号振幅および/または信号スルーレートを判定および/または特性化するようにさらに構成されている、組み込み仮想視野(EVS)部、のうちの少なくとも1つをさらに備える、半導体ICシステム。
【請求項28】
前記少なくとも1つの信号経路のうちの1つ以上が、少なくとも1つの接続バンプを介して前記リモートI/Oブロックにさらに結合されており、前記I/Oプロファイルおよび/または前記分類が、前記I/Oセンサの前記出力信号を経時的に監視することに基づく、請求項27に記載の半導体ICシステム。
【請求項29】
前記I/Oプロファイリング部が、
前記I/Oプロファイルおよび/または前記分類を、前記半導体ICのファミリーデータと比較することと、
前記I/Oプロファイルおよび/または前記分類に基づいて体系的なシフトを検出することと、
テスタデータに基づいて外れ値を検出することと、のうちの1つ以上を実施するようにさらに構成されている、請求項28に記載の半導体ICシステム。
【請求項30】
半導体集積回路(IC)の入力/出力(I/O)ブロックを監視するための方法であって、前記I/Oブロックは、通信チャネルを介したリモートI/Oブロックへの接続に関する少なくとも1つの信号経路を定義する少なくとも1つのI/Oバッファを備え、各信号経路はそれぞれの信号エッジスロープを引き起こし、前記方法は、
I/Oセンサにおいて、(a)第1の信号経路の前記信号エッジと第2の異なる信号経路の前記信号エッジとの間のタイミング差と、(b)前記少なくとも1つの信号経路のうちの1つ以上のアイパターンパラメータと、のうちの一方または両方を示す出力信号を生成することを含む、方法。
【請求項31】
前記I/Oブロックが、請求項2~25のいずれか1項に従う、請求項30に記載の方法。
【請求項32】
前記I/Oセンサの前記出力信号に基づいて、前記少なくとも1つのI/Oバッファのパラメータを調整することと、
前記I/Oセンサの前記出力信号に基づいて、前記I/Oバッファの構成を調整することと、をさらに含む、請求項30または31に記載の方法。
【請求項33】
前記I/Oセンサの前記出力信号に応答して、前記ICの一部または全体を無効にすること、前記I/Oセンサの前記出力信号に応答して、前記ICの少なくとも一部のレーン再マッピングを引き起こすこと、および前記I/Oセンサの前記出力信号に応答して、送信バッファ強度を調整すること、のうちの1つ以上をさらに含む、請求項32に記載の方法。
【請求項34】
前記調整のステップが、前記ICの瞬間温度および/または前記ICの電圧にさらに基づく、請求項32~33のいずれか1項に記載の方法。
【請求項35】
前記I/Oセンサの前記出力信号に基づいて、I/Oプロファイルおよび/または分類を生成することをさらに含む、請求項30~34のいずれか1項に記載の方法。
【請求項36】
前記少なくとも1つの信号経路のうちの1つ以上が、少なくとも1つの接続バンプを介して前記リモートI/Oブロックにさらに結合されており、前記I/Oプロファイルおよび/または前記分類が、前記I/Oセンサの前記出力信号を経時的に監視することに基づく、請求項35に記載の方法。
【請求項37】
前記I/Oプロファイルおよび/または前記分類を、前記半導体ICのファミリーデータと比較すること、
前記I/Oプロファイルおよび/または前記分類に基づいて系統的推移を検出すること、および
テスタデータに基づいて外れ値を検出すること、のうちの1つ以上をさらに含む、請求項35または36に記載の方法。
【請求項38】
前記I/Oセンサの前記出力信号に基づく時間信号を、閾値と比較することと、
前記比較に基づいて、前記I/Oセンサからの例外的または外れ値読み出し値を識別することと、をさらに含む、請求項30~37のいずれか1項に記載の方法。
【請求項39】
前記I/Oセンサからの正常な読み出しの数、および/または前記I/Oセンサからの例外的読み出しまたは外れ値読み出しの数をカウントすることをさらに含む、請求項38に記載の方法。
【請求項40】
非一時的なコンピュータ可読媒体であって、命令がプロセッサによって実施されるときに、請求項30~39のいずれか1項に記載の方法を実行するための、記憶された前記命令を有する、非一時的なコンピュータ可読媒体。

【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、2018年12月30日に出願された「INTEGRATED CIRCUIT PAD FAILURE DETECTION」と題された米国仮特許出願第62/786,460号の優先権の利益を主張し、その内容はすべて参照によりその全体が本明細書に組み込まれる。
【0002】
本発明は、集積回路の分野に関する。
【背景技術】
【0003】
集積回路(IC)は、シリコンウェーハなどの平坦な半導体基板上のアナログおよびデジタル電子回路を含み得る。フォトリソグラフィ技術を使用して微細なトランジスタを基板に印刷し、非常に小さな領域に数十億個のトランジスタの複雑な回路を作成し、ICを使用した最新の電子回路設計を低コストと高性能の両方で実現する。ICは、ファウンドリと呼ばれる工場の組立ラインで生産され、そこでは相補型金属酸化膜半導体(CMOS)ICなどのICの生成を共用化している。デジタルICには、ウェーハ上の機能単位および/または論理単位に配置された数十億個のトランジスタが含まれており、金属、プラスチック、ガラス、またはセラミックのケーシングにパッケージされている。ケーシング、または、パッケージは、はんだを使用するなどして回路基板に接続される。パッケージのタイプには、ICパッドと回路基板間を接続するための、リードフレーム(スルーホール、表面実装、チップキャリアなど)、ピングリッドアレイ、チップスケールパッケージ、ボールグリッドアレイなどが含まれ得る。本明細書で使用する場合、ICという用語は、パッケージを含む集積回路を意味する。
【0004】
Hofmeister et al.“Ball Grid Array(BGA)Solder Joint Intermittency Detection:SJ BIST”,In IEEE Aerospace Conference,2008は、フィールドプログラマブルゲートアレイ(FPGA)の入力/出力(I/O)ブロックに属するはんだ接合ネットワークの障害、特にボールグリッドアレイパッケージの障害を検出するための感知方法について考察している。これには、パッケージの隅にできるだけ近い2つの未使用のI/Oポートに、小さなコンデンサを取り付けることが含まれる。このアプローチは、断続的な障害を検出するための特別なバンプの監視には好適であり得るが、機能的なバンプの監視には不適である場合がある。
【0005】
関連技術の前述の例およびそれに関連する制限は、例示的であり、排他的ではないことを意図している。関連技術の他の制限は、明細書を読み、図を検討することにより、当業者に明らかになるであろう。
【発明の概要】
【0006】
以下の実施形態およびその態様は、範囲を限定するものではなく、例示的かつ実例的であることを意図するシステム、ツール、および方法と併せて説明および図示される。
【0007】
一実施形態によれば、半導体集積回路(IC)用の入力/出力(I/O)ブロックであって、通信チャネルを介したリモートI/Oブロックへの接続に関する少なくとも1つの信号経路を定義するよう構成されており、各信号経路がそれぞれの信号エッジスロープ(またはエッジ形状)を引き起こす、少なくとも1つのI/Oバッファと、少なくとも1つの信号経路に結合され、(a)第1の信号経路のための信号エッジと第2の信号経路のための信号エッジとの間のタイミング差、および(b)少なくとも1つの信号経路のうちの1以上のアイパターンパラメータ、のうちの一方または両方を示す出力信号を生成するよう構成されているI/Oセンサと、を含む、IC用のI/Oブロックが提供される。
【0008】
実施形態では、少なくとも1つのI/Oバッファは、送信バッファを含み、少なくとも1つの信号経路は、通信チャネルに結合された送信バッファの出力に結合された、第1の信号経路を含む。
【0009】
実施形態では、第1の信号経路は、少なくとも1つの接続バンプを介してリモートI/Oブロックにさらに結合され、I/Oセンサの出力信号は、少なくとも1つの接続バンプの品質をさらに示す。
【0010】
実施形態では、少なくとも1つの信号経路が、第2の接続バンプを介してリモートI/Oブロックに結合されている第3の信号経路と、第4の信号経路と、を備え、I/Oセンサは、第3および/または第4の信号経路に結合され、I/Oセンサの出力信号が、第1の接続バンプおよび第2の接続バンプの品質を示すような、第3の信号経路の信号エッジと第4の信号経路の信号エッジとの間のタイミング差、ならびに第3の信号経路および/または第4の信号経路のためのアイパターンパラメータのうちの一方または両方をさらに示す出力信号を生成するように構成されている。
【0011】
実施形態では、少なくとも1つの信号経路は、送信バッファの入力に結合された信号経路、および/または相互接続(インターポーザまたはブリッジなど)を介してリモートI/Oブロックに結合された信号経路、および送信バッファと相互接続の間の接続バンプを含み、I/Oセンサの出力信号は、接続バンプの品質をさらに示す。
【0012】
実施形態では、I/Oブロックは、通信チャネルに結合された経路で受信された差動バッファ入力信号と、固定レベル信号と、の間の差を出力するように構成された差分バッファをさらに備え、少なくとも1つの信号経路の信号経路は差動バッファの出力に結合されている。
【0013】
実施形態では、固定レベル信号はICに対する直流電源電圧の所定の割合で固定された電圧であり、任意選択的に、所定の割合が動的に調整され、および/または所定の割合が75%である。
【0014】
実施形態では、少なくとも1つのI/Oバッファが、通信チャネルに結合された入力を有する受信バッファを含み、少なくとも1つの信号経路のうちの1つの信号経路が受信バッファの出力に結合されている。
【0015】
実施形態では、受信バッファへの入力が、相互接続(例えばインターポーザまたはブリッジ)、ならびにこの相互接続とリモートI/Oブロックとの間の接続バンプと、を介してリモートI/Oブロックに結合され、I/Oセンサの出力信号が接続バンプの品質をさらに示す。
【0016】
実施形態では、通信チャネルは、2つの信号線、すなわち第1の信号線に結合されている少なくとも1つの信号経路の第1の信号経路と、第2の信号線に結合されている少なくとも1つの信号経路の第2の信号経路と、を介して差動信号を伝送するように構成されている。
【0017】
実施形態では、少なくとも1つのI/Oバッファが、2つの信号線を介して差動出力を提供するように構成された送信バッファを備え、第1の信号経路は、第1の信号線に結合されている送信バッファの第1の出力に結合されており、第2の信号経路は、第2の信号線に結合されている送信バッファの第2の出力に結合されている。
【0018】
実施形態では、第1の信号線が、第1の近端接続バンプを介して送信バッファに結合された第1の相互接続(インターポーザまたはブリッジなど)を備え、第2の信号線が、第2の近端接続バンプを介して送信バッファに結合された第2の相互接続(インターポーザまたはブリッジなど)を備え、I/Oセンサの出力信号が、第1および第2の近端接続バンプの品質をさらに示す。
【0019】
実施形態では、第1の信号線が、第1の遠端接続バンプを介してリモートI/Oブロックに結合された第1の相互接続(インターポーザまたはブリッジなど)を備え、第2の信号線が、第2の遠端接続バンプを介してリモートI/Oブロックに結合された第2の相互接続(インターポーザまたはブリッジなど)を備え、I/Oセンサの出力信号が、第1および第2の遠端接続バンプの品質をさらに示す。
【0020】
実施形態では、I/Oセンサは、第1の信号経路の第1のオプションに結合された第1の入力ポートと、第1の信号経路のための第2のオプションに結合された第2の入力ポートと、第2の信号経路に結合された第3の入力ポートと、セレクタであって、I/Oセンサの出力信号が、第2の信号経路の信号エッジと、第1の信号経路の第1のオプションまたは第1の信号経路の第2のオプションのいずれかの信号エッジとの間のタイミング差を選択的に示すように、受信された選択信号に応答して第1または第2の入力ポートを選択するように構成された、セレクタと、を備える。
【0021】
実施形態では、I/Oブロックは、通信チャネルに結合された信号経路で受信された第1の信号と、第2の固定レベル信号と、の間の差を出力するように構成されている差動バッファをさらに備え、第3の入力ポートは、差動バッファの出力に結合されている。
【0022】
実施形態では、少なくとも1つのI/Oバッファは、送信バッファであって、第1の入力ポートが通信チャネルに結合されている送信バッファの出力に結合されている、送信バッファ、および通信チャネルに結合された入力を有する受信バッファであって、第2の入力ポートが受信バッファの出力に結合されている、受信バッファ、のうちの一方または両方を含み得る。
【0023】
実施形態では、アイパターンパラメータは、アイの高さ、アイ幅のジッタ、およびアイの高さの変動のうちの1つ以上を含む。
【0024】
実施形態では、出力信号は、第1の信号経路の信号エッジと第2の信号経路の信号エッジとの間のタイミング差、またはアイパターンパラメータ、のうちのいずれかを示す幅を有するパルスを含む。
【0025】
実施形態では、I/Oブロックは、I/Oセンサの出力信号に基づいて少なくとも1つのI/Oバッファのパラメータを調整するように構成された性能オプティマイザ、および/またはI/Oセンサの出力信号に基づいてI/Oバッファの構成を調整するように構成された修復コントローラ、をさらに備える。
【0026】
実施形態では、修復コントローラは、I/Oセンサの出力信号に応答して、ICの一部または全体を無効にすること、および/またはI/Oセンサの出力信号に応答して、ICの少なくとも一部のレーン再マッピングを引き起こすこと、および/またはI/Oセンサの出力信号に応答して、IC内の送信バッファ強度を調整すること、を行うように構成される。
【0027】
実施形態では、修復コントローラは、ICの初期動作時および/またはICの通常動作中に動作するように構成され、および/またはICの瞬間温度および/またはICの電圧に基づいて調整がさらに行われる。
【0028】
実施形態では、I/Oブロックは、I/Oセンサの出力信号から得られたタイミング信号を受信し、このタイミング信号に基づいてデジタル時間信号を提供するように構成された、時間-デジタル変換器をさらに備える。
【0029】
本明細書に記載されるI/Oブロックを含む半導体集積回路(IC)が提供され得る。
【0030】
実施形態では、I/Oセンサは、ICの外部で出力信号を通信するように構成される。
【0031】
実施形態では、半導体ICは、I/Oセンサの出力信号に基づいて時間信号を受信し、受信した時間信号を閾値と比較し、その比較に基づいて、I/Oセンサからの例外的読み出しまたは外れ値読み出しを識別するように構成されている、フィルタされたカウンタブロックをさらに備える。
【0032】
実施形態では、フィルタされたカウンタブロックは、I/Oセンサからの通常の読み出しの数、および/またはI/Oセンサからの例外的読み出しまたは外れ値読み出しの数をカウントするようにさらに構成されている。
【0033】
本明細書に記載される半導体ICを含む半導体ICシステムが提供され得る。半導体ICは、I/Oプロファイリング部であって、I/Oセンサの出力信号に基づいて、I/Oプロファイルおよび/または分類を生成するように構成されているI/Oプロファイリング部、ならびに/または組み込み仮想視野(EVS)部であって、I/Oセンサの出力信号に基づいて、半導体ICのピンに対する信号振幅および/または信号スルーレートを判定および/または特性化するようにさらに構成されているEVS部をさらに備え得る。
【0034】
実施形態では、少なくとも1つの信号経路のうちの1つ以上が、少なくとも1つの接続バンプを介してリモートI/Oブロックにさらに結合されており、I/Oプロファイルおよび/または分類が、I/Oセンサの出力信号を経時的に監視することに基づく。
【0035】
実施形態では、I/Oプロファイル部は、I/Oプロファイルおよび/または分類を半導体ICのファミリーデータと比較すること、I/Oプロファイルおよび/または分類に基づいて体系的なシフトを検出すること、ならびにテスタデータに基づく外れ値を検出すること、のうちの1つ以上を実施するようにさらに構成されている。
【0036】
一実施形態によれば、半導体集積回路(IC)の入力/出力(I/O)ブロックを監視するための方法が提供され、I/Oブロックは、通信チャネルを介したリモートI/Oブロックへの接続に関する少なくとも1つの信号経路を定義するI/Oバッファを備え、各信号経路はそれぞれの信号エッジスロープ(またはエッジ形状)を引き起こし、この方法は、I/Oセンサにおいて、第1の信号経路の信号エッジと第2の異なる信号経路の信号エッジとの間のタイミング差、および少なくとも1つの信号経路のうちの1つ以上のアイパターンパラメータ、のうちの一方または両方を示す出力信号を生成することを含む。このような方法の実施形態では、I/Oブロックの実施形態を参照して考察される特徴のうちのいずれかを含むように、方法ステップが任意選択的に提供され得る。
【0037】
実施形態では、この方法は、I/Oセンサの出力信号に基づいて少なくとも1つのI/Oバッファのパラメータを調整すること、および/またはI/Oセンサの出力信号に基づいてI/Oバッファの構成を調整すること、をさらに含む。
【0038】
実施形態では、この方法は、I/Oセンサの出力信号に応答してICの一部または全体を無効にすること、およびI/Oセンサの出力信号に応答してICの少なくとも一部のレーン再マッピングを引き起こすこと、のうちの一方または両方をさらに含む。
【0039】
実施形態では、この調整のステップは、さらに、ICの瞬間温度および/またはICの電圧に基づく。
【0040】
実施形態では、この方法は、I/Oセンサの出力信号に基づいて、I/Oプロファイルおよび/または分類を生成することをさらに含む。
【0041】
実施形態では、少なくとも1つの信号経路のうちの1つ以上が、少なくとも1つの接続バンプを介してリモートI/Oブロックにさらに結合されており、I/Oプロファイルおよび/または分類が、I/Oセンサの出力信号を経時的に監視することに基づく。
【0042】
実施形態では、この方法は、I/Oプロファイルおよび/または分類を半導体ICのファミリーデータと比較すること、I/Oプロファイルおよび/または分類に基づいて系統的推移を検出すること、ならびにテスタデータに基づいて外れ値を検出すること、のうちの1つ以上をさらに含む。
【0043】
実施形態では、この方法は、I/Oセンサの出力信号に基づく時間信号を閾値と比較することと、この比較に基づいて、I/Oセンサからの例外的読み出しまたは外れ値読み出しを識別することと、をさらに含む。
【0044】
実施形態では、この方法は、I/Oセンサからの通常の読み出しの数、および/またはI/Oセンサからの例外的読み出しまたは外れ値読み出しの数をカウントすることをさらに含む。
【0045】
いくつかの実施形態では、コンピュータ可読媒体であって、命令がプロセッサによって実施されるときに、本明細書に開示される方法の実施形態のいずれかを実行するための、記憶された命令を有する、コンピュータ可読媒体を考慮し得る。
【0046】
上記の例示的な態様および実施形態に加えて、さらなる態様および実施形態は、図を参照し、以下の詳細な説明を検討することによって明らかになるであろう。当業者であれば、明示的に記載されずとも、本明細書に開示される特定の特徴の組み合わせおよび部分的組み合わせも提供され得ることを理解するであろう。
【図面の簡単な説明】
【0047】
例示的な実施形態を参照図に示す。図に示されている構成要素と特徴の寸法は、一般的に、表示上の便宜と明確さのために選択されたものであり、必ずしも縮尺どおりに示されているわけではない。図面を以下に示す。
【0048】
図1】ICパッドの完全性を検出するためのコンピュータ化されたシステムを概略的に示す図である。
図2】アドバンストヘテロジニアスパッケージングソリューション(2.5D ICパッケージ)の例のはんだバンプを概略的に示す。
図3】I/Oセンサを含む、本開示による入力/出力(I/O)ブロックの第1の実施形態を示す。
図4図3によるI/Oセンサの例示的な実装形態を示す。
図5】双方向通信チャネルにおける近端バンプ劣化を測定するための、本開示によるI/Oブロックの第2の実施形態の電気回路図を示す。
図6】双方向通信チャネル上の遠端バンプ劣化を測定するための、本開示によるI/Oブロックの第3の実施形態の電気回路図を示す。
図7】差動通信チャネルでの近端バンプ劣化を測定するための、本開示によるI/Oブロックの第4の実施形態の電気回路図を示す。
図8】差動通信チャネル上の遠端バンプ劣化を測定するための、本開示によるI/Oブロックの第5の実施形態の電気回路図を示す。
図9】終端抵抗を実装して、双方向通信チャネル上の近端バンプ劣化を測定するための、本開示によるI/Oブロックの第6の実施形態の電気回路図を示す。
図10】終端抵抗を実装して、双方向通信チャネル上の遠端バンプ劣化を測定するための、本開示によるI/Oブロックの第7の実施形態の電気回路図を示す。
図11図3に示す実施形態の変形例による、I/Oセンサのさらなる例示的な実装形態を示す。
図12】測定された近端パルス持続時間のグラフを示す。
図13】測定された遠端パルス持続時間のグラフを示す。
図14】バッファ強度に対するアイ幅のグラフを示す。
図15】バッファ強度に対するシミュレートされた近端パルス幅のグラフを示す。
図16】近端完全性および遠端完全性のオフライン分析の、実際のSiデータを反映した例を示す。
図17】送信機ドライバの強度に対する近端完全性オフライン分析の感度の実際のSiデータを反映した例を示す。
図18】弱いピン(外れ値)分析の実際のSiデータを反映した例を示す。
図19A-19B】受信機の性能分布の実際のSiデータを反映した例を示す。
図20】組み込み仮想視野(EVS)機能を使用した遠端信号解析の実際のSiデータを反映した例を示す。
図21A-21B】オフライン分析とアイ開口の遠端相関の実際のSiデータを反映した例を示す。
図22】ファームウェアベースのフィルタの概略ブロック図を示す。
【発明を実施するための形態】
【0049】
入力/出力(I/O)の完全性および/または劣化監視を検出するため、および/またはバンプアレイの電力/性能を最適化するためのデバイス、システム、および方法が本明細書に開示される。I/Oバッファに出入りする第1の経路上の信号と、I/Oバッファに出入りする第2の経路上の信号との間のタイミング差を測定することにより、完全性および/または劣化を識別することができる。例えば、このことは、ICまたはI/Oブロックのキャリブレーションデータ、参照データ、または履歴データに基づいて、測定されたタイミングまたはスロープの差を予想値と比較することによって実現され得る。これにより、バンプ抵抗またはマイクロバンプ抵抗の完全性または劣化、近端および/または遠端でのI/Oバッファの劣化、相互接続/インターポーザの等級付けならびに完全性または劣化、双方向ピンまたは双方向信号の完全性または劣化、単方向ピンまたは単方向信号の完全性または劣化、差動ピンまたは差動信号の完全性または劣化、断続的な障害検出、異なる劣化率のシナリオ、のうちの1つ以上の監視が可能となる。
【0050】
加えて、または代替的に、このことは、I/Oプロファイリングおよび/または分類をさらに可能にし得る。分類またはプロファイリングは、ダイをSiプロファイルにビニングするプロセスとして理解され得る。各ビン(プロファイル)は、IC設計パラメータのクラスタを含み、結果として、高カバレッジパラメータなどのデバイスレベルパラメータが生じる。Pre-Siの間、IC設計パラメータおよびデバイス処理パラメータがプロファイリング処理の入力として使用され得る。Post-Siの間、センサ値および/または特定の高カバレッジ測定値がプロファイリングプロセスの入力として使用され得る。そのコンテキストでは、プロファイルは、フィールドパフォーマンス(仕様、欠陥など)に適用され得るシグネチャ(データ)値および分布の特定のクラスタと見なすことができる。例えば、製造空間(データ)値の特定のクラスタおよびフィールドパフォーマンス(仕様、欠陥など)に適用され得る分布である。
【0051】
I/Oプロファイリングおよび/または分類は、ICファミリーデータと組み合わせることが可能であり、これにより、体系的なシフト検出を可能にし、および/またはテスタデータに基づく外れ値の検出を可能にすることができる。この目的のために、オンチップI/Oセンサを提供することができる。この文脈におけるファミリーとは、値が近い共通パラメータを有するとして分類されたICのグループを指す場合がある。例えば、ファミリーは、同じSiプロファイル/分類を有する物理的なダイのグループであり得る。さらに、ファミリーには、シミュレートされたIC設計シミュレーション値とデバイス処理シミュレーション値が物理的なファミリーメンバと同じSiプロファイル/分類を有する、モンテカルロ(MC)サンプルのグループが含まれ得る。ICファミリー分類の詳細は、2019年4月16日に出願された「Integrated Circuit Profiling and Anomaly Detection」と題された係属中のPCT特許出願公開第WO2019/202595号に記載されており、その内容は参照によりその全体が本明細書に組み込まれる。
【0052】
実施形態では、これによりI/O電力および/または性能の最適化を可能にし得る。例えば、各送信(Tx)バッファの電力は、所望の性能または必要な性能に基づいて調整できるため、アレイ全体の電力を最適化することができる。
【0053】
実施形態では、I/O修復機能が提供され得る。例えば、これにはすべてのICの一部を無効化することが含まれ得る。別の実施形態では、レーンの再マッピングを含む場合がある。さらなる例は、送信バッファの強度を調整することを含む(例えば、レーンの再マッピングまたは修復が不可能な場合、送信バッファの強度を増加させる)。このような修復機能は、テスタ上またはフィールド内で提供され得る。修復機能は、I/Oプロファイリングおよび/または外れ値検出処理に基づく場合がある。さらなる実施形態は、I/Oミッション生成を提供し得る。
【0054】
実施形態では、これにより、バッファあたりの電流消費率(dI/dT)の振幅を制御するためのI/Oバッファ(Tx)スルーレートの最適化、およびEMI/RFI(電磁または無線周波数干渉)によるアレイ全体の最適化が、望まれ必要な場合は可能となり得る。
【0055】
オンチップI/Oセンサと補助的なハードウェアおよび/またはソフトウェアの組み合わせは、エージェントと呼ばれ得る。このようなエージェントの効果により、電力および/または周波数の最適化とビニング、フィールド内での修復動作(上で考察されるレーン修復もしくは再マッピングなど)、I/Oの特性評価、検証、および/またはデバッグならびに品質および信頼性の向上、のうちの1つ以上が可能となる。
【0056】
本開示による例は、メモリIC、例えば、高帯域幅メモリ(HBM)またはダイナミックランダムアクセスメモリ(DRAM)に基づく他のメモリに適用され得る。他のタイプのメモリまたは他のタイプのICへの適用も可能である。
【0057】
ここで、ICパッドの完全性を検出するためのコンピュータ化されたシステム100を概略的に示す図1を参照する。コンピュータ化されたシステム100は、131、132、133などのI/Oセンサを備えたIC150を備え、1つがそれぞれ電気的に接続され(141、42、143など)、ICパッドに接続された少なくとも1つのI/Oバッファ(151、52、153など)によって定義される信号間のタイミング遅延を測定する。近端の場合(I/OバッファはTxモードで動作する)、タイミング遅延はI/Oバッファの負荷および/またはI/Oバッファの強度を示す。遠端の場合(I/OバッファはRxモードで動作する)、タイミング遅延は、チャネルの劣化および/またはFEでのTxバッファの強度を示す。NEの場合、I/Oセンサの出力はパルスを含み得、その長さは、I/Oバッファ負荷の変化および/またはI/Oバッファ強度の変化を示し得る。FEの場合、I/Oセンサの出力はパルスを含み得、その長さは、チャネル性能の変化および/またはFEでのTxバッファの強度の変化を示し得る。I/Oセンサは、出力がデジタル時間測定値を含み得るように、時間-デジタル変換器(TDC、任意選択的にI/Oセンサの一部を形成し得る)への入力を提供し得る。
【0058】
I/Oセンサ出力は、IC150のデータインターフェース111とコンピュータ101Aのデータインターフェース110との間で、データネットワーク140を介して通信され得る。コンピュータ101Aは、1つ以上のハードウェアプロセッサ101B、ユーザインターフェース120、および非一時的なコンピュータ可読記憶媒体102を備える。記憶媒体102上にはプログラムコードモジュール(102A、102B、102Cなど)が符号化されており、これらがハードウェアプロセッサ101B上で実行されると、本明細書に開示されるように、ICを測定および/または制御するための方法の動作を実施する。任意選択的に、I/O出力信号は、本方法の動作を実施するIC上の処理構成要素(図示せず)によって受信される。例えば、データ受信機102Aは、I/O出力信号値を受信する。例えば、ICアナライザ102Bは、I/O出力信号値を分析して、例えば、動作中のICのベースライン動作を判定し、バンプ故障、パッド故障、顕著な故障、将来の故障および同様の異常を検出し、I/OバッファまたはICをプロファイルおよび分類するか、あるいはICのパフォーマンスを調整する。ICアナライザ102Bは、例えば、機械学習および/またはデータ分析に基づいて、プラットフォームベースの分析および警告をさらに提供し得る。次にIC修復機能102Cは、例えば、すべてのICの一部を無効にすること、IC内のレーンを再マッピングすること、およびIC内の送信バッファ強度を調整すること、のうちの1つ以上によって、予測されたまたは実際の故障を軽減することができる。オプティマイザ102Dは、パラメータ最適化を実施して、性能の改善および/または電力の調整をすることができる。
【0059】
ここで、アドバンストヘテロジニアスパッケージングソリューションの例のはんだバンプを示す図2を参照する。ICパッケージ内、ならびにICパッケージ、インターポーザ、および回路基板の間のいくつかの異なるレベルのはんだ接合が示される。例えば、I/Oバッファは、ICをインターポーザダイに接続するマイクロバンプにはんだ付けされたパッドを駆動し得る。よって、インターポーザダイは2.5D/3Dパッケージング技術の一例である。
【0060】
例えば、I/Oバッファは、パッドに接続された、制御崩壊チップ接続(C4)(controlled collapse chip connection)バンプなどのフリップチップパッドのI/Oを駆動することができる。C4バンプは一般的なパッケージング技術の一例であり、一般的な場合、本発明は、任意のパッケージング技術、または任意のチップツーチップパッケージング技術に適用可能である。この例(図2)では、2つのダイは、マイクロバンプおよびインターポーザチップを介して互いに接続されている。これは、両端の送信機(Tx)と受信機(Rx)間の双方向I/Oリンクである。フリップチップC4バンプは、パッケージをインターポーザダイに接続するために使用される。BGAはパッケージをボードに接続する。上記のように、I/Oバッファはフリップチップバンプを駆動することができるが、これは図2の例には示されていない。
【0061】
任意選択的に、電気接続の完全性は、電子パッケージの1つ以上のはんだ接続を介して、ならびに/または回路(例えば、マイクロバンプ、シリコン貫通ビアバンプ、C4バンプ、パッケージバンプ(例えばBGAボール)および同様のもの)を介して検出される。
【0062】
ここで、I/Oセンサ200を含む、本開示による入力/出力(I/O)ブロックの第1の実施形態を示す図3を参照する。I/Oセンサ200は、送信機(Tx)バッファ210、疑似差動受信(Rx)バッファ220および受信機(Rx)バッファ230を含むI/Oバッファ構成内に結合されている。送信入力201は、Txバッファ210への入力として、またI/Oセンサ220への(第1のポートを介した)第1の入力として提供される。次に、Txバッファ210は、出力215を通信チャネルに提供する。通信チャネルはまた、差動Rxバッファ220およびRxバッファ230への入力225を提供する。Rxバッファ230は、(第2のポートを介して)I/Oセンサ200への第2の入力として出力235を提供する。差動Rxバッファ220への第2の入力は、基準電圧223である。基準電圧223は、IC供給電圧(Vcc)の割合で設定され、この場合、割合は75%である(ただし、この値は調整可能であり得る)。次に、差動Rxバッファ220は、入力225と基準電圧223との間の差に基づいて出力228を提供する。差動Rxバッファ220の出力228は、I/Oセンサ200への第3の入力として(第3のポートを介して)提供される。差動Rxバッファ220動作を可能にするために、差動Rxバッファイネーブル信号225が差動Rxバッファ220に提供され、Rxバッファ動作を有効にするために、Rxバッファイネーブル信号235がRxバッファ230に提供される。
【0063】
I/Oセンサ制御信号205もまたI/Oセンサに提供される。I/Oセンサ制御信号205(2つの論理状態のうちの1つを採ることができる)に基づいて、I/Oセンサの出力は、第1の入力(送信入力201)および第3の入力(差動Rxバッファ220の出力228)、あるいは第2の入力(Rxバッファ230の出力235)および第3の入力(差動Rxバッファ220の出力228)、のいずれかに基づく。言い換えると、I/Oセンサは、第3の入力ならびに第1の入力または第2の入力のいずれかに基づいて出力を生成する。次に、I/Oセンサは出力Po240を生成し、これは、信号エッジ(典型的には立ち上がりエッジ)間のタイミング差に依存するが、使用されている2つの各入力のそれぞれの信号の立ち下がりエッジまたは立ち下がりエッジと立ち上がりエッジの両方で動作することも可能である。以下でさらに考察されるように、2つの信号間のタイミング差は、I/Oバッファ負荷に有利に対応する。特定の実施形態では、出力Po240は、タイミング(例えばスロープ)差を示す幅を有するパルスとして生成される。出力Po240は、パルス幅を示すデジタル出力を提供するために、(上で考察されるように)TDCに提供され得る。
【0064】
以下でさらに考察されるように、この出力は、バンプ劣化の監視、より一般的には1つ以上のバンプアレイの監視を可能にし得る。I/Oセンサ200は、特にI/Oブロック内に埋め込まれ(または統合され)、この測定をダイ上で制御することを可能にする。さらに、データは、機能動作中に収集され得る。このデータは、分析プラットフォーム(例えば、図1のコンピュータ101A上で動作可能)にアップロードされ得る。この監視データを使用して、(オンラインまたはオフラインのいずれかで)分析が実施され得る。これは、ICまたはシステムの機能動作に干渉することなく実行され得る。また、特別なテストモードまたはIC動作を停止する必要もない。
【0065】
ここで、図3によるI/Oセンサの例示的な実装形態を示す図4を参照する。ここで、送信入力201またはRxバッファ230の出力235のいずれかを選択する際のI/Oセンサ制御信号の効果を見ることができる。比較される信号の立ち上がりエッジ間のタイミング差に依存する幅を有するパルスを生成するための例示的なデジタル回路が示されている。しかしながら、当業者であれば、これが他の方法で実施され得ることを理解するであろう。
【0066】
一般的には、半導体集積回路(IC)の入力/出力(I/O)ブロックが検討され得る。I/Oブロックは、少なくとも1つのI/Oバッファであって、通信チャネルを介したリモートI/Oブロックへの接続に関し、少なくとも1つの信号経路(特に第1および第2の異なる信号経路)を定義するように構成され、各信号経路がそれぞれの信号エッジスロープを引き起こす、少なくとも1つのI/Oバッファと、I/Oセンサであって、少なくとも1つの信号経路(特に第1および第2の信号経路)に結合され、第1の信号経路の信号エッジ(スロープ)と第2の信号経路の信号エッジ(スロープ)との間のタイミング差を示す出力信号を生成するように構成された、I/Oセンサと、を含み得る。
【0067】
I/Oブロックを備えた半導体ICも考えられる。次に、I/Oセンサは、例えば、通信インターフェースまたはネットワークポートを使用して、ICの外部で出力信号を通信するように構成され得る。I/Oセンサの出力信号に基づいて、I/Oプロファイルおよび/または分類を生成するように構成されたI/Oプロファイリング部も提供され得る。後処理の一部またはすべてがIC上で実施され得るが、他の実施形態では、後処理のすべてが別個のプラットフォーム上で実施され得る。実施形態では、少なくとも1つの信号経路(例えば、第1の信号経路)は、少なくとも1つの接続バンプを介してリモートI/Oブロックに結合されており、I/Oプロファイルおよび/または分類は、I/Oセンサの出力信号を経時的に監視することに基づき得る。好ましくは、複数のバンプ(バンプアレイ)が、このように監視され得る。I/Oプロファイルおよび/または分類は、半導体ICのファミリーデータと比較されること、I/Oプロファイルおよび/または分類に基づいて体系的なシフトを検出するために使用されること、およびテスタデータに基づく外れ値の検出に使用されること、のうちの1つ以上であり得る。
【0068】
実施形態では、I/Oセンサは、第1の信号経路の第1のオプションに結合された第1の入力ポートと、第1の信号経路のための第2のオプションに結合された第2の入力ポートと、第2の信号経路に結合された第3の入力ポートと、セレクタであって、I/Oセンサの出力信号が、第2の信号経路の信号エッジスロープと、第1の信号経路の第1のオプションまたは第1の信号経路の第2のオプションのいずれかの信号エッジスロープとの間のタイミング差を選択的に示すように、受信された選択信号に応答して第1または第2の入力ポートを選択するように構成された、セレクタと、を備える。例えば、I/Oブロックは、通信チャネルに結合された信号経路で受信された第1の信号(差動バッファ入力信号)と第2の固定レベル信号との間の差を出力するように構成された差動バッファをさらに含み得る。次に、第3の入力ポートは、好ましくは、疑似差動バッファの出力に結合される。第2の固定レベル信号は、事前設定されるかまたは動的に調整可能であり得、および/または有利には、ICのDC電源供給電圧の所定の割合で固定された電圧である。例えば、この所定の割合は、50%より高くおよび/または100%より低く、より好ましくは60%より高くおよび90%より低く、最も好ましくはおよそ75%であり得る。少なくとも1つのI/Oバッファは、送信バッファであって、第1の入力ポートが通信チャネルに結合されている送信バッファの出力に結合されている、送信バッファ、および通信チャネルに結合された入力を有する受信バッファであって、第2の入力ポートが受信バッファの出力に結合されている、受信バッファ、のうちの一方または両方を含み得る。
【0069】
ここで、双方向通信チャネルでの近端(NE)バンプ劣化を測定するための、本開示によるI/Oブロックの第2の実施形態の電子回路を示す、図5を参照する。言い換えると、これはNE信号の完全性を感知するためのものである。通信チャネルは、パッド容量(Cpad)、μバンプ抵抗(Ruバンプ)、およびインターポーザによって表される。
【0070】
図に示すとおり、I/Oセンサ制御信号205は、論理「1」に設定されている(例えば、図4の実施形態による)。そうすることにより、I/Oセンサ200は、出力Po240で、送信入力201(Tx_in)と疑似差動Rxバッファ220の出力228(Rx-diff_in)との間の遅延差に正比例する幅を有するパルスを生成する。Tx_inからRx-diff_inへの遅延差は、送信入力201の信号エッジと疑似差分Rxバッファ220の出力228の信号エッジとの間の遅延(Txバッファ210の遅延と疑似差動Rxバッファ220に対するTxバッファ210の遅延との合計)を表す。この遅延は、有効バッファ負荷に正比例する。有効バッファ負荷の変化は、Txバッファ出力信号215のスロープを変化させ、出力Po240でのパルス幅に影響を与える。例えば、NEμバンプ抵抗が増加すると、有効バッファ負荷が減少し、Txバッファ出力信号215のスロープが減少し、したがって出力Po240でのパルスの幅も減少する。出力Po240での信号のパルス幅は、TDCによって測定される。TDCは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、TDCの読み出し値が変化し、測定されたNEμ性能の変化が示される。
【0071】
このアプローチは、ICの寿命全体にわたって受信および/または送信遅延を感知するのに有用であり得る。それによって、μバンプ抵抗の経年劣化を検出し得て、および/またはμバンプの間欠的切断を検出し得る。
【0072】
追加的または代替的に、このアプローチは、例えば、パッド(Txバッファ出力)でのスルーレートを特性化または測定するために、Rxバッファ230の基準電圧(VREF)をスキャンするのに有用であり得る。これは、バッファの消費電流率の振幅dI/dTによって引き起こされるEMI/RFI現象を検出して制限するために使用され得る。これについては、以下でさらに考察される。
【0073】
実施形態では、第2の信号は、通信チャネルに結合された入力を有するCMOSベースの受信バッファによって生成され得る。そうすることにより、I/Oセンサ200は、出力Po240で、送信入力201(Tx_in)とCMOSベースのRxバッファの出力との間の遅延差に正比例する幅を有するパルスを生成する。この場合のTx_inからRx outへの遅延差は、送信入力201の信号エッジとCMOSベースのRxバッファの出力の信号エッジとの間のループ遅延(Txバッファ210の遅延とCMOSベースのRxバッファの遅延との合計)を表す。この遅延は、有効バッファ負荷にも正比例する。
【0074】
ここで、双方向通信チャネルでの遠端(FE)バンプ劣化を測定するための、本開示によるI/Oブロックの第3の実施形態の電子回路を示す、図6を参照する。ここで、I/Oセンサ制御信号205は、論理「0」に設定される(例えば、図4の実施形態による)。このようにして、I/Oセンサ200は、出力Po240で、Rxバッファ230の出力235(Rx_in)と疑似差動Rxバッファ220の出力228(Rx-diff_in)との間の遅延差に正比例する幅を有するパルスを生成する。Rx_inからRx-diff_inへの遅延は、Rxバッファ230の出力235の信号エッジと差動Rxバッファ220の出力228の信号エッジとの間のタイミング差(遅延)を表す。この遅延差は、Rxバッファ230の入力スロープ(パッド信号)に正比例する。Rxバッファ230の入力スロープに変化があった場合、出力Po240のパルス幅に影響する。例えば、FEμバンプ抵抗が増加すると、Rx_inのスロープが増加し、出力Po240でのパルスの幅も増加する。出力Po240での信号のパルス幅は、TDCによって測定される。TDCは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、TDCの読み出し値が変化し、測定されたFEμ性能の変化が示される。
【0075】
上記は、I/Oバッファが通信チャネル上の双方向インターフェース用に構成されている実施形態について考察している。ただし、単方向通信の測定も可能である。単方向信号は、NEのみまたはFEのみの信号である。同じI/Oセンサ220が、I/Oセンサ制御信号205の固定構成で使用される。図4の実施形態によれば、近端(NE)信号の完全性のみを感知することは、I/Oセンサ制御信号205を論理「1」に設定することによって実施される。遠端(FE)信号の完全性のみを感知することは、I/Oセンサ制御信号205を論理「0」に設定することによって実施される。
【0076】
上で考察される一般的な用語に戻ると、さらに任意選択的な特性および/または一般化された実装形態の詳細が検討され得る。例えば、少なくとも1つのI/Oバッファは、送信バッファを含み得る。次に、少なくとも1つの信号経路(例えば、第1の信号経路)は、通信チャネルに結合された送信バッファの出力に結合され得る。任意選択的に、少なくとも1つの信号経路(例えば、第1の信号経路)は、少なくとも1つの接続バンプを介してリモートI/Oブロックにさらに結合される。次に、I/Oセンサの出力信号は、少なくとも1つの接続バンプの品質をさらに示し得る。実施形態では、少なくとも1つの信号経路(例えば、第2の信号経路)は、送信バッファの入力に結合されている。次に、第1の信号経路は、相互接続および送信バッファと相互接続との間の接続バンプを介してリモートI/Oブロックに結合される。この場合、I/Oセンサの出力信号は、接続バンプの品質をさらに示す場合がある。
【0077】
好ましくは、I/Oブロックは、通信チャネルに結合された信号経路で受信された差動バッファ入力信号と、固定レベル信号と、の間の差を出力するように構成された疑似差動バッファをさらに備え、少なくとも1つの信号経路(例えば、第2の信号経路)は、差動バッファの出力に結合されている。疑似差動バッファは、上記のように考察され得る。このようにして、I/Oセンサ出力は、第1の信号経路と差動バッファの出力との間の時間差を表し得る。
【0078】
このような実施形態(第2の信号経路などの少なくとも1つの信号経路が差動バッファの出力に結合されている場合では、2つのオプションが考慮され得る。第1のオプション(上で考察されるように)では、少なくとも1つの信号経路(第1の信号経路など)のは別の信号経路が、送信バッファの入力に結合され、通信チャネルに結合される(したがって、典型的には、少なくとも1つの接続バンプを介してリモートI/Oブロックに結合される)。第2のオプションでは、少なくとも1つのI/Oバッファは、通信チャネルに結合された入力を有する受信バッファを含む。次に、少なくとも1つの信号経路(第1の信号経路など)の別の信号経路が、受信バッファの出力に結合される。受信バッファへの入力は、任意選択的に、相互接続および相互接続とリモートI/Oブロックとの間の接続バンプを介してリモートI/Oブロックに結合される。次に、I/Oセンサの出力信号は、接続バンプの品質をさらに示し得る。
【0079】
実施形態では、I/Oバッファは、通信チャネルを横切る差動信号を使用することができる。ここで、差分通信チャネルでの近端バンプ劣化を測定するための、本開示によるI/Oブロックの第4の実施形態の電子回路を示す、図7を参照する。送信バッファ301は、2つの差動出力、すなわち、第1の出力310(outp)および第2の出力320(outn)を生成する。この場合、近端(NE)差動信号の完全性の感知は、I/Oセンサ制御信号205を論理「1」に設定することによって実施される。I/Oセンサ220は、出力Po240で、第1の受信バッファ(Rx_CMOS)315(Tx_inまたはI/Oセンサ220のcpポートで提供される)を介した第1の出力310と、第2の受信バッファ(Rx_CMOS)325(Rx-diff_inまたはI/Oセンサ220のcnで提供される)を介した第2の出力320と、の間の遅延差に正比例する幅を有する、パルスを生成する。Tx_inからRx-diff_inへの遅延差は、第1の差動バッファ出力310(outp)と第2の差動バッファ出力320(outn)の有効負荷間の不一致に正比例する。これら2つの有効負荷間の不一致に変化があった場合、出力Po240のパルス幅に影響する。例えば、第1の出力310(outp)に接続されたNEμバンプの抵抗が増加すると、第1の出力310(outp)の有効負荷は第2の出力320(outn)の有効負荷に比べて減少し、これにより出力Po240でパルス幅が変更される。Poでの信号のパルス幅はTDCによって測定される。TDCは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、TDCの読み出し値が変化し、測定されたNE差動μバンプ性能の変化が示される。
【0080】
ここで、差分通信チャネルでの遠端バンプ劣化を測定するための、本開示によるI/Oブロックの第5の実施形態の電子回路を示す、図8を参照する。遠端(FE)差動信号の完全性の感知は、I/Oセンサ制御信号205を論理「1」に設定することによって実施される。リモートエンドから通信チャネルを介して2つの差動入力、すなわち、第1の入力311(padp)および第2の入力321(padn)が提供される。I/Oセンサ200は、出力Po240で、第1の入力311(Tx_inまたはcp)と第2の入力321(Rx-diff_inまたはcn)との間の遅延差に正比例する幅を有するパルスを生成する。Tx_inからRx-diff_inへの遅延差は、第1の差動バッファ入力311(padp)と第2の差動バッファ入力321(padn)の信号スロープ間の不一致に正比例する。第1の差動バッファ入力311での信号スロープと第2の差動バッファ入力321での信号スロープとの間の不一致に変化があった場合、出力Po240でのパルス幅に影響を与える。例えば、第1の差動バッファ入力311(padp)に接続されたFEμバンプの抵抗が増加すると、第1の差動バッファ入力311(padp)での信号スロープは、第2の差動バッファ入力 321(padn)での信号スロープに対して増加する。これにより、出力Po240でのパルス幅が変更される。出力Po240での信号のパルス幅は、TDCによって測定される。TDCは、パルス幅を表すデジタル読み出しを生成する。パルス幅に変化があった場合、TDCの読み出し値が変化し、測定されたNE差動μバンプ性能の変化が示される。
【0081】
上で考察される一般化された用語を再び参照する。実施形態では、通信チャネルは、2つの信号線を介して差動信号を伝送するように構成されている。次に、第1の信号経路は第1の信号線に結合され得、第2の信号経路は第2の信号線に結合され得る。このような場合、少なくとも1つのI/Oバッファは、2つの信号線を介して差動出力を提供するように構成された送信バッファを含み得る。次に、第1の信号経路は、第1の信号線に結合された送信バッファの第1の出力に結合され得、第2の信号経路は、第2の信号線に結合された送信バッファの第2の出力に結合され得る。実施形態では、第1の信号線は、第1の近端接続バンプを介して送信バッファに結合された第1の相互接続を含み、第2の信号線は、第2の近端接続バンプを介して送信バッファに結合された第2の相互接続を含む。次に、I/Oセンサの出力信号は、第1および第2の近端接続バンプの品質をさらに示し得る。実施形態では、第1の信号線は、第1の遠端接続バンプを介してリモートI/Oブロックに結合された第1の相互接続を含み、第2の信号線は、第2の遠端接続バンプを介してリモートI/Oブロックに結合された第2の相互接続を含む。次に、I/Oセンサの出力信号は、第1および第2の遠端接続バンプの品質をさらに示し得る。
【0082】
特性評価および/または検証は、いくつかの特性に基づくことができる。NE性能については、電力/性能の最適化(例えば、NEドライバの強度に対する特性評価による)および/またはレーン修復用の隣接ピンの検出を使用できる。FE性能の場合、例えばピンごとのアイ幅の開口部、ピンごとのアイ高さの開口部、およびピンごとのアイ幅ジッタ(最小-最大)のうちの1つ以上のアイパターンパラメータが考慮され得る。FE隣接ピン検出は、以下、すなわち、レーン修復のための弱いピンの検出、設計または製造に起因する系統的な問題、および大きなサンプルデータに基づく外れ値の検出、のうちの1つ以上を考慮して実施することも可能である。
【0083】
上述した実装形態は、例えば、HBM2などの終端のないメモリICの測定および/または分析に最適である。ただし、HBM3などのより新しいメモリ設計には、例えば疑似開口ドレインドライバを用いた終端が含まれている。その結果、低い論理レベルが0Vより高くなり得る。したがって、このようなICの設計では、CMOSベースのRxバッファは使用されない。I/Oブロック内のI/Oセンサは、この設計を生かして代替的なFE測定および/または分析を行うことができる。
【0084】
ここで、双方向通信チャネルでの近端バンプ劣化を測定するための、本開示によるI/Oブロックの、終端抵抗器を実装する第6の実施形態の電子回路を示す、図9を参照する。この実施形態は、送信入力201、NEのTxバッファ501、NEの差動Rxバッファ515、およびFEのRxバッファ530を備える。追加の終端抵抗器535は、FEのRxバッファ530側に示されている。I/Oエージェント(センサ)500は、図5を参照して上記のI/Oエージェント200と同様に動作する。I/Oセンサ500は、出力Po540を生成し、これは、使用されている2つの各入力(NEのTxバッファ501への入力およびNEの差動Rxバッファ515の出力からの入力)におけるそれぞれの信号の信号エッジ間のタイミング差に依存する。この出力はTDCに提供される(図示せず)。
【0085】
ここで、双方向通信チャネルでの遠端バンプ劣化を測定するための、本開示によるI/Oブロックの、終端抵抗器を実装する第7の実施形態の電子回路を示す、図10を参照する。この場合、I/Oセンサ500の近端が受信機として機能する。追加の終端抵抗器525は、NEのTxバッファ501およびNEの差動Rxバッファ515側に示されている。I/Oセンサ500は、VREFでのアイパターン、特に2つのアイ、すなわち、立ち上がりから立ち下がり、および立ち下がりから立ち上がりを測定する。特に、各アイパターンのアイ幅および/またはアイ高を直接測定することができる。I/Oセンサ500は、測定されたアイパターンパラメータを(例えば、パルス幅によって)示す出力Po540を生成する。この場合も、出力540はTDC(図示せず)に提供される。
【0086】
図9および図10に示されるようなI/Oセンサ500の、さらなる例示的な実装形態を示す図11が参照される。I/Oセンサ500には、したがって2つの入力、すなわち、Txバッファ501への入力、および差動Rxバッファ515からの出力が提供される。差動Rxバッファ515はまた、イネーブル信号(En_Rx_Diff)を有する。I/Oセンサ500は、2つの入力経路上の信号間のタイミング差(NE性能のため)、および/または差動Rxバッファの出力によって提供される入力のアイパターンパラメータ(FE性能のため)を測定することができる。アイパターンパラメータは、アイ幅のジッタおよびアイ高のうちの1つ以上とすることができる。出力信号540は、測定されたパラメータを示している。性能は、ドライバの強度および/またはVREF(特にFE性能の場合)に対して特性化され得る。
【0087】
一般的な意味において、半導体集積回路(IC)の入力/出力(I/O)ブロックが考慮され得て、I/Oブロックは、通信チャネルを介したリモートI/Oブロックへの接続に関する少なくとも1つの信号経路(各信号経路がそれぞれの信号エッジスロープを引き起こす)を定義するように構成された少なくとも1つのI/Oバッファと、少なくとも1つの信号経路(例えば、第1および/または第2の信号経路)に結合され、少なくとも1つの信号経路のアイパターンパラメータを示す出力信号を生成するように構成されたI/Oセンサと、を含む。アイパターンパラメータは、アイ幅、アイ高、アイ幅のジッタ、およびアイ高の変動のうちの1つ以上を含み得る。これは、本明細書に開示される任意の他の態様、実施形態、または特徴と組み合わせることができ、また、任意の他の実施形態(例えば、差動通信チャネルを使用する実施形態)に拡張することができる。
【0088】
ここで、NEのμバンプ抵抗およびFEのアイ幅(EW)に対して測定された近端パルス持続時間のグラフを示す図12を参照する。この場合、x軸は遠端EWを表し、y軸はパルス幅の変化を表し、グラフ上の点は0~100オームの近端μバンプ抵抗を表す。異なる曲線は、Txバッファ210の異なる強度での結果を示している。次に、測定された遠端パルス持続時間のグラフを示す図13が参照される。ここで、x軸はFEのμバンプ抵抗を表し、y軸はパルス幅を表す。図12および図13から分かるように、本開示のアプローチによって、ICのI/Oを結合する機能的バンプの監視を可能にし、これにより、経年劣化を検出、分析し、実施形態では軽減することが可能となる。
【0089】
I/Oセンサの出力は、次のような様々な目的、すなわち、ピンごとに測定されたNEパルス幅が経時的に分析されるNEピンの監視、ピンごとに測定されたFEパルス幅を経時的に分析する時間を含むFEピンの監視、監視および/またはデータ処理、バッファドライブ強度の変更、ICの一部または全部の無効化、および隣接ピンのレーン修復機能の起動、に使用できる。これらの一部はI/O修復機能と見なされ得、初期のオンテストおよび/またはフィールド内の一部として実施され得る。
【0090】
例えば、ソフトウェアベースの「レーン修復」または「レーン再マップ」メカニズムが、障害のあるレーン(データパスなど)をスペアレーンに置き換えてもよい。レーンの再マッピングは、レジスタの書き込み(ソフト)またはeFuseのカット(ハード)によって行われてもよい。レーン修復および電力最適化は、ともに機能し得る。例えば、(レーンの修復および/または再マッピングのために)すべての冗長ピンが使用されている場合、Txバッファ強度を上げることによって動作を継続できるようにし、オフライン修復が可能になるまでの時間を長くすることができる。
【0091】
特に、I/Oセンサの出力は、バンプアレイの監視および/または機能動作中の複数のピンの劣化の測定(および監視)に使用され得る。これは、システムの機能動作を妨げることなく有益に実行される。測定は、ダイ上で有利に制御され得る。データは、機能動作中に収集され、分析プラットフォームにアップロードされ得る(上で考察されるように)。これにより、例えば分析プラットフォームでの機械学習アルゴリズム(または他のデータ分析技術)による、測定データのオンラインおよび/またはオフライン分析を可能にし得る。分析プラットフォームは、瞬間的な温度および/または電圧などの他のデータを分析に使用し得る。特に、特別なテストモードまたはICの動作停止は必要ない。
【0092】
実施形態では、I/Oブロックは、I/Oセンサの出力信号から得られたタイミング信号を受信するように構成された時間-デジタル変換器を備え(これは、任意選択的に、I/Oセンサ自体の出力信号を含み得る)、タイミング信号に基づいてデジタル時間信号を提供する。
【0093】
別の実施形態では、I/Oセンサの出力を使用して、ピンでの信号振幅および/または信号スルーレートを判定および/または特性化し得る。この機能により、ICのピンごとに適用され得る組み込み仮想視野(EVS)部が有効になり得る。EVS機能については、以下に説明する図19~21を参照して考察される。
【0094】
ここで、バッファ強度に対するアイ幅のグラフを示す図14と、バッファ強度に対するシミュレートされた近端パルス幅のグラフを示す図15を参照する。既存のI/Oバッファ設計では、過剰な駆動強度が使用され得る。開示される技術により、駆動強度の最適化が可能となり得る。例えば、アイ幅は、信号品質に比例し、パルス幅は、アイ幅に相関することが理解され得る。したがって、異なるバッファ強度でパルス幅を測定し、可能な場合は、これをピン測定ビットエラーレート(BER)と相関させることが可能であり得る。データは、ファミリー情報および/または履歴に基づいて、プロセスコーナーにさらに相関し得る。次に、チャネル特性を抽出し、これらを使用して、良好な性能と(修復が必要な)不良な性能を区別することができる。次に、最適なバッファ強度を設定できる。これは、ICの寿命全体にわたって監視すること(および必要に応じて警告を提供すること)が可能である。
【0095】
ここで、実際のSiデータを反映する例の分析を示す図16~21を参照する。これらの図の説明で使用される「完全性の洞察」という用語は、それぞれ近端側であるか遠端側であるかにかかわらず、測定されたパルス持続時間のオフライン分析を意味する。提示された例の分析は、例えば機械学習および/またはデータ分析に基づいて、プラットフォームベースの分析および警告を提供するICアナライザ(図1のICアナライザ102Bと同等)によって実施されたものである。
【0096】
4つのI/Oブロックの近端の完全性洞察401および遠端の完全性洞察402を示す図16を参照する。各ブロックは46本のアクティブピンで構成されている。このプロットは、近端完全性および遠端完全性の洞察の分布を示している。近端の完全性洞察401を参照すると、プロットは、グループごと、およびグループ内のピンごとの近端送信(Tx)駆動マップを示している。弱いグループ(W)と強いグループ(S)を観察することができる。駆動マップを(グループごと、またはピンごとに)均等化することにより、合計I/O電力を最適化することができる。この例では、強いグループ(S)のドライバの強さを弱いグループ(W)と等しくすることにより、電力を節約することができる。このプロットは、外れ値ピン403の観察値も示している。これは、分布の端にある近端の洞察値を有するピンである。遠端の完全性洞察402を参照すると、プロットは受信した性能(Rx性能)マップを示している。遠端の洞察では、特定のブロックでより大きな変動が観察できる。これは、データ依存の符号間干渉(ISI)の結果である。
【0097】
ここで図17を参照すると、ブロックXおよびブロックYのドライバ強度に対する近端完全性洞察の平均感度が示されている。近端洞察の感度は約0.5LSBである。絶対値も観測される。
【0098】
ここで、実際のチップの弱いピン(外れ値)の分析を示す図18を参照する。弱いピンの動作は、統計的および電気的に通常のピンの動作と比較され、両方とも外れ値を識別する。
【0099】
ここで図19A~19Bを参照すると、実際のチップからのRx性能洞察データの分布が示されている。Rx性能の洞察は、ピンでの受信信号のスルーレート(単位:ps/V)の測定である。1-LSB/50mVに等しい測定値の感度は、10psとして1-LSBを与える。
【0100】
ここで、組み込み仮想視野(EVS)機能を使用した遠端信号分析を示す図20を参照する。このプロットは、実際のチップの遠端の完全性の洞察を示している。ピンでの低振幅の受信信号によって引き起こされる逸脱した値が、観察される場合がある。受信信号の振幅は、逸脱した値が除去される地点までVREFを下げることで測定可能となる。この地点で、受信信号の振幅はVREF値と等しくなる。VREFの解像度は、設計によって判定される。したがって、このような逸脱した値または例外的な値は、分析およびVREFの設定に影響を与え得る。この影響は、以下で考察されるように修正され得る。
【0101】
ここで図21A~21Bを参照すると、遠端洞察とアイの開口との相関関係が示されている。線形相関が見られる。
【0102】
上述のように、逸脱した値または例外的な値は、分析に影響を与え得る。例えば、FE感度は、ローンビットの検出可能性によって制限され得る。この効果は、アイ幅および/またはアイ高などのアイパターンの測定値を見る場合に特に顕著になり得る。ローンビットによって引き起こされる例外的な読み出しを除去すると、VREFの増加、およびFE感度の改善を可能にし得る。特定のデータパターンでの多くの例外的な読み出しは、平均性能値に影響を与え、平均などの計算された統計を推移させ得る。これは、経年劣化を検出する機能に影響を与え得る。この効果は、3.2GT/sなどの高い転送速度で見られ得る。有利には、そのような例外的な読み出しは、特にTDC後の合計で、結果からフィルタリングされ得る。これにより平均シフトの影響が軽減され、および/または寿命動作での平均変化の検出が改善され得る。
【0103】
ここで、ファームウェアベースのフィルタの概略ブロック図を示す図22を参照する。このようなフィルタは、上で考察されるように、読み出しの合計、特にTDC後の合計の一部として使用され得る。フィルタへの入力は、デジタル出力410を提供するTDC400によって提供される。フィルタは、比較器(CMP)420、合計ブロック430、例外読み出しカウンタ450、および通常読み出しカウンタ460を備える。
【0104】
比較器420は、閾値レベル425を含む第1の入力を有する。TDC400のデジタル出力410は、比較器420への第2の入力として提供される。TDC出力が閾値レベル425を超える場合、高論理レベル出力が例外読み出しカウンタ450に提供される。この高論理レベルはまた、加算ブロック430へのイネーブル信号440として提供される。加算ブロック430はまた、TDC400のデジタル出力410を入力として受け取り、フィードバックとともに、その出力を通常読み出しカウンタ460に提供する。このようにして、通常の読み出しと例外的な(外れ値)読み出しの両方のカウントを取得し得る。
【0105】
テスト段階の一部として、システムを低周波数で動作させて、平均PWを測定することができる。低周波数動作では、例外的な読み出しは予想されない。データ分析の一部として、閾値がプラットフォームで判定(計算)され、その後ICにダウンロードされ得る。閾値は、ICに融合することもシステムのアクティブ化ごとにダウンロードすることもできる。より好ましくないアプローチではあるが、閾値は、シミュレーションに基づいて判定され、ICにハードコードすることができる。
【0106】
複数のタイプの外れ値が発生する可能性があり得る。例えば、CMOS VREFに関して、かつ差動比較器VREFに関して、別個の外れ値が存在する場合がある。これらは、複数の閾値を使用することによって説明され得る。
【0107】
一般的な意味において、フィルタされたカウンタブロックは、I/Oセンサの出力信号に基づいて時間信号を(例えばTDCを介して)受信し、受信した時間信号を閾値と比較し、その比較に基づいて、I/Oセンサからの例外的な読み出しまたは外れ値読み出しを識別するように構成されている、フィルタされたカウンタブロック(例えばIC上のファームウェア)と見なされ得る。フィルタされたカウンタブロックは、I/Oセンサからの通常の読み出しの数、および/またはI/Oセンサからの例外的読み出しまたは外れ値読み出しの数をカウントするようにさらに構成され得る。閾値は、ICの外部のプラットフォームから受信され得、および/または、例えば、ICの初期化時に動的に更新され得る。IC上のI/Oブロックを監視する方法は、I/Oセンサの出力信号に基づく時間信号を閾値と比較することと、この比較に基づいて、I/Oセンサからの例外的読み出しまたは外れ値読み出しを識別することと、を含み得る。有利には、この方法は、I/Oセンサからの通常の読み出しの数、および/またはI/Oセンサからの例外的読み出しまたは外れ値読み出しの数をカウントすることも含み得る。
【0108】
さらなる利点が得られ得るが、それはすなわち、Phy入力での論理経路およびシリコン貫通ビア(TSV)遅延劣化を検出すること、熱応力を検出すること、ピンごとのI/Oミッションを測定して、ピン性能の低下と相関させること、I/Oファミリーを生成すること、外れ値を検出すること、体系的なシフトを識別すること、および異なる劣化メカニズムを検出または区別すること、によって得られ得る。ミッションプロファイリングは、プラットフォームで利用可能なすべての情報、および収集可能ないかなる追加情報(例えば、顧客、設計、バージョン管理など)を使用する、オンライン処理であり得る。適切な分析により、完全なグラフを生成して、異なる用途のガードバンドを容易にし、したがって、材料データの使用を最適化することができる。例えば、体系的なシフトは、テスト条件の予期しないパラメトリックシフトとして識別可能であり得る。
【0109】
本出願を通して、本発明の様々な実施形態は範囲形式で提示され得る。範囲形式での説明は、単に便宜上および簡潔さのためのものであり、本発明の範囲に対する柔軟性のない制限として解釈されるべきではない、ということを理解されたい。したがって、範囲の説明は、その範囲内の個々の数値だけでなく、すべての可能な部分的範囲を具体的に開示していると見なされるべきである。例えば、1~6などの範囲の記述は、1~3、1~4、1~5、2~4、2~6、3~6などの部分的範囲、ならびにその範囲内の個々の番号、例えば、1、2、3、4、5、および6などを具体的に開示していると見なされるべきである。これは、範囲の幅に関係なく適用される。
【0110】
本明細書で数値範囲が示されるときはいつでも、それは、示された範囲内の任意の引用された数字(分数または整数)を含むことを意味する。第1の表示番号「と」第2の表示番号「との間の範囲にある/との間の範囲」、および第1の表示番号「~(から)」第2の表示番号「までの」「範囲にある/範囲」という表現は、本明細書では互換的に使用され、第1および第2の表示番号ならびにそれらの間のすべての分数と整数を含むことを意味する。
【0111】
本出願の説明および特許請求の範囲において、「備える(comprise)」、「含む(include)」、および「有する(have)」の各語、ならびにそれらの形態は、必ずしもその語が関連付けられ得るリスト内の要素に限定されない。さらに、本出願と参照により組み込まれる任意の文献との間に矛盾がある場合、本出願が優先することがここに意図される。
【0112】
本開示における参照を明確にするために、単語を普通名詞、固有名詞、名前付き名詞などとして使用することは、本発明の実施形態が単一の実施形態に限定されることを示唆することを意図するものではなく、また開示された構成要素の多くの構成は本発明の一部の実施形態を説明するために使用することができるが、他の構成は、異なる構成でこれらの実施形態から導き出され得ることに留意されたい。
【0113】
明確さを期すため、本明細書に説明される実装形態の慣例的な機能のすべてが示され、説明されているわけではない。当然のことながら、任意のそのような実際の実装形態の開発では、アプリケーション関連およびビジネス関連の制約への準拠など、開発者の特定の目標を達成するために、実装形態固有の多数の決定を行う必要があること、およびこれら特定の目標は、実装形態ごと、および開発者ごとに異なることが理解されるべきである。さらに、そのような開発努力は複雑で時間がかかり得るが、それにもかかわらず、本開示の利益を有する当業者にとってはエンジニアリングの日常業務であることが理解されるであろう。
【0114】
本開示の教示に基づいて、当業者は本発明を容易に実施することができると予想される。本明細書で提供される様々な実施形態の説明は、当業者が本発明を実施することを可能にするために、本発明の十分な洞察および詳細を提供すると考えられる。さらに、上記の本発明の様々な特徴および実施形態は、単独で、ならびに様々な組み合わせで使用されることが特に企図されている。
【0115】
従来および/または現代の回路設計およびレイアウトツールを使用して、本発明は実施され得る。本明細書に説明する特定の実施形態、特に様々な層の様々な厚さおよび組成は、例示的な実施形態の例示であり、本発明をそのような具体的な実装形態の選択に限定するものと見なされるべきではない。したがって、本明細書で単一のインスタンスとして記載されている構成要素に対して、複数のインスタンスを提供することができる。
【0116】
回路と物理的構造が概説的に推定されているが、現代の半導体の設計と製造において、物理的構造と回路は、後続の設計、テスト、または製造段階、ならびにその結果として製造される半導体集積回路の使用に好適なコンピュータで読み取り可能な記述形態で具現化され得ることがよく認識されている。したがって、従来の回路または構造を対象とする請求項は、その特定の文言と一致して、コンピュータで読み取り可能なエンコーディング(プログラムと呼ばれる場合がある)およびその表現を、対応する回路および/または構造の製造、テスト、または設計の改良を可能にするために媒体で具体化されるか、好適な読み取り機能と組み合わされるかどうかにかかわらず、読み出し得る。例示的な構成において別個の構成要素として提示される構造および機能は、組み合わされた構造または構成要素として実装され得る。本発明は、回路、回路のシステム、関連する方法、ならびにそのような回路、システム、および方法のコンピュータ可読(媒体)エンコーディングを含むことが企図され、そのすべてが本明細書に記載され、添付の特許請求の範囲に定義される。本明細書で使用される場合、コンピュータ可読媒体には、少なくともディスク、テープ、または他の磁気、光学、半導体(例えばフラッシュメモリカード、ROM)、または電子媒体、ならびにネットワーク、有線、無線または他の通信媒体が含まれる。
【0117】
前述の詳細な説明は、本発明の多くの可能な実装形態のうちのほんの一部を説明している。このため、この詳細な説明は、制限ではなく解説を目的としている。本明細書に開示される実施形態の変形および修正は、本発明の範囲および精神から逸脱することなく、本明細書に記載される説明に基づいて行われ得る。本発明の範囲を定義することが意図されているのは、すべての同等物を含む以下の特許請求の範囲のみである。特に、好ましい実施形態はメモリICの文脈で説明されているが、本発明の教示は、I/O回路を使用する他のタイプの半導体ICとともに使用するのに有利であると考えられる。さらに、本明細書に記載の技術は、他のタイプの回路アプリケーションに適用され得る。したがって、他の変形、修正、追加、および改善は、以下の特許請求の範囲で定義される本発明の範囲内に含まれ得る。
【0118】
1つ以上のインターポーザについて上で考察されているが、他のタイプの相互接続、例えば相互接続ブリッジが可能であることが理解されよう。そのようなブリッジの1つに、インテル(Intel Corporation)によって販売されている組み込みマルチダイ相互接続ブリッジ(EMIB)がある。
【0119】
本発明の実施形態は、集積回路および/または集積回路に基づく製品を製造、生産、および/または組み立てるために使用され得る。
【0120】
本発明の態様は、本発明の実施形態による方法、装置(システム)、およびコンピュータプログラム製品のフローチャート図および/またはブロック図を参照して本明細書に記載される。フローチャート図および/またはブロック図の各ブロック、およびフローチャート図および/またはブロック図のブロックの組み合わせは、コンピュータ可読プログラム命令によって実装できることが理解されよう。
【0121】
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品の可能な実装形態のアーキテクチャ、機能、および動作を示している。これに関して、フローチャートまたはブロック図の各ブロックは、モジュール、セグメント、または命令の一部を表すことができ、これは、指定された論理機能を実装するための実行可能命令を含む。一部の代替的な実装形態では、ブロックに示されている機能が、図に示されている順序とは異なる順序で発生し得る。例えば、連続して示される2つのブロックは、実際には実質的に同時に実行され得るか、またはそれらのブロックが、関与する機能に応じて逆の順序で実行され得る。ブロック図および/またはフローチャート図の各ブロック、ならびにブロック図および/またはフローチャート図のブロックの組み合わせは、指定された機能または動作を実行するか、または特定の目的のハードウェアとコンピュータ命令の組み合わせを実行する特定目的のハードウェアベースのシステムによって実装できることにも留意されたい。
【0122】
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または開示される実施形態に限定されることを意図するものでもない。説明された実施形態の範囲および精神から逸脱することなく、多くの修正および変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の適用、または市場で見られる技術に対する技術的改善を最良に説明するために、または当業者が本明細書に開示される実施形態を理解することができるようにするために選択された。

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【国際調査報告】