特表 2022-516050 位相同期ループのためのループフィルタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-02-24

(54)【発明の名称】位相同期ループのためのループフィルタ

(51)【国際特許分類】

   H03L 7/107 20060101AFI20220216BHJP

【ＦＩ】

H03L7/107 150

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021536733

(86)(22)【出願日】2019-12-16

(85)【翻訳文提出日】2021-08-20

(86)【国際出願番号】 US2019066467

(87)【国際公開番号】W WO2020139593

(87)【国際公開日】2020-07-02

(31)【優先権主張番号】16/231,568

(32)【優先日】2018-12-23

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(71)【出願人】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】クリシュナスワミ ナガラジ

(72)【発明者】

【氏名】ウェイ フー

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA04

5J106CC02

5J106CC21

5J106CC31

5J106CC41

5J106CC52

5J106GG07

5J106HH10

5J106JJ04

5J106KK22

5J106LL04

5J106QQ06

5J106RR06

5J106RR20

(57)【要約】

回路が、第１のフィルタ（４０２）、複数のバイナリ重み付けコンデンサ（Ｃ１、Ｃ２、Ｃｎ）、及び電流源デバイス（Ｍ１）を含む。回路は、第１の複数のスイッチ（ＳＷ３）も含む。第１の複数のスイッチ（ＳＷ３）の各々は、複数のバイナリ重み付けコンデンサ（Ｃ１、Ｃ２、Ｃｎ）の別個のコンデンサに接続される。第１の複数のスイッチ（ＳＷ３）は共に接続されており、第１の複数のスイッチ（Ｃ１、Ｃ２、Ｃｎ）は第１のフィルタに接続されていない。第２の複数のスイッチ（ＳＷ２）も含まれており、第２の複数のスイッチ（ＳＷ２）の各々は、複数のバイナリ重み付けコンデンサ（Ｃ１、Ｃ２、Ｃｎ）の別個のコンデンサと第１のフィルタ（４０２）及び電流源デバイス（Ｍ１）の制御入力とに接続されている。第１の複数のスイッチ（ＳＷ３）は制御入力には接続されていない。

【特許請求の範囲】

【請求項1】

回路であって、
基準クロックとフィードバッククロックとの間の位相誤差を示す電圧パルスを受け取り、前記電圧パルスに基づいて電流パルスを生成するためのチャージポンプ、
前記チャージポンプに結合されるループフィルタであって、前記ループフィルタが、前記電流パルスをフィルタし、電流源デバイスを制御するために信号を生成するためのものであり、前記ループフィルタが、バイナリ重み付けコンデンサレイに結合される第一のフィルタを含み、前記バイナリ重み付けコンデンサレイが複数のコンデンサを含む、前記ループフィルタ、
前記電流源デバイスに結合される電流制御発振器であって、前記電流源デバイスからの電流に基づく周波数で出力クロックを生成するための前記電流制御発振器、
互いに及び前記チャージポンプに接続される複数の第１のスイッチであって、各コンデンサが前記第１のスイッチの別個の１つに接続する、前記複数の第１のスイッチ、及び
互いに及び前記第１のフィルタに接続される複数の第２のスイッチであって、各コンデンサが前記第２のスイッチの別個の１つに接続する、前記複数の第２のスイッチ、
を含む、回路。

【請求項2】

請求項１に記載の回路であって、複数の第３のスイッチをさらに含み、前記バイナリ重み付けコンデンサアレイの各コンデンサが、前記第３のスイッチの別個の１つに接続する、回路。

【請求項3】

請求項２に記載の回路であって、
前記バイナリ重み付けコンデンサレイの各コンデンサに関連する前記第１、第２、及び第３のスイッチのオン／オフ状態を制御するための制御信号を生成するための制御回路をさらに含み、
各コンデンサについて、前記制御回路が、前記第１及び第２のスイッチがオンである間に前記第３のスイッチがオフになるように制御し、前記第１及び第２のスイッチがオフである間に前記第３のスイッチがオンになるように制御するためのものである、
回路。

【請求項4】

請求項１に記載の回路であって、
前記バイナリ重み付けコンデンサアレイの各コンデンサが、他のバイナリ重み付けコンデンサの各々に対してバイナリ重み付けされる静電容量値を有し、
前記第１のスイッチの各々が或る幅及び或る長さを有し、前記第１のスイッチの各々に関連する幅対長さの比が、他の前記第１のスイッチの各々の幅対長さの比に対してバイナリ重み付けされる、
回路。

【請求項5】

請求項４に記載の回路であって、前記第２のスイッチの各々の幅対長さの比が、他の前記第２のスイッチの各々の幅対長さの比にほぼ等しい、回路。

【請求項6】

請求項１に記載の回路であって、前記第１のフィルタが、第１のフィルタコンデンサに接続される抵抗器を含み、前記抵抗器が前記第２のスイッチに接続し、前記第１のフィルタコンデンサが、前記バイナリ重み付けコンデンサアレイの前記コンデンサの各々に接続する、回路。

【請求項7】

回路であって、
第１のフィルタ、
複数のバイナリ重み付けコンデンサ、
電流源デバイス、
第１の複数のスイッチであって、前記第１の複数のスイッチの各々が、前記複数のバイナリ重み付けコンデンサの別個のコンデンサに接続され、前記第１の複数のスイッチが共に接続され、前記第１の複数のスイッチが前記第１のフィルタには接続されていない、前記第１の複数のスイッチ、及び
第２の複数のスイッチ、
を含み、
前記第２の複数のスイッチの各々が、前記複数のバイナリ重み付けコンデンサの別個のコンデンサに接続され、前記第１のフィルタに及び前記電流源デバイスの制御入力に接続され、
前記第１の複数のスイッチが前記制御入力には接続されていない、
回路。

【請求項8】

請求項７に記載の回路であって、前記第１の複数のスイッチの各々に接続されるが、前記第１のフィルタに接続されないか又は前記電流源デバイスの前記制御入力に接続されないチャージポンプをさらに含む、回路。

【請求項9】

請求項７に記載の回路であって、複数の第３のスイッチをさらに含み、前記バイナリ重み付けコンデンサアレイの各コンデンサが、前記第３のスイッチの別個の１つに接続する、回路。

【請求項10】

請求項９に記載の回路であって、前記複数の第３のスイッチの各々が、固定電圧ノードに接続する、回路。

【請求項11】

請求項９に記載の回路であって、
前記バイナリ重み付けコンデンサレイの各コンデンサに関連する前記第１、第２、及び第３のスイッチのオン／オフ状態を制御するための制御信号を生成するための制御回路をさらに含み、
各コンデンサに対して、前記制御回路が、前記第１及び第２のスイッチがオンである間に前記第３のスイッチがオフになるように制御し、前記第１及び第２のスイッチがオフである間に前記第３のスイッチがオンになるように制御するためのものである、
回路。

【請求項12】

請求項７に記載の回路であって、前記第１のスイッチの各々が或る幅及び或る長さを有し、前記第１のスイッチの各々に関連する前記幅対長さの比が、前記他の第１のスイッチの各々の幅対長さの比に対してバイナリ重み付けされる、回路。

【請求項13】

請求項１２に記載の回路であって、前記第２のスイッチの各々の幅対長さの比が、前記他の第２のスイッチの各々の幅対長さの比にほぼ等しい、回路。

【請求項14】

請求項７に記載の回路であって、前記第１のフィルタが第１のフィルタコンデンサに接続される抵抗器を含み、前記抵抗器が前記第２のスイッチに接続し、前記第１のフィルタコンデンサが、前記バイナリ重み付けコンデンサアレイの前記コンデンサの各々に接続する、回路。

【請求項15】

回路であって、
電流パルスをフィルタし、電流源デバイスを制御するために信号を生成するためのループフィルタであって、前記ループフィルタが、コンデンサアレイに結合される第１のフィルタを含み、前記コンデンサアレイが複数のコンデンサを含む、前記ループフィルタ、
前記電流源デバイスに結合される電流制御発振器であって、前記電流源デバイスからの電流に基づく周波数で出力クロックを生成するための前記電流制御発振器、
互いに及び前記チャージポンプに接続される複数の第１のスイッチであって、各コンデンサが前記第１のスイッチの別個の１つに接続する、前記複数の第１のスイッチ、
互いに及び前記第１のフィルタに接続される複数の第２のスイッチであって、各コンデンサが前記第２のスイッチの別個の１つに接続する、前記複数の第２のスイッチ、及び
複数の第３のスイッチであって、各コンデンサが前記第３のスイッチの別個の１つに接続する、前記複数の第３のスイッチ、
を含む、回路。

【請求項16】

請求項１５に記載の回路であって、前記コンデンサアレイがバイナリ重み付けコンデンサレイを含む、回路。

【請求項17】

請求項１５に記載の回路であって、
前記コンデンサアレイの各コンデンサに関連する前記第１、第２、及び第３のスイッチのオン／オフ状態を制御するための制御信号を生成する制御回路をさらに含み、
各コンデンサについて、前記制御回路が、前記第１及び第２のスイッチがオンである間に前記第３のスイッチをオフに制御し、前記第１及び第２のスイッチがオフである間に前記第３のスイッチをオンに制御するためのものである、
回路。

【請求項18】

請求項１５に記載の回路であって、前記複数の第３のスイッチの各々が固定電圧ノードに接続する、回路。

【請求項19】

請求項１５に記載の回路であって、前記第１のスイッチの各々に接続されているが、前記第１のフィルタには接続されていないチャージポンプをさらに含む、回路。

【請求項20】

請求項１５に記載の回路であって、前記第２のスイッチの各々が、前記電流源デバイスの制御入力に接続されているが、前記第１のスイッチも前記第３のスイッチも前記制御入力に接続されていない、回路。

【発明の詳細な説明】

【技術分野】

【0001】

位相同期ループ（ＰＬＬ）の多くは、チャージポンプ又は他のタイプの回路によって生成された信号をフィルタするループフィルタを含んでいる。ループフィルタの出力は、例えば、電流制御された発振器に電流を供給する電流源デバイスを制御するために使用することができる。

【発明の概要】

【0002】

一例において、或る回路が、第１のフィルタと、複数のバイナリ重み付けコンデンサと、電流源デバイスとを含む。この回路は第１の複数のスイッチも含む。第１の複数のスイッチの各々は、複数のバイナリ重み付けコンデンサの別個のコンデンサに接続されている。第１の複数のスイッチは共に接続されており、第１の複数のスイッチは第１のフィルタには接続されていない。第２の複数のスイッチも含まれ、第２の複数のスイッチの各々は、複数のバイナリ重み付けコンデンサの別個のコンデンサに、第１のフィルタに、及び電流源デバイスの制御入力に接続される。第１の複数のスイッチは制御入力には接続されていない。この回路は位相同期ループの一部として使用することができる。

【0003】

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

【図面の簡単な説明】

【0004】

【図1】一例におけるアナログ位相同期ループを図示する。

【0005】

【図2】記載されるアナログ位相同期ループの種々の信号の波形を図示する。

【0006】

【図3】アナログ位相同期ループで使用可能なチャージポンプ回路を図示する。

【0007】

【図4】アナログ位相同期ループで使用可能なループフィルタの例を示す。

【発明を実施するための形態】

【0008】

アナログＰＬＬ（ＡＰＬＬ）について記載する。記載されるＡＰＬＬは、他の構成要素の中でもとりわけ、チャージポンプ、ループフィルタ、及び電流制御発振器を含む。幾つかの例において、ループフィルタの出力は、電流制御発振器に電流を供給する電流源デバイスを制御するために用いられる。実際には、電流源デバイスへの制御入力上に寄生容量が存在する。寄生容量は電力供給上のノイズを生じさせて、電流源デバイスへのループフィルタの信号、ひいては電流制御発振器への電流に影響を与え得る。本明細書で記載されるループフィルタは、この問題に対処するアーキテクチャを有する。

【0009】

図１はＡＰＬＬ１００の例を示す。例示のＡＰＬＬ１００は、位相及び周波数検出器１０２、チャージポンプ１０４、ループフィルタ１１０、電流制御発振器（ＩＣＯ）１１６、及び周波数分周器１１８を含む。ＩＣＯ１１６からの出力信号は、出力クロック（ＯＵＴＣＬＫ）１１７である。基準クロック（ＲＥＦＣＬＫ）１０１が、位相及び周波数検出器１０２の入力に供給される。幾つかの例において、位相及び周波数検出器１０２は、ＲＥＦＣＬＫ１０１とＯＵＴＣＬＫ１１７との間の周波数及び／又は位相差（誤差）に基づいて誤差信号１０３を生成する。図１の例では、ＯＵＴＣＬＫ１１７の周波数はＲＥＦＣＬＫ１０１の周波数より大きい。周波数分周器１１８は、ＯＵＴＣＬＫ１１７の周波数を分周して、ＲＥＦＣＬＫ１０１とほぼ同じ周波数のフィードバッククロック（ＦＢＣＬＫ）１１９を生成する。ここでのＦＢＣＬＫ１１９に対する参照は、周波数分周器（例えば、周波数分周器１１８）からの出力信号だけでなく、ＯＵＴＣＬＫ１１７の周波数がＲＥＦＣＬＫ１０１と同じ周波数である実装におけるＩＣＯ１１６からの出力クロックに対する参照も含まれる。

【0010】

ＡＰＬＬ１００は、ＲＥＦＣＬＫ１０１の位相に合致するように、ＯＵＴＣＬＫ１１７の周波数及び位相を調整する。図２はＲＥＦＣＬＫ１０１及びＦＢＣＬＫ１１９の例を示す。ここで、ＦＢＣＬＫ１１９の立ち上がり及び立ち下がりエッジは、ＲＥＦＣＬＫ１０１のエッジに位相整合されている。ＦＢＣＬＫ１１９は、ＲＥＦＣＬＫ１０１に「同期」されていると言われる。従って、ＯＵＴＣＬＫ１１７も、同期された状態でＲＥＦＣＬＫに位相整合されるが、ＯＵＴＣＬＫ１１７の周波数は、ＲＥＦＣＬＫ１０１のものと同一であっても又はそれよりも大きくてもよい。

【0011】

幾つかの例において、誤差信号１０３は、一連のＵＰパルスと一連のＤＯＷＮパルスを含む。図２はＵＰパルス及びＤＯＷＮパルスの例も示す。位相及び周波数検出器１０２は、ＦＢＣＬＫ１１９のエッジがＲＥＦＣＬＫ１０１の対応するエッジに遅延することに応答して、ＵＰパルスの幅Ｗ１を、ＤＯＷＮパルスの幅Ｗ２より幅広になるように生成する。位相及び周波数検出器１０２は、逆に、ＦＢＣＬＫ１１９のエッジがＲＥＦＣＬＫ１０１の対応するエッジに先行することに応答して、ＵＰパルスの幅Ｗ１を、ＤＯＷＮパルスの幅Ｗ２より狭くなるように生成する。

【0012】

図３はチャージポンプ１０４の例を提供する。この例において、チャージポンプ１０４は、選択可能スイッチＳＷＡを介して電流デバイスＩ２に結合された電流源デバイスＩ１を含む。スイッチＳＷＢがＩ２を接地に選択的に結合する。誤差信号１０３のＤＯＷＮパルス３０２がＳＷＡのオン及びオフ状態を制御し、ＵＰパルス３１２がＳＷＢのオン及びオフ状態を制御する。ＳＷＡがアクティブＤＯＷＮパルス３０２によって閉じられると、ＳＷＡを介してループフィルタ１１０に電流が流れる。アクティブＵＰパルス３０２によってＳＷＢが閉じられると、ループフィルタ１１０からＳＷＢを介して接地に電流が流れる。そのため、チャージポンプ信号１０５は、誤差信号１０３のＵＰ及びＤＯＷＮパルスに基づく一連の正及び負の電流パルスを含む。

【0013】

図４はループフィルタ１１０の一例を示す。図示されたループフィルタ１１０は、第１のフィルタ４０２、コンデンサアレイ４１０、制御回路４２０、及び電流源デバイスＭ１を含む。この例における第１のフィルタ４０２は、抵抗器Ｒ１に直列に接続されたコンデンサＣ１（フィルタコンデンサとも呼ばれる）を含む。コンデンサＣ１は供給電圧ノード（ＶＤＤ）に接続し、抵抗器Ｒ１がＭ１の制御入力に接続する。この例では、Ｍ１はｐ型金属酸化物半導体電界効果トランジスタ（ＰＦＥＴ）であり、そのため、抵抗器Ｒ１はＭ１のゲートに接続する。他の実装において、Ｍ１は、ｎ型金属酸化物半導体電界効果トランジスタ（ＮＦＥＴ）として、ｐ型又はｎ型バイポーラ接合トランジスタとして、あるいは別のタイプのトランジスタとして実装され得る。Ｒ１とＭ１への制御入力との間の信号線はＶＦＩＬＴと標示され、ループフィルタ１１０からのフィルタされた出力電圧を表し、これは、Ｍ１の動作状態、及びそのため、ＩＣＯ１１６への電流の大きさを制御するために用いられる。

【0014】

コンデンサアレイ４１０は、複数のコンデンサＣ２、Ｃ３、…、Ｃｎを含む。他の実装においてコンデンサはバイナリ重み付けされる必要はないが、幾つかの例において、コンデンサアレイ４１０はバイナリ重み付けコンデンサアレイとして実装され、これにより、広範囲の入力基準周波数にわたってＰＬＬが動作することが可能となる。そのため、コンデンサＣ２、Ｃ３、…、Ｃｎは、バイナリ重み付けされた異なった静電容量値を有する。例えば、コンデンサＣ２、Ｃ３、…、Ｃｎの静電容量値の重み付けは、１６Ｃ、８Ｃ、４Ｃ等であり得る。コンデンサＣ２は１６Ｃであってもよく、コンデンサＣ３は８Ｃであってもよく、これはコンデンサＣ２の静電容量値がコンデンサＣ３の２倍であることを意味する。幾つかの実装において、コンデンサＣ１もまた、広い周波数範囲にわたる動作性を促進するために、構成可能なコンデンサアレイ（コンデンサアレイ４１０に類似）として実装される。

【0015】

図４のループフィルタ１１０は、複数の第１のスイッチＳＷ１と、複数の第２のスイッチＳＷ２と、複数の第３のスイッチＳＷ３とを含む。各コンデンサＣ２、Ｃ３、Ｃｎは、図示のように、第１、第２、及び第３のスイッチＳＷ１～ＳＷ３のセットに接続する。第１のスイッチＳＷ１の各々は、チャージポンプ１０４と同様に他の第１のスイッチＳＷ１の各々に接続する。チャージポンプ１０４からの電流は、スイッチＳＷ１を介してそれぞれのコンデンサＣ２、Ｃ３、…、Ｃｎに流れ、コンデンサＣ２、Ｃ３、…、Ｃｎからの電流は、それぞれのスイッチＳＷ１を介してチャージポンプ１０４に流れる。第２のスイッチＳＷ２の各々は、他の第２のスイッチＳＷ２の各々に、及びループフィルタ４０２に（例えば、抵抗器Ｒ１に）に、及びＭ１の制御入力に接続する。第３のスイッチＳＷ３の各々は、他の第３のスイッチＳＷ３の各々に接続し、図示のように接地ノードに接続するか、又は漏れ電流を低減するために別の固定電圧ノードに接続する。

【0016】

ノード４２５はチャージポンプ１０４及び第１のスイッチＳＷ１に接続するが、第１のフィルタ４０２又はＭ１の制御入力には接続しない。代わりに、Ｍ１の制御入力は、第２のスイッチＳＷ２及び第１のフィルタ４０２に接続される。このように、チャージポンプ１０４はＭ１に接続されない。

【0017】

幾つかの例において、第１のスイッチＳＷ１は、それらの対応するコンデンサＣ２、Ｃ３、…、Ｃｎのようにバイナリ重み付けされる。各スイッチＳＷ１のチャネル長（Ｌ）に対するチャネル幅（Ｗ）の比は、バイナリ重み付けされる。例えば、Ｃ２に接続されたＳＷ１は、Ｃ３（例えば、８×Ｗ／Ｌ）のものの２倍のＷ／Ｌ比（例えば、１６×Ｗ／Ｌ）を有し、以下同様である。スイッチＳ２とＳ３のＷ／Ｌ比は、バイナリ重み付けする必要はなく、スイッチＳＷ１より小さくすることができる。スイッチＳＷ２のＷ／Ｌ比は全て同じであってもよく、スイッチＳＷ３のＷ／Ｌ比も全て同じであってもよいが、スイッチＳＷ２のＷ／Ｌ比と異なっていても（又は同じであっても）よい。

【0018】

実際には、スイッチは、ＩＳＯ１１６に電源ノイズを注入する接地への寄生容量をつくる。図４を参照すると、接地に対する如何なる寄生容量もない場合、電圧供給上の如何なるノイズも、コンデンサＣ２、Ｃ３、…、Ｃｎを介してＭ１のゲートに直接結合されることになる。従って、Ｍ１のゲートで見られる電源ノイズは０になる。ただし、ＶＦＩＬＴ又はＭ１のゲートのいずれかから接地への寄生容量がある場合、Ｃ２、Ｃ３、…、Ｃｎと寄生容量との間に電位分割が存在し、その結果、Ｍ１のゲート・ソース間電圧上のゼロではない電源ノイズ成分となる。寄生容量のサイズはスイッチのサイズに正比例する。

【0019】

記載される例の利点は、以下の理由のために、スイッチのサイズ（Ｗ／Ｌ）を小さくできることである。金属酸化物半導体スイッチのＷ／Ｌを減少させる直接的な結果は、その抵抗が増加することである。記載されるアーキテクチャは、より高いスイッチ抵抗が許容され得るという利点を有する。この利点を説明するために、図４における３セットのスイッチを別々に考える。スイッチＳＷ１は、一般に高出力抵抗を有するチャージポンプ１０４にＣ２、Ｃ３、…、Ｃｎを接続する。従って、スイッチＳＷ１の抵抗は、性能に大きな影響を与えることなく、比較的大きくすることができる。スイッチＳＷ２は、値が比較的大きい抵抗器Ｒ１を含むフィルタ４０２にＣ２、Ｃ３、…、Ｃｎを接続する。そのため、ＳＷ２の抵抗は比較的大きくすることができる。スイッチＳＷ３は、Ｃ２、Ｃ３、…、Ｃｎが使用されないとき、それらをダミーノードに接続するために用いられる。従って、ＳＷ３の抵抗は、全ての実用的な目的には重要ではなく、ＳＷ３を任意に小さくすることができる。スイッチＳＷ３を比較的小さくすることにより、Ｍ１のゲートでの寄生容量を小さくすることができる。Ｍ１のゲート・ソース電圧への電源ノイズの注入は低減され、これにより、発振器周波数に対する電源ノイズの影響が最小化される。制御回路４２０は、コントローラ、有限ステートマシン、又は、スイッチＳＷ１～ＳＷ３のオン及びオフ状態を制御する制御信号をアサートし得る他のタイプのハードウェアデバイスとして実装され得る。制御回路４２０は、バイナリ重み付けコンデンサＣ２、Ｃ３、…、Ｃｎのどれがループフィルタ１１０の動作に含まれるべきかを特定する構成（ＣＯＮＦＩＧ）を受け取る。構成情報は、制御回路４２０内のレジスタに格納され得る。コンデンサＣ２、Ｃ３、…、Ｃｎの種々の組み合わせが、構成情報に基づいて制御回路４２０によってアクティブにされ得る。アクティブにされるべき所与のコンデンサＣ２、Ｃ３、…、Ｃｎに対して、制御回路４２０は制御信号をアサートして、それらの特定のコンデンサについて対応するＳＷ１及びＳＷ２スイッチをオンにし（閉めて）、それらの同じコンデンサについてスイッチＳＷ３をオフにする（開く）。他の全てのコンデンサがループフィルタの動作の一部として起動されないように、制御回路４２０は、対応するＳＷ１及びＳＷ２スイッチをオフにし、それらのコンデンサのためにスイッチＳＷ３をオンにするように、制御信号をアサートする。

【0020】

Ｍ１からの電流は、ＩＣＯ１１６に流れ、Ｍ１からの電流の関数である周波数でＯＵＴＣＬＫ１１７を生成する。ＯＵＴＣＬＫ１１７の周波数及び位相は、ＦＢＣＬＫ１１９とＲＥＦＣＬＫ１０１との間の周波数及び位相同期を維持するように、反復的に調整される。

【0021】

本明細書では、「結合する」という用語は、間接的又は直接的な有線又は無線接続のいずれかを意味する。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的接続を介するものか、又は、他のデバイス及び接続を介した間接的接続を介するものであり得る。「～に基づく」という記載は、「少なくとも部分的に～に基づく」ことを意味する。従って、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数の他の要因の関数であり得る。

【0022】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【国際調査報告】