▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧 ▶ 日本テキサス・インスツルメンツ株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-03-03
(54)【発明の名称】集積回路における保存・復元
(51)【国際特許分類】
G11C 14/00 20060101AFI20220224BHJP
G06F 12/00 20060101ALI20220224BHJP
【ＦＩ】
G11C14/00 200
G06F12/00 560B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021537949
(86)(22)【出願日】2019-12-19
(85)【翻訳文提出日】2021-08-27
(86)【国際出願番号】 US2019067358
(87)【国際公開番号】W WO2020139676
(87)【国際公開日】2020-07-02
(31)【優先権主張番号】16/235,897
(32)【優先日】2018-12-28
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(72)【発明者】
【氏名】プニート サバルワル
(72)【発明者】
【氏名】インドゥ プラサパン
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CB01
(57)【要約】
説明される例では、設計ブロックの状態を保存及び復元するための回路要素は、第１のデータの異なる部分を受け取り、異なる第１のメモリに第１の順序でストアするよう構成される第１のメモリ１０２と第１のメモリ１０２に結合される第２のメモリ１１２とを含む。最多メモリセル１０６を備える第１のメモリ１０２はＮ個のメモリセル１０６を有する。一層少ないメモリセル１０６を備える第１のメモリ１０２はＭ個のメモリセル１０６を有する。状態を保存する場合、異なる第１のメモリ１０２からの第１のデータが、第２のメモリ１１２の異なる対応する領域に第２の順序で第２のデータとして書き込まれる。第２の順序は、第１のＮ ｍｏｄ Ｍセル１０６に順次ストアされ、一層少ないセル１０６を備える対応する第１のメモリ１０２の第１の順序を用いて決定される第１のデータの部分を繰り返す。状態を復元する場合、第２のデータが、第２のメモリ１１２から読み出され、対応する第１のメモリ１０２に第１の順序でストアされる。繰り返された部分は、一層少ないセル１０６を備える対応する第１のメモリ１０２に繰り返しストアされる。
【特許請求の範囲】
【請求項1】
設計ブロックの状態の保存及び復元のための回路であって、複数の第１のメモリと、
前記複数の第１のメモリに結合される第２のメモリと、
を含み、
前記複数の第１のメモリが、初期化動作の間、前記設計ブロックのメモリ要素から第１のデータを受け取り、前記第１のデータの異なる部分を、前記第１のメモリのうちの異なるものに、異なる数のメモリセルを有する前記第１のメモリのうちの異なるものに、Ｎ個のメモリセルを有する前記最も多くのメモリセルを備える前記第１のメモリのものに、及びＭ個のメモリセルを有する一層少ないメモリセルを備える前記第１のメモリのものに、第１の順序でストアするように構成され、
前記第２のメモリが、
状態保存動作の間、前記第１のデータが、前記第１のメモリから読み出され、前記第２のメモリにストアされ、前記第１のメモリのうちの異なるものにストアされた前記第１のデータの前記部分が、前記第２のメモリの異なる対応する領域に第２のデータとして第２の順序で書き込まれ、それによって、前記第２の順序が、前記第１の順序を用いて決定されるように、一層少ないメモリセルを備える前記第１のメモリの対応するものの第１のＮ ｍｏｄ Ｍメモリセルに順次ストアされた前記第１のデータの繰り返された部分を含むように、及び
状態復元動作の間、前記第２のデータの異なる部分が、前記第２のメモリから読み出され、前記第１のメモリの異なる対応するものに前記第１の順序でストアされ、前記繰り返された部分が、一層少ないメモリセルを備える前記第１のメモリの対応するものに、前記第１の順序でストアされ、そこには、前記第２のデータの同一の部分が既にストアされているように構成される、
回路。
【請求項2】
請求項１に記載の回路であって、前記状態復元動作の間の前記ストアする動作により、前記第１のデータの前記同一部分が、前記初期化動作の間の前記ストアする動作として、前記同じ第１のメモリにストアされる、回路。
【請求項3】
請求項１に記載の回路であって、前記第１のメモリがスキャンチェーンである、回路。
【請求項4】
請求項１に記載の回路であって、前記第２の順序が、一層少ないメモリセルを備える前記第１のメモリに対するものではなく、前記最も多くのメモリセルを備える前記第１のメモリに対する前記第１の順序からの１対１マッピングである、回路。
【請求項5】
請求項１に記載の回路であって、前記数Ｍが、一層少ないメモリセルを備える前記第１のメモリのうちの異なるものに対して異なり得る、回路。
【請求項6】
請求項１に記載の回路であって、前記第１のメモリのそれぞれのものの前記メモリセルがシリアルに結合され、前記第１のメモリが、ストアされたデータを前記第１のメモリのそれぞれの出力にシリアルに伝搬することによって、データが前記第１のメモリにストアされ、前記第１のメモリから読み出されるように構成される、回路。
【請求項7】
請求項６に記載の回路であって、一層少ないメモリセルを備える前記第１のメモリの普通の第１のメモリセルが、前記メモリ要素から前記第１のデータを受け取るように、前記第１のメモリのそれぞれのものの一時的な第１のメモリセルとして構成され、
一層少ないメモリセルを備える前記第１のメモリの前記出力が、前記第１のメモリのそれぞれのものの（Ｎ－Ｍ）番目のメモリセルに結合され、
一層少ないメモリセルを備える前記第１のメモリのそれぞれのもののＭ番目のメモリセルが、ストアされたデータを、前記それぞれの第１のメモリの前記第１のメモリセルにシリアルに伝搬するように結合される、回路。
【請求項8】
請求項１に記載の回路であって、前記第２の順序が、第１のＮ ｍｏｄ Ｍメモリセルに順次ストアされている前記第１のデータの前記部分を含み、前記第２の順序が、Ｎ ｍｏｄ Ｍ＝Ｎ－Ｘ×Ｍについて、Ｘが非負整数であり、前記Ｍメモリセルにストアされた前記第１のデータのＸ個のコピーを含む、回路。
【請求項9】
設計ブロックの状態を保存及び復元するための回路要素であって、複数のスキャンチェーンとメモリとを含み、
前記複数のスキャンチェーンが、前記スキャンチェーンのうちの異なるものがシリアルに結合された異なる数のメモリセルを有し、前記スキャンチェーンの最長のものがＮ個のメモリセルを有し、前記スキャンチェーンの一層短いものがＭ個のメモリセルを有し、前記スキャンチェーンのそれぞれのものの第１のメモリの入力が、前記設計ブロックのメモリ要素から状態データを受け取り、メモリコントローラからデータを受け取るように結合され、前記最長のスキャンチェーンのＮ番目のメモリセルの出力が前記メモリコントローラに結合され、前記一層短いスキャンチェーンのＭ番目のメモリセルの出力が前記一層短いスキャンチェーンのそれぞれのものの第１のメモリセルの入力に結合され、前記一層短いスキャンチェーンの（Ｎ ｍｏｄ Ｍ）番目のメモリセルの出力が前記メモリコントローラに結合され、前記メモリセルが、前記スキャンチェーンが伝搬信号を受け取ったときに、ストアされたデータを出力し、入力されたデータをストアするように構成され、
前記メモリが前記メモリコントローラに結合され、
前記メモリコントローラが、
状態保存動作の間、前記伝搬信号を前記スキャンチェーンにＮ回送信し、前記メモリに、前記スキャンチェーンのうちの異なるものから出力されたデータを、前記メモリの異なる対応する領域に、前記スキャンチェーンが前記データを出力した際に受け取られた順序に対応する保存順序でストアさせ、そのため、前記一層短いスキャンチェーンにストアされたデータが、前記メモリにストアされたときに繰り返されるようにし、及び
状態復元動作の間、前記メモリに、前記データを前記受け取られた順序で出力させ、前記メモリの前記異なる領域に対応する前記スキャンチェーンに、前記メモリによって出力された前記データを前記受け取られた順序でストアさせるように、
構成される、回路。
【請求項10】
請求項９に記載の回路であって、前記伝搬信号がクロックである、回路。
【請求項11】
請求項９に記載の回路であって、前記メモリの前記異なる領域に対応する前記スキャンチェーンに、前記メモリによって出力された前記データを前記受け取られた順序でストアさせる前記メモリコントローラが反復的に、対応するスキャンチェーンにデータを入力させ、前記伝搬信号を前記スキャンチェーンに送信する前記メモリコントローラを含む、回路。
【請求項12】
請求項９に記載の回路であって、前記数Ｍが、前記スキャンチェーンのうちの異なるものに対して異なり得る、回路。
【請求項13】
請求項９に記載の回路であって、１つ又は複数のマルチプレクサを更に含み、前記マルチプレクサの各々の出力が、前記一層短いスキャンチェーンの対応するものの前記第１のセルの前記入力に結合され、前記マルチプレクサの各々の第１の入力が前記対応する一層短いスキャンチェーンの前記Ｍ番目のセルの出力に結合され、前記マルチプレクサのものの第２の入力が、前記設計ブロックのメモリ要素から状態データを受け取るように結合される、回路。
【請求項14】
設計ブロックの状態を保存及び復元する方法であって、前記設計ブロックの前記状態を保存することと、
前記設計ブロックの状態を復元することと、
を含み、
前記設計ブロックの前記状態を前記保存することが、
（ａ）前記設計ブロックのメモリ要素にストアされた第１のデータの異なる部分を、異なる数のメモリセルを有する複数の第１のメモリのうちの異なるものに第１の順序で書き込むことであって、最も多くのメモリセルを備える前記第１のメモリのものがＮ個のメモリセルを有し、一層少ないメモリセルを備える前記第１のメモリのものがＭ個のメモリセルを有することと、
（ｂ）前記第１のデータを第２のメモリに書き込むことであって、前記第１のメモリのうちの異なるものにストアされた前記第１のデータの一部が前記第２のメモリの異なる対応する領域に、第２のデータとして第２の順序で書き込まれ、そのため、前記第２の順序が、前記第１の順序を用いて決定されるように、一層少ないメモリセルを備える前記第１のメモリのものの第１のＮ ｍｏｄ Ｍメモリセルに順次ストアされた前記第１のデータの一部を繰り返すようにすること、
とによって行われ、
前記設計ブロックの前記状態を前記復元することが、
（ｃ）前記第２のデータの異なる一部を、前記第１のメモリの異なる対応するものに、前記第１の順序で書き込むことであって、そのため、一層少ないメモリセルを備える前記第１のメモリが、前記対応する第１のデータで前記第１の順序で書き込まれ、前記繰り返された部分を用いて、前記第１の順序で再度書き込まれるようにすることによって行われる、
回路。
【請求項15】
請求項１４に記載の回路であって、前記ステップ（ｃ）が、前記第１のデータの前記同じ部分を前記同じ第１のメモリに前記ステップ（ａ）としてストアさせる、回路。
【請求項16】
請求項１４に記載の回路であって、前記第１のメモリがスキャンチェーンである、回路。
【請求項17】
請求項１４に記載の回路であって、前記最も多くのメモリセルを備える前記第１のメモリの場合、前記第２の順序が、前記第１の順序からの１対１マッピングである、回路。
【請求項18】
請求項１４に記載の回路であって、前記数Ｍが、一層少ないメモリセルを備える前記第１のメモリのうちの異なるものに対して異なり得る、回路。
【請求項19】
請求項１４に記載の回路であって、前記第１のメモリのそれぞれのものの前記メモリセルがシリアルに結合され、
前記第１のメモリから前記第２のメモリにデータを書き込むことが、ストアされたデータを、メモリセルから、前記それぞれの第１のメモリの出力に対し、それぞれの第１のメモリのシリアルに次のメモリに対して繰り返しシリアルに伝搬させることを含むように前記第１のメモリが構成される、回路。
【請求項20】
請求項１４に記載の回路であって、前記第２の順序が、第１のＮ ｍｏｄ Ｍメモリセルに順次ストアされている前記第１のデータの前記一部を含み、前記第２の順序が、Ｎ ｍｏｄ Ｍ＝Ｎ－Ｘ×Ｍで、Ｘが非負整数である場合、前記Ｍ個のメモリセルにストアされた前記第１のデータのＸ個のコピーを含む、回路。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、全般的に、電子回路要素における省電力に関し、特に、集積回路における保存・復元機能に関する。
【背景技術】
【0002】
集積回路（ＩＣ）は、入力／出力、制御、エンコード、及びデコード等の種々の機能ブロックを含み得る。システムがＩＣに電力を送り、ＩＣが構成要素機能ブロックに電力を送って、ＩＣ及び機能ブロックを（それぞれ）アクティブに保ち、要求に応じてそれぞれの機能を迅速に実行できるようにさせる（「設計ブロック」はＩＣ又は機能ブロックのいずれかを指す）。設計ブロックによって実施される機能が用いられないとき、設計ブロックはアイドルのままにされ得る。しかしながら、アイドルの間でも、アクティブな設計ブロックは、フリップフロップ及びレジスタ等、設計ブロックのメモリ要素のコンテンツを含むカレントの状態（設計ブロックのコンテキスト又は構成とも称される）を維持するために電力を消費し続ける。アクティブな設計ブロックが、消費電力削減のためにパワーダウンされると、カレントの状態が失われる可能性があり、その結果、エラーが発生したり、或いは、設計ブロックの再初期化が必要とされたりし得る。いずれの場合も、概して、対処するために電力及び時間がかかる。
【0003】
保存・復元（ＳＲ）は、特定の動作状態にある設計ブロックをパワーダウンし、後にパワーアップし直して、より少ない電力及び時間コストで同じ動作状態に戻す手法である。ＳＲを実施するため、設計ブロックがパワーダウンされる前に、設計ブロックの動作状態がオンダイ（on-die）メモリにストアされる。設計ブロックが再びパワーアップされると、動作状態情報がオンダイメモリから検索され、設計ブロックにおける動作状態を再現するために用いられる。
【0004】
スキャンチェーンは、テスト用設計（design for testing）において用いられ得る。スキャンチェーンは、一般に、クロックされるシリアル接続されたフリップフロップを含み、それらは、スキャンイネーブル信号がアサートされると、設計ブロック内のメモリ要素によってストアされたデータをロードされるように接続される。スキャンチェーンの長さ（異なるスキャンチェーンにおけるセル（例えば、フリップフロップ）の数）は、例えば、クロックドメインミキシングの制限、メモリチェーン、物理的設計及びフロアプラン要件、及び電力ドメインマージ等のため変化し得る。スキャン要素（セル及び制御要素）は、一般に、同じクロックドメイン内にある（同期してクロックされる）ことが要求される。また、個別の電力ドメインは、概して、個別の専用スキャンチェーンを有し、専用スキャンチェーンは、それぞれの電力ドメインが「オン」（アクティブ）のときに、それぞれの電力ドメインによって提供される電力モードにおいてアクティブである。
【0005】
図１Ａは、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図１００を示す（便宜上、スキャンチェーン１０２は、頂部のスキャンチェーン１０２のＣＨＡＩＮ１から底部のスキャンチェーン１０２のＣＨＡＩＮ４まで番号が付されて参照される）。設計ブロックの状態を表すビット１０４が、まず、設計ブロックのメモリ要素から複数のスキャンチェーン１０２のセル１０６にロードされる（設計ブロック、及び設計ブロックからスキャンチェーン１０２へ状態情報をロードするための構造は図示されていない）。個々のビット１０４は、設計ブロックにおけるそれぞれのメモリ要素の状態に対応する。スキャンチェーン１０２は、ＳＲ制御ブロック１０８に出力するように接続される。ＳＲ制御ブロック１０８は、クロック１３０を含む制御信号をスキャンチェーン１０２に出力するように接続される。ＳＲ制御ブロック１０８はまた、それぞれのスキャンチェーン１０２のエンドセル１１０からメモリ１１２に出力されたビット１０４をストアするように接続される。図１Ａ（及びこれ以降の図）において、エンドセル１１０は、それぞれの各チェーンにおいて最も右のセルを識別するように意図されている。例えば、ＣＨＡＩＮ１は５個のセル１０６を含み、左から右に５つ目のセルもまた、ストアされたビットをＳＲ制御ブロック１０８に出力するために接続されているという点において、エンドセル１１０である。別の例として、ＣＨＡＩＮ３（これはＣＨＡＩＮ１より少ないセル１０６を含む）は３個のセルを含み、左から右に３つ目のセルもまたエンドセル１１０であり、そのストアされたビット１０４をＳＲ制御ブロック１０８に出力するために接続されている。メモリ１１２は、メモリセル１１８の複数の行１１４及び列１１６を有する。ＳＲ制御ブロック１０８は、一般に、スキャンチェーン１０２エンドセル１１０毎に１ビット１０４をそれぞれの行１１４にコピーし、その後、書き込まれることによって、ビット１０４をメモリセル１１８の行１１４に一度にストアする。従って、メモリセル１１８の個々の列１１６は、個々のそれぞれのスキャンチェーン１０２に対応する。スキャンチェーン１０２から読み出されたビット１０４は、対応する列１１６において、メモリセル１１８にストアされる。行１１４は、１から５（５はスキャンチェーン１０２の最長のものの長さである）の番号が付され、列１１６は、１から４（４はスキャンチェーン１０２の数である）の番号が付される。図１Ｂ～図１Ｆにおいて、ＳＲ制御ブロック１０８からメモリ１１２への矢印は、スキャンチェーン１０２からのデータがロードされたばかりのメモリ１１２の行１１４を示す。
【0006】
図１Ｂは、図１Ａの後、１クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図１２０を示す。スキャンチェーン１０２は、ＳＲ制御ブロック１０８から受信されたクロック信号１３０によってクロックされる。クロック１３０により、スキャンチェーン１０２は、スキャンチェーン１０２のセル１０６によってストアされたビット１０４を、それぞれのスキャンチェーン１０２の近隣の後続セル１０６に対して、及びそれぞれのスキャンチェーン１０２のエンドセル１１０の方向に、シリアルに漸進させる。スキャンチェーン１０２のエンドセル１１０は、それらのストアされたビット１０４をＳＲ制御ブロック１０８に出力し、ＳＲ制御ブロック１０８は、ビット１０４をメモリセル１１８の行に順にストアする。従って、図１Ｂにおいて、前の図１Ａからのエンドセル１１０ビット１０４（即ち、１１００）は、メモリ１００の行１１４番号（１）に書き込まれている。また、各スキャンチェーン１０２におけるビット１０４は、スキャンチェーン１０２毎に１セル１０６、シリアルに漸進している。ビット１０４のシリアル漸進（本明細書において、ビット１０４の反復漸進又は漸進的に移動するビット１０４とも称される）は、ビット１０４が、スキャンチェーンのシリアル接続されたセル１０６にストアされる場合、それは、参照のため図１Ｃの方向で考えると左から右であり、セルＡ、Ｂ、及びＣとして参照される接続の場合、セル１０６Ａ、Ｂ、Ｃがシリアル接続されたＡ→Ｂ→Ｃであるため、Ｃはエンドセル１１０であるので、単一の反復漸進は、セル１０６Ｃにストアされたビット１０４を出力し、それによって、セル１０６Ｂにストアされたビット１０４がセル１０６Ｃにストアされ、セル１０６Ａにストアされたビット１０４が、セル１０６Ｂにストアされることを意味する（従って、クロック１３０は、スキャンチェーン１０２を介してビット１０４のシリアル漸進を起こすための伝搬信号として用いられる。幾つかの実施形態において、クロック１３０以外の伝搬信号が用いられ得る）。
【0007】
図１Ｃは、図１Ａの後、２クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図１２２を示す。図１Ｃに示されるように、ＳＲ制御ブロック１０８によって出力されたクロック１３０サイクルにより、スキャンチェーン１０２は、スキャンチェーン１０２によってストアされたビット１０４のシリアル漸進を反復し、スキャンチェーン１０２のコンテンツをＳＲ制御ブロック１０８に順次出力する。従って、図１Ｃにおいて、前の図１Ｂからのエンドセルビット（即ち、０００１）はメモリ１１２の行番号（２）に書き込まれている。スキャンチェーン１０２のエンドセル１１０から出力されたビット１０４は、メモリセルの対応する列１１６の後続の行にストアされるので、スキャンチェーン１０２のコンテンツは、メモリ１１２において、漸進的に再構築され、スキャンチェーン１０２からメモリ列１１６に転置される。
【0008】
図１Ｄは、図１Ａの後、３クロック１３０サイクル経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図１２４を示す。図１Ｅに示されるように、ＣＨＡＩＮ３には、３個のセル１０６しかないので、ＣＨＡＩＮ３は、ストアされたビット１０４の３個全てを出力し、空である。
【0009】
図１Ｅは、図１Ａの後、４クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図１２６を示す。図１Ｅに示されるように、ＣＨＡＩＮ２には４個のセル１０６しかないので、ＣＨＡＩＮ２は、ストアされたビット１０４の４個全てを出力している。また、図１Ｄの後、ＣＨＡＩＮ３が空だったので、ＳＲ制御ブロック１０８がメモリ１１２の行番号（４）、列（３）（慣例として（４、３）のように（行、列）として参照される）に位置するメモリセル１１８にストアするためのビット１０４はない。
【0010】
図１Ｆは、図１Ａの後、５クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図１２８を示す。図１Ｆに示されるように、スキャンチェーン１０２の全ては、それらのストアされたビット１０４を全て出力している。また、ＣＨＡＩＮ２及び３は、図１Ｄの後、空であるため、ＳＲ制御ブロック１０８がメモリセル１１８の（５、２）及び（５、３）にストアするためのビット１０４はない。そのため、メモリセル１１８の（４、３）、（５、２）、及び（５、３）は、ＳＲ制御ブロック１０８によって割り振られなかった。
【0011】
図１Ｇは、設計ブロックの状態を保存するために用いられるメモリ１１２の従来技術の例示のブロック図１３２を示す。メモリ１１２は、先入先出（ＦＩＦＯ）として取り扱われ得る。これは、状態保存プロセスに対して既に用いられている接続を反映する。また、状態保存プロセスに関して説明されたように、スキャンチェーン１０２は共にクロックされる。従って、メモリ１１２の頂部から一行ごとに読み出すことによって状態データをスキャンチェーン１０２にリロードするために、図１Ｆに示されるようなメモリ１１２の状態が用いられる場合、一層短いスキャンチェーン１０２からのデータ（即ち、列（２）及び（３）におけるもの）は、それぞれの一層短いスキャンチェーン１０２を介して、及び、それぞれの一層短いスキャンチェーン１０２の外側に、反復的に漸進させられ、未知のデータ（図１Ｆに示される例において、（４、３）、（５、２）、及び（５、３）のコンテンツ）は、一層短いスキャンチェーン１０２に書き込まれ、その中に留まり、保存リセットイベントの保存部分にストアされたデータの不正確な複製を引き起こす。従って、メモリ１１２は、設計ブロック状態の復元の準備のために再配置される。図１Ｇは、再配置される前１３４と再配置された後１３６のメモリ１１２を示す。一層短いスキャンチェーン１０２から書き込まれた最後のビット１０４が、ＳＲ制御ブロック１０８によって書き込まれたメモリセル１１８の最後の行１１４（図１Ａ～図１Ｆにおける最長のスキャンチェーン１０２は５セル１０６長であるので、第５の行１１４）に整合されるように、メモリセル１１８が再配置される。また、（１、２）、（１、３）及び（２、３）における現在割り振られていないメモリセル１１８は、ゼロで満たされる。これらのフィラーゼロは、状態復元プロセス（図２Ａ～図２Ｆを参照する）の間に、まず、対応するスキャンチェーン１０２（ＣＨＡＩＮ２及び３、スキャンチェーン１０２、最長のスキャンチェーン１０２より短いため）にロードされるべきであり、状態復元プロセスの間に、一層短いチェーン１１０のエンドセル１１０を超えてシフトさせることによって破棄される。これによって、復元プロセスの完了時に、スキャンチェーン１０２のセル１０６内で状態復元データが適切に整合される結果となる。図１Ｇに示されるメモリ１１２再配置の実施は、ソフトウェアの実行や特別なハードウェアを必要とし得、ＳＲプロセスにかなりの時間が付加される。
【0012】
或いは、幾つかの従来技術の実施形態において、一層短いスキャンチェーン１０２の長さを増加させて、最長のスキャンチェーン１０２と同じ長さになるように、付加的なフリップフロップが用いられ得る。そのため、各スキャンチェーン１０２は同じ数のセル１０６を有する。これにより、メモリ１１２の再配置なしで復元プロセスが完了したときに、スキャンチェーン１０２のセル１０６内で状態復元データの適切な整合が可能になる。しかしながら、付加的なフリップフロップは、デバイス領域の使用を大幅に増大させ得、また設計ブロックが機能モードにあるときに漏れ電流を増大し得る。
【0013】
図２Ａは、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図２００を示す。状態復元は、非アクティブな設計ブロックがスリープ状態からパワーアップされたときに開始し得る。図２Ａに示されるように、状態復元プロセスの開始時に、メモリ１１２は、保存されたデータが再配置された１３６後の、図１Ｇにおいて示されるような状態保存プロセスの終了時と同じ構成で同じデータを含む。メモリ１１２は、行１１４から読み出されたデータをＳＲ制御ブロック１０８に出力するように接続される。ＳＲ制御ブロック１０８は、メモリ１１２から受け取られたデータをそれぞれのスキャンチェーン１０２の第１のセル２０２に出力し、クロック１３０をスキャンチェーン１０２に分配するように構成される（図２Ａ～図２Ｆにおいて、第１のセル２０２は、それぞれの各スキャンチェーン１０２において最も左にあるセルを識別することを意図している）。クロック１３０は、ＳＲ制御ブロック１０８からスキャンチェーン１０２の各々によって受け取られたデータを、各受け取りスキャンチェーン１０２の対応するセル１０６にストアさせ、ビット１０４（図２Ａには示されない）を、それぞれのスキャンチェーン１０２のシリアル接続されたセル１０６を介して反復的に漸進させる。図２Ｂ～図２Ｆにおいて、メモリ１１２からＳＲ制御ブロック１０８への矢印は、それぞれのセル１０６をスキャンチェーン１０２の各々にリロードするために、メモリ１１２からアンロードされたばかりの行１１４を示す。
【0014】
図２Ｂは、図２Ａから１クロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図２０２を示す。クロック１３０サイクルは、メモリ１１２の第１の行１１４（行１）にストアされたデータを、メモリ１１２から読み出させ、スキャンチェーン１０２の対応するものにおけるセル１０６にストアさせる。従って、メモリ１１２における列１１６は、それぞれのスキャンチェーン１０２に対応し、列１においてメモリセル１１８から読み出されたデータがＣＨＡＩＮ１にストアされ、列２においてメモリセル１１８から読み出されたデータがＣＨＡＩＮ２にストアされ、以下同様となる。従って、データは、図１Ａ～図１Ｇに関して説明された保存プロセスにおいて前に読み出されたスキャンチェーン１０２に戻される。なお、第２及び第３のスキャンチェーン１０２（ＣＨＡＩＮ２及び３）に移動されたゼロは、１Ｇに図示され、それに関して説明されたメモリ１１２再配置の間に付加されたフィラーであることに留意されたい。これらのゼロは、これ以降に説明するように、復元プロセスの後の方で破棄される（即ち、それぞれのスキャンチェーン１０２からシフトアウトされる）。
【0015】
図２Ｃは、図２Ａから２クロック１３０サイクルが経過した後の、設計ブロックの状態を復元するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図２０４を示す。クロック１３０サイクルは、スキャンチェーン１０２の各々にストアされたビット１０４を、スキャンチェーン１０２におけるシリアル接続されたセル１０６を介して移動させ、メモリセル１１８の第２の行１１４の各列にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２にストアさせる。
【0016】
図２Ｄは、図２Ａから３クロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図２０６を示す。クロック１３０サイクルは、スキャンチェーン１０２にストアされたビット１０４を、スキャンチェーン１０２においてシリアル接続されたセル１０６を介して移動させ、メモリセル１１８の第３の行１１４にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２にストアさせる。
【0017】
図２Ｅは、図２Ａから４クロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための従来技術の回路の例示のブロック図２０８を示す。クロック１３０サイクルは、スキャンチェーン１０２にストアされたビット１０４を、スキャンチェーン１０２においてシリアル接続されたセル１０６を介して移動させ、メモリセル１１８の第４の行１１４にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２にストアさせる。第３のスキャンチェーン１０２（ＣＨＡＩＮ３）は、３セル１０６長しかないので、フィラーゼロの１つは、ＣＨＡＩＮ３からクロックアウトされ、それによって破棄される。
【0018】
図２Ｆは、図２Ａから第５のクロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための従来技回路の例示のブロック図２１０を示す。クロック１３０サイクルは、スキャンチェーン１０２にストアされたビット１０４を、スキャンチェーン１０２においてシリアル接続されたセル１０６を介して移動させ、メモリセル１１８の第５の行１１４にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２にストアさせる。第２及び第３のスキャンチェーン１０２（ＣＨＡＩＮ２及び３）は５セル１０６長（最長のスキャンチェーン１０２、第１及び第４のスキャンチェーン１０２の長さ）より短いので、フィラーゼロは、ＣＨＡＩＮ２及び３の各々からクロックアウトされ、それによって破棄される。図２Ｆに示されるように、スキャンチェーン１０２は、図１Ａにおける保存プロセスの開始時と同じ構成で同じビット１０４を含む。スキャンチェーン１０２に含まれるデータは、その後、設計ブロックの保存された状態を復元するために用いられ得、設計ブロックの状態データをスキャンチェーン１０２に初期的にロードするために用いられたプロセスを逆に行う。
【発明の概要】
【0019】
説明される例において、設計ブロック状態を保存及び復元するための回路要素は、第１のデータの異なる部分を受け取り、異なる第１のメモリに第１の順序でストアするように構成された第１のメモリと、第１のメモリに結合された第２のメモリとを含む。最も多いメモリセルを備える第１のメモリはＮ個のメモリセルを有する。一層少ないメモリセルを備える第１のメモリはＭ個のメモリセルを有する。状態を保存する場合、異なる第１のメモリからの第１のデータが第２のメモリの異なる対応する領域に第２の順序で第２のデータとして書き込まれる。第２の順序は、第１のＮ ｍｏｄ Ｍセルに順次ストアされ、一層少ないセルを備える対応する第１のメモリの第１の順序を用いて決定されている第１のデータの部分を繰り返す。状態を復元する場合、第２のデータが第２のメモリから読み出され、対応する第１のメモリに、第１の順序でストアされる。繰り返される部分は、一層少ないセルを備える対応する第１のメモリに繰り返しストアされる。
【図面の簡単な説明】
【0020】
【図1A】設計ブロックの状態を保存するために、スキャンチェーンを用いるための従来技術の回路の例示のブロック図を示す。
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【図1G】設計ブロックの状態を保存するために用いられるメモリの従来技術の例示のブロック図を示す。
【0027】
【図2A】設計ブロックの保存された状態を復元するためにスキャンチェーンを用いるための従来技術の回路の例示のブロック図を示す。
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【図3A】設計ブロックの状態を保存するためにスキャンチェーンを用いるための回路の例示のブロック図を示す。
【0034】
【0035】
【0036】
【0037】
【0038】
【0039】
【図4A】設計ブロックの状態を保存するためにスキャンチェーンを用いるための回路の例示のブロック図を示す。
【0040】
【0041】
【0042】
【0043】
【0044】
【0045】
【図5A】設計ブロックの状態を保存するためにスキャンチェーンを用いるための例示のプロセスを示す。
【0046】
【図5B】設計ブロックの状態を保存するためにスキャンチェーンを用いる例示のプロセスを示す。
【0047】
【図6A】設計ブロックの状態を保存するために用いられるスキャンチェーンに対してクロックを提供するために用いられるクロック回路のための例示のブロック図を示す。
【0048】
【図6B】クロック回路のための例示のタイミング図を示す。
【0049】
【図6C】設計ブロックの状態を保存するために用いられるスキャンチェーンに対してクロックを提供するために用いられ、ＳＲ Ｍｏｄｅ遷移において、誤ったクロック遷移を抑制するように構成されるクロック回路の例示のブロック図を示す。
【0050】
【図6D】クロック回路のための例示のタイミング図を示す。
【発明を実施するための形態】
【0051】
図３Ａは、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための回路の例示のブロック図３００を示す。図３Ａ～図３Ｆの回路３００、３１２、３１４、３１６、３１８、３２０は、それぞれ、図１Ａ～図１Ｆの回路１００、１２０、１２２、１２４、１２６、１２８と様々な態様を共有している。従って、それらの項目に対し、図１Ａ～図１Ｆの類似の参照番号が図３Ａ～図３Ｆに繰り越される。図３Ａ～図３Ｆの回路３００、３１２、３１４、３１６、３１８、３２０における一層短いスキャンチェーン１０２は、エンドセル１１０とＳＲ制御ブロック１０８との間の接続を含まないが、図３Ａ～図３Ｆの回路３００、３１２、３１４、３１６、３１８、３２０における一層長いスキャンチェーン１０２は、エンドセル１１０とＳＲ制御ブロック１０８’との間の接続を含む（図３Ａ～図４Ｆにおいて示され、図３Ａ～図４Ｆに関して説明されるＳＲ制御ブロック１０８’は、従来技術の図１Ａ～図１Ｆ及び図２Ａ～図２ＦのＳＲ制御ブロック１０８と幾つかの類似点を有するが、本明細書に紹介される発明の主題に関して説明されるように、付加的な機能も導入している）。
【0052】
状態保存プロセスは、設計ブロックがスリープコマンドを受け取り、パワーダウンの準備をするときに実行され得る。設計ブロック状態データは、初期的に、設計ブロックメモリ要素（図示されない）からそれぞれのスキャンチェーン１０２に、状態データ入力３０２（このプロセスは図示されない）を用いてロードされ、その結果、図３Ａに図示されるように、状態データがロードされたスキャンチェーン１０２になる。図３Ａに示される最長のスキャンチェーン１０２は、５セル１０６長である。最長のスキャンチェーン１０２において、状態データ入力３０２は、スキャンチェーン１０２の第１のセル３０４（シリアル接続されたスキャンパスセル１０６の数という点で、ＳＲ制御ブロック１０８’から最も遠い）に直接接続する。一層短いスキャンチェーン１０２において、状態データ入力３０２はマルチプレクサ３０６の第１の入力に接続する。マルチプレクサ３０６はまた、第２の入力として、それぞれのスキャンチェーン１０２のエンドセル１１０の出力を受け取る。ＳＲモードセレクタ３０８は、マルチプレクサのそれぞれの入力のどれがそれぞれのスキャンチェーン１０２の第１のセル３０４に出力されるかを制御するように制御信号を各マルチプレクサ３０６に提供する。図３Ａ～図３Ｆに示されるように、ＳＲモードセレクタ３０８は、スキャンチェーン１０２が保存プロセスを実施しているときに、エンドセル１１０の出力を選択する。図４Ａ～図４Ｆに示されるように（及び図４Ａ～図４Ｆに関して以下に説明されるように）、ＳＲモードセレクタ３０８は、スキャンチェーン１０２が復元プロセスを実施しているときに、状態データ入力３０２から受け取ったデータを選択する。
【0053】
各スキャンチェーン１０２はまた、ＳＲ出力３１０を含み、ＳＲ出力３１０は、それぞれのスキャンチェーン１０２の選択されたセル１０６から、メモリ１１２内への保存のために、ＳＲ制御ブロック１０８’にデータを出力する。最長のスキャンチェーン１０２において、ＳＲ出力３１０を提供する選択されたセル１０６は、エンドセル１１０である。一層短いスキャンチェーン１０２において、ＳＲ出力３１０を提供する選択されたセル１０６は、それぞれのスキャンチェーン１０２のエンドセル１１０以外のセル１０６である。長さＮの最長のスキャンチェーン１０２及び長さＭの一層短いスキャンチェーン１０２の場合、一層短いスキャンチェーン１０２の第１のセル１０６は１の番号が付され、一層短いスキャンチェーン１０２の後続のセル１０６は、Ｍの番号が付されるエンドセル１１０までシリアルに番号が付される。ＳＲ出力３１０は、（Ｎ－Ｍ）セルに接続され、そのため、クロック１３０によって、スキャンチェーン１０２のシリアル接続されたセル１０６を介して、ビット１０４の漸進がトリガされたときに、（Ｎ－Ｍ）セル１０６におけるビット１０４が、メモリ１１２内への保存のために、ＳＲ制御ブロック１０８’に出力され、また、次のセル１０６（Ｎ－Ｍ＋１の番号が付される）に漸進させられる。（便宜上、スキャンチェーン１０２は、頂部のスキャンチェーン１０２ ＣＨＡＩＮ１から、底部のスキャンチェーン１０２ ＣＨＡＩＮ４まで番号が付されて参照される。）図３Ａに示されるように、ＣＨＡＩＮ１及び４は両方とも、同じ最大の数のセルである５セル１０６長を有し、一方、ＣＨＡＩＮ２は４セル１０６長であり、ＣＨＡＩＮ３は３セル１０６長である。従って、ＣＨＡＩＮ２のＳＲ出力３１０は、セル１０６ １（Ｎ－Ｍ＝５－４＝１）の出力に接続され、ＣＨＡＩＮ３のＳＲ出力３１０は、セル１０６ ２（Ｎ－Ｍ＝５－３＝２）の出力に接続される。
【0054】
Ｎ－Ｍ≧Ｍであるケースを考えることはこの設計の汎用化につながる。従って、本明細書に説明される結果を生み出すためには、ＳＲ出力３１０が、セル１０６ Ｎ ｍｏｄ Ｍに接続されるべきである。なお、セル１０６ Ｎ ｍｏｄ ＭはＮ－Ｍ＜Ｍのときに、セル１０６ Ｎ－Ｍと同じであることに留意されたい。
【0055】
図３Ａ～図３Ｅにおいて、明確にするために、次のクロック１３０サイクルの結果としてそれぞれのスキャンチェーン１０２から出力されるビット１０４の値が図示され、それぞれのＳＲ出力３１０がＳＲ制御ブロック１０８’に接続されている。ＣＨＡＩＮ１はＣＨＡＩＮ１のエンドセル１１０から１を出力する。ＣＨＡＩＮ２は、ＣＨＡＩＮ２のセル１０６ １から１を出力する。ＣＨＡＩＮ３はＣＨＡＩＮ３のセル１０６ ２から０を出力する。ＣＨＡＩＮ４は、ＣＨＡＩＮ４のエンドセル１１０から０を出力する。
【0056】
図３Ｂは、図３Ａから１クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための回路の例示のブロック図３１２を示す。図３Ｂ～図３Ｆにおいて、ＳＲ制御ブロック１０８’からメモリ１１２への矢印は、メモリ１１２のどの行１１４において、ＳＲ制御ブロック１０８’が、スキャンチェーン１０２から出力されたデータを、最新のクロック１３０サイクルで保存したかを示す。図３Ｂにおいて、最新のクロック１３０サイクルの結果としてスキャンチェーン１０２から出力されたデータは、メモリ１１２の行１にストアされている。同時に（好ましくは、同じクロック１３０サイクルの間に）、ＳＲ制御ブロック１０８’は、以下のようにそれぞれの各スキャンチェーン１０２からビット１０４の値を読み出す。ＣＨＡＩＮ１は、ＣＨＡＩＮ１のエンドセル１１０から０を出力する。ＣＨＡＩＮ２は、ＣＨＡＩＮ２のセル１０６ １から１を出力する。ＣＨＡＩＮ３は、ＣＨＡＩＮ３のセル１０６ ２から１を出力する。ＣＨＡＩＮ４は、ＣＨＡＩＮ４のエンドセル１１０から１を出力する。
【0057】
図３Ｂに示されるように、ビット１０４は、各スキャンチェーン１０２のセル１０６を介してシリアルに漸進している。その結果、チェーン１及び４（最長のスキャンチェーン１０２）のエンドセル１１０に前にストアされていたビット１０４は、それぞれのスキャンチェーン１０２によってストアされない。しかしながら、チェーン２及び３（一層短いスキャンチェーン１０２）において、それぞれのエンドセル１１０にストアされたビット１０４は、それぞれのマルチプレクサ３０６にループバックし、マルチプレクサ３０６（ＳＲモードセレクタ３０８によって選択されたもの）によって、それぞれの第１のセル３０４に渡され、その中にストアされている。従って、データは一層短いスキャンチェーン１０２を介して循環し、そのため、一層短いスキャンチェーン１０２にストアされた幾つかのビットは、ＳＲ制御ブロック１０８’に出力され、最長のチェーン１０２からデータを完全に出力するために必要とされる複数のクロック１３０サイクル（即ち、Ｎクロック１３０サイクル）の間に複数回メモリ１１２にストアされる。
【0058】
図３Ｃは、図３Ａから２クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための回路の例示のブロック図３１４を示す。最新のクロック１３０サイクルの結果としてスキャンチェーン１０２から出力されたデータは、メモリ１１２の行２にストアされている。一方、次のクロック１３０サイクルの結果としてそれぞれのスキャンチェーン１０２によって出力されるビット１０４の値は、以下のようになる。ＣＨＡＩＮ１は、ＣＨＡＩＮ１のエンドセル１１０から１を出力する。ＣＨＡＩＮ２は、ＣＨＡＩＮ２のセル１０６ １から０を出力する。ＣＨＡＩＮ３は、ＣＨＡＩＮ３のセル１０６ ２から０を出力する。ＣＨＡＩＮ４は、ＣＨＡＩＮ４のエンドセル１１０から１を出力する。また、直前のサイクルからＣＨＡＩＮ２のエンドセル１１０にストアされた０は、ＣＨＡＩＮ２の第１のセル３０４にループバックし、そこにストアされている。直前のサイクルからＣＨＡＩＮ３のエンドセル１１０にストアされていた０は、（それぞれのマルチプレクサ３０６を介して）ＣＨＡＩＮ３の第１のセル３０４にループバックし、そこにストアされている。
【0059】
図３Ｄは、図３Ａから３クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための回路の例示のブロック図３１６を示す。最新のクロック１３０サイクルの結果としてスキャンチェーン１０２から出力されたデータは、メモリ１１２の行３にストアされている。次のクロック１３０サイクルの結果としてそれぞれのスキャンチェーン１０２によって出力されるビット１０４の値は、以下のようになる。ＣＨＡＩＮ１は、ＣＨＡＩＮ１のエンドセル１１０から１を出力する。ＣＨＡＩＮ２は、ＣＨＡＩＮ２のセル１０６ １から１を出力する。ＣＨＡＩＮ３は、ＣＨＡＩＮ３のセル１０６ ２から０を出力する。ＣＨＡＩＮ４は、ＣＨＡＩＮ４のエンドセル１１０から０を出力する。また、直前のサイクルからＣＨＡＩＮ２のエンドセル１１０にストアされていた１は、ＣＨＡＩＮ２の第１のセル３０４にループバックし、そこにストアされている。直前のサイクルからＣＨＡＩＮ３のエンドセル１１０にストアされていた１は、（それぞれのマルチプレクサ３０６を介して）ＣＨＡＩＮ３の第１のセル３０４にループバックし、そこにストアされている。なお、図３Ｄの後、３クロック１３０サイクルで、ＣＨＡＩＮ３は、図３Ａに示されるセル１０６にストアされたビット１０４値の配置に戻っていることに留意されたい。これは、Ｍ（スキャンチェーン１０２のセル１０６における長さ）が、ＣＨＡＩＮ３の場合、３に等しい（３個のセル１０６、３クロック１３０サイクル）からである。このように、ＣＨＡＩＮ３によって出力され、メモリ１１２によってストアされたデータのシーケンスは、状態保存プロセスの残りに対して繰り返しを開始する。
【0060】
図３Ｅは、図３Ａから４クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための回路の例示のブロック図３１８を示す。直近のクロック１３０サイクルの結果としてスキャンチェーン１０２から出力されたデータは、メモリ１１２の行４にストアされている。次のクロック１３０サイクルの結果としてそれぞれのスキャンチェーン１０２によって出力されるビット１０４の値は、以下のようになる。ＣＨＡＩＮ１は、ＣＨＡＩＮ１のエンドセル１１０から０を出力する。ＣＨＡＩＮ２は、ＣＨＡＩＮ２のセル１０６ １から１を出力する。ＣＨＡＩＮ３は、ＣＨＡＩＮ３のセル１０６ ２から１を出力する。ＣＨＡＩＮ４は、ＣＨＡＩＮ４のエンドセル１１０から０を出力する。また、直前のサイクルからＣＨＡＩＮ２のエンドセル１１０にストアされていた１は、ＣＨＡＩＮ２の第１のセル３０４にループバックし、そこにストアされ、直前のサイクルからＣＨＡＩＮ３のエンドセル１１０にストアされていた０は、（それぞれのマルチプレクサ３０６を介して）ＣＨＡＩＮ３の第１のセル３０４にループバックし、そこにストアされている。なお、図３Ｄの後の４クロック１３０サイクルで、ＣＨＡＩＮ２は図３Ａに示されるセル１０６にストアされるビット１０４の値の配置に戻っていることに留意されたい。これは、ＣＨＡＩＮ２の場合、Ｍ（スキャンチェーン１０２のセル１０６における長さ）が４（４個のセル１０６、４クロック１３０サイクル）に等しいからである。従って、ＣＨＡＩＮ２によって出力され、メモリ１１２によってストアされたデータのシーケンスは、状態保存プロセスの残りに対して繰り返しを開始する。
【0061】
図３Ｆは、図３Ａから５クロック１３０サイクルが経過した後の、設計ブロックの状態を保存するためにスキャンチェーン１０２を用いるための回路の例示のブロック図３２０を示す。直近のクロック１３０サイクルの結果としてスキャンチェーン１０２から出力されたデータは、メモリ１１２の行５にストアされている。直前のサイクルからＣＨＡＩＮ２のエンドセル１１０にストアされていた１は、ＣＨＡＩＮ２の第１のセル３０４にループバックし、そこにストアされ、直前のサイクルからＣＨＡＩＮ３のエンドセル１１０にストアされていた０は、（それぞれのマルチプレクサ３０６を介して）ＣＨＡＩＮ３の第１のセル３０４にループバックし、そこにストアされている。
【0062】
図３Ａ～図３Ｆの状態保存プロセスの結果として、メモリ１１２の列Ｐ（ＰはスキャンチェーンＰに対応する１～４の数である）におけるメモリセル１１８が行５から行１まで読み出される場合、列Ｐのメモリセル１１８にストアされていたビット１０４は、図３Ａにおいて、ＣＨＡＩＮ Ｐ（Ｐが付されたスキャンチェーン１０２）にストアされていたビット１０４と、左から右の順に、同じビットになる。一層短いスキャンチェーン１０２の場合、これは以下の警告とともに真実である。メモリセル１１８にストアされたビット１０４は、Ｍ番目のビット１０４の後、繰り返す（スキャンチェーンにおける所与のＭビットに対して、メモリ１１２において上方に読み出し、（Ｎ－Ｍ）行１１４において繰り返しが開始する）。この繰り返しは、スキャンチェーン１０２に初期的にストアされたビット１０４の１つ又は複数のコピー、又はスキャンチェーン１０２に初期的にストアされたビット１０４の部分的なコピーを含み得る。たとえば、図３Ａに示されるように、ＣＨＡＩＮ３の初期的なコンテンツであって、Ｍ＝３ビットを有し、第１のセル１０６からＣＨＡＩＮ３の第３のセル１０６に読み出されたコンテンツは、（１、０、０）である。図３Ｆに示されるように、メモリ１１２の行５から行１に読み出されるメモリ１１２の行３のコンテンツは、（１、０、０、１、０）である。従って、図３Ｆに示されるように、行５から行１に読み出されると、メモリ１１２の列３は、ＣＨＡＩＮ３の初期コンテンツ、プラス（Ｎ－Ｍ＝５－３＝２）ＣＨＡＩＮ３の付加的なビットを含み、それはＣＨＡＩＮ３の第１のセル３０４から第３のセル１０６（エンドセル１１０）に読み出すようなものである。一層短いスキャンチェーン１０２は、ビット１０４が、シリアル接続されたセル１０６を介して、クロック１３０サイクル分、漸進させられると、それらのそれぞれのエンドセル１１０からそれらのそれぞれの第１のセル３０４にループする。その結果、データがメモリ１１２からそれぞれのスキャンチェーン１０２にロードバックされている状態復元プロセスの間、繰り返されたビット１０４値（一層短いスキャンチェーン１０２から）は、それらの事前に書き込まれたビット値がスキャンチェーン１０２のエンドセル１１０からスキャンチェーン１０２の第１のセル３０４に書き込まれるときに、同一の、事前に書き込まれたビット１０４値の上に書き込まれる（図４Ａ～図４Ｆに関して更に説明される）。
【0063】
図４Ａは、スキャンチェーンに対する状態及び設計ブロックに対する状態を復元するためにスキャンチェーン１０２を用いるための回路の例示のブロック図４００を示す。状態復元プロセスは、非アクティブな設計ブロックのウェイクアップ時（設計ブロックのパワーアップ時）に実施され得る。図４Ａに示されるように、状態復元プロセスの開始時に、メモリ１１２は、図３Ｆに示されるように、状態保存プロセスの終了時と同じ構成で同じデータを含む。メモリ１１２は、それらの行１１４からＳＲ制御ブロック１０８’へデータを出力するように接続される。ＳＲ制御ブロック１０８’は、メモリ１１２から受け取られたデータを、それぞれのスキャンチェーン１０２の第１のセル３０４に出力し、クロック１３０をスキャンチェーン１０２に分配するように構成される。クロック１３０は、ＳＲ制御ブロック１０８’からスキャンチェーン１０２によって受け取られたデータを、対応するセル１０６にストアさせ、ビット１０４（図４Ａに図示されていない）を、それぞれのスキャンチェーン１０２のシリアル接続されたセル１０６を介して反復的に漸進させる。一層短いスキャンチェーン１０２（図４Ａに示されるように、ＣＨＡＩＮ２及び３）はまた、それぞれのエンドセル１１０から漸進させられたビット１０４を、それぞれのマルチプレクサ３０６にループバックさせる。ＳＲモードセレクタ３０８が、ループされたデータ（これは、状態復元プロセスの間、メモリ１１２から受け取られたデータを意味する）ではなく、新しく受け取られたデータを渡すように設定されているため、ストア動作の間にループされた、或るデータは、復元動作の間に破棄され、ＳＲ制御ブロック１０８’を介してメモリ１１２から受け取られたデータ及びそれぞれの状態データ入力３０２は、それぞれのマルチプレクサ３０６によって渡され、（ＣＨＡＩＮ２及び３の）それぞれの第１のセル３０４にストアされる。しかしながら、メモリ１１２にストアされたデータは、一層短いスキャンチェーン１０２に初期的にストアされたデータを繰り返すため、繰り返されたビット１０４は、ループされ（及び破棄され）たビット１０４に一致する。実質的に、図３Ａ～図３Ｆの状態保存プロセスは、一層短いスキャンチェーン１０２にストアされた状態データを用いてメモリ１１２をパディングする。これは、ゼロパディング、メモリ１１２の再配置、又は（図１Ａ～２Ｆに関連して上述したように）付加的なセル１０６を用いてスキャンチェーン１０２の長さをバランスさせるためにデバイス領域を犠牲にすることを防止する。
【0064】
【0065】
図４Ｂは、図４Ａから１クロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための回路の例示のブロック図４０２を示す。クロック１３０サイクルは、メモリ１１２の第１の行１１４（行１）にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２のセル１０６にストアさせる。従って、メモリ１１２の列１１６は、それぞれのスキャンチェーン１０２に対応し、列１のメモリセル１１８から読み出されたデータがＣＨＡＩＮ１にストアされ、列２のメモリセル１１８から読み出されたデータがＣＨＡＩＮ２にストアされ、以下同様となる。こうして、図３Ａ～図３Ｆに関して説明された保存プロセスにおいて事前に読み出されたデータがスキャンチェーン１０２に戻る。
【0066】
図４Ｃは、図４Ａから２クロック１３０サイクルが経過した後の、設計ブロックの状態を復元するためにスキャンチェーン１０２を用いるための回路の例示のブロック図４０４を示す。クロック１３０サイクルは、スキャンチェーン１０２にストアされたビット１０４を、スキャンチェーン１０２においてシリアル接続されたセル１０６を介して反復的に移動（漸進）させ、メモリセル１１８の第２の行１１４にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２にストアさせる。
【0067】
図４Ｄは、図４Ａから３クロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための回路の例示のブロック図４０６を示す。クロック１３０サイクルは、スキャンチェーン１０２にストアされたビット１０４を、スキャンチェーン１０２においてシリアル接続されたセル１０６を介して反復的に移動させ、メモリセル１１８の第３の行１１４にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２にストアさせる。状態復元プロセスにおけるこの時点において、ＣＨＡＩＮ３におけるセル１０６のすべてがビット１０４を含むが、メモリ１１２の列３はまだ空ではない。メモリ１１２の列３に残っているデータは、保存動作の場合と同様に、ＣＨＡＩＮ３のエンドセル１１０からＣＨＡＩＮ３のマルチプレクサ３０６にループバックした同一のデータの代わりに、ＣＨＡＩＮ３のセル１０６にストアされる。ＳＲモードセレクタ３０８が現在、新しいデータを一層短いスキャンチェーン１０６に入力させることを選択しているので、マルチプレクサ３０６は、ループされたビット１０４を渡さない。
【0068】
図４Ｅは、図４Ａから４クロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための回路の例示のブロック図４０８を示す。クロックサイクル１３０は、スキャンチェーン１０２にストアされたビット１０４を、スキャンチェーン１０２においてシリアル接続されたセル１０６を介して反復的に移動させ、メモリセル１１８の第４の行１１４にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２にストアさせる。第３のスキャンチェーン１０２（ＣＨＡＩＮ３）は、３セル１０６長しかないので、図４ＤのＣＨＡＩＮ３のエンドセル１１０にストアされたゼロは、ＣＨＡＩＮ３のマルチプレクサ３０６の入力に戻されて接続されるが、ＳＲモードセレクタ３０８が、ループバックされたデータではなくＳＲ制御ブロック１０８’からのデータを出力させるように、マルチプレクサ３０６を制御するため、それは、実質的に破棄される。従って、ＣＨＡＩＮ３ マルチプレクサ３０６は、メモリ１１２の列３（ＣＨＡＩＮ３に対応する）、行４（状態保存プロセスの第４のクロック１３０サイクルにおいて、ＣＨＡＩＮ３から読み出され、状態復元プロセスの第４のクロック１３０サイクルにおいて、メモリ１１２の列３から読み出される）に以前にストアされたゼロを出力し、それは、従ってＣＨＡＩＮ３の第１のセル３０４にストアされる。
【0069】
図４Ｅにおいて、ＣＨＡＩＮ２の全てのセル１０６は、状態復元プロセスの間にメモリ１１２から読み出されストアされたビット１０４を含む。その結果、図４ＦにおけるＣＨＡＩＮ２の挙動（ループされたビット１０４の破棄、メモリ１１２から読み出された同一のビット１０４の保存）は、図４ＥにおけるＣＨＡＩＮ３の挙動に類似している。
【0070】
図４Ｆは、図４Ａから第５のクロック１３０サイクルが経過した後の、設計ブロックの保存された状態を復元するためにスキャンチェーン１０２を用いるための回路の例示のブロック図４１０を示す。クロック１３０サイクルは、スキャンチェーン１０２にストアされたビット１０４を、スキャンチェーン１０２においてシリアル接続されたセル１０６を介して反復的に移動させ、メモリセル１１８の第５の行１１４にストアされたデータを、メモリ１１２から読み出させ、対応するスキャンチェーン１０２の第１のセル３０４にストアさせる。ＣＨＡＩＮ２及びＣＨＡＩＮ３のエンドセル１１０に以前にストアされたものは、それぞれのマルチプレクサ３０６に対する入力としてループバックされ、破棄され（ＳＲモードセレクタ３０８に起因して）、メモリ１１２の行５、列２及び３から読み出された同一のものは、ＣＨＡＩＮ２及び３のそれぞれの第１のセル３０４にストアされる。図４Ｆに示されるように、スキャンチェーン１０２は、図４Ａにおける保存プロセスの開始時と同じ構成で同じビット１０４を含む。スキャンチェーン１０２に含まれるデータは、その後、設計ブロックの保存された状態を復元するために用いられ得、設計ブロックの状態をスキャンチェーン１０２に初期的にロードするために用いられたプロセスを逆に行う。
【0071】
図５Ａは、設計ブロックの状態を保存するためにスキャンチェーンを用いるための例示のプロセス５００を示す。ステップ５０２において、スリープコマンドが設計ブロックで受け取られ、それによって、設計ブロックがパワーダウンの準備をし、その後、パワーダウンする。設計ブロックの状態を保存することはパワーダウン準備の一部である。ステップ５０４において、設計ブロックの状態データの異なる部分が、複数のスキャンチェーンの異なる部分にロードされる。スキャンチェーンは、シリアル接続された複数のメモリセルから構成される。最長のスキャンチェーンはＮ個のセルを有し、一層短いスキャンチェーンはＭ個のセルを有し、Ｍは、異なるスキャンチェーンに対して異なり得る。ステップ５０６において、スキャンチェーンにストアされた状態データは、スキャンチェーンを介して、反復的に漸進させられる。ビットは、最長のスキャンチェーンのエンドセルから出力され、ビットは、一層短いスキャンチェーンの（Ｎ－Ｍ）番目のセルから出力される。ビットは、一層短いスキャンチェーンのＭ番目のセルから、それぞれの一層短いスキャンチェーンの第１のセルにストアされるように、ループされる。ステップ５０８において、スキャンチェーンのうちの異なるものから出力されたビットは、メモリの異なる領域に、スキャンチェーンのうちの異なるものがメモリ領域のうちの異なるものに対応するように、或る順序でストアされる。ステップ５１０において、ステップ５０６及び５０８の反復漸進及びストレージは、ステップ５０４において一層長いスキャンチェーンにストアされた全ての状態データが、メモリにストアされるまで繰り返される。この結果、一層短いスキャンチェーンにストアされた状態データの複数のコピー（例えば、１部のコピーと部分的なコピー）がメモリにストアされる。
【0072】
図５Ｂは、設計ブロックの状態を保存するためにスキャンチェーンを用いるための例示のプロセス５００を示す。ステップ５１４において、スキャンチェーンに対応するメモリ領域から、ビットが順次読み出され（ステップ５０８に関して説明されたように）、好ましくは、ステップ５１４の反復毎、領域毎に１ビット読み出される。ステップ５１６において、メモリから読み出されたビットは、スキャンチェーンのそれぞれの第１のセルにストアされる。ステップ５１８において、最長のスキャンチェーンがまだ状態データで（再）満たされていない場合、状態データはスキャンチェーンを介して反復的に漸進させられ、ステップ５１４及び５１６が繰り返される。ステップ５２０において、状態データはスキャンチェーンを介して、繰り返し反復的に漸進させられ、スキャンチェーンから出力された状態データは、設計ブロックのそれぞれのメモリ要素に対して復元される。
【0073】
図６Ａは、設計ブロックの状態を保存するために用いられるスキャンチェーンに対するクロックを提供するために用いられるクロック回路６００のための例示のブロック図を示す。クロック回路６００は、基準クロック６０２を入力として受け取り、分周されたクロック信号ＣＬＫＤＩＶ６０４をそれ自体への入力（フィードバック）として、及びマルチプレクサ６０６への入力として、出力するように接続されるクロック分周器６０８を含む。マルチプレクサ６０６はまた、入力として保存・復元クロックＣＬＫＳＲ６１０を受け取る。ＳＲ Ｍｏｄｅ６１２セレクタは、マルチプレクサ６０６が、マルチプレクサ出力６１４として、ＣＬＫＤＩＶ６０４を出力するか又はＣＬＫＳＲ６１０を出力するかを選択する。設計ブロックの通常機能の間、マルチプレクサ６０６は、設計ブロックによって用いるためにＣＬＫＤＩＶ６０４を出力する。状態保存プロセス又は状態復元プロセスの間、マルチプレクサ６０６は、スキャンチェーン及び関連回路によって用いるためにＣＬＫＳＲ６１０を出力する。
【0074】
図６Ｂは、クロック回路６００のための例示のタイミング図６１１を示す。図６Ｂに示されるように、ＳＲ Ｍｏｄｅ６１２は、ＳＲ（保存・復元）機能がトリガされた設計ブロックアイドル状態（例えば、パワーダウンされた状態）に対応して、初期的に高に設定される。ＳＲ Ｍｏｄｅ６１２は、後に、低状態に遷移し、設計ブロックのアイドル状態から機能（例えば、パワーアップされている）状態への遷移、及び対応する保存・復元モードから機能モードへの遷移を示す。ＣＬＫＤＩＶ６０４は低で開始し、ＳＲ Ｍｏｄｅ６１２が低に遷移する前（設計ブロックが保存・復元モードから機能モードに遷移する前）に、高に遷移する。図６Ｂに示される時間期間の間、ＣＬＫＳＲ６１０は、初期的に、発振しており、状態復元プロセスが完了すると、ＳＲ Ｍｏｄｅ６１２が低になる前に、発振を停止する。マルチプレクサ出力６１４は初期的にＣＬＫＳＲ６１０に従い、ＳＲ Ｍｏｄｅ６１２が低になるとき（ＳＲ Ｍｏｄｅ６１２が変化すると、選択されたマルチプレクサ出力６１４が変化する）に、ＣＬＫＤＩＶ６０４に従い高になる。マルチプレクサ出力６１４によるこの遷移は、立ち上がりクロックエッジ６１６を作り出し、ＳＲ Ｍｏｄｅ６１２の遷移と同時に発生する。これは、マルチプレクサ出力６１４における立ち上がりクロックエッジ６１６が、クロック遷移のないところにクロック遷移（立ち上がりクロックエッジ）を示し、その結果、クロック回路が意図しない（誤った）挙動を示すという理由で問題となり得る。
【0075】
図６Ｃは、設計ブロックの状態を保存するために用いられるスキャンチェーンのためにクロックを提供するために用いられ、ＳＲ Ｍｏｄｅ６１２の遷移のときに誤ったクロック遷移を抑制するように構成されるクロック回路６１８の例示のブロック図を示す。クロック回路６１８は、ＣＬＫＳＲ６１０及びＲＥＳＥＴ信号６２２を入力として受け取り、遷移クロックＣＬＫＸＮ６２４をＯＲロジックゲート６２６に出力するために接続される制御フリップフロップ６２０を含む。ＯＲロジックゲート６２６はまた、入力としてＣＬＫＳＲ６１０を受け取る。ＯＲロジックゲート６２６は、ゲートされた保存・復元クロックＣＬＫＳＲ＿Ｇ６２８を、マルチプレクサ６０６に出力する。ＳＲ Ｍｏｄｅ６２０は、マルチプレクサ６０６が、マルチプレクサ出力６１４として、ＣＬＫＤＩＶ６０４を出力するか又はＣＬＫＳＲＧ６２８を出力するかを選択する。設計ブロックの通常機能の間、マルチプレクサ６０６は、設計ブロックによって用いるためにＣＬＫＤＩＶ６０４を出力する。状態保存プロセス又は状態復元プロセスの間、マルチプレクサ６０６は、スキャンチェーン及び関連回路によって用いるためにＣＬＫＳＲＧ６２８を出力する。
【0076】
図６Ｄは、クロック回路６１８のための例示のタイミング図６３０を示す。図６Ｄに示される信号タイミングは、図６Ｂにおけるものと同じであるが、ＲＥＳＥＴ信号６２２の追加と、そのマルチプレクサ出力６１４に対する影響が異なる。ＲＥＳＥＴ信号６２２は、低で開始し、状態復元プロセスが完了すると、ＳＲ Ｍｏｄｅ６１２が高になる前に高になり、アイドル状態から機能状態への遷移が完了するまで高のままである。ＲＥＳＥＴ信号６２２は、ＣＬＫＸＮ６２４（図示されない）を高にし、これにより、ＣＬＫＳＲＧ６２８（図示されない）を高にし、これによりマルチプレクサ出力６１４を高のままにする。これは、マルチプレクサ出力６１４が誤った立ち上がりエッジ遷移を示すことを防ぐ。
【0077】
図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄは、設計ブロックにおけるアイドル状態から機能状態の遷移に対処する。図６Ｃのクロック回路６１８はまた、ＳＲ Ｍｏｄｅ６１２が高になる前にＲＥＳＥＴ信号６２２をアクティベートすることによって、設計ブロックにおける機能状態からＳＲ状態への遷移の間の誤ったクロック遷移を抑制するためにも用いられ得、アイドル状態への遷移が完了する（例えば、状態保存プロセスを開始する準備ができたとき）まで高のままである。集積回路における保存・復元機能の技術に習熟した者には明らかであるように、クロック回路６１８はまた、誤った立ち上がりエッジ遷移及び誤った立ち下がりエッジ遷移の両方を防止するように修正され得る。
【0078】
特許請求の範囲内で、説明した実施形態における変更が可能であり、他の実施形態が可能である。
【0079】
幾つかの実施形態において、メモリセルが複数のビットをストアし得る。幾つかの実施形態において、異なるメモリセルが異なる数のビットをストアし得る。
【0080】
幾つかの実施形態において、本明細書に記載されているものとは異なる数のセル及び異なるサイズのメモリが用いられ得る。
【0081】
幾つかの実施形態において、スキャンチェーンを介してビットを漸進させるために、異なる数のクロックサイクルが用いられ得る。
【0082】
幾つかの実施形態において、クロック信号以外の伝搬信号（スキャンチェーンを介してビットのシリアル漸進を起こす信号）が用いられ得る。
【0083】
幾つかの実施形態において、スキャンチェーンから読み出されるビットは、非連続的にメモリにストアされる。幾つかの実施形態において、ビットが異なる順序で（例えば、犁耕体的に（boustrophedonically））メモリにストアされる。幾つかの実施形態において、スキャンチェーンからビットがメモリの同じ行ではなく、同じ列にストアされる。幾つかの実施形態において、スキャンチェーンからビットが、メモリにおいて、底部から上方にストアされる。
【0084】
幾つかの実施形態において、状態保存プロセスの間に、状態データの付加的なコピーがメモリにストアされ得る。
【0085】
幾つかの実施形態において、状態データがメモリにストアされる順序は、状態データがスキャンチェーンにストアされる順序と同じではない。
【0086】
幾つかの実施形態において、スキャンチェーンから状態データがロードされるメモリは、設計ブロックと同じダイ上にある。幾つかの実施形態において、スキャンチェーンから状態データがロードされるメモリは、設計ブロックとは異なるダイ上にある。
【0087】
幾つかの実施形態において、初期化動作において、データは、初期的に（スキャンチェーンの第１のセルを介する等により）スキャンチェーンにシリアルにロードされる。幾つかの実施形態において、初期化動作において、例えば、同じクロックサイクルの間にスキャンチェーンの対応するセルに全てのデータをロードすることによって、又は、個々のクロックサイクルの間に複数のビットを直接スキャンチェーンの対応するセルにロードすることによって、データが初期的にスキャンチェーンにパラレルにロードされる。
【0088】
幾つかの実施形態において、設計ブロックの状態を保存及び復元するための回路要素は、複数の第１のメモリ（スキャンチェーン１０２等）及び第２のメモリ（メモリ１１２等）を含む。第１のメモリは、初期化動作の間に、設計ブロックのメモリ要素（レジスタ及びフリップフロップ等）から第１のデータ（状態データ等）を受け取るように構成される。第１のメモリは、第１の順序で、第１のデータの異なる部分を、第１のメモリ（図３Ａに示されるように、状態データを特定のシリアル順にストアするスキャンチェーン１０２等）のうちの異なるものにストアする。第１のメモリのうちの異なるものは、異なる数のメモリセル（異なる数のセル１０６を有する異なるスキャンチェーン１０２等）を有し、多くのメモリセルを備える第１のメモリの幾つかはＮ個のメモリセルを有し、一層少ないメモリセルを備える第１のメモリの幾つかはＭ個のメモリセルを有する。第２のメモリは、第１のメモリに結合される。状態保存動作の間、第１のデータ（状態データ）は、第１のメモリ（スキャンチェーン１０２）から読み出され、第２のメモリ（メモリ１１２）にストアされ、第１のメモリのうちの異なるものにストアされた第１のデータの部分は、第２の順序で第２のメモリの異なる対応する領域に第２のデータとして書き込まれる（例えば、スキャンチェーン１０２における状態データは、メモリ１１２の対応する列１１６に書き込まれる）。第２の順序は、一層少ないメモリセルを備える第１のメモリの対応するものの、第１の順序を用いて決定されるように、第１のＮ－Ｍのメモリセルに順次ストアされた第１のデータの繰り返された部分を含む（例えば、一層短いスキャンチェーン１０２の第１のＮマイナスＭセル１０６にストアされたビット１０４が、メモリ１１２において繰り返される。これは、ループされた入力、及び一層短いスキャンチェーン１０２における出力３１０の位置に起因し、また、一層短いスキャンチェーン１０２からＭ個の別個のビット１０４を出力するためにＮクロックサイクルが用いられることに起因する。ここでＮ＞Ｍである）。状態復元動作の間、第２のデータの異なる部分は、第２のメモリから読み出され、第１のメモリの異なる対応するものに、第１の順序でストアされる（状態データはメモリ１１２から出力され、対応するスキャンチェーン１０２に戻され、それによって、状態データは、スキャンチェーン１０２によって、状態データが初期的にスキャンチェーン１０２にストアされたときとと同じ順序でストアされる）。繰り返された部分は、一層少ないメモリセルを備える第１のメモリの対応するものに、第１の順序でストアされ、そこには、第２のデータの同一の部分が、既にストアされている（メモリ１１２において繰り返されたビット１０４は、例えば、図４Ｅ及び４Ｆに示されるように、初期的なシリアル順序でスキャンチェーン１０２にストアされる）。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【国際調査報告】