(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-03-07
(54)【発明の名称】新たな高速加算器
(51)【国際特許分類】
G06F 7/50 20060101AFI20220228BHJP
G06F 7/503 20060101ALI20220228BHJP
【ＦＩ】
G06F7/50
G06F7/503
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2020573557
(86)(22)【出願日】2020-04-22
(85)【翻訳文提出日】2020-12-17
(86)【国際出願番号】 CN2020086063
(87)【国際公開番号】W WO2020216236
(87)【国際公開日】2020-10-29
(31)【優先権主張番号】201910330150.1
(32)【優先日】2019-04-23
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】521019886
【氏名又は名称】陳新豫
(74)【代理人】
【識別番号】521566128
【氏名又は名称】岡島 陽日児
(74)【代理人】
【識別番号】521144269
【氏名又は名称】高楚盈
(72)【発明者】
【氏名】陳新豫
(57)【要約】
新たな高速加算器はコンピュータハードウェアプロセッサの設計分野に属し、普通の加算器のゲート回路段数を減少させることによってコンピュータの演算速度を高めることができる。２つの記録モジュールを使用して信号を記録し、２つの記録モジュールが信号の記録を完了させた後、１つの記録モジュールの信号有りユニットが他の記録モジュールの信号無しユニットへ記録信号を伝送し、演算データの簡略化を完了させた後、データの加算を行い、演算時間を減少させる。
【特許請求の範囲】
【請求項4】
請求項１に記載する新たな高速加算器である。加算回路にアクセスする時、キャリー回路内の、信号有りユニットが多数含まれている回路の接続は、切断回路が対応する信号有りユニットが少数含まれているキャリー回路を切断するようにアクティブすることを特徴とする。【発明の詳細な説明】
【技術的分野】
【0001】
新たな高速加算器は、コンピュータにおけるデータ処理ユニットであり、プロセッサにおいて重要な役割を果たしている。
背景技術
ここ数年来、コンピュータ技術は凄まじい発展を遂げ、集積度はますます高くなり、技術水準は日進月歩で、単一プロセッサにおける部品は爆発的に増加しつつある傾向を示しており、すでに物理的限界に近づいた。本発明の目的は、同じプロセスレベルでより優れた加算ユニットを設計することによって、コンピュータの速度を向上させることである。
発明の内容
本発明が解決すべき技術的問題は、既存の技術的欠陥を克服し、入力を最適化し、新しい簡便アルゴリズム及びより高速な加算器を開示し、以下に示すのは、その例である。
本発明によって開示された加算器は、入力データに対して高速加算を実行する。
以下のような内容を含む。
第１記録モジュールは、少なくとも２ビットレベルを記録する。
第２記録モジュールは、第１記録モジュールによって記録されたビット数と同じレベルを記録する。
第１電圧比較器グループは、第１記録モジュールにおける記録ユニット数と同じ電圧比較器を含む。
第２電圧比較器グループは、第２記録モジュールにおける記録ユニット数と同じ電圧比較器を含む。
充電回路は、いずれかの記録モジュール数と同数のダイオードを含む。
加算回路は、ＡＮＤゲート回路と遮断回路から構成されている。
コントローラは，設計された順によって加算器の各部の動作を最大速度で制御する。
実施手順
本実施の手順は、シリコン管を用いて０．５の電圧を導通し、１．０ｖの給電電圧で８ビットのみを出力すると想定されるためのコントローラユニットの制御の下で順次行われる。
ステップ１について、第１コンデンサーバンクに１．０ｖのレベルを入力し、図１に示すように、第１コンデンサーバンクに２つ以上のキャパシタンスを含み、８つのキャパシタンスを例とする。
ステップ２について、第２コンデンサーバンクに１．０ｖのレベルを入力し、図２に示すように、第２コンデンサーバンクに２つ以上のキャパシタンスを含み、８個のキャパシタンスを例とする。
ステップ３について、充電回路で添字の同じ第１グループ及び第２グループにおけるそれなりのキャパシタンスを接続し、充電完了後、電気がオフになり、シリコンダイオードは第２グループにバイアスをかけ、図３のように、充電回路は、並列でキャパシタンス数と等しいダイオードを含み、８個のキャパシタンスを例とする。
ステップ４について、第１コンデンサーバンクを第１の電圧比較器グループに接続し、１つのキャパシタンスは、それぞれ１つの比較器に対応し、高レベルの入力は、第１グループの対応するキャパシタンスに高レベルを出力し、標準電圧１．０ｖより少なく低レベルを出力し、正負極に接続して放電した後電気を遮断する。電圧比較器とキャパシタンス・モジュールグループのキャパシタンス数は同じであり、以下では１つのユニットを例に取って、詳細は図４に示す。
同時に、第２キャパシタンス・モジュールを第２電圧比較器群に接続し、電圧が０．４ｖより高い場合、ハイレベルを出力し、第２キャパシタンス・モジュールに再充電して、レベルをキャパシタンスの標準状態に到達させ、以下では１つのユニットを例とする。詳細は図５を参照して下さい。
ステップ５について、第１キャパシタンス・モジュールと第２キャパシタンス・モジュールを加算回路で接続した後、電気を遮断し、以下に示すのは加算回路であり、８ビットを例に取ると、加算回路を構成するキャリー回路をそれぞれ例示する。
第２キャパシタンス・モジュールの８番目のキャパシタンスのキャリー回路は、図６に示す。
第２キャパシタンス・モジュールの７番目のキャパシタンスのキャリー回路は、図７に示す。
第２キャパシタンス・モジュールの６番目のキャパシタンスのキャリー回路は、図８に示す。
第２キャパシタンス・モジュールの５番目、４番目、３番目、２番目のキャリー回路は、これによって類推する可能である。
加算回路には遮断回路を含み、第１キャパシタンス・モジュールにおけるいずれかのキャパシタンスが帯電すると、当該第２キャパシタンス・モジュールにある添字が同じキャパシタンスの位置する低位ＡＮＤゲートを遮断すると同時に、ＡＮＤゲートを多く含まれた回路はＡＮＤゲートの少ない回路をオンにし、または切断する。
ステップ６について、第１電圧比較器グループを第２グループの容量電圧と比べると、電圧比較器は、キャパシタンスの電圧が１．０ｖとする時、改めて１．０ｖを入力し、電圧が１．０ｖより小さい場合、電圧をゼロに降下し、その後に出力若しくはステップ１に戻って累積する。
図面説明
図１は、本発明の実施例における第１記録モジュールの同じキャパシタンスが並列で配置する方式を記録することを示している。
図２は、本発明の実施例における第２記録モジュールの同じキャパシタンスが並列で配置する方式を記録することを示している。
図３は、本発明の実施例における第１記録モジュールの記録ユニットの電流をそれぞれ添字の同じ第２記録モジュールの記録ユニットにある並列で並んだダイオードからなる充電回路に導入することを示している。
図４は、本発明の実施例における第１電圧比較器グループにある１つのユニットを示している。
図５は、本発明の実施例における第２電圧比較器グループにある１つのユニットを示している。
図６は、本発明の実施例における添字は、８とするキャパシタンスの充電回路を示している。
図７は、本発明の実施例における添字は、７とするキャパシタンスの充電回路を示している。
図８は、本発明の実施例における添字は、６とするキャパシタンスの充電回路を示している。
指摘を必要とすべきなことは、説明書が、ただ技術的実施例のみを提供するが、特許請求書を限定するものではなく、当分野の技術スタッフが、これを閲覧した後、誰れでも本発明の一部若しくは全部の技術を均等置換または改正することができ、さらには部分的に合併しても構わなく、本発明の技術的精神に合致する上で、特許請求の範囲内に入る必要である。
背景技術
ここ数年来、コンピュータ技術は凄まじい発展を遂げ、集積度はますます高くなり、技術水準は日進月歩で、単一プロセッサにおける部品は爆発的に増加しつつある傾向を示しており、すでに物理的限界に近づいた。本発明の目的は、同じプロセスレベルでより優れた加算ユニットを設計することによって、コンピュータの速度を向上させることである。
発明の内容
本発明が解決すべき技術的問題は、既存の技術的欠陥を克服し、入力を最適化し、新しい簡便アルゴリズム及びより高速な加算器を開示し、以下に示すのは、その例である。
本発明によって開示された加算器は、入力データに対して高速加算を実行する。
以下のような内容を含む。
第１記録モジュールは、少なくとも２ビットレベルを記録する。
第２記録モジュールは、第１記録モジュールによって記録されたビット数と同じレベルを記録する。
第１電圧比較器グループは、第１記録モジュールにおける記録ユニット数と同じ電圧比較器を含む。
第２電圧比較器グループは、第２記録モジュールにおける記録ユニット数と同じ電圧比較器を含む。
充電回路は、いずれかの記録モジュール数と同数のダイオードを含む。
加算回路は、ＡＮＤゲート回路と遮断回路から構成されている。
コントローラは，設計された順によって加算器の各部の動作を最大速度で制御する。
実施手順
本実施の手順は、シリコン管を用いて０．５の電圧を導通し、１．０ｖの給電電圧で８ビットのみを出力すると想定されるためのコントローラユニットの制御の下で順次行われる。
ステップ１について、第１コンデンサーバンクに１．０ｖのレベルを入力し、図１に示すように、第１コンデンサーバンクに２つ以上のキャパシタンスを含み、８つのキャパシタンスを例とする。
ステップ２について、第２コンデンサーバンクに１．０ｖのレベルを入力し、図２に示すように、第２コンデンサーバンクに２つ以上のキャパシタンスを含み、８個のキャパシタンスを例とする。
ステップ３について、充電回路で添字の同じ第１グループ及び第２グループにおけるそれなりのキャパシタンスを接続し、充電完了後、電気がオフになり、シリコンダイオードは第２グループにバイアスをかけ、図３のように、充電回路は、並列でキャパシタンス数と等しいダイオードを含み、８個のキャパシタンスを例とする。
ステップ４について、第１コンデンサーバンクを第１の電圧比較器グループに接続し、１つのキャパシタンスは、それぞれ１つの比較器に対応し、高レベルの入力は、第１グループの対応するキャパシタンスに高レベルを出力し、標準電圧１．０ｖより少なく低レベルを出力し、正負極に接続して放電した後電気を遮断する。電圧比較器とキャパシタンス・モジュールグループのキャパシタンス数は同じであり、以下では１つのユニットを例に取って、詳細は図４に示す。
同時に、第２キャパシタンス・モジュールを第２電圧比較器群に接続し、電圧が０．４ｖより高い場合、ハイレベルを出力し、第２キャパシタンス・モジュールに再充電して、レベルをキャパシタンスの標準状態に到達させ、以下では１つのユニットを例とする。詳細は図５を参照して下さい。
ステップ５について、第１キャパシタンス・モジュールと第２キャパシタンス・モジュールを加算回路で接続した後、電気を遮断し、以下に示すのは加算回路であり、８ビットを例に取ると、加算回路を構成するキャリー回路をそれぞれ例示する。
第２キャパシタンス・モジュールの８番目のキャパシタンスのキャリー回路は、図６に示す。
第２キャパシタンス・モジュールの７番目のキャパシタンスのキャリー回路は、図７に示す。
第２キャパシタンス・モジュールの６番目のキャパシタンスのキャリー回路は、図８に示す。
第２キャパシタンス・モジュールの５番目、４番目、３番目、２番目のキャリー回路は、これによって類推する可能である。
加算回路には遮断回路を含み、第１キャパシタンス・モジュールにおけるいずれかのキャパシタンスが帯電すると、当該第２キャパシタンス・モジュールにある添字が同じキャパシタンスの位置する低位ＡＮＤゲートを遮断すると同時に、ＡＮＤゲートを多く含まれた回路はＡＮＤゲートの少ない回路をオンにし、または切断する。
ステップ６について、第１電圧比較器グループを第２グループの容量電圧と比べると、電圧比較器は、キャパシタンスの電圧が１．０ｖとする時、改めて１．０ｖを入力し、電圧が１．０ｖより小さい場合、電圧をゼロに降下し、その後に出力若しくはステップ１に戻って累積する。
図面説明
図１は、本発明の実施例における第１記録モジュールの同じキャパシタンスが並列で配置する方式を記録することを示している。
図２は、本発明の実施例における第２記録モジュールの同じキャパシタンスが並列で配置する方式を記録することを示している。
図３は、本発明の実施例における第１記録モジュールの記録ユニットの電流をそれぞれ添字の同じ第２記録モジュールの記録ユニットにある並列で並んだダイオードからなる充電回路に導入することを示している。
図４は、本発明の実施例における第１電圧比較器グループにある１つのユニットを示している。
図５は、本発明の実施例における第２電圧比較器グループにある１つのユニットを示している。
図６は、本発明の実施例における添字は、８とするキャパシタンスの充電回路を示している。
図７は、本発明の実施例における添字は、７とするキャパシタンスの充電回路を示している。
図８は、本発明の実施例における添字は、６とするキャパシタンスの充電回路を示している。
指摘を必要とすべきなことは、説明書が、ただ技術的実施例のみを提供するが、特許請求書を限定するものではなく、当分野の技術スタッフが、これを閲覧した後、誰れでも本発明の一部若しくは全部の技術を均等置換または改正することができ、さらには部分的に合併しても構わなく、本発明の技術的精神に合致する上で、特許請求の範囲内に入る必要である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2021-12-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項1】
ある新たな高速加算器である。第１記録モジュール内の信号有りユニットは、信号ユニットが信号の記録を完了させた後に一定の方式により、対応する第２記録モジュールの信号無しユニットへ信号を伝送し、続いてキャリー回路にアクセスし、回路は最終キャリーのすべての可能性をまとめ、第２記録モジュールにおいて最終キャリー信号を記録し、キャリーに関与するが、キャリーされていないすべてのユニットの信号をゼロにして結果を出力することを特徴とする。【国際調査報告】