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特表2022-518712双方向電気情報の記憶、処理および通信のためのシステムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-03-16
(54)【発明の名称】双方向電気情報の記憶、処理および通信のためのシステムおよび方法
(51)【国際特許分類】
G11C 11/56 20060101AFI20220309BHJP
G11C 11/4091 20060101ALI20220309BHJP
G11C 7/06 20060101ALI20220309BHJP
【ＦＩ】
G11C11/56 250
G11C11/4091 120
G11C7/06 110
【審査請求】有
【予備審査請求】有
(21)【出願番号】P 2021541247
(86)(22)【出願日】2020-01-17
(85)【翻訳文提出日】2021-08-23
(86)【国際出願番号】 CA2020050053
(87)【国際公開番号】W WO2020150810
(87)【国際公開日】2020-07-30
(31)【優先権主張番号】3030723
(32)【優先日】2019-01-21
(33)【優先権主張国・地域又は機関】CA
(81)【指定国・地域】
(71)【出願人】
【識別番号】321011402
【氏名又は名称】アトラス パワー テクノロジーズ インコーポレイテッド
(74)【代理人】
【識別番号】100180482
【弁理士】
【氏名又は名称】田中 将隆
(72)【発明者】
【氏名】ミラー ミッシェル
【テーマコード（参考）】
5M024
【Ｆターム（参考）】
5M024BB02
5M024CC13
5M024CC62
5M024CC72
5M024KK19
5M024PP01
5M024PP03
5M024PP07
(57)【要約】
【課題】双方向電気情報記憶、処理および通信のためのシステムおよび方法である。
【解決手段】双方向メモリは、セルごとに単一ビットの情報を記憶する従来型メモリと違い、ＤＲＡＭ用にメモリセルごとに複数ビット情報を記憶・解釈でき、操作用のＲＯＭと通信回路を提供する。２つの可能な状態（２進数）と１つの定義ビットを用いる従来型メモリセルと違い、双方向メモリは３つの状態（トライステート）が可能であり、第３情報表示状態は、個々のセルごとに複数ビットを表せる特別な状態にでき、特定のビットシーケンスを表すと定義できる。トライステート双方向メモリセルの第３情報状態は、一定の変動性（重ね合わせ）の状態で表現され、最終的に決定された状態は、確率的な結果または制御された確率に基づいている。本システムと方法は、情報の保存・圧縮・処理・通信のための複雑なシステムにおいて、記憶または通信された情報を安全にエンコードできる。
【選択図】図１
【解決手段】双方向メモリは、セルごとに単一ビットの情報を記憶する従来型メモリと違い、ＤＲＡＭ用にメモリセルごとに複数ビット情報を記憶・解釈でき、操作用のＲＯＭと通信回路を提供する。２つの可能な状態（２進数）と１つの定義ビットを用いる従来型メモリセルと違い、双方向メモリは３つの状態（トライステート）が可能であり、第３情報表示状態は、個々のセルごとに複数ビットを表せる特別な状態にでき、特定のビットシーケンスを表すと定義できる。トライステート双方向メモリセルの第３情報状態は、一定の変動性（重ね合わせ）の状態で表現され、最終的に決定された状態は、確率的な結果または制御された確率に基づいている。本システムと方法は、情報の保存・圧縮・処理・通信のための複雑なシステムにおいて、記憶または通信された情報を安全にエンコードできる。
【選択図】図１
【特許請求の範囲】
【請求項1】
トライステート双方向メモリ装置のための方法であって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセルを有してなり、
前記トライステート双方向メモリセルは、
（ａ）信号が印加されるゲート電極と、その伝導経路が前記ゲート電極により制御される２つの端子とを有するトランジスタと、
（ｂ）２つの電極を有する静電記憶装置またはコンデンサであって、
（ｃ）前記トランジスタの端子の一方に、当該静電記憶装置またはコンデンサの１つの前記電極が接続され、
（ｄ）トライステート双方向メモリセルの２つのビット線のうちの一方に、同静電記憶装置またはコンデンサの前記第２の電極が接続された静電記憶装置またはコンデンサと、
（ｅ）前記トランジスタのゲート電極と接続されるワード線と、
（ｆ）前記トランジスタの他方の端子に接続された、前記２つのビット線のうちの他方と、
（ｇ）特定の正極性または負極性の信号を前記ワード線に印加するとともに、特定のバイアスおよび極性で前記トランジスタを介して前記トライステート双方向メモリセルを充電するための極性反転が可能な前記２つのビット線間の特定の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記トライステート双方向メモリセルが正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
（ｈ）前記情報を書込む手段においては、前記トランジスタを導通させるために必要な信号が前記ワード線に印加されていないときには、極性反転が可能な前記２つのビット線間の差分電圧が前記ビット線に印加されていても、前記双方向静電記憶装置または双方向コンデンサの充電状態に応じて表される情報の変更はなされず、
（ｉ）前記トランジスタを用いて、前記２つのビット線に前記双方向トライステート静電記憶装置または双方向トライステートコンデンサを放電させる信号を前記ワード線に印加することで、双方向トライステートメモリセルに記憶された情報を読取る手段と、
（ｊ）論理回路を用いた電圧または極性の比較を通じて、前記ビット線の一方または両方を利用する前記トライステート双方向メモリセルの充電状態と極性を検出する手段と、
を備える
ことを特徴とする方法。
【請求項2】
トライステート双方向メモリ装置のための方法であって、トライステート双方向メモリ装置は、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセル、を有してなり、
前記トライステート双方向メモリセルは、
（ａ）順方向バイアスまたは正極性である第１電流状態と、
バイアスがかかっていないか又は中性極性である第２電流状態と、
逆バイアスまたは負極性である第３電流状態と、の３つの充電状態に応じて情報を保存できるトランジスタ機構であって、
トライステート双方向メモリセルとして識別されるトランジスタ機構と、
（ｂ）ビット線およびビット線ドライバと、
（ｃ）ワード線およびワード線ドライバと、
（ｄ）エンコード線およびエンコード線ドライバと、
（ｅ）１つまたは複数のトランジスタをエンコードするために、前記トライステート双方向メモリセルの前記エンコード線に特定の信号を印加することで、前記トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記１つ以上のトランジスタを第１特定バイアスおよび第１特定極性でエンコードするために、電流信号を高電位から低電位に流して、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
トライステート双方向メモリセルが電荷を保持していないときに、前記トライステート双方向メモリセルを第２情報表示状態とし、
前記１つ以上のトランジスタの前記エンコード線に特定の電気信号を印加して、前記１つ以上のトランジスタを第３特定バイアスおよび第３特定極性で充電することにより低電位にむかって流れている電流信号を反転させて、前記トライステート双方向メモリセルを負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（ｆ）電圧比較、抵抗比較および／または極性比較と論理回路とを利用することにより、前記トライステート双方向メモリセルの充電状態および極性を読取って検出する手段と、
（ｇ）前記１つ以上のトランジスタを導通させるために必要な信号が前記エンコード線に印加されていないときには、前記ビット線および前記ワード線に電圧信号が印加されていても、前記トライステート双方向メモリセル上の充電状態に応じて表される情報の変更はなされず、
（ｈ）前記ワード線に信号を印加するとともに、前記ビット線における電圧状態または電圧状態変化を検出することで、双方向トライステートメモリセルセルに記憶された情報を読取る手段と、
（ｉ）比較回路であって、
前記比較回路による電圧および・または電流および・または極性比較を介し、ビット線を用いて前記トライステート双方向メモリセルの充電状態と極性を検出する手段を備える比較回路と、
（ｊ）前記論理回路のための手段であって、
１ビット情報または複数ビット情報を処理できるようにするため、前記トライステート双方向メモリセルにおける充電状態を検出する手段と、
を備える
ことを特徴とする方法。
【請求項3】
請求項１又は２に記載の方法において、アドレスのデコードを介してワード線をアクティブにするように構成されたワード線ドライバ、をさらに有する
ことを特徴とする方法。
【請求項4】
請求項１に記載の方法において、ビット線をアクティブにして、アドレスのデコードを介して、それらの電圧状態を割当てるように構成されたビット線ドライバ、をさらに有する
ことを特徴とする方法。
【請求項5】
請求項１に記載の方法において、アドレスを受取ることで、前記トライステート双方向メモリセルからの情報の読取を制御し、
同アドレスをデコードし、
前記デコードされたアドレスに基づき、ワード線ドライバによってワード線をアクティブにし、
各ビット線の特定の電圧状態への電圧割当を含むデコードされた前記アドレスに基づき、ビット線ドライバによって２つのビット線をアクティブにする制御手段、
を備え、
情報が、正として参照される順方向バイアスで書かれているか、充電されていない状態で書かれているか、負として参照される逆方向バイアスで書かれていた場合には、
単数又は複数のトライステート双方向メモリセルまたは複数から、情報が読取られてデコードされる
ことを特徴とする方法。
【請求項6】
請求項１に記載の方法において、前記トライステート双方向メモリセルの前記記憶装置はコンデンサであるか、または、静電容量を有するトランジスタか、静電容量を有する記憶素子である
ことを特徴とする方法。
【請求項7】
請求項１又は２に記載の方法において、逆バイアス電流および／または負極性で書込まれた情報を記憶している単一トライステート双方向メモリセルは、
単一ビット情報ビットか、複数ビット情報か、もしくは、重ね合わせの状態を示す
ことを特徴とする方法。
【請求項8】
請求項１又は２に記載の方法において、トライステート双方向メモリセルは、結合および・または相互接続することができ、
複数の前記セルは、平面構造で構成されるか、３次元格子構造で構成されるか、あるいは、その変形である
ことを特徴とする方法。
【請求項9】
請求項１又は２に記載の方法において、トライステート双方向メモリ記憶要素は、ベース３数操作フレームワークとして操作され、情報処理およびオペレーションは３進システムの変種および３進操作言語である
ことを特徴とする方法。
【請求項10】
請求項１又は２に記載の方法において、１つ又は複数のトライステート双方向メモリセルに保存された負電荷の解釈の操作および変更を可能にするための複数の交換可能な論理ゲートおよび・または出力論理回路を有する
ことを特徴とする方法。
【請求項11】
請求項１に記載の方法において、各前記トライステート双方向メモリは、前記トランジスタおよびコンデンサのみ含み、
各前記トライステート双方向メモリセルは、前記メモリ内の１つのワード線および２つのビット線のみに接続される
ことを特徴とする方法。
【請求項12】
請求項１に記載の方法において、各前記トライステート双方向メモリは、２つのトランジスタおよび前記コンデンサを含み、
各前記トライステート双方向メモリセルは、前記メモリ内の１つのワード線および２つのビット線のみに接続される
ことを特徴とする方法。
【請求項13】
請求項１に記載の方法において、各前記トライステート双方向メモリは、４つのトランジスタおよび前記コンデンサを含み、
各トライステート双方向メモリセルは、前記メモリ内の複数のワード線および２つのビット線に接続される
ことを特徴とする方法。
【請求項14】
請求項１又は２に記載の方法において、各前記トライステート双方向メモリセルは、２つのビット線に接続され、
さらに、トライステート双方向メモリの各列には、独立なビット線がある
ことを特徴とする方法。
【請求項15】
請求項１又は２に記載の方法において、各前記トライステート双方向メモリセルは、２つのビット線に接続され、
トライステート双方向メモリの隣接する列は、相互に共有されるビット線に接続する
ことを特徴とする方法。
【請求項16】
請求項１又は２に記載の方法において、前記書込動作中に、単一ビット情報または複数ビット情報を受信し、
前記トライステート双方向メモリエンコーダは、単数または複数のトライステート双方向メモリセルに結合され、前記単一ビット情報または複数ビット情報を前記トライステート双方向メモリセルにエンコードすることにより、
各単一または複数のトライステート双方向メモリセルは表現され、
各トライステート双方向メモリセルは、単一ビット情報または複数ビット情報を含む
ことを特徴とする方法。
【請求項17】
請求項１又は２に記載の方法において、単一または複数の双方向メモリセルからの読取動作中において、単一ビット情報または複数ビット情報を受信する前記トライステート双方向メモリデコーダは、
単一または複数のセンスアンプおよび・またはゲートに結合され、
前記トライステート双方向メモリセル空の単一ビット情報または複数ビット情報をデコードすることにより、
単一または複数のトライステート双方向メモリセルごとに単一ビット情報または複数ビット情報を含めて通信する
ことを特徴とする方法。
【請求項18】
請求項１に記載の方法において、トライステート双方向メモリセルは、
ダイナミックランダムアクセスメモリまたは量子ランダムアクセスメモリ、および・またはその変種で構成される
ことを特徴とする方法。
【請求項19】
請求項１又は２に記載の方法において、単数または複数のトライステート双方向メモリセルは、負極性またはバイアスの情報でエンコードされる場合があり、情報は同時に「０」と「１」の両方として表され、
ここでの解釈は、前記トライステート双方向メモリセルはその複数であり、情報は重ね合わせの状態である
ことを特徴とする方法。
【請求項20】
請求項１又は２に記載の方法において、当該装置は、単一または複数の定義可能な変換回路で構成され、
単一または複数の定義可能な変換回路は、トライステート双方向メモリセルの出力情報、および・または前記セルまたはその複数のセルから読取られたときに、重ね合わされたトライステート双方向メモリセルが「１」または「０」の状態になる確率を変更および・または制御する
ことを特徴とする方法。
【請求項21】
請求項２０の方法において、定義可能な変換回路は、
センスアンプまたはその複数および・またはコンパレータまたはその複数で構成され、
参照電圧および・または閾値トリガは制御および・または変更できて、さらに、読取論理回路から送信される信号の電圧状態または振幅を制御または変更できる単数または複数のスイッチが含まれて、制御および変更が命令、制御、またはコマンド、および・または負の分極またはバイアスで充電されている単一のトライステート双方向メモリセルまたはその複数から受信され、単数か複数、またはシステムが単数または結合して、1またはオン状態か0またはオフ状態の、いずれかにあるトライステート双方向メモリセルの確率の自然な進行を反映して、重ね合わせ状態にあると解釈される
ことを特徴とする方法。
【請求項22】
請求項１又は２に記載の方法において、装置は、単数または複数の制約付き変換回路で構成され、
単数または複数の制約付き変換回路は、一般的に制約はあるが、トライステート双方向メモリセルの状態を変化および・または制御するために操作できて、前記セルまた複数のセルから読取られるとき、「１」または「０」状態のいずれかである
ことを特徴とする方法。
【請求項23】
請求項１又は２に記載の方法において、単一または複数の交換可能な古典的および・または量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または操作上同様のコンポーネントで構成され、
単数または複数のトライステート双方向メモリセルに記憶された情報を操作および・または変更できる
ことを特徴とする方法。
【請求項24】
請求項２に記載の方法において、前記トライステート双方向メモリセルは、ＲＯＭ（読取専用メモリ）または書換可能なＲＯＭもしくは書換不可能なＲＯＭであり、
いくつかの非限定的な例として、マスクＲＯＭ、プログラマブルＲＯＭ（PROMS）、消去可能プログラマブルＲＯＭ（EPROM）、電気的消去可能プログラマブルＲＯＭ（EEPROM）、電気的変更可能プログラマブルＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラマブルＲＯＭのメモリ（EEPROM）を含む多くの典型的なＲＯＭタイプである
ことを特徴とする方法。
【請求項25】
請求項１又は２に記載の方法において、情報は、変調器復調器によって伝達される場合があり、周波数および・または振幅変調および復調にさまざまなスキームを利用して、その情報は単一ビット情報または複数ビット情報と関連するトライステートアナログデータを表すことができ、単数または複数のトライステート双方向メモリセルから受信または記憶される
ことを特徴とする方法。
【請求項26】
請求項１又は２に記載の方法において、トライステート双方向メモリ記憶要素は、ベース３数操作フレームワークとして操作され、情報処理およびオペレーションは３進システムの変種および３進操作言語である
ことを特徴とする方法。
【請求項27】
トライステート双方向メモリ装置の方法において、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取るための複数のトライステート双方向メモリセルを有してなり、
（１）さらに、識別可能なセルを許可する電磁材料から構成される電磁記憶装置または電磁記憶媒体と、
（２）前記電磁記憶装置または電磁記憶媒体に接続された情報書込・読取回路と、
（３）特定の正極性または負極性の信号を前記電磁記憶装置または電磁記憶媒体に印加することにより前記トライステート双方向メモリ記憶装置またはトライステート双方向メモリ記憶媒体に双方向に情報を書込む手段であって、
第１の特定のバイアスおよび極性で前記磁化可能な材料を介して前記トライステート双方向メモリセルを充電するために、磁化可能な材料の上面と下面の間に特定の交換可能な差分電圧を印加して、高電位から低電位に流れる電流信号を適用し、前記トライステート双方向メモリセルに、正極性または順方向バイアスで充電されたときの状態を表す第１の情報を想定させ、
前記トライステート双方向メモリセルに状態を表す第２の情報を想定させるために、前記トライステート双方向メモリセルを充電なしを維持して、高電位と低電位を交換することにより、前記電流信号を逆にして、信号が代替のバイアスおよび極性で前記磁化可能な材料を介して前記交換された、より高い電圧電位からより低い電圧電位に流れるように電流を適用することによって、前記トライステート双方向メモリセルを充電できるようにし、前記トライステート双方向メモリセルに負極性または逆バイアスで充電されたときの状態を表す第３の情報を想定させ、
（４）電気抵抗および・または電流変位を測定することにより、双方向トライステートセルに記憶された情報を読取る手段と、
（５）また、電圧、抵抗および・または極性の比較、および論理回路を利用することにより、前記トライステート双方向メモリセルの充電状態および極性を解釈するための手段と、
を備える
ことを特徴とする方法。
【請求項28】
請求項２７に記載の方法において、各前記トライステート双方向メモリセルは、磁化可能な材料、ディスク、ユニットの領域で構成される
ことを特徴とする方法。
【請求項29】
請求項２７に記載の方法において、アドレスを受取ることによって、前記トライステート双方向メモリセルとの間で情報の読取や書込を制御する手段、を含み、
前記アドレスをデコーデイングして、前記デコードされた特定のトライステート双方向メモリセルのアドレスに基づいて、トラックラインデコーダーによるトラックラインをアクティブにして、各トライステート双方向メモリセルの情報表現状態の特定の極性割当を含む特定のデコードされたアドレスに基づいて、トラックラインエンコーダによってトラックラインをアクティブ化すること、ここで、情報は単数または複数のトライステート双方向メモリセルから読取られ、デコードされ、
正極性と呼ばれる順方向バイアスで書込まれる、または電荷なしで書き込まれか、負極性と呼ばれる逆方向バイアスで書込まれる場合がある
ことを特徴とする方法。
【請求項30】
請求項２７に記載の方法において、前記書込動作中に、単一ビット情報または複数ビット情報を受信するトライステート双方向メモリエンコーダは、単一または複数のトライステート双方向メモリセルに結合され、前記トライステート双方向メモリセルに前記単一ビット情報または複数ビット情報をエンコードすることで、
各単一または複数のトライステート双方向メモリセルは表現され、セルごとに単一ビット情報または複数ビット情報を含むことができる
ことを特徴とする方法。
【請求項31】
請求項２７に記載の方法において、単一または複数の双方向メモリセルからの読取動作の間で前記単一ビット情報または複数ビット情報を受取り、
トライステート双方向メモリデコーダは、単一または複数のセンスアンプおよび・またはゲートと結合されており、前記単一ビットまたは複数ビットの情報を前記トライステート双方向メモリセルからデコードして、各単一または複数のトライステート双方向メモリセルは単一ビットまたは複数ビットの情報を含めて通信する
ことを特徴とする方法。
【請求項32】
請求項２７に記載の方法において、逆バイアスまたは負の極性で情報を書込まれた単一のトライステート双方向メモリセルは、重ね合わせの状態の単一ビット情報または複数ビット情報を表す
ことを特徴とする方法。
【請求項33】
請求項２７に記載の方法において、トライステート双方向メモリセルまたはその複数は、負極性または逆バイアスでの情報でエンコードでき、その情報は「１」または「０」両方を同時に表すことであり、ここで、プロセッサによる解釈は、前記単数または複数のトライステート双方向メモリセルの場合、情報は重ね合わされるか、重ね合わせた状態にある
ことを特徴とする方法。
【請求項34】
請求項２７に記載の方法において、装置は、単数または複数の定義可能な変換回路で構成され、
単数または複数の定義可能な変換回路は、トライステート双方向メモリセルの出力情報、および・または前記単数または複数のトライステート双方向メモリセルから読取られた際に、重ね合わされたトライステート双方向メモリセルが「１」または「０」の状態のいずれかである確率を変化および・または制御できる
ことを特徴とする方法。
【請求項35】
請求項３４に記載の方法において、定義可能な変換回路はセンスアンプまたはその複数、および・またはコンパレータまたはその複数で構成され、
ここで、参照電圧および・または閾値トリガは、制御および・または変更でき、さらに、読み取り論理回路から送信される信号の電圧状態または振幅を制御または変更できる単数または複数のスイッチが含まれて、 その制御および変更は以下のものを反映する。
指令、制御、またはコマンド、および・または負の分極または逆バイアスで充電されている単一のトライステート双方向メモリセルまたはその複数から受信され、単数または複数のシステムが、単数または結合して、1またはオン状態か、0またはオフ状態のいずれかにあるトライステート双方向メモリセルの確率が自然であることを反映する
ことを特徴とする方法。
【請求項36】
請求項２７に記載の方法において、装置は、単数または複数の制約付き変換回路で構成され、
ここで、単数または複数の制約付き変換回路は論理ゲートを含み、一般的に制約はあるが、前記セルまたは複数のセルから読み取られたとき、トライステート双方向メモリセルの状態は「１」または「０」の状態のいずれかとして、変更および・または制御のための操作ができる
ことを特徴とする方法。
【請求項37】
請求項２７に記載の方法において、単一または複数の交換可能な従来型および・または量子論理ゲート、読み取る回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または動作可能な類似したコンポーネントで構成され、単数または複数のトライステート双方向メモリセルに記憶された情報の操作および・または変更および解釈を可能にする
ことを特徴とする方法。
【請求項38】
請求項２７に記載の方法において、前記トライステート双方向メモリセルまたはその複数は、ＲＡＭまたはＤＲＡＭおよび・または書換可能なＲＯＭまたは書換不可能なＲＯＭであり、
ＲＯＭ（読み取り専用メモリ）は 複数の典型的なＲＯＭタイプを含む可能性がある。
いくつかの非限定的な例として、マスクＲＯＭ、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）である
ことを特徴とする方法。
【請求項39】
請求項２７に記載の方法において、情報は、周波数および・または振幅変調および復調のための様々なスキームを利用する変調器復調器によって伝達され、
ここでの情報は、単数または複数のトライステート双方向メモリセルから受取られて、そこに記憶された単一ビット情報または複数ビット情報に関するトライステートアナログデータを表す
ことを特徴とする方法。
【請求項40】
請求項２７に記載の方法において、トライステート双方向メモリ記憶要素は、3数操作フレームワークとして動作し、
その情報処理および操作は、3進システムおよび3進操作言語の変種である
ことを特徴とする方法。
【請求項41】
トライステート双方向メモリ装置のためのシステムであって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセルを有してなり、
前記トライステート双方向メモリセルは、
（ａ）信号が印加されるゲート電極と、その伝導経路が前記ゲート電極により制御される２つの端子とを有するトランジスタと、
（ｂ）２つの電極を有する静電記憶装置またはコンデンサであって、
（ｃ）前記トランジスタの端子の一方に、当該静電記憶装置またはコンデンサの１つの前記電極が接続され、
（ｄ）トライステート双方向メモリセルの２つのビット線のうちの一方に、同静電記憶装置またはコンデンサの前記第２の電極が接続された静電記憶装置またはコンデンサと、
（ｅ）前記トランジスタのゲート電極と接続されるワード線と、
（ｆ）前記トランジスタの他方の端子に接続された、前記２つのビット線のうちの他方と、
（ｇ）特定の正極性または負極性の信号を前記ワード線に印加するとともに、特定のバイアスおよび極性で前記トランジスタを介して前記トライステート双方向メモリセルを充電するための極性反転が可能な前記２つのビット線間の特定の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記トライステート双方向メモリセルが正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
（ｈ）２つのビット線であって、前記情報を書込む手段においては、前記トランジスタを導通させるために必要な信号が前記ワード線に印加されていないときには、極性反転が可能な前記２つのビット線間の差分電圧が前記ビット線に印加されていても、前記双方向静電記憶装置または双方向コンデンサの充電状態に応じて表される情報の変更はなされず、
（ｉ）前記トランジスタを用いて、前記２つのビット線に前記双方向トライステート静電記憶装置または双方向トライステートコンデンサを放電させる信号を前記ワード線に印加することで、双方向トライステートメモリセルに記憶された情報を読取る手段と、
（ｊ）論理回路を用いた電圧または極性の比較を通じて、前記ビット線の一方または両方を利用する前記トライステート双方向メモリセルの充電状態と極性を検出する手段と、
を備える
ことを特徴とするシステム。
【請求項42】
トライステート双方向メモリ装置のためのシステムであって、書込動作中にデータを双方向に記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセル、
を備え、
前記トライステート双方向メモリセルは、
（ａ）順方向バイアスまたは正極性の第１電流状態と、逆バイアスまたは負極性の第２電流状態と、バイアスがかかっていないか又は中性極性の第３電流状態の3つの電荷状態によって情報を保存できるトランジスタであって、さらにトライステート双方向メモリセルとして識別できるトランジスタと、
（ｂ）ビット線およびビット線ドライバと、
（ｃ）ワード線おびワード線ドライバと、
（ｄ）エンコード線およびエンコード線ドライバと、
（ｅ）前記１つまたは複数のトランジスタをエンコードするために、前記トライステート双方向メモリセルのエンコード線に特定の信号を印加することで双方向に情報を書込む手段であって、
前記１つまたは複数のトランジスタを第１の特定のバイアスおよび極性でエンコードすることで高電位から低電位に電流信号を流し、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
前記１つまたは複数のトランジスタを第３の特定のバイアスおよび極性で充電することで低電位にむかって流れている電流信号を反転させて、当該トライステート双方向メモリセルを同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（ｆ）電圧、抵抗、および・または極性比較を利用して、前記トライステート双方向メモリセルの充電状態および極性を読取って解釈する手段および論理回路と、
（ｇ）前記トランジスタを導通させるために必要な信号が前記エンコード線に印加されていないときには、前記ビット線および前記ワード線に電圧信号が印加されていても、前記トライステート双方向メモリセル上の充電状態に応じて表される情報の変更はなされず、
（ｈ）前記ワード線に信号を適用すること、および電圧状態または電圧状態変化を解釈することによって、前記セルに記憶された情報を読取る手段と、
（ｉ）前記ビット線を使用して、電圧および・または極性比較に介して前記トライステート双方向メモリセルの電圧状態および極性を解釈する手段を備えた前記論理回路と、
（ｊ）単一ビット情報または複数ビット情報を処理できるようにするため、前記トライステート双方向メモリセルでの前記充電状態を解釈する手段を備えた前記論理回路と、
を備える
ことを特徴とするシステム。
【請求項43】
請求項４１および４２のシステムにおいて、アドレスをデコードすることによってワード線をアクティブ化するように構成されたワード線ドライバを有する
ことを特徴とするシステム。
【請求項44】
請求項４１および４２のシステムは、ビット線をアクティブ化し、アドレスをデコードして、電圧状態を割り当てるように構成されたビット線のためのドライバを有する
ことを特徴とするシステム。
【請求項45】
請求項４１および４２のシステムにおいて、前記制御手段は、
アドレスを受信することにより、前記トライステート双方向メモリセルからの情報の読出を制御し、
前記アドレスをデコードし、
前記デコードされたアドレスに基づいてワード線ドライバによりワード線をアクティブ化し、
各ビット線の特定電圧状態に対する電圧状態の割当を含むデコードされたアドレスに基づきに、ビット線ドライバにより、２ビット線をアクティブ化する手段、
を備え、
正として参照される順方向バイアスで書込まれるか、電荷なしで書込まれるか、または負として参照される逆方向バイアスで書込まれている場合、情報を単数または複数のトライステート双方向メモリセルから読取られたりデコードされる
ことを特徴とするシステム。
【請求項46】
請求項４１のシステムにおいて、前記トライステート双方向メモリセルのための前記記憶装置は、コンデンサ、および・または静電容量を示す別のトランジスタ、および・または静電容量を示す記憶要素である
ことを特徴とするシステム。
【請求項47】
請求項４１および４２のシステムにおいて、情報が書き込まれた単一のトライステート双方向メモリセルであるその情報は、逆バイアスまたは負の極性で書かれてなり、単一ビット情報または複数ビット情報を表現した重ね合わせの状態である
ことを特徴とするシステム。
【請求項48】
請求項４１および４２のシステムにおいて、トライステート双方向メモリセルは、結合および・または相互接続することができる。ここで、複数の前記セルは平面設計として構築でき、３次元格子構造、および・またはその変種に構築される
ことを特徴とするシステム。
【請求項49】
請求項４１および４２のシステムにおいて、トライステート双方向記憶要素は、ベース3数操作フレームワークとして操作されており、その情報処理および操作は3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項50】
請求項４１および４２のシステムには、複数の交換可能な論理ゲートおよび・または出力論理回路を有し、単数または複数のトライステート双方向メモリセルに記憶された負電荷の解釈の操作および変更を可能にすることを特徴とするシステム。
【請求項51】
請求項４１のシステムにおいて、各前記トライステート双方向メモリセルは、前記トランジスタと前記コンデンサのみを含み、各前記トライステート双方向メモリセルは、前記メモリで１つのワード線と２つのビット線のみと接続する
ことを特徴とするシステム。
【請求項52】
請求項４１のシステムにおいて、各前記トライステート双方向メモリセルは、２つのトランジスタと前記コンデンサを含み、各前記トライステート双方向メモリセルは、前記メモリで１つのワード線と２つのビット線のみと接続する
ことを特徴とするシステム。
【請求項53】
請求項４１のシステムにおいて、各前記トライステート双方向メモリセルは、４つのトランジスタと前記コンデンサを含み、
各前記トライステート双方向メモリセルは、前記メモリで複数のワード線および１つまたは２つのビット線と接続する
ことを特徴とするシステム。
【請求項54】
請求項４１および４２のシステムにおいて、各前記トライステート双方向メモリセルは、２つのビット線に接続され、トライステート双方向メモリの各列には独立したラインがある
ことを特徴とするシステム。
【請求項55】
請求項４１および４２のシステムにおいて、各前記トライステート双方向メモリセルは、２つのビット線に接続され、トライステート双方向メモリの隣接する列は相互に共有されるビット線に接続する
ことを特徴とするシステム。
【請求項56】
請求項４１および４２のシステムにおいて、前記書込動作中の単一ビット情報または複数ビット情報を受取るトライステート双方向メモリエンコーダは、単数または複数のトライステート双方向メモリセルに結合され、前記単一ビット情報または複数ビット情報を前記トライステート双方向メモリセルにエンコードすることにより、
各単数または複数のトライステート双方向メモリセルが表現され、結果として、各セルは単一ビット情報または複数ビット情報を含める
ことを特徴とするシステム。
【請求項57】
請求項４１および４２のシステムにおいて、トライステート双方向メモリデコーダは、単数または複数のセンスアンプおよび・またはゲートに結合された単数または複数のトライステート双方向メモリセルから、前記読取動作中に前記単一ビット情報または複数ビット情報を受取り、前記トライステート双方向メモリセルから前記単一ビット情報または複数ビット情報をデコードすることにより、
各単数または複数のトライステート双方向メモリセルは、単一ビット情報または複数ビット情報を含み通信する
ことを特徴とするシステム。
【請求項58】
請求項４１のシステムにおいて、トライステート双方向メモリセルは、ダイナミックランダムアクセスメモリまたは量子ランダムアクセスメモリ、および・またはそれらの変種を有する
ことを特徴とするシステム。
【請求項59】
請求項４１および４２のシステムにおいて、トライステート双方向メモリセルまたはその複数は、情報が同時に0と1の両方で代表されるように、負極性またはバイアスの情報で符号化されるものであり、
プロセッサによる解釈は、前記トライステート双方向メモリセルまたはその複数での情報が重ね合わされ、および・または重ね合わせ状態にある
ことを特徴とするシステム。
【請求項60】
請求項４１および４２のシステムにおいて、装置は、単数または複数の定義可能な変換回路で構成され、
その単数または複数の定義可能な変換回路は、トライステート双方向メモリセルの出力情報、および・または前記セルまたは複数のセルから読取られるときの重ね合わされたトライステート双方向メモリセルが「１」または「０」状態になる確率を変更および・または制御する
ことを特徴とするシステム。
【請求項61】
請求項６０のシステムにおいて、定義可能な変換回路は、単数または複数のセンスアンプおよび・または単数または複数のコンパレータで構成され、参照電圧および・または閾値トリガの制御および・または修正ができ、さらに読み取り論理回路から送信される信号の電圧状態または振幅を制御または変更できる1つまたは複数のスイッチが含まれ、
制御および変更が、
命令、制御、またはコマンド、および・または負の分極か逆バイアスで充電されている単数または複数のトライステート双方向メモリセルから受信し且つ重ね合わせ状態にあると解釈される、単独または結合的な、トライステート双方向メモリセルの単一または複数のシステムの1またはオン状態か、0またはオフ状態のいずれかにある自然な確率を反映する
ことを特徴とするシステム。
【請求項62】
請求項４１および４２のシステムにおいて、装置は、単数または複数の制約付き変換回路で構成され、
その制約付き変換回路またはその複数は、論理ゲートを含めて一般的に制約されているが、前記セルまたは複数のセルから読み取られるとき、「１」または「０」状態のいずれかであるトライステート双方向メモリセルの状態を変更および・または制御するように動作することができる
ことを特徴とするシステム。
【請求項63】
請求項４１および４２のシステムにおいて、単一または複数の交換可能な従来型および・または量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または可能動作に類似したコンポーネントを有し、トライステート双方向メモリセルまたはその複数に記憶された情報の操作および・または.変更および解釈を可能にする
ことを特徴とするシステム。
【請求項64】
請求項４２のシステムにおいて、前記トライステート双方向メモリセルは、ROM（読み取り専用メモリ）、書換可能なＲＯＭまたは書換不可能なROMであり、 いくつかの典型的なROMタイプが含まれる場合がある。いくつかの非限定的な例として、マスクROM、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）である
ことを特徴とするシステム。
【請求項65】
請求項４１および４２のシステムにおいて、情報は、周波数および・または振幅変調および復調のためにさまざまなスキームを利用できる変調器復調器によって伝達される。ここで、情報はトライステート双方向メモリセルまたはその複数から受け取られ、そこに記憶された単一ビットまたは複数ビットの情報に関するトライステートアナログデータを表す
ことを特徴とするシステム。
【請求項66】
請求項４１および４２のシステムにおいて、トライステート双方向メモリセルは、ベース3数操作フレームワークの動作であり、情報の処理および操作は3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項67】
書込動作中にデータを双方向に記憶し、読取動作中でデータを双方向セルから読取る複数のトライステート双方向メモリセル、を有するトライステート双方向メモリ装置のためのシステムであって、（１）さらに識別可能なセル内の電磁材料で構成される電磁記憶装置または媒体と、
（２）前記電磁記憶装置または媒体に接続された情報書込および読取回路と、
（３）特定のポジティブまたはネガティブ記号を前記電磁記憶装置または媒体に適用することによって、前記トライステート双方向メモリ記憶装置または媒体で双方向に情報を書き込む手段であって、
第１特定バイアスおよび第１特定極性で前記磁化可能な材料を介して前記トライステート双方向メモリセルを充電するために、磁化可能な材料の上面と下面の間に特定の極性反転可能な差分電圧を印加し、電流信号を高電位から低電位に流して、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
トライステート双方向メモリセルが電荷を保持していないときに、前記トライステート双方向メモリセルを第２情報表示状態とし、
高電位と低電位を反転することにより前記電流信号を逆向きにし、当該信号により、第２の特定のバイアスおよび極性における前記磁化可能な材料を介して前記前記トライステート双方向メモリセルを充電し、前記トライステート双方向メモリセルを負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（４）電気抵抗および・または電流変位を測定することにより、双方向トライステートセルに記憶された情報を読み取る手段と、
（５）電圧、抵抗および・または極性の比較、および論理回路を利用することにより、前記トライステート双方向メモリセルの充電状態および極性を解釈するための手段と、
を有する
ことを特徴とするシステム。
【請求項68】
請求項６７のシステムにおいて、各前記トライステート双方向メモリセルは、磁化可能な材料、ディスク、ユニットの領域を有する
ことを特徴とするシステム。
【請求項69】
請求項６７のシステムにおいて、アドレスを受取ることによって、前記トライステート双方向メモリセルとの間で情報を読取り、書込むことを制御する手段を含み、
前記アドレスをデコーデイングして、前記デコードされた特定のトライステート双方向メモリセルのアドレスに基づいて、トラックラインデコーダーによるトラックラインをアクティブにして、特定のデコードされたアドレスに基づくトラックラインエンコーダによるトラックラインのアクティブ化は、各トライステート双方向メモリセルの特定の情報表現状態のための特定の極性割り当てを含めて、情報をトライステート双方向メモリセルまたはその複数から読み取りデコードすることができる。正極性と呼ばれる順方向バイアスで書き込まれるか、電荷なしで書き込まれるか、負極性と呼ばれる逆方向バイアスで書き込まれる場合がある
ことを特徴とするシステム。
【請求項70】
請求項６７のシステムにおいて、前記書込動作中に単一ビット情報または複数ビット情報を受け取るトライステート双方向メモリエンコーダは、単一または複数のトライステート双方向メモリセルに結合され、前記単一ビットまたは複数ビットの情報を前記トライステート双方向メモリセルにエンコードし、
したがって、各単一または複数のトライステート双方向メモリセルは表現されて、結果として、各セルは単一ビット情報または複数ビット情報を含む
ことを特徴とするシステム。
【請求項71】
請求項６７のシステムにおいて、前記読取動作中に、単数または複数の双方向メモリセルから前記単一ビット情報または複数ビット情報を受取るトライステート双方向メモリデコーダは、単数または複数のセンスアンプおよび・またはゲートに結合され、前記トライステート双方向メモリセルから前記単一ビット情報または複数ビット情報をデコードした結果として、各単数または複数のトライステート双方向メモリセルは単一ビット情報または複数ビット情報を含めて通信する
ことを特徴とするシステム。
【請求項72】
請求項６７のシステムにおいて、逆バイアスまたは負極性で書込まれた情報を書込まれた単一のトライステート双方向メモリセルは、単一ビット情報、または複数ビット情報、または重ね合わせの状態を表す
ことを特徴とするシステム。
【請求項73】
請求項６７のシステムにおいて、トライステート双方向メモリセルまたはその複数は、負極性またはバイアスの情報でエンコードされる場合があり、情報は同時に0と1の両方を表し、
ここで、プロセッサの解釈は前記トライステート双方向メモリセルまたはその複数であり、情報は重ね合わされるか、重ね合わせの状態である
ことを特徴とするシステム。
【請求項74】
請求項６７のシステムにおいて、装置は、単数または複数の定義可能な変換回路を有し、その定義可能な変換回路またはその複数は、トライステート双方向メモリセルの出力情報、および・または前記セルまたは複数のセルから読み取られたときに、重ね合わされたトライステート双方向メモリセルが「１」または「０」のいずれかの状態になる確率を変更および・または制御できる
ことを特徴とするシステム。
【請求項75】
請求項７４のシステムにおいて、定義可能な変換回路は、センスアンプまたはその複数および・またはコンパレータまたはその複数を有する。参照電圧および・または閾値トリガの制御および・または修正ができ、さらに、読み取り論理回路から送信される信号の電圧状態か振幅を制御または変更できる1つまたは複数のスイッチが含まれ、制御および変更が命令、制御、またはコマンド、および・または負の分極またはバイアスで充電されている単一のトライステート双方向メモリセルから受信し、重ね合わせ状態にあると解釈され、単独または結合的に、トライステート双方向メモリセルの単一または複数のシステムは、1またはオン状態か0またはオフ状態のいずれかにある確率が自然であることを反映する
ことを特徴とするシステム。
【請求項76】
請求項６７のシステムにおいて、装置は、単数または複数の制約付き変換回路で構成され、当該単数または複数の制約付き変換回路またはその複数は、一般的に制約はあるが、スリーステート双方向メモリセルの状態を変化および・または制御するために操作でき、前記セルまたは複数のセルから読み取られるとき、「１」または「０」状態のいずれかである
ことを特徴とするシステム。
【請求項77】
請求項６７のシステムにおいて、単一または複数の交換可能な従来型および・または量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または可能動作に類似したコンポーネントを有し、トライステート双方向メモリセルまたはその複数に記憶された情報の操作および・または変更および解釈を可能にする
ことを特徴とするシステム。
【請求項78】
請求項６７のシステムにおいて、前記トライステート双方向メモリセルは、ROM（読み取り専用メモリ）か、書換可能なＲＯＭまたは書換不可能なROMであり、いくつかの典型的なROMタイプが含まれる場合がある。いくつかの非限定的な例として、マスクROM、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）である
ことを特徴とするシステム。
【請求項79】
請求項６７のシステムにおいて、情報は、周波数および・または振幅の変調および復調にさまざまな方式を利用できる変調器復調器によって伝達される。ここで情報は、トライステート双方向メモリセルまたはその複数から受け取られて、そこに記憶された単一ビット情報または複数ビット情報に関するトライステートアナログデータを表す
ことを特徴とするシステム。
【請求項80】
請求項６７のシステムにおいて、トライステート双方向メモリ記憶要素は、ベース3数操作フレームワークとして動作であり、ここで情報の処理および操作は、3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項81】
トライステート双方向メモリ装置のためのシステムであって、書込動作中にデータを双方向に記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリ装置を含み、
（ａ）双方向メモリセルのための手段と、
（ａ）双方向メモリセルを制御する手段と、
（ｂ）情報を電子的に記憶する手段と、
（ｃ）前記トライステート双方向メモリセルに双方向に情報を書込む手段と、
（ｄ）前記トライステート双方向メモリセルに記憶されている情報を読取る手段と、
（ｅ）前記トライステート双方向メモリセルの充電状態および極性を解釈する手段と、
（ｆ）前記トライステート双方向メモリセルに双方向に情報を伝達する手段と、
を有する
ことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ記憶に一般的に関連して、特に、両極性メモリシステム、およびトライステートが解釈可能な情報を記憶、検索、および処理する方法に関する。
【背景技術】
【0002】
情報処理および現代コンピューティングの基礎は情報を観察、記憶、および変更の能力である。
電気システムの中で、この情報を記憶するシステムはメモリと呼ばれる。
メモリは、物理的なシステムが将来の使用および再現のため、ルーティング、制御、変更、および記憶されることが可能な電気信号を生成して主にアナログ化する能力を意味する。
メモリの一般的なコンセプト、およびデジタル計算の言語と通信はバイナリであり、その言語は電荷状態に基づいて１と０を利用し、および・または物理システムの位置を切替える。
電気システムの中で、この情報を記憶するシステムはメモリと呼ばれる。
メモリは、物理的なシステムが将来の使用および再現のため、ルーティング、制御、変更、および記憶されることが可能な電気信号を生成して主にアナログ化する能力を意味する。
メモリの一般的なコンセプト、およびデジタル計算の言語と通信はバイナリであり、その言語は電荷状態に基づいて１と０を利用し、および・または物理システムの位置を切替える。
【0003】
情報は物理システムに記憶して、他のシステムと使用するためメモリから処理する。本情報処理システムの設計は単方向であり、電流は単一線形パスを流れる。
本設計は単一順方向バイアスにメモリセルを充電し、および・またはバイナリフレームワークで操作するときにスイッチをＯＮまたはＯＦＦにする物理メモリシステムで、情報を記憶および使用する方法を含む。
情報記憶の根拠は、トランジスタ、および・またはトランジスタコンデンサのペアを使って、情報を電荷状態やアクティブ状態を示した「１」と、充電されていない状態と、非アクティブ状態を示した「０」とにより記憶する。
この単一状態変化は、ほとんどのコンピュータ操作の基礎であり、情報ビットと呼ばれる。
バイナリは、コンピュータが特定のビットパターンを、ワード、ステートメント、論理関数、および操作とプログラムに解釈するための設計可能なフレームワークを作る言語の名である。
本設計は単一順方向バイアスにメモリセルを充電し、および・またはバイナリフレームワークで操作するときにスイッチをＯＮまたはＯＦＦにする物理メモリシステムで、情報を記憶および使用する方法を含む。
情報記憶の根拠は、トランジスタ、および・またはトランジスタコンデンサのペアを使って、情報を電荷状態やアクティブ状態を示した「１」と、充電されていない状態と、非アクティブ状態を示した「０」とにより記憶する。
この単一状態変化は、ほとんどのコンピュータ操作の基礎であり、情報ビットと呼ばれる。
バイナリは、コンピュータが特定のビットパターンを、ワード、ステートメント、論理関数、および操作とプログラムに解釈するための設計可能なフレームワークを作る言語の名である。
【0004】
本設計および操作言語フレームワークの成功により、コンピューティングの大規模採用と成功、および情報処理が可能になった。
このことは、継続的な高額投資につながって、これらのシステムの継続的な進歩と複雑さを可能にし、より多くのデジタル部品をより小さなシステムに適合させて、広く受け入れたムーアの法則に従って小型化する。
このことは、継続的な高額投資につながって、これらのシステムの継続的な進歩と複雑さを可能にし、より多くのデジタル部品をより小さなシステムに適合させて、広く受け入れたムーアの法則に従って小型化する。
【0005】
情報処理には競合する方法、特に３進および四元の方法が既にあるが、バイナリの商業的成功を見たことがなかった。
なお、これらの競合する方法は多くの利点を提供したが、バイナリの簡単な使用と操作が本情報処理フレームワークの大規模な採用を可能にし、従来主流だった技術は歴史と共に消えていった。
なお、これらの競合する方法は多くの利点を提供したが、バイナリの簡単な使用と操作が本情報処理フレームワークの大規模な採用を可能にし、従来主流だった技術は歴史と共に消えていった。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第５４３２７３５号明細書
【発明の概要】
【0007】
ここで、所定２ステートビット位置制約および単一メモリセルの単一ビット（シャノン）記憶操作によって課された制限が技術問題であり、従来のメモリシステム、特に本開示のDRAM「ダイナミック・ランダム・アクセス・メモリ」を操作する際にコンピュータの計算能力を指導する。
【0008】
DRAM構造およびその機能性を操作するため、センスアンプ、リピータ、DRAMの内容を更新するロジック、ビット線セレクタおよびワード線セレクタ、ブロックセレクタ、および追加システムを含めて必要な標準「フレームワーク」がある。
その一部は、本発明をさらに説明するために明細書に含み、他は簡潔に模式図で示してある。
その一部は、本発明をさらに説明するために明細書に含み、他は簡潔に模式図で示してある。
【0009】
計算は、従来情報処理およびメモリ記憶、そして２つの値の状態のいずれかに宿る単一ビット情報エンコーディングの厳格なフレームワークに基づき、例えば、2Nthビットがある。
提示された課題は、情報が２つの値の１つとして、実際にメモリシステム内に記憶される事によって、その１つの値は「０」または「OFF」状態であり、もう１つの値は電荷状態およびON状態を示す「１」である。
結果として、メモリ記憶および計算は、セルごとに記憶された実際の情報の単一ビット（単一シャノン）を持つメモリセルに基づく。
結果として、技術問題を解決しようとする際に、例えば、指数が表示された際に、このバイナリフレームワークにより、計算に必要な変数が増える、従って、操作を完成するために必要なメモリストレージスペースも急速に増加する。
必要なメモリのこの指数の増加は、現時点では、最先端のメモリシステムの能力および処理能力を上回っている。
指数の複合的な性質のため、現在の技術では、特にこういう大規模計算能力が非常に速く限界に達するので、多くの問題を解決できず、操作を完了できないままになる。
提示された課題は、情報が２つの値の１つとして、実際にメモリシステム内に記憶される事によって、その１つの値は「０」または「OFF」状態であり、もう１つの値は電荷状態およびON状態を示す「１」である。
結果として、メモリ記憶および計算は、セルごとに記憶された実際の情報の単一ビット（単一シャノン）を持つメモリセルに基づく。
結果として、技術問題を解決しようとする際に、例えば、指数が表示された際に、このバイナリフレームワークにより、計算に必要な変数が増える、従って、操作を完成するために必要なメモリストレージスペースも急速に増加する。
必要なメモリのこの指数の増加は、現時点では、最先端のメモリシステムの能力および処理能力を上回っている。
指数の複合的な性質のため、現在の技術では、特にこういう大規模計算能力が非常に速く限界に達するので、多くの問題を解決できず、操作を完了できないままになる。
【0010】
また、物理システムのメモリにおけるメモリを適用することは、記憶された情報を２つの可能な状態のひとつとなることを要求し、その情報が常にこれらの２つの状態のいずれかにある必要もある。
すなわち、ONまたはOFFのいずれかであり、0または1のいずれかを表し、そして１つの取得可能な情報を意味する。
すなわち、ONまたはOFFのいずれかであり、0または1のいずれかを表し、そして１つの取得可能な情報を意味する。
【0011】
これは、現メモリシステムの構築されたフレームワークであり、必須の情報エンコーディング要件をレイアウトするためであり、全てのメモリシステムで、これらの状態の一つがアクティブである必要があることを意味する。
また、１つの物理メモリは、常にこの２つの情報状態の一つを保つことが必要であり、同時に、この１つの情報しか保持できない。
これが、システムがOFF（電源切れ）の時も含めて、電力がない場合にシステムが全ての状態を0に保つ、特別な動態または短期メモリである。
また、１つの物理メモリは、常にこの２つの情報状態の一つを保つことが必要であり、同時に、この１つの情報しか保持できない。
これが、システムがOFF（電源切れ）の時も含めて、電力がない場合にシステムが全ての状態を0に保つ、特別な動態または短期メモリである。
【0012】
常にこれらの２つの状態の１つで１つの情報を代表する課題は、使えるステートメントを生成するため複数のシングルピース（ビット）情報が必要であること、および・または意味があり使える情報である。
最初の8ビット（8メモリセル）が「ワード」に呼ばれたシングルキャラクタを構成する。
この１つの情報をビット、1/0、ON/OFFごとに拘束させることは、複雑な変数を構成する能力が、それぞれ単一の情報を保持する大量の物理メモリシステムを必要とすることを意味する。
これが物理メモリに記憶できるビットより長い数列を含む決定が必要な場合に、課題を引起こすのである。
我々は、これらのビットが何兆もあるシステムの構築をするが、多くの問題を解決できないフレームワークの使用が残る。
最初の8ビット（8メモリセル）が「ワード」に呼ばれたシングルキャラクタを構成する。
この１つの情報をビット、1/0、ON/OFFごとに拘束させることは、複雑な変数を構成する能力が、それぞれ単一の情報を保持する大量の物理メモリシステムを必要とすることを意味する。
これが物理メモリに記憶できるビットより長い数列を含む決定が必要な場合に、課題を引起こすのである。
我々は、これらのビットが何兆もあるシステムの構築をするが、多くの問題を解決できないフレームワークの使用が残る。
【0013】
さらに、ほかの情報処理および記憶システム、とくに３進のシステムを調査するとき、この情報処理方法に関連する課題は克服されない、この処理フレームワークが実行可能な商業的存在を形成することもこれまで不可能であった。
３進計算を理解するためには、この種類の情報処理は完全に個別の情報解釈および記憶方法であることを理解することが大切である。
３進計算を理解するためには、この種類の情報処理は完全に個別の情報解釈および記憶方法であることを理解することが大切である。
【0014】
３進は、3、3N1
hビットの基数乗算と階乗に基づく言語である。
すなわち、情報が２つの状態（0、1）の一つとして記憶されるバイナリに対して、３進は３つの状態の一つとして記憶され、さらに、いくつかの異なる方法で表すことができる。例えば、単一の方法は不平衡であり、３つの状態は（1、2、3）として表され、または（0、1、2）の可能もある。
次の方法はバランスが取れ、その３つの状態は（1、0、-1）または（10、00、01）として表され、また、極性記号（＋、0、－）としてのみ表示される場合もある。
「Setun」と呼ばれた動作し操作可能なコンピュータが1958年にソビエト連邦によって開発されたが、そのシステムの商業的な販売は中止され、その建設と運用に関する情報は入手できず、機密のままである。
すなわち、情報が２つの状態（0、1）の一つとして記憶されるバイナリに対して、３進は３つの状態の一つとして記憶され、さらに、いくつかの異なる方法で表すことができる。例えば、単一の方法は不平衡であり、３つの状態は（1、2、3）として表され、または（0、1、2）の可能もある。
次の方法はバランスが取れ、その３つの状態は（1、0、-1）または（10、00、01）として表され、また、極性記号（＋、0、－）としてのみ表示される場合もある。
「Setun」と呼ばれた動作し操作可能なコンピュータが1958年にソビエト連邦によって開発されたが、そのシステムの商業的な販売は中止され、その建設と運用に関する情報は入手できず、機密のままである。
【0015】
Setun はメモリストレージ用の回転ドラムを使った3進ベースのコンピュータであり、そのドラムは、双方向ベースのメモリ充電を意味し、開示されたシステムおよび方法と同様の方法で操作することができる。
ドラムの操作および物理的なサイズのため、この装置の操作はより制限されて、動的ランダムアクセスメモリとして使った場合、各メモリセルのより多くの情報の記憶が可能になった（参照を大まかに説明する）。
この双方向メモリ設計は、Setun設計に基づくコンピュータの構築がバイナリ構築設計より安価であり、およびさらに堅牢であることが当時実証された。
この設計は情報の指示、および３進または三項演算子とよばれた操作言語を可能にした。
ドラムの操作および物理的なサイズのため、この装置の操作はより制限されて、動的ランダムアクセスメモリとして使った場合、各メモリセルのより多くの情報の記憶が可能になった（参照を大まかに説明する）。
この双方向メモリ設計は、Setun設計に基づくコンピュータの構築がバイナリ構築設計より安価であり、およびさらに堅牢であることが当時実証された。
この設計は情報の指示、および３進または三項演算子とよばれた操作言語を可能にした。
【0016】
３進が応用されない理由が不明で、バイナリは主要な操作言語になった。
私は、当時、バイナリの基本的な単純さゆえに、多くのの開発者たちがバイナリの基本的な前提と操作を学びおよび理解することを可能にしたと確信する。
それは、２進と３進コンピュータのソフトウェアおよびハードウェアの間の操作システム言語、設計、および構築パラメータの根本的な衝突をもたらした。
また、一般的に、より多くの人が理解できる単純なシステムは、システムおよび技術のより急速な成長および進歩を招き、バイナリが理解しやすいため、開発者はその使用と開発に引き寄せられた。
従って、明らかな勝者はバイナリシステムであり、Setunおよびその結果とした３進オペレータシステムは廃れて、歴史の片隅に記憶される情報になった。
私は、当時、バイナリの基本的な単純さゆえに、多くのの開発者たちがバイナリの基本的な前提と操作を学びおよび理解することを可能にしたと確信する。
それは、２進と３進コンピュータのソフトウェアおよびハードウェアの間の操作システム言語、設計、および構築パラメータの根本的な衝突をもたらした。
また、一般的に、より多くの人が理解できる単純なシステムは、システムおよび技術のより急速な成長および進歩を招き、バイナリが理解しやすいため、開発者はその使用と開発に引き寄せられた。
従って、明らかな勝者はバイナリシステムであり、Setunおよびその結果とした３進オペレータシステムは廃れて、歴史の片隅に記憶される情報になった。
【0017】
3進を情報処理フレームワークとして使用する場合は長所と短所があって、１つはメモリセルごとに３つの可能な情報状態が原因で、可能な限りの多種情報状態の配置が指数関数的に増加できることである。
このトライステートシステムは、これらの3つの状態のより多くのコンビネーションやシンボルのコンビネーションを、バイナリシステムが使用するのと同じ量のメモリセルに対して許可できる。
逆に、３進表現（セルごとに３つの状態）で、わずか6個のメモリセルによるバイナリ構成（セルごとに２つの状態）の中の８メモリセルと同じ量のコンビネーションを表すできる。
バイナリの基礎は８つのメモリセルごとに0と1の256の可能な配置であり、それぞれの異なる配置は「ワード」に呼ばれるあるキャラクタを特定して、最初の256の配置は標準がASCIIテーブルにある凡例と見なす。
このトライステートシステムは、これらの3つの状態のより多くのコンビネーションやシンボルのコンビネーションを、バイナリシステムが使用するのと同じ量のメモリセルに対して許可できる。
逆に、３進表現（セルごとに３つの状態）で、わずか6個のメモリセルによるバイナリ構成（セルごとに２つの状態）の中の８メモリセルと同じ量のコンビネーションを表すできる。
バイナリの基礎は８つのメモリセルごとに0と1の256の可能な配置であり、それぞれの異なる配置は「ワード」に呼ばれるあるキャラクタを特定して、最初の256の配置は標準がASCIIテーブルにある凡例と見なす。
【0018】
一方、３進は上記の通り、3枚の情報「状態」を解釈のために使って、最初の6個のメモリセルに合計729異なる設置、またはパターン、または3N1
hビットを許可する。
また、パターンが１つの追加キャラクタを含むため、二つの言語は根本的に違い、二つの異なる方言のように通訳はできるが、個々のパターンは普遍的に交換できない。
例えば、Setunは異なる分極の磁気ドラムを使用してぞれぞれの３つの状態をメモリから記憶および検索する。
バイナリシステムに利益をもたらすために３進フレームワークを組込むことの課題は、これらは情報解釈および処理システムは、二つの別々の言語であり、構造的に異なることである。
また、パターンが１つの追加キャラクタを含むため、二つの言語は根本的に違い、二つの異なる方言のように通訳はできるが、個々のパターンは普遍的に交換できない。
例えば、Setunは異なる分極の磁気ドラムを使用してぞれぞれの３つの状態をメモリから記憶および検索する。
バイナリシステムに利益をもたらすために３進フレームワークを組込むことの課題は、これらは情報解釈および処理システムは、二つの別々の言語であり、構造的に異なることである。
【0019】
一つのフレームワークからもう一つに情報を通信する方法は一つだけ、それは、情報を前後に転換・「通訳」することである。
例えば、一つのスキームとしてバイナリから３進まで、そして３進からバイナリまで。特許番号US 5,432,735を参照する。
例えば、一つのスキームとしてバイナリから３進まで、そして３進からバイナリまで。特許番号US 5,432,735を参照する。
【0020】
３進システムに関連する主な誤解は、より多くの情報はトリットという物理メモリ情報セルごとに記憶されることである。
実際に、このシステムはこのように機能するのではなく、一つのメモリセルは単一の情報、つまり１つのビット（１つのシャノン）を保つ。
ここで、システムは、３つの可能な情報状態のコンビネーションを使用することで利点を得る、8つではなく6つのメモリセルで表される同じバイナリのすべでのワードの凡例を可能にする。
３進フレームワークから利点を得るために、情報処理には３進キャラクタ凡例を利用する必要がある。
実際に、このシステムはこのように機能するのではなく、一つのメモリセルは単一の情報、つまり１つのビット（１つのシャノン）を保つ。
ここで、システムは、３つの可能な情報状態のコンビネーションを使用することで利点を得る、8つではなく6つのメモリセルで表される同じバイナリのすべでのワードの凡例を可能にする。
３進フレームワークから利点を得るために、情報処理には３進キャラクタ凡例を利用する必要がある。
【0021】
これがもたらす不利な点は、これら二つのシステムの情報処理は根本的に違って、より良いアナロジーの欠如のために前後に二つの「言語」から解釈することができるが、それらは根本的に統合不可能であり、3進言語フレームワークおよびハードウェア操作システムを使わないと、３進法のビット情報の利点を得られない。
その原因は、既存の従来バイナリ、および３進メモリセル両方が単一の「ビット」（シャノン）の情報を記憶するからであり、２つの情報状態をバイナリで表し、３つの情報状態を3進で表すからである。
その原因は、既存の従来バイナリ、および３進メモリセル両方が単一の「ビット」（シャノン）の情報を記憶するからであり、２つの情報状態をバイナリで表し、３つの情報状態を3進で表すからである。
【発明が解決しようとする課題】
【0022】
技術問題の解決方法は、さらに構築し３次元で相互接続できる両方向ベースメモリシステムを使用することである。
これにより適応性のある情報処理フレームワークに基づくより幅広い計算を可能にする。
従って、より多くのシングル「ビット」情報をメモリシステムの「セル」ごとに記憶する。
両方向メモリがより多くの情報をセルごとに記憶する能力を提供しながら、二つの可能な状態より、物理メモリセルごとに単一ビット情報を記憶する。この利点は、それが、独占的に3進コンピュータまたは3進言語フレームワークに縛らる必要性を仮定しない場合、さらにバイナリフレームワークおよび言語が実現可能である。
これにより適応性のある情報処理フレームワークに基づくより幅広い計算を可能にする。
従って、より多くのシングル「ビット」情報をメモリシステムの「セル」ごとに記憶する。
両方向メモリがより多くの情報をセルごとに記憶する能力を提供しながら、二つの可能な状態より、物理メモリセルごとに単一ビット情報を記憶する。この利点は、それが、独占的に3進コンピュータまたは3進言語フレームワークに縛らる必要性を仮定しない場合、さらにバイナリフレームワークおよび言語が実現可能である。
【0023】
開示されたシステムおよび方法には複数の利点があれ、それらには以下が含まれる。
バイナリおよび・または3進フレームワークの中により多くの情報を物理メモリシステムごとに記憶する能力、追加情報ステートメントごとに明確な意味を設定する能力、システム（セル）ごとに複数の情報をアクセスする情報、一定の変動（重ね合わせ）状態として各メモリを表現される能力、情報記憶、圧縮および処理のためにより複雑なシステムを形成する能力、単一メモリシステム（セル）および複数システムから得られる各情報にとってより多くの可能な結果を除くために、計算問題を解決する際の能力である。
バイナリおよび・または3進フレームワークの中により多くの情報を物理メモリシステムごとに記憶する能力、追加情報ステートメントごとに明確な意味を設定する能力、システム（セル）ごとに複数の情報をアクセスする情報、一定の変動（重ね合わせ）状態として各メモリを表現される能力、情報記憶、圧縮および処理のためにより複雑なシステムを形成する能力、単一メモリシステム（セル）および複数システムから得られる各情報にとってより多くの可能な結果を除くために、計算問題を解決する際の能力である。
【0024】
メモリシステム（セル）ごとにより多くの情報を記憶する能力は従来システムに比べて大きな改善である。
このより大量な情報を持つ際に、従来のメモリシステムに比べて、大幅に削減された量の物理メモリを使用して、コンピュータシステムおよび情報プロセッサを含めて、計算および情報の記憶を実行することができる。
このより大量な情報を持つ際に、従来のメモリシステムに比べて、大幅に削減された量の物理メモリを使用して、コンピュータシステムおよび情報プロセッサを含めて、計算および情報の記憶を実行することができる。
【課題を解決するための手段】
【0025】
コンピュータの活動は電気信号から構築するものであり、ビット・バイトとして記憶された情報を生成するために動作し、それらのビットおよびバイトは展開されて、ステートメントと問題の形成に使用できる、また、活動を行うシーケンスを形成する。
バイナリフレームワークおよび言語はメモリの能力に基づいて構築し、単一ビット情報を0または1である、２つ可能な状態の一つとして記憶する。
しかしながら、この言語が単一ビットの記憶された情報に基づいて実行するようにされ、これらのシステムの広大なグループにも応用でき、処理速度と関連して、ギガヘルツでの動作が可能になり、複雑な操作が実行できる。これが、ステートメントを順次実行して、他の多くの単純なタスクを高速連続で集合、計算する能力の結果として、より複雑な数学演算を可能にする。
バイナリフレームワークおよび言語はメモリの能力に基づいて構築し、単一ビット情報を0または1である、２つ可能な状態の一つとして記憶する。
しかしながら、この言語が単一ビットの記憶された情報に基づいて実行するようにされ、これらのシステムの広大なグループにも応用でき、処理速度と関連して、ギガヘルツでの動作が可能になり、複雑な操作が実行できる。これが、ステートメントを順次実行して、他の多くの単純なタスクを高速連続で集合、計算する能力の結果として、より複雑な数学演算を可能にする。
【0026】
バイナリ言語を情報処理のために使用するときに、基本的なキャラクタステートメント「ワード」はワンバイトの情報から開発できる。ワンバイトは8つのビットのグループであり、各ビットを0または1の状態に維持する必要があるため、256の異なる0/1のコンビネーションの可能性を考慮に入る。
これが、メモリシステムに追加された各ビットの可能なコンビネーションの指数関数的増加を通じて達成される。
たとえば、２つの可能な値を持つビット1、２つの可能な値を持つビット2、ビット1にビット2を掛けると、４つの可能な値になる。
３つ目のビットを追加すれば、最初の二つのビットの可能な値を掛けて4つの可能な値を得られて、さらに2つの可能なシーケンシャル値（3つ目のビット）を掛けて合計8つの可能な値になる。
この指数関数的増加を続けて、８つのシーケンシャルビットにとって256の可能な値のコンビネーションを達成する。
これが、メモリシステムに追加された各ビットの可能なコンビネーションの指数関数的増加を通じて達成される。
たとえば、２つの可能な値を持つビット1、２つの可能な値を持つビット2、ビット1にビット2を掛けると、４つの可能な値になる。
３つ目のビットを追加すれば、最初の二つのビットの可能な値を掛けて4つの可能な値を得られて、さらに2つの可能なシーケンシャル値（3つ目のビット）を掛けて合計8つの可能な値になる。
この指数関数的増加を続けて、８つのシーケンシャルビットにとって256の可能な値のコンビネーションを達成する。
【0027】
このフレームワークの課題は、たとえ可能な値の指数関数的増加があっても、メモリセルごとに記憶された情報は単一ビット情報のままになることである。
この可能なパターンの構成の指数関数的増加を続けて利用することは管理不可能であり、追加ビットはメモリセルシーケンスに可能なパターンの2倍の量を追加することが、理論的には「ワード」を説明するすべての可能な表現を使い果たすまで続く可能性がある。
これにより、このシステムの使用方法が誤って複雑になり、したがって、実際には使用できない。
かわりに、パターン構成の指数関数的増加の利点は、最初の8ビットのみに凡例を生成するために256の異なるキャラクタ「ワード」（部分的に、これは一般に最大12ビットまで変化する可能性がある）の形成のために使用できる。次に、実際の読み可能および解釈可能な単語、ステートメント、任務などを形成するために各ワードが順番に配置されて、その設計は、ステートメントを形成するために長いメモリシーケンスが必要で、たとえば、バイナリで「指数関数的」と言うには、「01100101 01111000 01110000 01101111 01101110 01100101 01101110 01110100 01101001 01100001 01101100」の11バイトと88ビットの情報が必要になる。
しかしながら、巧妙な圧縮とメモリの削減を可能にするいくつの複雑な階乗フレームワーク（情報ツリー）が存在するが、本操作および記憶は一般的な前提であり、この開示には十分である。
この可能なパターンの構成の指数関数的増加を続けて利用することは管理不可能であり、追加ビットはメモリセルシーケンスに可能なパターンの2倍の量を追加することが、理論的には「ワード」を説明するすべての可能な表現を使い果たすまで続く可能性がある。
これにより、このシステムの使用方法が誤って複雑になり、したがって、実際には使用できない。
かわりに、パターン構成の指数関数的増加の利点は、最初の8ビットのみに凡例を生成するために256の異なるキャラクタ「ワード」（部分的に、これは一般に最大12ビットまで変化する可能性がある）の形成のために使用できる。次に、実際の読み可能および解釈可能な単語、ステートメント、任務などを形成するために各ワードが順番に配置されて、その設計は、ステートメントを形成するために長いメモリシーケンスが必要で、たとえば、バイナリで「指数関数的」と言うには、「01100101 01111000 01110000 01101111 01101110 01100101 01101110 01110100 01101001 01100001 01101100」の11バイトと88ビットの情報が必要になる。
しかしながら、巧妙な圧縮とメモリの削減を可能にするいくつの複雑な階乗フレームワーク（情報ツリー）が存在するが、本操作および記憶は一般的な前提であり、この開示には十分である。
【0028】
このフレームワークは情報処理及びコンピューティングにとって一番大きな欠点であり、問題が指数関数的増加を有する場合、および・またはシステムで使用可能な物理メモリアドレス（セル）の量を超える場合、問題は解決不可能になる。
この指数関数的増加が主な問題の一つであり、その独特な能力により、量子コンピュータへの大きな期待と投資につながっている。
量子コンピュータが、従来のコンピュータと比べて別のメモリフレームワークに動作するために設計されて、量子コンピュータでの情報がビットのかわりに量子ビットとして記憶される。一般的に、量子コンピュータはある要素のスピン、たとえばデジタルのスピン、を利用する。これらのコンピュータのいくつかは、冷却チャンバを利用して、要素を絶対零度近くまで冷却し、通常で導電性がある要素がほぼ中断された非常に非アクティブな状態を引き起こし、一般に超伝導の達成を試行する。
そして、要素の自然要素スピンは0を意味するスピンダウンであると仮定し、次に、磁場が適用された場合、エネルギーがスピンの１を意味するスピンアップに変わって、情報の記憶および数学的計算のためにこれらの装置を利用するプロセスを始めることができる。量子コンピュータ開発者たちが求める利点は、スピンアップとスピンダウンの間のスピン状態を利用して計算を実行する可能性である。スピンアップ、およびスピンダウンの間の異なるスピン状態により、量子ビットは同時に状態のいずれかまたは任意の可能なバリエーションにあるという解釈を可能にする。これが、重ね合わせと呼ばれ、その定義は、測定されるまで現スピン状態の確率比のみが存在することを表すと解釈される。
この指数関数的増加が主な問題の一つであり、その独特な能力により、量子コンピュータへの大きな期待と投資につながっている。
量子コンピュータが、従来のコンピュータと比べて別のメモリフレームワークに動作するために設計されて、量子コンピュータでの情報がビットのかわりに量子ビットとして記憶される。一般的に、量子コンピュータはある要素のスピン、たとえばデジタルのスピン、を利用する。これらのコンピュータのいくつかは、冷却チャンバを利用して、要素を絶対零度近くまで冷却し、通常で導電性がある要素がほぼ中断された非常に非アクティブな状態を引き起こし、一般に超伝導の達成を試行する。
そして、要素の自然要素スピンは0を意味するスピンダウンであると仮定し、次に、磁場が適用された場合、エネルギーがスピンの１を意味するスピンアップに変わって、情報の記憶および数学的計算のためにこれらの装置を利用するプロセスを始めることができる。量子コンピュータ開発者たちが求める利点は、スピンアップとスピンダウンの間のスピン状態を利用して計算を実行する可能性である。スピンアップ、およびスピンダウンの間の異なるスピン状態により、量子ビットは同時に状態のいずれかまたは任意の可能なバリエーションにあるという解釈を可能にする。これが、重ね合わせと呼ばれ、その定義は、測定されるまで現スピン状態の確率比のみが存在することを表すと解釈される。
【0029】
この重ね合わせコンセプトはコンピュータ処理における大きな成果であり、状態の二重性、および可能な値の指数関数的増加を可能にする。また、それは任意の数のスピンの解釈を可能するが、たとえば2*2N1
hビット、情報処理における、それは実際に3つの可能状態のみを表すである。
一方、0-1または1/0であるトリットは、量子コンピューティングの計算の成長は、3つの可能な情報状態の複利指数3N1 hビットであることを意味する。
一方、0-1または1/0であるトリットは、量子コンピューティングの計算の成長は、3つの可能な情報状態の複利指数3N1 hビットであることを意味する。
【0030】
重ね合わせに加えて、量子コンピュータはプロセス、したがって量子ビットの特性を利用して、「もつれ」と呼ばれる現象を引き起こすことができる。
「もつれ」は、量子ビットの正確なスピンを共沈する（同期させる）プロセスである。この同期は2つの絡み合った量子ビットの同じ状態の共有であり、したがって同じ情報を持つという分離と観察を可能にする新規な特徴である。実際の利益を受け取るというこの問題は、とくに関連がある。
その原因は量子ビットのスピンもつれを維持する上でのロジスティックおよび運用上の課題であり、その情報の転送は依然として光速制限によって支配され、もつれ量子ビットが分離される前に、その情報は観察されていないが、知られているはずである。
「もつれ」は、量子ビットの正確なスピンを共沈する（同期させる）プロセスである。この同期は2つの絡み合った量子ビットの同じ状態の共有であり、したがって同じ情報を持つという分離と観察を可能にする新規な特徴である。実際の利益を受け取るというこの問題は、とくに関連がある。
その原因は量子ビットのスピンもつれを維持する上でのロジスティックおよび運用上の課題であり、その情報の転送は依然として光速制限によって支配され、もつれ量子ビットが分離される前に、その情報は観察されていないが、知られているはずである。
【0031】
さらに、量子コンピュータの動作のもうひとつの制限は動作ノイズである。
動作ノイズは、これらの装置の実際操作によって引き起こされた明らかな設計上の欠陥であり、異なる操作システムをよぶ量子ビットのスピンに起因する。
ここで、量子ビットの量制限は、動作ノイズの増加のために固有であることが提案され、結果としてこれらの装置のサイズおよび能力が制限される。
動作ノイズは、これらの装置の実際操作によって引き起こされた明らかな設計上の欠陥であり、異なる操作システムをよぶ量子ビットのスピンに起因する。
ここで、量子ビットの量制限は、動作ノイズの増加のために固有であることが提案され、結果としてこれらの装置のサイズおよび能力が制限される。
【0032】
本開示の中で参照される量子コンピュータの説明は、開示されたシステムおよび方法のいくつかの利点に対する洞察および文脈を提供することである。
双方向操作可能なメモリの使用は、議論される従来のコンピューティングシステムに対する追加の運用能力を含む量子コンピュータと同様な属性を可能にする。
量子コンピュータと双方向メモリの操作上の類似点を説明するには、まず、従来のビットおよびバイナリコンピュータ言語、および情報処理フレームワークのコンテキストでの場合、それらの動作の類似性から始めることが必要である。
双方向操作可能なメモリの使用は、議論される従来のコンピューティングシステムに対する追加の運用能力を含む量子コンピュータと同様な属性を可能にする。
量子コンピュータと双方向メモリの操作上の類似点を説明するには、まず、従来のビットおよびバイナリコンピュータ言語、および情報処理フレームワークのコンテキストでの場合、それらの動作の類似性から始めることが必要である。
【0033】
双方向メモリとは、その名の通り、双方向で動作できるメモリであり、物理システムであるアナログメモリセルが電流の流れおよび蓄積された充電操作を可能にすることを意味し、順方向/正バイアス、または逆方向/負バイアスのいずれかで達成される。
充電バイアスを切替えるこの能力は、記憶装置を流れる電流の方向の変更を可能にする部品のシステムで実現される。
相互接続されていない単一メモリセルの一実施形態は、１つのトランジスタおよび１つのコンデンサ、ここでトランジスタのリード線はコンデンサの各リード線に接続されて、トランジスタをアクティブにし、コンデンサの反対側の電圧状態を変更することにより、コンデンサを流れる電流を決定する。
充電バイアスを切替えるこの能力は、記憶装置を流れる電流の方向の変更を可能にする部品のシステムで実現される。
相互接続されていない単一メモリセルの一実施形態は、１つのトランジスタおよび１つのコンデンサ、ここでトランジスタのリード線はコンデンサの各リード線に接続されて、トランジスタをアクティブにし、コンデンサの反対側の電圧状態を変更することにより、コンデンサを流れる電流を決定する。
【0034】
コンデンサは静電界の形で電荷を蓄積して、多くのコンデンサは分極するように設計されたが、この機能は重要ではない。さらに、一般的なメモリシステムの電圧が非常に低いため、分極コンデンサを逆充電しても損傷や故障の可能性は比較的低く、リスクをさらに低減するように設計されている可能性があるが、無極性コンデンサが好ましい。
【0035】
順バイアス、逆バイアスのいずれかで充電できる、または充電を維持できないというコンデンサのこの特性により、このメモリセルには、従来のフレームワーク、3つの情報および・または状態の3進やトリット、3N1
hビットよりも多くの情報を含むことができる。
前に説明したように、従来の情報記憶では、単一のメモリセルを２つの可能な状態のいずれかにすることができ、単一（１ビット）の情報2N1 hビットを保持する。量子コンピュータは、メモリセル（量子ビット）が1ビットの情報のみを保持しながら3つの可能な状態の1つを操作することができる、3N1 h量子ビット。
しかしながら、開示されたシステムおよび方法の一実施形態は、量子コンピュータおよびフレームワークで利用することができるが、重ね合わせ状態が単一の状態を表すのか、無限の状態を表すのかについては議論されなかった。
双方向メモリには、３つの可能な状態が識別されたが、その創作フレームワークにより物理メモリセルごとに1ビット以上の情報を格納し取得できる。
前に説明したように、従来の情報記憶では、単一のメモリセルを２つの可能な状態のいずれかにすることができ、単一（１ビット）の情報2N1 hビットを保持する。量子コンピュータは、メモリセル（量子ビット）が1ビットの情報のみを保持しながら3つの可能な状態の1つを操作することができる、3N1 h量子ビット。
しかしながら、開示されたシステムおよび方法の一実施形態は、量子コンピュータおよびフレームワークで利用することができるが、重ね合わせ状態が単一の状態を表すのか、無限の状態を表すのかについては議論されなかった。
双方向メモリには、３つの可能な状態が識別されたが、その創作フレームワークにより物理メモリセルごとに1ビット以上の情報を格納し取得できる。
【0036】
情報処理は、この概念および一意に識別可能な状態を区別する能力に基づいて構築され、値と記号を割り当てるために使用でき、結果として論理計算ができる。
メモリシステムではこれは、従来メモリセルの単純なON/OFF状態であり、1/0を表す。次に、この情報は装置内の追加システムによって取得および保存される。
メモリシステムではこれは、従来メモリセルの単純なON/OFF状態であり、1/0を表す。次に、この情報は装置内の追加システムによって取得および保存される。
【0037】
バイナリフレームワーク内で情報がどのように処理されるかを確認することを選択した場合、2つの解釈とバイナリフレームワークの計算構造内で実行する役割が存在することがわかる。
これらの役割は別々だが、それらの操作は同じ全体的なバイナリフレームワークを包含しているように見える。これによりあるレベルのカモフラージュが提供され、これらの役割を明確に抽象的な運用概念に分離することがより困難になる。
話している役割は情報処理および数学的計算演算であり、その一つはワードに基づく情報処理、もう一つは数学的コンピュテーションである。これらは、装置の全体的な動作内で同じタイプの操作のように見える場合があるが、1つの操作が他の操作に必要な動作を引き起こす可能性がある場合でも、これらは実際には非常に個別の動作である。たとえば、言語演算は、数学的な計算を指示するために使用されて、そのコンピュテーション結果や計算結果は理解可能な言語で表示できる。
これらの役割は別々だが、それらの操作は同じ全体的なバイナリフレームワークを包含しているように見える。これによりあるレベルのカモフラージュが提供され、これらの役割を明確に抽象的な運用概念に分離することがより困難になる。
話している役割は情報処理および数学的計算演算であり、その一つはワードに基づく情報処理、もう一つは数学的コンピュテーションである。これらは、装置の全体的な動作内で同じタイプの操作のように見える場合があるが、1つの操作が他の操作に必要な動作を引き起こす可能性がある場合でも、これらは実際には非常に個別の動作である。たとえば、言語演算は、数学的な計算を指示するために使用されて、そのコンピュテーション結果や計算結果は理解可能な言語で表示できる。
【0038】
これは、テキストを使用するために、各文字または「ワード」は0と1で構成されている必要があることを考慮する場合は特に紛らわしく、直感に反しているように見えるかもしれない。
しかしながら、現実には、テキストはバイナリフレームワークの0と1の特定のパターンにすぎない、単に8つの数字で形成された絵である。
しかしながら、現実には、テキストはバイナリフレームワークの0と1の特定のパターンにすぎない、単に8つの数字で形成された絵である。
【0039】
数学的な計算を実行するようにコンピュータに指示するとき、たとえば、「2と2を追加する」とき、コンピュータは情報をメモリに一時的に中継する。この操作は単なるキャッシュである可能性がある。そして、関数を実行し、情報をメモリに記憶して算術論理演算装置に指示して「結果＝4」であることを表示する。この操作は単一のシームレスな操作のようだが、そのプロセスは実際には多くの個別の行動に分割される、また、テキストは操作を開始し任務と指示を与えるが、そのテキストは実際の数学演算を実行しない。代わりに、2進数構造に変換されて2進数構造の一部が関数を実行する、たとえば、2進数をインクリメントする。
【0040】
その言語および数学がコンピュータ内で果たす個別の役割の明確な区別と理解を提供するために、言語はコンピュータと通信時に使用する解釈手段にすぎない。数学演算はバイナリ計算に基づいて実行されることを理解することが重要である。したがって、バイナリ言語は、言語ベースの通訳に使用される数学と記号の両方の表現である。この二重の役割は、コンピュータが内部で使用するのと同じ運用システムであり、単純なON/OFFプロセス、および帯電または非帯電のアナログメモリセルに基づく。各セルの情報はこのアナログ信号に基づいて0または1として表し、したがって解釈のみである。この操作は、本質的に単なる複雑なスクラッチボードであり、視覚的に処理可能な情報の裁量であるため、これらのアナログ信号をどのように表示および解釈するかを決定する。
【0041】
この適応性は、各アナログメモリセルの3つの状態（3N1
hビット）を解釈するための複数のオプションおよび構造を持つ理由であり、それらの状態は3つのアナログ状態、正極性、負極性、無電荷の3つのアナログ状態に基づくのである。
【0042】
開示されたシステムおよび方法のように、受信してメモリ構造内に保存するアナログ信号を視覚化および認識する方法を変更するというこの特性を利用すれば、情報を操作して、新しい革新的な方法で使用することができる。
【0043】
たとえば、開示されたシステムおよび方法において双方向動的ランダムアクセスメモリセル構造を導入し、これにより、セルを正極性、負極性または無電荷で充電できる。そのようなメモリは、従来で3進とよばれ、3進とバイナリの間で変換せずに、バイナリフレームワーク内ではメリットはない以上、結果として、バイナリ言語およびフレームワーク内で利用しない。その理由は、3進と2進は別々の言語であり、アナログ信号を異なる図形信号および表現に解釈し、また、操作に必要なさまざまな内部ハードウェアにもある。
【0044】
開示されたシステムおよび方法は追加の個別に識別可能な信号である負極性信号をバイナリフレームワーク内で使用ができ、3進フレームワーク内で利用されるいくつかの実施形態内でも使用できる。
【0045】
これは、代表的なシンボルを選択することによって実現され、この追加のアナログ信号を選択して表現する。そして、追加のハードウェアを統合するために情報を各メモリセルに出して入れることが必要である。これにより、CPUの「中央処理装置」とサブシステムは、さまざまな情報状態を解釈、区別、および処理できる。
【0046】
開示されたシステムおよび方法の一つの追加のメリットは、たとえ情報がメモリに出入りする方法を変更することができても、コンピュータもユーザも、3進言語またはフレームワークの変換、解釈、または理解する必要がない。
【0047】
これは、バイナリフレームワークの負アナログ信号と呼ばれるものとそれが表すものを選択することによって実現される。簡単にするために、私はそれを「ノット1」と呼んでいる信号の用語を、記号「1」で作成した。
【0048】
この追加の記号および名前の理由は、バイナリフレームワーク内で記号がどのように理解され、動作するかを明確に理解し、区別できるようにするためである。これは、一般的な誤解と解釈から明確かつ視覚的にその操作を区別するのためであり、三項言語とフレームワークとの関係であり、3進サンボリズム、たとえば負の符号（-）、または負の1（-1）が使用された場合、これは面倒で継続的であることが証明された可能性がある。バイナリフレームワーク内で1の記号は、メモリの保存状態を区別するために、コンデンサの負電荷を示すように設計されている。この記号が表す情報はユーザ次第であり、特定の設定に基づいてカスタマイズできる。たとえば、計算の場合、ノット1の記号は、物理メモリセルに記憶される場合、0と1の両方を表すことができる。前期のように、それが0または1または0/1のコンビネーションを表示するように操作でき、メモリから再現された際に、特定のコントロールハードウェアに基づいて、ユーザまたは製造者によって指定される。これは、たとえば量子コンピュータなどで重ね合わせを使用する大規模な計算に非常に役立ち、ここで、メモリの状態は1と0の両方を同時に表すことができる。それは、特定の結果が選択される可能性の確率に基づいて、最終的に表示される1または0の結果を変更できるという追加の利点がある。これは、コンパレータの電圧トリガポイントを変更することで制御でき、コンパレータでは、より可能性の高い状態が選択され、最も可能性の高い予測結果をより正確に反映できるようにするためである。次の図で明確に説明される。
【0049】
さらに、ノット1の記号はいずれの可能な0および1のコンビネーションを表すことができって、統合なコンピュータハードウェアの設計はノット1記号が表す桁の量（情報量）が増加しながら成長する。
【0050】
記憶、そしてメモリから読み取るプロセスは様々な方法で実行できる、たとえば、各メモリセルが記憶する情報の量を最大化するための最も有益なコンビネーションは、使用される可能性が最も高い文字と、各セルに含まれて取得できる情報（ビット）の量の両方である。したがって、情報を含むために必要なメモリセル物理メモリセルの量を減らす、たとえば、記憶内の「ワード」である。
【0051】
たとえば、追加の表現および実施形態の範囲を限定せず、ノット1の記号の好ましい表現は「011」である。その理由は、「011」はバイナリ標準ASC IIのアルファベット全体、特に小文字の部分に何度も表示されることである。小文字は、コンピュータインタラクションとコミュニケーションのバイナリ凡例で、読みやすい単語を作成するときにアルファベットで最もよく使用されるものである。
ノット1で表される3桁を選択するというのは２つの理由による。一つは、１つのメモリセルを使用して３つの実際の情報ビットを含むことにより、他の２つの個別のメモリセルが不要になること。
もう一つは、このパターンにより、ストレージへの情報を縮小し、最小量の物理メモリセルを占有できることである。それは、物理メモリセル上および物理メモリセル内に保存されている情報のサイズを縮小するこの機能で、より可能性の高い表現（（（01、10、00、11））、000,101、110、111）、0001、0010、0100、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111など）が選ばれるが、これらの可能性のいずれかまたは他の様々なものを代りに使用することができ、可能な実施形態として本明細書で参照している。
ノット1で表される3桁を選択するというのは２つの理由による。一つは、１つのメモリセルを使用して３つの実際の情報ビットを含むことにより、他の２つの個別のメモリセルが不要になること。
もう一つは、このパターンにより、ストレージへの情報を縮小し、最小量の物理メモリセルを占有できることである。それは、物理メモリセル上および物理メモリセル内に保存されている情報のサイズを縮小するこの機能で、より可能性の高い表現（（（01、10、00、11））、000,101、110、111）、0001、0010、0100、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111など）が選ばれるが、これらの可能性のいずれかまたは他の様々なものを代りに使用することができ、可能な実施形態として本明細書で参照している。
【0052】
ノット1記号は「011」を表す際に、コンデンサに負の分極として保存され、１つのメモリセルを消費するが、メモリから読み取る際には、ウィンドウコンパレータと複数のゲートなどを介して、これらのハードウェアシステムを使用し、この記憶された情報を0、1、および1の個別のビットとしてレジスタまたは別の短期記憶システムに注入できる。
【0053】
反転ゲートと非反転ゲートを使用して、ハードウェアは、負の分極を読み取ることから生じる特定の動作がレジスタ内の数値1-1-0（右から左）の伝播を引き起こすユニバーサルゲートとして設計でき。
この実施形態におけるコンピュータの物理システムの構築は、負の電圧が読み取られるたびに、これらの特定のビットを出力するように設計される必要がある。このような適切なハードウェア設計の個別なカスタマイズで、ノット「1」記号を表現するための多数のコンビネーションを可能にする。さらに、情報処理とコミュニケーションの基本的なバックボーンは、情報を伝達して記憶する機能である。その３つ目の情報状態として含まれる情報を通信ができることが、受信した情報を個別に一意に定義可能な状態で物理的に記憶する機能に支えられた、可逆圧縮、伝送、通信の幅広いアプリケーションを可能にる。
この実施形態におけるコンピュータの物理システムの構築は、負の電圧が読み取られるたびに、これらの特定のビットを出力するように設計される必要がある。このような適切なハードウェア設計の個別なカスタマイズで、ノット「1」記号を表現するための多数のコンビネーションを可能にする。さらに、情報処理とコミュニケーションの基本的なバックボーンは、情報を伝達して記憶する機能である。その３つ目の情報状態として含まれる情報を通信ができることが、受信した情報を個別に一意に定義可能な状態で物理的に記憶する機能に支えられた、可逆圧縮、伝送、通信の幅広いアプリケーションを可能にる。
【0054】
さらに、別の実施形態は、情報をデジタル操作することができ、ノット1記号は、たとえば、メモリの物理アドレスが、必ずしも仮想アドレスに対応しているとは限らない仮想メモリのように表し、それによってメモリリソースの可能性を最大化する。この同じ操作により、書き込みおよび読み取り操作中に、複数の異なるメモリ記憶の部全体でノット1記号の表現を変更することができる。
【0055】
このデジタル「元帳」は、メモリの収縮を最大化するように設計でき、各コードおよび・または情報部内の特定なビットコンビネーションのため必要なメモリスペースの削減は、コンデンサに記憶された情報であり、負のアナログ電圧として割り当てられ、ノット 1記号として記憶および解釈される。
【0056】
別の実施形態はノット1を特定な大きいおよび・または小さいバイナリ桁のブロックを表現することができ、そのブロックはシーケンスでノット1記号として表され、実際の情報は物理メモリに保存され、ノット1が読み取られたときに参照およびトリガすることができる。これにより、ノット1記号は、コード全体で何度でも2進数のブロックの代わりになる可能性があるため、特定のコードに必要なメモリスペースを大幅に削減できる場合もある。これは、元帳に仮想メモリクエリで呼び出された情報が含まれる仮想メモリと同様に動作する可能性があり、ビットコンビネーションの元帳は、一般的に使用される特定の数のビット、またはワード、またはステートメントを含めて、ノット1: 記号は検出される時に元帳に保存された情報が呼び出され、計算を実行する。これは、今日必要なメモリシステムの物理的な量を減らすのに非常に有益な場合があり、たとえば、クラウドインフラストラクチャ、およびGoogleやDropBoxなどの企業が使用するサーバーバンクなどである。保存された情報をさらに圧縮できることは、ハードウェア要件、また操作エネルギーおよび物理スペースの削減を通じて直接節約につながる。
【0057】
追加の実施形態は、受信されるとメモリの情報を実行することができるプログラムとして設計することができ、デコードのための特定のシーケンスに続く圧縮の複数の層を可能にする。たとえば、プログラムは、負電荷が観察されるたびにコードを実行し、ノット1記号が追加の文字セットをメモリに書き込む、たとえば、別のノット1記号をを含む0，1，1は、メモリに0、1、1、1として書き込む。
プログラムは、各ノット1記号を識別および前記シーケンスをメモリに書き込むコードシーケンス全体を実行するように指示できる。次に、一部の実施形態ではコードの部のみである場合があるコード全体が終了すると、プロセスを最初からやり直し、毎回、ノット1記号が識別されて、同じまたは異なる2進数のシーケンスをメモリに書き込む。これで情報の指数関数的な圧縮が可能になり、プログラムはDRAMリフレッシュ回路と同様にバックグラウンドで実行される可能性があり、基本的にメモリに書き込み、単一または複数の減圧実行サイクルである実行サイクルごとにコードを拡張する。ここで、ノット1記号の特定の値は、実行サイクルごとに、またはループの量に対して決定できる。いくつかの実施形態におけるデコーデイングは、送信者が受信者にプログラム、命令、および・またはノット1記号を定義および解釈するためのキーを提供することを要求しえる場合、これは、論理回路やゲートアレイを介してメモリセルをデジタルデコードまたは物理デコードするために使用できる。
プログラムは、各ノット1記号を識別および前記シーケンスをメモリに書き込むコードシーケンス全体を実行するように指示できる。次に、一部の実施形態ではコードの部のみである場合があるコード全体が終了すると、プロセスを最初からやり直し、毎回、ノット1記号が識別されて、同じまたは異なる2進数のシーケンスをメモリに書き込む。これで情報の指数関数的な圧縮が可能になり、プログラムはDRAMリフレッシュ回路と同様にバックグラウンドで実行される可能性があり、基本的にメモリに書き込み、単一または複数の減圧実行サイクルである実行サイクルごとにコードを拡張する。ここで、ノット1記号の特定の値は、実行サイクルごとに、またはループの量に対して決定できる。いくつかの実施形態におけるデコーデイングは、送信者が受信者にプログラム、命令、および・またはノット1記号を定義および解釈するためのキーを提供することを要求しえる場合、これは、論理回路やゲートアレイを介してメモリセルをデジタルデコードまたは物理デコードするために使用できる。
【0058】
さらに、送信されるデータが必要とするシーケンスの量を減らすことによって、コミュニケーションおよび情報転送は開示されたシステムおよび方法を利用できる。たとえば、送信されるトライステートデータは、3つの別々に識別可能な状態で情報のバイナリコーディングを圧縮でき、上記のように、3つ目の状態は双方向メモリセルの負の分極によって示す。これは、送信サイズと時間を短縮すると輻輳の混雑を緩和しおよび帯域幅を解放して、インターネット、電話、テレビ、その他の通信ネットワークプロバイダーおよびオペレーターのコストを削減するため、非常に有益である。この実施形態は、既存のインフラストラクチャを用いて簡単な方法で実施することができ、たとえば、変調器-復調器としても知られる「モデム」は非限定的な例である。現在、物理システムで情報を通信する主な方法に従来の伝導線が含まれている。たとえば、広く使用されている「ツイストペア」銅線、さらに最近の光ファイバケーブルなどである。コミュニケーションにおける第3の情報文字の導入に関して、これは、周波数変調の既存のフレームワーク内で実現でき、現在、特定の期間の振幅と周波数に基づいてメッセージをデコードする。この同じ一定期間内追加の高頻度状態、または逆に一部の通信プロトコルでは、高振幅の状態の追加は、3つの状態の明確な分離が可能であり、デコードによりすぐに利用する、または将来のデコーデイングのために直接的に双方向メモリセルに記憶することができる。ここで、これと同じ原理が無線通信「Wi-Fi」にも適用する。光ファイバーに関しては、この3番目の情報状態を定義するためのいくつかの方法が可能であり、いくつかの注目すべき例として、光の強度、周波数、色、シフト、または位相を含むが、これらに限定されない。
【0059】
ハードウェアシステムで、多くの装置を使用して、メモリとの間で情報を転送することができ、ノット1記号として表す可逆システムが複数ビットの情報を保存できるようになる。たとえば、現在保存されている情報の大部分はハードドライブに保存されて、装置表面にある磁化可能な材料の磁化に基づいて情報を保存する回転機械装置であり、ディスク内に含まれる。情報は、一般にリングとしてディスクの周りを向いているトラクトと呼ばれるもののディスクの個々の部に書き込む。情報をディスクに記憶するために、電流は磁化可能な材料のドメインを配向して電流の流れと平行に整列させる磁化可能な材料を通過して、一般的にON状態または1を示し、さらにOFF状態または0を示す電流フローに垂直である。巨大磁気抵抗とトンネル磁気抵抗の発見によるディスクドライブの記憶密度のより最近の進歩は、これらの装置の物理装置に対応する非常に大量の記憶データを可能にした。本質的にディスクドライブは、これらの装置の磁化可能な特性を利用して、ドライブに電流を流し、磁化可能な材料の磁場を操作する。前期のように、「Setun」は回転機械ドラムを使用して情報を記憶して、そこで情報を3つの状態で記憶する。「Setun」が使用したドラムは、ディスクドライブの基礎であり、ディスクドライブは同様の情報記憶能力を持ち、磁化可能な材料のドメインを配向して、正極性と負極性の両方を可能にするか、または電荷が存在しない磁化状態を可能にする。これらのドライブに情報を3つの状態として記憶する能力が実証されたいじょう、オリジナルの回転ドラムを使って、装置の一実施形態は、開示されたシステムおよび方法の有益な動作を容易にするための記憶媒体として、ディスクドライブまたはソリッドステートドライブを利用しえることに留意されたい。さらに、巨大磁気抵抗とトンネル磁気抵抗のそれらの特性は、トライステート双方向磁化可能記憶媒介物内に利用でき、磁化の現在の状態の検出と分析をさらに支援する。たとえば、非限定的な例として、磁化可能な材料のドメインをいずれかの方向に流れる電流の電気抵抗を測定すること、または極性および磁化の北方向または南方向に依存する導体内で発生する変位電流を測定すること。これは、２極の磁石と考えることができる。分極検出のためにこの変位電流を利用するいくつかの実施形態では、整流ダイオードまたは材料を使用するなどの整流の単純なスキームは、電流方向の分析が可能になる。したがって、開示されたシステムおよび操作のための方法論理回路への単純な統合を可能にする。
【0060】
たとえば、ラッチ（センスアンプ）を使用して、各メモリセルの状態を取得してラッチをセットして（状態を維持する）、そこで、ラッチは、流れる電流または流れない電流、あるいは負極性電流のいずれかを強化する。次に、このラッチは、レジスタまたはゲートによってアクセスされ、このメモリの検索、および装置の計算処理ハードウェアへの処理をさらに可能にする。たとえば、CPU（中央処理装置）内の対数論理ユニット、制御ユニットであり、CPUのキャッシュに一時的に記憶される場合がある。
【0061】
CPUの構築は別にされたビット数の情報に基づいた処理を可能にする。たとえば、64－ビットプロセッサは、64シーケンシャルビット、サイズ8オクテットの命令を受け入れて操作できる。この計算情報文字列のサイズは、操作速度と組み合わせて、大量の情報を処理することが可能になったが、通常、プロセッサのビットの数は、個別のアクションを実行するために割り当てられ、たとえば、直接情報処理自体に使用されないメモリアドレスの場合、および計算を受ける情報の特定のビットにアクセスするために代わりに使用されるメモリアドレスの場合である。
【0062】
コンピュータの操作速度は装置のクロック速度（内部クロック）と使用可能な処理ビットによって決定され、クロックは処理中に次の命令、動作、シーケンスに移動するために使用される。クロックは、物理的なセット・リセット電流を生成し、加算器または半加算器回路を利用できる増分加算演算の適用など、現在の情報に対して操作を実行するようにCPUに指示して、命令またはシーケンスの次のステップを開始する。クロッキングは、情報を非常に迅速に処理する機能を提供する。たとえば、ギガヘルツは1秒間に1,000,000,000回の交代の頻度である。
【0063】
このシーケンシャルシーケンス処理の設計は、現在の６４ビットプロセッサ（64－ビット）に264の異なる値を許可して、264エクサバイトのバイトアドレス可能なメモリにアクセスする。
この膨大な計算能力により、現在のメモリ記憶システムでは、処理機能を十分に活用するのに十分な量の情報を実際に保存することができない。64ビットプロセッサに基づく処理機能の2つの最も一般的な表現は、0から18,446,744,073,709,551,615（264－1）の範囲である符号なし2進数の表現、および-9,223,372,036,854,775,808から9,223,372,036,854,775,807 （263－1）の範囲である2の補数であり、それは通常、メモリアドレスの割り当てに対して解釈される。
この膨大な計算能力により、現在のメモリ記憶システムでは、処理機能を十分に活用するのに十分な量の情報を実際に保存することができない。64ビットプロセッサに基づく処理機能の2つの最も一般的な表現は、0から18,446,744,073,709,551,615（264－1）の範囲である符号なし2進数の表現、および-9,223,372,036,854,775,808から9,223,372,036,854,775,807 （263－1）の範囲である2の補数であり、それは通常、メモリアドレスの割り当てに対して解釈される。
【0064】
本処理能力をより完全に活用するには、開示されたシステムおよび方法が対処する改善策の1つである。メモリセル（ビット）ごとにより多くの情報を記憶する能力により、保存および再現可能なメモリ情報の可能なバリエーションはの指数関数的増加はステムの処理機能をより十分に活用することができて、前記のように、64-ビットのプロセッサ設計は0から18,446,744,073,709,551,615まで（264－1）のメモリ情報の増加の範囲を許可する。ここで、RAMの従来のテラバイトは240または1,099,511,627,776バイト、-8,796,093,022,208ビットで表される。可能な状態の3Nthビットを持つトリットとして情報を格納するメモリのみを考慮する場合、開示された同量の部品がある双方向メモリシステムおよび方法は、340または12,157,665,459,056,928,801ビットとして表現でき、通常トリットと呼ばれる。
【0065】
情報をビット対トリットとして表現することが、3進演算と言語の操作と理解に関する混乱をさける主な理由であり、前後の変換以外の3進とバイナリフレームワークの組み合わせ操作は不可能である。
【0066】
単にそれらは異なる処理言語であり、異なるシンボリズムを使用して同じ情報を通信し、また、わずかに異なるハードウェアを使用して計算を実行する。
【0067】
前記のように、開示された双方向メモリは1つのトリットおよび・または複数のビットの情報を記憶でき、3進演算子言語、または3進コンピュータの設計のいずれかを使用することを強制されるという制限をもたらさない。
これは、開示されたシステムおよび方法の別の利点である。
これは、開示されたシステムおよび方法の別の利点である。
【0068】
双方向メモリの設計は、現存のバイナリ設計のフレームワークに統合することが可能であり、そこでの「3進数」の意味を無視することができて、ノット1記号として記憶された情報も無視できる（一部の操作では使用されない）。
以前の全てのソフトウェアおよびハードウェアの設計は、正しく操作された場合、操作を再設計する（下位互換性）必要なしに完全に機能できる。
以前の全てのソフトウェアおよびハードウェアの設計は、正しく操作された場合、操作を再設計する（下位互換性）必要なしに完全に機能できる。
【0069】
これは、開示されたシステムおよび方法の主な利点であり、過去１００年間にバイナリで行われた全ての開発および投資を利用できることを意味し、大多数のプログラムとシステムを再設計や再開発する必要はない。さらに、開示されたシステムおよび方法の操作は追加の操作メリットを可能にし、現有のバイナリフレームワークの上で構築できる。
【0070】
たとえば、双方向メモリの電荷分極は、議論されるいくつかの方法で達成することができる。
好ましい実施形態は、DRAMの同等の従来のアドレスフレームワーク（「ダイナミック・ランダム・アクセス・メモリ）を利用することによるものであり、構造設計は、いくつかの実施形態では従来のDRAMレイアウトから変化することがあるが、操作は同様であり、主な反復は、単一のメモリセルにアクセスするために、2つのビット線および1つのワード線は単一のアドレスに対してアクティブにすることが必要であり、アドレスごとに従来の1ビット線と1ワード線および1接地線接続ラインがあることに対する。
前記操作中、双方向メモリの2ビット線では接地線または低電位として機能する可能性は注意すべきことであり、接地線としてのビット線の明らかな違いは、電荷分極バイアスに応じていずれかのビット線間で交互になる可能性である。
好ましい実施形態は、DRAMの同等の従来のアドレスフレームワーク（「ダイナミック・ランダム・アクセス・メモリ）を利用することによるものであり、構造設計は、いくつかの実施形態では従来のDRAMレイアウトから変化することがあるが、操作は同様であり、主な反復は、単一のメモリセルにアクセスするために、2つのビット線および1つのワード線は単一のアドレスに対してアクティブにすることが必要であり、アドレスごとに従来の1ビット線と1ワード線および1接地線接続ラインがあることに対する。
前記操作中、双方向メモリの2ビット線では接地線または低電位として機能する可能性は注意すべきことであり、接地線としてのビット線の明らかな違いは、電荷分極バイアスに応じていずれかのビット線間で交互になる可能性である。
【0071】
開示されたシステムおよび方法のいくつの実施形態では、複数のラッチ（センスアンプ）、バッファスペース、またはゲートを利用して、双方向メモリセルから情報を読取り解釈することができる。
すなわち、2つのラッチ（センスアンプ）はページングされたメモリセルを読み取って、添付の図に非限定的な方法で示されるように、充電が存在するかどうかを判断し、充電が存在する場合、分極を決定する。情報は、単一または複数のメモリセルから発信されたかのように、読み取り、管理、解釈することができる。
すなわち、2つのラッチ（センスアンプ）はページングされたメモリセルを読み取って、添付の図に非限定的な方法で示されるように、充電が存在するかどうかを判断し、充電が存在する場合、分極を決定する。情報は、単一または複数のメモリセルから発信されたかのように、読み取り、管理、解釈することができる。
【0072】
さらに、相互接続された構造では、単一のアクションで複数の順次メモリセルから情報を格納および取得することが可能である。設計構造を含むさまざまな要因に依存する場合、開示されたシステムおよび方法のもう一つのメリットとして、メモリセルは書き込みおよび読み取り操作中に、後続のメモリセルの情報状態に影響を与える可能性がある。
【0073】
その双方向メモリフレームワークは相互接続されたトランジスタとコンデンサのシステムを作成する。電流がトランジスタ間を移動するための複雑な電気経路を作成する能力のため、1回のアクションで同じ情報を使用して複数のコンデンサを書き込むことが可能になるという利点が有る。このマルチライティング機能は、大量の情報を保存できるため、情報処理に非常に役立つ可能性がある。なので、情報は後で読み取るために複雑なパターンで保存でき、計算速度をあげる。
【0074】
開示されたシステムおよび方法のもう一つの利点は、双方向メモリに追加の３番目の状態を任意の情報値または変数として設定できること。前記のように、この追加の情報保存箇所は、単一のバイナリ情報より多くの情報を通信でき、比較的簡単な操作で、情報の収集にこの３番目のメモリの位置（逆バイアス電荷、またはノット１・ノット1記号）を具体的に定義可能な情報変数として認識することができる。これは、多くのコンピュテーションで非常に少ないメモリシーケンスでの情報処理を可能にする。この定義可能な情報変数を設定する能力は、メモリセルごとに情報処理をカストマイズできて、通常、コード（ソフトウェアシステム）の構築および・またはハードウェアシステム（ゲートおよびセンスアンプ）を通じて、比較的簡単な変換が可能になり、ユーザが独自の処理ニーズを個別の調整を許可して、それらの装置の計算能力、処理速度、および操作可能な特徴を改善できる。
【0075】
さらに、この追加のメモリの位置を特定の意味をつけて具体的に割り当る能力は、オペレーティングシステムとプログラム全体のカスタマイズを可能にし、これらのメモリ位置に特定の意味を割り当てることにより、必要な特定の情報パラメータごとにカスタマイズして動作するように情報コンピューティングプロセスを設計できる。たとえば、情報状態は特定の情報カテゴリを設定することに使用でき、後続のビット情報は、操作内の各ステップに長い命令コードを必要とせずに割り当てられたカテゴリ内のアイテム情報を提供する。それが、特定の定期的な指示を実行するデバイスにとって非常に有利である可能性があり、さらに、３番目の情報状態の解釈を変更することにより、いつでも変更できる。
【0076】
これは、バイナリシーケンスに根ざしたアーキテクチャを想定してさらに説明できる。これは、既存のすべてのアーキテクチャおよび作成されたソフトウェアと通信するシステムの機能、またより高度な計算が可能になり、システムごとに単一の情報だけではなく、シーケンスを作成して伝達できるようになる。このシーケンシングは、コンフィギュレーションを通じてアクセス可能な情報を増幅することができる。
【0077】
特定のシーケンシャルゲートやスイッチを設計および構築することにより、複数のビットを含むバイナリフレームワークから、ノット1記号「１」として定義可能な単一ビットに転移できる。たとえば、AND、NANO、OR、NOR、EX-OR、EX-NOR、NOTゲートおよトランジスタを利用すること。
ここで、複数のバイナリビットから通信された情報に基づく、特定のシーケンスで、今後のアクセスおよび使用のために、単一の双方向メモリセルがこの情報を記憶および保持する。情報はメモリセルで負電荷として記憶される場合、前記特定のシーケンスを表す。メモリセルに負電荷として記憶されるバイナリビットの特定のシーケンスを区別して取得する方法は、図および付随する参考文献の開示を参照してより詳細に論じる。
ここで、複数のバイナリビットから通信された情報に基づく、特定のシーケンスで、今後のアクセスおよび使用のために、単一の双方向メモリセルがこの情報を記憶および保持する。情報はメモリセルで負電荷として記憶される場合、前記特定のシーケンスを表す。メモリセルに負電荷として記憶されるバイナリビットの特定のシーケンスを区別して取得する方法は、図および付随する参考文献の開示を参照してより詳細に論じる。
【0078】
一つの実施形態では、この３番目の情報状態のフレームワークは定数変数として認識および使用できる。ここで、指数関数を含む複雑のコンピュテーションを形成および可能にするために、単一または複数のメモリシステムの状態を変更して、定数変数であることを反映するか、重ね合わせ状態になる。
定数変数句は、重ね合わせを記述および概念化する別の方法であり、ここで、負のバイアス電荷は任意の変数を表すことができて、情報や命令セット自体に記録された変数を許可する。たとえば、長期間に上記の電荷を保持できる安定した動作を提供する周知なメモリシステム内に、1および0を同時に表現する。
定数変数句は、重ね合わせを記述および概念化する別の方法であり、ここで、負のバイアス電荷は任意の変数を表すことができて、情報や命令セット自体に記録された変数を許可する。たとえば、長期間に上記の電荷を保持できる安定した動作を提供する周知なメモリシステム内に、1および0を同時に表現する。
【0079】
この操作は、計算情報の価値がシステムの物理的能力の範囲外にまで成長した場合にも使用でき、非常に価値がある。これにより、システムは、「フリー」メモリによって提供されるより多くのスペースにアクセスすることが可能になり、方程式をさらに下に移動して、本質的にシステムによって忘れられる可能性のある変数として情報の部、因数分解される可能性があるブロックシーケンスを記憶することによって追加情報を説明する。次に、定数変数として記憶される情報を再定式化し、真の値を割り当てて方程式を解き、本質的には、浮動セットポイントを作成する。この操作の定数変数は、量子コンピューティングの説明の部で参照できるように、１または0、または1と0、または割り当てられた値または制約された値のいずれかの状態である。
【0080】
この操作を拡張し、複数の定数変数メモリセルを許可して、これらのメモリセルは、フローティングセットポイント、低エネルギー状態、またはマルチ計算パスとして最もよく説明できる場所に配置できる、そして、システムがシーケンスの部の処理および解決を可能にし、本質的に、シーケンスを解決可能な部に分割したり、複数のパスを同時に分割する。決定されたすべての部で論理的な結論がだされると、「壊れたシーケンス」メモリが論理シーケンスに再割り当てされ、定数可変メモリセルと再結合されて方程式が完全に解かれる。ただし、特定の状況では、計算の長さに応じて、永続的な定数変数であるメモリの状態が発生する可能性がある。
【0081】
重ね合わせを効果的に使用するには、結果の確率を使用して、読み取り関数の結果を決定するのに役立てることである。これは、コンパレータ内の抵抗を調整して、通常の読み取り出力のウィンドウを負電圧の領域、または望ましくより可能性の高い結果の電圧範囲に移動することであり、追加の実施形態では装置の異なる構成要素の抵抗を制御するためにデジタルポテンショメータを利用することもある。
【0082】
たとえば、メモリは、メモリセルの負の電圧状態である重ね合わせ状態で情報を記憶して、0と1の両方を同時に表す、ノット1記号としてメモリに記憶する。この情報は、コンピュテーションが行われる間、この重ね合わされたメモリアドレスの最も可能性の高い状態を判断するのに十分な情報が収集されるとき、入力電圧に基づいて、入力電圧トリガーポイントを移動することにより、ウィンドウコンパレータの抵抗を変更（抵抗を変更）して、特定の電圧範囲を移動し拡大することができ、参照電圧と比較して、最も可能性の高い予測に基づいて出力を開始する。ここで、コンパレータがフリップフロップアクションを開始するポイントを変更することにより、メモリから読み取られた出力状態を制御できる。したがって、重ね合わせたメモリセルから読取った情報に影響を与えることができる。
【0083】
これにより、セルが実際に特定の1または0の情報状態にある可能性を反映し、より正確に基づいた結果が得られる。これにより、計算結果がその結果の確率をより正確に反映できる。その理由は、情報は、いずれかの状態にある可能性が等しいことに基づく多くの量子ゲートの場合のように、等しいパーセンテージおよび・またはランダムな結果または選択の結果ではなく、重ね合わされたビットごとに、その状態にある実際の可能性の確率として、より可能性の高い状態に基づく。
【0084】
抵抗値を変更すると、コンパレータの特性をさまざまな方法で実現できる。たとえば、トランジスタは、コンパレータ内の抵抗としてを使用して動作できる。また、ベース・ゲートへ適用した電圧の変更によって、とあるトランジスタを利用して、出力キャラクタを制御でき、コンパレータ内の分圧器を制御し、さらに、トランジスタと抵抗の組み合わせで抵抗アレイを作成することができる。また、異なる値の抵抗器に流れる電流を制御するトランジスタの設定数をアクティブにすることにより、圧器の両端の抵抗を変更できる。多くの場合、抵抗アレイはわずか２つの異なる抵抗-トランジスタセットで動作できる。複数の実施形態では、これはトリガーポイントを上下に引くのに十分であり、結果として、コンパレータを反転出力状態に、または反転出力状態から移動し、計算のために通信する。
【0085】
さらに、各メモリセルの追加状態は、指数、因子、整数、多項式を識別する、またそれらとして識別されるために使用できる。これにより、物理メモリ処理の制限をなくすことができて、基本的に、シーケンスの連続的な屈曲（拡張と収縮）を可能にする。たとえば、シーケンスが可分な場合、Xなどの多項式として定数変数を利用することにより、シーケンスがXで割り切れる場合、情報シーケンスのサイズが大幅に縮小する。ここで、Xは分割された状態に当てはまる任意の数にすることができる。
【図面の簡単な説明】
【0086】
本発明は、好ましい実施形態の詳細な説明および図面を参照することによって説明される。
【発明を実施するための形態】
【0087】
［発明の詳細な説明］
図1は、改良された双方向DRAM（ダイナミック・ランダム・アクセス・メモリ）の優先回路構成の単一セルを示す図である。メモリセルの操作には、情報を記憶するために最初にコンデンサC1を充電する必要があり、これは、従来DRAMメモリセル（図示せず）と同様の操作で実現される。
コンデンサC1の充電操作は、ポジティブまたはネガティブ、１つまたは２つの極性で、メモリトランジスタMT1、ビット線１および２、BL1、BL2で実現できる。ここで、ビット線１および２、BL1、BL2個々の電圧状態は、C1の望ましい充電バイアスに依存し、ワード線１WL1を使用する。また、隣接する複数の双方向メモリセル（図示せず）は追加のワード線、たとえばワード線２WL2を使用する。
図1は、改良された双方向DRAM（ダイナミック・ランダム・アクセス・メモリ）の優先回路構成の単一セルを示す図である。メモリセルの操作には、情報を記憶するために最初にコンデンサC1を充電する必要があり、これは、従来DRAMメモリセル（図示せず）と同様の操作で実現される。
コンデンサC1の充電操作は、ポジティブまたはネガティブ、１つまたは２つの極性で、メモリトランジスタMT1、ビット線１および２、BL1、BL2で実現できる。ここで、ビット線１および２、BL1、BL2個々の電圧状態は、C1の望ましい充電バイアスに依存し、ワード線１WL1を使用する。また、隣接する複数の双方向メモリセル（図示せず）は追加のワード線、たとえばワード線２WL2を使用する。
【0088】
好ましい実施形態の操作は、差別化された回路トポロジを有する現有DRAMおよびSRAM（スタティックランダムアクセスメモリ）記憶システムと同様なフレームワークを可能にする。具体的には、操作と回路レイアウトの類似点には、回路とその動作に対する一般的な非限定的な比較として、組織アドレスのレイアウト、ビット線ドライバの通用操作原理と機能、ワード線ドライバ操作、センスアンプ（ラッチ）の通用操作、後続のシステムおよびプロセッサとの通用相互接続、たとえば中央処理装置CPUを含む。
これは、個々のセルアドレス識別レイアウトスタイルとの類似点を含めて、充電（書込）、読取（ページング）、また「更新」と呼ばれる定期的な充電の維持によって、記憶された情報を確保および維持し、従来のDRAMと比較した場合、動作用のビット線BL2が追加される。追加されたビット線BL2は、双方向メモリシステム、またコンデンサC1の逆バイアス充電（書込操作）では、ビット線BL1、BL2間の電位の交代を可能にするために使用できる。
従来DRAMメモリセルの接地線（図示せず）の代わりに、ビット線１高電位によってビット線２BL2を充電して、コンデンサC1に負分極を適用できる。ここで、ビット線１は、低電位または接地線として機能し、充電電流をコンデンサC1を介して逆バイアスで流れる。この逆バイアスは、後続更新操作にも使用できる、また、追加的に読取操作にも使用できるが、ビット線２BL2は、読取操作のいくつかの追加の実施形態には必要ない場合がある。
これは、個々のセルアドレス識別レイアウトスタイルとの類似点を含めて、充電（書込）、読取（ページング）、また「更新」と呼ばれる定期的な充電の維持によって、記憶された情報を確保および維持し、従来のDRAMと比較した場合、動作用のビット線BL2が追加される。追加されたビット線BL2は、双方向メモリシステム、またコンデンサC1の逆バイアス充電（書込操作）では、ビット線BL1、BL2間の電位の交代を可能にするために使用できる。
従来DRAMメモリセルの接地線（図示せず）の代わりに、ビット線１高電位によってビット線２BL2を充電して、コンデンサC1に負分極を適用できる。ここで、ビット線１は、低電位または接地線として機能し、充電電流をコンデンサC1を介して逆バイアスで流れる。この逆バイアスは、後続更新操作にも使用できる、また、追加的に読取操作にも使用できるが、ビット線２BL2は、読取操作のいくつかの追加の実施形態には必要ない場合がある。
【0089】
図１での双方向メモリの操作は、単一セルの好ましい実施形態であり、単一トランジスタMT1を利用する組織実装である。また、図２は、両方で同様な操作をする２つのトランジスタMT1、MT2を利用する例示的な実施形態である。
本実施形態における操作は、最初にビット線１BL1を正電圧供給に、またビット線２BL2を負電圧供給に接続することによって実行される。
次に、図１のようにワード線１WL1をオンにすることによってトランジスタMT1をオンにして、または、図２のようにワード線１WL1をオンにすることによってトランジスタMT1・MT2をオンにして、コンデンサC1を順方向正バイアスで充電できる。または、ビット線２BL2にの正電圧供給、およびビット線１BL1にの負・低電圧供給を交互することによって、コンデンサC1を逆・負バイアスで充電できる。操作は、コンデンサC1を充電しないか、無電荷書込操作またはビット線１および・または２BL1/BL2にいる逆バイアスに介して電荷を除去することのいずれかによる無電荷状態も含める。
本実施形態における操作は、最初にビット線１BL1を正電圧供給に、またビット線２BL2を負電圧供給に接続することによって実行される。
次に、図１のようにワード線１WL1をオンにすることによってトランジスタMT1をオンにして、または、図２のようにワード線１WL1をオンにすることによってトランジスタMT1・MT2をオンにして、コンデンサC1を順方向正バイアスで充電できる。または、ビット線２BL2にの正電圧供給、およびビット線１BL1にの負・低電圧供給を交互することによって、コンデンサC1を逆・負バイアスで充電できる。操作は、コンデンサC1を充電しないか、無電荷書込操作またはビット線１および・または２BL1/BL2にいる逆バイアスに介して電荷を除去することのいずれかによる無電荷状態も含める。
【0090】
コンデンサC1に記憶された情報を読取るために複数の異なる方法および単独的な実施形態があり、いくつかの非限定的な例は図でより詳細に説明する。
【0091】
本実施形態での双方向メモリの設計は、より大きなアレイを設計する場合（後続の図でより詳細に説明する）、回路設計は単純直接的な設計構造を可能にするメリットがある。これは、読取および書込操作がビット線１BL1を正電圧供給として、ビット線２BL2を負または低電圧供給として交互に操作するために実現されており、追加の実施形態は、ビット線構成および・または極性を規則的に交互できる。
これにより、単一ワード線WL1のアクティブ化を介し、コンデンサC1の書込操作は、順方向正極性または逆方向負極性のいずれかになる。
これにより、代表的なDRAMへの主な変更は、必要な追加ビット線BL2である非常に簡単な操作を可能にし、メモリアドレスの指定は各コンデンサC1の逆充電能力を考慮に入れ、したがって、追加のアドレス指定が可能になる。アドレス指定は第二電荷状態を考慮に入れることで、メモリアレイ（図示せず）は双方向メモリの利点を開発するために操作できる。これは、以降の図でより詳細に説明する。
これにより、単一ワード線WL1のアクティブ化を介し、コンデンサC1の書込操作は、順方向正極性または逆方向負極性のいずれかになる。
これにより、代表的なDRAMへの主な変更は、必要な追加ビット線BL2である非常に簡単な操作を可能にし、メモリアドレスの指定は各コンデンサC1の逆充電能力を考慮に入れ、したがって、追加のアドレス指定が可能になる。アドレス指定は第二電荷状態を考慮に入れることで、メモリアレイ（図示せず）は双方向メモリの利点を開発するために操作できる。これは、以降の図でより詳細に説明する。
【0092】
さらに、双方向メモリの操作を行うために複数のトランジスタが使用できる場合があり、いくつかの非限定的な例を図３および図４が説明する。
図３および図４では、４つのトランジスタMT1、MT2、MT3、MT4が使用される。また図３では、２つのビット線、ビット線１BL1、ビット線２BL2、またワード線１WL1およびワード線２WL2が使用される。
図３では、ワード線１WL1またはワード線２WL2を利用して、コンデンサC1の充電を交互できる。ここで、ビット線１BL1は正、または高電位として残ることができて、また、ビット線２BL2は低電位または接地として残る場合がある。また、本実施形態におけるビット線１BL1とビット線２BL2の電位交互は必要とされない場合がある。いくつかの実施形態はメモリアレイの設計およびサイズに依存するが、ビット線１BL1とビット線２BL2間の電位交互は有益である可能性があり、したがって、本明細書で参照される。
図３および図４では、４つのトランジスタMT1、MT2、MT3、MT4が使用される。また図３では、２つのビット線、ビット線１BL1、ビット線２BL2、またワード線１WL1およびワード線２WL2が使用される。
図３では、ワード線１WL1またはワード線２WL2を利用して、コンデンサC1の充電を交互できる。ここで、ビット線１BL1は正、または高電位として残ることができて、また、ビット線２BL2は低電位または接地として残る場合がある。また、本実施形態におけるビット線１BL1とビット線２BL2の電位交互は必要とされない場合がある。いくつかの実施形態はメモリアレイの設計およびサイズに依存するが、ビット線１BL1とビット線２BL2間の電位交互は有益である可能性があり、したがって、本明細書で参照される。
【0093】
さらに、図４でのトランジスタMT1、MT2、MT3、MT4は、ドライブディレクトリ、元帳、仮想メモリシステム、または中央処理装置、メモリ管理ユニット、および・または追加ドライブシステムから直接駆動できる。また、ビット線１BL1とビット線２BL2は、書込、読取、および・または更新操作の間で極性を操作および・または交互するために使用できる。
【0094】
従来DRAMメモリ構成（図示せず）では、コンデンサ（図示せず）は、電荷累積と記憶に介して完全に情報記憶媒介として使用される。
前記コンデンサに記憶されたエネルギはスイッチ（図示せず）で制御され、装置全体で利用されることが不可能であり、またはその主な目的とした情報記憶に加えて、システムに電力を供給するためにも使用できない。前記コンデンサはまた、エネルギー記憶資産であり、開示されたシステムおよび方法において、情報およびエネルギー記憶のための二重性として機能する場合もある。
前記コンデンサに記憶されたエネルギはスイッチ（図示せず）で制御され、装置全体で利用されることが不可能であり、またはその主な目的とした情報記憶に加えて、システムに電力を供給するためにも使用できない。前記コンデンサはまた、エネルギー記憶資産であり、開示されたシステムおよび方法において、情報およびエネルギー記憶のための二重性として機能する場合もある。
【0095】
さらに、DRAMの充電および更新処理は、かなり浪費である。損失を減らすためにメモリに供給される電圧が、調整および低減される典型的なRC回路として操作される。この充電処理そのものは、供給されたエネルギーの50％を浪費にして、残った50％は情報記憶のみのために使用され、普通はそれ以上は使用せずに地面に放電する。情報処理の性質、および高速情報記憶と更新の必要上、前記コンデンサを充電するためにさらに効率的なシステム、たとえばスイッチモード電力供給を交互することは実用的ではない。前記コンデンサの記憶効率を上げるための必要充電時間は、前記コンデンサシステムでの情報記憶高速操作を妨げ、装置の操作を遅くする。したがって、このような充電システムを統合することは実用用的ではない。
【0096】
これは、このようなメモリシステムの設計および操作を動作電圧を下げることで効率を重視し、充電、および更新中でエネルギーを浪費にしないため、コンデンサの記憶能力とした電気容量を低くする。
【0097】
特定のアプリケーションに応じて、操作は管理システム（図示せず）により制御でき、予測可能な、または特定のアクション、および・または特定の電荷状態・電圧のための回路に記憶装置、双方向メモリセルC1の充電を制御する。また、前記コンデンサC1の複数の組み合わせを同時に、またはリアルタイムで順次含むことができる。また、ライブ時間でのユーザ操作や、事前に決定された状態を含む。
【0098】
本明細書で参照されるいくつかの実施形態では、管理システム（図示せず）から直接制御される一貫した継続的な操作は、指定された運用要件と情報状態を正確に満たすため、記憶装置C1の読取および・または書込操作の命令を提供できる。また、特定の応用、たとえば記憶書込とその後の更新のための所定電圧範囲を含む場合がある。
【0099】
さらに、本操作および構成は、いくつかの実施形態で使用でき、複数の双方向メモリセル（コンデンサ）C1、および・または双方向メモリアレイを操作する。ここで、たとえば、ある実施形態は、スマートフォン、コンピュータ、タブレット、ウェアラブル、サーバ、コンバータ、インバータ、コンピュータ、プロセッサなどの、数十億の個別または相互接続された双方向メモリセルで構成される電子装置で管理システム（図示せず）を利用できる。
【0100】
計算装置の操作は、装置の動作および機能を計算するために大量のメモリが必要である。本システム及び方法を利用して、メモリの充電と放電は、情報記憶に加えて、エネルギー源として同時に利用しながら達成でき、これにより、操作中のエネルギーコストを削減する。本実施形態における管理システム（図示せず）は高い複数の双方向メモリセルコンデンサC1を制御するために利用でき、充電システム（図示せず）または「撓み変換器」（図示せず）は独立してまたは共同で動作する。ここで、周波数、容量、電圧動作範囲、電流、および追加の決定要因は、各システム間で大幅に異なる場合があり、操作中で単一または複数のコンデンサC1双方向メモリセルの異なる時点を利用することができる。
【0101】
開示されたシステムおよび方法を利用するスマートフォンなどの電器の場合、消費電力およびメモリ部品サイズの大幅な削減ができる。これにより、より大量の情報記憶および向上した計算能力を含む。
これは、コンデンサC1（メモリセル）およびコンデンサの追加応用が装置全体で広く使用されるためである。たとえば、大きいメモリアレイおよび複数の他の操作およびシステム。これらのシステムの多くは、非常に非効率的なRC（抵抗ーコンデンサ）回路を利用し、開示されたシステムおよび方法は、これらの装置で浪費されるエネルギーを大幅に削減できる、また、双方向メモリセルの追加の情報記憶特性のため、より大量な情報を記憶する、および・または情報アレイのサイズは削減できてコストを減らす。
これは、コンデンサC1（メモリセル）およびコンデンサの追加応用が装置全体で広く使用されるためである。たとえば、大きいメモリアレイおよび複数の他の操作およびシステム。これらのシステムの多くは、非常に非効率的なRC（抵抗ーコンデンサ）回路を利用し、開示されたシステムおよび方法は、これらの装置で浪費されるエネルギーを大幅に削減できる、また、双方向メモリセルの追加の情報記憶特性のため、より大量な情報を記憶する、および・または情報アレイのサイズは削減できてコストを減らす。
【0102】
システムおよび方法は複数のメモリセルを利用でき、極めて高い量の複数を含む場合がある。
たとえば、メモリバンクの場合、一つの例としてのトランジスタMT1は、充電、放電、書込、読取および・または更新命令を含むいくつかのシステムの間で実行可能な操作のために、何十億のコンデンサC1を制御する。
たとえば、メモリバンクの場合、一つの例としてのトランジスタMT1は、充電、放電、書込、読取および・または更新命令を含むいくつかのシステムの間で実行可能な操作のために、何十億のコンデンサC1を制御する。
【0103】
開示されたシステムおよび方法やいくつかの実施形態において、撓み変換器などの充電システムを含むことは非常に有益であり、可能な実施形態として参照される。
【0104】
図３と４は、電子メモリシステムのために利用された双方向メモリセル装置の実施形態の図である。
装置のこれらの図と設計は、双方向に充電、更新、検索、および情報の処理を可能にするためのものである。
装置のこれらの図と設計は、双方向に充電、更新、検索、および情報の処理を可能にするためのものである。
【0105】
これらの回路設計は、この例での組み合わせのための４つの別々のトランジスタの選択を可能にする。また、本操作の非限定的な例MT1、MT3は、コンデンサC1を正バイアスで書き込み（充電）、このバイアスには、コンデンサC1からの情報の充電、更新、および・または検索が含まれる。このバイアスは、本非限定的な例では、本実施形態でのビット線１BL1は正電圧供給に接続され、また、ビット線２BL2は負電圧供給に接続されるためである。
【0106】
充電操作のためにトランジスタMT2、MT4を選択するとき、充電、更新、および・またはコンデンサC1からの情報検索のための書込操作は、したがって、負バイアスになる。このバイアスは、この逆方向操作では、ビット線１BL1は負電圧供給に接続され、また、ビット線２BL2は正電圧供給および・または本非限定的な例で使用される電圧差に接続されるためである。
また、追加の実施形態では、構成要素の異なる組み合わせ配置および・またはビット線極性を利用してコンデンサC1を充電し、および・または前記操作配置の例とは逆に操作する。これに、定期的に向きを変え、および・または読取ラインとして動作するために、さらにビット線１と２BL1、BL2を含み、および・または要求するのである。また、読取操作の前および中のビット線BL1、BL2のプリチャージも含まれる場合がある。
また、追加の実施形態では、構成要素の異なる組み合わせ配置および・またはビット線極性を利用してコンデンサC1を充電し、および・または前記操作配置の例とは逆に操作する。これに、定期的に向きを変え、および・または読取ラインとして動作するために、さらにビット線１と２BL1、BL2を含み、および・または要求するのである。また、読取操作の前および中のビット線BL1、BL2のプリチャージも含まれる場合がある。
【0107】
開示された図のいずれかの装置は、任意の数の管理システム（図示せず）および技術（図示せず）によって接続また制御できて、また、システムコントローラ（図示せず）および・またはマイクロコントローラ（図示せず）および・または中央処理装置「CPU」が含まれる場合がある。装置は、手動で、手動、自動、コンピュータコードまたはスクリプト、組み込みシステム、または人工知能によって制御でき、装置の命令を制御して、回路に接続し、また、MT1、MT2、MT3、MT4に加えて、複数および多数の異なるスイッチング装置やトランジスタを利用し、また、インターフェース、電流および極性制御装置を含めて、異なるスイッチング装置および・またはコンデンサC1I静電記憶装置の配置を含む場合もある。ここで、１つの好ましい実施形態は、改良されたダイナミックランダムアクセスメモリ（DRAM）構成であり、装置をコンピュータ、情報処理、および電子装置に統合し、有益な操作を可能になるために構成される。回路は、単一回路からの電源を利用し、個別の絶縁電源（図示せず）で動作できる。
【0108】
各静電記憶装置C1の入力および出力は、個別の出力スイッチMT1、MT2、MT3、MT4または単一スイッチ、および・またはリレー（図示せず）かどうか、および・またはトランジスタ、トランジスタMT1、MT2、MT3、MT4かどうか、に接続でき、 また、電子制御スイッチングおよび・または電流制御装置用の様々なタイプまたはスタイルである複数のリレーポールを含む場合があり、
組み込み、および・またはプラグインシステム、および・またはスレーブシステム、装置、および・または回路の非限定的な例では、全体または一部のスイッチがCPU（図示せず）で制御され、または既存のCPU（図示せず）とペアする。
組み込み、および・またはプラグインシステム、および・またはスレーブシステム、装置、および・または回路の非限定的な例では、全体または一部のスイッチがCPU（図示せず）で制御され、または既存のCPU（図示せず）とペアする。
【0109】
CPU（図示せず）は、システムコントローラ（図示せず）に信号をリレーおよび・またはトランジスタMT1、MT2、MT3、MT4、および・またはスイッチに送信することを指示する管理システム（図示せず）、コンピュータコードまたはスクリプト、組み込みシステム、または人工知能に制御でき、電源制御装置および・または管理システム（図示せず）に接続する場合がある。
【0110】
装置は、電力変換回路および・またはシステム（図示せず）、充電ブースターや変換器、および・または乗算器および・またはブック変換器、および・またはフライバック変換器、および・または共振変換器、および・またはスイッチモード電源、および・または制御回路に接続できて、典型的なDRAMメモリ回路操作である直接接地の代わりに、ロード（図示せず）および・または他の記憶装置（図示せず）に電流を提供することがあり、使用可能な工作を創造する。
【0111】
追加の実施形態では、変換器（図示せず）の後の電流は帰還回路を作るために回路にループバックして、変換器回路（図示せず）の後で接続でき、電荷を得る電源側の記憶装置C1に接続でき、また、定格電流を確保するために高電圧状態に変換できる。コンデンサC1は、正極性、および・または負極性構成のいずれかに接続できて、これはまた、追加の複数の記憶装置C1、電力変換器、および・またはインバータまたはその両方（図示せず）、および・または電流制御装置（図示せず）を含むこともある。
【0112】
いくつかの実施形態では、コンデンサC1は充電される前、正電力線に正フィードバックが入るので、例示された実施形態である。そこで、変換器が必要な場合があり、変換器の電圧状態（図示せず）は、電力線電圧で、および/または電力線電圧以上にして、連続的に定格電流を確保する。
【0113】
さらに、いくつかの実施形態では、装置は、管理システム（図示せず）を装置の部品として利用できて、様々な機能を制御する。また、それらの機能のいくつかは、次の非限定的な例の１つまたは１つ以上を含めることがある。電子操作部品全体またはいくつかの操作、トランジスタMT1、MT2、MT3、MT4で、静電記憶装置C1の個別または複合なアレンジメントの充電および・または接続および・または切断である。それは、記憶装置コンタクト、接触点、および・または接続、電力を調整するための電力調整方法、メモリ部、検索を開始するための検索開始方法、磁場データおよび・または電力データを得るための測定データ取得方法、測定される磁場データ、能源および・または磁場の値、および・またはコンデンサや静電記憶装置C1のデータ、および・または双方向メモリセルのデータを含み、電流電荷状態、極性、バイアス、電圧レベル、アドレス、位置、方向、更新シーケンスおよび・または率を含むがこれらに限定されない。
【0114】
電源から出力される電力に関連する情報を表現する電力量データ、および・または静電記憶装置C1の上または後、および・または記憶装置C1メモリセル、構造、および・または格子。
電力変換器（図示せず）に必要な操作は、管理システム（図示せず）によって使用され、および・または静電記憶装置C1、および・または異なる回路電力線、および・または能源でエネルギーを記憶するために使用される。
電力変換器（図示せず）に必要な操作は、管理システム（図示せず）によって使用され、および・または静電記憶装置C1、および・または異なる回路電力線、および・または能源でエネルギーを記憶するために使用される。
【0115】
また、それらの機能は、磁場データと電力データの間で電圧および電流出力を含む目標値を維持する関係式を導出するための導出手段、および・または双方向メモリ記憶装置C1の電位状態、および・またはフィードバック電圧状態を含む。異常状態監視機能は能源、記憶装置C1、または任意のスイッチング装置MT1、MT2、MT3、MT4、能源の変化および・または変換（図示せず）、および・または管理された回路は異常状態にあるかとうかを判定する方法を含む。
【0116】
検索機能、および検索手順、選択のための選択方法、また、決定の結果に応じる。
異常状態判定方法、異常能源、磁場、蓄電装置、コンデンサおよび・または双方向メモリセルC1および・または記憶装置、スイッチング装置MT1、MT2、MT3、MT4、管理回路、変換器および・またはインバーター（図示せず）のための管理手順である。
異常状態判定方法、異常能源、磁場、蓄電装置、コンデンサおよび・または双方向メモリセルC1および・または記憶装置、スイッチング装置MT1、MT2、MT3、MT4、管理回路、変換器および・またはインバーター（図示せず）のための管理手順である。
【0117】
いくつかの実施形態では、管理システム（図示せず）は電子回路を管理するために必要であり、次に、１つのトランジスタまたはトランジスタMT1、MT2、MT3、MT4の組み合わせ、および静電記憶装置および・または双方向メモリセルC1を電流および・または接続電源にスイッチする。次に、収集した電荷を静電記憶装置および・または双方向メモリセルC1に保存して、同時に、出力電力を変換および調整し、および・または電流を電源にフィードバックし、静電記憶装置および・または双方向メモリセルC1に流す。次に、１つのスイッチ、またはスイッチMT1、MT2、MT3、MT4によって、収集装置C1を回路方向にスイッチし、その現任務および・または操作状態が変化し、および・または回路から切断する。次に、記憶装置および・または双方向メモリセルC1は、完成または部分放電として収集された電荷を放電できて、さらに、典型的なDRAMメモリセルとして動作し、その操作は定期的な更新を必要とし、情報を記憶させプロセッサで利用する。
【0118】
電流および・または電圧測定や維持装置（図示せず）は、回路の一部として使用できて、非限定的な例として、オペアンプ、コンパレータ、ラッチ（センスアンプ）、バッファ、レジスタ、デコーダ、コーダ、キャシューメモリおよび・またはメモリバス、スイッチMT1、MT2、MT3、MT4、蓄電池および・または電子記憶装置を含み、および・または好ましいコンデンサおよび・または双方向メモリセルC1を含む。いくつかの実施形態は回路コントローラ（図示せず）を利用し、たとえば、非限定的な例として、パルス幅変調「PWM」を利用する。いくつかの実施形態では、簡易化した管理システム（図示せず）は有益である。いくつかの実施形態では、電流発振器および・またはタイマー（図示せず）、時計、コンパレータ（図示せず）、オペアンプ（図示せず）、ディケードカウンタ（図示せず）の代わりに、管理システムを利用しながらトランジスタMT1、MT2、MT3、MT4、とコンデンサC1のスイッチングを制御する。
【0119】
管理システム（図示せず）は大部分の実施形態では好ましく、最適なシステムパフォーマンス、精度、双方向メモリ操作、および効率を確保する。情報を指令割り付け、記憶アドレス指示、記憶、再現（ページング）、および操作特徴と所定目標値範囲を含める情報処理のための通信および解釈が可能になる。これはまた、出力特徴、出力電源データ組み合わせ配置、集団とモジュールの組み合わせデータ、ループ回路および・またはフィードバック値と、デューティサイクル最適化式を含む放電関係情報も含む。
【0120】
管理システム（図示せず）は、また、学習効果や人工知能を取り込み、それらの解釈は中央処理装置CPU（図示せず）によって、解釈できて、指令をシステムコントローラ（図示せず）に送信し、また、命令信号をアクティブスイッチングトランジスタMT1、MT2、MT3、MT4、および制御システムと部品に送信でき、記憶装置および・または双方向メモリセルC1、再充電/更新特徴、出力特徴、フィードバック特徴、変換器デューティサイクルやスイッチング頻度、記憶選択および・または操作、ワード線選択および・または操作、ビット線選択および・または操作、回路選択および・または操作など、様々なサブシステムと装置機能を含むシステム操作の所定や指示された操作目標値を制御できる。
【0121】
図５は複数の双方向相互接続メモリセルを示す図であり、機能ブロック図と見なすことができる。
ここで、それらの通用機能のため、または、特定なブロックの動作を付与するために使用できる装置回路のため、回路および部品はシステムのブロックとみなす。これらのブロックは、デバイスの操作可能な構成内で省略、結合、または置換することができ、開示の対象範囲内で操作を促進し、また、図５は好ましい回路構成および実施形態として構成される。本実施形態では、複数の双方向相互接続メモリセルの使用は、トランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9を利用するコンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9の操作を可能にし、ワード線WL1、WL2、WL3、とビット線BL1、BL2、BL3、BL4によってさらに操作できる相互接続マトリックスを作る。
ここで、それらの通用機能のため、または、特定なブロックの動作を付与するために使用できる装置回路のため、回路および部品はシステムのブロックとみなす。これらのブロックは、デバイスの操作可能な構成内で省略、結合、または置換することができ、開示の対象範囲内で操作を促進し、また、図５は好ましい回路構成および実施形態として構成される。本実施形態では、複数の双方向相互接続メモリセルの使用は、トランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9を利用するコンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9の操作を可能にし、ワード線WL1、WL2、WL3、とビット線BL1、BL2、BL3、BL4によってさらに操作できる相互接続マトリックスを作る。
【0122】
この非限定的な例では、回路のレイアウトは記憶DRAMアドレススケマティックとして設計され、複数の相互接続メモリセルとして操作され、相互接続フレームワークに独立的に動作する。これにより、操作特徴を各独立システムに固有の要件を満たすために正確に調整できる。これは、電圧は異なる電位で操作できる場合で特に有益である。すなわち、必要な動作電圧は異なり、または、各独立システムおよび・またはメモリアレイに比べて異なる状態にある。たとえば、個々のメモリセルを充電、および・またはコンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9を同時に充電するとき、双方向DRAMは2Vで動作できる。双方向メモリセルを直列配置で充電する場合、前期動作充電（書込）電圧を増加する必要があり、たとえば、3つの前記コンデンサを同時に充電する場合には6Vまで増加する。したがって、各前記コンデンサは2Vの電荷を維持し、ある実施形態は複数のコンデンサおよび・または双方向メモリセルを同時に充電する際に、バランス回路を要求する場合がある。
【0123】
本操作は、複数のコンデンサを同時に充電できる。たとえば、任意のコンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9の組み合わせを単一操作に、MT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、から選んだ異なるトランジスタの組み合わせおよび複数を利用することで。本実施形態では、任意の前記トランジスタの特定な組み合わせをオンすることは極めて有益であり、本操作を利用して、複数書込操作は単一の書込操作によって達成できるため、処理速度を増加でき、更新時間の割り当ておよび結果として遅延を減らす。
【0124】
たとえば、装置の通常操作の間、プロセッサは情報バイトの処理を許可して、６４－ビットプロセッサを利用し、1バイトは命令割り当てのために予約される。すなわち、サイクルごとに56ビットを処理でき、ギガヘルツなど極めて高いクロック周波数で動作し、しかしながら、電流クロック周波数は5GHzに制限される。本操作では、物理メモリを利用できて、仮想メモリと組み合わせて完全的にメモリシステムを開発できる。したがって、本操作の目的のために、CPUは複数の物理アドレスを認識する必要はなく、代わりに、任意の複数の双方向メモリセルで直列に構成され、単一の物理メモリアドレスおよび複数を認識する。
【0125】
このあいまいな層は、開示された双方向メモリシステムおよび方法を使用することによって、仮想メモリ（非限定的な例として）を開発する能力を可能にし、複数の相互接続メモリセルを同時にエンコードする。56ビットを処理するプロセッサの例では、複数のアドレスを処理して指定するために、個別なセルを書き込みまたは読み取る。ここで、仮想アドレスは複数の相互接続コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9、の任意の組み合わせ、および・またはメモリアレイでの任意の複数を反映するために設計される場合、MT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、またはメモリアレイの任意の複数から特定のトランジスタを指定することによって、直列充電構成および適切な電圧を提供することを可能にし、単一の書込および・または更新動作によるコンデンサグループC1、C2、C3、C4、C5、C6、C7、C8、C9または複数を充電できる。このコンデンサグループは、あとで読取操作のために個別にアクセスできる。したがって、定義された時間の間でより多くの動作が行われて、処理速度を増加できる。これはさらに指定された更新操作の間で利用できる。
【0126】
これは、情報の転移および普及のために追加実施形態で利用できる。たとえば、情報はコンピュータ（図示せず）間で共有される。第一のコンピュータ（図示せず）はメモリ書込プログラムを含む情報セットを提供する。このプログラムは、直列シーケンシャルコンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9および複数を利用して望んだ情報をメモリに書き込む指令をふくめて、双方向メモリフレームワークを充電し、情報をメモリに迅速な速度で記憶されることを可能にする。
また、プロセッサは、物理および・または仮想アドレスから情報を読み取る間、複数ビットは相互接続構造によって同時にメモリで書き込まれることを認識しない。本操作は、単一のツートランジスタ設置MT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9または複数によって、いくつかのシーケンシャルコンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9、または複数を使用でき、直列および・またはクロスカップルアドレスを利用できる。
また、プロセッサは、物理および・または仮想アドレスから情報を読み取る間、複数ビットは相互接続構造によって同時にメモリで書き込まれることを認識しない。本操作は、単一のツートランジスタ設置MT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9または複数によって、いくつかのシーケンシャルコンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9、または複数を使用でき、直列および・またはクロスカップルアドレスを利用できる。
【0127】
代表的な3次元構造配置として参照される装置、および・または本開示の好ましい実施形態として平面積層構造があり、多くの独立動作、相互接続双方向メモリシステムおよび回路の応用および操作である。統合および操作方法は双方向メモリ技術を、電子装置に含まれる多くのシステムおよび操作回路で利用することを可能にする。改善された情報記憶を提供する能力は、装置の操作に悪影響を与えないことによって、実際的に導入可能であり、極めて有益である。さらに、行と列セレクタ、ブロックセレクタを含めるワード線ドライバおよび・またはドライバ回路は、ワード線WL1、WL2、WL3に接続する。また、ビット線BL1、BL2、BL3、BL4に接続するのは、ビット線極性と電位を変更できるビット線ドライバ、センスアンプ、差別化要因、論理回路、変換回路、定義可能な変換回路、制約付き変換回路、後続で組み合わせた定義可能な変換回路、および通用プロセッサを含める異なる回路で、また、行と列セレクタ、ブロックセレクタ、バッファ、キャッシュメモリ、および中央処理装置「CPU」を含めるコンピュータ回路を含む。また、双方向メモリの実施形態は、書込アクセスによるデータを記憶し、また読取アクセスによる記憶されたデータを取り戻すことができる双方向メモリセルのアレイを含む。
【0128】
双方向メモリアレイを操作するため、バンク、行、および列を選択することによって、読取操作または書込操作のいずれかの間で双方向セルを選択する。選択されるバンク、行、および列は、バイナリコードによって決定する。１つの非限定的な例として、アドレスは、書込および読取操作を制御する16－ビットバイナリコードで構成される。特に、16－ビットバイナリは、２つの別々の8－ビットバイナリコードで構成され、１つは行を選択し、またもう１つは列であり、さらに行デコーダと列デコーダとホストバスに結合される。各8－ビットコードに応じて、行デコーダは2つの出力を生成でき、最大256の異なるアドレスパターンを許可する。また、列デコーダは2つの別の出力を生成でき、256行と256列から、選択可能なメモリセルを組み合わせたマトリックスを可能にする。
【0129】
双方向メモリセルアドレスは、いくつかの可能なスキームを介して定義および割り当てが可能である。１つの可能な非限定的な例は、後続でメモリセルを正と負電荷状態両方で、隣接する、および・または独立のアドレス、および・またはシーケンシャルメモリセルアドレス識別スキームおよび構成として識別することによって、既存のDRAMメモリ構造の構造と一貫性を維持する。もう１つの非限定的な例は、メモリセルを従来アドレスフレームワークの中で指定することを含めて、双方向メモリセルで負電荷を識別することは、逆または負アドレス（－）として指定され、結果として、既存のアドレス指定フレームワークを使用した正確なアドレス指定ができ、また、極性記号を使用してセル極性を参照する。これは、アドレス指定の好ましい実施形態であり、単純直接な正方向操作を、既存のコードアドレス指定可能な構築を維持しながら、行と列デコーダを利用できる。いくつか可能なアドレススキームはあるが、それらのスキームは、開示された方法で参考にされた範囲と目的から離れず、結果として、本明細書の実施形態の可能な文字および・または特徴として請求する。
【0130】
本回路は、９つの相互接続セルを含むメモリシステムおよび・またはアレイの基本設計をレイアウトして、さらに3次元的、または、いくつかの実施形態では、各相互接続アレイは１つまたは１層の一部を構成する平面構築にできる。さらに、相互接続アレイは、積み重ねられるか、順番に階層化され、各アレイは任意の複数の層または積重またはアレイを含めて任意の相互接続セルを含む。
【0131】
さらに、前記DRAM従来技術スキームにおいて、双方向メモリセルを読み取る操作は破壊的であり、読取操作の間でコンデンサは通常で再充電操作を要求する。単純性のために、本回路配置は図から省略して、開示されたシステムおよび方法で本操作は２つのビット線によって達成することを参考にする。非限定的な例として、ビット線１BL1とビット線２BL2では、各ビット線BL1、BL2の極性は、コンデンサC1の再充電操作のバイアスに依存する。また、ワード線の非限定的な例として、ワード線１WL1はトランジスタおよびコンデンサをアクティブ化する。たとえば、非限定的な例として、トランジスタMT1およびコンデンサC1である。
【0132】
図６は、双方向メモリセルのために、独立の追加ビット線BL1、BL2、BL3、BL4、BL5、BL6を利用する装置の実施形態である。個別のビット線は、寄生容量が複数の双方向メモリセル（コンデンサ）C1、C2、C3、C4、C5、C6、C7、C8、C9または複数の操作を影響する実施形態では極めて有益であり、並列または順次動作する。ここでは、セルの間で個別のビット線を使用することは個々のメモリアレイセルの独立を可能にする。たとえば、複数のプロセッサはメモリセル情報に同時にアクセスして、図５で参照される接合線を利用する場合、競合が発生する可能性がある。たとえば、トランジスタの組み合わせMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9または複数を利用して、逆分極によって同ビット線に介してメモリセルを充電するさいに、ワード線WL 1、WL2、WL3によってアクセスされる物理メモリアドレスに応じて、特定の垂直または水平メモリの行または列を同時に操作することが不可能になる場合がある。したがって、とある実施形態では、追加のビット線BL4、BL5、BL6または複数を組み込んだ個々の双方向メモリセルの分離が好ましい。
【0133】
ちなみに、いくつかの実施形態はドライブのディレクトリまたはディレクトリを利用し、仮想ディレクトリとして存在する。つまり、その特定のディレクトリは元帳であり、物理分離回路またはシステムではない。元帳は仮想メモリシステムに同等に動作する場合、これは使用と操作の簡単性に極めて有益である。そこで、情報は後の参照と使用のためにレコードして記憶され、プログラムの物理記憶を割り当てでき、元帳から参照され、元帳にレコードする。この仮想ディレクトリ操作の参照は、１つの例として含めるが、可能なメモリ管理操作および仮想メモリの範囲を制限するためではない。ここで、実施形態の説明はいくつかの可能な実装、操作システムおよび実施形態のためのものである。
【0134】
また、追加の実施形態は複雑な読取および書込アドレス設計を含めることができ、単一、または複数のアレイ全体で複数の充電操作を制御する複数のトランジスタを操作する。これは、迅速な速度で情報をエンコードする場合には極めて有益である。たとえば、複数の双方向メモリセルの間で複数のコンデンサを同時に書き込むことで、通常は多くの個別のシーケンスを必要とする書込操作を、単一、または削減された量の書込操作で実行する。
【0135】
図7は装置の例示された実施形態であり、そこで、双方向メモリセルは、メモリセルごとに２つのトランジスタおよび１つのコンデンサの組み合わせを利用するように設計された双方向メモリセルの相互接続マトリックスを持つものである。
本実施形態では、メモリセルMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18ごとに、または複数で2つのトランジスタを使用して、複数の双方向メモリセル、コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9または複数のより複雑な充電（書込）操作を可能にする。ある実施形態での回路設計は、トランジスタMT2、MT4、MT6、MT8、MT10、MT12、MT14、MT16、MT18、または複数のトランジスタをプルアップトランジスタとして利用でき、トランジスタMT1、MT3、MT5、MT7、MT9、MT11、MT13、MT15、MT17、複数、または複数のトランジスタをブルダウントランジスタとして利用する。
前記セットのトランジスタは、変換または双方向的な場合があり、しかしながら、追加実施形態で、それらは直列および並列の両方の組み合わせでコンデンサの相互充電を可能にするために利用できる。
これは、ビット線BL1、BL2、BL3、BL4、または複数の電位を定義すること、また、ワード線WL1、WL2、WL3または複数の充電によってセルを選択することによって達成されるのである。
図５に開示されるように、これは、単一動作で複数の書込操作を達成するのに非常に有益である。また、メモリに書込指令を提供し、より速い情報転送を可能にする。ここで、情報をメモリに書き込むプロセスに必要な順次操作が少なくなる。
本実施形態では、メモリセルMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18ごとに、または複数で2つのトランジスタを使用して、複数の双方向メモリセル、コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9または複数のより複雑な充電（書込）操作を可能にする。ある実施形態での回路設計は、トランジスタMT2、MT4、MT6、MT8、MT10、MT12、MT14、MT16、MT18、または複数のトランジスタをプルアップトランジスタとして利用でき、トランジスタMT1、MT3、MT5、MT7、MT9、MT11、MT13、MT15、MT17、複数、または複数のトランジスタをブルダウントランジスタとして利用する。
前記セットのトランジスタは、変換または双方向的な場合があり、しかしながら、追加実施形態で、それらは直列および並列の両方の組み合わせでコンデンサの相互充電を可能にするために利用できる。
これは、ビット線BL1、BL2、BL3、BL4、または複数の電位を定義すること、また、ワード線WL1、WL2、WL3または複数の充電によってセルを選択することによって達成されるのである。
図５に開示されるように、これは、単一動作で複数の書込操作を達成するのに非常に有益である。また、メモリに書込指令を提供し、より速い情報転送を可能にする。ここで、情報をメモリに書き込むプロセスに必要な順次操作が少なくなる。
【0136】
図８は、双方向メモリセルのために個別のビット線を利用する装置の実施形態であり、メモリセルごとに２つのトランジスタと１つのコンデンサ、および追加の個別のビット線を利用して設計される。
別個のビット線は、寄生容量が並列または順次動作する複数の双方向メモリセルの操作に影響する実施形態では、極めて有益である。ここでは、セルの間で別個のビット線を使用することは個々のメモリアレイセルの独立を可能にする。
たとえば、複数のプロセッサは同時にメモリセルの情報にアクセスする。本実施形態では、メモリセルMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18ごとにまたは複数の2つのトランジスタを使用することは、複数の双方向メモリセル、コンデンサ C1、C2、C3、C4、C5、C6、C7、C8、C9または複数でのより複雑な充電（書込）操作を可能にするためである。ある実施形態での回路設計は、トランジスタMT2、MT4、MT6、MT8、MT10、MT12、MT14、MT16、MT18、または複数のトランジスタをプルアップトランジスタとして利用できて、トランジスタMT1、MT3、MT5、MT7、MT9、MT11、MT13、MT15、MT17、複数、または複数のトランジスタをブルダウントランジスタとして利用する。
前記セットのトランジスタは、変換可能または双方向的な場合があり、しかしながら、追加実施形態で、それらは、特定の電流通路を制御および任意特定または複数の前記コンデンサまたは複数を制限し、伝導直列および並列の両方の組み合わせでコンデンサの相互充電を可能にするために利用できる。これは、ビット線BL1、BL2、BL3、BL4、BL5、BL6 または複数の電位を定義すること、また、ワード線WL1、WL2、WL3または複数の充電によってセルを選択することによって達成される。
図５で開示されるように、これは、単一動作で複数の書込操作を達成ことに非常に有益である。また、メモリに書込指令を提供してより速い情報転送を可能にする。ここで、情報をメモリに書き込むプロセスに必要な順次操作が少なくなる。
別個のビット線は、寄生容量が並列または順次動作する複数の双方向メモリセルの操作に影響する実施形態では、極めて有益である。ここでは、セルの間で別個のビット線を使用することは個々のメモリアレイセルの独立を可能にする。
たとえば、複数のプロセッサは同時にメモリセルの情報にアクセスする。本実施形態では、メモリセルMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18ごとにまたは複数の2つのトランジスタを使用することは、複数の双方向メモリセル、コンデンサ C1、C2、C3、C4、C5、C6、C7、C8、C9または複数でのより複雑な充電（書込）操作を可能にするためである。ある実施形態での回路設計は、トランジスタMT2、MT4、MT6、MT8、MT10、MT12、MT14、MT16、MT18、または複数のトランジスタをプルアップトランジスタとして利用できて、トランジスタMT1、MT3、MT5、MT7、MT9、MT11、MT13、MT15、MT17、複数、または複数のトランジスタをブルダウントランジスタとして利用する。
前記セットのトランジスタは、変換可能または双方向的な場合があり、しかしながら、追加実施形態で、それらは、特定の電流通路を制御および任意特定または複数の前記コンデンサまたは複数を制限し、伝導直列および並列の両方の組み合わせでコンデンサの相互充電を可能にするために利用できる。これは、ビット線BL1、BL2、BL3、BL4、BL5、BL6 または複数の電位を定義すること、また、ワード線WL1、WL2、WL3または複数の充電によってセルを選択することによって達成される。
図５で開示されるように、これは、単一動作で複数の書込操作を達成ことに非常に有益である。また、メモリに書込指令を提供してより速い情報転送を可能にする。ここで、情報をメモリに書き込むプロセスに必要な順次操作が少なくなる。
【0137】
読取操作の１つの方法は、両方のビット線を特定のおよび・または同様の電圧にプリチャージし、異なるトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18の配置をオンにする。これは、単一または複数の前記トランジスタを同時に含み、ワード線WL1、WL2、WL3に逆電圧極性を適用することが必要であり、ビット線BL1、BL2、BL3、BL4、BL5、BL6のセットに電圧が増加または減少した場合、コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9の電荷状態を決定できる。
さらに、これは、個別のトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9をアクティブ化することによって達成でき、ワード線WL 1、WL2、WL3に逆電荷を適用することが必要であり、コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9から読み取られた電荷を基準電圧と比べる。
ここで、本個別の読取操作は、すべてまたは一部のトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18を使用し順次実行でき、電荷状態と極性を決定する。
さらに、これは、個別のトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9をアクティブ化することによって達成でき、ワード線WL 1、WL2、WL3に逆電荷を適用することが必要であり、コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9から読み取られた電荷を基準電圧と比べる。
ここで、本個別の読取操作は、すべてまたは一部のトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18を使用し順次実行でき、電荷状態と極性を決定する。
【0138】
また、好ましい本実施形態で開示される双方向メモリセルの設計は、より大きなアレイ（この後の図で詳しく説明する）を設計する場合に有益であり、回路設計は単純直接の設計構造を可能にする。
したがって、単一ワード線WL1、WL2、WL3およびビット線 BL1、BL2、BL3、BL4、BL5、BL6のセットによって、コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9の書込操作は順方向正極性または逆方向負極性のいずれかである。これは、従来SRAM書込操作と非常に似ている非常に直接的な操作を可能にする。
主な変更点は、垂直プレーン操作で必要な追加のワード線（図示せず）、また各コンデンサC1、C2、C3、C4、C5、C6、C7,C8、C9の追加の逆充電能力を考慮に入るアドレス指定である。アドレス指定は第二電荷状態またワード線アドレス指定を考慮に入れることを確保することによって、メモリアレイは双方向メモリの利点を開発するために操作できる。これは、後の図でさらに論じる。
したがって、単一ワード線WL1、WL2、WL3およびビット線 BL1、BL2、BL3、BL4、BL5、BL6のセットによって、コンデンサC1、C2、C3、C4、C5、C6、C7、C8、C9の書込操作は順方向正極性または逆方向負極性のいずれかである。これは、従来SRAM書込操作と非常に似ている非常に直接的な操作を可能にする。
主な変更点は、垂直プレーン操作で必要な追加のワード線（図示せず）、また各コンデンサC1、C2、C3、C4、C5、C6、C7,C8、C9の追加の逆充電能力を考慮に入るアドレス指定である。アドレス指定は第二電荷状態またワード線アドレス指定を考慮に入れることを確保することによって、メモリアレイは双方向メモリの利点を開発するために操作できる。これは、後の図でさらに論じる。
【0139】
図９は複数の双方向相互接続メモリセルを示す図であり、機能ブロック図として見なすことができ、その回路と部品はそれらの通用機能、または特定のブロックのアクションを与える装置のため、システムのブロックとして見なすことができる。
これらのブロックは装置の操作可能な構成内で省略、結合、または置換して、開示の対象範囲内で操作を促進できる。また、図9はEEPROM「読取専用メモリ」の例示的な実施形態として構成される。本実施形態では、複数の双方向相互接続メモリセルはトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18のような方法で操作でき、相互接続マトリックスを形成して、さらに、ワード線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9とビット線BL1、BL2、BL3、BL4で操作可能である。
これらのブロックは装置の操作可能な構成内で省略、結合、または置換して、開示の対象範囲内で操作を促進できる。また、図9はEEPROM「読取専用メモリ」の例示的な実施形態として構成される。本実施形態では、複数の双方向相互接続メモリセルはトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18のような方法で操作でき、相互接続マトリックスを形成して、さらに、ワード線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9とビット線BL1、BL2、BL3、BL4で操作可能である。
【0140】
また、装置の操作は、書き換え可能なROMまたは書き換え不可能なROMとして操作および・または構築されて、非限定的な例として、マスクROM、プログラマブルROM（PROMS）、消去可能プログラマブルROM（EPROM）、電気的消去可能プログラマブルROM（EEPROM）、電気的変更可能プログラマブルROM（EAPROM）、フラッシュ電気的消去可能プログラマブルROMメモリ（EEPROM）を含むいくつかの典型的なROMタイプを含めて、可能な実施形態として本明細書で参照される。
【0141】
本レイアウト設計で、最初の充電処理はいくつかの方法で達成できる。
非限定的な例として、ビット線BL1、BL2、BL3、BL4は特定の電圧によってアクティブ化され、ワード線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9も特定な電圧によってアクティブにされる。
充電されたワード線WL2、WL3、WL5、WL6、WL8、WL9は、一般的に高電位を持ち、装置を永久または非永久に固定的なオンまたはオフ状態でエンコードする。これは、双方向メモリセル内で記憶された情報を判定できる。
本非限定的な例で、それは２つのトランジスタで構成される。
非限定的な例として、ビット線BL1、BL2、BL3、BL4は特定の電圧によってアクティブ化され、ワード線WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9も特定な電圧によってアクティブにされる。
充電されたワード線WL2、WL3、WL5、WL6、WL8、WL9は、一般的に高電位を持ち、装置を永久または非永久に固定的なオンまたはオフ状態でエンコードする。これは、双方向メモリセル内で記憶された情報を判定できる。
本非限定的な例で、それは２つのトランジスタで構成される。
【0142】
各トランジスタは１つのビット線と２つのワード線、接地線および低電位、または電圧源と高電位のいずれかに接続する。本設計で、トランジスタMT1をワード線1WL 1 とビット線BL1 によってトランジスタをオンにすることに介して、トランジスタの接地線を利用してビット線 BL1 の電圧を読取操作の間で引き下げ、明確に定義可能な第一状態を可能にする。
また、本設計で、高電位または電源に接続されるワード線１WL1とビット線１BL1によって、トランジスタMT2を使用して、ビット線１ BL1の電位を読取操作の間で引き上げ、明確に定義可能な第二状態を可能にする。最後で、トランジスタ MT1やMT2を使わず、それらを初期化やエンコードせず、明確に定義可能な第３状態を可能にする。
また、ワード線１WL1とビット線BL1によって、読取操作の間でビット線１BL1 の電位を維持する。
好ましい実施形態で、読取操作の間のビット線１BL1 での電位状態は、トランジスタMT2の入力源電位の半分である。
また、本設計で、高電位または電源に接続されるワード線１WL1とビット線１BL1によって、トランジスタMT2を使用して、ビット線１ BL1の電位を読取操作の間で引き上げ、明確に定義可能な第二状態を可能にする。最後で、トランジスタ MT1やMT2を使わず、それらを初期化やエンコードせず、明確に定義可能な第３状態を可能にする。
また、ワード線１WL1とビット線BL1によって、読取操作の間でビット線１BL1 の電位を維持する。
好ましい実施形態で、読取操作の間のビット線１BL1 での電位状態は、トランジスタMT2の入力源電位の半分である。
【0143】
本双方向メモリセルの例示された実施形態の操作は、トランジスタをエンコードして情報を記憶する。これは、目標極性または電源バイアスによって高電位を利用し、MT1やMT2または複数のいずれか特定のトランジスタエンコード（書込）をすることによって達成される。
書込ワード線WL2やWL3を使用して、トランジスタMT1やMT2目標極性または電源バイアスによってエンコードする。
ここで、整流ダイオードは、高電位をワード線１WL1（MT1、MT2、MT7、MT8、MT13、MT14）に沿って他のトランジスタをエンコードすることを阻止する。読取操作は、特定の双方向メモリセルのためであり、ワード線１WL1を利用することによって達成し、トランジスタMT1とMT2のゲート電極への電流を供給する。
ここで、ビット線１BL1は、トランジスタMT1の低電位とトランジスタMT2の高電位の間にいる公称電圧に充電され、ビット線１BL1は読取操作の間で３つの状態の１つを想定する。ビット線１BL1の電位を引き上げる第一状態は、正バイアスまたは正極性を表現する。ビット線１BL1の電圧を充電しない第二状態は中性極性や無電荷を表現する。ビット線１BL1の電位が引き下がる第三状態は負バイアスや負極性を表現する。
書込ワード線WL2やWL3を使用して、トランジスタMT1やMT2目標極性または電源バイアスによってエンコードする。
ここで、整流ダイオードは、高電位をワード線１WL1（MT1、MT2、MT7、MT8、MT13、MT14）に沿って他のトランジスタをエンコードすることを阻止する。読取操作は、特定の双方向メモリセルのためであり、ワード線１WL1を利用することによって達成し、トランジスタMT1とMT2のゲート電極への電流を供給する。
ここで、ビット線１BL1は、トランジスタMT1の低電位とトランジスタMT2の高電位の間にいる公称電圧に充電され、ビット線１BL1は読取操作の間で３つの状態の１つを想定する。ビット線１BL1の電位を引き上げる第一状態は、正バイアスまたは正極性を表現する。ビット線１BL1の電圧を充電しない第二状態は中性極性や無電荷を表現する。ビット線１BL1の電位が引き下がる第三状態は負バイアスや負極性を表現する。
【0144】
好ましい実施形態の操作は、差別化された回路トポロジを持つ現有ROM記憶システムと同様なフレームワークを可能にする。
具体的には、操作と回路レイアウトの類似点には、回路とその動作に対する一般的な非限定的な比較として、組織アドレスのレイアウト、ビット線ドライバの通用操作原理と機能、ワード線ドライバの通用操作原理と機能、センスアンプ（ラッチ）の通用操作、後続システムおよびバッファ、キャッシュ、レジスタ、プロセッサと通用の相互接続、たとえば中央処理装置CPUを含む。
これは、個別のセルアドレス認識レイアウトスタイルとの類似点を含め、追加のワード線１とワード線WL2, WL3, WL5, WL6, WL8, WL9を充電することによって、前記トランジスタ電荷状態をエンコードする。この非限定的な例では、特定のトランジスタMT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18をエンコード（書き込む）するために整流ダイオードを利用する。
具体的には、操作と回路レイアウトの類似点には、回路とその動作に対する一般的な非限定的な比較として、組織アドレスのレイアウト、ビット線ドライバの通用操作原理と機能、ワード線ドライバの通用操作原理と機能、センスアンプ（ラッチ）の通用操作、後続システムおよびバッファ、キャッシュ、レジスタ、プロセッサと通用の相互接続、たとえば中央処理装置CPUを含む。
これは、個別のセルアドレス認識レイアウトスタイルとの類似点を含め、追加のワード線１とワード線WL2, WL3, WL5, WL6, WL8, WL9を充電することによって、前記トランジスタ電荷状態をエンコードする。この非限定的な例では、特定のトランジスタMT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18をエンコード（書き込む）するために整流ダイオードを利用する。
【0145】
双方向メモリセルに記憶された情報を読み取るために複数の異なる方法および単独な実施形態があり、いくつかの非限定的な例は後続の図の説明でより詳細に説明する。
【0146】
本実施形態での双方向メモリ設計は、より大きなアレイを設計する場合（後続の図でより詳細に説明する）、回路設計は単純直接的な設計構造を可能にするメリットがある。
【0147】
これは、非常に単純直接的な操作を可能にし、代表的なROMの主な変更は、エンコーディングと書込操作のための、追加のイニシャルワード線WL2、WL3、WL5、WL6、WL8、WL9、およびダイオードを必要とすること。メモリセルが、情報の複数のビットを表すためにエンコードされた負分極にあるものとして読み取り、すなわち負極性にあるとき、各メモリアドレス指定はバッファで追加した必要なビット空間を考慮に入れ、キャッシュとレジスタも考慮に入れる必要がある。
したがって、追加のアドレス指定またはバッファに割り当てられた空間が必要である。
アドレス指定は第二充電状態を考慮に入れることを保証し、メモリアレイ（図示せず）はROM双方向メモリの利点を開発するために操作できる。それは、後の図で詳細に説明する。
したがって、追加のアドレス指定またはバッファに割り当てられた空間が必要である。
アドレス指定は第二充電状態を考慮に入れることを保証し、メモリアレイ（図示せず）はROM双方向メモリの利点を開発するために操作できる。それは、後の図で詳細に説明する。
【0148】
さらに、双方向メモリセルはドライブディレクトリ、元帳、仮想メモリ、および中央処理装置、メモリ管理装置、および・または追加のドライブシステムから直接駆動できる。
特定のアプリケーションに応じて、操作は管理システム（図示せず）により制御でき、予測可能な、または特定のアクション、および・または特定の充電状態や電圧のための回路に記憶装置、双方向メモリセルの充電を制御する。
これは、前記双方向メモリセルの複数の組み合わせを同時に、またはリアルタイムで順次含むことができる。
これは、リアルタイムでのユーザ操作や、事前に判定された状態を含める。
特定のアプリケーションに応じて、操作は管理システム（図示せず）により制御でき、予測可能な、または特定のアクション、および・または特定の充電状態や電圧のための回路に記憶装置、双方向メモリセルの充電を制御する。
これは、前記双方向メモリセルの複数の組み合わせを同時に、またはリアルタイムで順次含むことができる。
これは、リアルタイムでのユーザ操作や、事前に判定された状態を含める。
【0149】
本明細書で参照するいくつかの実施形態では、直接的に管理システム（図示せず）から制御された一貫連続運転は、双方向メモリセルの読取、および・または書込操作のために指令を提供でき、指定された操作要件と情報状態を正確に満たし、所定特定のイニシャルトランジスタMT1、MT2、MT3、MT4、MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、MT17、MT18、または追加の複数の設置を含める論理的に読取可能なコードまたはスクリプト、プログラム、命令などを形成する。
読取操作の間にROM双方向メモリセルを読取る操作は、非破壊的である。
読取操作の間にROM双方向メモリセルを読取る操作は、非破壊的である。
【0150】
さらに、複数の双方向メモリセルおよび・または双方向メモリアレイを操作するために、本操作と構成がいくつかの実施形態で使用できる。
ここで、例えば、ある実施形態は、スマートフォン、コンピュータ、タブレット、ウェアラブル、サーバ、コンバータ、インバータ、コンピュータ、プロセッサなどの、数十億の個別または設置された双方向メモリセルで構成されるデジタル装置の中の管理システム（図示せず）を利用できる。
この非限定的な例では、回路のレイアウトは記憶ROMアドレススケマティックとして設計され、複数の相互接続メモリセルとして操作されて、相互接続フレームワークに独立的に動作する。
これにより、操作特徴を各独立システムに固有の要件を満たすために正確に調整できる。
ここで、例えば、ある実施形態は、スマートフォン、コンピュータ、タブレット、ウェアラブル、サーバ、コンバータ、インバータ、コンピュータ、プロセッサなどの、数十億の個別または設置された双方向メモリセルで構成されるデジタル装置の中の管理システム（図示せず）を利用できる。
この非限定的な例では、回路のレイアウトは記憶ROMアドレススケマティックとして設計され、複数の相互接続メモリセルとして操作されて、相互接続フレームワークに独立的に動作する。
これにより、操作特徴を各独立システムに固有の要件を満たすために正確に調整できる。
【0151】
代表的な3次元構造配置として参照する装置、および・または本開示の好ましい実施形態とし平面積層構造である多くの独立動作、相互接続双方向メモリシステムおよび回路の応用および操作である。
【0152】
統合および操作の方法は、双方向メモリ技術を、デジタル装置に含まれる多くのシステムおよび操作回路で利用することを可能にする。
改善された情報記憶を提供する能力は、装置の操作に悪影響を与えないことによって、実際的に導入可能であり、極めて有益である。
改善された情報記憶を提供する能力は、装置の操作に悪影響を与えないことによって、実際的に導入可能であり、極めて有益である。
【0153】
さらに、ワード線WL 1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9に接続するワード線ドライバおよび・またはドライバ回路は、トランジスタMT1、MT2、MT3、MT4、 MT5、MT6、MT7、MT8、MT9、MT10、MT11、MT12、MT13、MT14、MT15、MT16、 MT17、MT18、したがって双方向メモリセルを制御および・または初期化するための行・列セレクタ、ブロックセレクタを含む。
また、ビット線BL1、BL2、BL3、BL4に接続する異なる回路は、ビット線ドライバ、センスアンプ、差別化要因、論理回路、変換回路、定義可能な変換回路、制約付き変換回路、後続で組み合わせた定義可能な変換回路、および通用プロセッサと行・列セレクタ、ブロックセレクタ、バッファ、メモリキャッシュと中央処理装置「CPU」を含むコンピュータ回路を含めて、ここで、双方向メモリの実施形態は、データ記憶のために書込操作によってアクセスでき、記憶されたデータを取り戻すためにアクセスできる双方向メモリセルアレイを含む。
また、ビット線BL1、BL2、BL3、BL4に接続する異なる回路は、ビット線ドライバ、センスアンプ、差別化要因、論理回路、変換回路、定義可能な変換回路、制約付き変換回路、後続で組み合わせた定義可能な変換回路、および通用プロセッサと行・列セレクタ、ブロックセレクタ、バッファ、メモリキャッシュと中央処理装置「CPU」を含むコンピュータ回路を含めて、ここで、双方向メモリの実施形態は、データ記憶のために書込操作によってアクセスでき、記憶されたデータを取り戻すためにアクセスできる双方向メモリセルアレイを含む。
【0154】
双方向メモリアレイを操作するため、バンク、行、および列を選択することによって、読取操作または書込操作のいずれかの間で、双方向セルを選択する。選択されるバンク、行、および列は、バイナリコードによって判定する。
非限定的な例としてアドレスは、書込と読取操作を制御する16ビットバイナリコードで構成される。
特に、16ビットバイナリは、2つの別々の8ビットバイナリコードで構成され、1つは行を選択して、もう1つは列であり、さらに行デコーダと列デコーダとホストバスに結合される。各8ビットコードに応じて、行デコーダは2つの出力を生成でき、最大256の異なるアドレスパターンを許可する。
また、列デコーダは2つの別の出力を生成でき、256行と256列から、選択可能なメモリセルの組み合わせたマトリックスを可能にし、書込応用および・または読取操作のために追加のアドレス指定を利用し、各双方向メモリセルは複数のビットの情報によってエンコードされる。
非限定的な例としてアドレスは、書込と読取操作を制御する16ビットバイナリコードで構成される。
特に、16ビットバイナリは、2つの別々の8ビットバイナリコードで構成され、1つは行を選択して、もう1つは列であり、さらに行デコーダと列デコーダとホストバスに結合される。各8ビットコードに応じて、行デコーダは2つの出力を生成でき、最大256の異なるアドレスパターンを許可する。
また、列デコーダは2つの別の出力を生成でき、256行と256列から、選択可能なメモリセルの組み合わせたマトリックスを可能にし、書込応用および・または読取操作のために追加のアドレス指定を利用し、各双方向メモリセルは複数のビットの情報によってエンコードされる。
【0155】
双方向メモリセルのアドレスはいくつかの可能なスキームに介して定義または指示される。現存ROMメモリの構造と一貫性を維持する1つの可能な非限定的な例は、順次にメモリセルを正と負電荷状態両方で相隣と認識し、および・または単独アドレス、および・または順次メモリセルアドレス認識スキームの構造である。
もう一つの非限定的な例は、メモリセルを従来アドレスフレームワーク内で指定されることを含め、双方向メモリセルでの負電荷の認識は、逆または負のアドレス（－）として指定される。
したがって、現存アドレス指定フレームワークによって正確なアドレス指定を可能にして、好ましいアドレス指定の実施形態である極性記号の手段によってセル極性を表現する。
これは、行と列デコーダを利用する単純直接な正方向操作を可能にしながら、現存コードのアドレス可能な構築を維持して、各特定の追加ビットシーケンスを考慮することによって、各追加のビットを負電荷と見ながら、追加のビット情報ビットをバッファに割り当てる。
いくつか可能なアドレススキームはあるが、それらのスキームは、開示された方法で参考にされた範囲と目的から離れず、結果として、本明細書の実施形態の可能なキャラクタおよび・または特徴として請求する。
もう一つの非限定的な例は、メモリセルを従来アドレスフレームワーク内で指定されることを含め、双方向メモリセルでの負電荷の認識は、逆または負のアドレス（－）として指定される。
したがって、現存アドレス指定フレームワークによって正確なアドレス指定を可能にして、好ましいアドレス指定の実施形態である極性記号の手段によってセル極性を表現する。
これは、行と列デコーダを利用する単純直接な正方向操作を可能にしながら、現存コードのアドレス可能な構築を維持して、各特定の追加ビットシーケンスを考慮することによって、各追加のビットを負電荷と見ながら、追加のビット情報ビットをバッファに割り当てる。
いくつか可能なアドレススキームはあるが、それらのスキームは、開示された方法で参考にされた範囲と目的から離れず、結果として、本明細書の実施形態の可能なキャラクタおよび・または特徴として請求する。
【0156】
本回路は、9つの相互接続セルで構成されメモリシステムおよび・またはアレイの基本設計をレイアウトする。それは、さらに3次元的に構築でき、またはいずれかの実施形態で、相互接続アレイは1つの平面構造として構築でき、各相互接続アレイは1つの平面またはその一部を構成する。
さらに、相互接続アレイは、積み重ねられるか順番に階層化され、各アレイは任意の複数の層または積重またはアレイを含めて任意の相互接続セルを含む。
また、双方向メモリセルの読取と書込操作両方のためにさらに追加ワード線（図示せず）および・またはビット線（図示せず）を構想し、さらに、各セルを制御および・または情報を各セルで記憶するために、各双方向メモリセルのために追加トランジスタ（図示せず）を構成する。
これは、開示されたシステムおよび方法の範囲および望んだ結果から離れず、狭くされた相当設計と操作プロセスを維持して、ここで、可能な追加実施形態として参考にする。
さらに、相互接続アレイは、積み重ねられるか順番に階層化され、各アレイは任意の複数の層または積重またはアレイを含めて任意の相互接続セルを含む。
また、双方向メモリセルの読取と書込操作両方のためにさらに追加ワード線（図示せず）および・またはビット線（図示せず）を構想し、さらに、各セルを制御および・または情報を各セルで記憶するために、各双方向メモリセルのために追加トランジスタ（図示せず）を構成する。
これは、開示されたシステムおよび方法の範囲および望んだ結果から離れず、狭くされた相当設計と操作プロセスを維持して、ここで、可能な追加実施形態として参考にする。
【0157】
図１０は、双方向メモリ読取操作に要求される論理回路の例示的な実施形態の図であり、機能ブロック図と見なすことができる。
ここで、それらの通用機能のため、または、特定のブロックの動作を付与するために使用できる装置回路のため、回路および部品はシステムのブロックとみなすことができる。
順方向バイアス（正）、逆方向バイアス（負）または無電荷状態として表現される双方向メモリの3つの異なる状態（トライステート）を取り戻し解釈することで必要な回路含めて、これらのブロックは、デバイスの操作可能な構成内で省略、結合、または置換することができ、開示の対象範囲内で操作を促進する。本実施形態では、負バイアスで記憶された電荷は論理回路によって複数ビットの情報を保つものとして読み取る。
また、本実施形態では、負電荷は「011」を表現するものとして読み取られて解釈される。しかしながら、追加の実施形態では、バイナリ論理を表現する0および・または1の任意の組み合わせは、論理回路、バッファ、キャッシュ、レジスタで読み取られて記憶され、および・または解釈され、また、CPU（図示せず）、プロセッサ（図示せず）、コンピュータ（図示せず）または他のデジタルシステムや装置で使用できる。
ここで、それらの通用機能のため、または、特定のブロックの動作を付与するために使用できる装置回路のため、回路および部品はシステムのブロックとみなすことができる。
順方向バイアス（正）、逆方向バイアス（負）または無電荷状態として表現される双方向メモリの3つの異なる状態（トライステート）を取り戻し解釈することで必要な回路含めて、これらのブロックは、デバイスの操作可能な構成内で省略、結合、または置換することができ、開示の対象範囲内で操作を促進する。本実施形態では、負バイアスで記憶された電荷は論理回路によって複数ビットの情報を保つものとして読み取る。
また、本実施形態では、負電荷は「011」を表現するものとして読み取られて解釈される。しかしながら、追加の実施形態では、バイナリ論理を表現する0および・または1の任意の組み合わせは、論理回路、バッファ、キャッシュ、レジスタで読み取られて記憶され、および・または解釈され、また、CPU（図示せず）、プロセッサ（図示せず）、コンピュータ（図示せず）または他のデジタルシステムや装置で使用できる。
【0158】
バイナリフレームワークおよび操作で利用される従来メモリシステムは、複数ビットの情報を記憶する目的について双方向メモリシステムを利用するため、完全には開発されない。
バイナリシステムでは、各メモリセルは1または0のいずれかの、2進数の単一ビット情報を記憶し、開示されたシステムおよび方法を利用することによって、単一のメモリセルは単一ビット情報以上のものを表現し、したがって記憶できる。
これは非常に有益であり、三進言語や操作システムと間違わないように注意すべきである。
バイナリシステムでは、各メモリセルは1または0のいずれかの、2進数の単一ビット情報を記憶し、開示されたシステムおよび方法を利用することによって、単一のメモリセルは単一ビット情報以上のものを表現し、したがって記憶できる。
これは非常に有益であり、三進言語や操作システムと間違わないように注意すべきである。
【0159】
複数の情報を記憶することの利点は、バイナリフレームワーク内で追加の抽象レイヤーを可能にする情報シーケンスである。
単一ビット以上の情報を記憶する能力は、新しい革新的な処理システムを開発可能にし、図９で参考にされるROMメモリなどの物理メモリシステムのサイズを減らすことも可能にする。
これは、バイナリコード圧縮を可能にし、追加の圧縮技術と組み合わせて、特定のコード、シーケンス、プログラム、および・または数学シーケンスのための必要な物理メモリセルの量を大幅に減らすことができる。
単一ビット以上の情報を記憶する能力は、新しい革新的な処理システムを開発可能にし、図９で参考にされるROMメモリなどの物理メモリシステムのサイズを減らすことも可能にする。
これは、バイナリコード圧縮を可能にし、追加の圧縮技術と組み合わせて、特定のコード、シーケンス、プログラム、および・または数学シーケンスのための必要な物理メモリセルの量を大幅に減らすことができる。
【0160】
論理回路を特定的に設計する操作は、いくつかの実施形態で人造設計や最も有益な設計に基づいたコンピュータ分析、または特定のコードシーケンスに基づいた論理設計、および・またはモデリングに基づいた設計によって、本明細書で参照され開示された範囲と後続実施形態から離れずに達成できる。
ここで、複数の特定の論理ゲートシーケンスなど特定の回路、スイッチ、トランジスタの設計を使用することは、全部または一部に使用でき、または、追加の複数の情報シーケンス、コード、数学シーケンス、プログラムまたはコミュニケーションに利用する場合もある。
ここで、複数の特定の論理ゲートシーケンスなど特定の回路、スイッチ、トランジスタの設計を使用することは、全部または一部に使用でき、または、追加の複数の情報シーケンス、コード、数学シーケンス、プログラムまたはコミュニケーションに利用する場合もある。
【0161】
双方向メモリフレームワーク内で負極性として記憶され、また変換可能な異なる情報シーケンスを利用することは、様々な利点を提供する。
情報圧縮の1つの主な利点は、本圧縮は追加実施形態で特定のコード部を分析してさらに利用でき、記憶され変換される最に有益なシーケンスを判定して、その特定のコード部のために論理回路を設計することである。
これは、複数のコード部に異なる情報シーケンスを記憶することを可能にし、結果として、記憶され変換されるコード部をデコードするために異なる論理回路を要求し、フィールドプログラマブルゲートアレイおよび・またはCPUを利用してさらに開示されたシステムおよび方法を最大化する。さらに、これらの単独の情報シーケンスと後続論理回路は元帳や凡例を記憶でき、変換されたまたは記憶されるコードを、各情報やコードシーケンスまたは部の適当な論理回路を介して読み取り、デコードすることによって、情報の明晰な通信および解釈を可能にする。
情報圧縮の1つの主な利点は、本圧縮は追加実施形態で特定のコード部を分析してさらに利用でき、記憶され変換される最に有益なシーケンスを判定して、その特定のコード部のために論理回路を設計することである。
これは、複数のコード部に異なる情報シーケンスを記憶することを可能にし、結果として、記憶され変換されるコード部をデコードするために異なる論理回路を要求し、フィールドプログラマブルゲートアレイおよび・またはCPUを利用してさらに開示されたシステムおよび方法を最大化する。さらに、これらの単独の情報シーケンスと後続論理回路は元帳や凡例を記憶でき、変換されたまたは記憶されるコードを、各情報やコードシーケンスまたは部の適当な論理回路を介して読み取り、デコードすることによって、情報の明晰な通信および解釈を可能にする。
【0162】
しかしながら、三進システムもメモリを利用して、個別のメモリセルに単一ビット以上の情報を持つことを可能にするために設計するのではない。
有益な3進システム設計は、バランスの取れた3進システムの自然数学演算であり、3進言語エンコードシステムと凡例のため、必要な情報処理ビットを減少させることである。したがって、他の実施形態は、開示されたシステムおよび方法を利用して、3進操作および・またはフレームワークで利用されるメモリセルごとに単一ビット以上の情報を記憶する。
有益な3進システム設計は、バランスの取れた3進システムの自然数学演算であり、3進言語エンコードシステムと凡例のため、必要な情報処理ビットを減少させることである。したがって、他の実施形態は、開示されたシステムおよび方法を利用して、3進操作および・またはフレームワークで利用されるメモリセルごとに単一ビット以上の情報を記憶する。
【0163】
また、量子コンピュータも、独立のメモリセル（量子ビット）を単一ビット以上の情報を持つことを可能にするためにメモリを利用するとして設計されるのではない。
量子コンピュータシステム設計の利点は、いくつかの例として、重ね合わせ、もつれ、干渉の状態のために量子特徴を利用することである。
したがって、他の実施形態は開示されたシステムおよび方法を利用して、量子操作および・または量子コンピュータフレームワークで利用されるメモリセルごとに単一ビット以上の情報を記憶する。
量子コンピュータシステム設計の利点は、いくつかの例として、重ね合わせ、もつれ、干渉の状態のために量子特徴を利用することである。
したがって、他の実施形態は開示されたシステムおよび方法を利用して、量子操作および・または量子コンピュータフレームワークで利用されるメモリセルごとに単一ビット以上の情報を記憶する。
【0164】
開示されたシステムおよび方法の1つの実施形態は、双方向ROMメモリセルに記憶された情報の表現をデコードするための特定の論理回路設計のために様々な設計を利用する。
【0165】
読取回路の操作の1つの非限定的な例として、双方向メモリセルの電荷状態を区別して達成するために次の条件を要求する。
読取操作の間で、ビット線、ここでビット線1BL1はプリチャージでき、本非限定的な例には、電源電圧の50%を充電し、さらにVDDレベルまたはそれ以下の場合もある。非反転センスアンプ40Aは、ビット線1BL1から電圧を読み取り、セット基準電圧（閾値）に比べて、ここでの基準電圧VRefのトリップポイントと閾値は高状態トリップポイントである。これは、ビット線1BL1から読み取られた電圧は横断する際に、1またはオン状態を出力して、VThresh- VRefポイントを飽和した状態を0から1に変換する。
センスアンプ40Aのオン出力はDタイプフリップフロップ55Aに指示され、センスクロックは状態変化を開始しラッチの発生を可能にして、電荷状態を強化する。
フリップフロップ55Aは、補完出力を反転させオフまたは0状態を出力して、NOTゲート（インバータ）90にルーティングし、状態をもう一度オン状態に反転して、センスアンプ40Aからの電圧状態の出力通信のためにORゲート80 に送信する。
フリップフロップ55A の非反転出力QはANDゲート 70.にルーティングされる。
読取操作の間で、ビット線、ここでビット線1BL1はプリチャージでき、本非限定的な例には、電源電圧の50%を充電し、さらにVDDレベルまたはそれ以下の場合もある。非反転センスアンプ40Aは、ビット線1BL1から電圧を読み取り、セット基準電圧（閾値）に比べて、ここでの基準電圧VRefのトリップポイントと閾値は高状態トリップポイントである。これは、ビット線1BL1から読み取られた電圧は横断する際に、1またはオン状態を出力して、VThresh- VRefポイントを飽和した状態を0から1に変換する。
センスアンプ40Aのオン出力はDタイプフリップフロップ55Aに指示され、センスクロックは状態変化を開始しラッチの発生を可能にして、電荷状態を強化する。
フリップフロップ55Aは、補完出力を反転させオフまたは0状態を出力して、NOTゲート（インバータ）90にルーティングし、状態をもう一度オン状態に反転して、センスアンプ40Aからの電圧状態の出力通信のためにORゲート80 に送信する。
フリップフロップ55A の非反転出力QはANDゲート 70.にルーティングされる。
【0166】
さらに、センスアンプ40B はビット線1BL1から電圧を読み取るために接続され、反転した状態で設置される。
ここで、ビット線1BL1の電圧状態はVThreshの下を横切る場合、その基準電圧VRefまたは低基準点はオン状態または1を起動して、双方向メモリセルに負電荷状態を示す。
オン状態はDタイプフリップフロップ55Bに送信して、非反転出力Q をANDゲート70 にオン状態で出力して、補完出力信号をNOTゲート90 （インバータ）に反転し、反転した状態をオン状態に戻し、信号を、定義可能な変換回路の中で単一または複数の論理ゲート80、70、70、または制御部品を制御するメモリ管理単位230と制御トランジスタ20 または複数に送信して、負に帯電した双方向メモリセルの出力情報状態を制御して解釈する。
ここで、ビット線1BL1の電圧状態はVThreshの下を横切る場合、その基準電圧VRefまたは低基準点はオン状態または1を起動して、双方向メモリセルに負電荷状態を示す。
オン状態はDタイプフリップフロップ55Bに送信して、非反転出力Q をANDゲート70 にオン状態で出力して、補完出力信号をNOTゲート90 （インバータ）に反転し、反転した状態をオン状態に戻し、信号を、定義可能な変換回路の中で単一または複数の論理ゲート80、70、70、または制御部品を制御するメモリ管理単位230と制御トランジスタ20 または複数に送信して、負に帯電した双方向メモリセルの出力情報状態を制御して解釈する。
【0167】
制御トランジスタ20 は、メモリ管理単位230に信号を出して、メモリ管理単位230が双方向メモリセルから読み取られた負電圧電荷を解釈可能にする。
ある実施形態では、バッファまたはレジスタでは追加のシーケンシャル情報スロットを指定することがある。
さらに、他の実施形態、特に仮想メモリを利用するものは、アドレス指定に基づいて、定義可能な変換回路に要求されたスポットの数から既に追加の必要なメモリスロットを考慮に入れる。さらに、センスアンプ40B とフリップフロップ55B からのオン状態は、定義可能な変換回路に介して制御トランジスタ20 に移動して、追加制御部品、および・または論理ゲートの出力状態を起動する。本非限定的な例では、2つのANDゲート70、70はバッファとレジスタに入れる。
また、制約付き変換回路と組み合わせたORゲート80である。
ある実施形態では、バッファまたはレジスタでは追加のシーケンシャル情報スロットを指定することがある。
さらに、他の実施形態、特に仮想メモリを利用するものは、アドレス指定に基づいて、定義可能な変換回路に要求されたスポットの数から既に追加の必要なメモリスロットを考慮に入れる。さらに、センスアンプ40B とフリップフロップ55B からのオン状態は、定義可能な変換回路に介して制御トランジスタ20 に移動して、追加制御部品、および・または論理ゲートの出力状態を起動する。本非限定的な例では、2つのANDゲート70、70はバッファとレジスタに入れる。
また、制約付き変換回路と組み合わせたORゲート80である。
【0168】
センスアンプ40Bは、双方向メモリセルにある電圧は基準電圧VRefより高いと読み取られた場合、オフまたは0状態を起動する。
ここで、Dタイプフリップフロップ55B は0またはオフをANDゲート70に出力して、補完出力Q信号を反転してNOTゲート90に出力し、定義可能な変換回路内で単一または複数の論理ゲート80、70、70を制御するメモリ管理単位230および制御トランジスタ20または複数に信号を送信して、双方向メモリセルの出力情報状態を制御および・または解釈する。これは、ラッチの発生を可能にする状態変化を起動可能なセンスクロックS_CLKによって達成し、充電を促進する。
ここで、Dタイプフリップフロップ55B は0またはオフをANDゲート70に出力して、補完出力Q信号を反転してNOTゲート90に出力し、定義可能な変換回路内で単一または複数の論理ゲート80、70、70を制御するメモリ管理単位230および制御トランジスタ20または複数に信号を送信して、双方向メモリセルの出力情報状態を制御および・または解釈する。これは、ラッチの発生を可能にする状態変化を起動可能なセンスクロックS_CLKによって達成し、充電を促進する。
【0169】
したがって、ANDゲート70 はフリップフロップ55Aから1またはON状態を受信し、フリップフロップ55Bから0またはOFF状態を受信して、0の出力を維持する。
非限定的な例では、Dタイプフリップフロップである。しかしながら、様々なタイプのフリップフロップが代用可能で、および・または異なる回路を代替され、ここで参考にされる前記結果を達成することができる。
非限定的な例では、Dタイプフリップフロップである。しかしながら、様々なタイプのフリップフロップが代用可能で、および・または異なる回路を代替され、ここで参考にされる前記結果を達成することができる。
【0170】
双方向メモリセルに電荷がない場合、センスアンプ40Aと40B両方は、高状態基準40Aと低状態基準40Bという、それぞれの基準電圧VRefの上または下に遷移しない。したがって、その両方は0またはOFF状態をDタイプフリップフロップ55Aと55Bに出力する。フリップフロップ55Aと55BはセンスクロックS_CLKによって制御および・または同調可能であり、結果として、ANDゲート70に0またはOFF状態を出力する。ANDゲート70は2つの0またはOFF信号を受信して、0またはOFFをORゲート80に出力して、フリップフロップ55A と55Bの両方を1またはON状態で出力することが必要があるため、ANDゲート70の論理は2つON状態を要求する。これはセンスアンプ40A と40Bの両方が独立の高と低閾値VThreshをパスすることを要求し、双方向メモリセルは正と負バイアスに同時にあることを示し、論理的に不可能である。ANDゲート70はOFFまたは0の状態をORゲート80に出力する。ここで、NOTゲート90は反転補完出力Q信号から信号を反転するため、ORゲート80は0、またはOFFをバッファやレジスタに出力する。
【0171】
読取論理回路での特定の部品の設計は、開示されたシステムおよび方法、変更、改変および・または修正の範囲と目的から離れず改変または変更可能であり、 操作と効果は望んだ結果で、開示されたシステムおよび方法の範囲内であり、本明細書で参照する。
開示された読取論理回路の操作は、正電荷状態、負電荷状態または無電荷状態のいずれかにある双方向メモリセルの読取を可能にする。
本非限定的な実施形態での電荷状態は正バイアスのために高閾値の上で、また、負バイアスのために低閾値の下でトリガするように設計され、トライステートのいずれかにある双方向メモリセルを読取ることを可能にする。
開示されたシステムおよび方法の利点は、類似の回路操作設計を含めるシステムと方法を利用して、双方向メモリセルに変換され読取られた情報を制御できることである。特に、双方向メモリセルはプロセッサ、情報、ビットのシーケンス、負電荷状態を含めて定義可能な変換回路によって追加システムの解釈と後続の変換を表現するために設計される。
ここで、双方向メモリセルに記憶された情報を解釈することが多様で可能な情報状態、したがって数字シーケンスを含める。ある実施形態では、複数の交換可能な制御回路と論理ゲートFPGA（図示せず）、および・または回路は負極性として双方向メモリセルおよび・またはアレイに記憶された情報を解釈するための、固定または制御可能な出力を可能にする。
開示された読取論理回路の操作は、正電荷状態、負電荷状態または無電荷状態のいずれかにある双方向メモリセルの読取を可能にする。
本非限定的な実施形態での電荷状態は正バイアスのために高閾値の上で、また、負バイアスのために低閾値の下でトリガするように設計され、トライステートのいずれかにある双方向メモリセルを読取ることを可能にする。
開示されたシステムおよび方法の利点は、類似の回路操作設計を含めるシステムと方法を利用して、双方向メモリセルに変換され読取られた情報を制御できることである。特に、双方向メモリセルはプロセッサ、情報、ビットのシーケンス、負電荷状態を含めて定義可能な変換回路によって追加システムの解釈と後続の変換を表現するために設計される。
ここで、双方向メモリセルに記憶された情報を解釈することが多様で可能な情報状態、したがって数字シーケンスを含める。ある実施形態では、複数の交換可能な制御回路と論理ゲートFPGA（図示せず）、および・または回路は負極性として双方向メモリセルおよび・またはアレイに記憶された情報を解釈するための、固定または制御可能な出力を可能にする。
【0172】
従来の物理メモリセルは1つや2つの可能な2進数状態、または特定的な単一ビットの情報を記憶できる。
したがって、開示されたシステムおよび方法は非常に有益である。定義可能な変換回路を利用して、いくつかの可能な数字シーケンスを負電荷として単一の双方向メモリセルおよび・または複数に記憶できる。
正確な出力回路設計は応用される場合、負極性電荷として記憶された情報を慎重に通信することができる。したがって、情報は未知のまま通信され、メモリから読取られたとき、解釈および・または命令割当のためにデコードされる。
したがって、開示されたシステムおよび方法は非常に有益である。定義可能な変換回路を利用して、いくつかの可能な数字シーケンスを負電荷として単一の双方向メモリセルおよび・または複数に記憶できる。
正確な出力回路設計は応用される場合、負極性電荷として記憶された情報を慎重に通信することができる。したがって、情報は未知のまま通信され、メモリから読取られたとき、解釈および・または命令割当のためにデコードされる。
【0173】
いくつかの実施形態では、交換可能、連続、制御可能、並列、または定義された複数の異なる変換回路設計を持つことは有益であり、双方向メモリセルおよび・または複数の状態と極性を読取って解釈する追加の抽象レイヤーを可能にする。
例えば、追加の実施形態は、特定のブロックシーケンスの並列設計フレームで異なる定義可能な変換回路を利用でき、後続の双方向メモリセルから読み取られた各後続の負電荷状態を異なる数字シーケンスとして解釈されて、より複雑また困難なエンコーディングスキームを作れて、より安全な数字シーケンスと情報通信方法を可能にする。
例えば、追加の実施形態は、特定のブロックシーケンスの並列設計フレームで異なる定義可能な変換回路を利用でき、後続の双方向メモリセルから読み取られた各後続の負電荷状態を異なる数字シーケンスとして解釈されて、より複雑また困難なエンコーディングスキームを作れて、より安全な数字シーケンスと情報通信方法を可能にする。
【0174】
注意すべきこととして、本設計での出力状態は2つの変換回路に分割され、ORゲート80は制約付き変換状態に想定される。
また、負電圧状態は操作極性のなかで定義可能な変換回路によって解釈され、したがって、回路設計は開示されたシステムおよび方法の範囲と内容から離れず反転することができ、装置の範囲を制約せず内容を提供するための参考にされる。
さらに、いくつかの実施形態は追加の定義可能な変換回路の後続組み合わせを利用し、ここでは、制約付き変換回路と定義可能な変換回路は、出力数字シーケンスおよび情報状態のために制御および再定義可能である。
これは、特定の数字シーケンスを制御することが望まれる場合において有益であり、制約付き変換回路に制約される。
また、負電圧状態は操作極性のなかで定義可能な変換回路によって解釈され、したがって、回路設計は開示されたシステムおよび方法の範囲と内容から離れず反転することができ、装置の範囲を制約せず内容を提供するための参考にされる。
さらに、いくつかの実施形態は追加の定義可能な変換回路の後続組み合わせを利用し、ここでは、制約付き変換回路と定義可能な変換回路は、出力数字シーケンスおよび情報状態のために制御および再定義可能である。
これは、特定の数字シーケンスを制御することが望まれる場合において有益であり、制約付き変換回路に制約される。
【0175】
図１１は、双方向メモリの読取操作に必要である論理回路の好ましい実施形態であり、機能ブロック図として考慮できる。
通用機能のため、ここでの回路と部品はブロックのシステムとして考慮でき、または、特定のブロックの動作を付与する装置を表現する。
順方向バイアス（正）、逆方向バイアス（負）または無電荷状態として表現される双方向メモリの3つの異なる状態（トライステート）を取り戻し解釈することで、必要な回路含めて、これらのブロックは、デバイスの操作可能な構成内で省略、結合、または置換することができ、開示の対象範囲内で操作を促進する。
本実施形態では負バイアスに記憶された電荷は、論理回路で複数のビットの情報を持つものとして読み取られる。また、本実施形態では負電荷は、「011」を表現するものとして読取られて解釈される。しかしながら、追加の実施形態では、バイナリ論理を表現する任意の0および・または1の組み合わせは、論理回路による記憶され、および・または読み取られ、および・または解釈されて、CPU（図示せず）、プロセッサ（図示せず）、コンピュータ（図示せず）、または他のデジタルシステムや装置に利用される。
通用機能のため、ここでの回路と部品はブロックのシステムとして考慮でき、または、特定のブロックの動作を付与する装置を表現する。
順方向バイアス（正）、逆方向バイアス（負）または無電荷状態として表現される双方向メモリの3つの異なる状態（トライステート）を取り戻し解釈することで、必要な回路含めて、これらのブロックは、デバイスの操作可能な構成内で省略、結合、または置換することができ、開示の対象範囲内で操作を促進する。
本実施形態では負バイアスに記憶された電荷は、論理回路で複数のビットの情報を持つものとして読み取られる。また、本実施形態では負電荷は、「011」を表現するものとして読取られて解釈される。しかしながら、追加の実施形態では、バイナリ論理を表現する任意の0および・または1の組み合わせは、論理回路による記憶され、および・または読み取られ、および・または解釈されて、CPU（図示せず）、プロセッサ（図示せず）、コンピュータ（図示せず）、または他のデジタルシステムや装置に利用される。
【0176】
バイナリフレームワークと操作で利用される従来メモリシステムは、複数のビットの情報を記憶することを目的として双方向メモリシステムを利用するために完全には開発されない。
バイナリシステムでは、各メモリセルは1または0のいずれか、2進数（シャノン）の単一ビット情報を記憶し、開示されたシステムおよび方法を利用することによって、単一のメモリセルは単一ビット情報以上のものを表現できる、したがって記憶できる。これは非常に有益であり、三進言語や操作システムと間違わないように注意すべきである。
バイナリシステムでは、各メモリセルは1または0のいずれか、2進数（シャノン）の単一ビット情報を記憶し、開示されたシステムおよび方法を利用することによって、単一のメモリセルは単一ビット情報以上のものを表現できる、したがって記憶できる。これは非常に有益であり、三進言語や操作システムと間違わないように注意すべきである。
【0177】
複数の情報を記憶することの利点は、バイナリフレームワーク内で追加の抽象レイヤーを可能にする情報シーケンスである。
単一ビット以上の情報を記憶する能力は新しい革新的な操作システムの開発を可能にし、新しい安全システムと方法論の開発も可能にする。
例えば、情報を圧縮する構築は既に存在する、1つの例は、コードブロックでの重複した文字列を認識するポインターベース圧縮である。マルチホップシステムを利用して過去の文字列を参考にし、大幅にコードの長さを減らす。本操作が、ワード級の抽象化に基づいて開示されたシステムおよび方法で、初期電信号表現のなかで動作し、ベースバイナリ構成を抽象して通信される。これは、バイナリコード圧縮を可能にして、追加の圧縮技術と組み合わせて、特定のコード、シーケンス、プログラム、および・または数学シーケンスのための必要な物理メモリセルの量を大幅に減らすことができる。
単一ビット以上の情報を記憶する能力は新しい革新的な操作システムの開発を可能にし、新しい安全システムと方法論の開発も可能にする。
例えば、情報を圧縮する構築は既に存在する、1つの例は、コードブロックでの重複した文字列を認識するポインターベース圧縮である。マルチホップシステムを利用して過去の文字列を参考にし、大幅にコードの長さを減らす。本操作が、ワード級の抽象化に基づいて開示されたシステムおよび方法で、初期電信号表現のなかで動作し、ベースバイナリ構成を抽象して通信される。これは、バイナリコード圧縮を可能にして、追加の圧縮技術と組み合わせて、特定のコード、シーケンス、プログラム、および・または数学シーケンスのための必要な物理メモリセルの量を大幅に減らすことができる。
【0178】
開示されたシステムおよび方法はさらに安全な通信のために利用できる。例えば、RSA暗号化は数学システムを利用して、2つの大きな素数の因数分解や積は実際には困難であることに基づく。
このような暗号化方法を破りまたは解決することは、実際には難しいが可能である。より強力なスーパーコンピュータ、量子コンピュータ、人工知能の出現により、近い将来、このタイプの暗号化を一貫して破る機能が可能になる。
このような暗号化方法を破りまたは解決することは、実際には難しいが可能である。より強力なスーパーコンピュータ、量子コンピュータ、人工知能の出現により、近い将来、このタイプの暗号化を一貫して破る機能が可能になる。
【0179】
開示されたシステムおよび方法の1つの実施形態は、双方向メモリセルに記憶された情報の表現をデコードする特定の論理回路設計のために様々な設計を利用する。非限定的な例としての単一および・または複数のビットの情報をゲートの組合わせ（図示せず）、および・またはスイッチとトランジスタなどの特定の論理回路の構成は、負極性が読み取られた場合、暗号化のメッセージから特定の文字列を記憶するために使用される。特定の論理および・またはゲート設計は、暗号化のメッセージの受信者に内密に送信する場合、圧縮されたコード、また暗号化のメッセージの発信は可能また有益である。
【0180】
本実施形態は暗号化のための高い安全レベルを可能にし、数学ベースの暗号化の解決を事実上不可能にする。これは、RSA暗号化の例では、特定のワードベース2進数シーケンスの全体的な素数階乗を解決するためのブルートフォース数学計算による数学方法が可能である。
暗号化の後、特定の読取論理回路設計によってコードは双方向ベース情報構築に変換され、または記憶された場合、本非限定的な例ではORゲート80、ANDゲート70であり、コードは内密のままに暗号化のメッセージの受信者に通信される。
これにより論理回路は、まず変換されたバイナリシーケンスを読み取り、そして暗号化の結果をより安全な通信でデコードするための論理回路構成を可能にする。暗号化のコードの効率的な数字シーケンスグループが欠落しているため、事前に双方向フレームワークに変換された特定の情報シーケンスを知らない場合、暗号化のコードは数学的に解決不可能である。暗号化を破るために、先ずは双方向変換を破ることが必要である。例えば、因数分解され読込み不可能な源コードに基づいて変換されたコードシーケンスまたは暗号化のコードメッセージのいずれかの論理脱構築や再構築は事実上不可能になる。
暗号化の後、特定の読取論理回路設計によってコードは双方向ベース情報構築に変換され、または記憶された場合、本非限定的な例ではORゲート80、ANDゲート70であり、コードは内密のままに暗号化のメッセージの受信者に通信される。
これにより論理回路は、まず変換されたバイナリシーケンスを読み取り、そして暗号化の結果をより安全な通信でデコードするための論理回路構成を可能にする。暗号化のコードの効率的な数字シーケンスグループが欠落しているため、事前に双方向フレームワークに変換された特定の情報シーケンスを知らない場合、暗号化のコードは数学的に解決不可能である。暗号化を破るために、先ずは双方向変換を破ることが必要である。例えば、因数分解され読込み不可能な源コードに基づいて変換されたコードシーケンスまたは暗号化のコードメッセージのいずれかの論理脱構築や再構築は事実上不可能になる。
【0181】
本明細書で参照し開示された後続実施形態の範囲から離れず、論理回路を特定的に設計する本操作は、いくつかの実施形態で人工設計、またはより有益な設計に基づくコンピュータ分析、または特定のコードシーケンスに基づく論理設計および・または模擬やモデリングベース設計によって達成する。複数の特定の論理ゲートシーケンスなど特定の回路設計、またはスイッチ、またはトランジスタを使用することは、全体でまたは部分的に、または追加の複数の情報シーケンス、コード、数学シーケンス、プログラムまたは通信を利用する。
【0182】
双方向メモリフレームワークで負極性として変換され、または記憶できる異なる情報シーケンスを利用することは、様々な利点を提供する。情報圧縮の1つの主な利点は、本圧縮の追加実施形態で特定のコード部を分析してさらに利用し、記憶と変換される最に有益なシーケンスを判定して、その特定のコード部のためにFPGAを利用する論理回路（図示せず）を設計することである。これにより、複数のコード部の異なる情報シーケンスが記憶可能になり、記憶されたおよび・または変換されたコード部をデコードする異なる論理回路が必要であり、開示されたシステムおよび方法を最大化する。さらに、これらの単独の情報シーケンスと後続論理回路は、元帳や凡例に記憶でき、変換または記憶されるコードを、各情報やコードシーケンスまたは部の適当な論理回路を介して読み取りデコードすることによって、情報の明晰な通信および解釈を可能にする。
【0183】
三進システムも、メモリを利用して個別のメモリセルを単一のビット以上の情報を持つことを可能にするために設計されるのではない。有益な3進システム設計は、バランスの取れた3進システムの自然数学演算であり、3進言語エンコードシステムと凡例のため、必要な情報処理ビットを減少させることである。したがって、他の実施形態は、開示されたシステムおよび方法を利用して、3進操作および・またはフレームワークで利用されるメモリセルごとに単一ビット以上の情報を記憶する。
【0184】
また、量子コンピュータも、独立のメモリセル（量子ビット）を単一ビット以上の情報を持つことを可能にするためにメモリを利用して設計されるのではない。量子コンピュータシステム設計の利点は、いくつかの例として、重ね合わせ、もつれ、干渉の状態のために量子特徴を利用することである。したがって、他の実施形態は、開示されたシステムおよび方法を利用して、量子操作および・または量子コンピュータフレームワークで利用されるメモリセルごとに単一ビット以上の情報を記憶する。
【0185】
読取回路の操作の1つの非限定的な例として、双方向メモリセルの電荷状態を区別して達成するために次の条件を要求する。読取操作の間で、ビット線1と2BL1とBL2はプリチャージできて、本非限定的な例には、源電圧の50%、または双方向メモリセルのためのビット線BL1とBL2の充電電圧に充電されでおり、さらにVDDレベルまたはそれ以下の場合もある。センスアンプ40Aはビット線1BL1から電圧を読取れ、セット基準電圧（閾値）に比べて、ここでの参照電圧VRefのトリップポイントと閾値は、高状態トリップポイントである。
これは、ビット線1BL1から読み取られた電圧は、横断する際に1またはオン状態を出力して、VThresh- VRefポイントを飽和した状態を0から1に変換する。センスアンプ40Aのオン出力はDタイプフリップフロップ55Aに指示され、センスクロックは状態変化を開始し、ラッチの発生を可能にし、電荷状態を強化する。フリップフロップ55Aは補完出力を反転させオフまたは0状態を出力して、NOTゲート（インバータ）90にルーティングされ、状態をもう一度オン状態に反転し、センスアンプ40Aからの電圧状態の出力通信のためにORゲート80 に送信する。フリップフロップ55A の非反転出力QはANDゲート 70.にルーティングされる。
これは、ビット線1BL1から読み取られた電圧は、横断する際に1またはオン状態を出力して、VThresh- VRefポイントを飽和した状態を0から1に変換する。センスアンプ40Aのオン出力はDタイプフリップフロップ55Aに指示され、センスクロックは状態変化を開始し、ラッチの発生を可能にし、電荷状態を強化する。フリップフロップ55Aは補完出力を反転させオフまたは0状態を出力して、NOTゲート（インバータ）90にルーティングされ、状態をもう一度オン状態に反転し、センスアンプ40Aからの電圧状態の出力通信のためにORゲート80 に送信する。フリップフロップ55A の非反転出力QはANDゲート 70.にルーティングされる。
【0186】
さらに、センスアンプ40B はビット線2BL2から電圧を読み取るために接続される。ここで、ビット線2BL2の電圧状態がVThreshの上を横切る場合、その基準電圧VRefまたは低基準点はオン状態、または2を起動して双方向メモリセルに負電荷状態を示す。オン状態はDタイプフリップフロップ55Bに送信して、非反転出力Q をANDゲート70 にオン状態で出力して、補完出力Q信号をNOTゲート90 （インバータ）に反転して、反転された状態をオン状態に戻し、信号を定義可能な変換回路のなかで単一または複数の論理ゲート80、70、70、または制御部品を制御するメモリ管理単位230と制御トランジスタ20 または複数に送信して、負に帯電した双方向メモリセルの出力情報状態を制御して解釈する。
【0187】
センスアンプ40Bは、双方向メモリセルにある電圧が参照電圧VRefより低いと読み取った場合、オフまたは0状態を起動する。
ここで、Dタイプフリップフロップ55B は、0またはオフをANDゲート70に出力して、補完出力Q信号を反転してNOTゲート90に出力して、定義可能な変換回路内で単一または複数の交換可能な論理ゲート80、70、70を制御するメモリ管理単位230および制御トランジスタ20または複数に信号を送信して、双方向メモリセルの出力情報状態を制御および・または解釈する。
これは、ラッチの発生を可能にする状態変化を起動可能なセンスクロックによって達成し、充電を促進する。
ここで、Dタイプフリップフロップ55B は、0またはオフをANDゲート70に出力して、補完出力Q信号を反転してNOTゲート90に出力して、定義可能な変換回路内で単一または複数の交換可能な論理ゲート80、70、70を制御するメモリ管理単位230および制御トランジスタ20または複数に信号を送信して、双方向メモリセルの出力情報状態を制御および・または解釈する。
これは、ラッチの発生を可能にする状態変化を起動可能なセンスクロックによって達成し、充電を促進する。
【0188】
したがって、ANDゲート70 はフリップフロップ55Aから1またはON状態を受信して、フリップフロップ55Bから0またはOFF状態を受信して、0の出力を維持する。
本非限定的な例では、Dタイプフリップフロップである。しかしながら、様々なタイプのフリップフロップが代用可能、および・または異なる回路を代替させ、ここで参考にされる前記結果を達成することができる。
制御トランジスタ20 は、メモリ管理単位230に信号を出し、メモリ管理単位230が双方向メモリセルから読み取られた負電圧電荷を解釈可能にする。ある実施形態ではバッファまたはレジスタは、追加のシーケンシャル情報スロットを指定することがある。さらに、他の実施形態、特に仮想メモリを利用するものは、アドレス指定に基づいて、定義可能な変換回路に要求されたスポットの数から既に追加が必要なメモリスロットを考慮に入れる。さらに、センスアンプ40B とフリップフロップ55B からのオン状態は、定義可能な変換回路を介して制御トランジスタ20 に移動して、追加制御部品、および・または交換可能な論理ゲートの出力状態を起動する。本非限定的な例では、2つのANDゲート70、70はバッファとレジスタに入れる、また、制約付き変換回路と組合わせたORゲート80である。
本非限定的な例では、Dタイプフリップフロップである。しかしながら、様々なタイプのフリップフロップが代用可能、および・または異なる回路を代替させ、ここで参考にされる前記結果を達成することができる。
制御トランジスタ20 は、メモリ管理単位230に信号を出し、メモリ管理単位230が双方向メモリセルから読み取られた負電圧電荷を解釈可能にする。ある実施形態ではバッファまたはレジスタは、追加のシーケンシャル情報スロットを指定することがある。さらに、他の実施形態、特に仮想メモリを利用するものは、アドレス指定に基づいて、定義可能な変換回路に要求されたスポットの数から既に追加が必要なメモリスロットを考慮に入れる。さらに、センスアンプ40B とフリップフロップ55B からのオン状態は、定義可能な変換回路を介して制御トランジスタ20 に移動して、追加制御部品、および・または交換可能な論理ゲートの出力状態を起動する。本非限定的な例では、2つのANDゲート70、70はバッファとレジスタに入れる、また、制約付き変換回路と組合わせたORゲート80である。
【0189】
双方向メモリセルに電荷がない場合、センスアンプ40Aと40Bの両方は、参照電圧VRefの上を遷移しない。したがって、その両方は、0またはOFF状態をDタイプフリップフロップ55Aと55Bに出力する。フリップフロップ55Aと55BはセンスクロックS_CLKによって制御および・または同調可能であり、結果として、ANDゲート70に0またはOFF状態で出力する。ANDゲート70は2つの0またはOFF信号を受信して、0またはOFFをORゲート80に出力して、フリップフロップ55A と55B両方を1またはON状態で出力しすることが必要なため、ANDゲート70の論理は2つON状態を要求する。これは、センスアンプ40A と40B両方を独立の高閾値VThreshをパスすることを要求し、コンデンサ（図示略）は正と負バイアスで同時に充電されることを示すため、論理的に不可能である。ANDゲート70はOFFまたは0の状態でORゲート80に出力する。
ここで、NOTゲート90は反転補完出力Q信号から信号を反転するため、ORゲート80は0、またはOFFでバッファ、キャッシュ、および・またはレジスタに出力する。読取論理回路での特定の部品の設計は、開示されたシステムおよび方法、変更、改変および・または修正の範囲と目的から離れず、改変または変更可能であり、操作と効果は望んだ結果で開示されたシステムおよび方法の範囲内であり、本明細書で参照する。
ここで、NOTゲート90は反転補完出力Q信号から信号を反転するため、ORゲート80は0、またはOFFでバッファ、キャッシュ、および・またはレジスタに出力する。読取論理回路での特定の部品の設計は、開示されたシステムおよび方法、変更、改変および・または修正の範囲と目的から離れず、改変または変更可能であり、操作と効果は望んだ結果で開示されたシステムおよび方法の範囲内であり、本明細書で参照する。
【0190】
開示された読取論理回路の操作は、正電荷状態、負電荷状態または無電荷状態のいずれかにある双方向メモリセルの読取を可能にする。本非限定的な実施形態での電荷状態は高閾値の以上でトリガするように設計され、したがって、トライステートのいずれかにある双方向メモリセルを読み取ることを可能にする。
開示されたシステムおよび方法の利点は、類似する回路操作設計を含めるシステムと方法を利用して、双方向メモリセルに変換され読み取られた情報を制御できることである。
特に、双方向メモリセルはプロセッサ、情報、ビットのシーケンス、負電荷状態を含めて定義可能な変換回路によって追加システムの解釈と後続の変換を表現するために設計される。ここで、双方向メモリセルに記憶された情報を解釈することが多様で可能な情報状態、したがって数字シーケンスを含める。
ある実施形態では、複数の交換可能な制御回路と論理ゲート80、70、70 、および・または回路が負極性として双方向メモリセルおよび・またはアレイに記憶された情報を解釈するための固定または制御可能な出力を可能にする。
開示されたシステムおよび方法の利点は、類似する回路操作設計を含めるシステムと方法を利用して、双方向メモリセルに変換され読み取られた情報を制御できることである。
特に、双方向メモリセルはプロセッサ、情報、ビットのシーケンス、負電荷状態を含めて定義可能な変換回路によって追加システムの解釈と後続の変換を表現するために設計される。ここで、双方向メモリセルに記憶された情報を解釈することが多様で可能な情報状態、したがって数字シーケンスを含める。
ある実施形態では、複数の交換可能な制御回路と論理ゲート80、70、70 、および・または回路が負極性として双方向メモリセルおよび・またはアレイに記憶された情報を解釈するための固定または制御可能な出力を可能にする。
【0191】
これにより、従来の物理メモリセルは1つか2つの可能な2進数状態、または特定的な単一ビット（シャノン）情報を記憶できる。したがって、開示されたシステムおよび方法は非常に有益である。定義可能な変換回路を利用して、いくつかの可能な数字シーケンスを負電荷として単一の双方向メモリセルおよび・または複数に記憶できる。正確な出力回路設計が応用される場合、負極性電荷として記憶された情報を慎重に通信することができる。したがって、情報は未知のままに通信され、メモリから読み取られたとき、解釈および・または命令割り当てのためにデコードされる。
【0192】
いくつかの実施形態では、交換可能、連続、制御可能（FPGA）、並列、または定義された複数の異なる変換回路設計を持つことは有益であり、双方向メモリセルおよび・または複数の負極性状態を読取り解釈する追加の抽象レイヤーを可能にする。例えば、追加の実施形態は、特定のブロックシーケンスの並列設計フレームで異なる定義可能な変換回路を利用でき、後続の双方向メモリセルから読み取られた各後続の負電荷状態を異なる数字シーケンスとして解釈して、より複雑また困難なエンコーディングスキームを作り、より安全な数字シーケンスと情報通信方法を可能にする。
【0193】
注意すべきこととして本設計での出力状態は、2つの変換回路に分割され、ORゲート80は制約付き変換状態に想定される。また、負電圧状態は操作極性のなかで定義可能な変換回路によって解釈され、したがって、回路設計は開示されたシステムおよび方法の範囲と内容から離れず反転することができる。
さらに、いくつかの実施形態は追加の定義可能な変換回路の後続組み合わせを利用して、ここでは、制約付き変換回路と定義可能な変換回路は、出力数字シーケンスおよび情報状態のために制御および再定義可能である。これは、特定の数字シーケンスを制御することが望まれる場合において有益であり、制約付き変換回路に制約される場合がある。
さらに、いくつかの実施形態は追加の定義可能な変換回路の後続組み合わせを利用して、ここでは、制約付き変換回路と定義可能な変換回路は、出力数字シーケンスおよび情報状態のために制御および再定義可能である。これは、特定の数字シーケンスを制御することが望まれる場合において有益であり、制約付き変換回路に制約される場合がある。
【0194】
図１２は、センスアンプ両方（図示せず）の参考電圧を示す電圧回路図であり、その1つのセンスアンプは、電圧が参照電圧VRef上を通過する場合、双方向メモリセルに記憶された電荷をONとして読取り、1またはON状態を出力する。
また、もう1つのセンスアンプは、これにより負電荷を双方向メモリセルに記憶した正電荷として読取る。
ここで、本電荷は同様に高電圧参考点上を通過する場合、参照電圧VRefは第2センスアンプでON状態または1の出力を起動して、したがって、第1センスアンプでOFF状態または0を出力する。
本設計では、コンデンサは正極性または負極性のいずれかに充電される場合のみ、センスアンプのいずれかはON位置出力をアクティブにする。
結果として、論理回路は特定の双方向メモリセルの電荷状態および極性を判定できる。VREFをビット線（図示略）からセンスアンプ（図示略）までの低点トリガを可能にするために、追加の実施形態の本設計を反転することができ、操作を反転する。
また、もう1つのセンスアンプは、これにより負電荷を双方向メモリセルに記憶した正電荷として読取る。
ここで、本電荷は同様に高電圧参考点上を通過する場合、参照電圧VRefは第2センスアンプでON状態または1の出力を起動して、したがって、第1センスアンプでOFF状態または0を出力する。
本設計では、コンデンサは正極性または負極性のいずれかに充電される場合のみ、センスアンプのいずれかはON位置出力をアクティブにする。
結果として、論理回路は特定の双方向メモリセルの電荷状態および極性を判定できる。VREFをビット線（図示略）からセンスアンプ（図示略）までの低点トリガを可能にするために、追加の実施形態の本設計を反転することができ、操作を反転する。
【0195】
図13は装置の操作を示す図である。
本実施形態では、重ね合わせ状態（メモリセルに記憶された情報が同時に0と1の状態にある）を表現するために、情報は双方向メモリセルの負反転バイアス電圧から変換し記憶できる。
本実施形態では、重ね合わせ状態（メモリセルに記憶された情報が同時に0と1の状態にある）を表現するために、情報は双方向メモリセルの負反転バイアス電圧から変換し記憶できる。
【0196】
コンピューティングで重ね合わせを利用することは非常に有益である。
それにより、量子ベースのコンピュータアルゴリズムを、計算の中でメモリセルの剛性なバイナリ単一ビット状態に基づいた従来計算より効率的に動作できる。量子コンピュータのために設計される特定のアルゴリズムは量子加速とよばれるものを可能にする。
しかしながら、従来のコンピュータで階乗計算などの操作には延長され、場合によっては不合理な時間が必要である。量子アルゴリズムに基づいた量子加速によって、その同様の階乗問題は大幅に減少した時間の中で解決できる。
それにより、量子ベースのコンピュータアルゴリズムを、計算の中でメモリセルの剛性なバイナリ単一ビット状態に基づいた従来計算より効率的に動作できる。量子コンピュータのために設計される特定のアルゴリズムは量子加速とよばれるものを可能にする。
しかしながら、従来のコンピュータで階乗計算などの操作には延長され、場合によっては不合理な時間が必要である。量子アルゴリズムに基づいた量子加速によって、その同様の階乗問題は大幅に減少した時間の中で解決できる。
【0197】
双方向メモリの重ね合わせ状態を利用する本図と例示された実施形態は、本明細書で参照する。
本回路と装置の操作では、重ね合わせたメモリセル（図示せず）の電流状態の可能性を判定することによって、結果として答えの可能性を制御し要因とするために利用できる。これは、可能な重ね合わせ状態を判定し、回路を制御して前記可能な結果を好み、さらに誤りの訂正のために利用できる。
本回路と装置の操作では、重ね合わせたメモリセル（図示せず）の電流状態の可能性を判定することによって、結果として答えの可能性を制御し要因とするために利用できる。これは、可能な重ね合わせ状態を判定し、回路を制御して前記可能な結果を好み、さらに誤りの訂正のために利用できる。
【0198】
これは、実施形態の1つの変形である、複数の出力電圧および・または論理レベルと接続して、メモリ管理単位230からのスイッチ20を有するセンスアンプ40Cを利用することより達成できる。
本実施形態では、メモリ管理単位230が双方向メモリセルの状態は負電荷状態にあることを示す信号、またはセンスアンプ40Bからのバイアスを受信する。
ここで、メモリ管理単位230は、ユーザ介入、アルゴリズム、人工知能、または計算ベースの影響を追加の双方向メモリセルと組合わせて、前記センスアンプ40Cに再送信する出力電圧レベルや論理レベルを判定して、重ね合わせた双方向メモリセルからの読取操作の結果に影響する。
センスアンプ40Cはメモリ管理単位230から電圧レベルを受信して、判定されたセンスアンプ40Cの基準電圧VRefは、メモリ管理単位230からの入力電圧に基づいて0または1の出力状態を判定する。
すなわち、出力は0または1のいずれかにある可能性は、電圧レベル、論理レベル、またはORゲート80に接続する後続の読取操作のために使用されたセンスアンプ40Cの基準電圧の制御によって制御可能である。
本実施形態では、メモリ管理単位230が双方向メモリセルの状態は負電荷状態にあることを示す信号、またはセンスアンプ40Bからのバイアスを受信する。
ここで、メモリ管理単位230は、ユーザ介入、アルゴリズム、人工知能、または計算ベースの影響を追加の双方向メモリセルと組合わせて、前記センスアンプ40Cに再送信する出力電圧レベルや論理レベルを判定して、重ね合わせた双方向メモリセルからの読取操作の結果に影響する。
センスアンプ40Cはメモリ管理単位230から電圧レベルを受信して、判定されたセンスアンプ40Cの基準電圧VRefは、メモリ管理単位230からの入力電圧に基づいて0または1の出力状態を判定する。
すなわち、出力は0または1のいずれかにある可能性は、電圧レベル、論理レベル、またはORゲート80に接続する後続の読取操作のために使用されたセンスアンプ40Cの基準電圧の制御によって制御可能である。
【0199】
これらの物理システムを使用して、このような重ね合わせ状態を可能にする大型な双方向メモリセル（図示せず）ネットワークを複数構築でき、追加の双方向メモリセルと組合わせることが可能であり、これらの組み合わせたメモリセルの影響を利用してその0または1の最終測定状態に影響できる。したがって、本設計は非常に有益である。さらに量子ビットが追加されると、それらの動作からの信号ノイズを含めるいくつかの要因により、制限される量子コンピュータと比べて、非常に有利である。
開示されたシステムおよび方法のもう1つの利点として、開示されたシステムおよび方法と共に、重ね合わせ状態にある安定的な指数関数的に拡張可能な複数の双方向メモリセル（図示せず）が可能であり、実際に導入可能である。これは、安価で拡張可能な量子計算に基づくコンピュータ構築を、一般大衆化および大量採用を可能にする。現時点で利用できる大型高価、エネルギーを浪費する量子計算の代替技術と比べて、これは非常に有益である。
追加の実施形態も、現存DRAMメモリ、回路、および・またはシステムから双方向対応システムに変換することにより大きなメリットを得る。例えば、従来のDRAMに存在する接地線を第2のビット線（図示せず）のために利用する。ここで、機能、側面、回路、またはシステムを含むことは、開示されたシステムおよび方法の操作と利点を可能にし、本明細書で可能な実施形態として参照する。
開示されたシステムおよび方法のもう1つの利点として、開示されたシステムおよび方法と共に、重ね合わせ状態にある安定的な指数関数的に拡張可能な複数の双方向メモリセル（図示せず）が可能であり、実際に導入可能である。これは、安価で拡張可能な量子計算に基づくコンピュータ構築を、一般大衆化および大量採用を可能にする。現時点で利用できる大型高価、エネルギーを浪費する量子計算の代替技術と比べて、これは非常に有益である。
追加の実施形態も、現存DRAMメモリ、回路、および・またはシステムから双方向対応システムに変換することにより大きなメリットを得る。例えば、従来のDRAMに存在する接地線を第2のビット線（図示せず）のために利用する。ここで、機能、側面、回路、またはシステムを含むことは、開示されたシステムおよび方法の操作と利点を可能にし、本明細書で可能な実施形態として参照する。
【0200】
出力状態の可能性を制御可能にすることは、量子計算により非常に有益である。出力状態の可能性の制御によって、コンピュータの量子加速の利用を促進し可能にするプログラムとアルゴリズムを作るために本システムと方法を利用できる。本実施形態では、追加のセンスアンプ40Cが、メモリ管理単位230から受信された電圧に基づいて出力状態を判定して、ANDゲート70に送信する。
しかしながら、これは、いくつかの実施形態では必要ない場合がある。メモリ管理単位230それ自身は重ね合わせた双方向メモリセル（図示せず）の出力状態を判定できる。追加の実施形態では、開示されたシステムおよび方法の一般大体の前提と範囲から離れず、追加の制御システムと回路は重ね合わせた双方向メモリセル（図示せず）の出力状態を制御するために利用できる。
しかしながら、これは、いくつかの実施形態では必要ない場合がある。メモリ管理単位230それ自身は重ね合わせた双方向メモリセル（図示せず）の出力状態を判定できる。追加の実施形態では、開示されたシステムおよび方法の一般大体の前提と範囲から離れず、追加の制御システムと回路は重ね合わせた双方向メモリセル（図示せず）の出力状態を制御するために利用できる。
【0201】
図13では、双方向メモリセル（図示せず）の操作は高点トリガである参照電圧および双方向メモリセル（図示せず）に接続しているメモリから、2つのセンスアンプ40A、40Bを利用して解釈または読取る。
追加の実施形態では、開示された範囲から離れず、様々で異なるトリガポイント、基準電圧VRef、および・または接続スキームが利用できる。2つのセンスアンプ40A、40Bの基準電圧は、レジスタ3Sを利用して、位置トリガポイントVThreshおよび・または基準電圧VRefを変更することによって調整される。ここでは、電源接続Vddと地面接続15は特定の電位のために利用できる。例えば、非浮動小数点の基準を縛り付けるため、ツェナー（Zener）ダイオードを利用する。しかしながら、追加の実施形態では、浮動小数点は有益であり、可能な実施形態として本明細書で参照する。
追加の実施形態では、開示された範囲から離れず、様々で異なるトリガポイント、基準電圧VRef、および・または接続スキームが利用できる。2つのセンスアンプ40A、40Bの基準電圧は、レジスタ3Sを利用して、位置トリガポイントVThreshおよび・または基準電圧VRefを変更することによって調整される。ここでは、電源接続Vddと地面接続15は特定の電位のために利用できる。例えば、非浮動小数点の基準を縛り付けるため、ツェナー（Zener）ダイオードを利用する。しかしながら、追加の実施形態では、浮動小数点は有益であり、可能な実施形態として本明細書で参照する。
【0202】
センスアンプ40Aはフリップフロップ55Ａに信号を送信する。センスアンプ40Aの電流状態に基づいて、フリップフロップ55Aのどちらの出力がONまたはOFF、0または1を出力することを判定する。センスアンプ40Aは、ビット線１BL1の電圧が基準電圧VRefを超えないと判定する場合、0状態を出力して、フリップフロップ55Aは非反転出力QによってANDゲート70に0またはOFF状態を出力して、反転補完出力Q によってNOTゲート90にON状態または1を出力して、反転された状態をOFFに戻し、ORゲート80に信号を送信する。
【0203】
センスアンプ40Bは、双方向メモリセル（図示せず）の状態を判定するために利用され、信号をフリップフロップ55Bに送信する。双方向メモリセル（図示せず）の電流状態に基づいて、センスアンプ40Bは双方向メモリセルが充電されるかどうかを判定して、また、フリップフロップ55Aの各ONまたはOFF、0または1の出力の出力指示を判定する。
センスアンプ40Bは、ビット線２BL2の電圧が閾値VThresh・参照電圧VRefを超えないと判定する場合、センスアンプ40Bは0，またはOFF状態を出力する。
すなわち、フリップフロップ55BはOFF、または0をANDゲート70に出力して、反転補完出力Q 信号を反転された状態をOFF状態にもう一度反転するNOTゲート90（変換器）に出力する。
センスアンプ40Bは、ビット線２BL2の電圧が閾値VThresh・参照電圧VRefを超えないと判定する場合、センスアンプ40Bは0，またはOFF状態を出力する。
すなわち、フリップフロップ55BはOFF、または0をANDゲート70に出力して、反転補完出力Q 信号を反転された状態をOFF状態にもう一度反転するNOTゲート90（変換器）に出力する。
【0204】
2つの0またはOFF信号を受信するANDゲート70はORゲート80に0またはOFFを出力する。ここでは、ANDゲート70の論理は、1またはON状態を出力するために2つのON状態を要求する。これは、フリップフロップ55Aと55Bの両方が1またはON状態を出力することが必要である。
しかしながら、その場合、センスアンプ40Aと40B両方を独立の閾値電圧VThreshにパスしてコンデンサ（図示せず）は正と負バイアスで同時に充電されることを示すことが必要なため、それは論理的に不可能である。
ORゲート80は、2つの0電圧または偽ステートメントを受信する場合、0を出力する。NOTゲート90から真ステートメントを受信し、ANDゲート70から偽ステートメントを受信する場合、それは、定義可能な変換回路において影響される1またはON状態を出力する。
ここでは、たとえNOTゲート90とANDゲート70から2つのOFF状態または0を受信した場合も、ONステートメントまたは1をANDゲート70からORゲート80に送信し、状態をONまたは1に変換する。
しかしながら、その場合、センスアンプ40Aと40B両方を独立の閾値電圧VThreshにパスしてコンデンサ（図示せず）は正と負バイアスで同時に充電されることを示すことが必要なため、それは論理的に不可能である。
ORゲート80は、2つの0電圧または偽ステートメントを受信する場合、0を出力する。NOTゲート90から真ステートメントを受信し、ANDゲート70から偽ステートメントを受信する場合、それは、定義可能な変換回路において影響される1またはON状態を出力する。
ここでは、たとえNOTゲート90とANDゲート70から2つのOFF状態または0を受信した場合も、ONステートメントまたは1をANDゲート70からORゲート80に送信し、状態をONまたは1に変換する。
【0205】
センスアンプ40Aは、ビット線1BL1の電圧が参照電圧の上にあると判定する場合、1または真ステートメントをフリップフロップ55Aに出力する。そのフリップフロップ55AはOFF、または0を反転補完出力Q 信号を介してNOTゲート90（変換器）に出力して、反転された状態をOFF状態にもう一度反転して、1またはON状態を出力するORゲート80に送信する。
【0206】
センスアンプ40Bは双方向メモリセル（図示せず）の電圧を測定することによって、双方向メモリセル（図示せず）の電荷状態を判定する。負電圧の場合、センスアンプ40Bは、負バイアス電圧電荷状態を正電圧として解釈される。
これは、ビット線2BL2のリードおよび・または接続をセンスアンプ40Bと逆転して、特定のコンデンサ（図示せず）の接続点の方向に回転することによって達成するのである。ここでは、負電圧は正として読取られ、線電圧は負として読取られる。充電されたコンデンサを読取る間でコンデンサのリードの方向を変換することによって、結果の充電極性ステートメントを変換する。
本実施形態では、本操作方法は双方向メモリセル（図示せず）に記憶された情報の正確な解釈を保証するために利用し、センスアンプ40Aと40Bの手段によって解釈される。
これは、ビット線2BL2のリードおよび・または接続をセンスアンプ40Bと逆転して、特定のコンデンサ（図示せず）の接続点の方向に回転することによって達成するのである。ここでは、負電圧は正として読取られ、線電圧は負として読取られる。充電されたコンデンサを読取る間でコンデンサのリードの方向を変換することによって、結果の充電極性ステートメントを変換する。
本実施形態では、本操作方法は双方向メモリセル（図示せず）に記憶された情報の正確な解釈を保証するために利用し、センスアンプ40Aと40Bの手段によって解釈される。
【0207】
双方向メモリセル（図示せず）でのコンデンサの状態を読取ることの難点は、いずれかの極性に記憶された電荷はその他の正反対のものであることである。
これは、電荷状態だけではなく、極性まで判定する場合に課題を引き起こす。
これは、電荷状態だけではなく、極性まで判定する場合に課題を引き起こす。
【0208】
例えば、センスアンプA（図示せず）は非反転として構成され、充電されたメモリセル（図示せず）の極性を判定する場合である。ここでは、電圧は基準電圧VRefを超えた場合、トリガポイントVThreshの状態をONにする。
また、電圧が参照電圧トリガポイントの下で交差するとき、状態変化を起動する反転構成で構成された追加のセンスアンプB（図示せず）は、図13に開示された回路レイアウトによって有効的に極性を判定するために動作することはできない。
コンデンサ（図示せず）は正極性で充電された場合、センスアンプA（図示せず）が参照電圧をパスしたと考えて、ビット線1（図示せず）と接続のためON状態を起動する。また、センスアンプB（図示せず）もそれは負電圧をパスしたと考えて、ビット線2（図示せず）と接続のためONの状態変化を起動する。
その理由は、それらのセンスアンプは同様の電荷を反対的に読取るからである。
また、電圧が参照電圧トリガポイントの下で交差するとき、状態変化を起動する反転構成で構成された追加のセンスアンプB（図示せず）は、図13に開示された回路レイアウトによって有効的に極性を判定するために動作することはできない。
コンデンサ（図示せず）は正極性で充電された場合、センスアンプA（図示せず）が参照電圧をパスしたと考えて、ビット線1（図示せず）と接続のためON状態を起動する。また、センスアンプB（図示せず）もそれは負電圧をパスしたと考えて、ビット線2（図示せず）と接続のためONの状態変化を起動する。
その理由は、それらのセンスアンプは同様の電荷を反対的に読取るからである。
【0209】
双方向メモリセル（図示せず）は、負極性で充電された場合も、同じ課題は発生する。1つの反転センスアンプと1つの非反転センスアンプ（図示せず）またはコンパレータ（図示せず）となる本操作は、コンデンサ（図示せず）の正リードが両方のビット線（図示せず）またはセンスアンプAとB（図示せず）と単独的または接続的に接続する場合、追加実施形態で有効的に動作できる。
一方、センスアンプA（図示せず）の基準を超える場合、またはセンスアンプB（図示せず）の基準の下にある場合、極性を判定することが可能である。
一方、電圧は高電位を超えない、または低電位の以下に落ちない場合、窓コンパレータ設計と同じく状態がOFFや無電荷状態、または偽の状態と判定できる。
追加の実施形態では、双方向メモリセルコンデンサが正電荷、負電荷、または無電荷状態にあるかどうかを判定するために、窓コンパレータと組み合わせて単一のビット線の読み取りによる電圧振幅を利用できる。
一方、センスアンプA（図示せず）の基準を超える場合、またはセンスアンプB（図示せず）の基準の下にある場合、極性を判定することが可能である。
一方、電圧は高電位を超えない、または低電位の以下に落ちない場合、窓コンパレータ設計と同じく状態がOFFや無電荷状態、または偽の状態と判定できる。
追加の実施形態では、双方向メモリセルコンデンサが正電荷、負電荷、または無電荷状態にあるかどうかを判定するために、窓コンパレータと組み合わせて単一のビット線の読み取りによる電圧振幅を利用できる。
【0210】
センスアンプ40Bは、ビット線2BL2の電圧が基準電圧VRefを超えると判定してセルに負電荷を示す場合、反転してフリップフロップ55BにON状態または1を出力して、反転した状態をON状態にもう一度反転するNOTゲート90（変換器）に補完出力Q信号を送信する。そして、信号をメモリ管理単位230に送信する。
記憶管理単位230は、様々な電圧レベルおよび・または論理レベルを直接的に送信するために、またはトランジスタ20または複数のトランジスタ20を介して、電源を異なる電圧レベルに制御するトランジスタ20、20、20を直接的にセンスアンプ40Cに追い込んで、0または1のいずれかの位置状態にある可能性を含めるいくつかの要因に基づいて、重ね合わせた双方向メモリセル（図示せず）の結果を変換することを可能にする。
本実施形態では、センスアンプ40Cに送信された電圧状態を変換することによって、それを達成する。ここでは、電圧状態の制御は、電圧がセンスアンプ40Cの参照電圧VRefをパスできるかどうかを判定し、1またはONステートメントを出力する。た、電圧は参照電圧の下で交差する場合、0またはOFFステートメントを出力する。
記憶管理単位230は、様々な電圧レベルおよび・または論理レベルを直接的に送信するために、またはトランジスタ20または複数のトランジスタ20を介して、電源を異なる電圧レベルに制御するトランジスタ20、20、20を直接的にセンスアンプ40Cに追い込んで、0または1のいずれかの位置状態にある可能性を含めるいくつかの要因に基づいて、重ね合わせた双方向メモリセル（図示せず）の結果を変換することを可能にする。
本実施形態では、センスアンプ40Cに送信された電圧状態を変換することによって、それを達成する。ここでは、電圧状態の制御は、電圧がセンスアンプ40Cの参照電圧VRefをパスできるかどうかを判定し、1またはONステートメントを出力する。た、電圧は参照電圧の下で交差する場合、0またはOFFステートメントを出力する。
【0211】
追加の実施形態では、メモリ管理単位230はどの回路、システム、ゲート、部品がそれらに記憶された情報を、単独、組み合わせた、個別、および・または追加または複数の回路としてバッファそしてレジスタ（図示せず）に格納することを判定できる。本実施形態では、定義可能な変換回路で影響された重ね合わせた双方向メモリセルからの単一出力は、格納されおよび・または参照可能である。
【0212】
開示されたシステムおよび方法の利点として、任意の複数および・またはアレイで構成された双方向メモリセルを利用することによって、この特定の実装は、重ね合わせ状態で動作する双方向メモリセルの量を相対的に単純直接的な構築と操作のある膨大な量のセルに拡大する。
量子コンピュータ内で量子ビットを拡大することは非常に挑戦的、高価で、時間がかかることであり、量子ビットの量に対する理論上の限界が指摘されることもある。したがって、「代表的な」量子計算技術と比べて、これは非常に有益である。
したがって、本発明のもう一つの目標は複数の双方向メモリセルを重ね合わせた状態で操作することである。ここでは、複数で膨大な量を含める。非限定的な例として、数十億または数兆の接続され独立した双方向メモリセルおよび・またはアレイ、本明細書で可能な実施形態として参照する。
量子コンピュータ内で量子ビットを拡大することは非常に挑戦的、高価で、時間がかかることであり、量子ビットの量に対する理論上の限界が指摘されることもある。したがって、「代表的な」量子計算技術と比べて、これは非常に有益である。
したがって、本発明のもう一つの目標は複数の双方向メモリセルを重ね合わせた状態で操作することである。ここでは、複数で膨大な量を含める。非限定的な例として、数十億または数兆の接続され独立した双方向メモリセルおよび・またはアレイ、本明細書で可能な実施形態として参照する。
【0213】
さらに、単独の実施形態も双方向メモリセル論理回路の間のクロスカップリングを利用できる。ここでは、論理回路は、単一または複数の後続双方向メモリセル論理回路および・または双方向メモリセルに影響する、またはそれらに影響される場合がある。
とある実施形態では、その操作はクロックサイクルを利用することによって制御でき、トライステート双方向メモリセルシステムの中で論理回路の間の状態変化を起動する。例えば、双方向メモリセルを組合わせることは、相隣の双方向メモリセル論理回路を繋げることによって達成できる。
非限定的な例として、加算器および減算器の論理回路を含める。それは、半加算器、全加算器、半減算器、全減算器、キャリー先読み加算器、リップルキャリー加算器、バイナリ乗算器、バイナリ分周器、キャリーセーブ加算器、加算-減算器、コンプレッサー、タンク回路を含む。双方向メモリセルの状態は、ある振幅にあると判定でき、前記アナログ論理回路を利用することによって、双方向メモリセルの振幅を変更可能であり、相隣の双方向メモリセルを論理操作とカップリングを介して影響および・または干渉できる。単独のステップは、非限定的な例としてのクロックサイクルステップに制御された特定の操作に分割される。そして、単独の双方向メモリセルの振幅を利用して、定義可能な変換回路に影響する。トリガポイントVRef・VThreshおよび・または電圧振幅のいずれかを変換することによって、一番可能な0または1の最終読取状態に反応するために重ね合わせた双方向メモリセルの可能性を変換することができる。したがって、全ての相互接続のおよび結合された双方向メモリセルの一番可能な状態に基づいて、計算操作の最終結果を判定する。
ここでは、前記計算を促進する異なる構築と操作は、可能な実施形態として本明細書に開示する。定義可能な変換回路と部品を含める論理回路も、双方向メモリセルの可能性のある状態の任意の確率を可能にするために初期化（事前設定され、事前に設計されている）できる。すなわち、双方向メモリセルは、重ね合わせ状態にある可能性は任意の値または1や0のいずれかの状態にある可能性として初期化されて、可能な実施形態として本明細書に開示する。
とある実施形態では、その操作はクロックサイクルを利用することによって制御でき、トライステート双方向メモリセルシステムの中で論理回路の間の状態変化を起動する。例えば、双方向メモリセルを組合わせることは、相隣の双方向メモリセル論理回路を繋げることによって達成できる。
非限定的な例として、加算器および減算器の論理回路を含める。それは、半加算器、全加算器、半減算器、全減算器、キャリー先読み加算器、リップルキャリー加算器、バイナリ乗算器、バイナリ分周器、キャリーセーブ加算器、加算-減算器、コンプレッサー、タンク回路を含む。双方向メモリセルの状態は、ある振幅にあると判定でき、前記アナログ論理回路を利用することによって、双方向メモリセルの振幅を変更可能であり、相隣の双方向メモリセルを論理操作とカップリングを介して影響および・または干渉できる。単独のステップは、非限定的な例としてのクロックサイクルステップに制御された特定の操作に分割される。そして、単独の双方向メモリセルの振幅を利用して、定義可能な変換回路に影響する。トリガポイントVRef・VThreshおよび・または電圧振幅のいずれかを変換することによって、一番可能な0または1の最終読取状態に反応するために重ね合わせた双方向メモリセルの可能性を変換することができる。したがって、全ての相互接続のおよび結合された双方向メモリセルの一番可能な状態に基づいて、計算操作の最終結果を判定する。
ここでは、前記計算を促進する異なる構築と操作は、可能な実施形態として本明細書に開示する。定義可能な変換回路と部品を含める論理回路も、双方向メモリセルの可能性のある状態の任意の確率を可能にするために初期化（事前設定され、事前に設計されている）できる。すなわち、双方向メモリセルは、重ね合わせ状態にある可能性は任意の値または1や0のいずれかの状態にある可能性として初期化されて、可能な実施形態として本明細書に開示する。
【0214】
さらに、個別の実施形態は超低温環境（極低温）装置または容器内で、開示された双方向メモリセルのシステムおよび方法の操作を利用する。これらの超低温操作環境は、数ミリケルビンから数ケルビンとしての量子コンピュータに典型的な範囲で操作可能であり、いくつかの例では、本低温は操作要素と回路の超伝導を可能にするためのものである。
本特定温度範囲の参照は、可能な実施形態を開示するために使用されたが、仮想的に、現実的な実施形態はコンピュータ処理および回路動作に通常の任意の温度範囲で操作可能である。また、本参照は、開示されたシステムおよび方法のための特定の追加実施形態を開示する。
本特定温度範囲の参照は、可能な実施形態を開示するために使用されたが、仮想的に、現実的な実施形態はコンピュータ処理および回路動作に通常の任意の温度範囲で操作可能である。また、本参照は、開示されたシステムおよび方法のための特定の追加実施形態を開示する。
【0215】
さらに、異なる実施形態で単一または複数のインダクタと組み合わせて開示されたシステムおよび方法を利用することは有益である。
これらの実施形態では、インダクタは様々な方法によって使用できる。いくつかの非限定的な例として、重ね合わせ状態にある双方向メモリセルによって装置を利用するさいにインダクタを利用すること。例えば、双方向メモリセルと組み合わせたインダクタを利用して、一般的に使用されるタンク回路、または共振回路を構成する。このような回路は有名であり、膨大な量のシステムと装置で利用できる。したがって、それらの操作の簡単な言及だけが含まれる、特に代替電流を生成してコンデンサをインダクタによって放電する能力である。
いくつかの実施形態では、複数のトランジスタを利用して双方向メモリセルおよび・またはジョセフソン接合を制御する場合もある。インダクタを利用する双方向メモリセルは、複数の追加の双方向メモリセルおよび・またはインダクタと組み合わせることに注意する必要がある。それは複数の方法によって達成できる。非限定的な例として、強磁性コアと組み合わせたIジョイント、Uジョイント、Cジョイント、Hジョイント、Hジョイントを含む。ここでのインダクタは相互接続、絡み合った、近接接続された、誘導ベースの接続、および・またはトランジスタや論理回路などのスイッチを介して接続、および・または直流接続を利用する。
仮想的に、インダクタを利用する双方向メモリセルは、前記超低温を含める動作可能な回路温度と任意の共通温度で動作可能である。これは、さらに単一または複数の後続双方向メモリセルを干渉または影響するために利用でき、それらの出力状態可能性に影響を与える。
これらの実施形態では、インダクタは様々な方法によって使用できる。いくつかの非限定的な例として、重ね合わせ状態にある双方向メモリセルによって装置を利用するさいにインダクタを利用すること。例えば、双方向メモリセルと組み合わせたインダクタを利用して、一般的に使用されるタンク回路、または共振回路を構成する。このような回路は有名であり、膨大な量のシステムと装置で利用できる。したがって、それらの操作の簡単な言及だけが含まれる、特に代替電流を生成してコンデンサをインダクタによって放電する能力である。
いくつかの実施形態では、複数のトランジスタを利用して双方向メモリセルおよび・またはジョセフソン接合を制御する場合もある。インダクタを利用する双方向メモリセルは、複数の追加の双方向メモリセルおよび・またはインダクタと組み合わせることに注意する必要がある。それは複数の方法によって達成できる。非限定的な例として、強磁性コアと組み合わせたIジョイント、Uジョイント、Cジョイント、Hジョイント、Hジョイントを含む。ここでのインダクタは相互接続、絡み合った、近接接続された、誘導ベースの接続、および・またはトランジスタや論理回路などのスイッチを介して接続、および・または直流接続を利用する。
仮想的に、インダクタを利用する双方向メモリセルは、前記超低温を含める動作可能な回路温度と任意の共通温度で動作可能である。これは、さらに単一または複数の後続双方向メモリセルを干渉または影響するために利用でき、それらの出力状態可能性に影響を与える。
【0216】
図１４は、定義可能な変換回路の重ね合わせた複数の双方向メモリセルの読取状態に影響する能力の4つの可能な構成を表現する図である。
異なる高圧側参照電圧VRefUpperと低圧側参照電圧VrefLower、および・または論理レベルを含めた異なる電圧を利用することによって、読取操作の間で重ね合わせた複数の双方向メモリセルの最終状態に影響する。
例えば、低圧側参照電圧VrefLowerを作って、高電位出力を利用した制約付き変換回路の状態は0またはOFFを出力として維持される。メモリ管理単位の非限定的な例から、特定の双方向メモリセルの個別振幅を判定する操作の結果として、非限定的な例としてのセンスアンプの状態を変換して1，またはON状態を出力することができる。本非限定的な例では、ANDゲートからORゲートに送信して、その出力状態をONまたは1状態に変換する。したがって、重ね合わせたメモリセルの出力状態に影響する。
異なる高圧側参照電圧VRefUpperと低圧側参照電圧VrefLower、および・または論理レベルを含めた異なる電圧を利用することによって、読取操作の間で重ね合わせた複数の双方向メモリセルの最終状態に影響する。
例えば、低圧側参照電圧VrefLowerを作って、高電位出力を利用した制約付き変換回路の状態は0またはOFFを出力として維持される。メモリ管理単位の非限定的な例から、特定の双方向メモリセルの個別振幅を判定する操作の結果として、非限定的な例としてのセンスアンプの状態を変換して1，またはON状態を出力することができる。本非限定的な例では、ANDゲートからORゲートに送信して、その出力状態をONまたは1状態に変換する。したがって、重ね合わせたメモリセルの出力状態に影響する。
【0217】
ここでは、メモリ管理単位から出力された低電圧出力によって低圧側参照電圧VrefLowerのかわりに高圧側トリガポイントVrefUpperに電位を設置する場合、本操作の反転が発生する可能性がある。
センスアンプは、高圧側トリガポイントVRefUpperの下に残り、継続的なOFFまたは0出力状態を確実にし、0またはOFF出力状態を維持するORゲートに送信する。
センスアンプは、高圧側トリガポイントVRefUpperの下に残り、継続的なOFFまたは0出力状態を確実にし、0またはOFF出力状態を維持するORゲートに送信する。
【0218】
これらはいくつかの非限定的な例である。そこで、開示されたシステムおよび方法を利用して回路および・またはシステムを設計して、双方向メモリセルおよび・または読取論理回路の出力状態に影響する。それは以下を含むが、これらに限定されない方法から導き出すことができる。
コンデンサ、双方向メモリセルの最終更新から経過した時間に基づいて、異なる状態の可能性を調整し、コンデンサ電圧状態の減少と前記双方向メモリセルの出力状態の可能性の変換を行う。双方向メモリセルの出力状態に影響する能力は、以下の様々な技術効果を利用する。電圧、コンパレータ、センスアンプ、ウィンドウコンパレータ、電圧閾値、トリガポイント、コンデンサ電圧状態、判定された振幅、振幅、および任意の組み合わせと複数を利用して、重ね合わせ状態にあるかどうかの双方向メモリセルの出力状態に影響する目的を達成する。前記重ね合わせ状態にあるかどうかの双方向メモリセルに影響するために利用された任意の可能な実施形態は、可能な実施形態として本明細書で参照する。
コンデンサ、双方向メモリセルの最終更新から経過した時間に基づいて、異なる状態の可能性を調整し、コンデンサ電圧状態の減少と前記双方向メモリセルの出力状態の可能性の変換を行う。双方向メモリセルの出力状態に影響する能力は、以下の様々な技術効果を利用する。電圧、コンパレータ、センスアンプ、ウィンドウコンパレータ、電圧閾値、トリガポイント、コンデンサ電圧状態、判定された振幅、振幅、および任意の組み合わせと複数を利用して、重ね合わせ状態にあるかどうかの双方向メモリセルの出力状態に影響する目的を達成する。前記重ね合わせ状態にあるかどうかの双方向メモリセルに影響するために利用された任意の可能な実施形態は、可能な実施形態として本明細書で参照する。
【0219】
図15は装置の操作を示す図である。本実施形態では、情報は双方向メモリセルでの負反転バイアス電圧に記憶し、そこから変換できる、そしてメモリセルに記憶された情報を0と1の両方の状態で同時にあることを表現する。また、それは重ね合わせとして観察される。
【0220】
この図では、双方向メモリの重ね合わせ状態を利用し、例示された実施形態は本明細書で参照する。本回路と装置の操作では、重ね合わせたメモリセル（図示せず）の電流状態の可能性を判定して得る答えは、前記結果の答えを制御し、要因とでなるために利用できる。これは、可能な重ね合わせ状態を判定して、複数の双方向メモリセルからの影響や干渉を利用して回路を制御し、前記可能な結果を好み、および・またはさらに誤り訂正のために利用できる。
【0221】
この1つのバリエーションとしての実施形態、2つのセンスアンプ45、50で構成された窓コンパレータは、メモリ管理単位230からのスイッチ20によってさらに複数の出力電圧および・または論理回路と接続する。本実施形態では、メモリ管理単位230は双方向メモリセルの状態が負電荷状態にあることを示す信号、またはセンスアンプ40B、フリップフロップ55BとNOTゲート90からのバイアスを受信する。
ここで、メモリ管理単位230は、ユーザ介入、アルゴリズム、人工知能、または計算ベースの影響（干渉）、および・または追加の双方向メモリセルと組み合わせて、前記センスアンプ45、50で構成された前記窓コンパレータに再送信された出力電圧レベルや論理レベルを判定して、重ね合わせた双方向メモリセルからの読取操作の結果に影響する（通常に量子干渉とよばれる）。
センスアンプ45、50はメモリ管理単位230から電圧レベル状態を受信し、判定され基準電圧VRefUpper、VrefLowerは、メモリ管理単位230からの入力電圧に基づいて0または1の出力状態を判定し、レジスタ35を制御して操作のウィンドウを選んでいる。すなわち、電圧レベル、論理レベル、またはORゲート80に接続して後続の読取操作で利用されるセンスアンプ45、50の基準電圧のいずれかを制御することによって、0または1のいずれかの出力の可能性を制御できる。本実施形態でのセンスアンプ45、50では、反転と非反転のセンスアンプを含めることには注意すべきである。
また、操作窓、出力状態、またはON状態は、２つの参照電圧VRefUpperとVRefLowerの間および・または2つの参照電圧VRefUpperとVRefLower以外で動作するものとして設計されている。
ここで、メモリ管理単位230は、ユーザ介入、アルゴリズム、人工知能、または計算ベースの影響（干渉）、および・または追加の双方向メモリセルと組み合わせて、前記センスアンプ45、50で構成された前記窓コンパレータに再送信された出力電圧レベルや論理レベルを判定して、重ね合わせた双方向メモリセルからの読取操作の結果に影響する（通常に量子干渉とよばれる）。
センスアンプ45、50はメモリ管理単位230から電圧レベル状態を受信し、判定され基準電圧VRefUpper、VrefLowerは、メモリ管理単位230からの入力電圧に基づいて0または1の出力状態を判定し、レジスタ35を制御して操作のウィンドウを選んでいる。すなわち、電圧レベル、論理レベル、またはORゲート80に接続して後続の読取操作で利用されるセンスアンプ45、50の基準電圧のいずれかを制御することによって、0または1のいずれかの出力の可能性を制御できる。本実施形態でのセンスアンプ45、50では、反転と非反転のセンスアンプを含めることには注意すべきである。
また、操作窓、出力状態、またはON状態は、２つの参照電圧VRefUpperとVRefLowerの間および・または2つの参照電圧VRefUpperとVRefLower以外で動作するものとして設計されている。
【0222】
本設計は非常に有益である。これらの物理システムを使用して、双方向メモリセル前記重ね合わせ状態（図示せず）の大きいネットワーク（複数）を構築できる。それらはまた、追加および・または後続の双方向メモリセルに接続でき、前記メモリセルの影響・干渉を利用して自らの0または1としての最終測定状態に影響する。
さらに量子ビット（Qビット）が追加されると、それらの動作からの信号ノイズを含むいくつかの要因により制限される。量子コンピュータと比べ、これは非常に有利である。
開示されたシステムおよび方法のもう1つの利点として、開示されたシステムおよび方法と共に、重ね合わせ状態にあるかどうか安定的な指数関数的に拡張可能な複数の双方向メモリセル（図示せず）が可能であり、実際に導入可能である。
さらに量子ビット（Qビット）が追加されると、それらの動作からの信号ノイズを含むいくつかの要因により制限される。量子コンピュータと比べ、これは非常に有利である。
開示されたシステムおよび方法のもう1つの利点として、開示されたシステムおよび方法と共に、重ね合わせ状態にあるかどうか安定的な指数関数的に拡張可能な複数の双方向メモリセル（図示せず）が可能であり、実際に導入可能である。
【0223】
これは、安価で拡張可能な量子計算に基づくコンピュータ構築、一般化および大量生産を可能にする。同様の量子計算のためにある大型で高価、エネルギーを浪費する現有代替技術と比べ、これは非常に有益である。
追加の実施形態も、現存DRAMメモリ、回路、および・またはシステムから双方向対応システムに変換することにより大きなメリットを得る。例えば、従来のDRAM回路で存在する接地線を第2のビット線（図示せず）のために利用する。ここで開示されたシステムおよび方法、機能、側面、回路、および・またはシステムを含むことは開示されたシステムおよび方法の操作と利点を可能にして、本明細書で可能な実施形態として参照する。
追加の実施形態も、現存DRAMメモリ、回路、および・またはシステムから双方向対応システムに変換することにより大きなメリットを得る。例えば、従来のDRAM回路で存在する接地線を第2のビット線（図示せず）のために利用する。ここで開示されたシステムおよび方法、機能、側面、回路、および・またはシステムを含むことは開示されたシステムおよび方法の操作と利点を可能にして、本明細書で可能な実施形態として参照する。
【0224】
さらに、いくつかの実施形態は双方向DRAMに類似した操作のためにSRAM（静電ランダムアクセスメモリ）（図示せず）を利用して、従来の6トランジスタSRAM設計に追加のトランジスタを含める。例えば、元の6個のトランジスタを逆電流構成で鏡映する。さらに、類似した操作は、単に使用されたビット線の電位をSRAM書込操作の間で反転することによって達成できる。また、双方向トランジスタを利用して、電流は従来のSRAMメモリセル電流において反対の方向にSRAMセルに流れる。これにより、さらに開示されたシステムおよび方法を利用して利益がえられる。
さらに、開示されたシステムおよび方法を利用し、反対極性（反転電流）を判定し、追加の非限定的な例としてのセンスアンプ、読取論理回路、変換回路、カップリング、影響・干渉と組み合わせて、SRAMメモリセルを操作して本明細書に開示した利点を利用できる。
その可能な実施形態は、本明細書で参照する。従来のDRAMと比べて、SRAMメモリセルの遅延が非常に減少するため、SRAMの操作は非常に有益である。その訳は、一般的に高速操作を要求する回路システム、例えばCPUのキャッシュメモリに動作するSRAMメモリセルの操作速度である。また、開示されたシステムおよび方法と参照されたSRAM実施形態を利用することによって、数学計算を含めた量子ベース計算が迅速な速度でコンピュータの重要システム内で可能である。いくつかの実施形態では、開示された双方向DRAMメモリと組み合わせて動作できる。このような統合は直接通信でさらに有益になり、改善されたSRAMメモリの操作で直接的に情報を受信し、その極性と特定の電流を捉え、トライステート電流と後続の双方向メモリセルに基づいてリアルタイムで情報を計算できる。
さらに、開示されたシステムおよび方法を利用し、反対極性（反転電流）を判定し、追加の非限定的な例としてのセンスアンプ、読取論理回路、変換回路、カップリング、影響・干渉と組み合わせて、SRAMメモリセルを操作して本明細書に開示した利点を利用できる。
その可能な実施形態は、本明細書で参照する。従来のDRAMと比べて、SRAMメモリセルの遅延が非常に減少するため、SRAMの操作は非常に有益である。その訳は、一般的に高速操作を要求する回路システム、例えばCPUのキャッシュメモリに動作するSRAMメモリセルの操作速度である。また、開示されたシステムおよび方法と参照されたSRAM実施形態を利用することによって、数学計算を含めた量子ベース計算が迅速な速度でコンピュータの重要システム内で可能である。いくつかの実施形態では、開示された双方向DRAMメモリと組み合わせて動作できる。このような統合は直接通信でさらに有益になり、改善されたSRAMメモリの操作で直接的に情報を受信し、その極性と特定の電流を捉え、トライステート電流と後続の双方向メモリセルに基づいてリアルタイムで情報を計算できる。
【0225】
出力状態の可能性を制御できることは、量子計算により非常に有益である。出力状態の可能性の制御によって、コンピュータの量子加速の利用を促進し、あらゆるプログラムとアルゴリズムを作るために本システムと方法を利用できる。本実施形態では、追加のセンスアンプ45，50が、メモリ管理単位230から受信された電圧に基づき出力状態を判定し、ANDゲート70に送信する。
しかしながら、これは、いくつかの実施形態では必要ない場合がある。メモリ管理単位230自身は重ね合わせた双方向メモリセル（図示せず）の出力状態を判定するために利用できる。追加の実施形態では、開示されたシステムおよび方法の範囲と平均的前提から離れず重ね合わせた双方向メモリセル（図示せず）を制御するために、追加の制御システムと回路を利用することができて、非限定的な例としての平面または3次元的なメモリセルの組み合わせを含める。また、影響と干渉を促進して、可能な結果および・または振幅に影響を与える。
しかしながら、これは、いくつかの実施形態では必要ない場合がある。メモリ管理単位230自身は重ね合わせた双方向メモリセル（図示せず）の出力状態を判定するために利用できる。追加の実施形態では、開示されたシステムおよび方法の範囲と平均的前提から離れず重ね合わせた双方向メモリセル（図示せず）を制御するために、追加の制御システムと回路を利用することができて、非限定的な例としての平面または3次元的なメモリセルの組み合わせを含める。また、影響と干渉を促進して、可能な結果および・または振幅に影響を与える。
【0226】
図15では、双方向メモリセル（図示せず）の操作が高点トリガである参照電圧および双方向メモリセル（図示せず）に接続があるメモリから、2つのセンスアンプ40A、40Bを利用して解釈または読取る。
追加の実施形態では、開示された範囲から離れず、様々な異なるトリガポイント、参照電圧VRef、および・または接続スキームを利用できる。2つのセンスアンプ40A、40Bの基準電圧は、レジスタ3S、および・またはデジタル抵抗および・または電流制御、非限定的な例として、ディジタルポテンショメータによって、電位トリガポイントおよび・または基準電圧VRefを変更する。
ここでは、電源接続VDDと地面接続は、非浮動小数点（非限定的な例として、ツェナーダイオード）電位を縛り付けるために特定の電位に利用できる。しかしながら、追加の実施形態では、浮動小数点電位は有益であり、可能な実施形態として本明細書で参照する。
追加の実施形態では、開示された範囲から離れず、様々な異なるトリガポイント、参照電圧VRef、および・または接続スキームを利用できる。2つのセンスアンプ40A、40Bの基準電圧は、レジスタ3S、および・またはデジタル抵抗および・または電流制御、非限定的な例として、ディジタルポテンショメータによって、電位トリガポイントおよび・または基準電圧VRefを変更する。
ここでは、電源接続VDDと地面接続は、非浮動小数点（非限定的な例として、ツェナーダイオード）電位を縛り付けるために特定の電位に利用できる。しかしながら、追加の実施形態では、浮動小数点電位は有益であり、可能な実施形態として本明細書で参照する。
【0227】
センスアンプ40Aはフリップフロップ55Aに信号を送信して、センスアンプ40A現在の状態に基づいて、フリップフロップ55Aを出力する状態を判定する。ビット線1BL1の電圧が基準電圧VRefを超えないと判定する場合、センスアンプ40Aは0状態を出力する。
すなわち、フリップフロップ55AはANDゲート70に0またはOFFを出力する。また、反転補完出力Q はNOTゲート90（変換器）にON信号を送信して、反転された状態をOFF状態にもう一度反転してORゲート80に送信する。
すなわち、フリップフロップ55AはANDゲート70に0またはOFFを出力する。また、反転補完出力Q はNOTゲート90（変換器）にON信号を送信して、反転された状態をOFF状態にもう一度反転してORゲート80に送信する。
【0228】
センスアンプ40Bは、双方向メモリセル（図示せず）の状態を判定するために利用されて、信号をフリップフロップ55Bに送信する。双方向メモリセル（図示せず）の電流状態に基づいて、センスアンプ40Bはフリップフロップ55Bの出力状態を判定する。センスアンプ40Bはビット線2BL2の電圧が基準電圧VRefを超えないとする場合、センスアンプ40Bは0状態を出力する。すなわち、フリップフロップは非反転Q出力からANDゲート70に0またはOFFを出力する。また、反転補完出力Q はNOTゲート90（変換器）にON信号を送信して、反転した状態をOFF状態にもう一度反転してORゲート80に送信する。
【0229】
2つの0またはOFF信号を受信するANDゲート70は、ORゲート80に0またはOFFを出力する。ここでは、ANDゲート70の論理は、1またはON状態を出力するために2つのON状態を要求する。これは、フリップフロップ55Aと55Bの両方を1またはON状態で出力することが必要である。
しかしながら、その場合、センスアンプ40Aと40B両方を独立の閾値VRefをパスしてコンデンサ（図示せず）は正と負バイアスに同時に充電されることを示すことが必要であるため、論理的に不可能である。ORゲート80は2つの0電圧または偽ステートメントを受信する場合、0を出力する。NOTゲート90から真またはONステートメントを受信し、ANDゲート70から偽またはOFFステートメントを受信する場合、それは、定義可能な変換回路において影響される1またはONを出力する。ここでは、たとえNOTゲート90とANDゲート70から2つのOFF状態または0を受信した場合も、ONステートメントまたは1をANDゲート70からORゲート80に送信し、状態をONまたは1に変換する。
しかしながら、その場合、センスアンプ40Aと40B両方を独立の閾値VRefをパスしてコンデンサ（図示せず）は正と負バイアスに同時に充電されることを示すことが必要であるため、論理的に不可能である。ORゲート80は2つの0電圧または偽ステートメントを受信する場合、0を出力する。NOTゲート90から真またはONステートメントを受信し、ANDゲート70から偽またはOFFステートメントを受信する場合、それは、定義可能な変換回路において影響される1またはONを出力する。ここでは、たとえNOTゲート90とANDゲート70から2つのOFF状態または0を受信した場合も、ONステートメントまたは1をANDゲート70からORゲート80に送信し、状態をONまたは1に変換する。
【0230】
センスアンプ40Aビット線1BL1の電圧が基準電圧を超えると判定する場合、フリップフロップ55Aに1を出力して、非反転出力QによってANDゲート70に1またはON状態を送信する。また、反転補完出力Q はNOTゲート90（変換器）にOFF信号を送信して、反転した状態をON状態にもう一度反転して、ORゲート80に送信する。
【0231】
センスアンプ40Bは双方向メモリセル（図示せず）の電圧を測定することによって、双方向メモリセル（図示せず）の電荷状態を判定する。
負電圧の場合、センスアンプ40Bは負バイアス電圧電荷状態を正電圧として解釈される。これは、ビット線2BL2のリードおよび・または接続をセンスアンプ40Bに定義して、特定のコンデンサ（図示せず）の接続点の方向を回転することによって達成する。
ここでは、負電圧は正として読み取られて、線電圧は負として読み取られる。充電されたコンデンサを読み取る間でコンデンサ（図示せず）のリードの方向を変換することによって、結果の充電極性ステートメントを変換する。本実施形態では本操作方法は、双方向メモリセル（図示せず）に記憶された情報の正確な解釈を保証するために利用され、センスアンプ40Aと40Bの手段によって解釈される。
負電圧の場合、センスアンプ40Bは負バイアス電圧電荷状態を正電圧として解釈される。これは、ビット線2BL2のリードおよび・または接続をセンスアンプ40Bに定義して、特定のコンデンサ（図示せず）の接続点の方向を回転することによって達成する。
ここでは、負電圧は正として読み取られて、線電圧は負として読み取られる。充電されたコンデンサを読み取る間でコンデンサ（図示せず）のリードの方向を変換することによって、結果の充電極性ステートメントを変換する。本実施形態では本操作方法は、双方向メモリセル（図示せず）に記憶された情報の正確な解釈を保証するために利用され、センスアンプ40Aと40Bの手段によって解釈される。
【0232】
双方向メモリセル（図示せず）でのコンデンサ（図示せず）の状態を読み取ることの難点は、いずれかの極性に記憶された電荷がその他と正反対であること。これは、電荷状態だけじゃなく、極性まで判定する場合に課題を引き起こす。
【0233】
例えば、センスアンプA（図示せず）は非反転として構成され、充電されたメモリセル（図示せず）の極性を判定する場合である。ここでは、電圧が参照電圧を超えた場合、トリガポイントVThreshは状態をONにする。また、電圧が参照電圧トリガポイント（VThresh）の下に交差するとき、状態変化を起動する反転構成で構成された追加のセンスアンプB（図示せず）は、図15に開示された回路レイアウトによって、有効的に極性を判定するために動作することができない。
コンデンサ（図示せず）は正極性で充電された場合、センスアンプA（図示せず）が基準電圧をパスしたと考えて、ビット線1（図示せず）と接続するためON状態を起動する。また、センスアンプBもこれが負電圧をパスしたと考えて、ビット線2（図示せず）と接続するためONの状態変化を起動する。
その理由は、それらのセンスアンプは同様の電荷を反対に読取るからである。
コンデンサ（図示せず）は正極性で充電された場合、センスアンプA（図示せず）が基準電圧をパスしたと考えて、ビット線1（図示せず）と接続するためON状態を起動する。また、センスアンプBもこれが負電圧をパスしたと考えて、ビット線2（図示せず）と接続するためONの状態変化を起動する。
その理由は、それらのセンスアンプは同様の電荷を反対に読取るからである。
【0234】
双方向メモリセル（図示せず）は負極性で充電された場合も、同じ課題が発生する。1つの反転センスアンプと1つの非反転センスアンプ（図示せず）またはコンパレータ（図示せず）からなる本装置は、コンデンサ（図示せず）の正リードが読取操作のための両方のビット線（図示せず）、またはセンスアンプAとB（図示せず）と単独的または接続的に接続する場合、追加実施形態で有効的に作動できる。一方、センスアンプA（図示せず）の基準を超える場合、またはセンスアンプB（図示せず）の基準以下の場合、極性を判定することが可能である。
一方、電圧は高電位を超えない、または低電位の下に落ちない場合、OFFや無電荷状態での0、または偽の状態と判定できる。追加の実施形態では、双方向メモリセルコンデンサが正電荷、負電荷、または無電荷状態にあるかどうかを判定するために、窓コンパレータと組み合わせて単一のビット線の読み取りによる電圧振幅を利用できる。
ここで、後続ビット線から読み取るとき、拡大されたより高い電圧振幅が負極性を示す。一方、現時点では、ある方法により低い電圧振幅を利用して、従来DRAMメモリに電荷があるかないかを判定する。
一方、電圧は高電位を超えない、または低電位の下に落ちない場合、OFFや無電荷状態での0、または偽の状態と判定できる。追加の実施形態では、双方向メモリセルコンデンサが正電荷、負電荷、または無電荷状態にあるかどうかを判定するために、窓コンパレータと組み合わせて単一のビット線の読み取りによる電圧振幅を利用できる。
ここで、後続ビット線から読み取るとき、拡大されたより高い電圧振幅が負極性を示す。一方、現時点では、ある方法により低い電圧振幅を利用して、従来DRAMメモリに電荷があるかないかを判定する。
【0235】
センスアンプ40Bは、ビット線2BL2の電圧が電圧閾値VThreshを超えると判定してセルに負電荷があることを示す場合、ＯＮ状態や1を出力して、センスクロックから信号を送信する場合、ラッチおよび・または状態変化を起動するかどうかをフリップフロップ55Bに送信する。非反転出力Qによってフリップフロップ55Bは、ANDゲート70に1、またはON状態を出力する。そして、反転補完出力QはNOTゲート90（変換器）にOFF信号を送信して、反転した状態をON状態にもう一度反転して、ORゲート230に送信する。
記憶管理単位230は様々な電圧レベルおよび・または論理レベルを直接的に送信するために、またはトランジスタ20または複数のトランジスタ20を介して、電源を異なる電圧レベルに制御するトランジスタ20、20、20を直接的にセンスアンプ45、50に追い込んで、0または1のいずれかの位置状態にある可能性を含めるいくつかの要因に基づいて、重ね合わせた双方向メモリセル（図示せず）の結果を変換することを可能にする。
本実施形態では、センスアンプ45、50に送信された電圧状態を変更することによってそれを達成する。ここでは、電圧状態を制御することで、電圧がセンスアンプ45、50電圧閾値の中にあるか外にあるかを判定する。
高と低電位の間にある場合、1またはONステートメントは出力される。
また、電圧が閾値電圧の上限以上または下限以下になる場合、0またはOFFステートメントが出力される。
追加の設計は、センスアンプ45、50の閾値を反転するために動作して、電圧は高電位以上または低電位以下にある場合、1かONステートメントを出力する。
また、電圧が電圧閾値以内にある場合、0やOFFステートメントを出力する。
記憶管理単位230は様々な電圧レベルおよび・または論理レベルを直接的に送信するために、またはトランジスタ20または複数のトランジスタ20を介して、電源を異なる電圧レベルに制御するトランジスタ20、20、20を直接的にセンスアンプ45、50に追い込んで、0または1のいずれかの位置状態にある可能性を含めるいくつかの要因に基づいて、重ね合わせた双方向メモリセル（図示せず）の結果を変換することを可能にする。
本実施形態では、センスアンプ45、50に送信された電圧状態を変更することによってそれを達成する。ここでは、電圧状態を制御することで、電圧がセンスアンプ45、50電圧閾値の中にあるか外にあるかを判定する。
高と低電位の間にある場合、1またはONステートメントは出力される。
また、電圧が閾値電圧の上限以上または下限以下になる場合、0またはOFFステートメントが出力される。
追加の設計は、センスアンプ45、50の閾値を反転するために動作して、電圧は高電位以上または低電位以下にある場合、1かONステートメントを出力する。
また、電圧が電圧閾値以内にある場合、0やOFFステートメントを出力する。
【0236】
追加の実施形態では、メモリ管理単位230が回路、システム、ゲート、部品に記憶された情報を、単独、組み合わせた、個別、および・または追加のまたは複数の回路としてバッファ（図示せず）、キャシュー（図示せず）とレジスタ（図示せず）に格納することを判定できる。本実施形態では、定義可能な変換回路に影響された重ね合わせた双方向メモリセルからの単一出力または複数を格納し、および・または参照可能である。
【0237】
開示されたシステムおよび方法の利点として、任意の複数および・または複数のアレイで構成された双方向メモリセルを利用することによって、この特定の実装は、重ね合わせ状態で動作する双方向メモリセルの量を相対的に単純直接な構築と操作のできる膨大な量のセルに拡大する。量子コンピュータ内で量子ビットを拡大することは、非常に挑戦的、高価で時間がかかることであり、量子ビットの量に対する理論上の限界が提案されることもある。
したがって、「代表的な」量子計算技術と比べて、これは非常に有益である。したがって、本発明のもう一つの目標は、複数の双方向メモリセルを重ね合わせた状態で操作することである。
ここでは、複数は膨大な量を含める。非限定的な例として、数十、数百、数千、数百万、数十億、数兆の接続され独立した双方向メモリセルおよび・またはアレイ、本明細書で可能な実施形態として参照する。
したがって、「代表的な」量子計算技術と比べて、これは非常に有益である。したがって、本発明のもう一つの目標は、複数の双方向メモリセルを重ね合わせた状態で操作することである。
ここでは、複数は膨大な量を含める。非限定的な例として、数十、数百、数千、数百万、数十億、数兆の接続され独立した双方向メモリセルおよび・またはアレイ、本明細書で可能な実施形態として参照する。
【0238】
さらに、単独の実施形態も双方向メモリセル論理回路の間のクロスカップリングを利用できる。ここでは、論理回路は単一または複数の後続双方向メモリセル論理回路および・または双方向メモリセルに影響する、または影響される場合があり、明細書で可能な実施形態として参照する。
【0239】
図１６は、重ね合わせ状態にある単一または複数の双方向メモリセルの状態に影響する定義可能な変換回路の能力を示す可能な構造を示す図である。
異なる高圧側参照電圧VRefUpperと低圧側参照電圧VRefLowerや閾値、および・または論理レベルを含めた異なる電圧を利用することによって、読取操作の間で重ね合わせた双方向メモリセルの最終状態の可能性に影響できる。
例えば、非限定的な例としてのメモリ管理単位から、低電位閾値Vthresh以下を設定して、高電位状態出力を利用して制約付き変換回路の状態が0やOFFを出力したままに維持する場合、非限定的な例としてのセンスアンプの状態を変換して、1かON状態を出力できる。
非限定的な例では、ANDゲートからORゲートに送信して、その出力状態をONまたは1状態に変換する。したがって、重ね合わせたメモリセルの出力状態に影響する。
ここで、本操作の反転が発生して、低電位VrefLowerの代わりに、低メモリ管理単位から出力された低電圧によって、高トリガポイントVRefUpperに参照電圧を設定する場合、センスアンプはトリガポイントVThresh以下のままで、ORゲートに送信する状態を継続的にOFFか0の出力状態を維持し、その0やOFFの出力状態を維持する。
異なる高圧側参照電圧VRefUpperと低圧側参照電圧VRefLowerや閾値、および・または論理レベルを含めた異なる電圧を利用することによって、読取操作の間で重ね合わせた双方向メモリセルの最終状態の可能性に影響できる。
例えば、非限定的な例としてのメモリ管理単位から、低電位閾値Vthresh以下を設定して、高電位状態出力を利用して制約付き変換回路の状態が0やOFFを出力したままに維持する場合、非限定的な例としてのセンスアンプの状態を変換して、1かON状態を出力できる。
非限定的な例では、ANDゲートからORゲートに送信して、その出力状態をONまたは1状態に変換する。したがって、重ね合わせたメモリセルの出力状態に影響する。
ここで、本操作の反転が発生して、低電位VrefLowerの代わりに、低メモリ管理単位から出力された低電圧によって、高トリガポイントVRefUpperに参照電圧を設定する場合、センスアンプはトリガポイントVThresh以下のままで、ORゲートに送信する状態を継続的にOFFか0の出力状態を維持し、その0やOFFの出力状態を維持する。
【0240】
本参照図は双方向メモリセル（図示せず）がいずれかの重ね合わせ状態にある場合は改変可能であることを表現する。逆に、一番不可能な場合は前記双方向メモリセルに記憶された情報として伝える。双方向メモリセル（図示せず）に記憶された情報はいずれかの結果としての可能性を変換することによって、重ね合わせ状態の定義をさらに開発可能で、より正確な結果の可能性を反映できる。
このさらに正確な可能な計算結果を反映する能力は正確性を上げるために、また、従来の量子コンピュータ計算のランダム化を減らすために利用できる。
これにより、量子アルゴリズムは各メモリセルが0と1の2つの状態で同時にあるように情報を処理できる。同時に、物理システムを介して単一メモリセル（図示せず）の情報状態の可能性を増減できる。したがって、計算プロセスからのより正確な結果を可能にする。
このさらに正確な可能な計算結果を反映する能力は正確性を上げるために、また、従来の量子コンピュータ計算のランダム化を減らすために利用できる。
これにより、量子アルゴリズムは各メモリセルが0と1の2つの状態で同時にあるように情報を処理できる。同時に、物理システムを介して単一メモリセル（図示せず）の情報状態の可能性を増減できる。したがって、計算プロセスからのより正確な結果を可能にする。
【0241】
これらは、いくつかの非限定的な例である。
そこで、開示されたシステムおよび方法を利用して回路および・またはシステムを設計して、双方向メモリセルおよび・または読取論理回路の出力状態に影響する。それは以下を含むがこれらに限定されない、様々な影響技術によって導出することができる。
コンデンサ、双方向メモリセルの最終更新から過ぎた時間に基づいて、異なる論理状態の可能性を調整して、コンデンサ電圧状態の減少と前記双方向メモリセルの出力状態の可能性の変換を行う。電圧、コンパレータ、センスアンプ、ウィンドウコンパレータ、電圧閾値、トリガポイント、コンデンサ電圧状態、定義された振幅、振幅、カップリング、影響、干渉および任意の組み合わせなど、複数を利用して、重ね合わせ状態にあるかどうかの双方向メモリセルの出力状態に影響することを達成する。
したがって、この望まれた状態と可能な結果としての出力情報は、確率、可能性、非確率、不可能性、特定の状態、判定された特定状態に基づく。それらは、手動作業、アルゴリズム、コンパレータコード、人工知能、数学ステートメントおよび・または自動交互によって制御でき、情報はほどんど電位と電圧入力を制御することに基づくが、最終の情報状態は、バッファ（図示せず）、キャシュ（図示せず）、レジスタ（図示せず）、プロセッサ（図示せず）、またはCPU（図示せず）に伝わる前は不明のままである。
ここでは、本開示の実際の意味の範囲内では、いくつかの可能な実施形態が前記重ね合わせ状態にあるかどうか双方向メモリセルに影響するために利用され、可能な実施形態として本明細書で参照する。
そこで、開示されたシステムおよび方法を利用して回路および・またはシステムを設計して、双方向メモリセルおよび・または読取論理回路の出力状態に影響する。それは以下を含むがこれらに限定されない、様々な影響技術によって導出することができる。
コンデンサ、双方向メモリセルの最終更新から過ぎた時間に基づいて、異なる論理状態の可能性を調整して、コンデンサ電圧状態の減少と前記双方向メモリセルの出力状態の可能性の変換を行う。電圧、コンパレータ、センスアンプ、ウィンドウコンパレータ、電圧閾値、トリガポイント、コンデンサ電圧状態、定義された振幅、振幅、カップリング、影響、干渉および任意の組み合わせなど、複数を利用して、重ね合わせ状態にあるかどうかの双方向メモリセルの出力状態に影響することを達成する。
したがって、この望まれた状態と可能な結果としての出力情報は、確率、可能性、非確率、不可能性、特定の状態、判定された特定状態に基づく。それらは、手動作業、アルゴリズム、コンパレータコード、人工知能、数学ステートメントおよび・または自動交互によって制御でき、情報はほどんど電位と電圧入力を制御することに基づくが、最終の情報状態は、バッファ（図示せず）、キャシュ（図示せず）、レジスタ（図示せず）、プロセッサ（図示せず）、またはCPU（図示せず）に伝わる前は不明のままである。
ここでは、本開示の実際の意味の範囲内では、いくつかの可能な実施形態が前記重ね合わせ状態にあるかどうか双方向メモリセルに影響するために利用され、可能な実施形態として本明細書で参照する。
【0242】
さらに、集積回路や「IC」は、一般的に単一のパッケージやグルーピングに統合された電子部品の配置である。その設計と機能は大幅に異なる可能性があり、数十万の設計にリストされる。開示されたシステムおよび方法では、ICを利用することは、双方向メモリセルまたはコンデンサと以下の操作を達成するのためである。
充電、および・または放電、および・または接続、および・または断線、スイッチの手段による電源制御。また、異なるシステム、回路と以下を含むそれらの操作を制御するためである。電源システム、フィードバック、ループ回路、電流制御、電圧制御、電子ロードおよび・またはダミーロードを含めるロードおよび・または模擬や仮想ロード、抵抗、チョーク、スナバ、信号、電流の流れと測定。この多数のICの組み合わせ配置と部品の組み合わせとそれらの後続開発と再パッケージ化は、特定のICを含んだ参考のICより優れている。開示されたシステムおよび方法の利用と応用は、例のシステムと操作を除く、特定のICや装置の参照は、ICのプリフォームの機能または機能のバリエーションが多数の組み合わせの配置および設計で達成される可能性があり、プリフォームすることを意図して作られる。その結果としての機能は、実は、本発明と開示であり、機能を実行する、または実行することを目的とした特定のIC、または機能のバリエーションは任意である。動作および・または操作を促進および・または開示したシステムおよび方法の目的としての結果を達成する部品および・またはICの任意のバリエーションおよび・または組み合わせは、従来、本開示の一部として含まれ、可能な実施形態として本明細書で参照する。
充電、および・または放電、および・または接続、および・または断線、スイッチの手段による電源制御。また、異なるシステム、回路と以下を含むそれらの操作を制御するためである。電源システム、フィードバック、ループ回路、電流制御、電圧制御、電子ロードおよび・またはダミーロードを含めるロードおよび・または模擬や仮想ロード、抵抗、チョーク、スナバ、信号、電流の流れと測定。この多数のICの組み合わせ配置と部品の組み合わせとそれらの後続開発と再パッケージ化は、特定のICを含んだ参考のICより優れている。開示されたシステムおよび方法の利用と応用は、例のシステムと操作を除く、特定のICや装置の参照は、ICのプリフォームの機能または機能のバリエーションが多数の組み合わせの配置および設計で達成される可能性があり、プリフォームすることを意図して作られる。その結果としての機能は、実は、本発明と開示であり、機能を実行する、または実行することを目的とした特定のIC、または機能のバリエーションは任意である。動作および・または操作を促進および・または開示したシステムおよび方法の目的としての結果を達成する部品および・またはICの任意のバリエーションおよび・または組み合わせは、従来、本開示の一部として含まれ、可能な実施形態として本明細書で参照する。
【0243】
本開示のシステムおよび方法を実施する装置は、かなりの程度で業者によく知られている電子部品と回路で構成されるため、回路の構築および操作は、本開示の基本的な概念の理解および理解に必要であると考えられる以上に詳細には説明しない。
それは、この開示の内容を難読化および・または混乱させないためである。
それは、この開示の内容を難読化および・または混乱させないためである。
【0244】
管理システムはエネルギー、蓄積、貯蔵、スイッチ、フィードバック、電力変換と制御、および放電システムを管理するためのシステムの利用に関して、以下、「マネジメントシステム」と呼ぶ。
その定義は、動作中または使用中、装置とその機能、プロセス、アクション、タスク、アクティビティ、システム、および与えられたまたは提示された指示、充電および放電回路の入力および出力特性、フィードバック、ループ回路、回路、エネルギー源および・または電力供給、駆動アクション、 モーター、磁場、振動サイクル、メモリ、制御、および部品を処理、指示、管理、または制御するもの。
その定義は、動作中または使用中、装置とその機能、プロセス、アクション、タスク、アクティビティ、システム、および与えられたまたは提示された指示、充電および放電回路の入力および出力特性、フィードバック、ループ回路、回路、エネルギー源および・または電力供給、駆動アクション、 モーター、磁場、振動サイクル、メモリ、制御、および部品を処理、指示、管理、または制御するもの。
【0245】
装置は、いくつかの管理システムと操作技術と可能な実施形態に制御され、それらに接続する場合がある。
可能な実施形態の機能は、以下の非限定的な例のうちの１つ以上を含む。システムコントローラまたはマイクロコントローラ、組み込みマイクロプロセッサ、一体型コントローラ、派生コントローラ、システムオンチップ、デジタルシグナルプロセッサ、トランジスタ発振回路、半導体発振回路、コンパレータ、ディファレンシャルセンスアンプ、センスアンプ、オペアンプ、ディケードカウンター、シリコン制御整流子、トライアック、フィールドプログラマブルゲートアレイ、または、マスターとスレーブの構成の非限定的な例では、既存のCPUと組合わせる。
コントローラは、コンピュータコードやスクリプト、プログラム、システム、手動制御、組み込みシステム、または人工知能によって制御でき、回路に接続するコントローラの命令を制御して、様々な複数の異なるスイッチング装置を利用して装置、電流と極性制御装置を変換する。
また、コントローラは、異なるスイッチング装置および・またはコンデンサ・静電記憶装置配置で構成される。
可能な実施形態の機能は、以下の非限定的な例のうちの１つ以上を含む。システムコントローラまたはマイクロコントローラ、組み込みマイクロプロセッサ、一体型コントローラ、派生コントローラ、システムオンチップ、デジタルシグナルプロセッサ、トランジスタ発振回路、半導体発振回路、コンパレータ、ディファレンシャルセンスアンプ、センスアンプ、オペアンプ、ディケードカウンター、シリコン制御整流子、トライアック、フィールドプログラマブルゲートアレイ、または、マスターとスレーブの構成の非限定的な例では、既存のCPUと組合わせる。
コントローラは、コンピュータコードやスクリプト、プログラム、システム、手動制御、組み込みシステム、または人工知能によって制御でき、回路に接続するコントローラの命令を制御して、様々な複数の異なるスイッチング装置を利用して装置、電流と極性制御装置を変換する。
また、コントローラは、異なるスイッチング装置および・またはコンデンサ・静電記憶装置配置で構成される。
【0246】
各コンデンサおよび・または双方向電子記憶装置の入力と出力は、装置、回路、個別の出力スイッチ、または単一のスイッチやリレーポールを含むリレーに永続的に、または非永続的に接続することが可能である。
これは、異なるタイプやスタイルのリレーやトランジスタ、サイリスタ、または電子制御スイッチング用に設計された層状半導体材料、リレーである可能性があり、CPU、マイクロコントローラ、組込マイクロプロセッサ、一体型コントローラ、微分コントローラ、システムオンチップ、デジタルシグナルプロセッサ、トランジスタ発振回路、半導体発振回路、シリコン制御整流子、トライアック、フィールド・プログラマブル・ゲート・アレイによって制御され、マスターとスレーブの構成の非限定的な例では、既存のCPUと組み合わせる。CPUはコンピュータコードやスクリプト、プログラム、手動インターフェース、組み込みシステム、または人工知能によって制御でき、システムコントローラをリレーおよび・またはスイッチの充電操作を制御するために信号を送信して、電荷ブースターや複数の回路および・または電源変換器に接続する可能性があり、回路にフィードバックして、電流制限装置、システム、回路、ロード、および・または他の記憶装置、および・または個別の電子回路によって放電して利用可能なものを作る。
これは、異なるタイプやスタイルのリレーやトランジスタ、サイリスタ、または電子制御スイッチング用に設計された層状半導体材料、リレーである可能性があり、CPU、マイクロコントローラ、組込マイクロプロセッサ、一体型コントローラ、微分コントローラ、システムオンチップ、デジタルシグナルプロセッサ、トランジスタ発振回路、半導体発振回路、シリコン制御整流子、トライアック、フィールド・プログラマブル・ゲート・アレイによって制御され、マスターとスレーブの構成の非限定的な例では、既存のCPUと組み合わせる。CPUはコンピュータコードやスクリプト、プログラム、手動インターフェース、組み込みシステム、または人工知能によって制御でき、システムコントローラをリレーおよび・またはスイッチの充電操作を制御するために信号を送信して、電荷ブースターや複数の回路および・または電源変換器に接続する可能性があり、回路にフィードバックして、電流制限装置、システム、回路、ロード、および・または他の記憶装置、および・または個別の電子回路によって放電して利用可能なものを作る。
【0247】
さらに、いくつかの実施形態は管理システムを装置の部品として利用し、以下を含む一部や全部の様々な機能を制御する。全電子操作部品の動作、双方向メモリセルの充電、放電、および組み合わせた配置、電源を制限するための電源制限方法、メモリ部、双方向メモリセル部、検索を開始するための検索開始方法、磁場データおよび・または電力データを得るための測定データ取得方法、測定される磁場データは能源および・または記憶システムの値である。
操作に関わる、また操作に必要される情報を表現する電子能源データは、充電操作のために管理システムで利用される。それは、双方向メモリセルの充電と放電を含むが、それに限定されない。
また、それらの機能は、磁場データと電力データの間で電圧および電流出力を含む目標値を維持する関係式を導出するための手段を含める。
操作に関わる、また操作に必要される情報を表現する電子能源データは、充電操作のために管理システムで利用される。それは、双方向メモリセルの充電と放電を含むが、それに限定されない。
また、それらの機能は、磁場データと電力データの間で電圧および電流出力を含む目標値を維持する関係式を導出するための手段を含める。
【0248】
異常状態判定のための監視機能。電源、収集装置、双方向メモリセル、または任意のエネルギースイッチング、エネルギー変換、フィードバックシステム、または管理回路は異常状態にあるかどうかを判定する手段を含む。
検索機能と検索手順、選択のための選択方法、結果に応じて異常状態を判定する異常状態判定方法、異常の能源、磁場、蓄電装置、コンデンサ・電子電位記憶装置、双方向メモリセル、エネルギースイッチング装置、変換装置、フィードバックおよび・またはループ回路、管理回路を管理するための手順である。
検索機能と検索手順、選択のための選択方法、結果に応じて異常状態を判定する異常状態判定方法、異常の能源、磁場、蓄電装置、コンデンサ・電子電位記憶装置、双方向メモリセル、エネルギースイッチング装置、変換装置、フィードバックおよび・またはループ回路、管理回路を管理するための手順である。
【0249】
いくつかの実施形態では、管理システムは電子回路の管理、収集された電荷を、例えば双方向メモリセルに記憶すること、および・または収集装置（双方向メモリセル）を電流方向にスイッチすること、および・または収集された電荷を放電すること、および・または出力電圧を変換すること、および・または電流回路にループバックすること、そして、蓄電池、および・または電子記憶装置をスイッチすることを促進するために必要である。
制御可能な程度で、極めて高い複数の複製を制御することができ、および・または１つか１つ以上の装置で回路を充電する、および・または１つか１つ以上の静電記憶装置（双方向メモリセル）を同時に交互に一致して、またはそうではない充電をする場合もある。能源および・または蓄電池および・または電子記憶装置からのエネルギーの最大化は、電流と電圧測定装置、スイッチ、蓄電池、および・または電子記憶装置、コンデンサを含む放電ブースターや乗算器、トランスフォーマー、および・または双方向メモリセルの順次、および・または並列、および・または直列配置によって達成する。いくつかの実施形態では、いくつかの、および・または異なる列挙された、またはその他の機能の配置を利用する簡素化された管理システムは有益である。また、いくつかの実施形態では、管理システムを利用する代わりに、電流発振器、コンパレータ、アンプ、ディケードカウンターを利用する場合、本簡単化されたシステムは有益である。
制御可能な程度で、極めて高い複数の複製を制御することができ、および・または１つか１つ以上の装置で回路を充電する、および・または１つか１つ以上の静電記憶装置（双方向メモリセル）を同時に交互に一致して、またはそうではない充電をする場合もある。能源および・または蓄電池および・または電子記憶装置からのエネルギーの最大化は、電流と電圧測定装置、スイッチ、蓄電池、および・または電子記憶装置、コンデンサを含む放電ブースターや乗算器、トランスフォーマー、および・または双方向メモリセルの順次、および・または並列、および・または直列配置によって達成する。いくつかの実施形態では、いくつかの、および・または異なる列挙された、またはその他の機能の配置を利用する簡素化された管理システムは有益である。また、いくつかの実施形態では、管理システムを利用する代わりに、電流発振器、コンパレータ、アンプ、ディケードカウンターを利用する場合、本簡単化されたシステムは有益である。
【0250】
各回路とモジュールは、電子的に接続されたシステムであり、管理システムによって管理することができる。
そこで、以下のような追加の装置とシステムを含める。定常DC電流および・または交流、回路、ディスプレイ、直流パワーコンディショナー、電流電力出力インターフェース、電力変換器、仮想負荷、フィードバック回路、磁場センサ、磁場センサインターフェース、電圧計、電圧計インターフェース、電流計、電流計インターフェース、測定装置、測定装置インターフェース、インバータ、インバーターインターフェース、システムコントローラ、システムコントローラーインターフェース、電力制御手段、電力システムインターフェース、目標値設定可能デバイス、目標値設定可能デバイスインターフェース、入力デバイス、目標値インターフェース、変圧器、中央処理装置「CPU」、プロセッサ、推定手段、計算手段、ネットワークインターフェース、負荷、検索制御手段、相対関係式方程式、異常測定メモリ、時系列データメモリ、測定データメモリ、精度データメモリ、動作推定データ、目標値メモリ、定格値データベース、双方向DRAMデータベース、双方向SRAMデータベースおよび・またはキャッシュ、双方向ROMデータベース、コードまたは スクリプト。
そこで、以下のような追加の装置とシステムを含める。定常DC電流および・または交流、回路、ディスプレイ、直流パワーコンディショナー、電流電力出力インターフェース、電力変換器、仮想負荷、フィードバック回路、磁場センサ、磁場センサインターフェース、電圧計、電圧計インターフェース、電流計、電流計インターフェース、測定装置、測定装置インターフェース、インバータ、インバーターインターフェース、システムコントローラ、システムコントローラーインターフェース、電力制御手段、電力システムインターフェース、目標値設定可能デバイス、目標値設定可能デバイスインターフェース、入力デバイス、目標値インターフェース、変圧器、中央処理装置「CPU」、プロセッサ、推定手段、計算手段、ネットワークインターフェース、負荷、検索制御手段、相対関係式方程式、異常測定メモリ、時系列データメモリ、測定データメモリ、精度データメモリ、動作推定データ、目標値メモリ、定格値データベース、双方向DRAMデータベース、双方向SRAMデータベースおよび・またはキャッシュ、双方向ROMデータベース、コードまたは スクリプト。
【0251】
制御部は全体的な制御を実行し、また、管理システム、回路、モジュールの様々な部品の操作も制御する。メモリ部は情報を記憶する。
制御部は測定データ取得部（測定データ取得方法）、電流・電圧の量（電流・電圧取得方法）、計算部（計算方法）、目標値設定部（目標値設定方法）、検査制御部（検索開始方法）、能源システム部（能源システム制御方法）、推定部（推定方法）。さらに、メモリ部は以下の部分を含んで構成される。
目標値記憶部、記憶部、相対関係式方程式セクション、双方向DRAM、および・またはROMデータベースを含む評価値データベース。また、双方向SRAMデータベースとキャシュを含む場合もある。
制御部は測定データ取得部（測定データ取得方法）、電流・電圧の量（電流・電圧取得方法）、計算部（計算方法）、目標値設定部（目標値設定方法）、検査制御部（検索開始方法）、能源システム部（能源システム制御方法）、推定部（推定方法）。さらに、メモリ部は以下の部分を含んで構成される。
目標値記憶部、記憶部、相対関係式方程式セクション、双方向DRAM、および・またはROMデータベースを含む評価値データベース。また、双方向SRAMデータベースとキャシュを含む場合もある。
【0252】
双方向メモリ部は、情報を電子電荷状態として記憶し、管理システムの動作中に管理システムから得た情報データ、数学データを正極性、負極性、または無電荷状態を利用してメモリに記憶する双方向対応のメモリ記憶システムである。
【0253】
測定は一度測定され記憶された場合、検索制御部は測定特徴を計算できる。また、特徴を目標値設定部と比べることもでき、学習効果や人工知能を含む場合もある。
電気的情報の解釈は、システムコントローラに指令を送信する中央処理装置CPUによって行われ、スイッチングと制御システムおよび部品をアクティブ化するために命令信号を送信し、所定か指示された操作目標値と機能を制御する。
電気的情報の解釈は、システムコントローラに指令を送信する中央処理装置CPUによって行われ、スイッチングと制御システムおよび部品をアクティブ化するために命令信号を送信し、所定か指示された操作目標値と機能を制御する。
【0254】
測定データメモリ記憶部からの測定値を取り比べて、また、異常操作システム測定を解釈することによって、測定データ取得部は誤りを判定することもできる。
異常測定はメモリ記憶部に記憶され、さらに、管理システムのユーザに異常測定を表現したり指示するために送信でき、異常操作回路、モジュール、システム、または部品、記憶装置、フィードバック回路のバイパスなどの任務を達成するために制御部と目標値記憶部に送信、および・またはを誤り含めるシステムを区画化することによって、所定目標操作条件、操作特徴、操作と機能を維持する、
異常測定はメモリ記憶部に記憶され、さらに、管理システムのユーザに異常測定を表現したり指示するために送信でき、異常操作回路、モジュール、システム、または部品、記憶装置、フィードバック回路のバイパスなどの任務を達成するために制御部と目標値記憶部に送信、および・またはを誤り含めるシステムを区画化することによって、所定目標操作条件、操作特徴、操作と機能を維持する、
【0255】
管理システムの導入時に、各機器を１回または複数回測定することにより、測定を計算することが可能であることは注意すべきであり、その測定はユーザの管理システムで手動的に実行する検索として計算され、自動的（例えば、定期的）に実行することも可能である。特に、測定は所定の間隔でまたは時々実行される。
装置管理でこの電磁場、静電場、電気化学場、電力回路の状態、変換および・またはフィードバックシステムおよび回路の厳密な制御は、開示された発明の主な課題であり、エネルギー消費の特定のトレードオフが発生するが、非効率的なレベルに到達しないため、消費の切替が懸念される。
装置管理でこの電磁場、静電場、電気化学場、電力回路の状態、変換および・またはフィードバックシステムおよび回路の厳密な制御は、開示された発明の主な課題であり、エネルギー消費の特定のトレードオフが発生するが、非効率的なレベルに到達しないため、消費の切替が懸念される。
【0256】
［記憶装置］
本システムおよび方法は、自然の電気的傾向、電気および・またはコンデンサ（静電記憶装置）の物理的相互作用、およびこのようなデジタル部品を利用する。結果として、このシステムと方法の新規性と有用性を達成するために、幅広く可能な代替案を使用することができる。
開示された発明の可能な実施形態と参考にすべき非限定的な例として、蓄電池、静電蓄電池および・または記憶装置、コンデンサ、電池および・またはハイブリッドを含む電化学記憶装置、インダクタ、コイルなど磁場記憶装置、またはデジタル記憶装置は、開示された発明と共に利用または代用可能であり、本開示で説明している。
本システムおよび方法は、自然の電気的傾向、電気および・またはコンデンサ（静電記憶装置）の物理的相互作用、およびこのようなデジタル部品を利用する。結果として、このシステムと方法の新規性と有用性を達成するために、幅広く可能な代替案を使用することができる。
開示された発明の可能な実施形態と参考にすべき非限定的な例として、蓄電池、静電蓄電池および・または記憶装置、コンデンサ、電池および・またはハイブリッドを含む電化学記憶装置、インダクタ、コイルなど磁場記憶装置、またはデジタル記憶装置は、開示された発明と共に利用または代用可能であり、本開示で説明している。
【0257】
以下の開示された発明の可能な実施形態として参照するこのシステムおよび方法のように、電荷（情報）を記憶および・または記憶された電荷をスイッチングするため、双方向回路は複数の異なる記憶装置および・またはスイッチ（トランジスタ）を利用できる。
異なる記憶装置設置で構成されるコンデンサは、蓄電池、安全性と抵抗の低減のために、無極性コンデンサ・電極で最適に動作する回路。しかしながら、極性コンデンサ・静電記憶装置によって操作を達成することも可能であり、コンデンサバランシングやバランシングICを含むこともある。
可能な実施形態の非限定的な例として、複数層や複数セル構成、複数記憶装置および・または複数、磁場記憶装置、コンデンサ、および・または電極。非限定的な例は、セラミック、常誘電体、強誘電体、混合酸化物、クラス1、クラス2、二重層、多層、パワーフィルムおよび・またはフォイル、ナノ構造の結晶性薄膜、複合インクやペースト、架橋ゲル電解質、電解質、金属化、プラスチック、ポリプロピレン、ポリエステル、ポリフェニレンサルファイド、ポリエチレンナフタレート、ポリテトラフルオロエチレン、RFI、EMI、電解、アルミニウム、タンタル、ニオブ、非固体、固体酸化マンガン、固体導電性ポリマー、バイポーラ、アキシャル、SMD、チップ、ラジアル、ハイブリッドコンデンサ、二重層、疑似コンデンサ、ハイブリッドコンデンサ、電気化学コンデンサ、二重層リチウムイオン、クラスX、クラスY、カーボンコンデンサ、グラフェンコンデンサ、グラファイトコンデンサ、集積コンデンサ、ナノスケールコンデンサ、ガラスコンデンサ、プリント回路基板コンデンサ、導線コンデンサ、マイカコンデンサ、エアギャップコンデンサ、可変コンデンサ、トリマーコンデンサ、単基板コンデンサ、マルチ基板コンデンサ、超誘電体コンデンサ、高エネルギー密度コンデンサを含む。
異なる記憶装置設置で構成されるコンデンサは、蓄電池、安全性と抵抗の低減のために、無極性コンデンサ・電極で最適に動作する回路。しかしながら、極性コンデンサ・静電記憶装置によって操作を達成することも可能であり、コンデンサバランシングやバランシングICを含むこともある。
可能な実施形態の非限定的な例として、複数層や複数セル構成、複数記憶装置および・または複数、磁場記憶装置、コンデンサ、および・または電極。非限定的な例は、セラミック、常誘電体、強誘電体、混合酸化物、クラス1、クラス2、二重層、多層、パワーフィルムおよび・またはフォイル、ナノ構造の結晶性薄膜、複合インクやペースト、架橋ゲル電解質、電解質、金属化、プラスチック、ポリプロピレン、ポリエステル、ポリフェニレンサルファイド、ポリエチレンナフタレート、ポリテトラフルオロエチレン、RFI、EMI、電解、アルミニウム、タンタル、ニオブ、非固体、固体酸化マンガン、固体導電性ポリマー、バイポーラ、アキシャル、SMD、チップ、ラジアル、ハイブリッドコンデンサ、二重層、疑似コンデンサ、ハイブリッドコンデンサ、電気化学コンデンサ、二重層リチウムイオン、クラスX、クラスY、カーボンコンデンサ、グラフェンコンデンサ、グラファイトコンデンサ、集積コンデンサ、ナノスケールコンデンサ、ガラスコンデンサ、プリント回路基板コンデンサ、導線コンデンサ、マイカコンデンサ、エアギャップコンデンサ、可変コンデンサ、トリマーコンデンサ、単基板コンデンサ、マルチ基板コンデンサ、超誘電体コンデンサ、高エネルギー密度コンデンサを含む。
【0258】
［DRAMの種類および特性］
開示された実施形態は同様なDRAMダイナミックランダムアクセスメモリセルの設計を利用して、現在の製造および操作方法論に基づいて、いくつかの異なるバリエーションと実施形態が可能である。
これらの異なる構築スタイルおよび設計のバリエーションや組み合わせが可能であり、本明細書で開示されるいくつかの非限定的な例は、SDRAM、DDRAM、DDR2 RAM、RDRAM、FPM DRAM、EDO DRAM、BEDO DRAM、AMBUS RDRAM、非表示のリフレッシュDRAM、ページモードDRAM、ダイレクトラムバスDRAM（DRDRAM）、遅延低減DRAM（RLDRAM）、ビデオDRAM（VRAM）、ウィンドウDRAM（WRAM）、マルチバンクDRAM（MDRAM）、同期グラフィックスRAM（SGRAM）、グラフィックスダブルデータレートSDRAM（GDDR SDRAM）、疑似スタティックRAM（PSRAM）、抵抗変化型RAM、1T DRAM、「コンデンサ無し」ビットセル設計、２－トランジスタ１ーコンデンサDRAM、３－トランジスタ１－コンデンサDRAM、４－トランジスタ１ーコンデンサDRAMを含む。デュアルインライン、オイルパッケージ、表面実装（SMT）を含める異なるパッケージ設計を含む。非同期DRAM、同期DRAM、RASのみ更新ROR、CAS前RAS更新、また、集積回路、単一の基板または複数の基板上に構築された独立メモリモジュールの場合もある。読取と書込操作の立上りエッジと立下りエッジ両方を利用する高速技術を含む現在操作技術を利用可能である。さらに、さまざまなモジュール形式、チップタイプ、クロック速度、クロックのサイクル、バス速度、バス幅、および転送速度がある。
開示された実施形態は同様なDRAMダイナミックランダムアクセスメモリセルの設計を利用して、現在の製造および操作方法論に基づいて、いくつかの異なるバリエーションと実施形態が可能である。
これらの異なる構築スタイルおよび設計のバリエーションや組み合わせが可能であり、本明細書で開示されるいくつかの非限定的な例は、SDRAM、DDRAM、DDR2 RAM、RDRAM、FPM DRAM、EDO DRAM、BEDO DRAM、AMBUS RDRAM、非表示のリフレッシュDRAM、ページモードDRAM、ダイレクトラムバスDRAM（DRDRAM）、遅延低減DRAM（RLDRAM）、ビデオDRAM（VRAM）、ウィンドウDRAM（WRAM）、マルチバンクDRAM（MDRAM）、同期グラフィックスRAM（SGRAM）、グラフィックスダブルデータレートSDRAM（GDDR SDRAM）、疑似スタティックRAM（PSRAM）、抵抗変化型RAM、1T DRAM、「コンデンサ無し」ビットセル設計、２－トランジスタ１ーコンデンサDRAM、３－トランジスタ１－コンデンサDRAM、４－トランジスタ１ーコンデンサDRAMを含む。デュアルインライン、オイルパッケージ、表面実装（SMT）を含める異なるパッケージ設計を含む。非同期DRAM、同期DRAM、RASのみ更新ROR、CAS前RAS更新、また、集積回路、単一の基板または複数の基板上に構築された独立メモリモジュールの場合もある。読取と書込操作の立上りエッジと立下りエッジ両方を利用する高速技術を含む現在操作技術を利用可能である。さらに、さまざまなモジュール形式、チップタイプ、クロック速度、クロックのサイクル、バス速度、バス幅、および転送速度がある。
【0259】
［スイッチング装置］
様々なトランジスタおよび・またはスイッチは、開示されたシステムおよび方法で利用できる。本明細書で参照するいくつかの注目すべき非限定的な例は、CMOS、ｎ型金属酸化物半導体（NMOS）トランジスタ、ｐ型金属酸化物半導体（PMOS）トランジスタ、PFETトランジスタ、NFETトランジスタ、IGBT絶縁ゲート型バイポーラトランジスタ、NPNトランジスタ、PNPトランジスタ、FETトランジスタ「電界効果トランジスタ」、JFETトランジスタ「接合型電界効果トランジスタ」、Nチャネル型JFETトランジスタ、Pチャネル型JFETトランジスタ、MOSFET、Nチャネル型MOSFET、Pチャネル型MOSFET、SOIトランジスタ、機能ベーストランジスタ、小信号用トランジスタ、小スイッチング用トランジスタを含む。
様々なトランジスタおよび・またはスイッチは、開示されたシステムおよび方法で利用できる。本明細書で参照するいくつかの注目すべき非限定的な例は、CMOS、ｎ型金属酸化物半導体（NMOS）トランジスタ、ｐ型金属酸化物半導体（PMOS）トランジスタ、PFETトランジスタ、NFETトランジスタ、IGBT絶縁ゲート型バイポーラトランジスタ、NPNトランジスタ、PNPトランジスタ、FETトランジスタ「電界効果トランジスタ」、JFETトランジスタ「接合型電界効果トランジスタ」、Nチャネル型JFETトランジスタ、Pチャネル型JFETトランジスタ、MOSFET、Nチャネル型MOSFET、Pチャネル型MOSFET、SOIトランジスタ、機能ベーストランジスタ、小信号用トランジスタ、小スイッチング用トランジスタを含む。
【0260】
本発明は提供される実施形態の説明に限定されず、特許請求の範囲内で関係業者によって変更が可能である。
異なる実施形態で開示された技術手段の適当な組み合わせに基づいた実施形態は、本発明の技術範囲に含まれる。
異なる実施形態で開示された技術手段の適当な組み合わせに基づいた実施形態は、本発明の技術範囲に含まれる。
【0261】
必要に応じて、または該当する場合、異なる実施形態は異なる処理システムおよび・または装置を利用することによって構築、操作、実装できる。
例えば、図１－１６およびその説明は、装置の例示的な実施形態を開示するが、これらの例示的な説明は本開示の異なる側面を議論するために有用な参考資料としてのみ提供する。装置構築の説明は、本開示の解釈と議論のために簡素化されたものであり、本開示に従って適切で可能な異なる種類の構築の一つである。
当業者は論理ブロックおよび・または前記論理ブロックの境界は実例であることが理解でき、または、比較的類似した論理ブロックまたは回路コンポーネントまたは要素を使用して、および・またはさまざまな論理ブロック、部品、または回路要素に装置機能の代替分解を実装する。
したがって、ここでの描写と構造は単なる模範的なものであることを明確にする必要があり、事実として、多くの代替構築が可能であり、同様または比較的類似した機能を達成できる。
例えば、図１－１６およびその説明は、装置の例示的な実施形態を開示するが、これらの例示的な説明は本開示の異なる側面を議論するために有用な参考資料としてのみ提供する。装置構築の説明は、本開示の解釈と議論のために簡素化されたものであり、本開示に従って適切で可能な異なる種類の構築の一つである。
当業者は論理ブロックおよび・または前記論理ブロックの境界は実例であることが理解でき、または、比較的類似した論理ブロックまたは回路コンポーネントまたは要素を使用して、および・またはさまざまな論理ブロック、部品、または回路要素に装置機能の代替分解を実装する。
したがって、ここでの描写と構造は単なる模範的なものであることを明確にする必要があり、事実として、多くの代替構築が可能であり、同様または比較的類似した機能を達成できる。
【0262】
ブロック、または特に各論理回路および・または管理システムの制御部は、ハードウェア論理を介して、または前記としてCPUを使用するソフトウェアを介して達成する。
【0263】
各管理システムと回路では、1つまたは1つ以上の下記ブロックを含め、1つまたは1つ以上の下記ブロックを追加または省略することはシステムの操作と有効活用に影響しない、したがって、可能な単独の実施形態として含まれる。
例えば、プログラムから対応する機能を達成する指令を実行するCPU中央処理装置、プログラムを記憶するROM読取専用メモリ（双方向かどうか）、プログラムのロード先としての双方向ランダムアクセスメモリ（改善されたDRAMメモリセル）、異なるデータとプログラムの記憶先としてのメモリなどのメモリ装置記録媒介など。
例えば、プログラムから対応する機能を達成する指令を実行するCPU中央処理装置、プログラムを記憶するROM読取専用メモリ（双方向かどうか）、プログラムのロード先としての双方向ランダムアクセスメモリ（改善されたDRAMメモリセル）、異なるデータとプログラムの記憶先としてのメモリなどのメモリ装置記録媒介など。
【0264】
さらに、本発明の操作は各回路、モジュールまたは装置に、フォームプログラム、中間コードプログラム、前述の機能を実現するためのソフトウェアのソースプログラムを実行するためのプログラムコードを読みやすく含む記録媒介コンピュータを実装することによって達成できて、CPUやMPUメモリ処理単位やプログラムコードに由来する双方向充電操作を取得と実行することを可能にして、非限定的な例としてのシステムコントローラによって記録媒介に記録することが可能になる。
【0265】
記録媒介の例として、磁気テープやカセットテープなどのテープ、フロッピーディスクなどの磁気ディスクを含むディスク、およびハードディスク、およびCD-ROM、MO、MD、BB、DVD、CD-Rなどのオプションデスク、メモリカードや光学カードを含むICカードなどのカード、およびマスクROM、EPROM、EEPROMなどの半導体メモリ、フラッシュROM、DRAM、SRAM、メモリとしてのトランジスタがある。
【0266】
さらに、本装置は通信ネットワークに接続することが可能であり、プログラムコードは通信ネットワークを介して提供可能である。
通信ネットワークの例は、インターネット、イントラネット、エクストラネット、LAN、ISDN、VAN、CATV通信ネットワークを含めて、それらに限定されない。
例えば、IEEE1394などのケーブル、USB、電力線、ケーブルテレビ回線、電話回線、ADSL線などを伝送媒介として利用できる可能性がある。
あるいは、lrDAとリモコンの赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、802.11ワイアレス、HOR、携帯電話ネットワーク、衛星回線、地上デジタルネットワークなど無線システムを通信媒介として利用できる。
注意すべきこととして、プログラムコードの受信は、プログラムコードのデジタル送信によって実現され、搬送波に埋め込まれたデジタルコンピュータデータ信号として達成できる。
明確な意味で残っているかぎり、抽象的には、異なる部品配置は同一の機能を得ることが有効で、「このように相互に関連付けられて、目的の機能を実現する」。
したがって、任意の2つの部品を特定の機能を得るために設計して組み合わせことは、「構成や中間部品に関係なく、相互に関連付けて、目的の機能を実現する」と見ることができる。
さらに、任意の2つの関連する部品は「操作上接続」または「目的の機能を実現するため相互に操作上結合する」と見ることができる。
通信ネットワークの例は、インターネット、イントラネット、エクストラネット、LAN、ISDN、VAN、CATV通信ネットワークを含めて、それらに限定されない。
例えば、IEEE1394などのケーブル、USB、電力線、ケーブルテレビ回線、電話回線、ADSL線などを伝送媒介として利用できる可能性がある。
あるいは、lrDAとリモコンの赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、802.11ワイアレス、HOR、携帯電話ネットワーク、衛星回線、地上デジタルネットワークなど無線システムを通信媒介として利用できる。
注意すべきこととして、プログラムコードの受信は、プログラムコードのデジタル送信によって実現され、搬送波に埋め込まれたデジタルコンピュータデータ信号として達成できる。
明確な意味で残っているかぎり、抽象的には、異なる部品配置は同一の機能を得ることが有効で、「このように相互に関連付けられて、目的の機能を実現する」。
したがって、任意の2つの部品を特定の機能を得るために設計して組み合わせことは、「構成や中間部品に関係なく、相互に関連付けて、目的の機能を実現する」と見ることができる。
さらに、任意の2つの関連する部品は「操作上接続」または「目的の機能を実現するため相互に操作上結合する」と見ることができる。
【0267】
さらに、本発明は次のように表現することができる。
デジタル処理装置の運用能力を改善するための本発明とかかわる回路、改善された処理と情報記憶のために双方向対応のメモリストレージを使用する新規デジタル回路と方法を利用する装置の動作電圧と電流を管理するための管理システム。
管理システムは、様々なシステム部品の統括制御と操作を制御する制御方法、断続的である場合もそうでない場合もある回路、定常電流および・または電源、電位バイアス、メモリセルの電荷方向、および・またはコンデンサなどのデジタル記憶装置を切り替えるスイッチング方法、双方向でメモリに情報を記憶する、3つの特定の状態で定義可能なメモリ記憶方法、電流値および・または電圧値を取得する電流・電圧取得方法、情報と指令を計算する計算部計算方法、目標値を設定する目標値設定方法、検索を制御する検索開始方法、電源システム機能を制御する電源システム制御方法、推定を行う推定方法、関係式の方程式を導出するためのメモリ導出手段を検索する検索方法を構成する。
デジタル処理装置の運用能力を改善するための本発明とかかわる回路、改善された処理と情報記憶のために双方向対応のメモリストレージを使用する新規デジタル回路と方法を利用する装置の動作電圧と電流を管理するための管理システム。
管理システムは、様々なシステム部品の統括制御と操作を制御する制御方法、断続的である場合もそうでない場合もある回路、定常電流および・または電源、電位バイアス、メモリセルの電荷方向、および・またはコンデンサなどのデジタル記憶装置を切り替えるスイッチング方法、双方向でメモリに情報を記憶する、3つの特定の状態で定義可能なメモリ記憶方法、電流値および・または電圧値を取得する電流・電圧取得方法、情報と指令を計算する計算部計算方法、目標値を設定する目標値設定方法、検索を制御する検索開始方法、電源システム機能を制御する電源システム制御方法、推定を行う推定方法、関係式の方程式を導出するためのメモリ導出手段を検索する検索方法を構成する。
【0268】
さらに、双方向メモリシステムの操作を管理する本発明に関する方法は、デジタル電流から回路、および・またはデジタル記憶装置、および・または双方向メモリシステムに・から動作電圧と電流を制御して管理する制御方法である。
本方法は、デジタル回路を利用してデジタル装置および・またはコンデンサおよび・または双方向メモリセルの動作、電荷状態と極性、および入力と出力した文字、回路での方向と組合わせた設置、充電特徴、放電特徴、情報特徴、双方向メモリセル解釈、双方向メモリセル出力情報指定、プロセッサ操作、および装置フィードバックシステムと回路を制御する。本方法は、双方向メモリセルアドレス指定ステップ、双方向メモリセルの正と負極性電荷状態および無電荷状態に数値表現を指示するステップ、双方向メモリセルの読取論理回路を双方向メモリセルに指示された数値表現と直接的に相関するとして設計するステップ、設計された読取論理回路を代表的なプロセッサおよび・またはコンピュータの構築に組み込まれるステップ、または逆におよび・または、さらに、定義可能な変換回路を代表的なプロセッサおよび・またはコンピュータの構築に組み込むステップ、メモリに記録される情報を定義するステップ、双方向メモリの書き込みのためにアドレス指定を選択するステップ、双方向メモリで選択されたアドレスに情報を書き込むステップ、双方向メモリセルを定期的に更新するステップ、または代わりに・後続に、双方向メモリセルで選択されたアドレスからページングするステップ、極性差別化論理回路によって双方向メモリを読み取るステップ、電荷状態と極性を判定するステップ、メモリから読み取られた情報の状態に影響するまたは影響しないステップ、双方向メモリセルに指示された正と負極性または無電荷状態の数値表現として取得した情報を解釈するステップ、取得した情報を影響される、または影響されないとしてバッファおよび・またはレジスタに寄託するステップ、取得した情報を処理するステップと前記操作を繰り返すステップを含む。
本方法は、デジタル回路を利用してデジタル装置および・またはコンデンサおよび・または双方向メモリセルの動作、電荷状態と極性、および入力と出力した文字、回路での方向と組合わせた設置、充電特徴、放電特徴、情報特徴、双方向メモリセル解釈、双方向メモリセル出力情報指定、プロセッサ操作、および装置フィードバックシステムと回路を制御する。本方法は、双方向メモリセルアドレス指定ステップ、双方向メモリセルの正と負極性電荷状態および無電荷状態に数値表現を指示するステップ、双方向メモリセルの読取論理回路を双方向メモリセルに指示された数値表現と直接的に相関するとして設計するステップ、設計された読取論理回路を代表的なプロセッサおよび・またはコンピュータの構築に組み込まれるステップ、または逆におよび・または、さらに、定義可能な変換回路を代表的なプロセッサおよび・またはコンピュータの構築に組み込むステップ、メモリに記録される情報を定義するステップ、双方向メモリの書き込みのためにアドレス指定を選択するステップ、双方向メモリで選択されたアドレスに情報を書き込むステップ、双方向メモリセルを定期的に更新するステップ、または代わりに・後続に、双方向メモリセルで選択されたアドレスからページングするステップ、極性差別化論理回路によって双方向メモリを読み取るステップ、電荷状態と極性を判定するステップ、メモリから読み取られた情報の状態に影響するまたは影響しないステップ、双方向メモリセルに指示された正と負極性または無電荷状態の数値表現として取得した情報を解釈するステップ、取得した情報を影響される、または影響されないとしてバッファおよび・またはレジスタに寄託するステップ、取得した情報を処理するステップと前記操作を繰り返すステップを含む。
【0269】
上記は、本発明のいくつかの大まかな要約のみを意図したものである。本発明の限界または要件を定義することは意図していない。
本発明の他の概要は、好ましい実施形態の詳細な説明および特許請求の範囲を参照することで関係業者は理解できる。
目的として、このような追加システム、方法、態様、および利点の全ては、本明細書に含まれ、本開示の範囲内で、付随する請求項によって保護される。
本発明の他の概要は、好ましい実施形態の詳細な説明および特許請求の範囲を参照することで関係業者は理解できる。
目的として、このような追加システム、方法、態様、および利点の全ては、本明細書に含まれ、本開示の範囲内で、付随する請求項によって保護される。
【0270】
さらに、1つの実施形態では、回路を含むシステムを表現する要素は、装置での単一集積回路に位置する。代替の実施形態では、システムは任意の個別の集積回路および・または個別の相互接続の装置で構成される。
1つの例として、同じ集積回路および・または個別の集積回路に位置する双方向メモリセルは、任意のサブシステムや装置および・または開示されたシステムの他の要素から慎重に、リモートの子機に位置する場合もある。さらに、回路および・またはモジュールは、個別の装置および・または集積回路に位置可能である。
1つの例として、同じ集積回路および・または個別の集積回路に位置する双方向メモリセルは、任意のサブシステムや装置および・または開示されたシステムの他の要素から慎重に、リモートの子機に位置する場合もある。さらに、回路および・またはモジュールは、個別の装置および・または集積回路に位置可能である。
【0271】
また、ここで開示されたシステムおよび・またはその部分は、物理システムおよび・または回路に転換した論理表現の可能性もある。単一操作の機能は複数の操作に分離されることができ、反対に、複数の操作の機能は単一の操作に組み合わせることもできる。追加の実施形態は、複数の特定の操作の表現を含めて、特定の開示された操作の順序が変更される可能性がある。
ここで開示された、特定の操作または実施形態に関わる最先端の利点とメリットは、いずれかおよび・またはすべての請求項について重要、必須、または必須の機能、または要素と見なされることを意図したものではない。
ここで開示された、特定の操作または実施形態に関わる最先端の利点とメリットは、いずれかおよび・またはすべての請求項について重要、必須、または必須の機能、または要素と見なされることを意図したものではない。
【0272】
本明細書に使用した用語は、発明概念を制限するためではなく、実施形態を説明するためのものである。
特に指定されていない限り、単数形の用語は複数形も含める。
さらに、「含める」、「構成する」、「含めて」、「構成され」の意味は、特性、区域、定数、ステップ、プロセス、要素および・または部品を特定しながら、他の特性、区域、定数、ステップ、プロセス、要素および・または部品を排除しない。
説明の順序に従って提示される参照番号は、順序に限定されない。
特に指定されていない限り、単数形の用語は複数形も含める。
さらに、「含める」、「構成する」、「含めて」、「構成され」の意味は、特性、区域、定数、ステップ、プロセス、要素および・または部品を特定しながら、他の特性、区域、定数、ステップ、プロセス、要素および・または部品を排除しない。
説明の順序に従って提示される参照番号は、順序に限定されない。
【0273】
さらに、明細書および・または請求項を含む本開示での「頂」、「底」、「前」、「後」、「上」、「下」、「高」、「低」、「トリガーポイント」などの用語は、説明的なフレーズとして使用され、必ずしも永続的な相対位置を説明するためのものではない。
本明細書に記載の開示の実施形態が以下の例のためであるという点で、使用される用語は適切な状況に対して交換可能であることは明らかであり、理解されるべきである。
また、それらの用語は本明細書に記載または他の方法で示されている意味以外の意味で使用することができる。
本明細書に記載の開示の実施形態が以下の例のためであるという点で、使用される用語は適切な状況に対して交換可能であることは明らかであり、理解されるべきである。
また、それらの用語は本明細書に記載または他の方法で示されている意味以外の意味で使用することができる。
【0274】
さらに、本開示のいくつかの実施形態は、本技術に関連して既に発行された特許または公開開示を含める。
本システムおよび方法と組合わせで使用する場合、これらのプリオスキームは、それらの利点のために、かなりの量の開示を利用することができるかもしれない。
開示されたシステムおよび方法を利用することによって、これらのスキームおよび発明の多くは、より効果的で商業的に実行可能な方法で使用できる可能性がある。
これらの前記発明またはスキームを言及する場合、ここで開示されたシステムまたは方法と組み合わせたとき、これらのデバイスは、新しいデバイスまたはその改良と見なされ、この開示または特許の保護を付与する必要がある。
これは、本開示の範囲を制限するものではなく、この発見のいくつかの実施形態が当技術分野に適合し得ることを言及するものである。
本システムおよび方法と組合わせで使用する場合、これらのプリオスキームは、それらの利点のために、かなりの量の開示を利用することができるかもしれない。
開示されたシステムおよび方法を利用することによって、これらのスキームおよび発明の多くは、より効果的で商業的に実行可能な方法で使用できる可能性がある。
これらの前記発明またはスキームを言及する場合、ここで開示されたシステムまたは方法と組み合わせたとき、これらのデバイスは、新しいデバイスまたはその改良と見なされ、この開示または特許の保護を付与する必要がある。
これは、本開示の範囲を制限するものではなく、この発見のいくつかの実施形態が当技術分野に適合し得ることを言及するものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【手続補正書】
【提出日】2020-11-11
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
トライステート双方向メモリ装置であって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセルを有してなり、
前記トライステート双方向メモリセルは、
（ａ）信号が印加されるゲート電極と、その伝導経路が前記ゲート電極により制御される２つの端子とを有するトランジスタと、
（ｂ）２つの電極を有する静電記憶装置またはコンデンサであって、
（ｃ）前記トランジスタの端子の一方に、当該静電記憶装置またはコンデンサの１つの前記電極が接続され、
（ｄ）トライステート双方向メモリセルの２つのビット線のうちの一方に、同静電記憶装置またはコンデンサの前記第２の電極が接続された静電記憶装置またはコンデンサと、
（ｅ）前記トランジスタのゲート電極と接続されるワード線と、
（ｆ）前記トランジスタの他方の端子に接続された、前記２つのビット線のうちの他方と、
（ｇ）特定の正極性または負極性の信号を前記ワード線に印加するとともに、特定のバイアスおよび極性で前記トランジスタを介して前記トライステート双方向メモリセルを充電するための極性反転が可能な前記２つのビット線間の特定の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記トライステート双方向メモリセルが正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項2】
請求項１に記載のトライステート双方向メモリ装置であって、
（ｈ）前記情報を書込む手段においては、前記トランジスタを導通させるために必要な信号が前記ワード線に印加されていないときには、極性反転が可能な前記２つのビット線間の差分電圧が前記ビット線に印加されていても、前記双方向静電記憶装置または双方向コンデンサの充電状態に応じて表される情報の変更はなされず、
（ｉ）前記トランジスタを用いて、前記２つのビット線に前記双方向トライステート静電記憶装置または双方向トライステートコンデンサを放電させる信号を前記ワード線に印加することで、双方向トライステートメモリセルに記憶された情報を読取る手段と、
（ｊ）論理回路と、電圧の比較と、極性の比較のうち少なくとも１つを通じて、前記ビット線の一方または両方を利用する前記トライステート双方向メモリセルの充電状態と極性を検出する手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項3】
トライステート双方向メモリ装置であって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセル、を有してなり、
前記トライステート双方向メモリセルは、
（ａ）順方向バイアスまたは正極性である第１電流状態と、
バイアスがかかっていないか又は中性極性である第２電流状態と、
逆バイアスまたは負極性である第３電流状態と、の３つの充電状態に応じて情報を保存できるトランジスタ機構であって、
トライステート双方向メモリセルとして識別されるトランジスタ機構と、
（ｂ）ビット線およびビット線ドライバと、
（ｃ）ワード線およびワード線ドライバと、
（ｄ）エンコード線およびエンコード線ドライバと、
（ｅ）１つまたは複数のトランジスタをエンコードするために、前記トライステート双方向メモリセルの前記エンコード線に特定の信号を印加することで、前記トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記１つ以上のトランジスタを第１特定バイアスおよび第１特定極性でエンコードするために、電流信号を高電位から低電位に流して、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
トライステート双方向メモリセルが電荷を保持していないときに、前記トライステート双方向メモリセルを第２情報表示状態とし、
前記１つ以上のトランジスタの前記エンコード線に特定の電気信号を印加して、前記１つ以上のトランジスタを第３特定バイアスおよび第３特定極性で充電することにより低電位にむかって流れている電流信号を反転させて、前記トライステート双方向メモリセルを負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（ｆ）電圧比較、抵抗比較、極性比較、論理回路のうち少なくとも１つを利用することにより、前記トライステート双方向メモリセルの充電状態および極性を読取って検出する手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項4】
請求項３に記載のトライステート双方向メモリ装置であって、
（ｇ）前記１つ以上のトランジスタを導通させるために必要な信号が前記エンコード線に印加されていないときには、前記ビット線および前記ワード線に電圧信号が印加されていても、前記トライステート双方向メモリセル上の充電状態に応じて表される情報の変更はなされず、
（ｈ）前記ワード線に信号を印加するとともに、前記ビット線における電圧状態または電圧状態変化を検出することで、双方向トライステートメモリセルセルに記憶された情報を読取る手段と、
（ｉ）比較回路であって、
前記比較回路による電圧比較、電流比較、極性比較のうち少なくとも１つを介し、ビット線を用いて前記トライステート双方向メモリセルの充電状態と極性を検出する手段を備える比較回路と、
（ｊ）前記論理回路のための手段であって、
１ビット情報または複数ビット情報を処理できるようにするため、前記トライステート双方向メモリセルにおける充電状態を検出する手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項5】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、アドレスのデコードを介してワード線をアクティブにするように構成されたワード線ドライバ、をさらに有する
ことを特徴とするトライステート双方向メモリ装置。
【請求項6】
請求項１又は２に記載のトライステート双方向メモリ装置において、ビット線をアクティブにして、アドレスのデコードを介して、それらの電圧状態を割当てるように構成されたビット線ドライバ、をさらに有する
ことを特徴とするトライステート双方向メモリ装置。
【請求項7】
請求項１又は２に記載のトライステート双方向メモリ装置において、アドレスを受取ることで、前記トライステート双方向メモリセルからの情報の読取を制御し、
同アドレスをデコードし、
前記デコードされたアドレスに基づき、ワード線ドライバによってワード線をアクティブにし、
各ビット線の特定の電圧状態への電圧割当を含むデコードされた前記アドレスに基づき、ビット線ドライバによって２つのビット線をアクティブにする制御手段、
を備え、
情報が、正として参照される順方向バイアスで書かれているか、充電されていない状態で書かれているか、負として参照される逆方向バイアスで書かれていた場合には、
単数又は複数のトライステート双方向メモリセルまたは複数から、情報の読取動作および情報のデコード動作が可能である
ことを特徴とするトライステート双方向メモリ装置。
【請求項8】
請求項１又は２に記載のトライステート双方向メモリ装置において、前記トライステート双方向メモリセルの前記記憶装置は、コンデンサ、静電容量を有するトランジスタ、静電容量を有する記憶素子のうち少なくとも１つである
ことを特徴とするトライステート双方向メモリ装置。
【請求項9】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、逆バイアス電流と負極性のうち少なくとも１つで書込まれた情報を記憶している単一トライステート双方向メモリセルは、
単一ビット情報ビットか、複数ビット情報か、もしくは、重ね合わせの状態を示す
ことを特徴とするトライステート双方向メモリ装置。
【請求項10】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、トライステート双方向メモリセルは、結合されているか相互接続されている内の少なくとも１つであり、
複数の前記セルは、平面構造で構成されるか、３次元格子構造で構成されるか、あるいは、その変形である
ことを特徴とするトライステート双方向メモリ装置。
【請求項11】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、トライステート双方向メモリ記憶要素は、ベース３数操作フレームワークとして操作され、情報処理およびオペレーションは１つ又は複数の３進システムの変種および３進操作言語である
ことを特徴とするトライステート双方向メモリ装置。
【請求項12】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、１つ又は複数のトライステート双方向メモリセルに保存された負電荷の解釈の操作および変更を可能にするための複数の交換可能な論理ゲートと出力論理回路のうち少なくとも１つを有する
ことを特徴とするトライステート双方向メモリ装置。
【請求項13】
請求項１又は２に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリは、前記トランジスタおよびコンデンサのみ含み、
各前記トライステート双方向メモリセルは、前記メモリ内の１つのワード線および２つのビット線のみに接続される
ことを特徴とするトライステート双方向メモリ装置。
【請求項14】
請求項１又は２に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリは、２つのトランジスタおよび前記コンデンサを含み、
各前記トライステート双方向メモリセルは、前記メモリ内の１つのワード線および２つのビット線のみに接続される
ことを特徴とするトライステート双方向メモリ装置。
【請求項15】
請求項１又は２に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリは、４つのトランジスタおよび前記コンデンサを含み、
各トライステート双方向メモリセルは、前記メモリ内の複数のワード線および２つのビット線に接続される
ことを特徴とするトライステート双方向メモリ装置。
【請求項16】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリセルは、２つのビット線に接続され、
さらに、トライステート双方向メモリの各列には、独立なビット線がある
ことを特徴とするトライステート双方向メモリ装置。
【請求項17】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリセルは、２つのビット線に接続され、
トライステート双方向メモリの隣接する列は、相互に共有されるビット線に接続する
ことを特徴とするトライステート双方向メモリ装置。
【請求項18】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、前記書込動作中に、単一ビット情報または複数ビット情報を受信し、
前記トライステート双方向メモリエンコーダは、単数または複数のトライステート双方向メモリセルに結合され、前記単一ビット情報または複数ビット情報を前記トライステート双方向メモリセルにエンコードすることにより、
各単一または複数のトライステート双方向メモリセルは表現され、
各トライステート双方向メモリセルは、単一ビット情報または複数ビット情報を含む
ことを特徴とするトライステート双方向メモリ装置。
【請求項19】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、単一または複数の双方向メモリセルからの読取動作中において、単一ビット情報または複数ビット情報を受信する前記トライステート双方向メモリデコーダは、
単一または複数のセンスアンプと、単一または複数のゲートのうち少なくとも１つに結合され、
前記トライステート双方向メモリセル空の単一ビット情報または複数ビット情報をデコードすることにより、
単一または複数のトライステート双方向メモリセルごとに単一ビット情報または複数ビット情報を含めて通信する
ことを特徴とするトライステート双方向メモリ装置。
【請求項20】
請求項１又は２に記載のトライステート双方向メモリ装置において、トライステート双方向メモリセルは、
ダイナミックランダムアクセスメモリ、量子ランダムアクセスメモリ、その変種のうち少なくとも１つで構成される
ことを特徴とするトライステート双方向メモリ装置。
【請求項21】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、単数または複数のトライステート双方向メモリセルは、負極性またはバイアスの情報でエンコード動作が可能であり、情報は同時に「０」と「１」の両方として表され、
ここでの解釈は、前記情報は、重ねたか（superimposed）、重ね合わせ（superposition）の状態の少なくとも１つである
ことを特徴とするトライステート双方向メモリ装置。
【請求項22】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、当該装置は、単一または複数の定義可能な変換回路で構成され、
単一または複数の定義可能な変換回路は、トライステート双方向メモリセルの出力情報、および・または前記セルまたはその複数のセルから読取られたときに、重ね合わされたトライステート双方向メモリセルが「１」または「０」の状態になる確率を変更と制御の少なくとも１つをする
ことを特徴とするトライステート双方向メモリ装置。
【請求項23】
請求項２２のトライステート双方向メモリ装置において、定義可能な変換回路は、
センスアンプまたはその複数および・またはコンパレータまたはその複数の少なくとも１つで構成され、
参照電圧および・または閾値トリガの少なくとも１つは制御か変更操作が可能であり、さらに、読取論理回路から送信される信号の電圧状態または振幅を制御または変更できる単数または複数のスイッチが含まれて、制御および変更が、命令、制御、コマンドの少なくとも１つ、および・または負の分極またはバイアスで充電されている単一のトライステート双方向メモリセルまたはその複数から受信され、単数か複数、またはシステムが単数または結合して、1またはオン状態か0またはオフ状態の、いずれかにあるトライステート双方向メモリセルの確率の自然な進行を反映して、重ね合わせ状態にあると解釈される
ことを特徴とするトライステート双方向メモリ装置。
【請求項24】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、装置は、単数または複数の制約付き変換回路で構成され、
単数または複数の制約付き変換回路は、トライステート双方向メモリセルの状態を変化か制御の少なくとも１つをするために操作可能であり、前記セルまた複数のセルから読取られるとき、「１」または「０」状態のいずれかである
ことを特徴とするトライステート双方向メモリ装置。
【請求項25】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、単一または複数の交換可能な古典的な論理ゲート、単数又は複数の極性反転可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または操作上同様のコンポーネントの少なくとも１つで構成され、
単数または複数のトライステート双方向メモリセルに記憶された情報を操作か変更の少なくとも１つできる
ことを特徴とするトライステート双方向メモリ装置。
【請求項26】
請求項３又は４に記載のトライステート双方向メモリ装置において、前記トライステート双方向メモリセルは、ＲＯＭ（読取専用メモリ）または書換可能なＲＯＭもしくは書換不可能なＲＯＭを操作可能であり、
いくつかの非限定的な例として、マスクＲＯＭ、プログラマブルＲＯＭ（PROMS）、消去可能プログラマブルＲＯＭ（EPROM）、電気的消去可能プログラマブルＲＯＭ（EEPROM）、電気的変更可能プログラマブルＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラマブルＲＯＭ（FEEPROM）である
ことを特徴とするトライステート双方向メモリ装置。
【請求項27】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、情報は、変調器復調器によって伝達されるのに好適であり、周波数変調、周波数復調、振幅変調および復調の少なくとも１つのようなさまざまなスキームを利用して、その情報は単一ビット情報または複数ビット情報と関連するトライステートアナログデータを表すことができ、単数または複数のトライステート双方向メモリセルから受信または記憶される
ことを特徴とするトライステート双方向メモリ装置。
【請求項28】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、トライステート双方向メモリ記憶要素は、ベース３数操作フレームワークとして操作され、情報処理およびオペレーションは単数又は複数の３進システムの変種および３進操作言語である
ことを特徴とするトライステート双方向メモリ装置。
【請求項29】
トライステート双方向メモリ装置において、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取るための複数のトライステート双方向メモリセルを有してなり、
（ａ）さらに、識別可能なセルを許可する電磁材料から構成される電磁記憶装置または電磁記憶媒体と、
（ｂ）前記電磁記憶装置または電磁記憶媒体に接続された情報書込・読取回路と、
（ｃ）特定の正極性または負極性の信号を前記電磁記憶装置または電磁記憶媒体に印加することにより前記トライステート双方向メモリ記憶装置またはトライステート双方向メモリ記憶媒体に双方向に情報を書込む手段であって、
第１の特定のバイアスおよび極性で前記磁化可能な材料を介して前記トライステート双方向メモリセルを充電するために、磁化可能な材料の上面と下面の間に特定の交換可能な差分電圧を印加して、高電位から低電位に流れる電流信号を適用し、前記トライステート双方向メモリセルに、正極性または順方向バイアスで充電されたときの状態を表す第１の情報を想定させ、
前記トライステート双方向メモリセルに状態を表す第２の情報を想定させるために、前記トライステート双方向メモリセルを充電なしを維持して、高電位と低電位を交換することにより、前記電流信号を逆にして、信号が代替のバイアスおよび極性で前記磁化可能な材料を介して前記交換された、より高い電圧電位からより低い電圧電位に流れるように電流を適用することによって、前記トライステート双方向メモリセルを充電できるようにし、前記トライステート双方向メモリセルに負極性または逆バイアスで充電されたときの状態を表す第３の情報を想定させ、
（ｄ）電気抵抗および・または電流変位を測定することにより、双方向トライステートセルに記憶された情報を読取る手段と、
（ｅ）また、電圧比較、抵抗比較、極性の比較、論理回路の少なくとも１つを利用することにより、前記トライステート双方向メモリセルの充電状態および極性を解釈するための手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項30】
請求項２９に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリセルは、磁化可能な材料、ディスク、ユニットの領域で構成される
ことを特徴とするトライステート双方向メモリ装置。
【請求項31】
請求項２９に記載のトライステート双方向メモリ装置において、アドレスを受取ることによって、前記トライステート双方向メモリセルとの間で情報の読取や書込を制御する手段、を含み、
前記アドレスをデコーデイングして、前記デコードされた特定のトライステート双方向メモリセルのアドレスに基づいて、トラックラインデコーダーによるトラックラインをアクティブにして、各トライステート双方向メモリセルの情報表現状態の特定の極性割当を含む特定のデコードされたアドレスに基づいて、トラックラインエンコーダによってトラックラインをアクティブ化すること、ここで、情報は単数または複数のトライステート双方向メモリセルから読取られ、デコードされるのに適しており、
正極性と呼ばれる順方向バイアスで書込まれる、または電荷なしで書き込まれか、負極性と呼ばれる逆方向バイアスで書込まれる場合がある
ことを特徴とするトライステート双方向メモリ装置。
【請求項32】
請求項２９に記載のトライステート双方向メモリ装置において、前記書込動作中に、単一ビット情報または複数ビット情報を受信するトライステート双方向メモリエンコーダは、単一または複数のトライステート双方向メモリセルに結合され、前記トライステート双方向メモリセルに前記単一ビット情報または複数ビット情報をエンコードすることで、
各単一または複数のトライステート双方向メモリセルは表現され、セルごとに単一ビット情報または複数ビット情報を含むことができる
ことを特徴とするトライステート双方向メモリ装置。
【請求項33】
請求項２９に記載のトライステート双方向メモリ装置において、単一または複数の双方向メモリセルからの読取動作の間で前記単一ビット情報または複数ビット情報を受取り、
トライステート双方向メモリデコーダは、単一または複数のセンスアンプと単一または複数のゲートとの少なくとも１つと結合されており、前記単一ビットまたは複数ビットの情報を前記トライステート双方向メモリセルからデコードして、各単一または複数のトライステート双方向メモリセルは単一ビットまたは複数ビットの情報を含めて通信する
ことを特徴とするトライステート双方向メモリ装置。
【請求項34】
請求項２９に記載のトライステート双方向メモリ装置において、逆バイアスまたは負の極性の少なくとも１つにより情報を書込まれた単一のトライステート双方向メモリセルは、重ね合わせの状態の単一ビット情報または複数ビット情報を表す
ことを特徴とするトライステート双方向メモリ装置。
【請求項35】
請求項２９に記載のトライステート双方向メモリ装置において、トライステート双方向メモリセルまたはその複数は、負極性または逆バイアスでの情報でエンコードの動作が可能であり、その情報は「１」または「０」両方を同時に表すことであり、
ここで、プロセッサによる解釈は、前記単数または複数のトライステート双方向メモリセルの場合、情報は重ね合わされるか、重ね合わせた状態にある
ことを特徴とするトライステート双方向メモリ装置。
【請求項36】
請求項２９に記載のトライステート双方向メモリ装置において、装置は、単数または複数の定義可能な変換回路で構成され、
単数または複数の定義可能な変換回路は、
トライステート双方向メモリセルの出力情報か、前記単数または複数のトライステート双方向メモリセルから読取られた際に、重ね合わされたトライステート双方向メモリセルが「１」または「０」の状態のいずれかである確率の少なくとも１つの変化か制御の少なくとも１つが可能である
ことを特徴とするトライステート双方向メモリ装置。
【請求項37】
請求項３６に記載のトライステート双方向メモリ装置において、定義可能な変換回路は、単数または複数のセンスアンプか、単数または複数のコンパレータの少なくとも１つで構成され、
ここで、参照電圧と閾値トリガの少なくとも１つは、制御か変更の少なくとも１つの動作が可能であり、さらに、読取論理回路から送信される信号の電圧状態または振幅を制御または変更できる単数または複数のスイッチが含まれて、その制御および変更は以下のものを反映するものであって、
指令、制御、コマンド、負の分極または逆バイアスで充電されている単一のトライステート双方向メモリセルまたはその複数から受信され、単数または複数のシステムが、単数または結合して、1またはオン状態か、0またはオフ状態のいずれかにあるトライステート双方向メモリセルの確率が自然であることの少なくとも１つを反映する
ことを特徴とするトライステート双方向メモリ装置。
【請求項38】
請求項２９に記載のトライステート双方向メモリ装置において、装置は、単数または複数の制約付き変換回路で構成され、
ここで、単数または複数の制約付き変換回路は論理ゲートを含み、前記セルまたは複数のセルから読み取られたとき、トライステート双方向メモリセルの状態は「１」または「０」の状態のいずれかとして、変更と制御の少なくとも１つのための操作ができる
ことを特徴とするトライステート双方向メモリ装置。
【請求項39】
請求項２９に記載のトライステート双方向メモリ装置において、単一または複数の交換可能な従来型の論理ゲート、交換可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、動作可能な類似したコンポーネントの少なくとも１つで構成され、単数または複数のトライステート双方向メモリセルに記憶された情報の操作および・または変更および解釈を可能にする
ことを特徴とするトライステート双方向メモリ装置。
【請求項40】
請求項２９に記載のトライステート双方向メモリ装置において、前記トライステート双方向メモリセルは、ＲＡＭ、ＤＲＡＭ、ＲＯＭ（読み取り専用メモリ）、書換可能なＲＯＭ、書換不可能なＲＯＭ、マスクＲＯＭ、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）の少なくとも１つである
ことを特徴とするトライステート双方向メモリ装置。
【請求項41】
請求項２９に記載のトライステート双方向メモリ装置において、情報は、周波数変調、周波数復調、振幅変調、振幅復調のための様々なスキームを利用する動作が可能な変調器復調器によって伝達されるのに適しており、
ここでの情報は、単数または複数のトライステート双方向メモリセルから受取られて、そこに記憶された単一ビット情報または複数ビット情報に関するトライステートアナログデータを表す
ことを特徴とするトライステート双方向メモリ装置。
【請求項42】
請求項２７に記載のトライステート双方向メモリ装置において、トライステート双方向メモリ記憶要素は、3数操作フレームワークとして動作し、
その情報処理および操作は、単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするトライステート双方向メモリ装置。
【請求項43】
トライステート双方向メモリ装置のためのシステムであって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセルを有してなり、
前記トライステート双方向メモリセルは、
（ａ）信号の受取動作が可能なゲート電極と、その伝導経路が前記ゲート電極により制御される２つの端子とを有するトランジスタと、
（ｂ）２つの電極を有する静電記憶装置またはコンデンサであって、
（ｃ）前記トランジスタの端子の一方に、当該静電記憶装置またはコンデンサの１つの前記電極が接続され、
（ｄ）トライステート双方向メモリセルの２つのビット線のうちの一方に、同静電記憶装置またはコンデンサの前記第２の電極が接続された静電記憶装置またはコンデンサと、
（ｅ）前記トランジスタのゲート電極と接続されるワード線と、
（ｆ）前記トランジスタの他方の端子に接続された、前記２つのビット線のうちの他方と、
（ｇ）特定の正極性または負極性の信号を前記ワード線に印加するとともに、特定のバイアスおよび極性で前記トランジスタを介して前記トライステート双方向メモリセルを充電するための極性反転が可能な前記２つのビット線間の特定の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記トライステート双方向メモリセルが正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
を備える
ことを特徴とするシステム。
【請求項44】
請求項４３に記載のシステムであって、
（ｈ）２つのビット線であって、前記情報を書込む手段においては、前記トランジスタを導通させるために必要な信号が前記ワード線に印加されていないときには、極性反転が可能な前記２つのビット線間の差分電圧が前記ビット線に印加されていても、前記双方向静電記憶装置または双方向コンデンサの充電状態に応じて表される情報の変更はなされず、
（ｉ）前記トランジスタを用いて、前記２つのビット線に前記双方向トライステート静電記憶装置または双方向トライステートコンデンサを放電させる信号を前記ワード線に印加することで、双方向トライステートメモリセルに記憶された情報を読取る手段と、
（ｊ）論理回路を用いた電圧比較と極性比較の少なくとも１つを通じて、前記ビット線の一方または両方を利用する前記トライステート双方向メモリセルの充電状態と極性を検出する手段と、
を備える
ことを特徴とするシステム。
【請求項45】
トライステート双方向メモリ装置のためのシステムであって、書込動作中にデータを双方向に記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセル、
を備え、
前記トライステート双方向メモリセルは、
（ａ）順方向バイアスまたは正極性の第１電流状態と、逆バイアスまたは負極性の第２電流状態と、バイアスがかかっていないか又は中性極性の第３電流状態の3つの電荷状態によって情報を保存できるトランジスタであって、さらにトライステート双方向メモリセルとして識別できるトランジスタと、
（ｂ）ビット線およびビット線ドライバと、
（ｃ）ワード線おびワード線ドライバと、
（ｄ）エンコード線およびエンコード線ドライバと、
（ｅ）前記１つまたは複数のトランジスタをエンコードするために、前記トライステート双方向メモリセルのエンコード線に特定の信号を印加することで双方向に情報を書込む手段であって、
前記１つまたは複数のトランジスタを第１の特定のバイアスおよび極性でエンコードすることで高電位から低電位に電流信号を流し、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
前記１つまたは複数のトランジスタを第３の特定のバイアスおよび極性で充電することで低電位にむかって流れている電流信号を反転させて、当該トライステート双方向メモリセルを同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（ｆ）電圧比較、抵抗比較、極性比較の少なくとも１つを利用して、前記トライステート双方向メモリセルの充電状態および極性を読取って解釈する手段および論理回路と、
（ｇ）前記トランジスタを導通させるために必要な信号が前記エンコード線に印加されていないときには、前記ビット線および前記ワード線に電圧信号が印加されていても、前記トライステート双方向メモリセル上の充電状態に応じて表される情報の変更はなされず、
（ｈ）前記ワード線に信号を適用すること、および電圧状態または電圧状態変化を解釈することによって、前記セルに記憶された情報を読取る手段と、
（ｉ）前記ビット線を使用して、電圧比較と極性比較の少なくとも１つを介して前記トライステート双方向メモリセルの電圧状態および極性を解釈する手段を備えた前記論理回路と、
（ｊ）単一ビット情報または複数ビット情報を処理できるようにするため、前記トライステート双方向メモリセルでの前記充電状態を解釈する手段を備えた前記論理回路と、
を備える
ことを特徴とするシステム。
【請求項46】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、アドレスをデコードすることによってワード線をアクティブ化するように構成されたワード線ドライバを有する
ことを特徴とするシステム。
【請求項47】
請求項４３乃至４５のいずれか１項に記載のシステムは、ビット線をアクティブ化し、アドレスをデコードして、電圧状態を割り当てるように構成されたビット線のためのドライバを有する
ことを特徴とするシステム。
【請求項48】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、アドレスを受信することにより、前記トライステート双方向メモリセルからの情報の読出を制御し、
前記アドレスをデコードし、
前記デコードされたアドレスに基づいてワード線ドライバによりワード線をアクティブ化し、
各ビット線の特定電圧状態に対する電圧状態の割当を含むデコードされたアドレスに基づきに、ビット線ドライバにより、２ビット線をアクティブ化する手段、
を備え、
正として参照される順方向バイアスで書込まれるか、電荷なしで書込まれるか、または負として参照される逆方向バイアスで書込まれている場合、情報を単数または複数のトライステート双方向メモリセルから読取られたりデコードされる
ことを特徴とするシステム。
【請求項49】
請求項４３又は４４に記載のシステムにおいて、前記トライステート双方向メモリセルのための前記記憶装置は、コンデンサ、静電容量を示す別のトランジスタ、静電容量を示す記憶要素の少なくとも１つである
ことを特徴とするシステム。
【請求項50】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、情報が書き込まれた単一のトライステート双方向メモリセルであるその情報は、逆バイアスか負の極性の少なくとも１つで書かれてなり、単一ビット情報または複数ビット情報を表現されているか、重ね合わせの状態である
ことを特徴とするシステム。
【請求項51】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリセルは、結合するか相互接続するかの少なくとも１つの動作が可能であり、
複数の前記セルは、平面設計として構築するか、３次元格子構造とするか、その変種に構築するかの少なくとも１つの動作が可能である
ことを特徴とするシステム。
【請求項52】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向記憶要素は、ベース3数操作フレームワークとして操作されており、その情報処理および操作は単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項53】
請求項４３乃至４５のいずれか１項に記載のシステムには、複数の交換可能な論理ゲートか複数の出力論理回路の少なくとも１つを有し、単数または複数のトライステート双方向メモリセルに記憶された負電荷の解釈の操作および変更を可能にすることを特徴とするシステム。
【請求項54】
請求項４３又は４４に記載のシステムにおいて、各前記トライステート双方向メモリセルは、前記トランジスタと前記コンデンサのみを含み、各前記トライステート双方向メモリセルは、前記メモリで１つのワード線と２つのビット線のみと接続する
ことを特徴とするシステム。
【請求項55】
請求項４３又は４４に記載のシステムにおいて、各前記トライステート双方向メモリセルは、２つのトランジスタと前記コンデンサを含み、各前記トライステート双方向メモリセルは、前記メモリで１つのワード線と２つのビット線のみと接続する
ことを特徴とするシステム。
【請求項56】
請求項４３又は４４に記載のシステムにおいて、各前記トライステート双方向メモリセルは、４つのトランジスタと前記コンデンサを含み、
各前記トライステート双方向メモリセルは、前記メモリで複数のワード線および１つまたは２つのビット線と接続する
ことを特徴とするシステム。
【請求項57】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、各前記トライステート双方向メモリセルは、２つのビット線に接続され、トライステート双方向メモリの各列には独立したラインがある
ことを特徴とするシステム。
【請求項58】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、各前記トライステート双方向メモリセルは、２つのビット線に接続され、トライステート双方向メモリの隣接する列は相互に共有されるビット線に接続する
ことを特徴とするシステム。
【請求項59】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、前記書込動作中の単一ビット情報または複数ビット情報を受取るトライステート双方向メモリエンコーダは、単数または複数のトライステート双方向メモリセルに結合され、前記単一ビット情報または複数ビット情報を前記トライステート双方向メモリセルにエンコードすることにより、
各単数または複数のトライステート双方向メモリセルが表現され、結果として、各セルは単一ビット情報または複数ビット情報を含める
ことを特徴とするシステム。
【請求項60】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリデコーダは、単数または複数のセンスアンプか単数または複数のゲートの少なくとも１つに結合された単数または複数のトライステート双方向メモリセルから、前記読取動作中に前記単一ビット情報または複数ビット情報を受取り、前記トライステート双方向メモリセルから前記単一ビット情報または複数ビット情報をデコードすることにより、
各単数または複数のトライステート双方向メモリセルは、単一ビット情報または複数ビット情報を含み通信する
ことを特徴とするシステム。
【請求項61】
請求項４３又は４４に記載のシステムにおいて、トライステート双方向メモリセルは、ダイナミックランダムアクセスメモリ、量子ランダムアクセスメモリ、それらの変種の少なくとも１つを有する
ことを特徴とするシステム。
【請求項62】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリセルまたはその複数は、情報が同時に0と1の両方で代表されるように、負極性またはバイアスの情報で符号化されるものであり、
プロセッサによる解釈は、前記トライステート双方向メモリセルまたはその複数での情報が重ね合わされるか、重ね合わせ状態にあるかの少なくとも１つである
ことを特徴とするシステム。
【請求項63】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、装置は、単数または複数の定義可能な変換回路で構成され、
その単数または複数の定義可能な変換回路は、トライステート双方向メモリセルの出力情報か、前記セルまたは複数のセルから読取られるときの重ね合わされたトライステート双方向メモリセルが「１」または「０」状態になる確率の少なくとも１つを変更か制御の少なくとも１つをする
ことを特徴とするシステム。
【請求項64】
請求項６３のシステムにおいて、定義可能な変換回路は、単数または複数のセンスアンプおよび・または単数または複数のコンパレータの少なくとも１つで構成され、参照電圧および・または閾値トリガの少なくとも１つの制御か修正の少なくとも１つが動作可能であり、さらに読み取り論理回路から送信される信号の電圧状態または振幅を制御または変更できる1つまたは複数のスイッチが含まれ、
制御および変更が、
命令、制御、コマンド、負の分極か逆バイアスで充電されている単数または複数のトライステート双方向メモリセルから受信し且つ重ね合わせ状態にあると解釈される、単独または結合的な、トライステート双方向メモリセルの単一または複数のシステムの1またはオン状態か、0またはオフ状態のいずれかにある自然な確率の少なくとも１つを反映する
ことを特徴とするシステム。
【請求項65】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、装置は、単数または複数の制約付き変換回路で構成され、
その制約付き変換回路またはその複数は、論理ゲートは、前記セルまたは複数のセルから読み取られるとき、「１」または「０」状態のいずれかであるトライステート双方向メモリセルの状態を変更か制御の少なくとも１つの動作が可能である
ことを特徴とするシステム。
【請求項66】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、単一または複数の交換可能な従来型論理ゲート、交換可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、可能動作に類似したコンポーネントの少なくとも１つを有し、トライステート双方向メモリセルまたはその複数に記憶された情報の操作か変更か解釈の少なくとも１つを可能にする
ことを特徴とするシステム。
【請求項67】
請求項４５のシステムにおいて、前記トライステート双方向メモリセルは、ROM（読み取り専用メモリ）、書換可能なＲＯＭまたは書換不可能なROMであり、いくつかの典型的なROMタイプが含まれる動作が可能であり、マスクROM、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）である
ことを特徴とするシステム。
【請求項68】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、情報は、周波数変調、周波数復調、振幅変調、振幅復調の少なくとも１つのためにさまざまなスキームを利用する操作が可能な変調器復調器によって伝達されるのに適しており、
ここで、情報はトライステート双方向メモリセルまたはその複数から受け取られ、そこに記憶された単一ビットまたは複数ビットの情報に関するトライステートアナログデータを表す
ことを特徴とするシステム。
【請求項69】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリセルは、ベース3数操作フレームワークの動作であり、情報の処理および操作は単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項70】
書込動作中にデータを双方向に記憶し、読取動作中でデータを双方向セルから読取る複数のトライステート双方向メモリセル、を有するトライステート双方向メモリ装置のためのシステムであって、（１）さらに識別可能なセル内の電磁材料で構成される電磁記憶装置または媒体と、
（２）前記電磁記憶装置または媒体に接続された情報書込および読取回路と、
（３）特定のポジティブまたはネガティブ記号を前記電磁記憶装置または媒体に適用することによって、前記トライステート双方向メモリ記憶装置または媒体で双方向に情報を書き込む手段であって、
第１特定バイアスおよび第１特定極性で前記磁化可能な材料を介して前記トライステート双方向メモリセルを充電するために、磁化可能な材料の上面と下面の間に特定の極性反転可能な差分電圧を印加し、電流信号を高電位から低電位に流して、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
トライステート双方向メモリセルが電荷を保持していないときに、前記トライステート双方向メモリセルを第２情報表示状態とし、
高電位と低電位を反転することにより前記電流信号を逆向きにし、当該信号により、第２の特定のバイアスおよび極性における前記磁化可能な材料を介して前記前記トライステート双方向メモリセルを充電し、前記トライステート双方向メモリセルを負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（４）電気抵抗と電流変位の少なくとも１つを測定することにより、双方向トライステートセルに記憶された情報を読み取る手段と、
（５）電圧比較、抵抗比較、極性比較の少なくとも１つ、および論理回路を利用することにより、前記トライステート双方向メモリセルの充電状態および極性を解釈するための手段と、
を有する
ことを特徴とするシステム。
【請求項71】
請求項７０のシステムにおいて、各前記トライステート双方向メモリセルは、磁化可能な材料、ディスク、ユニットの領域を有する
ことを特徴とするシステム。
【請求項72】
請求項７０のシステムにおいて、アドレスを受取ることによって、前記トライステート双方向メモリセルとの間で情報を読取り、書込むことを制御する手段を含み、
前記アドレスをデコーデイングして、前記デコードされた特定のトライステート双方向メモリセルのアドレスに基づいて、トラックラインデコーダーによるトラックラインをアクティブにして、特定のデコードされたアドレスに基づくトラックラインエンコーダによるトラックラインのアクティブ化は、各トライステート双方向メモリセルの特定の情報表現状態のための特定の極性割り当てを含めて、情報をトライステート双方向メモリセルまたはその複数から読み取りデコードすることに適しており、正極性と呼ばれる順方向バイアスで書き込まれるか、電荷なしで書き込まれるか、負極性と呼ばれる逆方向バイアスで書き込まれる場合がある
ことを特徴とするシステム。
【請求項73】
請求項７０のシステムにおいて、前記書込動作中に単一ビット情報または複数ビット情報を受け取るトライステート双方向メモリエンコーダは、単一または複数のトライステート双方向メモリセルに結合され、前記単一ビットまたは複数ビットの情報を前記トライステート双方向メモリセルにエンコードし、
したがって、各単一または複数のトライステート双方向メモリセルは表現されて、結果として、各セルは単一ビット情報または複数ビット情報を含む
ことを特徴とするシステム。
【請求項74】
請求項７０のシステムにおいて、前記読取動作中に、単数または複数の双方向メモリセルから前記単一ビット情報または複数ビット情報を受取るトライステート双方向メモリデコーダは、単数または複数のセンスアンプとゲートの少なくとも１つに結合され、前記トライステート双方向メモリセルから前記単一ビット情報または複数ビット情報をデコードした結果として、各単数または複数のトライステート双方向メモリセルは単一ビット情報または複数ビット情報を含めて通信する
ことを特徴とするシステム。
【請求項75】
請求項７０のシステムにおいて、逆バイアスまたは負極性の少なくとも１つ書込まれた情報を書込まれた単一のトライステート双方向メモリセルは、単一ビット情報、または複数ビット情報、または重ね合わせの状態を表す
ことを特徴とするシステム。
【請求項76】
請求項７０のシステムにおいて、トライステート双方向メモリセルまたはその複数は、負極性またはバイアスの情報でエンコードされることに適しており、情報は同時に0と1の両方を表し、
ここで、システムの解釈とは、情報は重ね合わされるか、重ね合わせの状態であることの少なくとも１つである
ことを特徴とするシステム。
【請求項77】
請求項７０のシステムにおいて、装置は、単数または複数の定義可能な変換回路を有し、その定義可能な変換回路またはその複数は、トライステート双方向メモリセルの出力情報か、前記セルまたは複数のセルから読み取られたときに、重ね合わされたトライステート双方向メモリセルが「１」または「０」のいずれかの状態になる確率の少なくとも１つの変更か制御の少なくとも１つをできる
ことを特徴とするシステム。
【請求項78】
請求項７７のシステムにおいて、定義可能な変換回路は、センスアンプまたはその複数および・またはコンパレータまたはその複数の少なくとも１つを有し、参照電圧および・または閾値トリガの制御と修正の少なくとも１つの操作ができ、さらに、読み取り論理回路から送信される信号の電圧状態か振幅を制御または変更の少なくとも１つができる1つまたは複数のスイッチが含まれ、制御および変更が命令、制御、またはコマンド、および・または負の分極またはバイアスで充電されている単一のトライステート双方向メモリセルから受信し、重ね合わせ状態にあると解釈され、単独または結合的に、トライステート双方向メモリセルの単一または複数のシステムは、1またはオン状態か0またはオフ状態のいずれかにある確率が自然であることの少なくとも１つを反映する
ことを特徴とするシステム。
【請求項79】
請求項７０のシステムにおいて、装置は、単数または複数の制約付き変換回路で構成され、当該単数または複数の制約付き変換回路は、スリーステート双方向メモリセルの状態を変化か制御の少なくとも１つをするために操作でき、前記セルまたは複数のセルから読み取られるとき、「１」または「０」状態のいずれかである
ことを特徴とするシステム。
【請求項80】
請求項７０のシステムにおいて、単一または複数の交換可能な従来型論理ゲート、交換可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または可能動作に類似したコンポーネントの少なくとも１つを有し、トライステート双方向メモリセルまたはその複数に記憶された情報の操作、変更、解釈の少なくとも１つを可能にする
ことを特徴とするシステム。
【請求項81】
請求項７０のシステムにおいて、前記トライステート双方向メモリセルは、ROM（読み取り専用メモリ）か、書換可能なＲＯＭまたは書換不可能なROMであり、いくつかの典型的なROMタイプが含めた動作が可能であり、マスクROM、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）である
ことを特徴とするシステム。
【請求項82】
請求項７０のシステムにおいて、情報は、周波数変調、周波数復調、振幅変調、振幅復調の少なくとも１つのさまざまな方式を利用できる変調器復調器によって伝達されるのに適しており、ここで情報は、トライステート双方向メモリセルまたはその複数から受け取られて、そこに記憶された単一ビット情報または複数ビット情報に関するトライステートアナログデータを表す
ことを特徴とするシステム。
【請求項83】
請求項７０のシステムにおいて、トライステート双方向メモリ記憶要素は、ベース3数操作フレームワークとして動作であり、ここで情報の処理および操作は、単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項84】
トライステート双方向メモリ装置のためのシステムであって、書込動作中にデータを双方向に記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリ装置を含み、
（ａ）双方向メモリセルを供給する手段と、
（ｂ）双方向メモリセルを制御する手段と、
（ｃ）情報を電子的に記憶する手段と、
（ｄ）信号を単数または複数のワード線に印加するとともに、前記トライステート双方向メモリセルの２つのビット線間の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
（ｅ）前記トライステート双方向メモリセルに記憶されている情報を読取る手段と、
（ｆ）前記トライステート双方向メモリセルの充電状態および極性を解釈する手段と、
（ｇ）前記トライステート双方向メモリセルに双方向に情報を伝達する手段と、
を有する
ことを特徴とするシステム。
【手続補正書】
【提出日】2020-11-27
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
トライステート双方向メモリ装置であって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセルを有してなり、
前記トライステート双方向メモリセルは、
（ａ）信号が印加されるゲート電極と、その伝導経路が前記ゲート電極により制御される２つの端子とを有するトランジスタと、
（ｂ）２つの電極を有する静電記憶装置またはコンデンサであって、
（ｃ）前記トランジスタの端子の一方に、当該静電記憶装置またはコンデンサの１つの前記電極が接続され、
（ｄ）トライステート双方向メモリセルの２つのビット線のうちの一方に、同静電記憶装置またはコンデンサの前記第２の電極が接続された静電記憶装置またはコンデンサと、
（ｅ）前記トランジスタのゲート電極と接続されるワード線と、
（ｆ）前記トランジスタの他方の端子に接続された、前記２つのビット線のうちの他方と、
（ｇ）特定の正極性または負極性の信号を前記ワード線に印加するとともに、特定のバイアスおよび極性で前記トランジスタを介して前記トライステート双方向メモリセルを充電するための極性反転が可能な前記２つのビット線間の特定の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記トライステート双方向メモリセルが正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項2】
請求項１に記載のトライステート双方向メモリ装置であって、（ｈ）前記情報を書込む手段においては、前記トランジスタを導通させるために必要な信号が前記ワード線に印加されていないときには、極性反転が可能な前記２つのビット線間の差分電圧が前記ビット線に印加されていても、前記双方向静電記憶装置または双方向コンデンサの充電状態に応じて表される情報の変更はなされず、
（ｉ）前記トランジスタを用いて、前記２つのビット線に前記双方向トライステート静電記憶装置または双方向トライステートコンデンサを放電させる信号を前記ワード線に印加することで、双方向トライステートメモリセルに記憶された情報を読取る手段と、
（ｊ）論理回路と、電圧の比較と、極性の比較のうち少なくとも１つを通じて、前記ビット線の一方または両方を利用する前記トライステート双方向メモリセルの充電状態と極性を検出する手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項3】
トライステート双方向メモリ装置であって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセル、を有してなり、
前記トライステート双方向メモリセルは、
（ａ）順方向バイアスまたは正極性である第１電流状態と、
バイアスがかかっていないか又は中性極性である第２電流状態と、
逆バイアスまたは負極性である第３電流状態と、の３つの充電状態に応じて情報を保存できるトランジスタ機構であって、
トライステート双方向メモリセルとして識別されるトランジスタ機構と、
（ｂ）ビット線およびビット線ドライバと、
（ｃ）ワード線およびワード線ドライバと、
（ｄ）エンコード線およびエンコード線ドライバと、
（ｅ）１つまたは複数のトランジスタをエンコードするために、前記トライステート双方向メモリセルの前記エンコード線に特定の信号を印加することで、前記トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記１つ以上のトランジスタを第１特定バイアスおよび第１特定極性でエンコードするために、電流信号を高電位から低電位に流して、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
トライステート双方向メモリセルが電荷を保持していないときに、前記トライステート双方向メモリセルを第２情報表示状態とし、
前記１つ以上のトランジスタの前記エンコード線に特定の電気信号を印加して、前記１つ以上のトランジスタを第３特定バイアスおよび第３特定極性で充電することにより低電位にむかって流れている電流信号を反転させて、前記トライステート双方向メモリセルを負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（ｆ）電圧比較、抵抗比較、極性比較、論理回路のうち少なくとも１つを利用することにより、前記トライステート双方向メモリセルの充電状態および極性を読取って検出する手段と、
（ｇ）前記ワード線に信号を印加するとともに、前記ビット線における電圧状態または電圧状態変化を検出することで、双方向トライステートメモリセルセルに記憶された情報を読取る手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項4】
請求項３に記載のトライステート双方向メモリ装置であって、（ｈ）前記１つ以上のトランジスタを導通させるために必要な信号が前記エンコード線に印加されていないときには、前記ビット線および前記ワード線に電圧信号が印加されていても、前記トライステート双方向メモリセル上の充電状態に応じて表される情報の変更はなされず、
（ｉ）比較回路であって、
前記比較回路による電圧比較、電流比較、極性比較のうち少なくとも１つを介し、ビット線を用いて前記トライステート双方向メモリセルの充電状態と極性を検出する手段を備える比較回路と、
（ｊ）前記論理回路のための手段であって、
１ビット情報または複数ビット情報を処理できるようにするため、前記トライステート双方向メモリセルにおける充電状態を検出する手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項5】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、アドレスのデコードを介してワード線をアクティブにするように構成されたワード線ドライバ、をさらに有する
ことを特徴とするトライステート双方向メモリ装置。
【請求項6】
請求項１又は２に記載のトライステート双方向メモリ装置において、ビット線をアクティブにして、アドレスのデコードを介して、それらの電圧状態を割当てるように構成されたビット線ドライバ、をさらに有する
ことを特徴とするトライステート双方向メモリ装置。
【請求項7】
請求項１又は２に記載のトライステート双方向メモリ装置において、アドレスを受取ることで、前記トライステート双方向メモリセルからの情報の読取を制御し、
同アドレスをデコードし、
前記デコードされたアドレスに基づき、ワード線ドライバによってワード線をアクティブにし、
各ビット線の特定の電圧状態への電圧割当を含むデコードされた前記アドレスに基づき、ビット線ドライバによって２つのビット線をアクティブにする制御手段、
を備え、
情報が、正として参照される順方向バイアスで書かれているか、充電されていない状態で書かれているか、負として参照される逆方向バイアスで書かれていた場合には、
単数又は複数のトライステート双方向メモリセルまたは複数から、情報の読取動作および情報のデコード動作が可能である
ことを特徴とするトライステート双方向メモリ装置。
【請求項8】
請求項１又は２に記載のトライステート双方向メモリ装置において、前記トライステート双方向メモリセルの前記記憶装置は、コンデンサ、静電容量を有するトランジスタ、静電容量を有する記憶素子のうち少なくとも１つである
ことを特徴とするトライステート双方向メモリ装置。
【請求項9】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、逆バイアス電流と負極性のうち少なくとも１つで書込まれた情報を記憶している単一トライステート双方向メモリセルは、
単一ビット情報ビットか、複数ビット情報か、もしくは、重ね合わせの状態を示す
ことを特徴とするトライステート双方向メモリ装置。
【請求項10】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、トライステート双方向メモリセルは、結合されているか相互接続されている内の少なくとも１つであり、
複数の前記セルは、平面構造で構成されるか、３次元格子構造で構成されるか、あるいは、その変形である
ことを特徴とするトライステート双方向メモリ装置。
【請求項11】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、トライステート双方向メモリ記憶要素は、ベース３数操作フレームワークとして操作され、情報処理およびオペレーションは１つ又は複数の３進システムの変種および３進操作言語である
ことを特徴とするトライステート双方向メモリ装置。
【請求項12】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、１つ又は複数のトライステート双方向メモリセルに保存された負電荷の解釈の操作および変更を可能にするための複数の交換可能な論理ゲートと出力論理回路のうち少なくとも１つを有する
ことを特徴とするトライステート双方向メモリ装置。
【請求項13】
請求項１又は２に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリは、前記トランジスタおよびコンデンサのみ含み、
各前記トライステート双方向メモリセルは、前記メモリ内の１つのワード線および２つのビット線のみに接続される
ことを特徴とするトライステート双方向メモリ装置。
【請求項14】
請求項１又は２に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリは、２つのトランジスタおよび前記コンデンサを含み、
各前記トライステート双方向メモリセルは、前記メモリ内の１つのワード線および２つのビット線のみに接続される
ことを特徴とするトライステート双方向メモリ装置。
【請求項15】
請求項１又は２に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリは、４つのトランジスタおよび前記コンデンサを含み、
各トライステート双方向メモリセルは、前記メモリ内の複数のワード線および２つのビット線に接続される
ことを特徴とするトライステート双方向メモリ装置。
【請求項16】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリセルは、２つのビット線に接続され、
さらに、トライステート双方向メモリの各列には、独立なビット線がある
ことを特徴とするトライステート双方向メモリ装置。
【請求項17】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリセルは、２つのビット線に接続され、
トライステート双方向メモリの隣接する列は、相互に共有されるビット線に接続する
ことを特徴とするトライステート双方向メモリ装置。
【請求項18】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、前記書込動作中に、単一ビット情報または複数ビット情報を受信し、
前記トライステート双方向メモリエンコーダは、単数または複数のトライステート双方向メモリセルに結合され、前記単一ビット情報または複数ビット情報を前記トライステート双方向メモリセルにエンコードすることにより、
各単一または複数のトライステート双方向メモリセルは表現され、
各トライステート双方向メモリセルは、単一ビット情報または複数ビット情報を含む
ことを特徴とするトライステート双方向メモリ装置。
【請求項19】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、単一または複数の双方向メモリセルからの読取動作中において、単一ビット情報または複数ビット情報を受信する前記トライステート双方向メモリデコーダは、
単一または複数のセンスアンプと、単一または複数のゲートのうち少なくとも１つに結合され、
前記トライステート双方向メモリセル空の単一ビット情報または複数ビット情報をデコードすることにより、
単一または複数のトライステート双方向メモリセルごとに単一ビット情報または複数ビット情報を含めて通信する
ことを特徴とするトライステート双方向メモリ装置。
【請求項20】
請求項１又は２に記載のトライステート双方向メモリ装置において、トライステート双方向メモリセルは、
ダイナミックランダムアクセスメモリ、量子ランダムアクセスメモリ、その変種のうち少なくとも１つで構成される
ことを特徴とするトライステート双方向メモリ装置。
【請求項21】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、単数または複数のトライステート双方向メモリセルは、負極性またはバイアスの情報でエンコード動作が可能であり、情報は同時に「０」と「１」の両方として表され、
ここでの解釈は、前記情報は、重ねたか（superimposed）、重ね合わせ（superposition）の状態の少なくとも１つである
ことを特徴とするトライステート双方向メモリ装置。
【請求項22】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、当該装置は、単一または複数の定義可能な変換回路で構成され、
単一または複数の定義可能な変換回路は、トライステート双方向メモリセルの出力情報、および・または前記セルまたはその複数のセルから読取られたときに、重ね合わされたトライステート双方向メモリセルが「１」または「０」の状態になる確率を変更と制御の少なくとも１つをする
ことを特徴とするトライステート双方向メモリ装置。
【請求項23】
請求項２２のトライステート双方向メモリ装置において、定義可能な変換回路は、
センスアンプまたはその複数および・またはコンパレータまたはその複数の少なくとも１つで構成され、
参照電圧および・または閾値トリガの少なくとも１つは制御か変更操作が可能であり、さらに、読取論理回路から送信される信号の電圧状態または振幅を制御または変更できる単数または複数のスイッチが含まれて、制御および変更が、命令、制御、コマンドの少なくとも１つ、および・または負の分極またはバイアスで充電されている単一のトライステート双方向メモリセルまたはその複数から受信され、単数か複数、またはシステムが単数または結合して、1またはオン状態か0またはオフ状態の、いずれかにあるトライステート双方向メモリセルの確率の自然な進行を反映して、重ね合わせ状態にあると解釈される
ことを特徴とするトライステート双方向メモリ装置。
【請求項24】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、装置は、単数または複数の制約付き変換回路で構成され、
単数または複数の制約付き変換回路は、トライステート双方向メモリセルの状態を変化か制御の少なくとも１つをするために操作可能であり、前記セルまた複数のセルから読取られるとき、「１」または「０」状態のいずれかである
ことを特徴とするトライステート双方向メモリ装置。
【請求項25】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、単一または複数の交換可能な古典的な論理ゲート、単数又は複数の極性反転可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または操作上同様のコンポーネントの少なくとも１つで構成され、
単数または複数のトライステート双方向メモリセルに記憶された情報を操作か変更の少なくとも１つできる
ことを特徴とするトライステート双方向メモリ装置。
【請求項26】
請求項３又は４に記載のトライステート双方向メモリ装置において、前記トライステート双方向メモリセルは、ＲＯＭ（読取専用メモリ）または書換可能なＲＯＭもしくは書換不可能なＲＯＭを操作可能であり、
いくつかの非限定的な例として、マスクＲＯＭ、プログラマブルＲＯＭ（PROMS）、消去可能プログラマブルＲＯＭ（EPROM）、電気的消去可能プログラマブルＲＯＭ（EEPROM）、電気的変更可能プログラマブルＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラマブルＲＯＭ（FEEPROM）である
ことを特徴とするトライステート双方向メモリ装置。
【請求項27】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、情報は、変調器復調器によって伝達されるのに好適であり、周波数変調、周波数復調、振幅変調および復調の少なくとも１つのようなさまざまなスキームを利用して、その情報は単一ビット情報または複数ビット情報と関連するトライステートアナログデータを表すことができ、単数または複数のトライステート双方向メモリセルから受信または記憶される
ことを特徴とするトライステート双方向メモリ装置。
【請求項28】
請求項１乃至４のいずれか１項に記載のトライステート双方向メモリ装置において、トライステート双方向メモリ記憶要素は、ベース３数操作フレームワークとして操作され、情報処理およびオペレーションは単数又は複数の３進システムの変種および３進操作言語である
ことを特徴とするトライステート双方向メモリ装置。
【請求項29】
トライステート双方向メモリ装置において、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取るための複数のトライステート双方向メモリセルを有してなり、
（ａ）さらに、識別可能なセルを許可する電磁材料から構成される電磁記憶装置または電磁記憶媒体と、
（ｂ）前記電磁記憶装置または電磁記憶媒体に接続された情報書込・読取回路と、
（ｃ）特定の正極性または負極性の信号を前記電磁記憶装置または電磁記憶媒体に印加することにより前記トライステート双方向メモリ記憶装置またはトライステート双方向メモリ記憶媒体に双方向に情報を書込む手段であって、
第１の特定のバイアスおよび極性で前記磁化可能な材料を介して前記トライステート双方向メモリセルを充電するために、磁化可能な材料の上面と下面の間に特定の交換可能な差分電圧を印加して、高電位から低電位に流れる電流信号を適用し、前記トライステート双方向メモリセルに、正極性または順方向バイアスで充電されたときの状態を表す第１の情報を想定させ、
前記トライステート双方向メモリセルに状態を表す第２の情報を想定させるために、前記トライステート双方向メモリセルを充電なしを維持して、高電位と低電位を交換することにより、前記電流信号を逆にして、信号が代替のバイアスおよび極性で前記磁化可能な材料を介して前記交換された、より高い電圧電位からより低い電圧電位に流れるように電流を適用することによって、前記トライステート双方向メモリセルを充電できるようにし、前記トライステート双方向メモリセルに負極性または逆バイアスで充電されたときの状態を表す第３の情報を想定させ、
（ｄ）電気抵抗および・または電流変位を測定することにより、双方向トライステートセルに記憶された情報を読取る手段と、
（ｅ）また、電圧比較、抵抗比較、極性の比較、論理回路の少なくとも１つを利用することにより、前記トライステート双方向メモリセルの充電状態および極性を解釈するための手段と、
を備える
ことを特徴とするトライステート双方向メモリ装置。
【請求項30】
請求項２９に記載のトライステート双方向メモリ装置において、各前記トライステート双方向メモリセルは、磁化可能な材料、ディスク、ユニットの領域で構成される
ことを特徴とするトライステート双方向メモリ装置。
【請求項31】
請求項２９に記載のトライステート双方向メモリ装置において、アドレスを受取ることによって、前記トライステート双方向メモリセルとの間で情報の読取や書込を制御する手段、を含み、
前記アドレスをデコーデイングして、前記デコードされた特定のトライステート双方向メモリセルのアドレスに基づいて、トラックラインデコーダーによるトラックラインをアクティブにして、各トライステート双方向メモリセルの情報表現状態の特定の極性割当を含む特定のデコードされたアドレスに基づいて、トラックラインエンコーダによってトラックラインをアクティブ化すること、ここで、情報は単数または複数のトライステート双方向メモリセルから読取られ、デコードされるのに適しており、
正極性と呼ばれる順方向バイアスで書込まれる、または電荷なしで書き込まれか、負極性と呼ばれる逆方向バイアスで書込まれる場合がある
ことを特徴とするトライステート双方向メモリ装置。
【請求項32】
請求項２９に記載のトライステート双方向メモリ装置において、前記書込動作中に、単一ビット情報または複数ビット情報を受信するトライステート双方向メモリエンコーダは、単一または複数のトライステート双方向メモリセルに結合され、前記トライステート双方向メモリセルに前記単一ビット情報または複数ビット情報をエンコードすることで、
各単一または複数のトライステート双方向メモリセルは表現され、セルごとに単一ビット情報または複数ビット情報を含むことができる
ことを特徴とするトライステート双方向メモリ装置。
【請求項33】
請求項２９に記載のトライステート双方向メモリ装置において、単一または複数の双方向メモリセルからの読取動作の間で前記単一ビット情報または複数ビット情報を受取り、
トライステート双方向メモリデコーダは、単一または複数のセンスアンプと単一または複数のゲートとの少なくとも１つと結合されており、前記単一ビットまたは複数ビットの情報を前記トライステート双方向メモリセルからデコードして、各単一または複数のトライステート双方向メモリセルは単一ビットまたは複数ビットの情報を含めて通信する
ことを特徴とするトライステート双方向メモリ装置。
【請求項34】
請求項２９に記載のトライステート双方向メモリ装置において、逆バイアスまたは負の極性の少なくとも１つにより情報を書込まれた単一のトライステート双方向メモリセルは、重ね合わせの状態の単一ビット情報または複数ビット情報を表す
ことを特徴とするトライステート双方向メモリ装置。
【請求項35】
請求項２９に記載のトライステート双方向メモリ装置において、トライステート双方向メモリセルまたはその複数は、負極性または逆バイアスでの情報でエンコードの動作が可能であり、その情報は「１」または「０」両方を同時に表すことであり、
ここで、プロセッサによる解釈は、前記単数または複数のトライステート双方向メモリセルの場合、情報は重ね合わされるか、重ね合わせた状態にある
ことを特徴とするトライステート双方向メモリ装置。
【請求項36】
請求項２９に記載のトライステート双方向メモリ装置において、装置は、単数または複数の定義可能な変換回路で構成され、
単数または複数の定義可能な変換回路は、
トライステート双方向メモリセルの出力情報か、前記単数または複数のトライステート双方向メモリセルから読取られた際に、重ね合わされたトライステート双方向メモリセルが「１」または「０」の状態のいずれかである確率の少なくとも１つの変化か制御の少なくとも１つが可能である
ことを特徴とするトライステート双方向メモリ装置。
【請求項37】
請求項３６に記載のトライステート双方向メモリ装置において、定義可能な変換回路は、単数または複数のセンスアンプか、単数または複数のコンパレータの少なくとも１つで構成され、
ここで、参照電圧と閾値トリガの少なくとも１つは、制御か変更の少なくとも１つの動作が可能であり、さらに、読取論理回路から送信される信号の電圧状態または振幅を制御または変更できる単数または複数のスイッチが含まれて、その制御および変更は以下のものを反映するものであって、
指令、制御、コマンド、負の分極または逆バイアスで充電されている単一のトライステート双方向メモリセルまたはその複数から受信され、単数または複数のシステムが、単数または結合して、1またはオン状態か、0またはオフ状態のいずれかにあるトライステート双方向メモリセルの確率が自然であることの少なくとも１つを反映する
ことを特徴とするトライステート双方向メモリ装置。
【請求項38】
請求項２９に記載のトライステート双方向メモリ装置において、装置は、単数または複数の制約付き変換回路で構成され、
ここで、単数または複数の制約付き変換回路は論理ゲートを含み、前記セルまたは複数のセルから読み取られたとき、トライステート双方向メモリセルの状態は「１」または「０」の状態のいずれかとして、変更と制御の少なくとも１つのための操作ができる
ことを特徴とするトライステート双方向メモリ装置。
【請求項39】
請求項２９に記載のトライステート双方向メモリ装置において、単一または複数の交換可能な従来型の論理ゲート、交換可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、動作可能な類似したコンポーネントの少なくとも１つで構成され、単数または複数のトライステート双方向メモリセルに記憶された情報の操作および・または変更および解釈を可能にする
ことを特徴とするトライステート双方向メモリ装置。
【請求項40】
請求項２９に記載のトライステート双方向メモリ装置において、前記トライステート双方向メモリセルは、ＲＡＭ、ＤＲＡＭ、ＲＯＭ（読み取り専用メモリ）、書換可能なＲＯＭ、書換不可能なＲＯＭ、マスクＲＯＭ、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）の少なくとも１つである
ことを特徴とするトライステート双方向メモリ装置。
【請求項41】
請求項２９に記載のトライステート双方向メモリ装置において、情報は、周波数変調、周波数復調、振幅変調、振幅復調のための様々なスキームを利用する動作が可能な変調器復調器によって伝達されるのに適しており、
ここでの情報は、単数または複数のトライステート双方向メモリセルから受取られて、そこに記憶された単一ビット情報または複数ビット情報に関するトライステートアナログデータを表す
ことを特徴とするトライステート双方向メモリ装置。
【請求項42】
請求項２７に記載のトライステート双方向メモリ装置において、トライステート双方向メモリ記憶要素は、3数操作フレームワークとして動作し、
その情報処理および操作は、単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするトライステート双方向メモリ装置。
【請求項43】
トライステート双方向メモリ装置のためのシステムであって、書込動作中に双方向にデータを記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセルを有してなり、
前記トライステート双方向メモリセルは、
（ａ）信号の受取動作が可能なゲート電極と、その伝導経路が前記ゲート電極により制御される２つの端子とを有するトランジスタと、
（ｂ）２つの電極を有する静電記憶装置またはコンデンサであって、
（ｃ）前記トランジスタの端子の一方に、当該静電記憶装置またはコンデンサの１つの前記電極が接続され、
（ｄ）トライステート双方向メモリセルの２つのビット線のうちの一方に、同静電記憶装置またはコンデンサの前記第２の電極が接続された静電記憶装置またはコンデンサと、
（ｅ）前記トランジスタのゲート電極と接続されるワード線と、
（ｆ）前記トランジスタの他方の端子に接続された、前記２つのビット線のうちの他方と、
（ｇ）特定の正極性または負極性の信号を前記ワード線に印加するとともに、特定のバイアスおよび極性で前記トランジスタを介して前記トライステート双方向メモリセルを充電するための極性反転が可能な前記２つのビット線間の特定の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
前記トライステート双方向メモリセルが正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
を備える
ことを特徴とするシステム。
【請求項44】
請求項４３に記載のシステムであって、（ｈ）前記情報を書込む手段においては、前記トランジスタを導通させるために必要な信号が前記ワード線に印加されていないときには、極性反転が可能な前記２つのビット線間の差分電圧が前記ビット線に印加されていても、前記双方向静電記憶装置または双方向コンデンサの充電状態に応じて表される情報の変更はなされず、
（ｉ）前記トランジスタを用いて、前記２つのビット線に前記双方向トライステート静電記憶装置または双方向トライステートコンデンサを放電させる信号を前記ワード線に印加することで、双方向トライステートメモリセルに記憶された情報を読取る手段と、
（ｊ）論理回路を用いた電圧比較と極性比較の少なくとも１つを通じて、前記ビット線の一方または両方を利用する前記トライステート双方向メモリセルの充電状態と極性を検出する手段と、
を備える
ことを特徴とするシステム。
【請求項45】
トライステート双方向メモリ装置のためのシステムであって、書込動作中にデータを双方向に記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリセル、
を備え、
前記トライステート双方向メモリセルは、
（ａ）順方向バイアスまたは正極性の第１電流状態と、逆バイアスまたは負極性の第２電流状態と、バイアスがかかっていないか又は中性極性の第３電流状態の3つの電荷状態によって情報を保存できるトランジスタであって、さらにトライステート双方向メモリセルとして識別できるトランジスタと、
（ｂ）ビット線およびビット線ドライバと、
（ｃ）ワード線おびワード線ドライバと、
（ｄ）エンコード線およびエンコード線ドライバと、
（ｅ）前記１つまたは複数のトランジスタをエンコードするために、前記トライステート双方向メモリセルのエンコード線に特定の信号を印加することで双方向に情報を書込む手段であって、
前記１つまたは複数のトランジスタを第１の特定のバイアスおよび極性でエンコードすることで高電位から低電位に電流信号を流し、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
同トライステート双方向メモリセルが電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
前記１つまたは複数のトランジスタを第３の特定のバイアスおよび極性で充電することで低電位にむかって流れている電流信号を反転させて、当該トライステート双方向メモリセルを同トライステート双方向メモリセルが負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（ｆ）電圧比較、抵抗比較、極性比較の少なくとも１つを利用して、前記トライステート双方向メモリセルの充電状態および極性を読取って解釈する手段および論理回路と、
（ｇ）前記トランジスタを導通させるために必要な信号が前記エンコード線に印加されていないときには、前記ビット線および前記ワード線に電圧信号が印加されていても、前記トライステート双方向メモリセル上の充電状態に応じて表される情報の変更はなされず、
（ｈ）前記ワード線に信号を適用すること、および電圧状態または電圧状態変化を解釈することによって、前記セルに記憶された情報を読取る手段と、
（ｉ）前記ビット線を使用して、電圧比較と極性比較の少なくとも１つを介して前記トライステート双方向メモリセルの電圧状態および極性を解釈する手段を備えた前記論理回路と、
（ｊ）単一ビット情報または複数ビット情報を処理できるようにするため、前記トライステート双方向メモリセルでの前記充電状態を解釈する手段を備えた前記論理回路と、
を備える
ことを特徴とするシステム。
【請求項46】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、アドレスをデコードすることによってワード線をアクティブ化するように構成されたワード線ドライバを有する
ことを特徴とするシステム。
【請求項47】
請求項４３乃至４５のいずれか１項に記載のシステムは、ビット線をアクティブ化し、アドレスをデコードして、電圧状態を割り当てるように構成されたビット線のためのドライバを有する
ことを特徴とするシステム。
【請求項48】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、アドレスを受信することにより、前記トライステート双方向メモリセルからの情報の読出を制御し、
前記アドレスをデコードし、
前記デコードされたアドレスに基づいてワード線ドライバによりワード線をアクティブ化し、
各ビット線の特定電圧状態に対する電圧状態の割当を含むデコードされたアドレスに基づきに、ビット線ドライバにより、２ビット線をアクティブ化する手段、
を備え、
正として参照される順方向バイアスで書込まれるか、電荷なしで書込まれるか、または負として参照される逆方向バイアスで書込まれている場合、情報を単数または複数のトライステート双方向メモリセルから読取られたりデコードされる
ことを特徴とするシステム。
【請求項49】
請求項４３又は４４に記載のシステムにおいて、前記トライステート双方向メモリセルのための前記記憶装置は、コンデンサ、静電容量を示す別のトランジスタ、静電容量を示す記憶要素の少なくとも１つである
ことを特徴とするシステム。
【請求項50】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、情報が書き込まれた単一のトライステート双方向メモリセルであるその情報は、逆バイアスか負の極性の少なくとも１つで書かれてなり、単一ビット情報または複数ビット情報を表現されているか、重ね合わせの状態である
ことを特徴とするシステム。
【請求項51】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリセルは、結合するか相互接続するかの少なくとも１つの動作が可能であり、
複数の前記セルは、平面設計として構築するか、３次元格子構造とするか、その変種に構築するかの少なくとも１つの動作が可能である
ことを特徴とするシステム。
【請求項52】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向記憶要素は、ベース3数操作フレームワークとして操作されており、その情報処理および操作は単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項53】
請求項４３乃至４５のいずれか１項に記載のシステムには、複数の交換可能な論理ゲートか複数の出力論理回路の少なくとも１つを有し、単数または複数のトライステート双方向メモリセルに記憶された負電荷の解釈の操作および変更を可能にすることを特徴とするシステム。
【請求項54】
請求項４３又は４４に記載のシステムにおいて、各前記トライステート双方向メモリセルは、前記トランジスタと前記コンデンサのみを含み、各前記トライステート双方向メモリセルは、前記メモリで１つのワード線と２つのビット線のみと接続する
ことを特徴とするシステム。
【請求項55】
請求項４３又は４４に記載のシステムにおいて、各前記トライステート双方向メモリセルは、２つのトランジスタと前記コンデンサを含み、各前記トライステート双方向メモリセルは、前記メモリで１つのワード線と２つのビット線のみと接続する
ことを特徴とするシステム。
【請求項56】
請求項４３又は４４に記載のシステムにおいて、各前記トライステート双方向メモリセルは、４つのトランジスタと前記コンデンサを含み、
各前記トライステート双方向メモリセルは、前記メモリで複数のワード線および１つまたは２つのビット線と接続する
ことを特徴とするシステム。
【請求項57】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、各前記トライステート双方向メモリセルは、２つのビット線に接続され、トライステート双方向メモリの各列には独立したラインがある
ことを特徴とするシステム。
【請求項58】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、各前記トライステート双方向メモリセルは、２つのビット線に接続され、トライステート双方向メモリの隣接する列は相互に共有されるビット線に接続する
ことを特徴とするシステム。
【請求項59】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、前記書込動作中の単一ビット情報または複数ビット情報を受取るトライステート双方向メモリエンコーダは、単数または複数のトライステート双方向メモリセルに結合され、前記単一ビット情報または複数ビット情報を前記トライステート双方向メモリセルにエンコードすることにより、
各単数または複数のトライステート双方向メモリセルが表現され、結果として、各セルは単一ビット情報または複数ビット情報を含める
ことを特徴とするシステム。
【請求項60】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリデコーダは、単数または複数のセンスアンプか単数または複数のゲートの少なくとも１つに結合された単数または複数のトライステート双方向メモリセルから、前記読取動作中に前記単一ビット情報または複数ビット情報を受取り、前記トライステート双方向メモリセルから前記単一ビット情報または複数ビット情報をデコードすることにより、
各単数または複数のトライステート双方向メモリセルは、単一ビット情報または複数ビット情報を含み通信する
ことを特徴とするシステム。
【請求項61】
請求項４３又は４４に記載のシステムにおいて、トライステート双方向メモリセルは、ダイナミックランダムアクセスメモリ、量子ランダムアクセスメモリ、それらの変種の少なくとも１つを有する
ことを特徴とするシステム。
【請求項62】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリセルまたはその複数は、情報が同時に0と1の両方で代表されるように、負極性またはバイアスの情報で符号化されるものであり、
プロセッサによる解釈は、前記トライステート双方向メモリセルまたはその複数での情報が重ね合わされるか、重ね合わせ状態にあるかの少なくとも１つである
ことを特徴とするシステム。
【請求項63】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、装置は、単数または複数の定義可能な変換回路で構成され、
その単数または複数の定義可能な変換回路は、トライステート双方向メモリセルの出力情報か、前記セルまたは複数のセルから読取られるときの重ね合わされたトライステート双方向メモリセルが「１」または「０」状態になる確率の少なくとも１つを変更か制御の少なくとも１つをする
ことを特徴とするシステム。
【請求項64】
請求項６３のシステムにおいて、定義可能な変換回路は、単数または複数のセンスアンプおよび・または単数または複数のコンパレータの少なくとも１つで構成され、参照電圧および・または閾値トリガの少なくとも１つの制御か修正の少なくとも１つが動作可能であり、さらに読み取り論理回路から送信される信号の電圧状態または振幅を制御または変更できる1つまたは複数のスイッチが含まれ、
制御および変更が、
命令、制御、コマンド、負の分極か逆バイアスで充電されている単数または複数のトライステート双方向メモリセルから受信し且つ重ね合わせ状態にあると解釈される、単独または結合的な、トライステート双方向メモリセルの単一または複数のシステムの1またはオン状態か、0またはオフ状態のいずれかにある自然な確率の少なくとも１つを反映する
ことを特徴とするシステム。
【請求項65】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、装置は、単数または複数の制約付き変換回路で構成され、
その制約付き変換回路またはその複数は、論理ゲートは、前記セルまたは複数のセルから読み取られるとき、「１」または「０」状態のいずれかであるトライステート双方向メモリセルの状態を変更か制御の少なくとも１つの動作が可能である
ことを特徴とするシステム。
【請求項66】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、単一または複数の交換可能な従来型論理ゲート、交換可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、可能動作に類似したコンポーネントの少なくとも１つを有し、トライステート双方向メモリセルまたはその複数に記憶された情報の操作か変更か解釈の少なくとも１つを可能にする
ことを特徴とするシステム。
【請求項67】
請求項４５のシステムにおいて、前記トライステート双方向メモリセルは、ROM（読み取り専用メモリ）、書換可能なＲＯＭまたは書換不可能なROMであり、いくつかの典型的なROMタイプが含まれる動作が可能であり、マスクROM、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）である
ことを特徴とするシステム。
【請求項68】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、情報は、周波数変調、周波数復調、振幅変調、振幅復調の少なくとも１つのためにさまざまなスキームを利用する操作が可能な変調器復調器によって伝達されるのに適しており、
ここで、情報はトライステート双方向メモリセルまたはその複数から受け取られ、そこに記憶された単一ビットまたは複数ビットの情報に関するトライステートアナログデータを表す
ことを特徴とするシステム。
【請求項69】
請求項４３乃至４５のいずれか１項に記載のシステムにおいて、トライステート双方向メモリセルは、ベース3数操作フレームワークの動作であり、情報の処理および操作は単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項70】
書込動作中にデータを双方向に記憶し、読取動作中でデータを双方向セルから読取る複数のトライステート双方向メモリセル、を有するトライステート双方向メモリ装置のためのシステムであって、（１）さらに識別可能なセル内の電磁材料で構成される電磁記憶装置または媒体と、
（２）前記電磁記憶装置または媒体に接続された情報書込および読取回路と、
（３）特定のポジティブまたはネガティブ記号を前記電磁記憶装置または媒体に適用することによって、前記トライステート双方向メモリ記憶装置または媒体で双方向に情報を書き込む手段であって、
第１特定バイアスおよび第１特定極性で前記磁化可能な材料を介して前記トライステート双方向メモリセルを充電するために、磁化可能な材料の上面と下面の間に特定の極性反転可能な差分電圧を印加し、電流信号を高電位から低電位に流して、前記トライステート双方向メモリセルを正極性または順方向バイアスで充電されたときの第１情報表示状態とし、
トライステート双方向メモリセルが電荷を保持していないときに、前記トライステート双方向メモリセルを第２情報表示状態とし、
高電位と低電位を反転することにより前記電流信号を逆向きにし、当該信号により、第２の特定のバイアスおよび極性における前記磁化可能な材料を介して前記前記トライステート双方向メモリセルを充電し、前記トライステート双方向メモリセルを負極性または逆バイアスで充電されたときの第３情報表示状態とする手段と、
（４）電気抵抗と電流変位の少なくとも１つを測定することにより、双方向トライステートセルに記憶された情報を読み取る手段と、
（５）電圧比較、抵抗比較、極性比較の少なくとも１つ、および論理回路を利用することにより、前記トライステート双方向メモリセルの充電状態および極性を解釈するための手段と、
を有する
ことを特徴とするシステム。
【請求項71】
請求項７０のシステムにおいて、各前記トライステート双方向メモリセルは、磁化可能な材料、ディスク、ユニットの領域を有する
ことを特徴とするシステム。
【請求項72】
請求項７０のシステムにおいて、アドレスを受取ることによって、前記トライステート双方向メモリセルとの間で情報を読取り、書込むことを制御する手段を含み、
前記アドレスをデコーデイングして、前記デコードされた特定のトライステート双方向メモリセルのアドレスに基づいて、トラックラインデコーダーによるトラックラインをアクティブにして、特定のデコードされたアドレスに基づくトラックラインエンコーダによるトラックラインのアクティブ化は、各トライステート双方向メモリセルの特定の情報表現状態のための特定の極性割り当てを含めて、情報をトライステート双方向メモリセルまたはその複数から読み取りデコードすることに適しており、正極性と呼ばれる順方向バイアスで書き込まれるか、電荷なしで書き込まれるか、負極性と呼ばれる逆方向バイアスで書き込まれる場合がある
ことを特徴とするシステム。
【請求項73】
請求項７０のシステムにおいて、前記書込動作中に単一ビット情報または複数ビット情報を受け取るトライステート双方向メモリエンコーダは、単一または複数のトライステート双方向メモリセルに結合され、前記単一ビットまたは複数ビットの情報を前記トライステート双方向メモリセルにエンコードし、
したがって、各単一または複数のトライステート双方向メモリセルは表現されて、結果として、各セルは単一ビット情報または複数ビット情報を含む
ことを特徴とするシステム。
【請求項74】
請求項７０のシステムにおいて、前記読取動作中に、単数または複数の双方向メモリセルから前記単一ビット情報または複数ビット情報を受取るトライステート双方向メモリデコーダは、単数または複数のセンスアンプとゲートの少なくとも１つに結合され、前記トライステート双方向メモリセルから前記単一ビット情報または複数ビット情報をデコードした結果として、各単数または複数のトライステート双方向メモリセルは単一ビット情報または複数ビット情報を含めて通信する
ことを特徴とするシステム。
【請求項75】
請求項７０のシステムにおいて、逆バイアスまたは負極性の少なくとも１つ書込まれた情報を書込まれた単一のトライステート双方向メモリセルは、単一ビット情報、または複数ビット情報、または重ね合わせの状態を表す
ことを特徴とするシステム。
【請求項76】
請求項７０のシステムにおいて、トライステート双方向メモリセルまたはその複数は、負極性またはバイアスの情報でエンコードされることに適しており、情報は同時に0と1の両方を表し、
ここで、システムの解釈とは、情報は重ね合わされるか、重ね合わせの状態であることの少なくとも１つである
ことを特徴とするシステム。
【請求項77】
請求項７０のシステムにおいて、装置は、単数または複数の定義可能な変換回路を有し、その定義可能な変換回路またはその複数は、トライステート双方向メモリセルの出力情報か、前記セルまたは複数のセルから読み取られたときに、重ね合わされたトライステート双方向メモリセルが「１」または「０」のいずれかの状態になる確率の少なくとも１つの変更か制御の少なくとも１つをできる
ことを特徴とするシステム。
【請求項78】
請求項７７のシステムにおいて、定義可能な変換回路は、センスアンプまたはその複数および・またはコンパレータまたはその複数の少なくとも１つを有し、参照電圧および・または閾値トリガの制御と修正の少なくとも１つの操作ができ、さらに、読み取り論理回路から送信される信号の電圧状態か振幅を制御または変更の少なくとも１つができる1つまたは複数のスイッチが含まれ、制御および変更が命令、制御、またはコマンド、および・または負の分極またはバイアスで充電されている単一のトライステート双方向メモリセルから受信し、重ね合わせ状態にあると解釈され、単独または結合的に、トライステート双方向メモリセルの単一または複数のシステムは、1またはオン状態か0またはオフ状態のいずれかにある確率が自然であることの少なくとも１つを反映する
ことを特徴とするシステム。
【請求項79】
請求項７０のシステムにおいて、装置は、単数または複数の制約付き変換回路で構成され、当該単数または複数の制約付き変換回路は、スリーステート双方向メモリセルの状態を変化か制御の少なくとも１つをするために操作でき、前記セルまたは複数のセルから読み取られるとき、「１」または「０」状態のいずれかである
ことを特徴とするシステム。
【請求項80】
請求項７０のシステムにおいて、単一または複数の交換可能な従来型論理ゲート、交換可能な量子論理ゲート、読取回路、論理回路、定義可能な変換回路、制約付き変換回路、フリップフロップ、および・または可能動作に類似したコンポーネントの少なくとも１つを有し、トライステート双方向メモリセルまたはその複数に記憶された情報の操作、変更、解釈の少なくとも１つを可能にする
ことを特徴とするシステム。
【請求項81】
請求項７０のシステムにおいて、前記トライステート双方向メモリセルは、ROM（読み取り専用メモリ）か、書換可能なＲＯＭまたは書換不可能なROMであり、いくつかの典型的なROMタイプが含めた動作が可能であり、マスクROM、プログラム可能ＲＯＭ（PROMS）、消去可能プログラム可能ＲＯＭ（EPROM）、電気的消去可能プログラム可能ＲＯＭ（EEPROM）、電気的変更可能プログラム可能ＲＯＭ（EAPROM）、フラッシュ電気的消去可能プログラム可能ＲＯＭ（EEPROM）である
ことを特徴とするシステム。
【請求項82】
請求項７０のシステムにおいて、情報は、周波数変調、周波数復調、振幅変調、振幅復調の少なくとも１つのさまざまな方式を利用できる変調器復調器によって伝達されるのに適しており、ここで情報は、トライステート双方向メモリセルまたはその複数から受け取られて、そこに記憶された単一ビット情報または複数ビット情報に関するトライステートアナログデータを表す
ことを特徴とするシステム。
【請求項83】
請求項７０のシステムにおいて、トライステート双方向メモリ記憶要素は、ベース3数操作フレームワークとして動作であり、ここで情報の処理および操作は、単数または複数の3進システムおよび3進操作言語の変種である
ことを特徴とするシステム。
【請求項84】
トライステート双方向メモリ装置のためのシステムであって、書込動作中にデータを双方向に記憶し、読取動作中に双方向セルからデータを読取る複数のトライステート双方向メモリ装置を含み、
（ａ）双方向メモリセルを供給する手段と、
（ｂ）双方向メモリセルを制御する手段と、
（ｃ）情報を電子的に記憶する手段と、
（ｄ）信号を単数または複数のワード線に印加するとともに、前記トライステート双方向メモリセルの２つのビット線間の差分電圧を印加することにより、当該トライステート双方向メモリセルに双方向に情報を書込む手段であって、
正極性または順方向バイアスで充電されたときに、同トライステート双方向メモリセルを第１情報表示状態とし、
電荷を保持していないときに、当該トライステート双方向メモリセルを第２情報表示状態とし、
負極性または逆バイアスで充電されたときに、当該トライステート双方向メモリセルを第３情報表示状態とする手段と、
（ｅ）前記トライステート双方向メモリセルに記憶されている情報を読取る手段と、
（ｆ）前記トライステート双方向メモリセルの充電状態および極性を解釈する手段と、
（ｇ）前記トライステート双方向メモリセルに双方向に情報を伝達する手段と、
を有する
ことを特徴とするシステム。
【国際調査報告】