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特表2022-519939無機ガルバニック絶縁バリアを介する超高速高電圧過渡現象に対する高耐性を達成するためのプロセス及び方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-03-25
(54)【発明の名称】無機ガルバニック絶縁バリアを介する超高速高電圧過渡現象に対する高耐性を達成するためのプロセス及び方法
(51)【国際特許分類】
H01L 21/822 20060101AFI20220317BHJP
H01L 21/768 20060101ALI20220317BHJP
【ＦＩ】
H01L27/04 C
H01L21/90 K
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021558644
(86)(22)【出願日】2020-03-30
(85)【翻訳文提出日】2021-11-29
(86)【国際出願番号】 US2020025746
(87)【国際公開番号】W WO2020205752
(87)【国際公開日】2020-10-08
(31)【優先権主張番号】62/826,047
(32)【優先日】2019-03-29
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/832,356
(32)【優先日】2020-03-27
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ジェフェリー アラン ウェスト
(72)【発明者】
【氏名】トーマス ダイヤー ボニフィールド
(72)【発明者】
【氏名】武井 与志広
(72)【発明者】
【氏名】杉本 光宏
【テーマコード（参考）】
5F033
5F038
【Ｆターム（参考）】
5F033GG03
5F033HH08
5F033HH09
5F033HH11
5F033HH18
5F033HH23
5F033HH32
5F033HH33
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5F033QQ48
5F033RR04
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5F033VV10
5F033XX00
5F033XX37
5F038AC05
5F038AC14
5F038AC15
5F038AC16
5F038AC18
5F038EZ20
(57)【要約】
マイクロ電子デバイス（１００）が、上側プレート（１３２）及び下側プレート（１３０）を有する高電圧構成要素（１０４）を含む。上側プレートは、上側プレートと、マイクロ電子デバイスの基板（１０２）の表面における低電圧要素（１０６）との間の主誘電体（１３６）によって下側プレートから絶縁されている。上側プレートと主誘電体との間に低バンドギャップ誘電体層（１４０）が配置される。低バンドギャップ誘電体層は、屈折率が２．１１～２．２３のシリコン窒化物の少なくとも１つのサブ層（１４４）を含む。低バンドギャップ誘電体層は、上側プレートを越えて、上側プレートの周りに連続的に延在する。低バンドギャップ誘電体層は、上側プレートから低バンドギャップ誘電体層の厚みの少なくとも２倍の距離で上側プレートを囲む絶縁ブレイク（１５０）を有する。
【特許請求の範囲】
【請求項1】
マイクロ電子デバイスであって、前記マイクロ電子デバイスの高電圧コンデンサの下側プレート、
前記高電圧コンデンサの上側プレート、
前記下側プレートと前記上側プレートとの間に配置される少なくとも２ミクロンの厚みの主誘電体、及び
前記主誘電体と前記上側プレートとの間に配置される低バンドギャップ誘電体層、
を含み、
前記低バンドギャップ誘電体層が、２．１１～２．２３の範囲の屈折率を有するシリコン窒化物の少なくとも第１のサブ層を含み、
前記低バンドギャップ誘電体層が、前記低バンドギャップ誘電体層の厚みの少なくとも２倍の距離だけ、前記上側プレートを超えて前記上側プレートの周りに連続的に延在し、
前記低バンドギャップ誘電体層において絶縁ブレイクがあり、そのため前記絶縁ブレイクにおいて前記低バンドギャップ誘電体層が連続せず、
前記絶縁ブレイクが前記上側プレートを囲んでいる、
マイクロ電子デバイス。
【請求項2】
請求項１に記載のマイクロ電子デバイスであって、前記低バンドギャップ誘電体層が、前記第１のサブ層と前記下側プレートとの間に配置される第２のサブ層をさらに含み、前記第２のサブ層が、前記主誘電体層のバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する、マイクロ電子デバイス。
【請求項3】
請求項２に記載のマイクロ電子デバイスであって、前記低バンドギャップ誘電体層に近接する前記主誘電体の部分が、二酸化シリコンベースの誘電体材料を含み、前記第２のサブ層がシリコンオキシナイトライドを含む、マイクロ電子デバイス。
【請求項4】
請求項４に記載のマイクロ電子デバイスであって、前記主誘電体が、二酸化シリコンベースの誘電体材料を含む複数の金属間誘電体（ＩＭＤ）層と、二酸化シリコンベースの誘電体材料を含むレベル間誘電体（ＩＬＤ）層とを含む、マイクロ電子デバイス。
【請求項5】
請求項１に記載のマイクロ電子デバイスであって、前記絶縁ブレイクの外に配置される低電圧構成要素を更に含む、マイクロ電子デバイス。
【請求項6】
請求項５に記載のマイクロ電子デバイスであって、前記低電圧構成要素が、７０ｎｍ未満の厚みのゲート誘電体層を有する金属酸化物半導体トランジスタである、マイクロ電子デバイス。
【請求項7】
請求項１に記載のマイクロ電子デバイスであって、前記低バンドギャップ誘電体層が、前記絶縁ブレイクの外に配置される部分を含む、マイクロ電子デバイス。
【請求項8】
請求項７に記載のマイクロ電子デバイスであって、前記絶縁ブレイクの外に配置される前記低バンドギャップ誘電体層の前記部分が、前記マイクロ電子デバイスの低電圧要素に接する、マイクロ電子デバイス。
【請求項9】
請求項１に記載のマイクロ電子デバイスであって、前記絶縁ブレイクにおける前記低バンドギャップ誘電体層の端部が誘電体材料で覆われている、マイクロ電子デバイス。
【請求項10】
請求項１に記載のマイクロ電子デバイスであって、前記第１のサブ層の前記シリコン窒化物が約６００ｎｍの厚みを有する、マイクロ電子デバイス。
【請求項11】
マイクロ電子デバイスを形成する方法であって、前記マイクロ電子デバイスの高電圧構成要素の下側プレートを形成すること、
前記下側プレートに近接して少なくとも２ミクロンの厚みの主誘電体を形成すること、
前記下側プレートとは反対側で主誘電体に近接する、２．１１～２．２３の範囲の屈折率を有するシリコン窒化物の層を含む低バンドギャップ誘電体層を形成すること、
前記低バンドギャップ誘電体層に近接して前記高電圧構成要素の上側プレートを形成すること、
前記低バンドギャップ誘電体層に絶縁ブレイクを形成することであって、そのため、前記低バンドギャップ誘電体層が前記絶縁ブレイクにおいて連続しておらず、前記絶縁ブレイクが上側プレートを囲むようにすること、
を含む、方法。
【請求項12】
請求項１１に記載の方法であって、前記低バンドギャップ誘電体層を形成する工程が、前記シリコン窒化物と前記主誘電体との間にシリコンオキシナイトライド層を形成することを更に含む、方法。
【請求項13】
請求項１２に記載の方法であって、前記低バンドギャップ誘電体層に近接する前記主誘電体の部分が、二酸化シリコンベースの誘電体材料を含む、方法。
【請求項14】
請求項１１に記載の方法であって、前記主誘電体が、二酸化シリコンベースの誘電体材料を含む複数のＩＭＤ層と、二酸化シリコンベースの誘電体材料を含むＩＬＤ層とを含む、方法。
【請求項15】
請求項１１に記載の方法であって、前記絶縁ブレイクの外に配置される低電圧構成要素を形成することをさらに含む、方法。
【請求項16】
前記低電圧構成要素が、７０ｎｍ未満の厚みのゲート誘電体層を有するＭＯＳトランジスタである、方法。
【請求項17】
請求項１１に記載の方法であって、前記絶縁ブレイクを形成する工程が、前記絶縁ブレイクのための領域内の前記低バンドギャップ誘電体層を除去する工程を含み、前記絶縁ブレイクの外に配置される前記低バンドギャップ誘電体層の一部を残す、方法。
【請求項18】
前記絶縁ブレイクの外に配置される前記低バンドギャップ誘電体層の部分が、前記マイクロ電子デバイスの低電圧要素に接する、方法。
【請求項19】
請求項１１に記載の方法であって、前記絶縁ブレイクにおいて、前記低バンドギャップ誘電体層の端部上に誘電体材料を形成する工程をさらに含む、方法。
【請求項20】
デバイスであって、各々が高電圧コンデンサを有する第１及び第２の半導体ダイであって、前記高電圧コンデンサが、
下側プレートと、
上側プレートと、
前記下側プレートと前記上側プレートとの間に配置される主誘電体と、
前記主誘電体と前記上側プレートとの間に配置されるシリコン窒化物層と、
前記第１及び第２の半導体ダイの前記高電圧コンデンサによって提供される絶縁障壁と並列に接続される積層インダクタ、
を有し、
前記シリコン窒化物層が、２．１１～２．２３の範囲の屈折率を有し、
前記シリコン窒化物層が、前記シリコン窒化物層の厚みの少なくとも２倍の距離だけ、側プレートの周りに連続的に側プレートを越えて延在し、
前記低バンドギャップ誘電体層が、前記低バンドギャップ誘電体層の厚みの少なくとも２倍の距離だけ、前記上側プレートを越えて前記上側プレートの周りに連続的に延在し、
前記低バンドギャップ誘電体層において絶縁ブレイクがあり、そのため前記絶縁ブレイクにおいて前記低バンドギャップ誘電体層が連続せず、
前記絶縁ブレイクが前記上側プレートを囲んでいる、
デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はマイクロ電子デバイスの分野に関する。より詳細には、本発明は、マイクロ電子デバイスにおける高電圧構成要素に関する。
【背景技術】
【0002】
１００ボルトより大きい電位で動作可能な、高電圧ノードを有する高電圧構成要素を備えるマイクロ電子デバイスは、高電圧ノードと、高電圧ノードを低電圧構成要素から分離する数ミクロンの厚みの主誘電体との間に、薄い低バンドギャップ誘電体層を有し得る。主誘電体の厚みの通常１０パーセント未満の厚みを有する低バンドギャップ誘電体層は、主誘電体より小さなバンドギャップエネルギーを有し、高電圧ノードの角部におけるピーク電界を減少させることによって主誘電体に対する信頼性を提供する。低バンドギャップ誘電体層は、デバイスの高電圧性能及び信頼性を高める可能性があり、その程度は、層の屈折率値を変化させることによって調整することができる。
【発明の概要】
【0003】
以下は、本発明の一つ又は複数の態様の基本的な理解を提供するために、簡略化した発明の概要を提示する。この概要は、本発明の広範な概観ではなく、本発明の鍵となる又は決定的な要素を識別することも、本発明の範囲を詳述することも意図していない。むしろ、この概要の主な目的は、後に提示されるより詳細な説明の前置きとして、本発明の幾つかの概念を簡略化した形式で提示することである。
【0004】
マイクロ電子デバイスが、上側プレートと下側プレートとを有する高電圧構成要素を含む。上側プレートは、マイクロ電子デバイスの基板の表面近傍に形成される主誘電体によって、下側プレートから絶縁されている。上側プレートと主誘電体との間に低バンドギャップ誘電体層が配置される。低バンドギャップ誘電体層は、シリコン窒化物の少なくとも１つのサブ層を含む。シリコン窒化物のサブ層は、２．１１～２．２４の屈折率（ＲＩ）を有する。低バンドギャップ誘電体層は、上側プレートを越えて、上側プレートの周りに連続的に延在する。低バンドギャップ誘電体層は、上側プレートから低バンドギャップ誘電体層の厚みの少なくとも２倍の距離で上側プレートを囲む絶縁ブレイク（isolation break）を有する。
【図面の簡単な説明】
【0005】
【図1】高電圧構成要素を含む例示のマイクロ電子デバイスの断面である。
【0006】
【0007】
【0008】
【図4】降伏電圧Ｖｂｄ対屈折率（ＲＩ）のグラフである。
【0009】
【図5】種々のＲＩにおける故障率対ピーク電圧Ｖｐｋのグラフである。
【0010】
【図6】様々なパラメータ対ＲＩのグラフである。
【図7】様々なパラメータ対ＲＩのグラフである。
【図8】様々なパラメータ対ＲＩのグラフである。
【図9】様々なパラメータ対ＲＩのグラフである。
【図10】様々なパラメータ対ＲＩのグラフである。
【0011】
【図11】高電圧構成要素を含む別の例示のマイクロ電子デバイスの断面である。
【0012】
【発明を実施するための形態】
【0013】
本発明を添付の図を参照して説明する。図は、一定の縮尺で描かれておらず、単に本発明を例示するために提供されているに過ぎない。本発明の幾つかの態様が、例示のための例示の応用例に関連して以下に記載される。本発明の理解を提供するために、多くの具体的な詳細、関係、及び方法が記載されていることを理解されたい。しかしながら、当業者であれば、本発明が１つ又は複数の特定の詳細なしに又は他の方法を用いて実施され得ることを容易に認識し得るであろう。他の場合において、本発明を曖昧にすることを避けるために、周知の構造又は動作は詳細には示されていない。幾つかの行為が別の順で及び／又は他の行為又は事象と同時に起こり得るので、本発明は図示される行為又は事象の順に限定されない。また、本発明に従った手法を実装するために、図示されるすべての動作又は事象が必要とされるわけではない。
【0014】
マイクロ電子デバイスが、上側プレート（典型的には高電圧ノード）及び下側プレート（典型的には低電圧ノード）を有する高電圧コンデンサを含む。上側プレートは、上側プレートと、マイクロ電子デバイスの基板の表面に形成される低電圧要素との間の主誘電体によって、下側プレートから絶縁されている。上側プレートと主誘電体との間に低バンドギャップ誘電体層が配置される。低バンドギャップ誘電体層は、主誘電体のバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する少なくとも１つのサブ層を含む。低バンドギャップ誘電体層は、上側プレートを越えて、上側プレートの周りに連続的に延在する。低バンドギャップ誘電体層は、上側プレートから低バンドギャップ誘電体層の厚みの少なくとも２倍の距離で上側プレートを囲む絶縁ブレイクを有する。絶縁ブレイクは、マイクロ電子デバイスの上側プレートと低電圧要素との間に位置する。
【0015】
ＩＣ製造業者にとって一般的であるように、コストを低減しつつ、製品の信頼性を向上させるために、プロセスを単純化し最適化するための継続的な努力がなされている。そのような努力の結果、ほとんどすべてのパラメータについて高い電圧能力を保ちながら、金属レベルの数を７から５に減らすことができることが分かった。しかし、そういったデバイスは、８ｋＶ（ＩＥＣ／ＥＮ ６１０００‐４‐２、レベル４）の国際電気標準会議の静電放電（ＩＥＣ‐ＥＳＤ）耐性規格に適合しないという限界が明らかになった。ＩＥＣ‐ＥＳＤ絶縁バリア試験は、典型的にはＩＣ製造業者が構成要素レベルで実施しない、システムレベルの超高速過渡電圧試験である。低バンドギャップ誘電体層の厚み、主コンデンサ誘電体の厚み、及び低バンドギャップ誘電体層の熱アニーリングなど、ＩＥＣ‐ＥＳＤ性能を改善するために多くの潜在的な要因を調べたが、いずれも解決策とはならなかった。
【0016】
しかしながら、本発明者らは、シリコン窒化物がより低い屈折率（ＲＩ）を有する場合に、低バンドギャップ層においてシリコン窒化物層を用いる高電圧コンデンサのＩＥＣ‐ＥＳＤ耐圧性能の予期せぬ大幅な改善を見出した。より低いＲＩは、過渡電圧サージ保護を１０００倍遅く劣化させるので、より低いＲＩがそのようなコンデンサの超高速過渡降伏電圧の増大をもたし得ることは直感に反するものであった。図４は、代表的な非生産試験構造に対するＲＩの関数としてＩＥＣ‐ＥＳＤ降伏電圧 Ｖｂｄを提示している。ここでは、正の極性で１２パルス、続いて負の極性で１２パルスの、１．２ｎｓの立ち上がりと１．２ｎｓの立ち下がりの過渡電圧パルスを用いて、ＩＥＣ‐ＥＳＤ Ｖｂｄが得られた。シリコン窒化物層のＲＩを２．２６から２．０８に下げると、Ｖｂｄ特性は、約１０ｋＶから約１３ｋＶへの明瞭な増加を示した。図５は、強化された絶縁規格ＶＤＥ‐８８４‐１１に規定されているように、１．２μｓの立ち上がり、５０μｓの立ち下がりの２５電圧パルスと、その後続く同程度の立ち上がり及び立ち下がり時間を有する反対の極性の２５パルスとを用いて得られるＲＩの５つの値について、代表的な容量性絶縁デバイスの故障率対ピーク電圧（Ｖｐｋ）として、サージ能力を提示する。これらの図は、より高いＲＩ値（＞２．２３）に対して最良のサージ性能が達成される一方で、２．２３未満の、例えば約２．０～２．１のＲＩで最良のＩＥＣ‐ＥＳＤ能力が達成されることを示している。そのため、本発明者らは、優れたＨＶ性能を提供する頂部高電圧（ＨＶ）コンデンサプレートの下のＳｉＮ層が、サージ能力及びＩＥＣ‐ＥＳＤ過渡能力の両方に対して同時に最適化されない可能性があると判断した。
【0017】
以下に詳述するように、本発明者らは、２．１１～２．２３、例えば２．１７±０．０４の範囲の屈折率を有する低バンドギャップ誘電体層内のシリコン窒化物を用いて、サージ保護及びＩＥＣ‐ＥＳＤ性能のバランスが取れると判断した。プラズマ中にＳｉＨ４＋ＮＨ３＋Ａｒを流すＣＶＤプロセスを用いてもよい。ＳｉＨ４／ＮＨ３のガス流量比は、約２．１７の屈折率を得るように選択される。温度、ＲＦパワー、チャンバー圧もＲＩに影響する。多くの異なった堆積ツールに適用可能であり得る主要な製造パラメータに依存するＲＩの全般的傾向が図６～１０に示されている。図６はＲＩ対シラン流量を表し、図７はＲＩ対アンモニア流量を表し、図８は、ＲＩ対反応物シャワーヘッドと基板表面との間の間隔を表し、図９はＲＩ対堆積圧を表し、図１０はＲＩ対堆積パワーを表す。
【0018】
図１に移ると、高電圧構成要素を含む例示のマイクロ電子デバイス１００の断面が提示されている。デバイス１００の種々の態様は、以下に記載される、低バンドギャップ誘電体層のための文脈を提供するために、黙示の制約なしに記載される。本例では、マイクロ電子デバイス１００が集積回路１００として説明される。スタンドアロン構成要素又はハイブリッド回路など、マイクロ電子デバイス１００のための他の構成も本例の範囲内にある。マイクロ電子デバイス１００は、シリコンウェハなどの基板１０２上に形成される。マイクロ電子デバイス１００は、図１において高電圧コンデンサ１０４として示される高電圧構成要素１０４、及び場合によっては、７０ナノメートル未満の厚みのゲート誘電体層１１０を有する金属酸化物半導体（ＭＯＳ）トランジスタ１０６として示される、２４ボルト又はそれ以下で動作する低電圧構成要素１０６を含む。マイクロ電子デバイス１００は、高電圧構成要素１０４の周りにファラデーケージ１０８を任意選択で含み得る。
【0019】
マイクロ電子デバイス１００の要素を横方向に隔離するために基板１０２内にフィールド酸化物１１２が形成され得る。基板１０２の上にプレメタル誘電体（ＰＭＤ）層１１４が形成される。ＰＭＤ層１１４を介してコンタクト１１６が配置されて、低電圧構成要素１０６及びファラデーケージ１０８のための電気接続を提供する。
【0020】
ＰＭＤ層１１４の上に複数の金属レベル１１８が配置される。金属レベル１１８は、低電圧構成要素１０６及びファラデーケージ１０８に接続される金属相互接続１２０を含む。二酸化シリコンベースの誘電体材料の金属間誘電体（ＩＭＤ）層１２２が、各金属レベル１１８内の金属相互接続部１２０間に配置される。金属レベル１１８の間にビアレベル１２４が配置される。ビアレベル１２４は、金属相互接続１２０を接続する金属ビア１２６を含む。金属ビア１２６は、各ビアレベル１２４内の二酸化シリコンベースの誘電体材料のレベル間誘電体（ＩＬＤ）層１２８を介して配置される。例えば低誘電率材料など、ＩＭＤ層１２２及びＩＬＤ層１２８のための他の誘電体材料も、本例の範囲に含まれる。ＩＭＤ層１２２及びＩＬＤ層１２８は、場合によっては、シリコン窒化物などの異なる誘電性材料のキャップ層及びエッチング停止層を含み得る。ＩＭＤ層１２２は、複数の金属レベル１１８を形成するために使用されるプロセスシーケンスに応じて、対応するＩＬＤ層１２８の一部であってもよい。
【0021】
高電圧コンデンサ１０４の下側プレート１３０として表される、高電圧構成要素下側プレート１３０が、例えば図１に示されるような第１の金属レベル１１８など、金属レベル１１８のうちの１つに配置される。高電圧コンデンサ１０４の上側プレート１３２として表される高電圧構成要素プレート１３２が、例えば図１に示されているような上側金属レベル１３４など、別の金属レベル１３４に配置される。下側プレート１３０と側プレート１３２との間の組み合わされたＩＭＤ層１２２及びＩＬＤ層１２８は、高電圧構成要素１０４の主誘電体１３６を提供する。本例では、主誘電体１３６は、高電圧コンデンサ１０４のコンデンサ誘電体１３６である。コンデンサ誘電体１３６の厚み１３８は、例えば３μｍ以上など、少なくとも２μｍであり、下側プレート１３０及び場合によっては基板１０２に対する、上側プレート１３２の所望の動作電圧によって決定され得る。例えば、上側プレート１３２が、下側プレート１３０に対して１０００ボルトｒｍｓで動作するように設計されたバージョンの高電圧コンデンサ１０４は、厚み１３８が１６μｍ～２０μｍのコンデンサ誘電体１３６を有し得る。屈折率が２．１１～２．２３の範囲内のシリコン窒化物を使用すると、前述のように、バランスの取れたサージ保護を備えたＩＥＣ‐ＥＳＤ性能が大幅に改善されるという予想外の利点が得られる。
【0022】
低バンドギャップ誘電体層１４０が、主誘電体１３６と、下側プレート１３０とは反対側の上側プレート１３２との間に配置される。低バンドギャップ誘電体層１４０は、主誘電体１３６の、上側プレート１３２に近接する部分のバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する、少なくとも１つの誘電体サブ層を含む。本例では、低バンドギャップ誘電体層１４０は、主誘電体１３６に接する厚み２００ｎｍ～６００ｎｍのシリコンオキシナイトライドの第１のサブ層１４２と、第１のサブ層１４２と上側プレート１３２との間で両者に接する、厚み４００ｎｍ～８００ｎｍ（例えば６００ｎｍ）のシリコン窒化物の第２のサブ層１４４とを含む。シリコンオキシナイトライドの第１のサブ層１４２は、主誘電体１３６の二酸化シリコンベース誘電体材料よりも低いバンドギャップエネルギーを有し、シリコン窒化物の第２のサブ層１４４は、第１のサブ層１４２よりも低いバンドギャップエネルギーを有する。低バンドギャップ誘電体層１４０は、低バンドギャップ誘電体層１４０の厚み１４８の少なくとも２倍である距離１４６だけ上側プレート１３２を超えて上側プレート１３２の周りに連続的に延在する。上側プレート１３２に接する低バンドギャップ誘電体層１４０には、絶縁ブレイク１５０が存在し、絶縁ブレイク１５０は上側プレート１３２を囲んでいる。絶縁ブレイク１５０の位置は、距離１４６よりも上側プレート１３２に近接してはいない。低バンドギャップ誘電体層１４０の任意選択の低電圧部分１５２が絶縁ブレイク１５０の外に配置され得、低バンドギャップ誘電体層１４０の低電圧部分１５２が、絶縁ブレイク１５０によって、上側プレート１３２に接する低バンドギャップ誘電体層１４０から分離されるようにし得る。低バンドギャップ誘電体層１４０の低電圧部分１５２は、ファラデーケージ１０８など、低バンドギャップ誘電体層１４０まで延在するマイクロ電子デバイス１００の低電圧要素に接してもよい。絶縁ブレイク１５０は、上側プレート１３２とマイクロ電子デバイス１００の任意の低電圧要素との間に位置し、そのため、上側プレート１３２に接する低バンドギャップ誘電体層１４０は、いかなる低電圧要素にも接しない。絶縁ブレイク１５０は、有利にも、上側プレート１３２からマイクロ電子デバイス１００の低電圧要素への低バンドギャップ誘電体層１４０の界面を介する漏れ電流を防止する。存在する場合、低バンドギャップ誘電体層１４０の低電圧部分１５２は、上側プレート１３２に接する低バンドギャップ誘電体層１４０から、少なくとも１μｍである隔離距離１５４だけ横方向に分離される。この距離は、絶縁ブレイク１５０を形成するためのリソグラフィプロセスにおいて有利にプロセスマージンを提供するために１０μｍ～２５μｍとし得る。絶縁ブレイク１５０を備えた低バンドギャップ誘電体層１４０を形成することは、１０００ボルト又はそれ以上で動作する高電圧構成要素１０４の場合に特に有利であり、そのため、絶縁ブレイク１５０を備えた低バンドギャップ誘電体層１４０を有さない構成要素は、マイクロ電子デバイス１００の有用な実施形態を無効にする程度に信頼性が低くなり得る。
【0023】
上側プレート１３２は上側ＩＭＤ層１５６内に配置され、上側ＩＭＤ層１５６は、絶縁ブレイク１５０において、低バンドギャップ誘電体層１４０の端部を覆う。上側ＩＭＤ層１５６は、主誘電体１３６と同様に二酸化シリコンを含み得る。
【0024】
上側プレート１３２は、図１に示されるように、マイクロ電子デバイス１００のボンドパッド１５８に接続されてもよく又はその一部であってもよい。ポリイミド、シリコン窒化物、シリコンオキシナイトライド、及び／又は二酸化シリコンの保護オーバーコート１６０が、上側プレート１３２の上に配置されてもよく、又は、図１に示されるように上側プレート１３２の端部と重なってもよい。上側プレート１３２への電気接続１６２がワイヤボンド１６２を介して成され得る。低バンドギャップ誘電体層１４０の低電圧部分１５２は、有利にも、電気接続１６２から上側プレート１３２への電界から、低電圧構成要素１０６を遮蔽することができる。
【0025】
マイクロ電子デバイス１００の動作の間、上側プレート１３２と下側プレート１３０との間に高い電圧電位差が印加されると、低バンドギャップ誘電体層１４０は、有利にも、上側プレート１３２の角部付近の電界を減少させることによって、主誘電体１３６に対する信頼性を提供する。絶縁ブレイク１５０は、有利にも、上側プレート１３２からマイクロ電子デバイス１００の低電圧要素への低バンドギャップ誘電体層１４０を介する漏れ電流を防止することによって信頼性を提供する。
【0026】
図２Ａ～図２Ｆは、製造の連続的段階で示された、図１のマイクロ電子デバイスの断面である。図２Ａを参照すると、マイクロ電子デバイス１００は基板１０２上に形成され、基板１０２は、シリコンウェハ又は他の半導体基板であってもよく、又はサファイア又は酸化アルミニウムセラミックなどの誘電体基板であってもよい。基板１０２が半導体基板である本例の或るバージョンにおいて、フィールド酸化物１１２が、基板１０２内のマイクロ電子デバイス１００の要素を横方向に隔離するように形成され得る。フィールド酸化物１１２は、シャロートレンチアイソレーション（ＳＴＩ）プロセス、シリコンの局所酸化（ＬＯＣＯＳ）プロセス又は他の方法によって形成され得る。
【0027】
低電圧構成要素１０６は、基板１０２内及びその上に形成される。低電圧構成要素１０６は、高電圧構成要素１０４に近接していてもよく、ファラデーケージ１０８によって高電圧構成要素１０４から分離されていてもよい。
【0028】
ＰＭＤ層１１４は基板１０２の上に形成される。ＰＭＤ層１１４は誘電体層積層を含み得、誘電体層積層は、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスによって形成される１０～１００ｎｍの厚みのシリコン窒化物又は二酸化シリコン窒化物ＰＭＤライナ、一般的に化学機械研磨（ＣＭＰ）プロセスによって平坦化される、一般的に１００ｎｍ～１０００ｎｍの厚みの、ＰＥＣＶＤプロセスによって形成される、二酸化シリコン窒化物、リン珪酸ガラス（ＰＳＧ）又はボロンリン珪酸ガラス（ＢＰＳＧ）の層、及び、別のＰＥＣＶＤプロセスによって形成される、シリコン窒化物、炭化シリコン窒化物、又は炭化シリコン窒化物などの一般的に１０～１００ｎｍの厚みの硬質材料である、任意のＰＭＤキャップ層を含む。ＰＭＤ層１１４を介してコンタクトホールが形成されて、例えば、低電圧構成要素１０６及びファラデーケージ１０８において、及び場合によっては高電圧構成要素１０４において、基板１０２を露出させる。電気接続を提供するために、コンタクト１１６がコンタクトホール内に形成される。コンタクト１１６は、それぞれスパッタプロセス及びＣＶＤプロセスを用いて、チタン及び窒化チタンのライナを形成し、コンタクトホールを充填するためにＣＶＤプラズマプロセスを用いてライナ上にタングステン層を形成し、エッチバック及び／又はＣＭＰプロセスを用いて、ＰＭＤ層１１４の頂部表面からタングステン及びライナを除去することによって、形成され得る。
【0029】
金属レベル１１８及びＩＭＤ層１２２、並びに、ビアレベル１２４及びＩＬＤ層１２８は、幾つかの方法のうちの任意のものによって形成され得る。本例の或るバージョンにおいて、金属レベル１１８の任意のものが、下にあるＰＭＤ層１１４又はＩＬＤ層１２８の上にアルミニウムベースの相互接続金属層を形成することによって形成され得る。アルミニウムベースの相互接続金属層は、チタン、チタンタングステン、又は窒化チタンの接着層と、接着層上の、２００ｎｍ～数ミクロンの厚みの、数パーセントのシリコン、チタン、及び／又は銅を含むアルミニウム層と、場合によっては、アルミニウム層上のチタン又は窒化チタンの反射防止層とを含み得る。フォトレジストを含む相互接続エッチマスクが、金属相互接続部１２０のための領域を覆う相互接続金属層の上に形成され、塩素ラジカルを用いるプラズマエッチングなどのエッチングプロセスが、相互接続エッチマスクによって露出された領域における相互接続金属層を除去するために用いられて、金属相互接続部１２０が残される。対応するＩＭＤ層１２２が、その後、金属相互接続１２０間に形成される。ＩＭＤ層１２２は、テトラエトキシシラン（ＴＥＯＳ）としても知られるオルトケイ酸テトラエチルを用いるＰＥＣＶＤプロセスによって、二酸化シリコンベースの誘電体材料の層を堆積し、その後、レジストエッチバックプロセス又はＣＭＰプロセスによって誘電体材料を平坦化することによって形成されてもよく、その結果、ＩＭＤ層１２２が、図１に示されるように金属相互接続１２０を覆うようにする。ＩＭＤ層１２２は、場合によっては、メチルシルセスキオキサン（ＭＳＱ）を含む溶液でマイクロ電子デバイス１００をスピンコーティングし、続いて、溶液をベーキングして揮発性材料を除去することによって形成される二酸化シリコンベースの誘電体材料を含み得る。
【0030】
本例の別のバージョンにおいて、金属レベル１１８の任意のものが、ＩＭＤ層１２２が最初に形成される単一ダマシンプロセスによって形成され得、相互接続トレンチが、金属相互接続１２０のための領域においてＩＭＤ層１２２を介して形成される。ＩＭＤ層１２２は、順次のＰＥＣＶＤプロセスによって形成される、エッチ停止層、主層、及びキャップ層を含む、誘電体層の積層であり得る。窒化タンタルのライナが、ＣＶＤプラズマプロセスによってＩＭＤ層１２２の上に形成され、コンフォーマルライナとして相互接続トレンチ内に延在する。スパッタされた銅のシード層がライナ上に形成され、電気めっきされた銅がシード層上に形成されて、相互接続トレンチを充填する。銅ＣＭＰプロセスがＩＭＤ層１２２の頂部表面から銅及びライナを除去し、相互接続トレンチ内に金属相互接続１２０が残される。
【0031】
さらなるバージョンにおいて、金属相互接続１２０はリフトオフプロセスによって形成されてもよく、リフトオフプロセスでは、フォトレジストなどの有機材料のリフトオフパターンが、金属相互接続１２０のための開口を有する対応する下側ＩＬＤ層１２８の上に形成される。金属相互接続１２０のための金属層が、リフトオフパターンの上に、及び開口内のＩＬＤ層１２８上に堆積される。リフトオフパターンはその後、溶剤噴霧を用いて除去され、リフトオフパターン上の金属層を取り、金属相互接続１２０を残す。
【0032】
本例の或るバージョンにおいて、対応するビア１２６及びＩＬＤ層１２８を含む、ビアレベル１２４の任意のものが、コンタクト１１６について説明したものと同様のプロセスによって形成され得る。別のバージョンにおいて、対応するビア１２６及びＩＬＤ層１２８を含むビアレベル１２４は、金属相互接続１２０及びＩＭＤ層１２２を含む金属レベル１１８について説明したように単一ダマシンプロセスによって形成されてもよい。
【0033】
本例の代替バージョンにおいて、金属レベル１１８及び対応する下側のビアレベル１２４のうちの任意のものが、デュアルダマシンプロセスによって同時に形成され得る。デュアルダマシンプロセスにおいて、ＩＬＤ層１２８が形成され、対応するＩＭＤ層１２２が、ＩＬＤ層１２８の上に形成される。相互接続トレンチがＩＭＤ層１２２を介して形成され、ビアホールが、例えば、トレンチ先行シーケンス、ビア先行シーケンス、又は部分的ビア先行シーケンスとし得る、一連のパターニング及びエッチング工程によって、ＩＬＤ層１２８を介して形成される。ライナ、シード層、及び電気めっきされた銅充填金属が、ＩＭＤ層１２２の上に形成され、同時にビアホール及び相互接続トレンチを充填する。後続の銅ＣＭＰプロセスが、ＩＭＤ層１２２の頂部表面から銅及びライナを除去し、相互接続トレンチ内の金属相互接続１２０とビアホール内のビア１２６とを残す。
【0034】
本例の別のバージョンにおいて、金属レベル１１８の任意のものが、マスクめっきプロセスによって形成され得る。チタンの接着層及び銅のシード層が、関連するＩＬＤ層１２８の頂部表面上に形成される。接着層は、ビア１２６又はコンタクト１１６の、下にあるものとの電気的コンタクトを成す。フォトレジストのめっきマスクが、金属相互接続１２０のための領域を露出するように、シード層の上に形成される。電気めっきオペレーションが、めっきマスクによって露出された領域におけるシード層上に、銅を所望の厚みまでめっきする。めっきマスクは、例えばアッシングによって又は溶剤に溶解することによって、除去される。めっきされた銅の外側のシード層及び接着層は、例えば、反応性イオンエッチング（ＲＩＥ）プロセスによって除去され、めっきされた銅並びに下にあるシード層及び接着層を残して、金属相互接続１２０を提供する。
【0035】
高電圧構成要素１０４の下側プレート１３０は、場合によっては最も低い金属レベル１１８である、下側金属レベル１１８のうちの１つに形成される。下側プレート１３０は、金属レベル１１８内の金属相互接続１２０と同時に形成され得る。あるいは、下側プレート１３０は、場合によっては金属相互接続１２０とは別に形成されてもよい。下側プレート１３０の上のＩＬＤ層１２８及びＩＭＤ層１２２は、高電圧構成要素１０４の主誘電体１３６を提供する。
【0036】
図２Ｂを参照すると、低バンドギャップ誘電体層１４０は、高電圧構成要素１０４の主誘電体１３６を含む、ＩＬＤ層１２８及びＩＭＤ層１２２の上に形成される。低バンドギャップ誘電体層１４０は、シリコン窒化物の少なくとも１つの層を含む。本例では、ビス（ターシャリブチルアミノ）シラン（ＢＴＢＡＳ）及びＴＥＯＳ又はＮ２Ｏ及びＮＨ３を用いたＰＥＣＶＤ反応により、２００ｎｍ～６００ｎｍの厚みのシリコンオキシナイトライド（酸化シリコン窒化物又はＳｉＯＮと呼ばれることもある）の第１サブ層１４２を形成することにより、低バンドギャップ誘電体層１４０の形成が進行する。第１のサブ層１４２中の窒素及び酸素の原子分率は、窒素含有及び酸素含有供給ガスの相対ガス流量を調整することによって選択することができる。低バンドギャップ誘電体層１４０の形成は、４００ｎｍ～８００ｎｍの厚みのシリコン窒化物の第２のサブ層１４４を、～３７５℃のプラズマ中でＳｉＨ４＋ＮＨ３＋Ａｒを流すＣＶＤプロセスによって形成することによって続く。本例の他のバージョンにおいて、低バンドギャップ誘電体層１４０は、シリコン窒化物の１つのサブ層のみから構成され得る。幾つかの重要なパラメータは、ガス比、ＲＦパワー、及び圧力などのＲＩに影響する。ＲＩと様々なパラメータとの相互作用を図６～図１０に示す。シリコン窒化物は、２．１１～２．２４の範囲のＲＩを有し、表１に示すパラメータを用いて形成され得る。
【0037】
さらなるバージョンにおいて、低バンドギャップ誘電体層１４０は、２つ以上のサブ層を有し得る。低バンドギャップ誘電体層１４０のサブ層に使用され得る誘電体材料は、表２の誘電体材料を含み得る。
【0038】
シリコン酸化窒化物、シリコン酸化炭化窒化物、及びシリコン炭化窒化物など、表２の様々な可変の化学量材料のバンドギャップは、酸素、窒素、及び／又は炭素の相対原子分率に応じて変化し得る。シリコンリッチであるシリコン含有誘電性材料のバージョンは、所望未満の電気インピーダンスに起因して、低バンドギャップ誘電体層１４０のサブ層としての性能が劣る可能性がある。
【0039】
図２Ｃを参照すると、低バンドギャップ誘電体層１４０が形成された後に、低バンドギャップ誘電体層１４０を介するビア１２６が形成される。低バンドギャップ誘電体層１４０を介するビア１２６は、図２Ａを参照して説明した方法のうちの任意のものによって形成され得る。
【0040】
図２Ｄを参照すると、低バンドギャップ誘電体層１４０の上の金属相互接続１２０及び上側プレート１３２が形成される。低バンドギャップ誘電体層１４０の上の金属相互接続１２０は、図２Ａを参照して説明した方法のうちの任意のものを用いて形成され得る。上側プレート１３２は、低バンドギャップ誘電体層１４０の上の金属相互接続１２０と同時に形成されてもよく、又は別個に形成されてもよい。
【0041】
図２Ｅを参照すると、絶縁ブレイク１５０は、低バンドギャップ誘電体層１４０を介して形成される。絶縁ブレイク１５０は、低バンドギャップ誘電体層１４０、低バンドギャップ誘電体層の上の金属相互接続１２０、及び上側プレート１３２の上に絶縁エッチマスクを形成し、低バンドギャップ誘電体層１４０を介して下側ＩＬＤ層１２８内にエッチングして、下側プレート１３２及び低バンドギャップ誘電体層１４０の低電圧部分１５２の下に低バンドギャップ誘電体層１４０を残すことによって形成され得る。絶縁ブレイク１５０を形成する他の方法を以下に説明する。
【0042】
図２Ｆを参照すると、絶縁ブレイク１５０に当接して、低バンドギャップ誘電体層１４０の上にＩＭＤ層１５６が形成される。低バンドギャップ誘電体層１４０の上のＩＭＤ層１５６は、図２Ａを参照して説明した方法のうちの任意のものによって形成され得る。絶縁ブレイク１５０に当接するためにＩＭＤ層１５６を形成することは、有利にも、上側プレート１３２からマイクロ電子デバイス１００の低電圧要素への低バンドギャップ誘電体層１４０の界面を介する漏れ電流を防止する。マイクロ電子デバイス１００の形成が、保護オーバーコート１６０の形成で続き、続いて図１の構成を提供する。
【0043】
図３Ａ～図３Ｃは、絶縁ブレイクにおける図１のマイクロ電子デバイスの断面であり、絶縁ブレイク及び高電圧ノードを形成する別の方法を示す。図３Ａを参照すると、マイクロ電子デバイス１００は、図２Ａ～図２Ｃに関連して記載されるように製造される。低バンドギャップ誘電体層１４０は、主誘電体１３６の頂部においてＩＬＤ層１２８の上に形成される。本例では、低バンドギャップ誘電体層１４０は、ＩＬＤ層１２８上に形成される第１のサブ層１４２と、第１のサブ層１４２上に形成される第２のサブ層１４４とを含む。第２のサブ層１４４の形成の後、酸化プロセス、例えば、Ｎ２Ｏプラズマプロセスが、第２のサブ層１４４の頂部において酸素リッチ頂部領域１６４を形成する。酸素リッチ頂部領域１６４は３０ｎｍ未満の厚みとし得る。第２のサブ層１４４の下側領域１６６は、酸化プロセスによって実質的に変化しない。
【0044】
相互接続金属１６８の層が、低バンドギャップ誘電体層１４０上に形成される。相互接続金属１６８の層は、スパッタプロセス又は反応性スパッタプロセスによって形成される、厚み２ｎｍ～１５ｎｍのチタン、チタングステン、又は窒化チタンの接着層１７０を含む。相互接続金属層１６８は、接着層１７０上に形成されたアルミニウム層１７２をさらに含む。アルミニウム層１７２は、２％までのシリコン、チタン、及び／又は銅を含み得る。アルミニウム層１７２は、スパッタプロセスによって形成される２００ｎｍ～数ミクロンの厚みとし得る。相互接続金属１６８の層は、アルミニウム層１７２上に反応性スパッタプロセスによって形成される、厚み１０ｎｍ～２０ｎｍの窒化チタンの反射防止層１７４も含む。相互接続金属層１６８の他の構成も本例の範囲内である。
【0045】
相互接続マスク１７６が、相互接続金属１６８の層の上に形成されて、低バンドギャップ誘電体層１４０の上の図１の上側プレート１３２及び金属相互接続１２０のための領域を覆う。相互接続マスク１７６は、フォトリソグラフィプロセスによって形成されたフォトレジストを含み得、反射防止層及び／又はハードマスク層を含むこともできる。図３は、続いて形成される上側プレート１３２上の相互接続マスク１７６の一部を示す。
【0046】
図３Ｂを参照すると、相互接続エッチングプロセスが、相互接続マスク１７６によって露出された領域における相互接続金属１６８の層を除去して、低バンドギャップ誘電体層１４０の上の図１の上側プレート１３２及び金属相互接続１２０を残す。本例では、相互接続エッチングプロセスがさらに、相互接続マスク１７６によって露出された領域における、低バンドギャップ誘電体層１４０の第２のサブ層１４４の全てではないが一部を除去する。相互接続マスク１７６は、その後、例えばアッシングプロセスによって除去される。相互接続エッチングプロセスが完了し相互接続マスク１７６が除去された後、第２のサブ層１４４の少なくとも１０ｎｍが、相互接続マスク１７６によって露出された領域に残る。
【0047】
図３Ｃを参照すると、絶縁エッチングマスク１７８が、上側プレート１３２及び低バンドギャップ誘電体層１４０の上に形成されて、絶縁ブレイク１５０のための領域を露出させる。絶縁エッチングマスク１７８は、フォトリソグラフィプロセスによって形成されたフォトレジストを含み得る。絶縁ブレイク１５０のための領域は、図１に関連して説明したように、距離１４６だけ上側プレート１３２から横方向に分離される。絶縁ブレイク１５０のための領域の幅１５４は、図１に関連して説明されている。幅１５４は、所望のレベルのプロセスマージンを有する絶縁エッチングマスク１７８の形成のためのフォトリソグラフィプロセスを有利に容易にするために、１０μｍ～２５μｍとし得る。絶縁エッチングプロセスが、絶縁エッチングマスク１７８によって露出された領域における、第１のサブ層１４２、第２のサブ層１４４、及びＩＬＤ層１２８の一部を除去する。絶縁エッチングマスク１７８は、その後、例えばアッシングプロセスによって除去される。
【0048】
図１１は、図１のマイクロ電子デバイス１００の幾つかの特性を共有する、別の例示のマイクロ電子デバイス１１００の断面である。図１１において、図１の構造的特徴に類似する構造的特徴は同じ特徴参照符号のままであるが、様々の材料置換が先の議論の範囲内でなされ得る。基板１０２はスペースを節約する省略されている。デバイス１１００は、４つのビアレベルを有する５つの金属レベルＭ１～Ｍ５を含む。金属要素及びビアの特徴インデックスは、明確にするために省略されている。金属特徴及びビアは前述のように、ＩＭＤ層１２２及びＩＬＤ層１２８内に配置される。これらの誘電体層は、明確にするために、組み合わせインデックス１２２／１２８によって表されている。高電圧コンデンサ１０４は、Ｍ２層内に形成された下側プレート１３０と、Ｍ５層内に形成された上側プレート１３２とを含む。高電圧コンデンサ１０４はファラデーケージ１１１０によって囲まれ、ファラデーケージ１１１０は、関連するビアレベルを介してＭ５からＭ1への連続チェーンを含み、示されないコンタクトにおいて下にある基板に接地される。ファラデーケージ１１１０の外側の回路要素１１２０は、アナログ・デジタル変換器、高電圧コンデンサ１０４にわたるデータのデジタル送信又は受信などの、デバイスの他の属性をサポートしてもよい。スクライブシール構造１１３０が、スタックされたＭ１～Ｍ５特徴及び関連するビアを含む。上側ＩＭＤ層１５６は前述のように、例えば１．５μｍのＳｉＯ２であり、Ｍ５レベルを覆う。第１の保護オーバーコート１６０’、例えば２．８μｍのＳｉＯＮが上側ＩＭＤレベル１５６を覆い、第２の保護オーバーコート１６０”、例えば１０μｍのポリイミドが第１の保護オーバーコート１６０’を覆う。この例では、ワイヤボンド１６２が上側プレート１３２に直接形成されている。
【0049】
低バンドギャップ誘電体層１４０が、上側プレート１３２を含むＭ５特徴と、Ｍ５層が形成される誘電体層１２２／１２８との間に配置される。本例における低バンドギャップ誘電体層１４０は、ＳｉＯＮの第１のサブ層１４２と、シリコン窒化物の第２のサブ層１４４とを含み、両方とも前述のように形成され得る。低バンドギャップ誘電体層１４０は、前述のように距離１４６だけ、上側プレート１３２を超えて上側プレート１３２の周りに継続して延在し、上側プレート１３２を囲む絶縁ブレイク１５２において終わる。低バンドギャップ誘電体層１４０の低電圧部分１５２が、上側プレート１３２から延在する低バンドギャップ誘電体層１４０部分から距離１５４だけ離間している。低電圧部分１５２はスクライブシール１１３０まで延び、これを越えて延在する。
【0050】
図１２は、本明細書に記載される例に従った１つ又は複数の高電圧コンデンサを含むマルチチップモジュール（ＭＣＭ）１２００を含む、別の実施例を図示する。パッケージ基板１２１０が、複数のデバイスダイ、例えば、デバイスダイ１２２０、１２３０間の絶縁された電力伝送を提供し得る積層変圧器１２４０を支持する。第１及び第２のデバイスダイ１２２０、１２３０のそれぞれは、本明細書に記載される原理に従って構成される高電圧コンデンサ１２５０の１つ又は複数の例を含み得る。また、デバイスダイ１２２０、１２３０は、本明細書に記載される原理に従って構成される高電圧コンデンサの１つ又は複数の例（図示せず）を含み得る。特に、高電圧コンデンサ１２５０は、前述した低バンドギャップ誘電体層１４０を含む。デバイス１２００は、より低いバンドギャップエネルギーと、２．１１～２．２４の範囲の、例えば２．１４±０．０４の屈折率を有するシリコン窒化物サブ層１４４に関連する改良された高電圧性能とから利点を得ることが期待される。高電圧コンデンサ１２５０は、低バンドギャップ誘電体層１４０を含まないＳｉＯ２コンデンサを用いる場合と比較して、システムの全体的なＩＥＣ‐ＥＳＤ性能を改善する。ラミネート変圧器及びデバイスダイ１２２０、１２３０のこの組み合わせで２３００Ｖの改善を得ることができる。異なるデバイス構成及び／又は機能性を有する他のタイプのＭＣＭも本開示の範囲内である。
【0051】
本発明の種々の実施例を上述してきたが、これらは例示のためにのみ提示されたものであり、制約として提示されたものではないことを理解されたい。本明細書に記載された開示に従って、開示された実施例に対する多くの変更が、本発明の趣旨又は範囲を逸脱することなく成され得る。そのため、本発明の幅及び範囲は、上述の実施例の任意のいずれにおいても限定されるべきではない。そうではなく、本発明の範囲は、以下の特許請求の範囲及びそれらの均等物に従って定義されるべきである。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【国際調査報告】