特表 2022-520876 メモリデバイスのためのソース線構成

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-04-01

(54)【発明の名称】メモリデバイスのためのソース線構成

(51)【国際特許分類】

   G11C 16/10 20060101AFI20220325BHJP

【ＦＩ】

G11C16/10 143

G11C16/10 140

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021549228

(86)(22)【出願日】2020-02-11

(85)【翻訳文提出日】2021-10-15

(86)【国際出願番号】 US2020017734

(87)【国際公開番号】W WO2020172006

(87)【国際公開日】2020-08-27

(31)【優先権主張番号】16/282,749

(32)【優先日】2019-02-22

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】ファッケントホール リチャード イー．

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA09

5B225DB22

5B225EA01

5B225EB10

5B225EC09

5B225FA01

5B225FA02

(57)【要約】

メモリデバイスのためのソース線構成のための方法、システム、およびデバイスが説明される。場合によっては、メモリデバイスのメモリセルは、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、第１のトランジスタのフローティングゲートと結合された第２のトランジスタとを含むことができる。メモリセルは、ワード線、ディジット線、およびソース線と結合され得る。書き込み動作中、メモリデバイスにおける１つまたは複数のメモリセルを使用して、ソース線がディジット線にクランプされ得る。読み取り動作中、ソース線は、メモリデバイスにおける１つまたは複数のメモリセルを使用して接地され得る。

【特許請求の範囲】

【請求項1】

メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、前記第１のトランジスタの前記フローティングゲートに接続された第２のトランジスタとを含む前記メモリセルに対して書き込み動作を実行するコマンドを受信すること、
前記コマンドの受信に少なくとも部分的に基づいて、前記第１のトランジスタに接続されたソース線を、前記第２のトランジスタに接続されたディジット線と結合すること、
前記書き込み動作の一部として、前記ディジット線に第１の電圧を印加すること、
前記第１のトランジスタの前記フローティングゲートに、前記第１の電圧に少なくとも部分的に基づく第２の電圧を印加するために、前記第２のトランジスタを活動化させること、および
前記第１のトランジスタの前記フローティングゲートに印加された前記第２の電圧に少なくとも部分的に基づく論理状態を前記第１のトランジスタに記憶させるために、前記第２のトランジスタを非活動化させること、
を含む、方法。

【請求項2】

前記ソース線を前記ディジット線と結合することは、
第２のメモリセルにおける第３のトランジスタを活動化させることを含み、前記第３のトランジスタは、前記ディジット線に接続された第１のノードと、前記ソース線に接続された第２のノードと、フローティングゲートとを有する、請求項１に記載の方法。

【請求項3】

前記第３のトランジスタを活動化させることは、前記第３のトランジスタの制御ゲートに第３の電圧を印加することを含み、前記第３のトランジスタはフローティングゲートを有する、請求項２に記載の方法。

【請求項4】

前記第２のトランジスタを非活動化させた後、前記第２のメモリセルをリフレッシュすることをさらに含む、請求項３に記載の方法。

【請求項5】

前記コマンドを受信することに少なくとも部分的に基づいて、前記メモリセルに関連付けられたワード線に第４の電圧を印加することをさらに含み、前記ワード線は、前記第１のトランジスタの制御ゲートに、および前記第２のトランジスタのゲートに接続される、請求項１に記載の方法。

【請求項6】

前記ワード線に前記第４の電圧を印加することは、前記第１のトランジスタを活動化させることなく前記第２のトランジスタを活動化させる、請求項５に記載の方法。

【請求項7】

前記第２のトランジスタを非活動化させた後、前記メモリセルに対して読み取り動作を実行する第２のコマンドを受信すること、
前記ディジット線から前記ソース線を分断すること、
前記読み取り動作の一部として、前記ソース線を接地電圧と結合するために、第３のメモリセルにおける第４のトランジスタを活動化させること、および
前記ソース線が前記接地電圧と結合される間、前記メモリセルの第２の論理状態を決定すること、
をさらに含む、請求項１に記載の方法。

【請求項8】

メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、前記第１のトランジスタの前記フローティングゲートに結合された第２のトランジスタとを含む前記メモリセルに対して読み取り動作を実行するコマンドを受信すること、
前記メモリセルの前記第１のトランジスタに結合されたソース線を接地すること、
前記読み取り動作の一部として、第１の電圧を、前記メモリセルの前記第２のトランジスタに接続されたディジット線に印加すること、および
前記ソース線が接地されている期間の少なくとも一部の間、前記ディジット線上の信号に少なくとも部分的に基づいて、前記メモリセルによって記憶された前記論理状態を決定すること、
を含む、方法。

【請求項9】

前記ソース線を接地することは、
第２のメモリセルにおける第３のトランジスタを活動化させることを含み、前記第３のトランジスタは、前記ソース線に接続された第１のノードと、接地電圧に接続された第２のノードと、フローティングゲートとを有する、請求項８に記載の方法。

【請求項10】

前記第３のトランジスタを活動化させることは、前記第３のトランジスタの制御ゲートに、第２の電圧を印加することを含む、請求項９に記載の方法。

【請求項11】

前記第３のトランジスタの前記制御ゲートに第３の電圧を印加することによって、前記第２のメモリセルをリフレッシュすることをさらに含む、請求項１０に記載の方法。

【請求項12】

前記第２のメモリセルの前記リフレッシュは、前記メモリセルによって記憶された前記論理状態を決定した後に生じる、請求項１１に記載の方法。

【請求項13】

前記読み取り動作の一部として、前記第１のトランジスタを活動化させるために、前記第１のトランジスタの制御ゲートに接続されたワード線に、第２の電圧を印加することをさらに含む、請求項８に記載の方法。

【請求項14】

前記メモリセルによって記憶された前記論理状態を決定することは、前記第１のトランジスタを活動化させることに少なくとも部分的に基づき、前記ディジット線上の前記信号は、前記第１のトランジスタの前記フローティングゲートの電圧に少なくとも部分的に基づく、請求項１３に記載の方法。

【請求項15】

前記ワード線は、前記第２のトランジスタのゲートに接続され、前記ワード線に前記第２の電圧を印加することは、前記第２のトランジスタを活動化させない、請求項１３に記載の方法。

【請求項16】

前記第１のトランジスタの前記フローティングゲートによって記憶された前記状態を決定することは、前記ディジット線上の前記信号に関連付けられた電流を決定することを含む、請求項８に記載の方法。

【請求項17】

メモリセルのアレイであって、前記メモリセルのアレイの各メモリセルは、制御ゲートおよびフローティングゲートを含む第１のトランジスタと、前記第１のトランジスタの前記フローティングゲートに接続された第２のトランジスタとを含み、各メモリセルは、前記第１のトランジスタおよび第２のトランジスタを使用して論理状態を記憶するように構成される、メモリセルのアレイと、
複数のワード線であって、各ワード線は、前記アレイの行のメモリセルの前記第１のトランジスタの制御ゲートおよび前記第２のトランジスタのゲートに接続される、複数のワード線と、
複数のディジット線であって、各ディジット線は、前記アレイの列のメモリセルの前記第１のトランジスタの第１のノードおよび前記第２のトランジスタの第２のノードに接続される、複数のディジット線と、
複数のソース線であって、各ソース線は、前記複数のディジット線のうちの１つのディジット線に対応し、前記１つのディジット線に接続されたそれぞれのメモリセルの前記第１のトランジスタの第２のノードに接続され、各ソース線は、前記１つのディジット線を使用して実行される動作に基づいてバイアスされるように構成される、複数のソース線と、
を含む、装置。

【請求項18】

前記メモリセルのアレイと結合されたメモリセルのクランプ行であって、前記メモリセルのクランプ行の各メモリセルは、フローティングゲートを含む第３のトランジスタと、前記第３のトランジスタの前記フローティングゲートに接続された第４のトランジスタとを含み、前記第３のトランジスタの各々の第１のノードは、前記複数のソース線のうちの対応するソース線に接続される、メモリセルのクランプ行と、
前記第３のトランジスタの各々の制御ゲートに接続され、書き込み動作である前記動作に基づいて、前記対応するソース線を、前記１つのディジット線の電圧にバイアスするように構成されたクランプ線と、
をさらに含む、請求項１７に記載の装置。

【請求項19】

前記第３のトランジスタの各々の第２のノードは、対応する前記１つのディジット線に接続される、請求項１８に記載の装置。

【請求項20】

前記クランプ線は、前記対応するソース線を前記１つのディジット線と結合するために、前記第３のトランジスタの前記各々を活動化することによって、前記対応するソース線を、前記１つのディジット線の前記電圧にバイアスするように構成される、請求項１８に記載の装置。

【請求項21】

前記第４のトランジスタの各々の第３のノードは、対応する前記１つのディジット線に接続され、前記第４のトランジスタの各々のゲートは、前記クランプ線に接続される、請求項１８に記載の装置。

【請求項22】

前記メモリセルのアレイと結合されたメモリセルの接地行であって、前記メモリセルの接地行の各メモリセルは、フローティングゲートを含む第５のトランジスタと、前記第５のトランジスタの前記フローティングゲートと結合された第６のトランジスタとを含み、前記第５のトランジスタの各々の第１のノードは、前記複数のソース線のうちの対応するソース線に接続される、メモリセルの接地行と、
前記第５のトランジスタの各々の制御ゲートに接続され、読み取り動作である前記動作に基づいて、前記対応するソース線を接地電圧にバイアスするように構成された接地線と、
をさらに含む、請求項１７に記載の装置。

【請求項23】

前記第５のトランジスタの各々の第２のノードは、前記接地電圧に接続される、請求項２２に記載の装置。

【請求項24】

前記接地線は、前記対応するソース線を前記接地電圧と結合するために、前記第５のトランジスタの前記各々を活動化することによって、前記対応するソース線を、前記接地電圧にバイアスするように構成される、請求項２２に記載の装置。

【請求項25】

各メモリセルの前記第１のトランジスタは、ｐ型トランジスタであり、各メモリセルの前記第２のトランジスタは、ｎ型トランジスタである、請求項１７に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

［クロスリファレンス］
本特許出願は、２０１９年２月２２日に出願された「ＳＯＵＲＣＥ ＬＩＮＥ ＣＯＮＦＩＧＵＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」と題された、ＦＡＣＫＥＮＴＨＡＬによる米国特許出願第１６／２８２，７４９号に対する優先権を主張し、その出願は、本明細書の譲受人に割り当てられ、かつ参照により本明細書に明示的に組み込まれる。

【0002】

以下は、一般に、少なくとも１つのメモリデバイスを含むシステムに関し、より詳細には、フローティングゲートを備えたメモリセルのためのソース線構成、およびそれを使用するための技法に関する。

【背景技術】

【0003】

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイス内に情報を記憶するために、幅広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリデバイスは、ほとんどの場合、しばしば論理１または論理０によって示される２つの状態のうちの１つを記憶する。他のデバイスでは、２つより多くの状態を記憶できる。記憶された情報にアクセスするために、デバイスの構成要素は、メモリデバイス内に記憶された少なくとも１つの状態を、読み取るかまたは感知することができる。情報を記憶するために、デバイスの構成要素は、状態をメモリデバイス内に書き込むかまたはプログラミングすることができる。

【0004】

いくつかのタイプのメモリデバイスは、メモリセルの読み取り動作および書き込み動作中に、様々なアクセス線にバイアスする（例えば、電圧を印加する）ことができる。これらのアクセス線は、ワード線、ディジット線、および／またはメモリセルと結合され得る他のタイプの導電線を含むことができる。

【図面の簡単な説明】

【0005】

【図1】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするシステムの例を示す図である。

【図2】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするメモリダイの例を示す図である。

【図3A】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするメモリデバイスのアクセス線バイアスの例を示す図である。

【図3B】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするメモリデバイスのアクセス線バイアスの例を示す図である。

【図4】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするメモリデバイスのアクセス線バイアスの例を示す図である。

【図5】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするメモリデバイスの例を示す図である。

【図6】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするタイミング図の例を示す図である。

【図7】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするタイミング図の例を示す図である。

【図8】本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするメモリデバイスのブロック図である。

【図9】本明細書に開示される例によるメモリデバイスのサポートソース線構成をサポートする１つまたは複数の方法を示すフローチャートである。

【図10】本明細書に開示される例によるメモリデバイスのサポートソース線構成をサポートする１つまたは複数の方法を示すフローチャートである。

【発明を実施するための形態】

【0006】

メモリデバイスは、異なる論理状態を記憶するようにプログラム可能な１つまたは複数のメモリセルを含むことができる。例えば、メモリセルは、動作中に１ビットのデジタル論理（例えば、論理１状態および論理０状態）を記憶することができる。

【0007】

メモリセルは、２つのトランジスタを使用して論理状態を記憶することができ、２つのトランジスタのうちの１つのトランジスタは、フローティングゲートに関連付けられ得る。フローティングゲートは、トランジスタの制御ゲートに近接しているが、誘電体材料によって制御ゲートから分離されている電気的ノードであり得る。フローティングゲートに記憶された電圧または電荷は、フローティングゲートに関連付けられたトランジスタの閾値電圧に影響を与える可能性があり、したがって、電圧が制御ゲートに印加されたときにトランジスタを流れる電流の量にも影響を与える可能性がある。トランジスタを流れる電流の量は、メモリセルによって記憶された論理状態を決定するために「感知」され得る。フローティングゲートメモリセルと呼ばれ得るこのタイプのメモリセルは、論理状態を記憶するためにコンデンサを使用しない場合がある。代わりに、フローティングゲートを備えたメモリセルは、フローティングゲートの電圧に基づいて論理状態を記憶することができる。

【0008】

フローティングゲートメモリセルは、２つのトランジスタ、すなわち、論理状態を記憶するための第１のトランジスタと、第１のトランジスタのフローティングゲートに選択的にアクセスするための第２のトランジスタとを含むことができる。本明細書の説明は、フローティングゲートに関連付けられた第１のトランジスタを、読み取りトランジスタと呼ぶ。なぜなら、このトランジスタは、メモリセルの状態を読み取るために、読み取り動作中に活動化され得るからである。メモリセルにおける第２のトランジスタは、書き込みトランジスタと呼ばれることがある。なぜなら、第２のトランジスタは、第１のトランジスタのフローティングゲートに電圧を印加するために、書き込み動作中に活動化され得るからである。

【0009】

フローティングゲートメモリセルは、様々なアクセス線に結合され得る。これらのアクセス線は、他のタイプのメモリセルで使用されるワード線およびディジット線など、ワード線およびディジット線を含むことができる。フローティングゲートメモリセルは、ソース線と呼ばれるアクセス線とも結合され得る。

【0010】

フローティングゲートメモリセルは、ワード線、ディジット線、およびソース線など、メモリセルに関連付けられたアクセス線にバイアスをかける（例えば、電圧を印加する）ことによって、読み取りまたは書き込みされ得る。例えば、ワード線は、読み取りトランジスタおよび書き込みトランジスタの制御ゲートと結合され得、読み取り動作または書き込み動作中にターゲットメモリセルを選択するようにバイアスされ得る。ディジット線は、読み取りトランジスタおよび書き込みトランジスタのドレインと結合され得、（書き込みトランジスタを介して）書き込み動作中にフローティングゲートに電圧を印加するか、または（読み取りトランジスタを介して）読み取り動作中にディジット線とソース線との間に電流を流すようにバイアスされ得る。電流が、ディジット線から読み取りトランジスタを介してソース線に流れることを可能にするように、ソース線は、読み取り動作中に比較的低い電圧（例えば、接地電圧）にバイアスされ得る。

【0011】

場合によっては、書き込み動作中、ソース線が低電圧にバイアスされる一方、論理状態を選択されたメモリセルに書き込むためにディジット線がより高い電圧にバイアスされている場合、ディジット線とソース線との間の電圧差により、同じディジット線とソース線に結合されている選択されていないメモリセルに電流が流れる可能性がある。累積漏れ電流は、メモリデバイスにおいて、望ましくない影響を与える可能性がある。したがって、書き込み動作中にソース線をディジット線電圧にバイアスして、選択されていないメモリセルを流れる不要な電流を排除または軽減することが望ましい場合がある。つまり、ソース線は、読み取り動作または書き込み動作のどちらに使用されるかによって、異なるバイアスが必要になる場合がある。

【0012】

場合によっては、ソース線を、アクセス動作に応じてソース線を適切な電圧に駆動するコントローラまたは電圧調整器と結合することによって、ソース線がバイアスされ得る。しかしながら、この手法を使用すると、ソース線は、メモリデバイスに関連付けられたメモリセルのブロックから（例えば、メモリセルのパッチまたはタイルから）取り出される可能性があり、それは高価になり得る。

【0013】

メモリセルの対応するブロックからソース線を取り出すことを回避するために、場合によっては、メモリセルのアレイと同じダイ上に製造される他のフローティングゲートメモリセルを使用してソース線がバイアスされ得る。これらの他のフローティングゲートメモリセルは、アレイにおけるメモリセルのソース線と結合され得、動作（読み取りまたは書き込み）に応じて、ソース線を、適切な電圧にバイアスするように構成可能である。

【0014】

例えば、場合によっては、メモリダイは、ソース線およびディジット線と結合され、書き込み動作中にソース線を対応するディジット線とクランプ（例えば、結合）するように構成されたメモリセルを含むことができる。場合によっては、メモリダイは、ソース線および接地ノードと結合され、読み取り動作中にソース線を接地するために使用されるメモリセルを含むことができる。このようにして、ソース線をメモリセルのブロックから取り出すのではなく、メモリセルのブロックに存在するメモリセルを使用して、ソース線は、適切にバイアスされ得る。

【0015】

本開示の特徴は、図１および図２を参照して説明されるように、メモリシステムおよびメモリダイのコンテキストで最初に説明される。本開示の特徴は、図３～図７を参照して説明されるように、メモリデバイスおよびタイミング図のコンテキストにおいて説明される。本開示のこれらおよび他の特徴は、図８～図１０を参照して説明されるように、ソース線管理の使用に関連する装置図およびフローチャートによってさらに例示され、それらを参照して説明される。

【0016】

図１は、本明細書に開示される例による１つまたは複数のメモリデバイスを利用するシステム１００の一例を示す。システム１００は、外部メモリコントローラ１０５、メモリデバイス１１０、および、外部メモリコントローラ１０５をメモリデバイス１１０に結合する複数のチャネル１１５を含むことができる。システム１００は、１つまたは複数のメモリデバイスを含むことができるが、説明を容易にするために、１つまたは複数のメモリデバイスを単一のメモリデバイス１１０として説明する。

【0017】

システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、またはグラフィックス処理デバイスなどの、電子デバイスの態様を含むことができる。システム１００は、移動式電子デバイスの例であってよい。システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイスなどの例であってよい。メモリデバイス１１０は、システム１００の１つまたは複数の他の構成要素についてのデータを記憶するように構成された、システムの構成要素であってよい。いくつかの例において、システム１００は、基地局またはアクセスポイントを使用した他のシステムまたはデバイスとの双方向ワイヤレス通信のために構成される。いくつかの例において、システム１００は、機械型通信（ＭＴＣ）、機械間（Ｍ２Ｍ）通信、またはデバイス間（Ｄ２Ｄ）通信が可能である。

【0018】

システム１００の少なくとも一部は、ホストデバイスの例であってよい。こうしたホストデバイスは、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、何らかの他の固定式または移動式電子デバイスなどの、プロセスを実行するためにメモリを使用するデバイスの一例であってよい。場合によっては、ホストデバイスは、外部メモリコントローラ１０５の機能を実施する、ハードウェア、ファームウェア、ソフトウェア、またはそれらの組み合わせを示すことができる。場合によっては、外部メモリコントローラ１０５はホストまたはホストデバイスと呼ぶことができる。場合によっては、ホストデバイスは、グラフィックス処理ユニット（ＧＰＵ）の例であり得る。

【0019】

場合によっては、メモリデバイス１１０は、システム１００の他の構成要素と通信し、システム１００によって潜在的に使用または参照されるべき物理的メモリアドレス／空間を提供するように構成された、独立デバイスまたは構成要素であってよい。いくつかの例において、メモリデバイス１１０は、少なくとも１つまたは複数の異なるタイプのシステム１００と協働するように構成可能であってよい。システム１００の構成要素とメモリデバイス１１０との間でのシグナリングは、信号を変調するための変調方式、信号を通信するための異なるピン設計、システム１００およびメモリデバイス１１０の明確なパッケージング、システム１００とメモリデバイス１１０との間のクロックシグナリングおよび同期、タイミング規約、および／または他の要因を、サポートするように動作可能であってよい。

【0020】

メモリデバイス１１０は、システム１００の構成要素についてのデータを記憶するように構成可能であってよい。場合によっては、メモリデバイス１１０は、システム１００に対してスレーブ型（例えば、外部メモリコントローラ１０５を介して、システム１００によって提供されるコマンドに応答し、これらのコマンドを実行する）デバイスとして働くことができる。こうしたコマンドは、書き込み動作のための書き込みコマンド、読み取り動作のための読み取りコマンド、リフレッシュ動作のためのリフレッシュコマンド、または他のコマンドなどの、アクセス動作のためのアクセスコマンドを含むことができる。メモリデバイス１１０は、データストレージのための望ましいまたは指定された容量をサポートするための、２つ以上のメモリダイ１６０（例えば、メモリチップ）を含むことができる。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリまたはパッケージ（マルチチップメモリまたはパッケージとも呼ばれる）と呼ぶことができる。

【0021】

システム１００は、プロセッサ１２０、基本入力／出力システム（ＢＩＯＳ）構成要素１２５、１つまたは複数の周辺構成要素１３０、および入力／出力（Ｉ／Ｏ）コントローラ１３５を、さらに含むことができる。システム１００の構成要素は、バス１４０を使用して互いに電子通信することができる。

【0022】

プロセッサ１２０は、システム１００の少なくとも一部を制御するように構成可能である。プロセッサ１２０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素であってよく、あるいは、これらのタイプの構成要素の組み合わせであってよい。こうした場合には、プロセッサ１２０は、他の例の中でもとりわけ、中央処理ユニット（ＣＰＵ）、ＧＰＵ、汎用グラフィック処理装置（ＧＰＧＰＵ）、またはシステムオンチップ（ＳｏＣ）の例であり得る。

【0023】

ＢＩＯＳ構成要素１２５は、システム１００の様々なハードウェア構成要素を初期設定および実行することが可能な、ファームウェアとして動作されるＢＩＯＳを含む、ソフトウェア構成要素であってよい。ＢＩＯＳ構成要素１２５は、プロセッサ１２０とシステム１００の様々な構成要素、例えば、周辺構成要素１３０、Ｉ／Ｏコントローラ１３５などとの間のデータフローを管理することも可能である。ＢＩＯＳ構成要素１２５は、読み取り専用メモリ（ＲＯＭ）、フラッシュメモリ、または任意の他の不揮発性メモリに記憶される、プログラムまたはソフトウェアを含むことができる。

【0024】

周辺構成要素１３０は、システム１００に組み込むかまたはシステム１００と一体化することができる、任意の入力デバイスまたは出力デバイス、あるいはこうしたデバイスのためのインターフェースとすることができる。例には、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルまたはパラレルポート、あるいは、周辺構成要素相互接続（ＰＣＩ）または専用グラフィックスポートなどの周辺カードスロットを含むことができる。周辺構成要素１３０は、当業者であれば周辺装置として理解される、他の構成要素とすることができる。

【0025】

Ｉ／Ｏコントローラ１３５は、プロセッサ１２０と、周辺構成要素１３０、入力デバイス１４５、または出力デバイス１５０との間の、データ通信を管理することができる。Ｉ／Ｏコントローラ１３５は、システムに組み込まれないかまたはシステム１００と一体化されない、周辺装置を管理することができる。場合によっては、Ｉ／Ｏコントローラ１３５は、外部周辺構成要素への物理的接続またはポートを表すことができる。

【0026】

入力１４５は、システム１００またはその構成要素に、情報、信号、またはデータを提供する、システム１００外部のデバイスまたは信号を表すことができる。これには、ユーザインターフェース、あるいは、他のデバイスとのインターフェースまたは他のデバイス間のインターフェースを含むことができる。場合によっては、入力１４５は、１つまたは複数の周辺構成要素１３０を介してシステム１００とインターフェースする周辺装置であるか、または、Ｉ／Ｏコントローラ１３５によって管理することができる。

【0027】

出力１５０は、システム１００またはその構成要素のうちのいずれかから出力を受信するように構成された、システム１００外部のデバイスまたは信号を表すことができる。出力１５０の例は、ディスプレイ、オーディオスピーカ、プリンティングデバイス、または、プリント回路基板上の別のプロセッサなどを含むことができる。場合によっては、出力１５０は、１つまたは複数の周辺構成要素１３０を介してシステム１００とインターフェースする周辺装置とすることができるか、あるいは、Ｉ／Ｏコントローラ１３５によって管理することができる。

【0028】

システム１００の構成要素は、それらの機能を実施するように設計された、汎用または特定用途向けの回路（ｃｉｒｃｕｉｔｒｙ）で構成することができる。これには、本明細書で説明する機能を実施するように構成された様々な回路要素、例えば、導電線、トランジスタ、キャパシタ、インダクタ、レジスタ、増幅器、あるいは、他の能動素子または受動素子を含むことができる。

【0029】

メモリデバイス１１０は、デバイスメモリコントローラ１５５および１つまたは複数のメモリダイ１６０を含むことができる。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、および／またはローカルメモリコントローラ１６５－Ｎ）、およびメモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、および／またはメモリアレイ１７０－Ｎ）を含むことができる。メモリアレイ１７０は、各メモリセルが少なくとも１ビットのデジタルデータを記憶するように構成された、メモリセルの集合（例えば、グリッド）とすることができる。メモリアレイ１７０および／またはメモリセルの特徴を、図２を参照しながらより詳細に説明する。

【0030】

メモリデバイス１１０は、メモリセルの２次元（２Ｄ）アレイの一例であるか、または、メモリセルの３次元（３Ｄ）アレイの一例であってよい。例えば、２Ｄメモリデバイスは、単一のメモリダイ１６０を含むことができる。３Ｄメモリデバイスは、２つ以上のメモリダイ１６０（例えば、メモリダイ１６０－ａ、メモリダイ１６０－ｂ、および／または任意の量のメモリダイ１６０－Ｎ）を含むことができる。３Ｄメモリデバイスでは、複数のメモリダイ１６０－Ｎが、互いの上に、または隣同士で積み重ねられ得る。場合によっては、３Ｄメモリデバイス内のメモリダイ１６０－Ｎは、デッキ、レベル、層、またはダイと呼ぶことができる。３Ｄメモリデバイスは、任意の量の積み重ねられたメモリダイ１６０－Ｎ（例えば、２段、３段、４段、５段、６段、７段、８段）を含むことができる。これにより、単一の２Ｄメモリデバイスに比べて、基板上に位置決め可能なメモリセルの量を増加させることができ、これによって生産コストを低下させ、メモリアレイのパフォーマンスを向上させること、またはその両方が可能である。いくつかの３Ｄメモリデバイスでは、異なるデッキが少なくとも１つの共通アクセス線を共有することができるため、いくつかのデッキが、ワード線、ディジット線、および／またはプレート線のうちの少なくとも１つを共有することができる。

【0031】

デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように構成された回路または構成要素を含むことができる。したがって、デバイスメモリコントローラ１５５は、メモリデバイス１１０がコマンドを実行できるようにする、ハードウェア、ファームウェア、およびソフトウェアを含むことができ、また、メモリデバイス１１０に関するコマンド、データ、または制御情報を、受信、送信、または実行するように構成可能である。デバイスメモリコントローラ１５５は、外部メモリコントローラ１０５、１つまたは複数のメモリダイ１６０、あるいはプロセッサ１２０と通信するように構成可能である。場合によっては、メモリデバイス１１０は、外部メモリコントローラ１０５からデータおよび／またはコマンドを受信することができる。例えば、メモリデバイス１１０は、メモリデバイス１１０がシステム１００の構成要素（例えば、プロセッサ１２０）の代わりに特定のデータを記憶するものであることを示す書き込みコマンド、またはメモリデバイス１１０がメモリダイ１６０に記憶された特定のデータをシステム１００の構成要素（例えば、プロセッサ１２０）に提供するものであることを示す読み取りコマンドを受信することができる。場合によっては、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５に関連して本明細書で説明するメモリデバイス１１０の動作を制御することができる。デバイスメモリコントローラ１５５および／またはローカルメモリコントローラ１６５に含まれる構成要素の例には、外部メモリコントローラ１０５から受信した信号を復調するための受信器、信号を変調して外部メモリコントローラ１０５に送信するためのデコーダ、論理、デコーダ、増幅器、フィルタ、などを含むことができる。

【0032】

（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように構成可能である。また、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データおよび／またはコマンドを受信および送信する）ように構成可能でもある。ローカルメモリコントローラ１６５は、本明細書で説明するメモリデバイス１１０の動作を制御するために、デバイスメモリコントローラ１５５をサポートすることができる。場合によっては、メモリデバイス１１０はデバイスメモリコントローラ１５５を含まず、またローカルメモリコントローラ１６５または外部メモリコントローラ１０５は、本明細書で説明する様々な機能を実行することができる。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、あるいは外部メモリコントローラ１０５またはプロセッサ１２０と直接、通信するように構成可能である。

【0033】

外部メモリコントローラ１０５は、システム１００の構成要素（例えば、プロセッサ１２０）とメモリデバイス１１０との間での、情報、データ、および／またはコマンドの通信を実行可能にするように構成可能である。外部メモリコントローラ１０５は、システム１００の構成要素とメモリデバイス１１０との間でリエゾンとして作用することが可能であるため、システム１００の構成要素は、必ずしもメモリデバイスの動作の詳細を知る必要はない。システム１００の構成要素は、外部メモリコントローラ１０５が満たす要求（例えば、読み取りコマンドまたは書き込みコマンド）を外部メモリコントローラ１０５に提示することができる。外部メモリコントローラ１０５は、システム１００の構成要素とメモリデバイス１１０との間で交換される通信を転換または変換することができる。場合によっては、外部メモリコントローラ１０５は、共通（ソース）システムクロック信号を生成するシステムクロックを含むことができる。場合によっては、外部メモリコントローラ１０５は、共通（ソース）データクロック信号を生成する共通データクロックを含むことができる。

【0034】

場合によっては、外部メモリコントローラ１０５またはシステム１００の他の構成要素、あるいは本明細書で説明するその機能は、プロセッサ１２０によって実施することができる。例えば、外部メモリコントローラ１０５は、プロセッサ１２０またはシステム１００の他の構成要素によって実施される、ハードウェア、ファームウェア、またはソフトウェア、あるいはそれらの何らかの組み合わせとすることができる。外部メモリコントローラ１０５は、メモリデバイス１１０の外部にあるものと示されるが、場合によっては、外部メモリコントローラ１０５または本明細書で説明するその機能は、メモリデバイス１１０によって実施可能である。例えば、外部メモリコントローラ１０５は、デバイスメモリコントローラ１５５あるいは１つまたは複数のローカルメモリコントローラ１６５によって実施される、ハードウェア、ファームウェア、またはソフトウェア、あるいはそれらの何らかの組み合わせとすることができる。場合によっては、外部メモリコントローラ１０５は、プロセッサ１２０およびメモリデバイス１１０にわたって分散可能であり、外部メモリコントローラ１０５の一部はプロセッサ１２０によって実施され、他の部分はデバイスメモリコントローラ１５５またはローカルメモリコントローラ１６５によって実施される。同様に、場合によっては、本明細書でデバイスメモリコントローラ１５５またはローカルメモリコントローラ１６５に帰する１つまたは複数の機能は、場合によっては、（プロセッサ１２０とは別であるか、またはプロセッサ１２０に含められた）外部メモリコントローラ１０５によって実行可能である。

【0035】

場合によっては、メモリデバイス１１０は、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、フローティングゲートと結合された第２のトランジスタとを有するメモリセルに対して書き込み動作を実行するコマンドを受信することができる。場合によっては、外部メモリコントローラ１０５、デバイスメモリコントローラ１５５、および／またはローカルメモリコントローラ１６５は、メモリデバイスに、コマンドの受信に基づいて、第１のトランジスタに結合されたソース線を、第２のトランジスタに結合されたディジット線に結合させ、第１の電圧をディジット線に印加させ、第２のトランジスタを活動化させることによって第１のトランジスタのフローティングゲートに、第１の電圧に少なくとも部分的に基づく第２の電圧を印加し、第２のトランジスタを非活動化させることにより、論理状態をメモリセルに記憶させるように構成され得る。場合によっては、論理状態は第２の電圧に基づく。

【0036】

場合によっては、メモリデバイス１１０は、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、フローティングゲートと結合された第２のトランジスタとを有するメモリセルに対して読み取り動作を実行するコマンドを受信することができる。場合によっては、外部メモリコントローラ１０５、デバイスメモリコントローラ１５５、および／またはローカルメモリコントローラ１６５は、第１のトランジスタと結合されたソース線を接地し、メモリセルの第２のトランジスタに結合されたディジット線へ第１の電圧を印加し、第１の電圧をディジット線に印加すること、および、ソース線を接地することに基づいて、メモリセルに記憶された論理状態を決定するように構成可能である。

【0037】

システム１００の構成要素は、複数のチャネル１１５を使用してメモリデバイス１１０と情報を交換することができる。いくつかの例において、チャネル１１５は、外部メモリコントローラ１０５とメモリデバイス１１０との間での通信を実行可能にすることができる。各チャネル１１５は、システム１００の構成要素に関連付けられた端子間に、１つまたは複数の信号経路または伝送媒体（例えば、導体）を含むことができる。例えば、チャネル１１５は、外部メモリコントローラ１０５に１つまたは複数のピンまたはパッドを含み、メモリデバイス１１０に１つまたは複数のピンまたはパッドを含む、第１の端子を含むことができる。ピンは、システム１００のデバイスの導電入力または出力ポイントの一例であってよく、ピンは、チャネルの一部として作用するように構成可能である。場合によっては、端子のピンまたはパッドは、チャネル１１５の信号経路の一部とすることができる。システム１００の構成要素内で信号を経路指定するために、追加の信号経路をチャネルの端子に結合することができる。例えばメモリデバイス１１０は、チャネル１１５の端子からメモリデバイス１１０の様々な構成要素（例えば、デバイスメモリコントローラ１５５、メモリダイ１６０、ローカルメモリコントローラ１６５、メモリアレイ１７０）へと、信号を経路指定する、信号経路（例えば、メモリダイ１６０の内部などの、メモリデバイス１１０またはその構成要素の内部の信号経路）を含むことができる。

【0038】

チャネル１１５（および、関連付けられた信号経路および端子）は、特定タイプの情報の通信専用とすることができる。場合によっては、チャネル１１５は集合チャネルとすることができ、したがって、複数の個別のチャネルを含むことができる。例えば、データチャネル１９０は、×４（例えば、４つの信号経路を含む）、×８（例えば、８つの信号経路を含む）、×１６（例えば、１６の信号経路を含む）、などとすることができる。チャネルを介して通信される信号は、ダブルデータレート（ＤＤＲ）タイミングスキームを使用することができる。例えば、信号のいくつかのシンボルは、クロック信号の立上りエッジに登録され得、信号の他のシンボルは、クロック信号の立下りエッジに登録され得る。チャネルを介して通信される信号は、シングルデータレート（ＳＤＲ）シグナリングを使用することができる。例えば、信号の１つのシンボルは、クロックサイクルごとに登録され得る。

【0039】

場合によっては、チャネル１１５は、１つまたは複数のコマンドおよびアドレス（ＣＡ）チャネル１８６を含むことができる。ＣＡチャネル１８６は、外部メモリコントローラ１０５とメモリデバイス１１０との間で、コマンドに関連付けられた制御情報（例えば、アドレス情報）を含むコマンドを通信するように構成可能である。例えば、ＣＡチャネル１８６は、望ましいデータのアドレスを伴う読み取りコマンドを含むことができる。場合によっては、ＣＡチャネル１８６は、立上りクロック信号エッジおよび／または立下りクロック信号エッジに登録することができる。場合によっては、ＣＡチャネル１８６は、アドレスおよびコマンドデータを復号するための任意の数の信号経路（例えば、８つまたは９つの信号経路）を含むことができる。

【0040】

場合によっては、チャネル１１５は、１つまたは複数のクロック信号（ＣＫ）チャネル１８８を含むことができる。ＣＫチャネル１８８は、外部メモリコントローラ１０５とメモリデバイス１１０との間で１つまたは複数の共通クロック信号を通信するように構成可能である。各クロック信号は、高状態と低状態との間で振動するように、また、外部メモリコントローラ１０５およびメモリデバイス１１０のアクションを調整するように、構成可能である。場合によっては、クロック信号は、差分出力（例えば、ＣＫ＿ｔ信号およびＣＫ＿ｃ信号）とすることができ、ＣＫチャネル１８８の信号経路はそれに応じて構成可能である。場合によっては、クロック信号はシングルエンドとすることができる。ＣＫチャネル１８８は、任意の量の信号経路を含むことができる。場合によっては、クロック信号ＣＫ（例えば、ＣＫ＿ｔ信号およびＣＫ＿ｃ信号）は、メモリデバイス１１０のためのコマンドおよびアドレス指定動作、または、メモリデバイス１１０のための他のシステム全体の動作のタイミング基準を提供することができる。したがってクロック信号ＣＫは、制御クロック信号ＣＫ、コマンドクロック信号ＣＫ、またはシステムクロック信号ＣＫと、様々に呼ぶことができる。システムクロック信号ＣＫは、１つまたは複数のハードウェア構成要素（例えば、発振器、結晶、論理ゲート、トランジスタなど）を含むことができる、システムクロックによって生成可能である。

【0041】

場合によっては、チャネル１１５は、１つまたは複数のデータ（ＤＱ）チャネル１９０を含むことができる。データチャネル１９０は、外部メモリコントローラ１０５とメモリデバイス１１０との間で、データおよび／または制御情報を通信するように構成可能である。例えば、データチャネル１９０は、メモリデバイス１１０に書き込むべき情報またはメモリデバイス１１０から読み取った情報を、（例えば、双方向で）通信することができる。

【0042】

場合によっては、チャネル１１５は、他の目的専用であってよい１つまたは複数の他のチャネル１９２を含むことができる。これらの他のチャネル１９２は、任意の量の信号経路を含むことができる。

【0043】

チャネル１１５は、様々な異なるアーキテクチャを使用して外部メモリコントローラ１０５をメモリデバイス１１０に結合することができる。様々なアーキテクチャの例は、バス、２地点間接続、クロスバー、シリコンインターポーザなどの高密度インターポーザ、または、有機基板内に形成されたチャネル、あるいはそれらの組み合わせを含むことができる。例えば、場合によっては、信号経路は、シリコンインターポーザまたはガラスインターポーザなどの高密度インターポーザを少なくとも部分的に含むことができる。

【0044】

チャネル１１５を介して通信される信号は、様々な異なる変調方式を使用して変調することができる。場合によっては、バイナリシンボル（またはバイナリレベル）変調方式を使用して、外部メモリコントローラ１０５とメモリデバイス１１０との間で通信される信号を変調することができる。バイナリシンボル変調方式は、Ｍが２に等しいＭ－ａｒｙ変調方式の一例とすることができる。バイナリシンボル変調方式の各々のシンボルは、１ビットのデジタルデータを表すように構成可能である（例えば、シンボルは論理１または論理０を表すことができる）。バイナリシンボル変調方式の例は、非ゼロ復帰（ＮＲＺ）、単極性符号化、双極性符号化、マンチェスター符号化、２つのシンボルを有するパルス振幅変調（ＰＡＭ）（例えば、ＰＡＭ２）、および／またはその他を含むが、限定されない。

【0045】

場合によっては、マルチシンボル（または、マルチレベル）変調方式を使用して、外部メモリコントローラ１０５とメモリデバイス１１０との間で通信される信号を変調することができる。マルチシンボル変調方式はＭ－ａｒｙ変調方式の一例とすることができ、Ｍは３より大きいかまたは３に等しい。マルチシンボル変調方式の各シンボルは、１ビットより多くのデジタルデータを表すように構成可能である（例えば、シンボルは、論理００、論理０１、論理１０、または論理１１を表すことができる）。マルチシンボル変調方式の例は、ＰＡＭ４、ＰＡＭ８など、直交振幅変調（ＱＡＭ）、直交位相偏移キーイング（ＱＰＳＫ）、および／またはその他を含むが、限定されない。マルチシンボル信号またはＰＡＭ４信号は、１ビットより多くの情報を符号化するために少なくとも３つのレベルを含む変調方式を使用して変調される信号とすることができる。マルチシンボル変調方式およびシンボルは、代替として、非バイナリ、マルチビット、または高次変調方式およびシンボルと呼ぶことができる。

【0046】

図２は、本明細書に開示される例によるメモリダイ２００の一例を示す。メモリダイ２００は、図１を参照しながら説明するメモリダイ１６０の一例とすることができる。場合によっては、メモリダイ２００は、メモリチップ、メモリデバイス、または電子メモリ装置と呼ぶことができる。メモリダイ２００は、異なる論理状態を記憶するようにプログラム可能な１つまたは複数のメモリセル２０５を含むことができる。各メモリセル２０５は、２つまたはそれ以上の状態を記憶するようにプログラム可能であり得る。例えば、メモリセル２０５は、一度に１ビットのデジタル論理（例えば、論理０および論理１）を記憶するように構成可能である。場合によっては、単一のメモリセル２０５（例えば、マルチレベルメモリセル）は、一度に１ビットより多くのデジタル論理（例えば、論理００、論理０１、論理１０、または論理１１）を記憶するように構成可能である。

【0047】

メモリセル２０５は、デジタルデータを表す状態を記憶することができる。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アーキテクチャまたは強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）アーキテクチャでは、メモリセル２０５は、プログラム可能な状態を表す電荷を記憶するための誘電体材料を含むコンデンサを含むことができる。フローティングゲートメモリアーキテクチャでは、メモリセル２０５は２つのトランジスタを含むことができ、そのうちの１つはフローティングゲートに関連付けられる。フローティングゲートは、プログラム可能な状態を表す電荷を蓄積するように構成可能である。

【0048】

読み取りおよび書き込みなどの動作は、ワード線２１０、ディジット線２１５、および／またはソース線２２０などのアクセス線を活動化、選択、またはバイアスすることによって、フローティングゲートメモリセル２０５上で実行され得る。場合によっては、ディジット線２１５は、ビット線と呼ばれることもある。アクセス線、ワード線、ディジット線、ソース線、またはそれらの類似物への言及は、理解または動作を犠牲にすることなく、交換可能である。ワード線２１０、ディジット線２１５、またはソース線２２０を活動化、選択、またはバイアスすることは、それぞれの線に電圧を印加することを含むことができる。

【0049】

メモリダイ２００は、格子状パターンに配置されたアクセス線（例えば、ワード線２１０、ディジット線２１５、およびソース線２２０）を含むことができる。メモリセル２０５は、ワード線２１０、ディジット線２１５、および／またはソース線２２０の交点に位置決めすることができる。ワード線２１０、ディジット線２１５、およびソース線２２０をバイアスすること（例えば、ワード線２１０、ディジット線２１５、またはソース線２２０に電圧を印加すること）によって、それらの交点で単一のメモリセル２０５にアクセスすることができる。

【0050】

メモリセル２０５にアクセスすることは、行デコーダ２２５、および列デコーダ２３０を介して制御することができる。例えば、行デコーダ２２５は、ローカルメモリコントローラ２６５から行アドレスを受信し、受信した行アドレスに基づいてワード線２１０を活動化することができる。列デコーダ２３０は、ローカルメモリコントローラ２６５から列アドレスを受信し、受信した列アドレスに基づいてディジット線２１５を活動化する。

【0051】

例えば、メモリダイ２００は、ＷＬ＿１からＷＬ＿Ｍと標示された複数のワード線２１０、ＤＬ＿１からＤＬ＿Ｎと標示された複数のディジット線２１５、および、ＳＬ＿１からＳＬ＿Ｎと標示された複数のソース線を含むことができ、ＭおよびＮはメモリアレイのサイズに依存する。場合によっては、ソース線の数Ｎは、各ディジット線２１５が、ディジット線２１５と同じメモリセル２０５に関連付けられた対応するソース線２２０を有するように、ディジット線の数Ｎに対応する。したがって、ワード線２１０、ディジット線２１５、およびソース線２２０、例えばＷＬ＿１、ＤＬ＿２、およびＳＬ＿２を活動化することによって、それらの交点でメモリセル２０５にアクセスすることができる。２次元または３次元のいずれの構成においても、ワード線２１０およびディジット線２１５の交点を、メモリセル２０５のアドレスと呼ぶことができる。場合によっては、ワード線２１０、ディジット線２１５、およびソース線２２０を、メモリセル２０５のアドレスと呼ぶことができる。

【0052】

メモリセル２０５は、フローティングゲート２４０に関連付けられた読み取りトランジスタ２３５、および書き込みトランジスタ２４５を含むことができる。読み取りトランジスタ２３５および書き込みトランジスタ２４５は、論理状態をメモリセル２０５に読み書きするためにともに使用され得る。

【0053】

フローティングゲート２４０は、メモリセル２０５の論理状態を表す電荷または電圧を蓄積するために使用され得る。フローティングゲート２４０は、フローティングゲート２４０における電荷または電圧が読み取りトランジスタ２３５に関連付けられた閾値電圧に影響を与え得るように、読み取りトランジスタ２３５の制御ゲート２７５の近くに配置される電気的ノードであり得る。制御ゲート２７５は、例えば、トランジスタを活動化または非活動化させるために使用されるトランジスタのゲートであり得る。読み取りトランジスタ２３５の閾値電圧は、フローティングゲート２４０における電荷または電圧によって影響を受ける可能性があるため、読み取りトランジスタ２３５は、少なくともフローティングゲート２４０に関連付けられ得る。閾値電圧は、トランジスタを完全に活動化させ、トランジスタのソースノードをトランジスタのドレインノードに結合するために、トランジスタの制御ゲートに印加しなければならない最小電圧であり得る。

【0054】

場合によっては、読み取りトランジスタ２３５は、フローティングゲート２４０を含むことができる。すなわち、読み取りトランジスタ２３５は、フローティングゲート２４０を含むフローティングゲートトランジスタであり得る。場合によっては、読み取りトランジスタ２３５は、フローティングゲート２４０を含まないトランジスタであり得る（例えば、フローティングゲートトランジスタではない）。この場合、フローティングゲート２４０は、読み取りトランジスタ２３５の制御ゲートに近接して製造される電気的ノードであり得るが、読み取りトランジスタ２３５内には含まれない。フローティングゲート２４０は、書き込みトランジスタ２４５のドレインノード２９５と結合され得る。

【0055】

場合によっては、読み取りトランジスタ２３５は、第１のタイプのトランジスタ（ｐ型、ｎ型）であり得、書き込みトランジスタ２４５は、第２のタイプのトランジスタ（ｎ型、ｐ型）であり得る。例えば、読み取りトランジスタ２３５は、ｐ型トランジスタであり得、書き込みトランジスタは、ｎ型トランジスタであり得るか、またはその逆であり得る。簡単にするために、本明細書の開示では、読み取りトランジスタ２３５は、ｐ型トランジスタであると想定され、書き込みトランジスタ２４５は、ｎ型トランジスタであると想定されるが、逆も使用され得る。同様に、読み取りトランジスタ２３５および書き込みトランジスタ２４５のソースノードおよびドレインノードへの参照は、逆にすることができる。場合によっては、読み取りトランジスタ２３５および書き込みトランジスタ２４５は、同じタイプのトランジスタ（例えば、両方ともｐ型または両方ともｎ型）であり得る。

【0056】

ワード線２１０は、メモリセル２０５においてアクセス動作を実行するために使用されるメモリセル２０５と結合された導電線であり得る。いくつかのアーキテクチャでは、ワード線２１０は、読み取りトランジスタ２３５の制御ゲート２７５および書き込みトランジスタ２４５の制御ゲート２７０と結合され得る。場合によっては、ワード線２１０は、制御ゲート２７５および制御ゲート２７０に電圧を印加することによって、メモリセルアクセス中に読み取りトランジスタ２３５および書き込みトランジスタ２４５の活動を制御するように構成可能である。場合によっては、読み取りトランジスタ２３５と書き込みトランジスタ２４５は異なるタイプのトランジスタであるため、ワード線２１０に電圧を印加すると、読み取りトランジスタ２３５または書き込みトランジスタ２４５のいずれかが活動化され得るが、両方のトランジスタが同時に活動化されるとは限らない場合がある。場合によっては、ワード線２１０は、読み取り動作中に、読み取りトランジスタ２３５を活動化させるが書き込みトランジスタ２４５を活動化させない電圧にバイアスされ得る。場合によっては、ワード線２１０は、書き込み動作中に、書き込みトランジスタ２４５を活動化させるが、読み取りトランジスタ２３５を活動化させない電圧にバイアスされ得る。

【0057】

ディジット線２１５は、メモリセル２０５を感知構成要素２５０に接続し、メモリセル２０５においてアクセス動作を実行するために使用される導電線であり得る。ディジット線２１５は、書き込みトランジスタ２４５のソースノード２８０と、および読み取りトランジスタ２３５のドレインノード２９０と接続され得る。

【0058】

ソース線２２０は、メモリセル２０５においてアクセス動作を実行するために使用される、メモリセル２０５と結合された導電線であり得る。ソース線２２０は、読み取りトランジスタ２３５のソースノード２８５と結合され得る。いくつかのメモリデバイスでは、共通のソース線（例えば、ソースプレート）がすべてのメモリセルと結合され得る。そのようなメモリデバイスでは、アクセス動作（例えば、読み取り動作または書き込み動作）により、他の行または列に障害を引き起こす可能性がある。いくつかのメモリデバイスでは、共通のソース線またはソースプレートを含まない場合があるが、代わりにディジット線に関連付けられたソース線を含む場合がある。そのような例では、単一のソース線が、単一のディジット線に関連付けられ得る。そのようなアーキテクチャは、アクセス動作中の障害を低減または軽減し得るが、ソース線に関連付けられた構成要素（例えば、ドライバなど）を増やす可能性がある。本明細書では、ディジット線に関連付けられたソース線を含むソース線構成が説明される。

【0059】

書き込み動作中、ワード線２１０は、書き込みトランジスタ２４５を活動化させる書き込み電圧にバイアスされ得、ディジット線２１５は、メモリセル２０５によって記憶された論理状態に基づく状態電圧にバイアスされ得る。例えば、ディジット線２１５は、「１」の論理状態を記憶するためにより高い電圧にバイアスされ得、「０」の論理状態を記憶するためにより低い電圧にバイアスされ得る。書き込みトランジスタ２４５を活動化させることにより、書き込みトランジスタ２４５のソースノード２８０を書き込みトランジスタ２４５のドレインノード２９５と結合することができ、それによって、ディジット線２１５の電圧に基づく電圧がフローティングゲート２４０に印加される。電圧がフローティングゲート２４０に印加された後、ワード線２１０は、書き込みトランジスタ２４５を非活動化させる電圧にバイアスされ得、それによって、フローティングゲート２４０を分離し、印加された電圧をフローティングゲート２４０に蓄積する。場合によっては、読み取りトランジスタ２３５は、書き込み動作中に非活動化のままである可能性がある。

【0060】

読み取り動作中、ワード線２１０は、読み取りトランジスタ２３５を活動化させることができる読み取り電圧にバイアスされ得、書き込みトランジスタ２４５は、非活動化のままであり得る。読み取りトランジスタ２３５を活動化させることにより、読み取りトランジスタ２３５のドレインノード２９０を読み取りトランジスタ２３５のソースノード２８５と結合することができ、それによって、ディジット線２１５をソース線２２０と結合することができる。読み取り動作中、ディジット線２１５は、小さな正の電圧にバイアスされ得、ソース線２２０は、読み取りトランジスタ２３５が活動化されたときに電流がディジット線２１５からソース線２２０に流れるように接地され得る。ディジット線２１５からソース線２２０に流れる電流の量は、メモリセル２０５によって記憶された状態によって影響を受ける可能性がある。すなわち、フローティングゲート２４０に蓄積された電圧または電荷は、読み取りトランジスタ２３５に関連付けられた閾値電圧に影響を与え得、それによって、読み取り電圧に応じて、読み取りトランジスタ２３５の活動化のレベルに影響を与え得る。次に、読み取りトランジスタ２３５の活動化のレベルは、ディジット線２１５とソース線２２０との間を流れる電流の量に影響を与え得る。

【0061】

感知構成要素２５０は、メモリセル２０５のフローティングゲート２４０に蓄積された状態（例えば、電荷または電圧）を検出し、検出された状態に基づいてメモリセル２０５の論理状態を決定するように構成可能である。場合によっては、感知構成要素２５０は、読み取り動作中に、ディジット線２１５とソース線２２０との間を流れる電流の量を検出することによって状態を検出することができ、これは、メモリセル２０５によって出力される信号と見なされ得る。

【0062】

場合によっては、感知構成要素２５０は、メモリセル２０５の信号出力を増幅するための１つまたは複数の感知増幅器を含むことができる。感知増幅器は、読み取り動作の間にディジット線２１５に沿った電流の微細な変化を検出することができ、検出された電流に基づいて、論理０または論理１のいずれかに対応して信号を生成することができる。

【0063】

感知構成要素２５０は、ディジット線２１５を介してメモリセル２０５から受信された信号を、基準信号２５５（例えば、基準電圧または電流）と比較するように構成可能である。感知構成要素２５０は、この比較に基づいて、メモリセル２０５の記憶された状態を決定することができる。例えば、バイナリシグナリングにおいて、ディジット線２１５が、基準信号２５５よりも高い電圧または電流を有する場合、感知構成要素２５０は、メモリセル２０５の記憶された状態が論理１であるものと決定することができ、ディジット線２１５が、基準信号２５５よりも低い電圧または電流を有する場合、感知構成要素２５０は、メモリセル２０５の記憶された状態が論理０であるものと決定することができる。感知構成要素２５０は、信号における差を検出および増幅するための、様々なトランジスタまたは増幅器を含むことができる。メモリセル２０５の検出された論理状態は、出力２６０として列デコーダ２３０を介して出力可能である。場合によっては、感知構成要素２５０は、別の構成要素（例えば、列デコーダ２３０、行デコーダ２２５）の一部とすることができる。場合によっては、感知構成要素２５０は、行デコーダ２２５、および／または列デコーダ２３０と電子通信することができる。

【0064】

ローカルメモリコントローラ２６５は、様々な構成要素（例えば、行デコーダ２２５、列デコーダ２３０、および感知構成要素２５０）を介して、メモリセル２０５の動作を制御することができる。ローカルメモリコントローラ２６５は、図１を参照しながら説明したローカルメモリコントローラ１６５の一例とすることができる。場合によっては、行デコーダ２２５、列デコーダ２３０、および感知構成要素２５０のうちの１つまたは複数を、ローカルメモリコントローラ２６５と共同設置することができる。ローカルメモリコントローラ２６５は、外部メモリコントローラ１０５（または、図１を参照しながら説明したデバイスメモリコントローラ１５５）から１つまたは複数のコマンドおよび／またはデータを受信するように、コマンドおよび／またはデータをメモリダイ２００によって使用可能な情報に変換するように、メモリダイ２００上で１つまたは複数の動作を実行するように、ならびに、１つまたは複数の動作の実行に応答して、メモリダイ２００からのデータを外部メモリコントローラ１０５（または、デバイスメモリコントローラ１５５）に通信するように、構成可能である。ローカルメモリコントローラ２６５は、ターゲットワード線２１０、ターゲットディジット線２１５、およびターゲットソース線２２０をバイアス、または活動化するために、行、列、および／またはソース線のアドレス信号を生成することができる。ローカルメモリコントローラ２６５は、メモリダイ２００の動作中に使用される様々な電圧または電流を、生成および制御することもできる。一般に、本明細書で説明する印加される電圧または電流の振幅、形状、または持続時間は、調節または変更可能であり、メモリダイ２００を動作する際に説明される様々な動作について、異なる可能性がある。

【0065】

場合によっては、ローカルメモリコントローラ２６５は、メモリダイ２００上でプリチャージ動作を実行するように構成可能である。プリチャージ動作は、メモリダイ２００の１つまたは複数の構成要素および／またはアクセス線を１つまたは複数の所定の電圧レベルまでプリチャージすることを含むことができる。インスタンスによっては、メモリセル２０５および／またはメモリダイ２００の一部を、異なるアクセス動作間でプリチャージすることができる。インスタンスによっては、ディジット線２１５および／または他の構成要素は、読み取り動作の前にプリチャージすることができる。

【0066】

場合によっては、ローカルメモリコントローラ２６５は、メモリダイ２００の１つまたは複数のメモリセル２０５上で書き込み動作（例えば、プログラミング動作）を実行するように構成可能である。書き込み動作の間、メモリダイ２００のメモリセル２０５は、望ましい論理状態を記憶するようにプログラム可能である。場合によっては、複数のメモリセル２０５を単一の書き込み動作の間にプログラミングすることができる。ローカルメモリコントローラ２６５は、書き込み動作を実行するためのターゲットメモリセル２０５を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５（例えば、ターゲットメモリセル２０５のアドレス）に結合された、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットソース線２２０を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５にアクセスするために、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットソース線２２０を活動化すること（例えば、ワード線２１０、ディジット線２１５、またはソース線２２０に電圧を印加すること）ができる。ローカルメモリコントローラ２６５は、特定の状態をメモリセル２０５のフローティングゲート２４０に記憶するための書き込み動作の間に、特定の信号（例えば、電圧）をディジット線２１５に印加することが可能であり、特定の状態は望ましい論理状態を示す。

【0067】

場合によっては、ローカルメモリコントローラ２６５は、メモリダイ２００の１つまたは複数のメモリセル２０５上で読み取り動作（例えば、感知動作）を実行するように構成可能である。読み取り動作の間、メモリダイ２００のメモリセル２０５に記憶される論理状態を決定することができる。場合によっては、単一の読み取り動作の間に複数のメモリセル２０５を感知することができる。ローカルメモリコントローラ２６５は、読み取り動作を実行するためのターゲットメモリセル２０５を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５（例えば、ターゲットメモリセル２０５のアドレス）に結合された、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットソース線２２０を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５にアクセスするために、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットソース線２２０を活動化すること（例えば、ワード線２１０、ディジット線２１５、またはソース線２２０に電圧を印加すること）ができる。ターゲットメモリセル２０５は、アクセス線をバイアスすることに応答して、感知構成要素２５０に信号を転送することができる。感知構成要素２５０は信号を増幅することができる。ローカルメモリコントローラ２６５は、感知構成要素２５０を発動すること（例えば、感知構成要素をラッチすること）が可能であり、それによってメモリセル２０５から受信した信号を基準信号２５５と比較することができる。この比較に基づいて、感知構成要素２５０は、メモリセル２０５上に記憶されている論理状態を決定することができる。ローカルメモリコントローラ２６５は、メモリセル２０５に記憶された論理状態を、読み取り動作の一部として外部メモリコントローラ１０５（または、デバイスメモリコントローラ）に通信することができる。

【0068】

いくつかのメモリアーキテクチャでは、メモリセル２０５にアクセスすることは、メモリセル２０５に記憶されている論理状態を劣化または破壊する可能性がある。例えば、フローティングゲートメモリセルに対して実行される読み取り動作は、フローティングゲートに記憶されている論理状態を破壊する可能性がある。ローカルメモリコントローラ２６５は、メモリセル２０５を元の論理状態に戻すために、再書き込み動作またはリフレッシュ動作を実行することができる。ローカルメモリコントローラ２６５は、読み取り動作後に、論理状態をターゲットメモリセルに再書き込みすることができる。場合によっては、再書き込み動作は、読み取り動作の一部と見なされることがある。加えて、ワード線２１０などの単一のアクセス線を活動化させると、そのアクセス線に結合されたいくつかのメモリセルに記憶された状態を乱す可能性がある。したがって、再書き込み動作またはリフレッシュ動作は、アクセスされていない可能性がある１つまたは複数のメモリセルに対して実行され得る。

【0069】

図３Ａおよび図３Ｂは、本明細書に開示される例による、メモリデバイスのためのソース線構成をサポートするメモリデバイス３００の書き込み動作および読み取り動作中のアクセス線バイアスの例をそれぞれ示す。

【0070】

メモリデバイス３００は、ターゲットメモリセル２０５－ａを含む複数のメモリセルを含む。ターゲットメモリセル２０５－ａは、図２を参照して説明されるフローティングゲートメモリセル２０５の例であり得る。ターゲットメモリセル２０５－ａは、フローティングゲート２４０－ａに関連付けられた読み取りトランジスタ２３５－ａと、書き込みトランジスタ２４５－ａとを含む。この例では、読み取りトランジスタ２３５－ａは、ｐ型トランジスタであり、書き込みトランジスタ２４５－ａは、ｎ型トランジスタである。場合によっては、メモリデバイス３００における書き込みトランジスタ２４５は、第１の電圧がそれらの制御ゲートに印加されるときに活動化され得、メモリデバイス３００における読み取りトランジスタ２３５は、第２の（異なる）電圧がそれらの制御ゲートに印加されるときに活動化され得る。この例では、書き込みトランジスタ２４５－ａは、それらの制御ゲートに３ボルトの電圧が印加されたときに活動化され得、読み取りトランジスタ２３５は、それらの制御ゲートにマイナス１（－１）ボルトの電圧が印加されたときに活動化され得る。図３Ａおよび図３Ｂに説明されている電圧の値は、例として意図されている。電圧は、本明細書において説明される機能を実行する任意の値または値の組み合わせであり得る。

【0071】

図３Ａは、書き込み動作中のメモリデバイス３００のアクセス線バイアスの例を示す。ターゲットメモリセル２０５－ａにおける書き込み動作中、ターゲットメモリセル２０５－ａに関連付けられたワード線２１０－ａは、書き込みトランジスタ２４５－ａを活動化させるが、読み取りトランジスタ２３５－ａを活動化させない書き込み電圧にバイアスされ得る。書き込み電圧は、ワード線２１０－ａを介して、書き込みトランジスタ２４５－ａの制御ゲートに印加することができ、例えば、書き込みトランジスタ２４５－ａに関連付けられた閾値電圧を超える電圧であり得る。この例では、書き込み電圧は、３ボルトとすることができる。ワード線２１０－ｂなどの、選択されていないメモリセルに関連付けられたメモリデバイス３００における他のワード線は、ゼロ（０）ボルト（例えば、接地電圧）にバイアスされ得る。

【0072】

書き込み動作中、ターゲットメモリセル２０５－ａに関連付けられたディジット線２１５－ａは、ターゲットメモリセル２０５－ａに書き込まれる論理状態に基づく状態電圧にバイアスされ得る。例えば、「１」の論理状態を書き込むために、ディジット線２１５－ａは、２ボルトにバイアスされ得る。「０」の論理状態を書き込むために、ディジット線２１５－ａは、ゼロ（０）ボルトにバイアスされ得る。ディジット線２１５－ｂなどの、選択されていないメモリセルに関連付けられたメモリデバイス３００における他のディジット線は、ゼロ（０）ボルト（例えば、接地電圧）にバイアスされ得る。

【0073】

図２を参照して説明されるように、書き込みトランジスタ２４５－ａのソースノードは、ディジット線２１５－ａと結合され得、書き込みトランジスタ２４５－ａのドレインノードは、フローティングゲート２４０－ａと結合され得る。したがって、ワード線２１０－ａに書き込み電圧を印加することによって書き込みトランジスタ２４５－ａが活動化されるとき、ディジット線２１５－ａに印加される状態電圧に基づく電圧がフローティングゲート２４０－ａに印加され得る。場合によっては、フローティングゲート２４０－ａに印加される電圧は、ディジット線２１５－ａにおける状態電圧から、書き込みトランジスタ２４５－ａの両端の電圧降下を差し引いたものと実質的に同じであり得る。

【0074】

電圧がフローティングゲート２４０－ａに印加された後、書き込みトランジスタ２４５－ａを非活動化させるためにワード線２１０－ａはゼロ（０）ボルトに設定され得、それによって、フローティングゲート２４０－ａをディジット線２１５－ａから分断することができる。フローティングゲート２４０－ａは、フローティングし（例えば、任意の電圧源または電圧レールから分断され）得、したがって、論理状態を表す電圧を蓄積し得る。

【0075】

書き込み動作中、ターゲットメモリセル２０５－ａに関連付けられたソース線２２０－ａは使用されず、ゼロ（０）ボルト（例えば、接地電圧）にバイアスされ得る。製造およびソース線バイアスを単純化するために、この例では、複数のソース線２２０が、ゼロ（０）ボルトにバイアスされ得る単一の導電性ソースプレート３１０と結合され得る。

【0076】

図３Ｂは、ターゲットメモリセル２０５－ａの読み取り動作中のメモリデバイス３００のアクセス線バイアスの例を示す。ターゲットメモリセル２０５－ａにおける読み取り動作中、ターゲットメモリセル２０５－ａに関連付けられたワード線２１０－ａは、読み取りトランジスタ２３５－ａを活動化させるが書き込みトランジスタ２４５－ａを活動化させない読み取り電圧にバイアスされ得る。読み取り電圧は、ワード線２１０－ａを介して、読み取りトランジスタ２３５－ａの制御ゲートに印加され得、例えば、読み取りトランジスタ２３５－ａに関連付けられた公称閾値電圧を超える電圧であり得る。公称閾値電圧は、フローティングゲート２４０－ａが充電されていないときの読み取りトランジスタ２３５－ａの閾値電圧であり得る。この例では、読み取り電圧は、マイナス１（－１）ボルトとすることができる。ワード線２１０－ｂなどの、選択されていないメモリセルに関連付けられたメモリデバイス３００における他のワード線は、ゼロ（０）ボルト（例えば、接地電圧）にバイアスされ得る。

【0077】

読み取り動作中、ターゲットメモリセル２０５－ａに関連付けられたディジット線２１５－ａは、読み取り電圧にバイアスされ得る。この例では、読み取り電圧は０．５ボルトであり得、ターゲットメモリセル２０５－ａによって記憶された論理状態に関係なく同じ電圧であり得る。ディジット線２１５－ｂなどの、選択されていないメモリセルに関連付けられたメモリデバイス３００における他のディジット線は、ゼロ（０）ボルトにバイアスされ得る。

【0078】

図２を参照して説明したように、読み取りトランジスタ２３５－ａのドレインノードは、ディジット線２１５－ａと結合され得、読み取りトランジスタ２３５－ａのソースノードは、ソース線２２０－ａと結合され得る。読み取り動作中、ディジット線２１５－ａは、ソース線２２０－ａよりも高い電圧（例えば、０．５Ｖ）にバイアスされる。したがって、ワード線２１０－ａに読み取り電圧を印加することによって読み取りトランジスタ２３５－ａが活動化されると、電流は、読み取りトランジスタ２３５－ａを介してディジット線２１５－ａとソース線２２０－ａとの間を流れ得る。読み取りトランジスタ２３５－ａによって伝導される電流の量は、フローティングゲート２４０－ａに蓄積された電圧に依存し得る。したがって、ディジット線２１５－ａからソース線２２０－ａに流れる電流の量は、感知増幅器によって感知されて、ターゲットメモリセル２０５－ａによって記憶された論理状態を決定することができる。

【0079】

場合によっては、論理状態「１」の書き込み動作中（例えば、ディジット線２１５－ａに印加される書き込み電圧が、２ボルトなどの比較的高い電圧である場合）、ディジット線２１５－ａおよびソース線２２０－ａに関連付けられた読み取りトランジスタ２３５－ａ、２３５－ｂは、活動化されない場合があるが、ディジット線２１５－ａとソース線２２０－ａとの間の電圧差のために、漏れ電流などの少量の電流を伝導する場合がある。図３Ａは、ディジット線２１５－ａおよびソース線２２０－ａと結合された２つのメモリセルを示しているが、実際には、これらのアクセス線と結合された数百または数千のメモリセルがあり得る。したがって、書き込み動作中に読み取りトランジスタ２３５を流れて伝導され得る累積漏れ電流は、かなりあり得る。

【0080】

したがって、場合によっては、ディジット線２１５とソース線２２０との間の電圧差を回避するために、書き込み動作中に、ターゲットメモリセル２０５に関連付けられたソース線２２０を、ターゲットメモリセル２０５に関連付けられたディジット線２１５と同じ電圧にバイアスし、したがって、読み取りトランジスタを流れる漏れ電流を低減または排除することが望ましい場合がある。

【0081】

図４は、本明細書に開示される例による、メモリデバイスのためのソース線構成をサポートするメモリデバイス４００のアクセス線バイアスの一例を示す。図４は、書き込み動作中のメモリデバイス４００のアクセス線バイアスの一例を示す。図４に説明される電圧の値は、例として意図されている。電圧は、本明細書において説明される機能を実行する任意の値または値の組み合わせであり得る。

【0082】

メモリデバイス４００は、メモリデバイス３００と同様であるが、この場合、メモリデバイス４００は、図３Ａおよび図３Ｂに示されるソースプレート３１０などの単一のソースプレートと結合されるのではなく、独立してバイアスされ得る複数のソース線２２０－ｃ、２２０－ｄを含む。ソース線２２０－ｃ、２２０－ｄを互いに分離することにより、メモリデバイスは、書き込み動作中に、ターゲットメモリセル２０５－ｃに関連付けられたソース線２２０－ｃを、ターゲットメモリセル２０５に関連付けられたディジット線２１５－ｃの電圧にバイアスすることが可能となり、それによって、ソース線２２０－ｃおよびディジット線２１５－ｃに関連付けられた読み取りトランジスタを通る漏れ電流を低減または排除する。例えば、（例えば、論理状態「１」をターゲットメモリセル２０５－ｃに書き込むために）ディジット線２１５－ｃが２ボルトにバイアスされている場合、ソース線２２０－ｃも２ボルトにバイアスされ得る。（例えば、論理状態「０」をターゲットメモリセル２０５－ｃに書き込むために）ディジット線２１５－ｃがゼロ（０）ボルトにバイアスされている場合、ソース線２２０－ｃもゼロ（０）ボルトにバイアスされ得る。場合によっては、単一のソース線（例えば、ソース線２２０－ｃ）は、単一のディジット線（例えば、ディジット線２１５－ｃ）に関連付けられ得る。

【0083】

ソース線２２０－ｄなどの、ターゲットメモリセル２０５－ｃに関連付けられていないメモリデバイス４００におけるソース線は、電力消費を低減するためにゼロ（０）ボルトでバイアスされたままであり得る。

【0084】

場合によっては、ソース線２２０－ｃ、２２０－ｄは、各ソース線２２０－ｃ、２２０－ｄを対応するメモリセルのブロックから取り出し、各ソース線が個別にバイアスされるように、各ソース線を電源または電圧調整器に結合することによって、個別にバイアスされ得る。しかしながら、この手法は、一部のアプリケーションでは実行できない場合がある。したがって、ソース線バイアスへの代替手法が役立つ場合がある。

【0085】

図５は、本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするメモリデバイス５００の一例を示す。

【0086】

メモリデバイス５００は、メモリアレイ５０５を含み、これは、図１を参照して説明されたメモリアレイ１７０の例であり得る。メモリアレイ５０５は、フローティングゲートメモリセル２０５－ｅ、２０５－ｆ、２０５－ｇ、および２０５－ｆを含む。メモリアレイ５０５における各メモリセル２０５は、例えば、図２を参照して説明されるように、ワード線２１０、ディジット線２１５、およびソース線２２０と結合することができる。ディジット線２１５は、ディジット線２１５にバイアスをかける（電圧を印加する）ために使用されるディジット線ドライバと結合され得るディジット線ソケット５４５と結合することができる。

【0087】

メモリアレイ５０５は、メモリセル２０５の複数の行および列として編成され得る。例えば、メモリアレイ５０５は、メモリセル２０５－ｅ、２０５－ｆを含む第１の行と、メモリセル２０５－ｇ、２０５－ｈを含む第Ｎの行とを有する。メモリアレイ５０５は、メモリセル２０５－ｅ、２０５－ｇを含む第１の列と、メモリセル２０５－ｆ、２０５－ｈを含む第２の列とを有する。

【0088】

メモリアレイ５０５は、クランプメモリセル２０５－ｉ、２０５－ｊを含む、少なくとも１行のクランプメモリセルを含む。クランプメモリセル２０５－ｉ、２０５－ｊは、図２および図３を参照して説明されるようなフローティングゲートメモリセルの例であり得、クランプ線５１５、ソース線２２０、およびディジット線２１５を含むアクセス線に関連付けられ得る。クランプメモリセルの行５１０におけるメモリセルは、メモリアレイ５０５のソース線２２０およびディジット線２１５と結合され得る。クランプ線５１５は、クランプメモリセル２０５－ｉ、２０５－ｊのワード線として機能し得る。クランプ線５１５は、ワード線デコーダと結合され得、ワード線デコーダによって制御され得る。クランプメモリセル２０５－ｉ、２０５－ｊは、論理状態を記憶するために使用することはできず、代わりに、クランプメモリセル２０５－ｉ、２０５－ｊを使用して、メモリアレイ５０５内のメモリセル２０５の書き込み動作中に、メモリアレイ５０５のソース線２２０にバイアスをかけることができる。

【0089】

メモリアレイ５０５は、接地メモリセル２０５－ｋ、２０５－ｌを含む、接地メモリセルの少なくとも１つの行５２０を含む。接地メモリセル２０５－ｋ、２０５－ｌは、図２および図３を参照して説明されるようなフローティングゲートメモリセルの例であり得、接地線５２５およびソース線２２０を含むアクセス線に関連付けられ得る。接地メモリセルの行５２０におけるメモリセルは、メモリアレイ５０５のソース線２２０と結合され得る。接地線５２５は、接地メモリセル２０５－ｋ、２０５－ｌのワード線として機能し得る。接地線５２５は、ワード線デコーダと結合することができ、ワード線デコーダによって制御され得る。

【0090】

メモリアレイ５０５におけるメモリセル、およびクランプメモリセルの行５１０におけるクランプメモリセルとは異なり、接地メモリセル２０５－ｋ、２０５－ｌは、ディジット線２１５と結合されていない可能性がある。代わりに、接地メモリセル２０５－ｋ、２０５－ｌは、例えばゼロ（０）ボルトのように、接地電圧にバイアスされた接地ノード５６０と結合され得る。すなわち、各接地メモリセル２０５－ｋ、２０５－ｌにおける書き込みトランジスタのソースおよび読み取りトランジスタのドレインは、ディジット線２１５の代わりに、接地ノード５６０と結合され得る。接地メモリセル２０５－ｋ、２０５－ｌは、論理状態を記憶するために使用することはできず、代わりに、接地メモリセル２０５－ｋ、２０５－ｌを使用して、メモリアレイ５０５におけるメモリセル２０５の読み取り動作中に、メモリアレイ５０５のソース線２２０にバイアスをかけることができる。

【0091】

メモリアレイ５０５におけるターゲットメモリセル２０５の書き込み動作中に、クランプ線５１５は、クランプメモリセル２０５－ｉ、２０５－ｊにおける読み取りトランジスタを活動化させる読み取り電圧にバイアスされてもよく、接地線５２５は、接地メモリセル２０５－ｋ、２０５－ｌにおける読み取りトランジスタと書き込みトランジスタを非活動に保つ電圧にバイアスされ得る。例えば、クランプ線５１５は、マイナス２（－２）ボルトにバイアスされ得、接地線５２５は、ゼロ（０）ボルトにバイアスされ得る。

【0092】

書き込み動作中にクランプメモリセル２０５－ｉ、２０５－ｊにおける読み取りトランジスタを活動化させることにより、ターゲットメモリセル２０５に関連付けられたディジット線２１５を、ターゲットメモリセル２０５に関連付けられたソース線２２０と結合し、それによって、ソース線２２０をディジット線２１５とクランプし、ソース線２２０をディジット線２１５の電圧にバイアスすることができる。前述のように、書き込み動作中にソース線２２０をディジット線２１５と同じ電圧にバイアスすることにより、書き込み動作中にディジット線２１５とソース線２２０との間に流れる可能性のある漏れ電流を低減または排除することができる。

【0093】

メモリアレイ５０５におけるターゲットメモリセル２０５の読み取り動作中、接地線５２５は、接地メモリセル２０５ｋ、２０５－ｌにおける読み取りトランジスタを活動化させる読み取り電圧にバイアスされてもよく、クランプ線５１５は、クランプメモリセル２０５－ｉ、２０５－ｊにおける読み取りトランジスタおよび書き込みトランジスタを非活動に保つ電圧にバイアスされ得る。例えば、接地線５２５は、マイナス２（－２）ボルトにバイアスされ得、クランプ線５１５は、書き込み動作中に使用されるバイアスの反対であり得るゼロ（０）ボルトにバイアスされ得る。

【0094】

接地メモリセル２０５－ｋ、２０５－ｌにおける読み取りトランジスタを活動化させることにより、ターゲットメモリセル２０５に関連付けられたソース線２２０を、接地電圧にバイアスされた接地ノード５６０と結合し、それによって、ソース線２２０を接地電圧にバイアスすることができる。図２および図３Ｂを参照して説明するように、ターゲットメモリセル２０５に関連付けられたディジット線２１５は、ディジット線２１５からターゲットメモリセル２０５における読み取りトランジスタを介してソース線２２０へ電流が流れることができるような電圧にバイアスされ得る。

【0095】

例えば、メモリセル２０５－ｇが読み取り動作中のターゲットメモリセルである場合、電流は、図示されるように、電流経路５４０に沿って、ディジット線ソケット５４５に関連付けられたディジット線ドライバから、ディジット線２１５－ｅを通り、メモリセル２０５－ｇを通って（例えば、メモリセル２０５－ｇの読み取りトランジスタを通って）、ソース線２２０－ｅへ流れ、その後、接地メモリセル２０５－ｋを通って（例えば、接地メモリセル２０５－ｋの読み取りトランジスタを通って）接地ノード５６０へ戻り得る。

【0096】

上記のように、各々がメモリアレイ５０５と結合された、クランプメモリセルの１つまたは複数の行５１０と、接地メモリセルの１つまたは複数の行５２０とは、メモリデバイスが、フローティングゲートメモリセルと同じ方式で製造および制御できるオンダイ回路構成を使用してフローティングゲートメモリセルに関連付けられたソース線にバイアスをかけることを可能にし得る。この技法は、ソース線にバイアスをかけるために、メモリデバイスに関連付けられたメモリセルのブロックから（例えば、メモリセルのパッチまたはタイルから）ソース線を取り出す必要性を低減または排除し得る。図５は、クランプメモリセルの単一の行５１０と、接地メモリセルの単一の行５２０とを示しているが、実際には、各々の複数の行があり得る。場合によっては、クランプメモリセルと接地メモリセルは各々、並列に動作する複数の行で実施され得る。行の数は、十分な駆動強度が得られるように選択され得る。

【0097】

場合によっては、クランプメモリセルおよび接地メモリセルのすべての読み取りトランジスタが、大電流（低閾値）状態で動作することが望ましい場合がある。場合によっては、この状態は、リフレッシュスキームにクランプ線および接地線を含めることによって達成され得る。すなわち、クランプメモリセルおよび接地メモリセルは、メモリデバイスの動作中にリフレッシュされ得る。これらの行に対するリフレッシュ中、ディジット線は、ゼロ（０）ボルトのままであり、クランプ線および接地線は、高電圧に上昇する可能性がある。この技法は、クランプメモリセルおよび接地メモリセルにおけるフローティングゲートを、これらのセルの書き込みトランジスタを使用してゼロ（０）ボルトに維持することができる。これは、フローティングゲートにゼロを書き込むことと類似している。場合によっては、１つまたは複数のクランプ行と、１つまたは複数の接地行は、電源投入時に、同様の方式で初期化することもできる。

【0098】

図６は、本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするタイミング図６００の例を示す。タイミング図６００は、書き込み動作中、ターゲットメモリセルに関連付けられる様々なアクセス線上の電圧を示すことができる。タイミング図は、ワード線電圧Ｖ_ＷＬ６０５、ディジット線電圧Ｖ_ＤＬ６１０、ソース線電圧Ｖ_ＳＬ６１５、クランプ線電圧Ｖ_ＣＬ６２０、および接地線電圧Ｖ_ＧＬ６２５を含む。タイミング図６００はまた、フローティングゲートの電圧Ｖ_ＦＧ６３０を含む。図６において説明される電圧の値は、例として意図されている。電圧は、本明細書において説明される機能を実行する任意の値または値の組み合わせであり得る。

【0099】

時間ｔ０において、ターゲットメモリセルおよび対応するアクセス線は、アイドル状態であり得、フローティングゲートは、「０」の状態を記憶することができる。したがって、Ｖ_ＷＬ６０５、Ｖ_ＤＬ６１０、Ｖ_ＳＬ６１５、Ｖ_ＣＬ６２０、およびＶ_ＧＬ６２５は、すべてゼロ（０）ボルトにバイアスされ得、Ｖ_ＦＧ６３０は、ゼロ（０）ボルトの電圧を蓄積し得る。

【0100】

時間ｔ１において、書き込み動作が実行され得る。Ｖ_ＷＬ６０５は、ターゲットメモリセルにおける書き込みトランジスタを活動化させるために、３ボルトの書き込み電圧にバイアスされ得る。Ｖ_ＤＬ６１０は、論理状態「１」を書き込むために２ボルト、または論理状態「０」を書き込むためにゼロ（０）ボルトのいずれかにバイアスされ得る。Ｖ_ＣＬ６２０は、クランプメモリセルにおける読み取りトランジスタを活動化させるためにマイナス１（－１）ボルトに設定され得、それによって、図５を参照して説明されるように、ターゲットメモリセルに関連付けられたソース線を、ターゲットメモリセルに関連付けられたディジット線にクランプする。したがって、Ｖ_ＳＬ６１５は、Ｖ_ＤＬ６１０と等しくなり得る。書き込みトランジスタが活動化され、それによって、ディジット線をフローティングゲートと結合し、フローティングゲートに電圧を印加するので、Ｖ_ＦＧ６３０は、Ｖ_ＤＬ６１０の電圧に基づく電圧を発生させ得る。例えば、Ｖ_ＦＧ６３０は、Ｖ_ＤＬ６１０が２ボルトにバイアスされたときに、より高い電圧（例えば、約２ボルト）を発生させ、Ｖ_ＤＬ６１０がゼロ（０）ボルトにバイアスされたときに、より低い電圧（例えば、ゼロ（０）ボルト）を発生させ得る。Ｖ_ＧＬ６２５は、書き込み動作中、ゼロ（０）ボルトにおいて、非活動化のままであり得る。

【0101】

時間ｔ１後のある時点において、Ｖ_ＷＬ６０５は、読み取りトランジスタを非活動化させ、論理状態をフローティングゲートに記憶するために、ゼロ（０）ボルト（図示せず）にバイアスされ得る。

【0102】

図７は、本明細書に開示される例によるメモリデバイスのためのソース線構成をサポートするタイミング図７００の一例を示す。タイミング図７００は、読み取り動作中のターゲットメモリセルに関連付けられた様々なアクセス線の電圧を描写することができる。タイミング図は、ワード線電圧Ｖ_ＷＬ７０５、ディジット線電圧Ｖ_ＤＬ７１０、ソース線電圧Ｖ_ＳＬ７１５、クランプ線電圧Ｖ_ＣＬ７２０、および接地線電圧Ｖ_ＧＬ７２５を含む。タイミング図７００はまた、フローティングゲートの電圧Ｖ_ＦＧ７３０を含む。図６に説明される電圧の値は、例として意図されている。電圧は、本明細書において説明される機能を実行する任意の値または値の組み合わせであり得る。

【0103】

時間ｔ０において、ターゲットメモリセルおよび対応するアクセス線は、アイドル状態であり得、フローティングゲートは、「０」または「１」のいずれかの状態を記憶することができる。したがって、Ｖ_ＷＬ７０５、Ｖ_ＤＬ７１０、Ｖ_ＳＬ７１５、Ｖ_ＣＬ７２０、およびＶ_ＧＬ７２５は、すべてゼロ（０）ボルトにバイアスされ、Ｖ_ＦＧ７３０は、約２ボルトまたはゼロ（０）ボルトのいずれかの電圧を記憶することができる。

【0104】

時間ｔ１において、読み取り動作が実行され得る。Ｖ_ＷＬ７０５は、ターゲットメモリセルにおける読み取りトランジスタを活動化させるために、マイナス１（－１）ボルトの読み取り電圧にバイアスされ得る。Ｖ_ＤＬ７１０は、０．５ボルトなどの小さな正の電圧にバイアスされ得る。Ｖ_ＧＬ７２５は、接地メモリセルにおける読み取りトランジスタを活動化させるためにマイナス１（－１）ボルトに設定され得、それによって、図５を参照して説明されるように、ターゲットメモリセルに関連付けられたソース線を接地する。したがって、Ｖ_ＳＬ７１５は、読み取り動作中、ゼロ（０）ボルトのままであり得る。

【0105】

ターゲットメモリセルの読み取りトランジスタは、（ゼロ（０）ボルトにバイアスされた）ソース線を、（０．５ボルトにバイアスされた）ディジット線と結合するように活動化されるので、電流は、読み取りトランジスタを通って、ディジット線からソースに流れ得る。読み取りトランジスタを流れることができる電流の量は、フローティングゲートの電圧Ｖ_ＦＧ７３０によって影響を受ける可能性がある。読み取り動作の開始時におけるＶ_ＦＧ７３０が（論理状態「１」を表す）約２ボルトである場合、読み取り動作の開始時におけるＶ_ＦＧ７３０が（論理状態「０」を表す）ゼロ（０）ボルトである場合よりも多くの電流が流れる可能性がある。前者の場合、Ｖ_ＦＧ７３０は、読み取り動作中にわずかに減少する可能性がある。Ｖ_ＣＬ７２０は、読み取り動作中、ゼロ（０）ボルトにおいて非活動化のままであり得る。

【0106】

図８は、本明細書に開示される例による、メモリデバイスのためのソース線構成をサポートするメモリデバイス８０５のブロック図８００を示す。メモリデバイス８０５は、例えば図１～図５を参照して説明されたメモリデバイスまたはメモリアレイの態様の例であり得る。メモリデバイス８０５は、コマンドモジュール８１０、結合モジュール８１５、バイアスモジュール８２０、トランジスタ活動化モジュール８２５、リフレッシュモジュール８３０、および決定モジュール８３５を含むことができる。これらのモジュールの各々は、直接的または間接的に、互いに（例えば、１つまたは複数のバスを介して）通信することができる。

【0107】

コマンドモジュール８１０は、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、第１のトランジスタのフローティングゲートに接続された第２のトランジスタとを含むメモリセルに対して書き込み動作を実行するコマンドを受信することができる。

【0108】

コマンドモジュール８１０は、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、第１のトランジスタのフローティングゲートに接続された第２のトランジスタとを含むメモリセルに対して読み取り動作を実行するコマンドを受信することができる。

【0109】

結合モジュール８１５は、コマンドの受信に基づいて、第１のトランジスタに接続されたソース線を、第２のトランジスタに接続されたディジット線と結合することができる。いくつかの例では、結合モジュール８１５は、ソース線をディジット線から分断することができる。

【0110】

バイアスモジュール８２０は、書き込み動作の一部として、ディジット線に第１の電圧を印加することができる。いくつかの例では、バイアスモジュール８２０は、メモリセルの第１のトランジスタと結合されたソース線を接地し得る。いくつかの例では、バイアスモジュール８２０は、読み取り動作の一部として、メモリセルの第２のトランジスタに接続されたディジット線に、第１の電圧を印加することができる。

【0111】

いくつかの例では、バイアスモジュール８２０は、コマンドの受信に基づいて、メモリセルに関連付けられたワード線、第１のトランジスタの制御ゲートおよび第２のトランジスタのゲートに接続されたワード線に、第４の電圧を印加することができる。

【0112】

いくつかの例では、バイアスモジュール８２０は、第１のトランジスタを活動化させることなく、第２のトランジスタを活動化させるために、ワード線に第４の電圧を印加することができる。

【0113】

いくつかの例では、バイアスモジュール８２０は、読み取り動作の一部として、第１のトランジスタを活動化させるために、第１のトランジスタの制御ゲートに接続されたワード線に第２の電圧を印加することができる。場合によっては、ワード線が第２のトランジスタのゲートに接続され、ワード線に第２の電圧を印加しても、第２のトランジスタを活動化させない場合がある。

【0114】

トランジスタ活動化モジュール８２５は、第１のトランジスタのフローティングゲートに第２の電圧を印加するために、第２のトランジスタを活動化させることができ、第２の電圧は、第１の電圧に基づく。

【0115】

いくつかの例では、トランジスタ活動化モジュール８２５は、第１のトランジスタのフローティングゲートに印加される第２の電圧に基づく論理状態を、第１のトランジスタに記憶させるために、第２のトランジスタを非活動化させ得る。いくつかの例では、コマンドモジュール８１０は、第２のトランジスタを非活動化させた後、メモリセルに対して読み取り動作を実行する第２のコマンドを受信することができる。いくつかの例では、リフレッシュモジュール８３０は、第２のトランジスタを非活動化させた後、第２のメモリセルをリフレッシュし得る。いくつかの例では、リフレッシュモジュール８３０は、第３のトランジスタの制御ゲートに第３の電圧を印加することによって、第２のメモリセルをリフレッシュし得る。場合によっては、メモリセルによって記憶された論理状態を決定した後に、第２のメモリセルのリフレッシュが生じる。

【0116】

いくつかの例では、トランジスタ活動化モジュール８２５は、第２のメモリセルにおける第３のトランジスタを活動化させることができ、第３のトランジスタは、ディジット線に接続された第１のノードと、ソース線に接続された第２のノードと、フローティングゲートとを有する。いくつかの例では、第３のトランジスタを活動化させることは、第３のトランジスタの制御ゲートに第３の電圧を印加することを含み、第３のトランジスタはフローティングゲートを有する。

【0117】

いくつかの例では、トランジスタ活動化モジュール８２５は、読み取り動作の一部として、ソース線を接地電圧と結合するために、第３のメモリセルにおける第４のトランジスタを活動化させることができる。

【0118】

いくつかの例では、トランジスタ活動化モジュール８２５は、第２のメモリセルにおける第３のトランジスタを活動化させることができ、第３のトランジスタは、ソース線に接続された第１のノードと、接地電圧に接続された第２のノードと、フローティングゲートとを有する。いくつかの例では、第３のトランジスタを活動化させることは、第３のトランジスタの制御ゲートに第２の電圧を印加することを含む。

【0119】

決定モジュール８３５は、ソース線が接地されている期間の少なくとも一部の間、ディジット線上の信号に基づいて、メモリセルによって記憶された論理状態を決定することができる。いくつかの例では、決定モジュール８３５は、ソース線が接地電圧と結合されている間に、メモリセルの第２の論理状態を決定することができる。いくつかの例では、決定モジュール８３５は、メモリセルによって記憶された論理状態が、第１のトランジスタを活動化させることに基づいていると決定することができ、ディジット線上の信号は、第１のトランジスタのフローティングゲートの電圧に基づく。

【0120】

いくつかの例では、第１のトランジスタのフローティングゲートによって記憶された状態を決定することは、ディジット線上の信号に関連付けられた電流を決定することを含む。

【0121】

図９は、本開示の態様による、メモリデバイスのためのソース線構成をサポートする１つまたは複数の方法９００を示すフローチャートを示す。方法９００の動作は、本明細書において説明されるように、メモリデバイスまたはその構成要素によって実施され得る。例えば、方法９００の動作は、図８を参照して説明されるようなメモリデバイスによって実行され得る。いくつかの例では、メモリデバイスは、説明された機能を実行するためにメモリデバイスの機能要素を制御するための一連の命令を実行することができる。追加または代替として、メモリデバイスは、専用ハードウェアを使用して、説明された機能の態様を実行することができる。

【0122】

９０５において、メモリデバイスは、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、第１のトランジスタのフローティングゲートに接続された第２のトランジスタとを含むメモリセルに対して書き込み動作を実行するコマンドを受信することができる。９０５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、９０５の動作の態様は、図８を参照して説明されるようなコマンドモジュールによって実行され得る。

【0123】

９１０において、メモリデバイスは、コマンドの受信に基づいて、第１のトランジスタに接続されたソース線を、第２のトランジスタに接続されたディジット線と結合することができる。９１０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、９１０の動作の態様は、図８を参照して説明されるような結合モジュールによって実行され得る。

【0124】

９１５において、メモリデバイスは、書き込み動作の一部として、ディジット線に第１の電圧を印加することができる。９１５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、９１５の動作の態様は、図８を参照して説明されるようなバイアスモジュールによって実行され得る。

【0125】

９２０において、メモリデバイスは、第２の電圧を第１のトランジスタのフローティングゲートに印加するために、第２のトランジスタを活動化させ得、第２の電圧は、第１の電圧に基づく。９２０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、９２０の動作の態様は、図８を参照して説明されるようなトランジスタ活動化モジュールによって実行され得る。

【0126】

９２５において、メモリデバイスは、第１のトランジスタのフローティングゲートに印加される第２の電圧に基づく論理状態を第１のトランジスタに記憶させるために、第２のトランジスタを非活動化させ得る。９２５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、９２５の動作の態様は、図８を参照して説明されるようなトランジスタ活動化モジュールによって実行され得る。

【0127】

いくつかの例では、本明細書において説明される装置は、方法９００などの１つまたは複数の方法を実行することができる。装置は、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、第１のトランジスタのフローティングゲートに接続された第２のトランジスタとを含むメモリセルに対して書き込み動作を実行するコマンドを受信し、コマンドの受信に基づいて、第１のトランジスタに接続されたソース線を、第２のトランジスタに接続されたディジット線と結合し、書き込み動作の一部として、ディジット線に第１の電圧を印加し、第１のトランジスタのフローティングゲートに、第１の電圧に基づく第２の電圧を印加するために、第２のトランジスタを活動化させ、第１のトランジスタに対して、第１のトランジスタのフローティングゲートに印加された第２の電圧に基づく論理状態を記憶させるために、第２のトランジスタを非活動化させるための特徴、手段、および命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的コンピュータ可読媒体）を含むことができる。

【0128】

本明細書で説明する方法９００および装置のいくつかの例では、ソース線をディジット線と結合することは、第２のメモリセルにおける第３のトランジスタを活動化させるための動作、特徴、手段、または命令を含むことができ、第３のトランジスタは、ディジット線に接続された第１のノードと、ソース線に接続された第２のノードと、フローティングゲートとを有する。

【0129】

本明細書で説明する方法９００および装置のいくつかの例では、第３のトランジスタを活動化させることは、第３のトランジスタの制御ゲートに第３の電圧を印加するための動作、特徴、手段、または命令を含むことができ、第３のトランジスタはフローティングゲートを有する。

【0130】

本明細書で説明する方法９００および装置のいくつかの例は、第２のトランジスタを非活動化させた後に第２のメモリセルをリフレッシュするための動作、特徴、手段、または命令をさらに含むことができる。

【0131】

本明細書で説明する方法９００および装置のいくつかの例は、コマンドの受信に基づいて、メモリセルに関連付けられたワード線に第４の電圧を印加するための動作、特徴、手段、または命令をさらに含むことができ、ワード線は、第１のトランジスタの制御ゲート、および第２のトランジスタのゲートに接続される。

【0132】

本明細書で説明する方法９００および装置のいくつかの例は、第４の電圧をワード線に印加するための動作、特徴、手段、または命令をさらに含むことができ、第１のトランジスタを活動化させることなく第２のトランジスタを活動化させる。

【0133】

本明細書で説明する方法９００および装置のいくつかの例は、第２のトランジスタを非活動化させた後、メモリセルに対して読み取り動作を実行する第２のコマンドを受信し、ディジット線からソース線を分断し、読み取り動作の一部として、ソース線を接地電圧と結合するために、第３のメモリセルにおける第４のトランジスタを活動化させ、ソース線が接地電圧と結合され得る間、メモリセルの第２の論理状態を決定するための動作、特徴、手段、または命令をさらに含むことができる。

【0134】

図１０は、本開示の態様による、メモリデバイスのためのソース線構成をサポートする１つまたは複数の方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書で説明されるように、メモリデバイスまたはその構成要素によって実施され得る。例えば、方法１０００の動作は、図８を参照して説明されるようなメモリデバイスによって実行され得る。いくつかの例では、メモリデバイスは、説明された機能を実行するためにメモリデバイスの機能要素を制御するための一連の命令を実行することができる。追加または代替として、メモリデバイスは、専用ハードウェアを使用して、説明された機能の態様を実行することができる。

【0135】

１００５において、メモリデバイスは、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、第１のトランジスタのフローティングゲートと結合された第２のトランジスタとを含むメモリセルに対して読み取り動作を実行するコマンドを受信することができる。１００５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、１００５の動作の態様は、図８を参照して説明されるようなコマンドモジュールによって実行され得る。

【0136】

１０１０において、メモリデバイスは、メモリセルの第１のトランジスタと結合されたソース線を接地し得る。１０１０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、１０１０の動作の態様は、図８を参照して説明されるようなバイアスモジュールによって実行され得る。

【0137】

１０１５において、メモリデバイスは、読み取り動作の一部として、メモリセルの第２のトランジスタに接続されたディジット線に、第１の電圧を印加することができる。１０１５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、１０１５の動作の態様は、図８を参照して説明されるようなバイアスモジュールによって実行され得る。

【0138】

１０２０において、メモリデバイスは、ソース線が接地されている期間の少なくとも一部の間、ディジット線上の信号に基づいて、メモリセルによって記憶された論理状態を決定することができる。１０２０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例では、１０２０の動作の態様は、図８を参照して説明されるような決定モジュールによって実行され得る。

【0139】

いくつかの例では、本明細書において説明される装置は、方法１０００などの１つまたは複数の方法を実行することができる。装置は、メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、第１のトランジスタのフローティングゲートに結合された第２のトランジスタとを含むメモリセルに対して読み取り動作を実行するコマンドを受信し、メモリセルの第１のトランジスタに結合されたソース線を接地し、読み取り動作の一部として、第１の電圧を、メモリセルの第２のトランジスタに接続されたディジット線に印加し、ソース線が接地されている期間の少なくとも一部の間、ディジット線上の信号に基づいて、メモリセルによって記憶された論理状態を決定するための特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的コンピュータ可読媒体）を含むことができる。

【0140】

本明細書で説明する方法１０００および装置のいくつかの例では、ソース線の接地は、第２のメモリセルにおける第３のトランジスタを活動化させるための動作、特徴、手段、または命令を含むことができ、第３のトランジスタは、ソース線に接続された第１のノードと、接地電圧に接続された第２のノードと、フローティングゲートとを有する。

【0141】

本明細書で説明する方法１０００および装置のいくつかの例では、第３のトランジスタを活動化させることは、第３のトランジスタの制御ゲートに、第２の電圧を印加するための動作、特徴、手段、または命令を含むことができる。

【0142】

本明細書で説明する方法１０００および装置のいくつかの例は、第３のトランジスタの制御ゲートに第３の電圧を印加することによって、第２のメモリセルをリフレッシュするための動作、特徴、手段、または命令をさらに含むことができる。

【0143】

本明細書で説明する方法１０００および装置のいくつかの例では、第２のメモリセルのリフレッシュは、メモリセルによって記憶された論理状態を決定した後に生じる。

【0144】

本明細書で説明する方法１０００および装置のいくつかの例は、読み取り動作の一部として、第１のトランジスタを活動化させるために、第１のトランジスタの制御ゲートに接続され得るワード線に、第２の電圧を印加するための動作、特徴、手段、または命令をさらに含むことができる。

【0145】

本明細書で説明する方法１０００および装置のいくつかの例は、メモリセルによって記憶された論理状態を決定するための動作、特徴、手段、または命令をさらに含むことができ、第１のトランジスタを活動化させることに基づき得、ディジット線上の信号は、第１のトランジスタのフローティングゲートの電圧に基づく。

【0146】

本明細書で説明する方法１０００および装置のいくつかの例では、ワード線を第２のトランジスタのゲートに接続することができ、ワード線に第２の電圧を印加することは、第２のトランジスタを活動化させない。

【0147】

本明細書で説明する方法１０００および装置のいくつかの例では、第１のトランジスタのフローティングゲートによって記憶された状態を決定することは、ディジット線上の信号に関連付けられた電流を決定するための動作、特徴、手段、または命令を含むことができる。

【0148】

上記で説明した方法は、可能な実施を説明するものであり、動作およびステップは再配置可能であるかまたは他の方法で改変可能であり、他の実施も可能であることに留意されたい。さらに、２つまたはそれ以上の方法の態様を組み合わせることも可能である。

【0149】

本明細書で説明する情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記説明全体を通じて参照可能な、データ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組み合わせによって表すことができる。いくつかの図面は、信号を単一の信号として示すことができるが、当業者であれば、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることを理解されよう。

【0150】

本明細書で使用するとき、「仮想接地」という用語は、およそゼロボルト（０Ｖ）の電圧で保持されるが、接地と直接結合されていない、電気回路のノードを指す。したがって仮想接地の電圧は、一時的に変動し、定常状態でおよそ０Ｖに戻ることができる。仮想接地は、演算増幅器およびレジスタからなる分圧器などの、様々な電子回路素子を使用して実施可能である。他の実施も可能である。「仮想接地している」または「仮想的に接地された」は、ほぼ０Ｖに接続されることを意味する。

【0151】

「電子通信」、「導電接触」、「接続された」、および「結合された」という用語は、構成要素間の信号の流れをサポートする構成要素間の関係を指すことができる。構成要素は、いつでも構成要素間の信号の流れをサポートすることができる構成要素間の任意の導電経路が存在する場合、互いに電子通信している（あるいは、導電接触または接続または結合している）ものと見なされる。任意の所与の時点で、互いに電子通信している（あるいは、導電接触または接続または結合している）構成要素間の導電経路は、接続された構成要素を含むデバイスの動作に基づいて、開回路または閉回路とすることができる。接続された構成要素間の導電経路は、構成要素間の直接導電経路とすることができるか、あるいは、接続された構成要素間の導電経路は、スイッチ、トランジスタ、または他の構成要素などの、中間構成要素を含むことができる、間接的導電経路とすることができる。場合によっては、接続された構成要素間の信号の流れは、例えば、スイッチまたはトランジスタなどの１つまたは複数の中間構成要素を使用して、一時的に中断することができる。

【0152】

「結合」という用語は、信号が現在、導電経路を介して構成要素間で通信することができない、構成要素間の開回路関係から、信号が導電経路を介して構成要素間で通信することができる、構成要素間の閉回路関係へと、移動する状態を指す。コントローラなどの構成要素が他の構成要素をまとめて結合するとき、構成要素は、以前には信号が流れることができなかった導電経路を介して、信号が他の構成要素間を流れるようにすることができる変更を開始する。

【0153】

「絶縁された」という用語は、信号が現在、構成要素間を流れることができない、構成要素間の関係を指す。構成要素間に開回路が存在する場合、構成要素は互いに絶縁される。例えば、構成要素間に位置決めされたスイッチによって分離される２つの構成要素は、スイッチが開のとき、互いに絶縁される。コントローラが２つの構成要素を互いに絶縁するとき、コントローラは、以前は信号を流すことができた導電経路を使用して信号が構成要素間を流れないようにする変更に影響を与える。

【0154】

本明細書で使用されるとき、「実質的に」という用語は、修正される特徴（例えば、実質的にという用語によって修正される動詞または形容詞）が必ずしも絶対的ではないが、特徴の利点を達成するのに十分に近いことを意味する。

【0155】

本明細書で説明するメモリアレイを含むデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの、半導体基板上に形成可能である。場合によっては、基板は半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板とするか、あるいは、別の基板上の半導体材料のエピタキシャル層とすることができる。基板、または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むが限定されない様々な化学種を使用したドーピングを介して制御可能である。ドーピングは、基板の初期形成または成長の間に、イオン注入または任意の他のドーピング手段によって実行可能である。

【0156】

本明細書で説明するスイッチング構成要素またはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、およびゲートを含む３端末デバイスを備える。端末は、導電材料、例えば金属を介して、他の電子素子に接続可能である。ソースおよびドレインは導電性とすることができ、高濃度にドープされた、例えば縮退半導体領域を備えることができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ形（すなわち、多数のキャリアが電子である）の場合、ＦＥＴはｎ形ＦＥＴと呼ぶことができる。チャネルがｐ形（すなわち、多数のキャリアがホールである）の場合、ＦＥＴはｐ形ＦＥＴと呼ぶことができる。チャネルは絶縁ゲート酸化物によって覆うことができる。チャネルの導電性は、ゲートに電圧を印加することによって制御可能である。例えば、ｎ形ＦＥＴまたはｐ形ＦＥＴにそれぞれ正の電圧または負の電圧を印加すると、結果としてチャネルは導電性となることができる。トランジスタは、トランジスタの閾値電圧より大きいかまたは閾値電圧に等しい電圧がトランジスタゲートに印加されるとき、「オン」となるかまたは「活動化」されることになる。トランジスタは、トランジスタの閾値電圧より小さい電圧がトランジスタゲートに印加されるとき、「オフ」となるかまたは「非活動化」されることになる。

【0157】

本明細書で添付の図面に関連して述べる説明は、例示的構成を示すものであり、実施可能であるかまたは特許請求の範囲内であるすべての例を表すものではない。本明細書で使用される「例示的」という用語は、「例、インスタンス、または例示としての役割を果たす」ことを意味し、「好ましい」かまたは「他の例よりも有利である」ことは意味していない。詳細な説明は、説明する技法を理解するための特定の詳細を含む。しかしながらこれらの技法は、これらの特定の詳細なしに実施可能である。いくつかのインスタンスでは、説明する例の概念を不明瞭にするのを避けるために、周知の構造およびデバイスがブロック図の形で示される。

【0158】

添付の図面では、同様の構成要素または機構は同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、参照ラベルの後にダッシュと同様の構成要素の中で区別する第２のラベルとを付けることによって、区別することができる。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様の構成要素のうちの任意の１つに適用可能である。

【0159】

本明細書で説明する情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記説明全体を通じて参照可能な、データ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組み合わせによって表すことができる。

【0160】

本明細書における開示に関連して説明する様々な例示のブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラム可能論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、あるいは、本明細書で説明する機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行することができる。汎用プロセッサはマイクロプロセッサとすることができるが、代替として、プロセッサは任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることもできる。プロセッサは、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つまたは複数のマイクロプロセッサ、あるいは任意の他のこうした構成）としても実施可能である。

【0161】

本明細書で説明する機能は、ハードウェア、プロセッサによって実行可能なソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施可能である。プロセッサによって実行可能なソフトウェア内で実施される場合、機能は、コンピュータ可能媒体上の１つまたは複数の命令またはコードとして、記憶または伝送することができる。他の例および実施は、本開示および添付の特許請求の範囲の範囲内にある。例えば、ソフトウェアの性質に起因して、前述の機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのうちの任意の組み合わせによって実行されるソフトウェアを使用して実施可能である。機能を実施する機構は、機能の一部が異なる物理的位置で実施されるように分散されることを含み、様々な位置に物理的に配置することもできる。また、特許請求の範囲を含む本明細書で使用される場合、アイテムのリスト（例えば、「のうちの少なくとも１つ」または「１つまたは複数の」などの言い回しが前置きされるアイテムのリスト）で使用される「または」は、例えば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような、包括的リストを示す。また、本明細書で使用されるとき、「基づく」という語句は、条件の閉集合を言い表すものと解釈されるべきではない。例えば、「条件Ａに基づく」と説明される例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えれば、本明細書で使用されるとき、「基づく」という言い回しは、「少なくとも部分的に基づく」という言い回しと同じように解釈されるべきである。

【0162】

本明細書における説明は、当業者が本開示を作成または使用できるようにするために提供される。本開示に対する様々な修正は当業者にとって明らかであり、本明細書で定義される一般原理は、本開示の範囲を逸脱することなく他の変形に適用可能である。したがって本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示される原理および新規な特徴と一致する最も広い範囲が認められるものである。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【手続補正書】

【提出日】2021-10-15

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正の内容】

【0001】

［クロスリファレンス］
本特許出願は、２０１９年２月２２日に出願された「ＳＯＵＲＣＥ ＬＩＮＥ ＣＯＮＦＩＧＵＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」と題された、Ｆａｃｋｅｎｔｈａｌによる米国特許出願第１６／２８２，７４９号に対する優先権を主張する、２０２０年２月１１日に出願された「ＳＯＵＲＣＥ ＬＩＮＥ ＣＯＮＦＩＧＵＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」と題された、ＦａｃｋｅｎｔｈａｌによるＰＣＴ出願第ＰＣＴ／ＵＳ２０２０／０１７７３４号の優先権を主張し、その出願の各々は、本明細書の譲受人に割り当てられ、かつその出願の各々は、参照によりその全体が本明細書に明示的に組み込まれる。

【手続補正2】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、前記第１のトランジスタの前記フローティングゲートに接続された第２のトランジスタとを含む前記メモリセルに対して書き込み動作を実行するコマンドを受信すること、
前記コマンドの受信に少なくとも部分的に基づいて、前記第１のトランジスタに接続されたソース線を、前記第２のトランジスタに接続されたディジット線と結合すること、
前記書き込み動作の一部として、前記ディジット線に第１の電圧を印加すること、
前記第１のトランジスタの前記フローティングゲートに、前記第１の電圧に少なくとも部分的に基づく第２の電圧を印加するために、前記第２のトランジスタを活動化させること、および
前記第１のトランジスタの前記フローティングゲートに印加された前記第２の電圧に少なくとも部分的に基づく前記論理状態を前記第１のトランジスタに記憶させるために、前記第２のトランジスタを非活動化させること、
を含む、方法。

【請求項2】

前記ソース線を前記ディジット線と結合することは、
第２のメモリセルにおける第３のトランジスタを活動化させることを含み、前記第３のトランジスタは、前記ディジット線に接続された第１のノードと、前記ソース線に接続された第２のノードと、フローティングゲートとを有する、請求項１に記載の方法。

【請求項3】

前記第３のトランジスタを活動化させることは、前記第３のトランジスタの制御ゲートに第３の電圧を印加することを含み、前記第３のトランジスタはフローティングゲートを有する、請求項２に記載の方法。

【請求項4】

前記第２のトランジスタを非活動化させた後、前記第２のメモリセルをリフレッシュすることをさらに含む、請求項３に記載の方法。

【請求項5】

前記コマンドを受信することに少なくとも部分的に基づいて、前記メモリセルに関連付けられたワード線に第４の電圧を印加することをさらに含み、前記ワード線は、前記第１のトランジスタの制御ゲートに、および前記第２のトランジスタのゲートに接続される、請求項１に記載の方法。

【請求項6】

前記ワード線に前記第４の電圧を印加することは、前記第１のトランジスタを活動化させることなく前記第２のトランジスタを活動化させる、請求項５に記載の方法。

【請求項7】

前記第２のトランジスタを非活動化させた後、前記メモリセルに対して読み取り動作を実行する第２のコマンドを受信すること、
前記ディジット線から前記ソース線を分断すること、
前記読み取り動作の一部として、前記ソース線を接地電圧と結合するために、第３のメモリセルにおける第４のトランジスタを活動化させること、および
前記ソース線が前記接地電圧と結合される間、前記メモリセルの第２の論理状態を決定すること、
をさらに含む、請求項１に記載の方法。

【請求項8】

メモリセルの論理状態を記憶するためのフローティングゲートを有する第１のトランジスタと、前記第１のトランジスタの前記フローティングゲートに結合された第２のトランジスタとを含む前記メモリセルに対して読み取り動作を実行するコマンドを受信すること、
前記メモリセルの前記第１のトランジスタに結合されたソース線を接地すること、
前記読み取り動作の一部として、第１の電圧を、前記メモリセルの前記第２のトランジスタに接続されたディジット線に印加すること、および
前記ソース線が接地されている期間の少なくとも一部の間、前記ディジット線上の信号に少なくとも部分的に基づいて、前記メモリセルによって記憶された前記論理状態を決定すること、
を含む、方法。

【請求項9】

前記ソース線を接地することは、
第２のメモリセルにおける第３のトランジスタを活動化させることを含み、前記第３のトランジスタは、前記ソース線に接続された第１のノードと、接地電圧に接続された第２のノードと、フローティングゲートとを有する、請求項８に記載の方法。

【請求項10】

前記第３のトランジスタを活動化させることは、前記第３のトランジスタの制御ゲートに、第２の電圧を印加することを含む、請求項９に記載の方法。

【請求項11】

前記第３のトランジスタの前記制御ゲートに第３の電圧を印加することによって、前記第２のメモリセルをリフレッシュすることをさらに含む、請求項１０に記載の方法。

【請求項12】

前記第２のメモリセルの前記リフレッシュは、前記メモリセルによって記憶された前記論理状態を決定した後に生じる、請求項１１に記載の方法。

【請求項13】

前記読み取り動作の一部として、前記第１のトランジスタを活動化させるために、前記第１のトランジスタの制御ゲートに接続されたワード線に、第２の電圧を印加することをさらに含む、請求項８に記載の方法。

【請求項14】

前記メモリセルによって記憶された前記論理状態を決定することは、前記第１のトランジスタを活動化させることに少なくとも部分的に基づき、前記ディジット線上の前記信号は、前記第１のトランジスタの前記フローティングゲートの電圧に少なくとも部分的に基づく、請求項１３に記載の方法。

【請求項15】

前記ワード線は、前記第２のトランジスタのゲートに接続され、前記ワード線に前記第２の電圧を印加することは、前記第２のトランジスタを活動化させない、請求項１３に記載の方法。

【請求項16】

前記第１のトランジスタの前記フローティングゲートによって記憶された前記論理状態を決定することは、前記ディジット線上の前記信号に関連付けられた電流を決定することを含む、請求項８に記載の方法。

【請求項17】

メモリセルのアレイであって、前記メモリセルのアレイの各メモリセルは、制御ゲートおよびフローティングゲートを含む第１のトランジスタと、前記第１のトランジスタの前記フローティングゲートに接続された第２のトランジスタとを含み、各メモリセルは、前記第１のトランジスタおよび前記第２のトランジスタを使用して論理状態を記憶するように構成される、メモリセルのアレイと、
複数のワード線であって、各ワード線は、前記アレイの行のメモリセルの前記第１のトランジスタの制御ゲートおよび前記第２のトランジスタのゲートに接続される、複数のワード線と、
複数のディジット線であって、各ディジット線は、前記アレイの列のメモリセルの前記第１のトランジスタの第１のノードおよび前記第２のトランジスタの第２のノードに接続される、複数のディジット線と、
複数のソース線であって、各ソース線は、前記複数のディジット線のうちの１つのディジット線に対応し、前記１つのディジット線に接続されたそれぞれのメモリセルの前記第１のトランジスタの第２のノードに接続され、各ソース線は、前記１つのディジット線を使用して実行される動作に基づいてバイアスされるように構成される、複数のソース線と、
を含む、装置。

【請求項18】

前記メモリセルのアレイと結合されたメモリセルのクランプ行であって、前記メモリセルのクランプ行の各メモリセルは、フローティングゲートを含む第３のトランジスタと、前記第３のトランジスタの前記フローティングゲートに接続された第４のトランジスタとを含み、前記第３のトランジスタの各々の第１のノードは、前記複数のソース線のうちの対応するソース線に接続される、メモリセルのクランプ行と、
前記第３のトランジスタの各々の制御ゲートに接続され、書き込み動作である前記動作に基づいて、前記対応するソース線を、前記１つのディジット線の電圧にバイアスするように構成されたクランプ線と、
をさらに含む、請求項１７に記載の装置。

【請求項19】

前記第３のトランジスタの各々の第２のノードは、対応する前記１つのディジット線に接続される、請求項１８に記載の装置。

【請求項20】

前記クランプ線は、前記対応するソース線を前記１つのディジット線と結合するために、前記第３のトランジスタの前記各々を活動化することによって、前記対応するソース線を、前記１つのディジット線の前記電圧にバイアスするように構成される、請求項１８に記載の装置。

【請求項21】

前記第４のトランジスタの各々の第３のノードは、対応する前記１つのディジット線に接続され、前記第４のトランジスタの各々のゲートは、前記クランプ線に接続される、請求項１８に記載の装置。

【請求項22】

前記メモリセルのアレイと結合されたメモリセルの接地行であって、前記メモリセルの接地行の各メモリセルは、フローティングゲートを含む第５のトランジスタと、前記第５のトランジスタの前記フローティングゲートと結合された第６のトランジスタとを含み、前記第５のトランジスタの各々の第１のノードは、前記複数のソース線のうちの対応するソース線に接続される、メモリセルの接地行と、
前記第５のトランジスタの各々の制御ゲートに接続され、読み取り動作である前記動作に基づいて、前記対応するソース線を接地電圧にバイアスするように構成された接地線と、
をさらに含む、請求項１７に記載の装置。

【請求項23】

前記第５のトランジスタの各々の第２のノードは、前記接地電圧に接続される、請求項２２に記載の装置。

【請求項24】

前記接地線は、前記対応するソース線を前記接地電圧と結合するために、前記第５のトランジスタの前記各々を活動化することによって、前記対応するソース線を、前記接地電圧にバイアスするように構成される、請求項２２に記載の装置。

【請求項25】

各メモリセルの前記第１のトランジスタは、ｐ型トランジスタであり、各メモリセルの前記第２のトランジスタは、ｎ型トランジスタである、請求項１７に記載の装置。

【国際調査報告】