特表 2022-520914 メモリ組込み自己テストコントローラを用いる読み出し専用メモリのテスト

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-04-04

(54)【発明の名称】メモリ組込み自己テストコントローラを用いる読み出し専用メモリのテスト

(51)【国際特許分類】

   G06F 11/36 20060101AFI20220328BHJP

【ＦＩ】

G06F11/36 188

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021523596

(86)(22)【出願日】2019-10-29

(85)【翻訳文提出日】2021-06-25

(86)【国際出願番号】 US2019058619

(87)【国際公開番号】W WO2020092406

(87)【国際公開日】2020-05-07

(31)【優先権主張番号】16/271,660

(32)【優先日】2019-02-08

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/785,953

(32)【優先日】2018-12-28

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/751,873

(32)【優先日】2018-10-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】プラカシュ ナラヤナン

(72)【発明者】

【氏名】ニキタ ナレシュ

(72)【発明者】

【氏名】プラシユシャ テジャ イヌガンティ

(72)【発明者】

【氏名】ラケシュ チャンナバサッパ ヤラドゥヤシナハリ

(72)【発明者】

【氏名】アラヴィンダ アチャリャ

(72)【発明者】

【氏名】ジャスビル シンハ

(72)【発明者】

【氏名】ナヴィーン アンバラメティル ナラヤナン

【テーマコード（参考）】

5B042

【Ｆターム（参考）】

5B042GA33

5B042GB08

5B042HH49

5B042JJ36

(57)【要約】

システムが、揮発性ストレージデバイス（１０６）、読み出し専用メモリ（ＲＯＭ、１０４）、メモリ組込み自己テスト（ＢＩＳＴ）コントローラ（１１０）、及び中央処理装置（ＣＰＵ、１０２）を含む。ＣＰＵ（１０２）は、リセット事象が生じると、ＲＯＭ（１０４）からの第１の命令を実行して、ＣＰＵ（１０２）にＲＯＭ（１０４）内の或る範囲のアドレスから揮発性ストレージデバイス（１０６）に命令をコピーさせる。また、ＣＰＵ（１０２）は、ＲＯＭ（１０４）からの第２の命令を実行してプログラムカウンタを変更する。ＣＰＵ（１０２）は更に、プログラムカウンタを用いて、揮発性ストレージデバイス（１０６）からの命令を実行する。ＣＰＵ（１０２）は、揮発性ストレージデバイス（１０６）から命令を実行するとき、ＲＯＭ（１０４）にテストモードに入らせ、メモリＢＩＳＴコントローラ（１１０）をＲＯＭ（１０４）をテストするように構成させる。

【特許請求の範囲】

【請求項1】

システムであって、
揮発性ストレージデバイス、
読み出し専用メモリ（ＲＯＭ）、
メモリ組込み自己テスト（ＢＩＳＴ）コントローラ、及び
中央処理装置（ＣＰＵ）、
を含み、
初期化事象が生じた際、前記ＣＰＵが、
前記ＲＯＭからの第１の命令を実行して、前記ＣＰＵに、前記ＲＯＭにおける或る範囲のアドレスからの複数の命令を前記揮発性ストレージデバイスにコピーさせ、
前記ＲＯＭからの第２の命令を実行してプログラムカウンタを変更し、
前記プログラムカウンタを用いて前記揮発性ストレージデバイスからの前記複数の命令を実行し、前記複数の命令を前記ＣＰＵが複数の命令を実行する際、前記ＣＰＵが、前記ＲＯＭをテストモードに入らせ、前記メモリＢＩＳＴコントローラが前記ＲＯＭをテストするように構成されるようにする、
システム。

【請求項2】

請求項１に記載のシステムであって、
前記ＲＯＭが、前記ＣＰＵに結合される第１のポートと、前記メモリＢＩＳＴコントローラに結合される第２のポートとを有し、
前記ＣＰＵが前記ＲＯＭを前記テストモードに入らせるとき、前記ＲＯＭが、前記第１のポートをディセーブルし、前記第２のポートをイネーブルする、
システム。

【請求項3】

請求項１に記載のシステムであって、前記ＣＰＵが更に、前記複数の命令を実行するとき、前記ＲＯＭに前記テストモードから出るようにさせる、システム。

【請求項4】

請求項３に記載のシステムであって、前記ＣＰＵが、前記複数の命令を実行するとき、前記メモリＢＩＳＴコントローラが前記ＲＯＭの前記テストを完了する際に、前記ＲＯＭに前記テストモードから出るようにさせる、システム。

【請求項5】

請求項３に記載のシステムであって、前記ＲＯＭに前記テストモードから出るようにさせる際、前記ＲＯＭの第１のポートがイネーブルされ、前記ＲＯＭの第２のポートがディセーブルされる、システム。

【請求項6】

請求項１に記載のシステムであって、前記ＣＰＵが更に、前記複数の命令を実行するとき、前記ＣＰＵに、前記ＲＯＭにおけるアドレスに対応する新しい値に前記プログラムカウンタを再び変更させるようにする、システム。

【請求項7】

請求項６に記載のシステムであって、前記プログラムカウンタの前記新しい値が、前記第１の複数の命令のアドレスの前記範囲に続くＲＯＭアドレスに対応する、システム。

【請求項8】

請求項７に記載のシステムであって、前記ＣＰＵが、前記ＲＯＭからの第２の命令を実行して、前記ＲＯＭが前記メモリＢＩＳＴコントローラによるテストに合格したか否かを前記ＣＰＵに判定させる、システム。

【請求項9】

命令を格納する非一時的ストレージデバイスであって、中央処理装置（ＣＰＵ）によって実行されるとき、前記ＣＰＵに、
前記非一時的ストレージデバイス内の或る範囲のアドレスからの複数の命令を揮発性ストレージデバイスにコピーさせ、
前記非一時ストレージデバイスからの第１の命令を実行させて、前記揮発性ストレージデバイスにおけるアドレスに対応するようにプログラムカウンタを変更し、
前記非一時的ストレージデバイスからの第２の命令を実行させて、前記非一時的ストレージデバイスが第２のデバイスによって実施されるテストに合格したかどうかを検査するようにする、
非一時的ストレージデバイス。

【請求項10】

請求項９に記載の非一時的ストレージデバイスであって、前記第２のデバイスが組込み自己テストコントローラを含む、非一時的ストレージデバイス。

【請求項11】

請求項９に記載の非一時的ストレージデバイスであって、前記揮発性ストレージデバイスにコピーされる前記複数の命令が、前記非一時的ストレージデバイスに、前記ＣＰＵに結合されるポートをディセーブルさせ、前記非一時的ストレージデバイスに、前記第２デバイスに結合されるポートをイネーブルさせる命令を含む、非一時的ストレージデバイス。

【請求項12】

請求項９に記載の非一時的ストレージデバイスであって、前記揮発性ストレージデバイスにコピーされる前記複数の命令が、前記第２のデバイスが前記非一時的ストレージデバイスをテストするように構成されるようにするための命令を含む、非一時的ストレージデバイス。

【請求項13】

請求項９に記載の非一時的ストレージデバイスであって、前記揮発性ストレージデバイスにコピーされる前記複数の命令が、前記ＣＰＵに、前記第２のデバイスが前記非一時的ストレージデバイスの前記テストを完了するのを待機させる命令を含む、非一時的ストレージデバイス。

【請求項14】

請求項９に記載の非一時的ストレージデバイスであって、前記揮発性ストレージデバイスにコピーされる前記複数の命令が、前記非一時的ストレージデバイスに、前記ＣＰＵに結合された前記ポートイネーブルさせ、前記第２のデバイスに結合された前記ポートをディセーブルさせるための命令を含む、非一時的ストレージデバイス。

【請求項15】

請求項９に記載の非一時的ストレージデバイスであって、前記揮発性ストレージデバイスにコピーされる前記複数の命令が、前記複数の命令に続く前記ＲＯＭにおけるアドレスに対応するように前記プログラムカウンタを変更するための命令を含む、非一時的ストレージデバイス。

【請求項16】

方法であって、
読み出し専用メモリ（ＲＯＭ）内の或る範囲のアドレスから揮発性ストレージデバイスに複数の命令をコピーすること、
前記複数の命令の先頭の前記揮発性ストレージデバイス内のアドレスに対応するようにプログラムカウンタの値を変更すること、
前記揮発性ストレージデバイスからの前記複数の命令を実行することであって、前記複数の命令が、前記ＲＯＭ内の前記複数の命令の終わりに続く前記ＲＯＭ内のアドレスに対応するように前記プログラムカウンタの値を変更するための命令を含む、前記複数の命令を実行すること、及び
前記ＲＯＭ内の或る命令を実行して、前記ＲＯＭがテストに合格したかどうかを判定すること、
を含む、方法。

【請求項17】

請求項１６に記載の方法であって、前記ＲＯＭの前記テストをメモリ組込み自己テストコントローラによって実施することを更に含む、方法。

【請求項18】

請求項１６に記載の方法であって、前記揮発性ストレージデバイスからの前記複数の命令を実行することが、
中央処理装置に結合される前記ＲＯＭの第１のポートをディセーブルすること、及び
メモリ組込み自己テストコントローラに結合される前記ＲＯＭの第２のポートをイネーブルすること、
を含む、方法。

【請求項19】

請求項１８に記載の方法であって、前記ＲＯＭの前記テストが完了すると、前記ＲＯＭの前記第１のポートをイネーブルし、前記第２のポートをディセーブルすることを更に含む、方法。

【請求項20】

請求項１６に記載の方法であって、前記揮発性ストレージデバイスからの前記複数の命令を実行することが、前記ＲＯＭをテストするためにメモリ組込み自己テストコントローラ上で待機することを含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

電子機器システムの多くは、メモリからのコードを実行するマイクロプロセッサを含む。このようなシステムには大抵、読み出し専用メモリ（ＲＯＭ）及びランダムアクセスメモリ（ＲＡＭ）が含まれる。こういったシステムのためのブートプロセスの間に実行されるコードを格納するために、「ブート」ＲＯＭがシステムに含まれ得る。多くのシステムは、ブートプロセスの間、及び／又は、ブートプロセスが完了した後のアイドル時間の間、ＲＡＭ及びＲＯＭをテストして、そういったメモリが構造的に損なわれていないか、また、格納されたデータに信頼性があるかを確認する。

【発明の概要】

【0002】

一例において、或るシステムが、揮発性ストレージデバイス、読み出し専用メモリ（ＲＯＭ）、メモリ組込み自己テストコントローラ（ＢＩＳＴ）、及び中央処理装置（ＣＰＵ）を含む。ＣＰＵは、リセット事象が生じると、ＲＯＭからの第１の命令を実行して、ＣＰＵに、ＲＯＭにおける或る範囲のアドレスから揮発性ストレージデバイスに複数の命令をコピーさせる。また、ＣＰＵは、ＲＯＭからの第２の命令を実行してプログラムカウンタを変更する。ＣＰＵは更に、プログラムカウンタを用いて、揮発性ストレージデバイスからの複数の命令を実行する。ＣＰＵは、揮発性ストレージデバイスからの複数の命令を実行する際、ＲＯＭをテストモードに入らせ、また、メモリＢＩＳＴコントローラが、ＲＯＭをテストするように構成されるようにする。

【0003】

別の例において、或る方法が、読み出し専用メモリ（ＲＯＭ）内の或る範囲のアドレスから揮発性ストレージデバイスに複数の命令をコピーすること、及び、複数の命令の先頭にある揮発性ストレージデバイス内のアドレスに対応するようにプログラムカウンタの値を変更することを含む。この方法は更に、揮発性ストレージデバイスからの複数の命令を実行することを含む。こういった命令には、ＲＯＭ内の複数の命令の終わりに続くＲＯＭ内のアドレスに対応するようにプログラムカウンタの値を変更させるための命令が含まれる。また、この方法は、ＲＯＭ内の命令を実行して、ＲＯＭがテストに合格したかどうかを判定する。

【図面の簡単な説明】

【0004】

【図1】ＲＯＭをテストするための例示のシステムを図示する。

【0005】

【図2】メモリ組込み自己テストテスト（ＭＢＩＳＴ）コントローラによるＲＯＭのテストを開始するため、ＲＡＭからの実行のための、ＲＯＭからＲＡＭへのコードのコピーを図示する。

【0006】

【図3】ＭＢＩＳＴコントローラを用いてＲＯＭをテストするためのタイムラインを図示する。

【0007】

【図4】ＲＯＭをテストするためのシステムの別の例を示す。

【0008】

【図5】ＲＯＭをテストするための方法のフローチャートである。

【発明を実施するための形態】

【0009】

上述のように、ＲＯＭの内容はブートプロセスの間に検証される。ＲＯＭの内容を検証するために、巡回冗長検査（ＣＲＣ）手法がよく用いられる。ＣＲＣ手法は時間がかかり、幾つかの応用例には厳しいタイミング要件がある場合がある。例えば、ＲＯＭを含む回路が含まれ得るオートモーティブ用途では、特にＲＯＭが安全上重要な回路の一部であるとき、ＲＯＭの内容が比較的最小限の時間ウィンドウ内で検証される必要がある。例えば、運転手が自動車を始動する度に、自動車内の一つ又は複数のＲＯＭの内容が検証される必要がある場合がある。しかしながら、運転手は、自動車を始動した直後に自動車を駆動し、自動車を安全に動作させ得ることを期待している。

【0010】

本明細書において記載する実施例は、ＲＯＭの内容を迅速に検証するための回路アーキテクチャを提供する。こういったアーキテクチャは、システムのＲＡＭとＲＯＭの両方をテストするメモリ組込み自己テストコントローラ（ＭＢＩＳＴ）を含む。ブートプロセス間の初期段階で、中央処理装置（ＣＰＵ）は、ＣＰＵに、或る命令をＲＯＭからＲＡＭ（又は他のタイプの揮発性ストレージデバイス）にコピーさせる、ＲＯＭからの命令を実行する。その後、ＣＰＵは、ＲＡＭからのそれらの特定の命令の実行を続行する。ＲＡＭからの実行されたコピーされた命令は、ＣＰＵにＲＯＭをテストモードに遷移させ、ＣＰＵに、ＲＯＭをテストするようにＭＢＩＳＴコントローラに指示させる。ＲＯＭテストの役割をＭＢＩＳＴコントローラにオフロードすることで、ＣＰＵは、他の有用なブート及び初期化機能を実施するために利用可能となり、そのため、ブートプロセスが迅速化され得る。また、システムによっては、ＲＯＭのＣＰＵによる連続的読み出しアクセスが不可能な場合があり、連続的読み出しが可能な場合に比べてＲＯＭのテストが遅くなる。また、ＲＯＭをテストするためにＣＲＣプロセスが用いられた場合、ＣＰＵの演算論理ユニット（ＡＬＵ）及びレジスタを用いる演算サイクルは、テストされる各ＲＯＭ位置毎に１０～１５サイクルを含み得る。本明細書に記載されるアーキテクチャは、ＲＯＭをより効率的かつ高速にテストする。本明細書に記載される実施例は、ＲＯＭのテストを支援するためのＲＡＭの使用に関連するが、他のタイプの揮発性ストレージデバイスをＲＡＭ（例えば、レジスタ）の代わりに用いることもできる。

【0011】

図１は、ＣＰＵ１０２、ＲＯＭ１０４、ＲＡＭ１０６、ＭＢＩＳＴコントローラ１１０を含むシステム１００の例を示す。一実装において、システム１００は、図１に示される構成要素が一般的な半導体ダイ上に製造された、システムオンチップ（ＳｏＣ）を含む。ＲＯＭ１０４は、非一時的ストレージデバイスである。この例では一つのＣＰＵ１０２が示されているが、他の例において複数のＣＰＵが含まれていてもよい。この例では、ＣＰＵ１０２は、アドレス及びデータバス（ＢＵＳ１）を介してＲＯＭ１０４にアクセスすることができ、ＣＰＵ１０２は、異なるアドレス及びデータバス（ＢＵＳ２）を介してＲＡＭ１０６にアクセスすることができる。ＣＰＵ１０２は、プログラムカウンタ（ＰＣ）１０３に対応するメモリ位置に位置するコードを実行する。ＰＣ１０３の値は、そこから命令をフェッチするためのＲＡＭ１０６又はＲＯＭ１０４内のアドレスであるか、又は、メモリアドレスを導出するために用いられる値（例えば、メモリアドレスを生成するためにオフセットに付加される値）である。同様に、ＭＢＩＳＴコントローラ１１０は、それぞれ、アドレス及びデータバスＢＵＳ３及びＢＵＳ４を介してＲＯＭ１０４及びＲＡＭ１０６に通信可能に結合される。

【0012】

実行可能命令（「コード」とも称する）が、ＲＯＭ１０４に格納され、ＣＰＵ１０２による実行のためにＲＯＭ１０４から検索され得る。こういったコードは、システム１００のリセット（例えば、ハードリセット又はソフトリセット）の際に実行されるブートコードを含み得る。ブートコードは、ＣＰＵ１０２に、例えば、種々のレジスタを構成すること、システムに存在するインタフェースをテストすることなど、種々の初期化機能を実施させ得る。ＲＡＭ１０６は、ランタイムの間用いられるデータ又はコードの一時的なストレージのためのスクラッチパッドストレージとして用いることができる。ＲＯＭ１０４からのコードは、ＲＡＭ１０６からの実行のためにＲＡＭ１０６に転送され得る。

【0013】

ＲＡＭ１０６は、一つ又は複数のメモリデバイスを含み得、デュアルポートメモリデバイスである。一つのポート１０６ａを介して、ＣＰＵ１０２がＲＡＭ１０６にアクセスすることができる。別のポート１０６ｂを介して、ＭＢＩＳＴコントローラ１１０がＲＡＭ１０６にアクセスすることができる。ＲＡＭ ＴＥＳＴ ＭＯＤＥ信号１１５が第１の論理状態にアサートされ得、ＲＡＭ１０６を、ＣＰＵ１０２がＲＡＭ１０６を用いることのできる第１の実行モード（「ランタイム実行モード」と称する）にし、又は、ＲＡＭ ＴＥＳＴ ＭＯＤＥ信号１１５は第２の論理状態にアサートされ得、ＲＡＭ１０６を、ＭＢＩＳＴコントローラ１１０がＲＡＭ１０６にアクセスすることのできる第２のモード（「テストモード」と称する）にする。ランタイム実行モードでは、ポート１０６ａがクティブであり（そしてポート１０６ｂがイナクティブであり）、ＣＰＵ１０２に、ＢＵＳ２を介してＲＡＭ１０６にアクセスさせ得る。テストモードでは、ポート１０６ｂがアクティブであり（そしてポート１０６ａがイナクティブであり）、ＭＢＩＳＴコントローラ１１０を、ＢＵＳ４を介してＲＡＭにアクセスさせ得る。テストモードにある間、ＭＢＩＳＴコントローラ１１０はＲＡＭ１０６をテストすることができる。例えば、ＢＵＳ４を介して、ＭＢＩＳＴコントローラ１１０は、あらかじめ定義されたビットパターンをＲＡＭ１０６に書き込むことができ、その後、ＲＡＭを読み出して、読み出したデータがＲＡＭに書き込まれたものと一致することを確認することができる。一例では、ＣＰＵ１０２は、ＭＢＩＳＴコントローラ１１０に一つ又は複数の制御レジスタを書き込んで、ＭＢＩＳＴコントローラ１１０をトリガして、ＲＡＭ１０６のテストを開始する。

【0014】

ＲＯＭ１０４もデュアルポートメモリデバイスであり、ポート１０４ａ及び１０４ｂを含む。ポート１０４ａはＣＰＵ１０２に結合され、ポート１０４ｂはメモリＢＩＳＴコントローラ１１０に結合される。ＲＡＭ１０６と同様に、ＲＯＭ ＴＥＳＴ ＭＯＤＥ １１１が、メモリＢＩＳＴコントローラ１１０によって第１の論理状態にアサートされ得、ＲＯＭ１０４を、ＣＰＵ１０２がＲＯＭ１０４にアクセス（例えば、コードをフェッチ）できる「ランタイム」実行モードとし、又は、第２の論理状態において、ＲＯＭ１０４を、メモリＢＩＳＴコントローラ１１０がＲＯＭにアクセスできる「テストモード」にする。ランタイム実行モードでは、ポート１０４ａがアクティブであり（そしてポート１０４ｂがイナクティブであり）、ＣＰＵ１０２がＢＵＳ１を介してＲＯＭ１０４にアクセスできる。テストモードでは、ポート１０４ｂがアクティブであり（そしてポート１０４ａがイナクティブであり）、ＢＵＳ３を介してＲＯＭ１０４にアクセスできる。

【0015】

ＲＯＭ１０４をテストするために、図２に記載される例示の手順が実施され得る。図２を参照すると、ＲＯＭ１０４及びＲＡＭ１０６の少なくとも一部の内容が示されている。ＲＯＭ１０４は、実行可能コード２０２、２０４、２０６、２０８、２１０、及び２１２を含む。コード２０２及び２１２は、システムのブートを支援するとともに、ランタイムの間のシステムを動作させる支援する（例えば、より上位レベルのアプリケーションに代わって下位レベルのハードウェア構成要素へのアクセスを提供する）ための機能ＲＯＭコードを含む。ブートプロセスの間、ＣＰＵ１０２は、例えばＲＯＭ＿ＡＤＤＲ＿０において、機能ＲＯＭコード２０２の実行を開始する。すなわち、プログラムカウンタ１０３にＲＯＭ＿ＡＤＤＲ＿０に対応する値がロードされ、ＣＰＵ１０２はＲＯＭ内のそのアドレスにおける命令の実行を開始する。ＰＣ１０３は、ＲＯＭ１０４からフェッチされた各コード命令（又は命令のグループ）に対して増分される。

【0016】

ＰＣ１０３は、最終的にはＲＯＭ１０４内のコード２０４の位置に対応する値となる。コード２０４は命令を含み、この命令は、ＣＰＵ１０２に、破線によって示されるように、ＲＯＭ＿ＡＤＤＲ＿ｂとＲＯＭ＿ＡＤＤＲ＿ｃとの間のアドレスからのＲＯＭコード２０８を、ＲＡＭ＿ＡＤＤＲ＿ｘとＲＡＭ＿ＡＤＤＲ＿ｙとの間のＲＡＭアドレスにコピーさせる。ＲＡＭ１０６のうち、ＲＯＭコード２０８を受信するために用いられる部分は、そうでなければ用いられなかったＲＡＭの部分２２０である。ＲＡＭ１０６に受信されたＲＯＭコード２０８は、図２ではＲＡＭコード２２２として示されている。

【0017】

ＲＯＭコード２０８がＲＡＭ１０６にコピーされると、ＰＣはＲＯＭ＿ＡＤＤＲ＿ａに再び増分される。その位置のコードが、ＣＰＵ１０２を、ＲＡＭアドレスＲＡＭ＿ＡＤＤＲ＿ｘ（ＲＯＭ１０４からのコード２０８を含むＲＡＭコード２２２の開始アドレス）に対応する値にＰＣ１０３を変更させる。ＣＰＵ１０２はその後、ＲＯＭコード２０８の命令を実行するが、ＲＡＭ（コード２２２）からのそれらの命令のコピーを実行する。命令には、命令２０８ａ～２０８ｄが含まれる。命令２０８ａは、ＣＰＵ１０２に、ＲＯＭ１０４をテストモード用に構成させる。一例では、テストモード用にＲＯＭ１０４を構成することは、メモリＢＩＳＴコントローラ１１０が、ＲＯＭ１０４をそのポート１０４ｂがイネーブルされる（及びポート１０４ａがディスエーブルされる）テストモードに入らせる論理状態にＲＯＭ ＴＥＳＴ ＭＯＤＥ信号１１１（図１）をアサートすることを含む。その後、命令２０８ｂが実行されて、ＣＰＵ１０２に、ＲＯＭ１０４をテストするようにＭＢＩＳＴコントローラ１１０を構成させる。一例では、ＣＰＵ１０２は、ＭＢＩＳＴコントローラ１１０に一つ又は複数の制御レジスタを書き込んで、ＭＢＩＳＴコントローラ１１０をトリガして、ＲＯＭ１０４のテストを開始する。任意の適切な不揮発性メモリテストプロセスを用いて、ＲＯＭ１０４をテストすることもできる。

【0018】

次いで、ＣＰＵ１０２は命令２０８ｃを実行して、ＭＢＩＳＴコントローラ１１０がＲＯＭ１０４のテストを完了するのを待機するように、ＣＰＵ１０２を休止状態にさせる。ＭＢＩＳＴコントローラ１１０がそのＲＯＭテストプロセスを完了すると、ＭＢＩＳＴコントローラ１１０は、ＣＰＵ１０２に割り込みをアサートして、ＣＰＵにＲＯＭテストが完了したことを通知し得る。ＣＰＵ１０２は休止状態を出て、その後、命令２０８ｄを実行する。命令２０８ｄにより、ＣＰＵ１０２は、ＲＯＭ１０４がそのテストモードから出て、ランタイム実行モードに入るようにし、それにより、ＣＰＵ１０２がポート１０４ａを介してＲＯＭからの命令を再び検索し得るようにする。この動作は、ＭＢＩＳＴコントローラがＲＯＭ ＴＥＳＴ ＭＯＤＥ信号１１１の論理状態を、ポート１０４ａがイネーブルされポート１０４ｂがディスエーブルされるランタイム実行モードに対応する論理状態に変更することによって実装され得る。その後、ＲＡＭ１０６からの命令２０８ｅが実行され、命令２０８ｅにより、ＣＰＵは、以前にＲＡＭ１０６にコピーされていたコード２０８に続くＲＯＭアドレスであるＲＯＭ＿ＡＤＤＲ＿ｄに対応する値にＰＣ１０３を変更する。

【0019】

ＭＢＩＳＴコントローラ１１０は、ＲＯＭテストの結果を示す値を含むＲＯＭ状態レジスタ１１７を含む。一例では、ＲＯＭ状態レジスタは、合否表示を含む。新たに変更されたＰＣ１０３が、ＲＯＭ＿ＡＤＤＲ＿ｄに対応する値に戻ると、ＣＰＵ１０２は、ＲＡＭ１０６ではなくＲＯＭ１０４からの命令をフェッチする。そのため、命令２１０が、フェッチされ、ＣＰＵ１０２にＲＯＭテストの結果についてＭＢＩＳＴ状態レジスタ１１７を検査させる。また、命令２１０は、ＲＯＭ１０４がそのテストに合格した場合、コード実行を機能ＲＯＭコード２１２において継続させ得る。ＲＯＭ１０４がそのテストに合格しなかった場合、命令２１０はエラー応答を開始し得る。エラー応答の例には、例えば、ＣＰＵ１０２への割り込みの発生、エラー状態機械による出力信号のアサート等がある。

【0020】

図３は、ＲＯＭ１０４がどのようにテストされるかを図示するタイムラインの一例を提供する。ＲＡＭ１０６がＭＢＩＳＴコントローラ１１０によってテストされる前又は後（そのため、ＲＡＭ ＴＥＳＴ ＭＯＤＥ１１５が図３の例では論理「０」などの論理状態にある）、ＲＯＭ ＴＥＳＴ ＭＯＤＥ信号１１１はＲＯＭのランタイム実行モードに対応する論理状態（３０２に示すように図３では「０」）にあり、ＣＰＵ１０２が実行のためにＲＯＭ１０４からコードをフェッチすることが可能となる。３０６において、コード２０８がＣＰＵ１０２によってＲＯＭ１０４からＲＡＭ１０６にコピーされる。その後、ＲＯＭ ＴＥＳＴ ＭＯＤＥ信号１１１の論理状態は、ＲＯＭ１０４をテストモードにする状態（この例では論理「１」）に変更されて、ＭＢＩＳＴコントローラ１１０がテストのためにポート１０４ｂにアクセスすることを可能にする。コピーされたＲＯＭコード２０８（現在はＲＡＭ１０６内）は、ＲＡＭから実行される。コピーされたＲＯＭコード２０８は、例えば、ＲＯＭ１０４をテストするようにＭＢＩＳＴコントローラ１１０を構成して、ＣＰＵ１０２に上述のオペレーションを実施させる。３１３において、ＲＯＭ ＴＥＳＴ ＭＯＤＥ信号１１１は、以前の状態に戻るようにアサートされて、ＲＯＭ１０４がランタイム実行モードに戻され、そのため、３１２においてＣＰＵ１０２により実行されるＲＯＭ１０４からのコードのフェッチが継続し得る。

【0021】

図４は、上述したＲＯＭテストパラダイムを実装するシステム４００の例示のアーキテクチャである。例示のシステム４００は、ＣＰＵ４０２（これはＡＲＭコアを含み得る）、ブートＲＯＭ４０４、ＲＡＭ４０６、及びＭＢＩＳＴコントローラ４１０を含む。図４の例におけるシステム４００は、例えば、ダイレクトメモリアクセス（ＤＭＡ）コントローラ４１２、付加的なＲＯＭ４２８、及びハードウェアＣＲＣ４２０などの付加的な構成要素も含む。ＣＰＵ４０２、ＤＭＡ４１２、ＭＢＩＳＴコントローラ４１０、ハードウェアＣＲＣ４２０、ＲＯＭ４２８、及びＲＡＭ４０６は、バス４０５を介して共に結合される。一例では、バス４０５はアドバンストエクステンシブルインタフェース（ＡＸＩ）を含むが、他の実装における他の規格にも適応し得る。ブートＲＯＭ４０４（これは、図２に示すＲＯＭコードを含む）は、密結合メモリ（ＴＣＭ）インタフェース（ＩＴＣＭ及びＤＴＣＭ）を介してＣＰＵ４０２に結合される。ＭＢＩＳＴコントローラ４１０は、図示のように、それぞれ、インタフェース４１３、４２５、及び４２７を介して、ブートＲＯＭ４０４、ＲＯＭ４２８、ＲＡＭ４０６に結合される。ＣＰＵ１０２、及び図１のＲＯＭ１０４及びＲＡＭ１０６に対するＭＢＩＳＴコントローラ１１０によって実施されるオペレーションは、図４のＲＯＭ４０４及びＲＡＭ４０６に対して、ＣＰＵ４０２及びＭＢＩＳＴコントローラ４１０によって実施される。

【0022】

図５は、例示に従った方法のフローチャートを示す。オペレーションは、示される順で又は異なる順で実施され得る。また、こういったオペレーションは逐次的に行ってもよいし、二つ以上のオペレーションを同時に行ってもよい。

【0023】

５０２において、再設定事象が成される。システム１００、４００への電力がイネーブルされ得、或いは、ソフト又はハードリセット事象が成され得る。５０４において、ＣＰＵは、ＲＯＭ（例えば、ＲＯＭ１０４、ＲＯＭ４０４）からのコードの実行を開始する。ＲＯＭ命令の一つが、５０６において、ＣＰＵにＲＯＭのコードの一部をＲＡＭにコピーさせる。５０８で、コピーされたＲＯＭコードの先頭に対応するＲＡＭ内のアドレスに対応するようにＰＣが変更される。その後、ＣＰＵは、ＲＡＭからのコピーされたコードを実行し始め、その際、５１０において、ＲＯＭをテストモードに構成する。ＭＢＩＳＴコントローラ（例えば、ＭＢＩＳＴコントローラ１１０、４１０）は、ＣＰＵによって、５１２においてＲＯＭをテストするように構成され、その後、ＭＢＩＳＴコントローラがＲＯＭのテストを開始する（５１４）。

【0024】

５１６において、ＣＰＵは、ＭＢＩＳＴコントローラがＲＯＭテストを完了するまで待機する。ＲＯＭテストが完了すると、５１８において、ＲＯＭは、ＣＰＵがＲＯＭから命令をフェッチし続けることを可能にするために、ランタイム実行モードに戻るように構成される。ＰＣは、以前にコピーされたＲＯＭコードに続くＲＯＭ内のアドレスに変更される（５２０）。この方法は、５２２において、ＲＯＭがテストに合格したかどうかを判定することを含む。このオペレーションは、ＣＰＵがレジスタ内の値（例えば、合否フラグ）を読み出すことを含み得る。ＲＯＭがテストに合格した場合、この方法は、ブートプロセスが終了し、システムがランタイム環境に入る（例えば、一つ又は複数のランタイムアプリケーションが実行される）５２６で継続する。しかしながら、ＲＯＭがそのテストに合格しなかったと判定された場合、５２４において、上述のような適切な方式でＲＯＭエラーが処理される。

【0025】

本記載において、「結合する」という用語は、間接的又は直接的な有線又はワイヤレス接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的接続を介するもの、又は、他のデバイス及び接続を介した間接的接続を介するものであり得る。「～に基づく」という記載は、「～に少なくとも部分的に基づく」ことを意味する。従って、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数の他の要因の関数であり得る。

【0026】

本発明の特許請求の範囲内で、記載した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】