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特表2022-522048連想メモリバッファを備えた連想メモリシステムでの書き込み及びクエリ実行操作
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-04-13
(54)【発明の名称】連想メモリバッファを備えた連想メモリシステムでの書き込み及びクエリ実行操作
(51)【国際特許分類】
G11C 15/04 20060101AFI20220406BHJP
G06F 12/00 20060101ALI20220406BHJP
【ＦＩ】
G11C15/04 631D
G06F12/00 597Z
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021559962
(86)(22)【出願日】2020-04-01
(85)【翻訳文提出日】2021-11-26
(86)【国際出願番号】 US2020026108
(87)【国際公開番号】W WO2020210098
(87)【国際公開日】2020-10-15
(31)【優先権主張番号】16/382,511
(32)【優先日】2019-04-12
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】アケル アミーン ディー．
(72)【発明者】
【氏名】エイラート ショーン エス．
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AA12
(57)【要約】
装置（例えば、連想メモリシステム）は、コントローラ、コントローラに結合された第１の連想メモリ、及びコントローラに結合された第２の連想メモリを有し得る。コントローラは、第１の連想メモリに、データを第１の連想メモリに書き込ませ、第２の連想メモリに、データを第２の連想メモリに書き込ませ、第１の連想メモリがデータを第１の連想メモリに書き込み続ける間、第２の連想メモリに、第２の連想メモリに書き込まれたデータに対してクエリ実行させるように構成することができる。
【特許請求の範囲】
【請求項1】
コントローラと、前記コントローラに結合された第１の連想メモリと、
前記コントローラに結合された第２の連想メモリと、を備える装置であって、
前記コントローラは、
前記第１の連想メモリに、データを前記第１の連想メモリに書き込ませ、
前記第２の連想メモリに、前記データを前記第２の連想メモリに書き込ませ、
前記第１の連想メモリが前記データを前記第１の連想メモリに書き込み続ける間、前記第２の連想メモリに、前記第２の連想メモリに書き込まれた前記データに対してクエリ実行させるように構成される、前記装置。
【請求項2】
前記コントローラが、前記第１の連想メモリに、前記データを前記第１の連想メモリのメモリタイルに書き込ませ、
前記第２の連想メモリに、前記データを前記第２の連想メモリの領域に書き込ませ、
前記第１の連想メモリの前記メモリタイルの位置を、前記第２の連想メモリの前記領域の位置にマッピングするように構成される、請求項１に記載の装置。
【請求項3】
前記コントローラが、前記メモリタイルがデータでいっぱいであるとの判定に応えて、前記メモリタイルの前記位置の前記領域の前記位置への前記マッピングを無効化するように構成される、請求項２に記載の装置。
【請求項4】
前記コントローラが、前記メモリタイルがデータでいっぱいであるとの判定に応えて、前記第２の連想メモリに、前記データを前記領域から削除させるように構成される、請求項２に記載の装置。
【請求項5】
前記第２の連想メモリが、入力データを前記第２の連想メモリに書き込まれた前記データと比較することによって、前記第２の連想メモリに書き込まれた前記データに対してクエリ実行するように構成される、請求項１から４のいずれかに記載の装置。
【請求項6】
前記第１の連想メモリが、前記データを前記第１の連想メモリの抵抗可変メモリセルに書き込むように構成される不揮発性連想メモリであり、前記第２の連想メモリが、前記データを前記第２の連想メモリのスタティックランダムアクセスメモリセルに書き込むように構成される揮発性連想メモリである、請求項１から４のいずれか１項に記載の装置。
【請求項7】
前記コントローラが、前記第１の連想メモリ及び前記第２の連想メモリに、前記第２の連想メモリによる前記データの前記第２の連想メモリへの書き込みが終了するまで、前記データを前記第１の連想メモリ及び前記第２の連想メモリに同時に書き込ませるように構成される、請求項１から４のいずれか１項に記載の装置。
【請求項8】
前記コントローラが、前記データが前記第１の連想メモリに書き込まれている間、前記第１の連想メモリの前記データの位置を前記第２の連想メモリの前記データの位置にマッピングし、
前記第１の連想メモリが前記データの前記第１の連想メモリへの前記書き込みを完了したことに応えて、前記マッピングを無効化するように構成される、請求書１から４のいずれか１項に記載の装置。
【請求項9】
前記コントローラが、前記第１の連想メモリが前記データの前記第１の連想メモリへの前記書き込みを完了させたことに応えて、前記第２の連想メモリに、前記データを前記第２の連想メモリから削除させるように構成される、請求項１から４のいずれか１項に記載の装置。
【請求項10】
コントローラと、前記コントローラに結合されたメイン連想メモリと、
前記コントローラに結合されたバッファ連想メモリと、を備える装置であって、
前記コントローラは、前記バッファ連想メモリに、前記メイン連想メモリが前記メイン連想メモリの部分的にいっぱいであるメモリタイルに対してクエリ実行することに代わり、前記バッファ連想メモリに対してクエリ実行させるように構成される、前記装置。
【請求項11】
前記コントローラが、前記バッファ連想メモリに、前記メイン連想メモリが部分的にいっぱいであるメモリタイルに対してクエリ実行することに代わり前記バッファ連想メモリに対してクエリ実行させると同時に、前記メイン連想メモリに、前記データで完全にいっぱいである前記メイン連想メモリのメモリタイルに対してクエリ実行させるように構成される、請求項１０に記載の装置。
【請求項12】
前記コントローラが、前記メイン連想メモリに、前記部分的にいっぱいであるメモリタイルを書き込み可能にさせたことに応えて、前記部分的にいっぱいであるメモリタイルの全てのデータベクトルを、前記部分的にいっぱいであるメモリタイルから前記バッファ連想メモリにコピーさせるように構成される、請求項１０に記載の装置。
【請求項13】
前記部分的にいっぱいであるメモリタイルから前記バッファ連想メモリにコピーされた前記データベクトルは、第１のデータベクトルであり、前記コントローラが、
前記メイン連想メモリに、前記部分的にいっぱいであるメモリタイルを書き込み可能にさせたことに応えて、前記メイン連想メモリに、第２のデータベクトルを前記部分的にいっぱいであるメモリタイルの空き位置に書き込ませ、
前記メイン連想メモリが前記第２のデータベクトルを前記部分的にいっぱいであるメモリタイルに書き込んでいる間、前記バッファ連想メモリに、前記第２のデータベクトルを前記バッファ連想メモリに書き込ませ、
前記メイン連想メモリが前記第２のデータベクトルを前記部分的にいっぱいであるメモリタイルに書き込み続ける間、前記バッファ連想メモリに、前記バッファ連想メモリの前記第１のデータベクトル及び前記第２のデータベクトルに対してクエリ実行させるように構成される、請求項１２に記載の装置。
【請求項14】
前記コントローラが、前記メイン連想メモリの前記部分的にいっぱいであるメモリタイルの位置のアドレスを前記第１のデータベクトル及び前記第２のデータベクトルに対応する前記バッファ連想メモリのアドレス範囲にマッピングするエントリを備えるデータ構造を管理するように構成される、請求項１３に記載の装置。
【請求項15】
前記メイン連想メモリが、第２のベクトルを前記メイン連想メモリの空き位置に書き込み、
前記メイン連想メモリの第１のデータベクトルの位置を前記空き位置にマッピングすることによって、
前記メイン連想メモリの前記第１のデータベクトルを前記第２のデータベクトルに置き換えるように構成される、請求項１３に記載の装置。
【請求項16】
データベクトルを第１の連想メモリのメモリタイルに書き込むことと、前記データベクトルを前記メモリタイルに対応する第２の連想メモリの領域に書き込むことと、
前記メモリタイルの代わりに前記領域に対してクエリ実行することと、を含む、方法。
【請求項17】
前記データベクトルを前記メモリタイルにかつ前記領域に書き込むことが、前記データベクトルの前記領域への書き込みが完了するまで前記データベクトルを前記メモリタイルにかつ前記領域に同時に書き込むことを備え、前記メモリタイルの代わりに前記領域に対してクエリ実行することが、前記データベクトルの前記領域への書き込みが完了した後、前記データベクトルを前記メモリタイルに書き込んでいる間、前記領域の前記データベクトルに対してクエリ実行することを備える、請求項１６に記載の方法。
【請求項18】
前記メモリタイルの代わりに前記領域に対してクエリ実行することが、前記メモリタイルが以前に書き込まれたデータベクトルでいっぱいではないという判定に応えて、前記メモリタイルの代わりに前記領域に対してクエリ実行すること、及び
追加メモリタイルが以前に書き込まれたデータベクトルでいっぱいであるという判定に応えて、前記メモリタイルの代わりに前記領域に対してクエリ実行すると同時に、前記第１の連想メモリの前記追加メモリタイルに対してクエリ実行することを備える、請求項１６に記載の方法。
【請求項19】
前記データベクトルを前記メモリタイルにかつ前記領域に書き込む前に、前記メモリタイルの以前に書き込まれたデータベクトルを前記領域にコピーすることをさらに含む、請求項１６から１８のいずれか１項に記載の方法。
【請求項20】
入力データベクトルを、前記第１の連想メモリまたは前記第２の連想メモリに格納された追加データベクトルと比較することと、前記入力データベクトルと前記追加データベクトルとの間の一致が有効であるかどうかを、一致検証回路によって判定することと、をさらに含む、請求項１６から１８のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般に、連想メモリ、より詳細には、連想メモリバッファを備えた連想メモリシステムにおける書き込み及びクエリ実行操作に関する。
【背景技術】
【0002】
メモリシステムは、コンピュータ、携帯電話、ハンドヘルド電子デバイスなどといった電子システムに実装され得る。ソリッドステートドライブ（ＳＳＤ）、組み込みマルチメディアコントローラ（ｅＭＭＣ）デバイス、ユニバーサルフラッシュストレージ（ＵＦＳ）デバイスなどといった一部のメモリシステムは、ホストからのホスト（例えば、ユーザ）データを格納するための不揮発性ストレージメモリを含み得る。不揮発性ストレージメモリは、電源が入っていないとき、格納データを保持することによって永続的データを提供し、他のタイプのメモリの中でもとりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、３次元クロスポイントメモリ（例えば、３Ｄ ＸＰｏｉｎｔ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導電性メモリなどの抵抗可変メモリを含み得る。
【0003】
様々な抵抗可変メモリセルなどの一部のメモリセルは、メモリセルが、セルにアクセスするのに用いられる信号線の交点に（例えば、ワード線とビット線の交点に）配置されるようなクロスポイントアーキテクチャに配置することができる。抵抗可変メモリセルの状態（例えば、格納データ値）は、例えばメモリセルのプログラムされた抵抗に依存し得る。
【0004】
メモリは通常、ホストが提供したアドレスに応えて、ユーザデータをホストに返す（例えば、読み取り操作中に）。別の形態のメモリは、連想パターンメモリ（ＡＰＭ）としても知られる連想メモリ（ＣＡＭ）である。いくつかの例では、ＣＡＭに対して、入力データ（例えば、入力データベクトル）がＣＡＭに格納されているかどうかを判定するためにクエリ実行することができる。例えば、ＣＡＭは、入力データを受信し得、検索を実行してＣＡＭの格納データ（例えば、格納データベクトル）が入力データと一致するかどうかを判定し得る。
【0005】
ＣＡＭは、コンピュータシステム、データベース、画像もしくは音声認識、バイオメトリクス、データ圧縮、キャッシュメモリコントローラ、またはコンピュータ及び通信ネットワーク（例えば、ネットワークスイッチ、メディアアクセスコントローラ、ネットワークルータなどでの）などでの、高速検索またはパターンマッチングを必要とするアプリケーションでハードウェアベースの検索デバイスとして利用することができる。
【図面の簡単な説明】
【0006】
【図1A】本開示のいくつかの実施形態による、装置の簡略化されたブロック図である。
【図1B】本開示のいくつかの実施形態による、データ構造の例の図である。
【図2A】本開示のいくつかの実施形態による、特定の書き込み段階に対応する不揮発性ＣＡＭの一部のブロック図である。
【図3A】本開示のいくつかの実施形態による、特定の書き込み段階に対応するバッファＣＡＭの一部のブロック図である。
【図4】本開示のいくつかの実施形態による、ＣＡＭの簡略化されたブロック図である。
【図5】本開示のいくつかの実施形態による、不揮発性ＣＡＭの一部の図である。
【図6】本開示のいくつかの実施形態による、不揮発性ＣＡＭに格納されたデータに対してクエリ実行する図である。
【発明を実施するための形態】
【0007】
様々な例で、不揮発性メモリをＣＡＭとして使用することができる。不揮発性メモリＣＡＭを設けることには、揮発性ＣＡＭ（例えば、ＳＲＡＭ ＣＡＭ）に比べ様々な利益が存在し得る。例えば、不揮発性ＣＡＭは、データの保持に電力を必要とせず、不揮発性メモリセルは揮発性メモリセルと比較してフットプリントが小さいことが多いため、より高いストレージ密度を提供することができる。多くの場合、揮発性ＣＡＭは、不揮発性ＣＡＭと比較してより高速なデータ書き込み時間を提供することができ、揮発性ＣＡＭに書き込まれたデータは、不揮発性ＣＡＭに書き込まれたデータよりもすぐにクエリ実行のために利用可能となり得る。
【0008】
いくつかの例では、不揮発性ＣＡＭには、データがＣＡＭに書き込まれている間、クエリ実行のためのアクセスができない場合がある。例えば、不揮発性ＣＡＭの以前に格納されたデータには、追加データが不揮発性ＣＡＭに書き込まれている間、クエリ実行のためにアクセスができない場合がある。この問題は、以前に書き込まれたデータには、書き込み時間中クエリ実行のためにアクセスできない場合があるため不揮発性ＣＡＭに関連する比較的長い書き込み時間によって悪化し得る。
【0009】
本明細書中でさらに説明するように、本開示の様々な実施形態は、不揮発性メモリセルに関連する書き込み時間を考慮することができるＣＡＭ実装を提供する。したがって、実施形態は、他の利益の中でもとりわけ、以前のアプローチと比較して向上したクエリ実行時間を有する不揮発性ＣＡＭを提供することができる。
【0010】
例として、いくつかの実施形態は、メインＣＡＭとして不揮発性の第１のＣＡＭを使用し、バッファＣＡＭとして揮発性ＣＡＭ（例えば、ＳＲＡＭバッファＣＡＭ）などの第２のＣＡＭを使用することができる。メインＣＡＭ及びバッファＣＡＭにデータを書き込むことができ、メインＣＡＭにデータを書き込み続けている間、バッファＣＡＭに書き込まれたデータに対してクエリ実行することができる。このことは、例えば、メインＣＡＭのデータに対してクエリ実行するためメインＣＡＭにデータが書き込まれるまでの待機に関連する遅延を排除することができる。
【0011】
いくつかの例では、メインＣＡＭの以前に書き込まれたデータをバッファＣＡＭにコピーして、追加データをメインＣＡＭに書き込んでいる間、バッファＣＡＭにおいて、以前に書き込まれたデータに対してクエリ実行できるようにする。このことは、例えば、メインＣＡＭに追加データを書き込んでいる間メインＣＡＭの以前に書き込まれたデータにクエリ実行のためにアクセスできないという問題を解消することができる。
【0012】
バッファＣＡＭをメイン不揮発性ＣＡＭと併せて用いると、メインＣＡＭと併せてバッファとしてＤＲＡＭバッファまたはテーブルを用いる場合と比較して、エネルギー要件、コスト、及び信頼できる比較結果を取得するのにかかる時間を削減することができる。例えば、ＤＲＡＭまたはテーブルの使用には、入力データと比較されているメインＣＡＭのデータに対応するデータを識別するために、ＤＲＡＭまたはテーブルのコンテンツ全体をスキャンするという時間のかかるプロセスが含まれ得る。
【0013】
図１Ａは、本開示のいくつかの実施形態による、コンピューティングシステム１００の形式の装置の簡略化されたブロック図である。コンピューティングシステム１００は、例えば、他のタイプのＣＡＭシステムの中でもとりわけ周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）ＣＡＭシステムであり得るＣＡＭシステム１０２の形態の装置を含む。
【0014】
ＣＡＭシステム１０２は、コントローラ１０４、バス１０８を介してコントローラ１０４に結合されたＣＡＭ１０６－１から１０６－８、ならびにコントローラ１０４に結合されたＣＡＭ１１０－１及び１１０－２を含み得る。８個のＣＡＭ１０６及び２個のＣＡＭ１１０が示されているが、任意の数のＣＡＭ１０６及びＣＡＭ１１０が存在し得る。いくつかの例では、ＣＡＭ１０６は、メイン（例えば、一次）ＣＡＭと呼ばれ得、ＣＡＭ１１０は、バッファＣＡＭと呼ばれ得る（例えば、ＣＡＭ１１０は、ＣＡＭ１０６のバッファとして機能することができるので）。いくつかの例では、ＣＡＭ１０６－１から１０６－８を含み得る単一のメインＣＡＭ１０６が在り得、ＣＡＭ１１０－１及び１１０－２を含み得る単一のバッファＣＡＭ１１０が在り得る。本明細書中では、「ＣＡＭ１０６」及び／または「メインＣＡＭ」は、ＣＡＭ１０６－１から１０６－８の１つまたは複数を指すのに用いられ、「ＣＡＭ１１０」及び／または「バッファＣＡＭ」は、ＣＡＭ１１０－１及び１１０－２の１つまたは複数を指すのに用いられる。
【0015】
コントローラ１０４は、メインＣＡＭに、１つまたは複数のデータベクトルなどのデータをメインＣＡＭに書き込ませ、バッファＣＡＭに、データをバッファＣＡＭに書き込ませ、バッファＣＡＭに、メインＣＡＭがデータをメインＣＡＭに書き込み続ける間、バッファＣＡＭに書き込まれたデータに対してクエリ実行させることができる。いくつかの例では、メインＣＡＭ及び／またはバッファＣＡＭでデータに対してクエリ実行することは、入力データ（例えば、入力データベクトル）をメインＣＡＭ及び／またはバッファＣＡＭのデータと比較することを含み得る。いくつかの例では、コントローラ１０４は、メインＣＡＭがメインＣＡＭへのデータの書き込みを終了させたとの判定に応えて、バッファＣＡＭに、バッファＣＡＭに書き込まれたデータを削除させることができ、その後、メインＣＡＭに、メインＣＡＭのデータに対してクエリ実行させることができる。
【0016】
様々な例では、コントローラ１０４は、入力データベクトルと、バッファＣＡＭまたはメインＣＡＭに格納されたデータベクトルの一致を検証するのに用いることができる一致検証回路を含み得る。例えば、入力データベクトルが格納データベクトルと一致するインディケーションを受信したことに応えて、一致検証回路は、バッファＣＡＭまたはメインＣＡＭに、格納データベクトルを読み取らせ、バッファＣＡＭまたはメインＣＡＭから読み取られたデータベクトルをコントローラ１０４に返させることができる。次に、一致検証回路は、返されたデータベクトルを入力データベクトルと比較して、以前に示された一致が有効であるかどうかを判定することができる。
【0017】
いくつかの例では、メインＣＡＭ及びバッファＣＡＭは、入力データベクトルと格納ベクトルの一致を検証するのに用いることができる一致検証回路を含み得る。例えば、入力データベクトルが格納データベクトルと一致していることに応えて、一致検証回路は、格納データベクトルを読み取り、読み取られたデータベクトルを入力データベクトルと比較して、以前に示された一致が有効であるかどうかを判定することができる。一致が無効である場合、一致検証回路は、比較結果を一致から不一致に変更し、その結果をコントローラ１０４に送信することができる。
【0018】
コントローラ１０４は、バッファＣＡＭがバッファＣＡＭへのデータの書き込みを終了するまで、メインＣＡＭ及びバッファＣＡＭに、データをメインＣＡＭ及びバッファＣＡＭに同時に書き込ませることができ、バッファＣＡＭに、メインＣＡＭがデータをメインＣＡＭに書き込み続ける間、バッファＣＡＭに書き込まれたデータに対してクエリ実行させることができる。例えば、第１の期間において、メインＣＡＭは、データをメインＣＡＭに書き込むことができ、第１の期間の最初の部分と重複する第２の期間において、バッファＣＡＭは、データをバッファＣＡＭに書き込むことができ、第１の期間の残りの部分の間、バッファＣＡＭは、バッファＣＡＭに書き込まれたデータに対してクエリ実行することができる。いくつかの例では、バッファＣＡＭは、メインＣＡＭがデータをメインＣＡＭに書き込むことができるよりも速く、データをバッファＣＡＭに書き込むことができる。
【0019】
いくつかの例では、メインＣＡＭは不揮発性ＣＡＭであり得、バッファＣＡＭはＳＲＡＭ ＣＡＭなどの揮発性ＣＡＭであり得る。例えば、バッファＣＡＭに書き込まれた及び／または格納されたデータは、ＳＲＡＭメモリセルに書き込まれ及び／または格納され得、メインＣＡＭに書き込まれた及び／または格納されたデータは、不揮発性メモリセルに書き込まれ及び／または格納され得る。いくつかの例では、メインＣＡＭは、抵抗可変メモリセルを含み得る３Ｄ ＸＰｏｉｎｔデバイスなどのクロスポイントデバイスであり得る。しかしながら、開示はそのように限定されるものではなく、メインＣＡＭは、他のタイプの不揮発性メモリセルを含み得る。
【0020】
コントローラ１０４は、データベクトルがメインＣＡＭに書き込まれるたびに（例えば、メインＣＡＭがデータベクトルをメインＣＡＭに書き込んだことに応えて）、（例えば、コントローラ１０４における）ルックアップ（例えば、マッピング）テーブル１１２などのデータ構造を生成することができる。バッファＣＡＭは、メインＣＡＭがデータベクトルをメインＣＡＭに書き込むたびに、対応するデータベクトルをバッファＣＡＭに書き込むことができることに留意されたい。いくつかの例では、コントローラ１０４は、ルックアップテーブル１１２を管理することができる。
【0021】
いくつかの例では、コントローラ１０４は、データベクトルの、ホスト１０３から受信した論理アドレスをメインＣＡＭのデータベクトルの物理アドレスにマッピングすることができる論理から物理（Ｌ２Ｐ）へのマッピングテーブル１１３を含み得る。
【0022】
コントローラ１０４は、他のタイプのコントローラの中でもとりわけ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び／または特定用途向け集積回路（ＡＳＩＣ）であり得る。ホスト１０３は、様々な他のタイプのホストの中でもとりわけ、例えば、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、モバイルデバイス（例えば、携帯電話）、ネットワークサーバ、インターネットオブシングス（ＩｏＴ）対応デバイス、またはメモリカードリーダなどのホストシステムであり得る。例えば、ホスト１０３は、バスを含み得るインターフェース１１６を介して（例えば、コントローラ１０４を介して）ＣＡＭシステム１０２にアクセス可能な１つまたは複数のプロセッサを含み得る。インターフェース１１６は、様々な数あるものの中でも、シリアルアドバンストテクノロジアタッチメント（ＳＡＴＡ）、ＰＣＩｅ、またはユニバーサルシリアルバス（ＵＳＢ）などの規格化されたインターフェースであり得る。
【0023】
いくつかの例では、ＣＡＭシステム１０２は、コンピューティングシステム１００のメモリシステムの一部であり得る。例えば、メモリシステムは、ＳＳＤ、ＵＦＳデバイス、ｅＭＭＣデバイスなどのようなストレージシステムであり得る。ＣＡＭシステム１０２がメモリシステムの一部であり得る様々な例では、コントローラ１０４は、メモリシステムに結合されメモリシステムの様々なメモリデバイスを制御するように構成されたメモリシステムコントローラ（例えば、ＳＳＤコントローラ、特定用途向け集積回路ＡＳＩＣ、プロセッサなど）（例えば、それに組み込まれた制御論理）の一部であり得る。
【0024】
図１Ｂは、本開示のいくつかの実施形態による、ルックアップテーブル１１２の形態のデータ構造の例を示す。ルックアップテーブル１１２は、メインＣＡＭの位置（例えば、位置のアドレス）をバッファＣＡＭの位置（例えば、位置のアドレス）にマッピングすることができるエントリ１１４－１から１１４－Ｎを含み得る。例えば、ルックアップテーブル１１２は、メインＣＡＭアドレスをバッファＣＡＭアドレスにマッピングすることができる。
【0025】
いくつかの例では、メインＣＡＭアドレスは、データベクトルが書き込まれているメインＣＡＭのメモリセルのグループの位置の物理アドレスであり得、バッファアドレスは、メインＣＡＭに書き込まれているデータベクトルに対応するデータベクトルを格納しているバッファＣＡＭのメモリセルのグループの位置の物理アドレスであり得る。例えば、エントリ１１４－１から１１４－Ｎは、メインＣＡＭに書き込まれているメインＣＡＭのデータベクトルの位置のアドレスを、バッファＣＡＭの対応するデータベクトルの位置のアドレスにマッピングすることができる。コントローラ１０４は、例えば、エントリ１１４に、メインＣＡＭのデータベクトルのアドレス及びバッファＣＡＭのデータベクトルのアドレスを書き込むことによって、ルックアップテーブル１１２を管理することができる。エントリ１１４のマッピングは、メインＣＡＭが、対応するデータベクトルをメインＣＡＭの位置に書き込んでいる間有効であり得、コントローラ１０４は、例えば、メインＣＡＭがメインＣＡＭの位置へのデータの書き込みを終了したとの判定に応えて、マッピングを無効化することによって、ルックアップテーブル１１２を管理することができる。
【0026】
いくつかの例では、メインＣＡＭアドレスは、メインＣＡＭのメモリタイルの物理アドレスであり得、バッファアドレスは、バッファＣＡＭの領域の物理アドレスであり得る。例えば、エントリ１１４－１から１１４－Ｎは、メインＣＡＭのメモリタイルの位置のアドレスをバッファＣＡＭの領域の位置のアドレスにマッピングすることができる。いくつかの例では、メモリタイルアドレスの各々は、バッファＣＡＭの領域に対応するある範囲のアドレスにマッピングすることができる。いくつかの例では、エントリ１１４のマッピングは、対応するメモリタイルがデータで部分的にいっぱいである（例えば、完全にいっぱいではない）限り有効であり得、コントローラ１０４は、対応するメモリタイルが完全にいっぱいであるとの判定に応えてマッピングを無効化することができる。
【0027】
図２Ａは、本開示のいくつかの実施形態による、特定の書き込み段階に対応する不揮発性ＣＡＭの一部のブロック図である。図２Ｂは、本開示のいくつかの実施形態による、図２Ａの特定の書き込み段階後の特定の書き込み段階に対応する不揮発性ＣＡＭの一部のブロック図である。例えば、図２Ａ及び２Ｂは、ＣＡＭ１０６であり得るＣＡＭ２０６などのメインＣＡＭの不揮発性ＣＡＭアレイ２１８を示す。ＣＡＭアレイ２１８は、いくつかのメモリタイル２２０（例えば、メモリタイル２２０－１から２２０－Ｍ）を含み得る。いくつかの例では、メモリタイルは、書き込み操作中にクエリ実行に利用できないメモリセルの最小グループにすることができる。例えば、メモリタイル２２０は、データベクトルがそのメモリタイルに書き込まれている間、クエリ実行に利用できない場合がある。
【0028】
メモリタイル２２０－１から２２０－Ｍの各々は、それぞれの位置２２５－１から２２５－Ｋにメモリセルのそれぞれのグループを含み得る。メモリタイル２２０－１から２２０－Ｍの各々のそれぞれの位置２２５－１から２２５－Ｋは、それぞれ、物理アドレスＡｄｄｒ １からＡｄｄｒ Ｋを有し得る。それぞれのデータベクトルは、メモリタイル２２０－１から２２０－Ｍの各々のそれぞれの位置２２５－１から２２５－Ｋに書き込むことができる。いくつかの例では、Ｌ２Ｐテーブル１１３は、ホスト１０３からの各論理アドレスを、各メインＣＡＭの各メモリタイル２２０の各アドレスＡｄｄｒにマッピングすることができる。
【0029】
各位置２２５は、ＣＡＭシステム１０２のＣＡＭ１０６などのＣＡＭシステムの各メインＣＡＭの位置、各メインＣＡＭの、メモリタイル２２０などの各メモリタイルの位置、及び各メモリタイルの各位置２２５を指定することによって指定することができる。例えば、ＣＡＭ１０６－３のメモリタイル２２０－１の位置２２５－２は、ＣＡＭシステム１０２のＣＡＭ１０６－３の位置、ＣＡＭ１０６－３のメモリタイル２２０－１の位置、及びメモリタイル２２０－１の位置２２５－２を指定することによって指定することができる。
【0030】
各物理アドレスＡｄｄｒは、例えば、ＣＡＭシステムの各メインＣＡＭの位置、各メインＣＡＭの各メモリタイルの位置、及び各メモリタイルの各データベクトルの位置を指定することによって、各データベクトルの位置を指定することができる。例えば、物理アドレスＡｄｄｒ ２は、ＣＡＭ１０６－３の位置、ＣＡＭ１０６－３のメモリタイル２２０－１の位置、及びメモリタイル２２０－１のＶｅｃｔｏｒ ２の位置２２５－１を指定することによって、データベクトルＶｅｃｔｏｒ ２の位置を指定することができる。
【0031】
いくつかの例では、各メモリタイル２２０の位置２２５－１から２２５－Ｋは、順序付けられたシーケンスであり得、位置２２５－１から２２５－Ｋは、それぞれ、順序付けられたシーケンスの１番目の位置からＫ番目の位置である。さらに、アドレスＡｄｄｒ １からＡｄｄｒ Ｋは、順序付けられたシーケンスであり得、アドレスＡｄｄｒ １からＡｄｄｒ Ｋは、それぞれ、順序付けられたシーケンスの最も低いアドレスから最も高いアドレスである。例えば、データベクトルは、データベクトルがホスト１０３から受信される順序で、空き位置２２５－１から２２５－Ｋのシーケンスに順次（例えば、次々に）書き込むことができる。
【0032】
それぞれのデータベクトルは、それぞれの最初に利用可能な空き位置のシーケンスに順々に書き込むことができる。例えば、Ｖｅｃｔｏｒ １及びＶｅｃｔｏｒ ２は、ホスト１０３から順番に受信され得、位置２２５－１から２２５－Ｋのシーケンスは、メモリタイル２２０－１における利用可能な空き位置であり得る。したがって、Ｖｅｃｔｏｒ １は、最初に利用可能な空き位置２２５－１に書き込まれ得、続いてＶｅｃｔｏｒ ２は、位置２２５－１後の最初に利用可能な空き位置２２５－２に書き込まれ得る。図２Ｂに示すように、ホスト１０３から連続して受信された次のＫ－２個のデータベクトルＶｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋは、それぞれ、位置２２５－２後の次に利用可能な空き位置である位置２２５－３から２２５－Ｋに順番に書き込むことができることに留意されたい。
【0033】
いくつかの例では、メモリタイル２２０－１から２２０－Ｍは、順序付けられたシーケンスであり得、メモリタイル２２０－１から２２０－Ｍは、それぞれ、順序付けられたシーケンスの１番目からＭ番目のメモリタイルである。例えば、メモリタイル２２０－１から２２０－Ｍは、順番に書き込まれ得る。
【0034】
Ｖｅｃｔｏｒ （Ｋ＋１）は、Ｖｅｃｔｏｒ Ｋが位置２２５－Ｋに書き込まれた後、つまりタイル２２０－１がいっぱいになった後、受信され得る。例えば、Ｖｅｃｔｏｒ （Ｋ＋１）は、図２Ｂに示すように、メモリタイルのシーケンスの最初に利用可能な空きメモリタイル２２０－２に、例えばメモリタイル２２０－２の位置２２５－１から２２５－Ｋのシーケンスの最初に利用可能な空き位置２２５－１に書き込まれ得る。
【0035】
いくつかの例では、Ｋ＋１個のデータベクトルＶｅｃｔｏｒ １からＶｅｃｔｏｒ （Ｋ＋１）は、それぞれ、ホスト１０３からコントローラ１０４で順次受信したＫ＋１個の書き込みコマンドに応えて、書き込まれ得る。例えば、書き込みコマンドは、それぞれ、論理アドレスを指定することができ、Ｌ２Ｐマッピングテーブル１１３は、最初のＫ個の論理アドレスをタイル２２０－１の物理アドレスＡｄｄｒ １からＡｄｄｒ Ｋに、そして、Ｋ＋１の論理アドレスをタイル２２０－２のアドレスＡｄｄｒ １にそれぞれマッピングし得る。
【0036】
いくつかの例では、コントローラ１０４は、ホスト１０３からの前述のＫ＋１個の書き込みコマンドの最初の書き込みコマンドなどの書き込みコマンドを受信したことに応えて、ＣＡＭ２０６に、シーケンスメモリタイル２２０－１から２２０－Ｍにおいて最初に利用可能なメモリタイル２２０を書き込み可能にさせることができる。例えば、最初に利用可能なメモリタイルは、少なくとも１つの空き位置を有するシーケンスにおける最初のメモリタイルであり得る。
【0037】
次に、コントローラ１０４は、書き込み可能にされたメモリタイルに以前に書き込まれたすべてのデータベクトルを、バッファＣＡＭの対応する領域にコピーさせ得る。例えば、コントローラは、ＣＡＭ２０６に、書き込み可能にされたメモリタイルに以前に書き込まれたすべてのデータベクトルを読み取らせ、読み取られたデータベクトルをコントローラ１０４に出力させることができる。次に、コントローラ１０４は、ＣＡＭ２０６から読み取られたデータベクトルをバッファＣＡＭに送信し、バッファＣＡＭに、データベクトルをバッファＣＡＭの対応する領域に書き込むようにさせることができる。
【0038】
コントローラ１０４は、ＣＡＭ２０６に、その後、コマンドで指定されたデータベクトルを、書き込み可能にされたメモリタイルの最初に利用可能な空き位置に書き込ませ、バッファＣＡＭに、コマンドで指定されたデータベクトルを、バッファＣＡＭの領域に書き込ませ得、バッファＣＡＭがバッファＣＡＭの領域へのデータベクトルの書き込みを終了するまで、ＣＡＭ２０６及びバッファＣＡＭがデータベクトルを同時に書き込むようにする。コントローラ１０４は、タイルの位置のアドレスを領域のアドレスにマッピングし、ＣＡＭ２０６が書き込み可能にされたメモリタイルにデータベクトルを書き込み続ける間、タイルの代わりに領域に対してクエリ実行することができる。コントローラ１０４は、書き込み可能にされたメモリタイルへのデータベクトルの書き込みの終了に応えて、タイルの位置のアドレスの領域のアドレスへのマッピングを無効化し、及び／または、領域からデータベクトルを削除し得る。
【0039】
例では、図２Ａに示すように、Ｖｅｃｔｏｒ １及びＶｅｃｔｏｒ ２は、タイル２２０－１に以前に書き込まれている場合がある。続いて、コントローラ１０４は、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋを書き込むための書き込みコマンドを受信し得る。コントローラ１０４は、Ｖｅｃｔｏｒ １及びＶｅｃｔｏｒ ２をバッファＣＡＭの領域にコピーさせ、バッファＣＡＭがＶｅｃｔｏｒ ３からＶｅｃｔｏｒ ＫのバッファＣＡＭの領域への書き込みを終了するまで、ＣＡＭ２０６及びバッファＣＡＭに、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋをタイル２２０－１にかつバッファＣＡＭの領域に同時に書き込ませ得る。
【0040】
コントローラ１０４は、タイル２２０－１の位置のアドレスを領域のアドレスにマッピングし、ＣＡＭ２０６がＶｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋをメモリタイル２２０－１に書き込み続ける間、タイル２２０－１の代わりに領域に対してクエリ実行することができる。ＣＡＭ２０６がＶｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋのタイル２２０－１への書き込みを終了したことに応えて、コントローラ１０４は、タイル２２０－１の位置のアドレスの領域のアドレスへのマッピングを無効化し、及び／または、領域からデータベクトルを削除し得る。
【0041】
代替として、コントローラ１０４は、図２Ｂに示すように、メモリタイル２２０－１がデータベクトルで完全にいっぱいであるとの判定に応えて、タイル２２０－１の位置のアドレスの領域のアドレスへのマッピングを無効化し、及び／または、領域からデータベクトルを削除し得る。例えば、コントローラ１０４は、タイル２２０－１がどれだけいっぱいであるかを追跡することができる（例えば、使用されているタイル２２０－１のパーセンテージを追跡することによって）。コントローラ１０４は、タイル２２０－１が書き込み可能にされているか及び／またはアクティブに書き込まれているかどうかに関係なく、タイル２２０－１がデータベクトルで部分的にいっぱいである限り、バッファＣＡＭに、タイル２２０－１に対してクエリ実行しているＣＡＭ２０６の代わりにバッファＣＡＭの領域に対してクエリ実行させることができる。例えば、コントローラ１０４は、タイル２２０－１が完全にいっぱいになるまで、バッファＣＡＭに、データベクトルのコピーをバッファＣＡＭの領域に保持させることができる。
【0042】
タイル２２０－１の位置のアドレスからバッファＣＡＭの領域のアドレスへのマッピングが無効化された及び／またはＶｅｃｔｏｒ １からＶｅｃｔｏｒ ＫがバッファＣＡＭの領域から削除された後、コントローラは、Ｖｅｃｔｏｒ （Ｋ＋１）がバッファＣＡＭに書き込まれるまで、ＣＡＭ２０６に、Ｖｅｃｔｏｒ （Ｋ＋１）をメモリタイル２２０－２の位置２２５－１にかつバッファＣＡＭの領域に同時に書き込ませることができることに留意されたい。コントローラ１０４は、メモリタイル２２０－２をバッファＣＡＭの領域にマッピングすることができる。コントローラ１０４は、ＣＡＭ２０６がＶｅｃｔｏｒ （Ｋ＋１）をメモリタイル２２０－２に書き込み続ける間、及び／または、メモリタイル２２０－２がデータベクトルで完全にいっぱいになるまで、バッファＣＡＭに、バッファＣＡＭのＶｅｃｔｏｒ （Ｋ＋１）に対してクエリ実行させることができる。さらに、ＣＡＭ２０６は、完全にいっぱいであるタイル２２０－１に対してクエリ実行することができ、同時にバッファＣＡＭは、メモリタイル２２０－２に対応するバッファＣＡＭの領域に対してクエリ実行することができる。
【0043】
いくつかの例では、ホスト１０３は、以前に書き込まれたデータベクトルを格納しているメモリタイルの位置に、新しいデータベクトルを書き込むための書き込みコマンドを送信して、例えば、以前に書き込まれたデータベクトルを更新（例えば、書き換え）することができる。例えば、書き込みコマンドは、Ｌ２Ｐテーブル１１３によって、Ｖｅｃｔｏｒ １を格納している位置２２５－１にマッピングされている論理アドレスを含み得る。書き込みコマンドに応えて、コントローラ１０４は、新しいデータベクトル最初に利用可能な空き位置に書き込み得る。例えば、最初に利用可能な空き位置は、図２Ａにおいてメモリタイル２２０－１の位置２２５－３、または、図２Ｂにおいてメモリタイル２２０－２の位置２２５－２であり得る。次に、コントローラ１０４は、論理アドレスを、図２Ａにおいてタイル２２０－１の位置２２５－３にまたは図２Ｂにおいてタイル２２０－２の位置２２５－２に再マッピングするようにＬ２Ｐテーブル１１３を修正し得る。
【0044】
図３Ａは、本開示のいくつかの実施形態による、特定の書き込み段階に対応するバッファＣＡＭ３１０の一部のブロック図である。図３Ｂは、本開示のいくつかの実施形態による、図３Ａの特定の書き込み段階後の特定の書き込み段階に対応するバッファＣＡＭ３１０の一部のブロック図である。例えば、バッファＣＡＭ３１０は、ＣＡＭ１１０であり得る。いくつかの例では、図３Ａの特定の書き込み段階は、図２Ａの特定の書き込み段階に対応し得、図３Ｂの特定の書き込み段階は、図２Ｂの特定の書き込み段階に対応し得る。
【0045】
バッファＣＡＭ３１０は、ＣＡＭ１０６－１から１０６－８及び／またはＣＡＭ２０６などの様々なメインＣＡＭからの様々なメモリタイルからのベクトルを格納することができる、ＳＲＡＭメモリセルなどの揮発性メモリセルのＣＡＭアレイ３３１を有し得る。それぞれのメモリタイルからのベクトルは、それぞれの領域３３０－１から３３０－４に格納することができる。例えば、領域には、現在書き込まれている及び／または部分的にいっぱいであるメモリタイルからのデータベクトルを格納することができる。図３Ａ及び３Ｂの例には４つの領域が示されているが、例えば、データベクトルがバッファＣＡＭ３１０に格納される必要があり得るメモリタイルの数に応じて、任意の数の領域が存在し得る。
【0046】
領域３３０－１から３３０－４はそれぞれ、バッファＣＡＭ３１０におけるアドレス範囲３３２－１から３３２－４に対応し得る。それぞれのメモリタイルのアドレスは、それぞれ、アドレス範囲３３２－１から３３２－４にマッピングすることができる。例えば、図２Ａ及び２Ｂのメモリタイル２２０－１からのベクトルは、領域３３０－１に格納することができること、及びメモリタイル２２０－１のアドレスは、アドレス範囲３３２－１にマッピングすることができることに留意されたい。
【0047】
各メモリタイルからのそれぞれのデータベクトルは、各メモリタイルに対応する各領域におけるそれぞれの位置に格納することができる。例えば、各位置は、各データベクトルを格納することができる揮発性メモリセルの各グループを含み得る。各領域におけるそれぞれの位置は、各領域に対応するアドレス範囲３３２にアドレスを有し得る。各領域における位置は、各メモリタイルにおける位置に対応し得る。
【0048】
例えば、領域３３０－１における位置３３５－１から３３５－Ｋは、それぞれ、メモリタイル２２０－１における位置２２５－１から２２５－Ｋに対応し得、それぞれ、アドレス範囲３３２－１のアドレスＡｄｄｒ ＢＣ１からＡｄｄｒ ＢＣＫを有し得る。いくつかの例では、メモリタイル２２０－１のアドレスＡｄｄｒ １からＡｄｄｒ Ｋは、それぞれ、領域３３０－１のアドレスＡｄｄｒ ＢＣ１からＡｄｄｒ ＢＣＫにマッピングすることができる。
【0049】
Ｖｅｃｔｏｒ １及びＶｅｃｔｏｒ ２は、Ｖｅｃｔｏｒ １及びＶｅｃｔｏｒ ２の領域３３０－１での書き込みが終了するまで、タイル２２０－１及び領域３３０－１に同時に書き込むことができることに留意されたい。領域３３０－１のＶｅｃｔｏｒ １及びＶｅｃｔｏｒ ２に対しては、図２Ａに示すように、メモリタイル２２０－１にＶｅｃｔｏｒ １及びＶｅｃｔｏｒ ２を書き込み続ける間、及び／または、メモリタイル２２０－１がデータベクトルで部分的にいっぱいである限り、クエリ実行することができる。
【0050】
いくつかの例では、図２Ｂと関連して前述したように、メモリタイル２２０－１を書き込み可能にしたことに応えてＶｅｃｔｏｒ １及びＶｅｃｔｏｒ ２を領域３３０－１にコピーして、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋをメモリタイル２２０－１に書き込むことができる。Ｖｅｃｔｏｒ １及びＶｅｃｔｏｒ ２を領域３３０－１にコピーした後、図２Ｂ及び３Ｂに示すように、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋの領域３３０－１への書き込みが終了するまで、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋをメモリタイル２２０－１及び領域３３０－１に同時に書き込むことができる。
【0051】
例えば、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋは、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋの位置３３５－３から３３５－Ｋへの書き込みが完了するまで、それぞれ位置２２５－３から２２５－Ｋ及び位置３３５－３から３３５－Ｋに同時に書き込むことができる。領域３３０－１のＶｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋに対しては、図２Ｂに示すように、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋをタイル２２０－１へ書き込み続ける間、及び／または、メモリタイル２２０－１へのＶｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋの書き込みが、メモリタイル２２０－１がデータベクトルで完全にいっぱいになり終了するまで、クエリ実行することができる。メモリタイル２２０－１がデータベクトルで完全にいっぱいであることに応えて、コントローラ１０４は、タイル２２０－１のアドレスとアドレス範囲３３２－１のマッピングを無効化することができ、及び／または、バッファＣＡＭ３１０に、Ｖｅｃｔｏｒ ３からＶｅｃｔｏｒ Ｋを領域３３０－１から削除させることができる。
【0052】
図４は、本開示のいくつかの実施形態による、ＣＡＭ４４０の簡略化されたブロック図である。例えば、ＣＡＭ４４０は、メインＣＡＭまたはバッファＣＡＭとして構成することができる。ＣＡＭ４４０は、入力データレジスタ４４４に結合することができるＣＡＭアレイ４４２を含む。例えば、ＣＡＭアレイ４４２は、ＣＡＭ４４０がメインＣＡＭである例についてはＣＡＭアレイ２１８であり得、または、ＣＡＭ４４０がバッファＣＡＭである例についてはＣＡＭアレイ３３１であり得る。ＣＡＭアレイ４４２は、データを（例えば、格納データベクトルの形で）格納することができ、入力データレジスタ４４４は、格納データベクトルと比較するために、コントローラ４０４（例えば、コントローラ１０４であり得る）から入力データベクトルを受信することができる。例えば、格納データベクトルに対しては、入力データベクトルによってクエリ実行することができる。ＣＡＭ４４０がバッファＣＡＭである例では、ＣＡＭアレイ２２２は、ＳＲＡＭセルを有するＳＲＡＭメモリアレイであり得る。ＣＡＭ４４０がメインＣＡＭである例では、ＣＡＭアレイ４４２は、抵抗可変メモリセル（例えば、クロスポイント式に配置される）などの不揮発性メモリセルを有する不揮発性メモリアレイであり得る。
【0053】
ＣＡＭ４４０は、ＣＡＭ４４０の内部動作を指示することができＣＡＭアレイ４４２を管理することができる制御回路４４５（例えば、制御ステートマシン）を有し得る。制御回路４４５は、制御インターフェース４４６を介してコントローラ４０４から制御信号を受信することができる。例えば、コントローラ４０４は、制御回路４４５に、入力データベクトルをＣＡＭアレイ４４２に格納されているデータベクトルと比較させることによって、制御回路４４５に、ＣＡＭアレイ４４２に格納されているデータベクトルに対して、入力データベクトルを用いてクエリ実行させることができる。コントローラ４０４はまた、制御回路４４５に、データベクトルをＣＡＭアレイ４４２に書き込ませることができる。いくつかの例では、コントローラ４４５は、図１Ａに関連して前述した一致検証回路を含み得る。
【0054】
検出器４４９は、線４５０－１から４５０－Ｋ（例えば、一致線）によってＣＡＭアレイ４４２に結合することができる。例えば、それぞれの線４５０－１から４５０－Ｋの各々は、ＣＡＭアレイ４４２に格納された各データベクトルに対応し得る。例えば、それぞれの線４５０－１から４５０－Ｋは、それぞれ、ＣＡＭ４４０がメインＣＡＭである例において、タイル２２０－１のＶｅｃｔｏｒ １からＶｅｃｔｏｒ Ｋのようなタイルのそれぞれのデータベクトルに対応し得る。ＣＡＭ４４０がバッファＣＡＭである例では、それぞれの線４５０－１から４５０－Ｋは、それぞれ、領域３３０－１のＶｅｃｔｏｒ １からＶｅｃｔｏｒ ＫのようなバッファＣＡＭの領域のそれぞれのデータベクトルに対応し得る。
【0055】
検出器４４９は、格納データベクトルが入力データベクトルと一致するかどうかを検出することができ、格納データベクトルごとに、各格納データベクトルが入力データベクトルと一致するかどうかを示す各結果（例えば、データビット）を生成することができる。
【0056】
例えば、図４に示されるように、検出器４４９は、各格納データベクトルが入力データベクトルと一致したことを示す論理値１（１）を有するデータビットを生成し得、各格納データベクトルが入力データベクトルと一致しなかった（例えば不一致だった）ことを示す論理値ゼロ（０）を有するデータビットを生成し得る。しかしながら、開示はそのように限定されるものではなく、論理１と論理０の役割を逆にすることができる。いくつかの例では、ベクトル比較の結果を組み合わせて、各格納ベクトルに対応するコンポーネント（例えば、１または０）を有する結果（例えば、出力）ベクトル４５２を形成することができる。
【0057】
検出器４４９は、各格納ベクトルのアドレスを、結果ベクトル４５２（例えば、その各コンポーネント）における各結果に関連付ける（例えば、リンクする）ように構成することができる。いくつかの例では、検出器４４９は、線４５０－１から４５０－Ｋの各々に結合されたセンスアンプ（例えば、図４には示されていない）を有し得る。例えば、各センスアンプは、センスアンプが一致それとも不一致を検出するかに応じて、論理１または０を生成するように構成することができる。結果ベクトル４５２及びコンポーネントの関連アドレスは、入力／出力（Ｉ／Ｏ）バッファ４５４に、インターフェース４５５を介してコントローラ４０４に出力するために送信することができる。
【0058】
ＣＡＭ４４０がバッファＣＡＭである例では、結果ベクトル４５２は、メインＣＡＭの代わりにバッファＣＡＭに対してクエリ実行されていることに応えて、コントローラ４０４に出力することができる。結果ベクトル４５２のコンポーネントに関連付けられたアドレスは、メインＣＡＭのデータベクトルのアドレスにマッピングすることができることに留意されたい。いくつかの例では、コントローラ４０４は、それぞれの論理アドレスをメインＣＡＭのデータベクトルのアドレスに関連付けることができ、結果ベクトルをホスト１０３などのホストに出力することができる。
【0059】
図５は、本開示のいくつかの実施形態による、不揮発性ＣＡＭの一部を示す。例えば、図５は、メインＣＡＭの不揮発性ＣＡＭアレイの、タイル２２０であり得るメモリタイル５２０などの一部を示す。メモリタイル５２０は、データベクトルプレーン５６０－１から５６０－Ｊなどの多数のデータプレーンを有し得る。
【0060】
各データベクトルプレーン５６０は、ワード線５６２－１から５６２－８を有し得る。ワード線５６２－１から５６２－８の各々は、ビット線５６３－１から５６３－８と交差し得る。したがって、各データベクトルプレーン５６０は、クロスポイントデータベクトルプレーンであり得る。ワード線とビット線の各交点に、抵抗可変メモリセルなどのメモリセル５６４が存在し得る。いくつかの例では、ビット線５６３に共通結合されたメモリセルのグループ（例えば、メモリセルの列）は、データベクトルを格納することができる。例えば、ビット線５６３－１から５６３－８にそれぞれ共通結合されたメモリセルの列は、それぞれ、データベクトル５６５－１から５６５－８を格納することができる。８つのビット線及び８つのワード線が示されているが、任意の数のビット線及びワード線が存在し得る。
【0061】
各ベクトルプレーン５６０のビット線５６３－１から５６３－８は、それぞれ、センスアンプ５６７－１から５６７－８に結合することができる。センスアンプ５６７－１から５６７－８は、それぞれ、入力データベクトル５６８と格納ベクトル５６５－１から５６５－８の比較の結果を生成することができる。例えば、結果は、結果ベクトル５６９のコンポーネントであり得る。いくつかの例では、タイルの格納データベクトルは、一度に１プレーンずつ（例えば、プレーンごとに）入力データベクトル４６６と比較することができる。
【0062】
図６は、本開示のいくつかの実施形態による、不揮発性メインＣＡＭに格納されたデータに対してクエリ実行することを示す。例えば、格納データに対して、入力データを格納データと比較することによって、入力データによってクエリ実行されている。例えば、図６において、入力データベクトル６６８は、メインＣＡＭのベクトルプレーン６６０（例えば、メモリタイルであり得る）におけるデータベクトル６６５－１から６６５－８と同時に比較されている。入力データベクトル６６８は、例えば、ビットＢｉｔ１からＢｉｔ８にそれぞれ対応するコンポーネントデータ（例えば、ビット）値００１１００１１を有し得る。
【0063】
ベクトルプレーン６６０は、ワード線６６２－１から６６２－８を有し得る。ワード線６６２－１から６６２－８の各々は、ビット線６６３－１から６６３－８と交差し得る。ワード線とビット線の各交点に、抵抗可変メモリセルなどのメモリセル６６４が存在し得る。図６の例では８本のビット線及び８本のワード線が示されているが、実施形態は、特定の数のワード線及び／またはビット線に限定されるものではない。
【0064】
データベクトル６６５－１から６６５－８は、それぞれ、ビット線６６３－１から６６３－８にそれぞれ共通結合されたメモリセルの列に格納することができる。例えば、各列におけるメモリセル６６４－１から６６４－８は、ワード線６６２－１から６６２－８にそれぞれ結合することができる。この例では、データベクトル６６５－１（０１１１１１１１）は、ビット線６６３－１に結合されたセルに格納され、データベクトル６６５－２（１１１１０１１１）は、ビット線６６３－２に結合されたセルに格納され、データベクトル６６５－３（１１１１１１１１）は、ビット線６６３－３に結合されたセルに格納され、データベクトル６６５－４（１１１１１１０１）は、ビット線６６３－４に結合されたセルに格納され、データベクトル６６５－５（００１１００１１）は、ビット線６６３－５に結合されたセルに格納され、データベクトル６６５－６（００００００００）は、ビット線６６３－６に結合されたセルに格納され、データベクトル６６５－７（１１１１１１１０）は、ビット線６６３－７に結合されたセルに格納され、データベクトル６６５－８（００００００００）は、ビット線６６５－８に結合されたセルに格納される。それぞれのデータベクトル６６５－１から６６５－８の各々のそれぞれのデータ値（例えば、コンポーネント）は、それぞれメモリセル６６４－１から６６４－８に格納されることに留意されたい。
【0065】
ビット線６６３－１から６６３－８は、それぞれ、センスアンプ６６７－１から６６７－８に結合することができる。センスアンプ６６７－１から６６７－８は、それぞれ、入力データベクトル６６８と格納ベクトル６６５－１から６６５－８の比較の結果を生成することができる。例えば、結果は、結果ベクトル６６９のコンポーネント（００００１０００）であり得る。
【0066】
入力データベクトル６６８のＢｉｔ１からＢｉｔ８は、それぞれ、データ線６６３－１から６６３－８の各々に結合されたメモリセル６６４－１から６６４－８にそれぞれ格納されたデータと比較することができる。論理０のビット値は、メモリセル全体に限界電圧ＶＤＭ１などの電圧差を印加することによって、メモリセル６６４に格納されたデータと比較することができる。論理１のビット値は、メモリセル全体に限界電圧ＶＤＭ２を印加することによって、メモリセル６６４に格納されたデータと比較することができる。
【0067】
例えば、ＶＤＭ１は、論理０の入力ビット値に対応し得、ＶＤＭ２は、論理１の入力ビット値に対応し得る。いくつかの例では、限界電圧は、メモリセルに結合されたビット線に印加された電圧からメモリセルに結合されたワード線に印加された電圧をひいたものであり得る。本例では、ＶＤＭ１及びＶＤＭ２は、反対の極性を有し、ＶＤＭ１は負の極性を有し、ＶＤＭ２は正の極性を有することに留意されたい。しかしながら、本開示は、そのように限定されるものではない。
【0068】
いくつかの例では、メモリセル６６４は、メモリセル６６４全体にＶＤＭ１を印加したことに応えて閾値化イベント（例えば、スナップバックイベント）などの切り替えイベント、またはメモリセル６６４全体にＶＤＭ２を印加したことに応えて切り替えイベントを経験し得る。例えば、メモリセル６６４は、低導電率状態（例えば、高抵抗状態）などの一方の導電率状態から、高導電率状態（例えば、低抵抗状態）などの他方の導電率状態に切り替えることができる。
【0069】
いくつかの例では、限界電圧に応えて切り替えイベントを経験しているメモリセルは、限界電圧に対応する入力データ値と不一致であるデータ値を格納していると見なされ得る。例えば、論理１を格納しているメモリセルは、そのメモリセル全体にＶＤＭ１（例えば、入力論理０に対応する）を印加したことに応えて切り替えイベントを経験し得、論理０を格納しているメモリセルは、そのメモリセル全体にＶＤＭ２（例えば、入力論理１に対応する）を印加したことに応えて切り替えイベントを経験し得る。
【0070】
そのような例では、限界電圧に応えて切り替えイベントを経験していないメモリセルは、限界電圧に対応する入力データ値と一致するデータ値を格納していると見なされ得る。例えば、論理０を格納しているメモリセルは、そのメモリセル全体にＶＤＭ１を印加したことに応えて切り替えイベントを経験しない場合があり、論理１を格納しているメモリセルは、そのメモリセル全体にＶＤＭ２を印加したことに応えて切り替えイベントを経験しない場合がある。しかしながら、他の例では、切り替えイベントが一致を示し得、切り替えイベントがないことが不一致を示し得ることに留意されたい。
【0071】
データベクトル６６５のメモリセルの少なくとも１つに格納されたデータが入力データベクトル６６８の対応するビットと不一致である場合、データベクトル６６５は入力データベクトル６６８と不一致と見なされ得ることに留意されたい。センスアンプ６６７は、センスアンプの出力電圧に反映され得る電流の変化を感知することによって、対応するデータベクトル６６５の１つまたは複数のメモリセルが経験した切り替えイベントを感知し得る。結果として、センスアンプは、切り替えイベントを感知することによって、センスアンプに結合されたデータベクトルと入力データベクトル６６８の不一致を感知することができる。例えば、センスアンプは、切り替えイベントの感知に応えて、センスアンプに結合されたデータベクトルと入力データベクトル６６８の不一致を示す論理０を生成（例えば、出力）し得る。センスアンプは、切り替えイベントを感知しなかったことに応えて、センスアンプに結合されたデータベクトルと入力データベクトル６６８の一致を示す論理１を生成し得る。
【0072】
いくつかの例では、入力データベクトル６６８の一部は、比較の第１のフェーズに対応する第１の期間中に、データベクトル６６５－１から６６５－８の対応する部分と比較することができ、入力データベクトル６６８の残りの部分は、比較の第２のフェーズに対応する第２の期間中に、データベクトル６６５－１から６６５－８の対応する部分と比較することができる。第１のフェーズ中、論理０を有する入力データベクトル６６８のＢｉｔ１、Ｂｉｔ２、Ｂｉｔ５、及びＢｉｔ６は、それぞれ、データベクトル６６５－１から６６５－８の各々のメモリセル６６４－１、６６４－２、６６４－５、及び６６４－６に格納されたデータ値と、それらのメモリセル全体にＶＤＭ１を印加することによって比較することができ、一方、例えばゼロボルトを残りのメモリセル６６４－３、６６４－４、６６４－７、及び６６４－８全体に印加する。
【0073】
第２のフェーズ中、論理１を有する入力データベクトル６６８のＢｉｔ３、Ｂｉｔ４、Ｂｉｔ７、及びＢｉｔ８は、それぞれ、データベクトル６６５－１から６６５－８の各々のメモリセル６６４－３、６６４－４、６６４－７、及び６６４－８に格納されたデータ値と、それらのメモリセル全体にＶＤＭ２を印加することによって比較することができ、一方、例えばゼロボルトを残りのメモリセル６６４－１、６６４－２、６６４－５、及び６６４－６全体に印加する。しかしながら、本開示はそのように限定されるものではなく、ＶＤＭ１及びＶＢＭ２は同時に（例えば、同じフェーズ中に）印加することができる。
【0074】
いくつかの例では、ＶＤＭ１を、メモリセルを論理０に対応する抵抗状態へと書き込む（例えば、プログラムする）ための書き込み電圧に置き換えることができる。例えば、書き込み電圧は、負の方向で、ＶＤＭ１よりも大きくすることができる。いくつかの例では、ＶＤＭ２を、メモリセルを論理１に対応する抵抗状態へと書き込むための書き込み電圧に置き換えることができる。例えば、書き込み電圧は、正の方向で、ＶＤＭ２よりも大きくすることができる。いくつかの例では、論理０を書き込むための書き込み電圧を第１のフェーズ中に印加することができ、論理１を書き込むための書き込み電圧を第２のフェーズ中に印加することができる。しかしながら、本開示はそのように限定されるものではなく、それぞれの書き込み電圧を同時に（例えば、同じフェーズ中に）印加することができる。
【0075】
メインＣＡＭのＣＡＭアレイは、クロスポイントアレイ構造などの２次元（２Ｄ）及び／または３次元（３Ｄ）アレイ構造を含み得る。メモリセル（例えば、メモリセル５６４及び６６４）は、例えば、様々なタイプの抵抗可変記憶素子及び／またはスイッチ素子を含み得る。例えば、セルは、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セルまたは抵抗変化型メモリ（ＲＲＡＭ）セルであり得る。
【0076】
本明細書中で用いられる記憶素子とは、メモリセルのプログラム可能な部分を指す。例えば、メインＣＡＭは、セルが、記憶素子がスイッチ素子と直列に結合される「スタック」構造を含み得、本明細書中で３Ｄ相変化材料及びスイッチ（ＰＣＭＳ）デバイスと呼ばれ得る３Ｄクロスポイントデバイスであり得る。３Ｄ ＰＣＭＳセルは、例えば、オボニック閾値スイッチ（ＯＴＳ）などの２端子カルコゲニドベースのスイッチ素子と直列に結合された２端子カルコゲニドベースの記憶素子を含み得る。いくつかの例では、メモリセルは、単一の材料がスイッチ素子及び記憶素子の両方として機能することができる自己選択メモリ（ＳＳＭ）セルであり得る。ＳＳＭセルは、カルコゲニド合金を含み得るが、実施形態はそのように限定されるものではない。
【0077】
非限定的な例として、開示された不揮発性ＣＡＭのメモリセルは、インジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料（例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など）またはゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料（例えば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７など）などの相変化材料（例えば、相変化カルコゲニド合金）を含み得る。本明細書中で用いられるハイフンでつないだ化学成分の表記は、特定の混合物または化合物に含まれる要素を示し、示される要素を伴う全ての化学量論を表すことを意図している。他のメモリセル材料は、様々な数ある材料の中でも、ＧｅＴｅ、Ｉｎ－Ｓｅ、Ｓｂ２Ｔｅ３、ＧａＳｂ、ＩｎＳｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ及びＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得る。
【0078】
本開示の先行する詳細な説明では、本明細書の一部を構成する添付図面への参照がなされ、それらの図面では、本開示のいくつかの実施形態がどのように実施され得るかが例として示される。これらの実施形態は、当業者が本開示の実施形態を実施することが可能となるように十分詳細に説明されており、本開示の範囲から逸脱することなく、他の実施形態が利用されてよいこと、ならびにプロセスの変更、電気的変更及び／または構造的変更がなされてよいことが理解されよう。
【0079】
本明細書で使用される「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）もの」、または「多数の（ｑｕａｎｔｉｔｙ ｏｆ）もの」は、そのような１つ以上のものを指し得る。例えば、複数のメモリセルまたは多数のメモリセルは１つ以上のメモリセルを指し得る。「複数の（ｐｌｕｒａｌｉｔｙ）もの」は、２つ以上を意図している。本明細書で使用されるように、用語「結合される（ｃｏｕｐｌｅｄ）」は、電気的に結合されること、直接結合されること、及び／または（例えば、直接の物理的接触によって）介在要素なしで直接接続されること、介在要素と間接的に結合及び／または接続されること、または無線で結合されることを含み得る。結合という用語は、互いに協力または相互作用する２つ以上の要素をさらに含み得る（例えば、因果関係のように）。本明細書で使用される場合、同時に実行されている複数の行為は、特定の期間にわたって少なくとも部分的に重複する行為を指す。
【0080】
本明細書では特定の実施形態が示され説明されたが、示された特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられ得ることを、当業者は理解するであろう。この開示は、本開示のいくつかの実施形態の適応または変形を網羅することを意図している。上記説明は限定的ではなく例示的に行われていることが理解されよう。上記実施形態の組み合わせ、及び本明細書で特に説明されていない他の実施形態は、上記説明を検討した当業者にとって明らかであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲を、係る特許請求の範囲によって権利が与えられる均等物の全範囲と一緒に参照して決定されるべきである。
【0081】
前述の発明を実施するための形態では、本開示を簡素化する目的のために、単一の実施形態にいくつかの特徴を一緒にまとめている。開示のこの方法は、本開示の開示された実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を使用する必要があるという意図を反映したものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴にあるわけではない。したがって、以下の請求項は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2021-11-26
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
コントローラと、前記コントローラに結合された第１の連想メモリであって、不揮発性メモリセルを備える前記第１の連想メモリと、
前記コントローラに結合された第２の連想メモリであって、揮発性メモリセルを備える前記第２の連想メモリと、を備える装置であって、
前記コントローラは、
前記第１の連想メモリに、データを前記第１の連想メモリに書き込ませ、
前記第２の連想メモリに、前記データを前記第２の連想メモリに書き込ませ、
前記第１の連想メモリが前記データを前記第１の連想メモリに書き込み続ける間、前記第２の連想メモリに、前記第２の連想メモリに書き込まれた前記データに対してクエリ実行させるように構成される、前記装置。
【請求項2】
前記コントローラが、前記第１の連想メモリに、前記データを前記第１の連想メモリのメモリタイルに書き込ませ、
前記第２の連想メモリに、前記データを前記第２の連想メモリの領域に書き込ませ、
前記第１の連想メモリの前記メモリタイルの位置を、前記第２の連想メモリの前記領域の位置にマッピングするように構成される、請求項１に記載の装置。
【請求項3】
前記コントローラが、前記メモリタイルがデータでいっぱいであるとの判定に応えて、前記メモリタイルの前記位置の前記領域の前記位置への前記マッピングを無効化し、前記メモリタイルがデータでいっぱいであるとの判定に応えて、前記第２の連想メモリに、前記データを前記領域から削除させるように構成される、請求項２に記載の装置。
【請求項4】
前記第２の連想メモリが、入力データを前記第２の連想メモリに書き込まれた前記データと比較することによって、前記第２の連想メモリに書き込まれた前記データに対してクエリ実行するように構成される、請求項１から３のいずれかに記載の装置。
【請求項5】
前記コントローラが、前記第１の連想メモリ及び前記第２の連想メモリに、前記第２の連想メモリによる前記データの前記第２の連想メモリへの書き込みが終了するまで、前記データを前記第１の連想メモリ及び前記第２の連想メモリに同時に書き込ませるように構成される、請求項１から３のいずれか１項に記載の装置。
【請求項6】
前記コントローラが、前記データが前記第１の連想メモリに書き込まれている間、前記第１の連想メモリの前記データの位置を前記第２の連想メモリの前記データの位置にマッピングし、
前記第１の連想メモリが前記データの前記第１の連想メモリへの前記書き込みを完了したことに応えて、前記マッピングを無効化し、
前記第１の連想メモリが前記データの前記第１の連想メモリへの前記書き込みを完了させたことに応えて、前記第２の連想メモリに、前記データを前記第２の連想メモリから削除させるように構成される、請求書１から３のいずれか１項に記載の装置。
【請求項7】
コントローラと、前記コントローラに結合されたメイン連想メモリであって、不揮発性メモリセルを備える前記メイン連想メモリと、
前記コントローラに結合されたバッファ連想メモリであって、揮発性メモリセルを備える前記バッファ連想メモリと、を備える装置であって、
前記コントローラは、前記バッファ連想メモリに、前記メイン連想メモリが前記メイン連想メモリの部分的にいっぱいであるメモリタイルに対してクエリ実行することに代わり、前記バッファ連想メモリに対してクエリ実行させるように構成される、前記装置。
【請求項8】
前記コントローラが、前記バッファ連想メモリに、前記メイン連想メモリが部分的にいっぱいであるメモリタイルに対してクエリ実行することに代わり前記バッファ連想メモリに対してクエリ実行させると同時に、前記メイン連想メモリに、データで完全にいっぱいである前記メイン連想メモリのメモリタイルに対してクエリ実行させるように構成される、請求項７に記載の装置。
【請求項9】
前記コントローラが、前記メイン連想メモリに、前記部分的にいっぱいであるメモリタイルを書き込み可能にさせたことに応えて、前記部分的にいっぱいであるメモリタイルの全てのデータベクトルを、前記部分的にいっぱいであるメモリタイルから前記バッファ連想メモリにコピーさせるように構成される、請求項７に記載の装置。
【請求項10】
前記部分的にいっぱいであるメモリタイルから前記バッファ連想メモリにコピーされた前記データベクトルは、第１のデータベクトルであり、前記コントローラが、
前記メイン連想メモリに、前記部分的にいっぱいであるメモリタイルを書き込み可能にさせたことに応えて、前記メイン連想メモリに、第２のデータベクトルを前記部分的にいっぱいであるメモリタイルの空き位置に書き込ませ、
前記メイン連想メモリが前記第２のデータベクトルを前記部分的にいっぱいであるメモリタイルに書き込んでいる間、前記バッファ連想メモリに、前記第２のデータベクトルを前記バッファ連想メモリに書き込ませ、
前記メイン連想メモリが前記第２のデータベクトルを前記部分的にいっぱいであるメモリタイルに書き込み続ける間、前記バッファ連想メモリに、前記バッファ連想メモリの前記第１のデータベクトル及び前記第２のデータベクトルに対してクエリ実行させるように構成される、請求項９に記載の装置。
【請求項11】
前記コントローラが、前記メイン連想メモリの前記部分的にいっぱいであるメモリタイルの位置のアドレスを前記第１のデータベクトル及び前記第２のデータベクトルに対応する前記バッファ連想メモリのアドレス範囲にマッピングするエントリを備えるデータ構造を管理するように構成されており、
前記メイン連想メモリが、
第２のベクトルを前記メイン連想メモリの空き位置に書き込み、
前記メイン連想メモリの前記第１のデータベクトルの位置を前記空き位置にマッピングすることによって、前記メイン連想メモリの前記第１のデータベクトルを前記第２のデータベクトルに置き換えるように構成される、請求項１０に記載の装置。
【請求項12】
データベクトルを第１の連想メモリのメモリタイルに書き込むことであって、前記第１の連想メモリは不揮発性メモリセルを備える、前記書き込むことと、前記データベクトルを前記メモリタイルに対応する第２の連想メモリの領域に書き込むことであって、前記第２の連想メモリは揮発性メモリセルを備える、前記書き込むことと、
前記メモリタイルの代わりに前記領域に対してクエリ実行することと、を含む、方法。
【請求項13】
前記データベクトルを前記メモリタイルにかつ前記領域に書き込むことが、前記データベクトルの前記領域への書き込みが完了するまで前記データベクトルを前記メモリタイルにかつ前記領域に同時に書き込むことを備え、前記メモリタイルの代わりに前記領域に対してクエリ実行することが、前記データベクトルの前記領域への書き込みが完了した後、前記データベクトルを前記メモリタイルに書き込んでいる間、前記領域の前記データベクトルに対してクエリ実行することを備える、請求項１２に記載の方法。
【請求項14】
前記メモリタイルの代わりに前記領域に対してクエリ実行することが、前記メモリタイルが以前に書き込まれたデータベクトルでいっぱいではないという判定に応えて、前記メモリタイルの代わりに前記領域に対してクエリ実行すること、及び
追加メモリタイルが以前に書き込まれたデータベクトルでいっぱいであるという判定に応えて、前記メモリタイルの代わりに前記領域に対してクエリ実行すると同時に、前記第１の連想メモリの前記追加メモリタイルに対してクエリ実行することを備える、請求項１２に記載の方法。
【請求項15】
入力データベクトルを、前記第１の連想メモリまたは前記第２の連想メモリに格納された追加データベクトルと比較することと、前記入力データベクトルと前記追加データベクトルとの間の一致が有効であるかどうかを、一致検証回路によって判定することと、をさらに含む、請求項１２から１４のいずれか１項に記載の方法。
【国際調査報告】