▶ 京東方科技集團股▲ふん▼有限公司の特許一覧 ▶ 北京京▲東▼方技▲術▼▲開▼▲発▼有限公司の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-04-21
(54)【発明の名称】周波数ロックループ、電子機器及び周波数生成方法
(51)【国際特許分類】
H03L 7/06 20060101AFI20220414BHJP
H03L 7/089 20060101ALI20220414BHJP
【ＦＩ】
H03L7/06 230
H03L7/089 110
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2020529429
(86)(22)【出願日】2019-01-02
(85)【翻訳文提出日】2020-05-29
(86)【国際出願番号】 CN2019070131
(87)【国際公開番号】W WO2020140206
(87)【国際公開日】2020-07-09
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】519385216
【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司
【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】魏 祥野
(72)【発明者】
【氏名】修 黎明
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA05
5J106CC01
5J106CC35
5J106CC52
5J106DD17
5J106DD47
5J106DD48
5J106GG01
5J106GG05
5J106HH01
5J106JJ01
5J106JJ03
5J106KK38
5J106KK39
5J106LL01
5J106LL03
(57)【要約】
周波数ロックループ、電子機器及び周波数生成方法である。該周波数ロックループ（１０）は、入力周波数（ｆｉ）とフィードバック周波数（ｆｂ）の大小関係を判断して、第１のサブ制御信号（Ｃｆ）と第２のサブ制御信号（Ｃｓ）とを含む制御信号を取得し、制御信号に基づいて、周波数制御ワード（Ｆ）を決定するように構成される制御回路（１１）であって、入力周波数（ｆｉ）がフィードバック周波数（ｆｂ）より大きい場合、第１のサブ制御信号（Ｃｆ）を生成するように構成され、入力周波数（ｆｉ）がフィードバック周波数（ｆｂ）より小さい場合、第１のサブ制御信号（Ｃｆ）と異なる第２のサブ制御信号（Ｃｓ）を生成するように構成される制御回路（１１）と、周波数制御ワード（Ｆ）に基づいて、目標周波数（ｆｄｃｏ）を有する出力信号（Ｓｏｕｔ）を生成して出力するように構成されるデジタル制御発振回路（１２）と、を含む。
【特許請求の範囲】
【請求項1】
入力周波数とフィードバック周波数の大小関係を判断して、第１のサブ制御信号と第２のサブ制御信号とを含む制御信号を取得し、前記制御信号に基づいて周波数制御ワードを決定するように構成される制御回路であって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成するように構成され、前記入力周波数が前記フィードバック周波数より小さい場合、前記第１のサブ制御信号と異なる前記第２のサブ制御信号を生成するように構成される制御回路と、前記周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するように構成されるデジタル制御発振回路と、
を含む周波数ロックループ。
【請求項2】
前記制御回路は、前記入力周波数と前記フィードバック周波数の大小関係を判断して、前記制御信号を取得するように構成される周波数弁別器であって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成して出力するように構成され、前記入力周波数が前記フィードバック周波数より小さい場合、前記第２のサブ制御信号を生成して出力するように構成される周波数弁別器と、
前記制御信号に基づいて前記周波数制御ワードを生成し、クロック信号の制御で前記周波数制御ワードを前記デジタル制御発振回路に出力するように構成される信号生成サブ回路と、を含み、
前記クロック信号は、前記出力信号、又は前記フィードバック周波数を有するフィードバック信号である請求項１に記載の周波数ロックループ。
【請求項3】
前記信号生成サブ回路が、前記第１のサブ制御信号に基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、前記周波数制御ワードを生成するように構成される、又は、前記信号生成サブ回路が、前記第２のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードに第２の調整パラメータを加算して、前記周波数制御ワードを生成するように構成される請求項２に記載の周波数ロックループ。
【請求項4】
前記信号生成サブ回路は、前記第１のサブ制御信号に基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、前記周波数制御ワードを生成するように構成される、又は、前記第２のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードに第２の調整パラメータを加算して、前記周波数制御ワードを生成するように構成される演算モジュールと、
前記調整対象となる周波数制御ワードと前記周波数制御ワードを記憶するように構成される記憶モジュールと、
を含む請求項２又は３に記載の周波数ロックループ。
【請求項5】
前記周波数弁別器は、第１の回路、第２の回路、及び第３の周波数分割回路を含み、前記フィードバック信号の１つのフィードバック周期は、第１のエッジ、第２のエッジ、及び第３のエッジを含み、前記第２のエッジが前記第１のエッジと前記第３のエッジとの間に位置し、
前記第３の周波数分割回路は、前記入力周波数を有する入力信号を受信し、前記入力信号を分周して、第１の中間周波数を有する第１の中間信号を取得するように構成され、
前記第１の回路が、前記第１のエッジの第１の論理値、前記第２のエッジの第２の論理値、及び前記第３のエッジの第３の論理値を判断して出力するように構成され、
前記第２の回路が、前記第１の論理値、前記第２の論理値、及び前記第３の論理値に基づいて、前記第１のサブ制御信号又は前記第２のサブ制御信号を生成して出力するように構成される請求項２～４のいずれか一項に記載の周波数ロックループ。
【請求項6】
前記第３の周波数分割回路の第３の周波数分割係数が２であり、前記第１の回路は、第１のＤフリップフロップ、第２のＤフリップフロップ、第３のＤフリップフロップ、第４のＤフリップフロップ及び第１のＮＯＴゲートを含み、前記第２の回路は、第１のＸＯＲゲート、第２のＸＯＲゲート、第２のＮＯＴゲート、第３のＮＯＴゲート、第１のＡＮＤゲート及び第２のＡＮＤゲートを含み、
前記第１のＤフリップフロップのデータ入力端が、前記第１の中間信号を受信するように構成され、前記第１のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第１のＤフリップフロップの出力端が、前記第２のＤフリップフロップのデータ入力端と前記第１のＸＯＲゲートの第１のデータ入力端とに接続され、前記第１のＤフリップフロップの出力端が、前記第１の論理値を出力するように構成され、
前記第２のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第２のＤフリップフロップの出力端が、前記第２のＸＯＲゲートの第１のデータ入力端に接続され、前記第２のＤフリップフロップの出力端が、前記第３の論理値を出力するように構成され、
前記第１のＮＯＴゲートが、前記フィードバック信号を受信し、前記フィードバック信号を位相反転して、中間フィードバック信号を取得するように構成され、
前記第３のＤフリップフロップのデータ入力端が、前記第１の中間信号を受信するように構成され、前記第３のＤフリップフロップのクロック入力端が、前記中間フィードバック信号を受信するように構成され、前記第３のＤフリップフロップの出力端が、前記第４のＤフリップフロップのデータ入力端に接続され、
前記第４のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第４のＤフリップフロップの出力端が、前記第１のＸＯＲゲートの第２のデータ入力端と前記第２のＸＯＲゲートの第２のデータ入力端とに接続され、前記第４のＤフリップフロップの出力端が、前記第２の論理値を出力するように構成され、
前記第１のＸＯＲゲートの出力端が、前記第２のＮＯＴゲートの入力端と前記第１のＡＮＤゲートの第１のデータ入力端とに接続され、
前記第２のＸＯＲゲートの出力端が、前記第３のＮＯＴゲートの入力端と前記第１のＡＮＤゲートの第２のデータ入力端とに接続され、
前記第２のＮＯＴゲートの出力端が、前記第２のＡＮＤゲートの第１のデータ入力端に接続され、前記第３のＮＯＴゲートの出力端が、前記第２のＡＮＤゲートの第２のデータ入力端に接続され、
前記第１のＡＮＤゲートの出力端が、前記第１のサブ制御信号を出力するように構成され、前記第２のＡＮＤゲートの出力端が、前記第２のサブ制御信号を出力するように構成される請求項５に記載の周波数ロックループ。
【請求項7】
前記周波数制御ワードが、正の整数である請求項３～６のいずれか一項に記載の周波数ロックループ。
【請求項8】
前記第１の調整パラメータと前記第２の調整パラメータとがいずれも１である請求項７に記載の周波数ロックループ。
【請求項9】
第１の周波数分割回路をさらに含み、前記第１の周波数分割回路が、前記目標周波数に基づいて前記フィードバック周波数を生成し、前記フィードバック周波数を有する前記フィードバック信号を前記制御回路に入力するように構成され、
前記フィードバック周波数は、次のように表され、
ｆｂ＝ｆｄｃｏ／Ｎ
ｆｂが前記フィードバック周波数を表し、ｆｄｃｏが前記目標周波数を表し、Ｎが前記第１の周波数分割回路の第１の周波数分割係数を表し、Ｎが正の整数である請求項２～８のいずれか一項に記載の周波数ロックループ。
【請求項10】
前記入力周波数と前記周波数制御ワードの関係が、次のように表され、【数1】
前記入力周波数と前記周波数制御ワードの関係が、次のように表され、
【数2】
【請求項11】
第１の周波数分割回路と第２の周波数分割回路とをさらに含み、前記第１の周波数分割回路が、前記目標周波数に基づいて前記フィードバック周波数を生成し、前記フィードバック周波数を有する前記フィードバック信号を前記制御回路に入力するように構成され、
前記第２の周波数分割回路が、前記入力周波数を分周して、第２の中間周波数を生成し、前記第２の中間周波数を有する第２の中間信号を前記制御回路に入力するように構成され、
前記フィードバック周波数が、次のように表され、
ｆｂ＝ｆｄｃｏ／Ｐ
ｆｂが前記フィードバック周波数を表し、ｆｄｃｏが前記目標周波数を表し、Ｐが前記第１の周波数分割回路の第１の周波数分割係数を表し、Ｐが正の整数であり、
前記第２の中間周波数が、次のように表され、
ｆｉｍ２＝ｆｉ／Ｄ
ｆｉｍ２が前記第２の中間周波数を表し、ｆｉが前記入力周波数を表し、Ｄが前記第２の周波数分割回路の第２の周波数分割係数を表し、Ｄが正の整数であり、且つＰがＤ以上である請求項２～８のいずれか一項に記載の周波数ロックループ。
【請求項12】
前記入力周波数と前記周波数制御ワードの関係が、次のように表され、【数3】
前記入力周波数と前記周波数制御ワードの関係が、次のように表され、
【数4】
【請求項13】
前記デジタル制御発振回路は、基准時間単位を生成して出力するように構成される基准時間単位生成サブ回路と、
前記周波数制御ワードと前記基准時間単位に基づいて、前記目標周波数を有する前記出力信号を生成して出力するように構成される周波数調整サブ回路と、
を含む請求項１～９、１１のいずれか一項に記載の周波数ロックループ。
【請求項14】
入力周波数を有する入力信号を提供するように構成される周波数源と、請求項１～１３のいずれか一項に記載の周波数ロックループと、
を含む電子機器。
【請求項15】
請求項１～１３のいずれか一項に記載の周波数ロックループによる周波数生成方法であって、入力周波数とフィードバック周波数の大小関係を判断して、第１のサブ制御信号と第２のサブ制御信号とを含む制御信号を取得し、前記制御信号に基づいて周波数制御ワードを決定するステップであって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成し、前記入力周波数が前記フィードバック周波数より小さい場合、前記第１のサブ制御信号と異なる前記第２のサブ制御信号を生成するステップと、
前記周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するステップと、
を含む周波数生成方法。
【請求項16】
前記制御信号に基づいて周波数制御ワードを決定するステップは、前記第１のサブ制御信号に基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、前記周波数制御ワードを生成するステップ、又は、
前記第２のサブ制御信号に基づいて、調整対象となる周波数制御ワードに第２の調整パラメータを加算して、前記周波数制御ワードを生成するステップ、
を含む請求項１５に記載の周波数生成方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は、周波数ロックループ、電子機器及び周波数生成方法に関する。
【背景技術】
【0002】
工業の迅速な発展とモノのネットワークの急速な普及に伴い、スマートデバイスは低消費電力の特性を備える必要がある。スマートデバイスでは、集積回路スマートチップが、すべての電子情報を制御し処理することができる。集積回路スマートチップの内部において、各電子デバイスの動作を駆動し協調させるためにクロック信号が用いられる。信頼性のあるクロック処理ユニットは、集積回路スマートチップの動作に必要不可欠なものである。
【0003】
現在、電子チップでは、位相ロックループがもっとも使用されているクロック処理ユニットである。位相ロックループは、デザインの種別によって、アナログ位相ロックループ、デジタル位相ロックループ、及びアナログ／デジタル・ハイブリッド位相ロックループに分けられてもよい。アナログ位相ロックループは精度が高く、応答が速いなどの特徴を有しているが、アナログ位相ロックループの回路の体積が大きく、コストが高く、研究開発期間が長く、移植が容易ではない。圧力制御発振器をデジタル式にするのが難しいため、位相ロックループはアナログ回路を含む必要があり、これに基づいて、アナログ／デジタル・ハイブリッド位相ロックループは現在最も多く使われている。アナログ／デジタル・ハイブリッド位相ロックループでは、電圧制御発振器として、アナログ回路の形態が採用されるのに対し、位相弁別器、ループフィルタ、分周器などの他の部品として、デジタル回路の形態が採用され、回路の制御と縮小化に資することになる。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示の少なくとも一実施例は、入力周波数とフィードバック周波数の大小関係を判断して、第１のサブ制御信号と第２のサブ制御信号とを含む制御信号を取得し、前記制御信号に基づいて周波数制御ワードを決定するように構成される制御回路であって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成するように構成され、前記入力周波数が前記フィードバック周波数より小さい場合、前記第１のサブ制御信号と異なる前記第２のサブ制御信号を生成するように構成される制御回路と、
前記周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するように構成されるデジタル制御発振回路と、
を含む周波数ロックループを提供する。
前記周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するように構成されるデジタル制御発振回路と、
を含む周波数ロックループを提供する。
【0005】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記制御回路は、
前記入力周波数と前記フィードバック周波数の大小関係を判断して、前記制御信号を取得するように構成される周波数弁別器であって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成して出力するように構成され、前記入力周波数が前記フィードバック周波数より小さい場合、前記第２のサブ制御信号を生成して出力するように構成される周波数弁別器と、
前記制御信号に基づいて前記周波数制御ワードを生成し、クロック信号の制御で前記周波数制御ワードを前記デジタル制御発振回路に出力するように構成される信号生成サブ回路と、を含み、
前記クロック信号は、前記出力信号、又は前記フィードバック周波数を有するフィードバック信号である。
前記入力周波数と前記フィードバック周波数の大小関係を判断して、前記制御信号を取得するように構成される周波数弁別器であって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成して出力するように構成され、前記入力周波数が前記フィードバック周波数より小さい場合、前記第２のサブ制御信号を生成して出力するように構成される周波数弁別器と、
前記制御信号に基づいて前記周波数制御ワードを生成し、クロック信号の制御で前記周波数制御ワードを前記デジタル制御発振回路に出力するように構成される信号生成サブ回路と、を含み、
前記クロック信号は、前記出力信号、又は前記フィードバック周波数を有するフィードバック信号である。
【0006】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記信号生成サブ回路が、前記第１のサブ制御信号に基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、前記周波数制御ワードを生成するように構成される、又は、
前記信号生成サブ回路が、前記第２のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードに第２の調整パラメータを加算して、前記周波数制御ワードを生成するように構成される。
前記信号生成サブ回路が、前記第２のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードに第２の調整パラメータを加算して、前記周波数制御ワードを生成するように構成される。
【0007】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記信号生成サブ回路は、
前記第１のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードから前記第１の調整パラメータを減算して、前記周波数制御ワードを生成するように構成される、又は、前記第２のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードに前記第２の調整パラメータを加算して、前記周波数制御ワードを生成するように構成される演算モジュールと、
前記調整対象となる周波数制御ワードと前記周波数制御ワードを記憶するように構成される記憶モジュールと、を含む。
前記第１のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードから前記第１の調整パラメータを減算して、前記周波数制御ワードを生成するように構成される、又は、前記第２のサブ制御信号に基づいて、前記調整対象となる周波数制御ワードに前記第２の調整パラメータを加算して、前記周波数制御ワードを生成するように構成される演算モジュールと、
前記調整対象となる周波数制御ワードと前記周波数制御ワードを記憶するように構成される記憶モジュールと、を含む。
【0008】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記周波数弁別器は、第１の回路、第２の回路、及び第３の周波数分割回路を含み、
前記フィードバック信号の１つのフィードバック周期は、第１のエッジ、第２のエッジ、及び第３のエッジを含み、前記第２のエッジが前記第１のエッジと前記第３のエッジとの間に位置し、
前記第３の周波数分割回路が、前記入力周波数を有する入力信号を受信し、前記入力信号を分周して、第１の中間周波数を有する第１の中間信号を取得するように構成され、
前記第１の回路が、前記第１のエッジの第１の論理値、前記第２のエッジの第２の論理値、及び前記第３のエッジの第３の論理値を判断して出力するように構成され、
前記第２の回路が、前記第１の論理値、前記第２の論理値、及び前記第３の論理値に基づいて、前記第１のサブ制御信号又は前記第２のサブ制御信号を生成して出力するように構成される。
前記フィードバック信号の１つのフィードバック周期は、第１のエッジ、第２のエッジ、及び第３のエッジを含み、前記第２のエッジが前記第１のエッジと前記第３のエッジとの間に位置し、
前記第３の周波数分割回路が、前記入力周波数を有する入力信号を受信し、前記入力信号を分周して、第１の中間周波数を有する第１の中間信号を取得するように構成され、
前記第１の回路が、前記第１のエッジの第１の論理値、前記第２のエッジの第２の論理値、及び前記第３のエッジの第３の論理値を判断して出力するように構成され、
前記第２の回路が、前記第１の論理値、前記第２の論理値、及び前記第３の論理値に基づいて、前記第１のサブ制御信号又は前記第２のサブ制御信号を生成して出力するように構成される。
【0009】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記第３の周波数分割回路の第３の周波数分割係数が２であり、前記第１の回路は、第１のＤフリップフロップ、第２のＤフリップフロップ、第３のＤフリップフロップ、第４のＤフリップフロップ及び第１のＮＯＴゲートを含み、前記第２の回路は、第１のＸＯＲゲート、第２のＸＯＲゲート、第２のＮＯＴゲート、第３のＮＯＴゲート、第１のＡＮＤゲート及び第２のＡＮＤゲートを含み、
前記第１のＤフリップフロップのデータ入力端が、前記第１の中間信号を受信するように構成され、前記第１のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第１のＤフリップフロップの出力端が、前記第２のＤフリップフロップのデータ入力端と前記第１のＸＯＲゲートの第１のデータ入力端とに接続され、前記第１のＤフリップフロップの出力端が、前記第１の論理値を出力するように構成され、
前記第２のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第２のＤフリップフロップの出力端が、前記第２のＸＯＲゲートの第１のデータ入力端に接続され、前記第２のＤフリップフロップの出力端が、前記第３の論理値を出力するように構成され、
前記第１のＮＯＴゲートが、前記フィードバック信号を受信し、前記フィードバック信号を位相反転して、中間フィードバック信号を取得するように構成され、
前記第３のＤフリップフロップのデータ入力端が、前記第１の中間信号を受信しするように構成され、前記第３のＤフリップフロップのクロック入力端が、前記中間フィードバック信号を受信するように構成され、前記第３のＤフリップフロップの出力端が、前記第４のＤフリップフロップのデータ入力端に接続され、
前記第４のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第４のＤフリップフロップの出力端が、前記第１のＸＯＲゲートの第２のデータ入力端と前記第２のＸＯＲゲートの第２のデータ入力端に接続され、前記第４のＤフリップフロップの出力端が、前記第２の論理値を出力するように構成され、
前記第１のＸＯＲゲートの出力端が、前記第２のＮＯＴゲートの入力端と前記第１のＡＮＤゲートの第１のデータ入力端とに接続され、
前記第２のＸＯＲゲートの出力端が、前記第３のＮＯＴゲートの入力端と前記第１のＡＮＤゲートの第２のデータ入力端とに接続され、
前記第２のＮＯＴゲートの出力端が、前記第２のＡＮＤゲートの第１のデータ入力端に接続され、前記第３のＮＯＴゲートの出力端が、前記第２のＡＮＤゲートの第２のデータ入力端に接続され、
前記第１のＡＮＤゲートの出力端が、前記第１のサブ制御信号を出力するように構成され、前記第２のＡＮＤゲートの出力端が、前記第２のサブ制御信号を出力するように構成される。
前記第１のＤフリップフロップのデータ入力端が、前記第１の中間信号を受信するように構成され、前記第１のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第１のＤフリップフロップの出力端が、前記第２のＤフリップフロップのデータ入力端と前記第１のＸＯＲゲートの第１のデータ入力端とに接続され、前記第１のＤフリップフロップの出力端が、前記第１の論理値を出力するように構成され、
前記第２のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第２のＤフリップフロップの出力端が、前記第２のＸＯＲゲートの第１のデータ入力端に接続され、前記第２のＤフリップフロップの出力端が、前記第３の論理値を出力するように構成され、
前記第１のＮＯＴゲートが、前記フィードバック信号を受信し、前記フィードバック信号を位相反転して、中間フィードバック信号を取得するように構成され、
前記第３のＤフリップフロップのデータ入力端が、前記第１の中間信号を受信しするように構成され、前記第３のＤフリップフロップのクロック入力端が、前記中間フィードバック信号を受信するように構成され、前記第３のＤフリップフロップの出力端が、前記第４のＤフリップフロップのデータ入力端に接続され、
前記第４のＤフリップフロップのクロック入力端が、前記フィードバック信号を受信するように構成され、前記第４のＤフリップフロップの出力端が、前記第１のＸＯＲゲートの第２のデータ入力端と前記第２のＸＯＲゲートの第２のデータ入力端に接続され、前記第４のＤフリップフロップの出力端が、前記第２の論理値を出力するように構成され、
前記第１のＸＯＲゲートの出力端が、前記第２のＮＯＴゲートの入力端と前記第１のＡＮＤゲートの第１のデータ入力端とに接続され、
前記第２のＸＯＲゲートの出力端が、前記第３のＮＯＴゲートの入力端と前記第１のＡＮＤゲートの第２のデータ入力端とに接続され、
前記第２のＮＯＴゲートの出力端が、前記第２のＡＮＤゲートの第１のデータ入力端に接続され、前記第３のＮＯＴゲートの出力端が、前記第２のＡＮＤゲートの第２のデータ入力端に接続され、
前記第１のＡＮＤゲートの出力端が、前記第１のサブ制御信号を出力するように構成され、前記第２のＡＮＤゲートの出力端が、前記第２のサブ制御信号を出力するように構成される。
【0010】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記周波数制御ワードが、正の整数である。
【0011】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記第１の調整パラメータと前記第２の調整パラメータとがいずれも１である。
【0012】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループは、第１の周波数分割回路をさらに含み、前記第１の周波数分割回路が、前記目標周波数に基づいて前記フィードバック周波数を生成し、前記フィードバック周波数を有する前記フィードバック信号を前記制御回路に入力するように構成され、
前記フィードバック周波数は、次のように表され、
ｆｂ=ｆｄｃｏ/N
ｆｂが前記フィードバック周波数を表し、ｆｄｃｏが前記目標周波数を表し、Ｎが前記第１の周波数分割回路の第１の周波数分割係数を表し、Ｎが正の整数である。
前記フィードバック周波数は、次のように表され、
ｆｂ=ｆｄｃｏ/N
ｆｂが前記フィードバック周波数を表し、ｆｄｃｏが前記目標周波数を表し、Ｎが前記第１の周波数分割回路の第１の周波数分割係数を表し、Ｎが正の整数である。
【0013】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記入力周波数と前記周波数制御ワードの関係が、次のように表され、
ｆΔが基准時間単位の周波数を表し、Ｆが前記周波数制御ワードを表し、又は、 前記入力周波数と前記周波数制御ワードの関係が、次のように表され、
ｆ１とｆ２がいずれも前記フィードバック周波数を表し、ｐ、ｑがいずれも係数であり、ｐがｆ１の重みを表し、ｑがｆ２の重みを表し、ｆΔが基准時間単位の周波数を表し、Ｆが前記周波数制御ワードを表す。
【数1】
【数2】
【0014】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループは、第１の周波数分割回路と第２の周波数分割回路をさらに含み、
前記第１の周波数分割回路が、前記目標周波数に基づいて前記フィードバック周波数を生成し、前記フィードバック周波数を有する前記フィードバック信号を前記制御回路に入力するように構成され、
前記第２の周波数分割回路が、前記入力周波数を分周して、第２の中間周波数を生成し、前記第２の中間周波数を有する第２の中間信号を前記制御回路に入力するように構成され、
前記フィードバック周波数が、次のように表され、
ｆｂ=ｆｄｃｏ/P
ｆｂが前記フィードバック周波数を表し、ｆｄｃｏが前記目標周波数を表し、Ｐが前記第１の周波数分割回路の第１の周波数分割係数を表し、Ｐが正の整数であり、
前記第２の中間周波数が、次のように表され、
ｆｉｍ２=ｆｉ/D
ｆｉｍ２が前記第２の中間周波数を表し、ｆｉが前記入力周波数を表し、Ｄが前記第２の周波数分割回路の第２の周波数分割係数を表し、Ｄが正の整数であり、且つＰがＤ以上である。
前記第１の周波数分割回路が、前記目標周波数に基づいて前記フィードバック周波数を生成し、前記フィードバック周波数を有する前記フィードバック信号を前記制御回路に入力するように構成され、
前記第２の周波数分割回路が、前記入力周波数を分周して、第２の中間周波数を生成し、前記第２の中間周波数を有する第２の中間信号を前記制御回路に入力するように構成され、
前記フィードバック周波数が、次のように表され、
ｆｂ=ｆｄｃｏ/P
ｆｂが前記フィードバック周波数を表し、ｆｄｃｏが前記目標周波数を表し、Ｐが前記第１の周波数分割回路の第１の周波数分割係数を表し、Ｐが正の整数であり、
前記第２の中間周波数が、次のように表され、
ｆｉｍ２=ｆｉ/D
ｆｉｍ２が前記第２の中間周波数を表し、ｆｉが前記入力周波数を表し、Ｄが前記第２の周波数分割回路の第２の周波数分割係数を表し、Ｄが正の整数であり、且つＰがＤ以上である。
【0015】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記入力周波数と前記周波数制御ワードの関係が、次のように表され、
ｆΔが基准時間単位の周波数を表し、Ｆが前記周波数制御ワードを表し、又は、 前記入力周波数と前記周波数制御ワードの関係が、次のように表され、
ｆ１とｆ２がいずれも前記フィードバック周波数を表し、ｐ、ｑがいずれも係数であり、ｐがｆ１の重みを表し、ｑがｆ２の重みを表し、ｆΔが基准時間単位の周波数を表し、Ｆが前記周波数制御ワードを表す。
【数3】
【数4】
【0016】
例えば、本開示の少なくとも一実施例で提供される周波数ロックループにおいて、前記デジタル制御発振回路は、
基准時間単位を生成して出力するように構成される基准時間単位生成サブ回路と、
前記周波数制御ワードと前記基准時間単位に基づいて、前記目標周波数を有する前記出力信号を生成して出力するように構成される周波数調整サブ回路と、を含む。
基准時間単位を生成して出力するように構成される基准時間単位生成サブ回路と、
前記周波数制御ワードと前記基准時間単位に基づいて、前記目標周波数を有する前記出力信号を生成して出力するように構成される周波数調整サブ回路と、を含む。
【0017】
本開示の少なくとも一実施例は、
入力周波数を有する入力信号を提供するように構成される周波数源と、
上記いずれの周波数ロックループと、を含む電子機器を提供する。
入力周波数を有する入力信号を提供するように構成される周波数源と、
上記いずれの周波数ロックループと、を含む電子機器を提供する。
【0018】
本開示の少なくとも一実施例は、上記いずれの周波数ロックループによる周波数生成方法であって、
入力周波数とフィードバック周波数の大小関係を判断して、第１のサブ制御信号と第２のサブ制御信号とを含む制御信号を取得し、前記制御信号に基づいて周波数制御ワードを決定するステップであって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成し、前記入力周波数が前記フィードバック周波数より小さい場合、前記第１のサブ制御信号と異なる前記第２のサブ制御信号を生成するステップと、
前記周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するステップと、を含む、周波数生成方法をさらに提供する。
入力周波数とフィードバック周波数の大小関係を判断して、第１のサブ制御信号と第２のサブ制御信号とを含む制御信号を取得し、前記制御信号に基づいて周波数制御ワードを決定するステップであって、前記入力周波数が前記フィードバック周波数より大きい場合、前記第１のサブ制御信号を生成し、前記入力周波数が前記フィードバック周波数より小さい場合、前記第１のサブ制御信号と異なる前記第２のサブ制御信号を生成するステップと、
前記周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するステップと、を含む、周波数生成方法をさらに提供する。
【0019】
例えば、本開示の少なくとも一実施例で提供される周波数生成方法において、前記制御信号に基づいて周波数制御ワードを決定するステップは、
前記第１のサブ制御信号に基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、前記周波数制御ワードを生成するステップ、又は、
前記第２のサブ制御信号に基づいて、調整対象となる周波数制御ワードに第２の調整パラメータを加算して、前記周波数制御ワードを生成するステップ、を含む。
前記第１のサブ制御信号に基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、前記周波数制御ワードを生成するステップ、又は、
前記第２のサブ制御信号に基づいて、調整対象となる周波数制御ワードに第２の調整パラメータを加算して、前記周波数制御ワードを生成するステップ、を含む。
【図面の簡単な説明】
【0020】
本開示の実施例の技術案をより明確に説明するために、以下では、実施例の図面を簡単に説明する。以下の説明における図面は本開示の一部の実施例のみに関し、本開示を制限するものではないことは明白である。
【発明を実施するための形態】
【0021】
本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確且つ完全に説明する。説明される実施例は、全ての実施例ではなく、本開示の一部の実施例であることは明らかである。説明される本開示の実施例に基づいて、当業者が創造的な労働をせずに取得した他のすべての実施例は、本開示の保護の範囲に属する。
【0022】
特に定義されない限り、本開示で使用される技術用語または科学用語は、本開示が属する分野における一般的な技能を有する者によって理解される通常の意味であるべきである。本開示で使用される「第１の」、「第２の」及び類似の語は、何らかの順序、数量または重要性を表すものではなく、異なる構成部分を区別するためのものに過ぎない。「含む」や「含まれる」などの類似の語は、この語の前に現れる素子や物がこの語の後に列挙される素子や物、及びその均等物を含むことを意味するが、他の素子や物を排除するものではない。「接続する」や「互いに接続する」などの類似の語は、物理的または機械的な接続に限定されるものではなく、直接的又は間接的であるかを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは相対位置関係を表すためのものに過ぎず、説明対象の絶対位置が変化すると、その相対位置関係もそれに応じて変化する可能性がある。
【0023】
本開示の実施例を明確かつ簡単に以下に説明するために、本開示は、既知の機能および既知の部品の詳細な説明を省略する。
【0024】
クロック信号は、重要な制御信号である。クロック信号は、周波数源によって直接的に生成されてもよく、位相ロックループ（ＰＬＬ）によって間接的に生成されてもよい。デジタル位相ロックループは、現在、位相ロックループ領域の研究開発の重点である。完全なデジタル位相ロックループ（ＡＤＰＬＬ）中の発振器は、デジタル発振器と呼ばれ、該デジタル発振器の周波数が、デジタル値を採用する変数で制御される。ＡＤＰＬＬは、アナログ設計の複雑さを低減し、デジタル処理に適用する。しかし、このようなＡＤＰＬＬ中のデジタル発振器は、大量のアナログ回路を含み、完全なデジタル回路ではない。
【0025】
本開示の少なくとも一実施例は、周波数ロックループ、電子機器及び周波数生成方法を提供する。該周波数ロックループは、入力周波数とフィードバック周波数の大きさを利用して周波数制御ワードを生成するように制御し、そして、時間平均周波数直接周期（ＴＡＦ－ＤＰＳ）合成器に基づいて目標周波数を生成し、精度が高く、応答速度が速く、消費電力が低く、体積が小さく、プログラム可能などの特徴がある。入力周波数は、目標周波数に対応する必要なく、任意の値であってもよく、且つ、該周波数ロックループが完全なデジタル回路であり、様々なチップに容易に集積される。該周波数ロックループは、マイクロエレクトロニクス、センシング、制御、測定、駆動などの分野に利用できる。
【0026】
以下、図面に関連して本開示の実施例を詳細に説明するが、本開示はこれらの具体的な実施例に限定されない。
【0027】
【0028】
例えば、図１のように、該周波数ロックループ１０は、制御回路１１とデジタル制御発振回路１２を含んでもよい。制御回路１１は、入力周波数とフィードバック周波数の大小関係を判断し、制御信号を取得し、制御信号に基づいて周波数制御ワードを決定するように構成される。例えば、制御信号は、第１のサブ制御信号と第２のサブ制御信号を含んでもよい。入力周波数がフィードバック周波数より大きい場合、制御回路１１が、第１のサブ制御信号を生成するように構成され、入力周波数がフィードバック周波数より小さい場合、制御回路１１が、第１のサブ制御信号と異なる第２のサブ制御信号を生成するように構成される。デジタル制御発振回路１２は、周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するように構成される。
【0029】
例えば、入力周波数は、任意の値であってもよい。入力周波数を有する入力信号は、周波数源（例えば、周波数源が自励発振ソースと合成周波数源を含んでもよい）で生成されてもよい。例えば、入力周波数は、周波数源が実際に生成して出力する信号の周波数を表してもよい。目標周波数は、ユーザが取得したい信号の周波数を表す。例えば、目標周波数は、周波数ロックループ１０から出力される信号が到達可能な周波数を表す。例えば、目標周波数と入力周波数の比は、任意の値であってもよい。
【0030】
例えば、図２のように、制御回路１１は、周波数弁別器１１１と信号生成サブ回路１１２を含む。
【0031】
例えば、図２のように、周波数弁別器１１１は、入力周波数ｆｉとフィードバック周波数ｆｂの大小関係を判断し、制御信号を取得するように構成される。例えば、周波数弁別器１１１が、入力周波数ｆｉがフィードバック周波数ｆｂより大きい場合、第１のサブ制御信号Ｃｆを生成して出力するように構成され、周波数弁別器１００が、入力周波数ｆｉがフィードバック周波数ｆｂより小さい場合、第２のサブ制御信号Ｃｓを生成して出力するように構成される。
【0032】
例えば、一例において、第１のサブ制御信号Ｃｆが、第１のレベルにある場合、有效であるが、第２のレベルにある場合、无效である。同じく、第２のサブ制御信号Ｃｓが、第１のレベルにある場合、有効であるが、第２のレベルにある場合、无效である。留意されたいのは、本開示において、第１のレベルが高レベルを表してもよく、第２のレベルが低レベルを表してもよいが、これに限定されない。第１のレベルが低レベルを表してもよく、これに応じて、第２のレベルが高レベルを表してもよい。第１のレベルと第２のレベルの設定は、具体的な実際の状況に応じて決定されてもよく、本開示の実施例は、これを制限しない。本開示の実施例は、第１のレベルが高レベルを表すことと第２のレベルが低レベルを表すことを例として説明するが、以下の各実施例は、これと同様であり、説明を書略する。
【0033】
例えば、入力周波数ｆｉがフィードバック周波数ｆｂより大きい場合、周波数弁別器１１１が、第１のレベルにある第１のサブ制御信号Ｃｆと第２のレベルにある第２のサブ制御信号Ｃｓを生成して出力するように構成される。入力周波数ｆｉがフィードバック周波数ｆｂより小さい場合、周波数弁別器１１１が、第１のレベルにある第２のサブ制御信号Ｃｓと第２のレベルにある第１のサブ制御信号Ｃｆを生成して出力するように構成される。入力周波数ｆｉがフィードバック周波数ｆｂと等しい場合、周波数弁別器１１１が、第２のレベルにある第１のサブ制御信号Ｃｆと第２のレベルにある第２のサブ制御信号Ｃｓを生成して出力するように構成される。つまり、入力周波数ｆｉがフィードバック周波数ｆｂより大きい場合、第１のサブ制御信号Ｃｆが有效であり、第２のサブ制御信号Ｃｓが无效である。入力周波数ｆｉがフィードバック周波数ｆｂより小さい場合、第２のサブ制御信号Ｃｓが有效であり、第１のサブ制御信号Ｃｆが无效である。入力周波数ｆｉがフィードバック周波数ｆｂと等しい場合、第１のサブ制御信号Ｃｆと第２のサブ制御信号Ｃｓがいずれも无效である。説明したいのは、入力周波数ｆｉがフィードバック周波数ｆｂより大きい場合、周波数弁別器１１１が、第１のレベルにある第１のサブ制御信号Ｃｆのみを生成して出力してもよい。入力周波数ｆｉがフィードバック周波数ｆｂより小さい場合、周波数弁別器１１１が、第１のレベルにある第２のサブ制御信号Ｃｓのみを生成して出力してもよい。入力周波数ｆｉがフィードバック周波数ｆｂと等しい場合、周波数弁別器１１１が信号を出力しない。
【0034】
図３が本開示の一実施例で提供される周波数弁別器の回路構成模式図であり、図４Ａが本開示の一実施例で提供される周波数弁別器が第１のサブ制御信号を生成する時のタイミング図であり、図４Ｂが本開示の一実施例で提供される周波数弁別器が第１のサブ制御信号を生成する時の他のタイミング図であり、図４Ｃが本開示の一実施例で提供される周波数弁別器が第２のサブ制御信号を生成する時のタイミング図であり、図４Ｄが本開示の一実施例で提供される周波数弁別器が第２のサブ制御信号を生成する時の他のタイミング図である。
【0035】
例えば、図３のように、周波数弁別器１１１は、第１の回路１１１０と、第２の回路１１１１と、第３の周波数分割回路１１１２を含んでもよい。
【0036】
例えば、図４Ａ－４Ｄのように、フィードバック周波数ｆｂを有するフィードバック信号Ｓｂの１つのフィードバック周期Ｔｂが第１のエッジＥＧ１、第２のエッジＥＧ２及び第３のエッジＥＧ３を含み、第２のエッジＥＧ２が第１のエッジＥＧ１と第３のエッジＥＧ３との間に位置してもよい。図４Ａと図４Ｂに示す示例において、第１のエッジＥＧ１と第３のエッジＥＧ３がいずれも立ち上がりエッジであり、即ち、フィードバック信号Ｓｂが低レベルから高レベルになるエッジである。第２のエッジＥＧ２が立ち下がりエッジであり、即ち、フィードバック信号Ｓｂが高レベルから低レベルになるエッジである。ただし、本開示は、これに限定されない。第１のエッジＥＧ１と第３のエッジＥＧ３がいずれも立ち下がりエッジであり、それに応じて、第２のエッジＥＧ２が立ち上がりエッジであってもよい。
【0037】
例えば、本開示において、周波数弁別器１１１の応答時間がフィードバック信号Ｓｂの１つのフィードバック周期Ｔｂであり、応答速度が速い。
【0038】
説明したいのは、図４Ａ－４Ｄにおいて、Ｓｉが入力周波数ｆｉを有する入力信号を表し、Ｓｉｍ１が第１の中間周波数ｆｉｍ１を有する第１の中間信号を表し、Ｓｂがフィードバック周波数ｆｂを有するフィードバック信号を表す。
【0039】
例えば、図３のように、第３の周波数分割回路１１１２が、入力周波数ｆｉを有する入力信号Ｓｉを受信して分周し、第１の中間周波数ｆｉｍ１を有する第１の中間信号Ｓｉｍ１を取得するように構成される。例えば、第３の周波数分割回路１１１２の第３の周波数分割係数が２である。
【0040】
例えば、図３のように、第１の回路１１１０が、第１のエッジＥＧ１の第１の論理値Ｌ０１、第２のエッジＥＧ２の第２の論理値Ｌ０２、及び第３のエッジＥＧ３の第３の論理値Ｌ０３を判断し出力するように構成される。第２の回路１１１１が、第１の論理値Ｌ０１、第２の論理値Ｌ０２、及び第３の論理値Ｌ０３に基づいて、第１のサブ制御信号又は第２のサブ制御信号を生成して出力するように構成される。
【0041】
例えば、第１の回路１１１０は、第１の入力端、第２の入力端、第１のクロック端、第２のクロック端、第１の出力端、第２の出力端、及び第３の出力端を含んでもよい。第１の回路１１１０の第１の入力端と第２の入力端が、第１の中間信号Ｓｉｍ１を受信するように構成され、第１の回路１１１０の第１のクロック端と第２のクロック端が、フィードバック信号Ｓｂを受信するように構成され、第１の回路１１１０の第１の出力端が、第１のエッジＥＧ１の第１の論理値Ｌ０１を出力するように構成され、第１の回路１１１０の第２の出力端が、第２のエッジＥＧ２の第２の論理値Ｌ０２を出力するように構成され、第１の回路１１１０の第３の出力端が、第３のエッジＥＧ３の第３の論理値Ｌ０３を出力するように構成される。
【0042】
例えば、第２の回路１１１１は、第１の入力端、第２の入力端、第３の入力端、第４の入力端、第１の出力端、及び第２の出力端を含んでもよい。第１の回路１１１０の第１の出力端が、第２の回路１１１１の第１の入力端に電気接続され、第１の回路１１１０の第２の出力端が、第２の回路１１１１の第２の入力端と第３の入力端に電気接続され、第１の回路１１１０の第３の出力端が第２の回路１１１１の第４の入力端に電気接続され、第２の回路１１１１の第１の出力端が、第１のサブ制御信号を出力するように構成され、第２の回路１１１１の第２の出力端が、第２のサブ制御信号を出力するように構成される。
【0043】
例えば、一例において、図３のように、第１の回路１１１０は、第１のＤフリップフロップＤ１、第２のＤフリップフロップＤ２、第３のＤフリップフロップＤ３、第４のＤフリップフロップＤ４、及び第１のＮＯＴゲートＮＲ１を含んでもよい。第２の回路１１１１は、第１のＸＯＲゲートＸＲ１、第２のＸＯＲゲートＸＲ２、第２のＮＯＴゲートＮＲ２、第３のＮＯＴゲートＮＲ３、第１のＡＮＤゲートＡＲ１、及び第２のＡＮＤゲートＡＲ２を含む。
【0044】
例えば、Ｄフリップフロップのそれぞれは、データ入力端Ｄ、クロック入力端Ｃ、プリセット端ＳＥＴ、リセット端ＣＬＲ、出力端Ｑ、及び出力端
を含んでもよい。例えば、図３のように、第１の回路１１１０の第１の入力端が第１のＤフリップフロップＤ１のデータ入力端Ｄであり、第１の回路１１１０の第２の入力端が第３のＤフリップフロップＤ３のデータ入力端Ｄであり、第１の回路１１１０の第１のクロック端が第１のＤフリップフロップＤ１のクロック入力端Ｃ、第２のＤフリップフロップＤ２のクロック入力端Ｃ、及び第４のＤフリップフロップＤ４のクロック入力端Ｃを含み、第１の回路１１１０の第２のクロック端が第１のＮＯＴゲートＮＲ１の入力端であり、第１の回路１１１０の第１の出力端が第１のＤフリップフロップＤ１の出力端Ｑであり、第１の回路１１１０の第２の出力端が第４のＤフリップフロップＤ４の出力端Ｑであり、第１の回路１１１０の第３の出力端が第２のＤフリップフロップＤ２の出力端Ｑである。
【数5】
【0045】
例えば、第２の回路１１１１の第１の入力端が第１のＸＯＲゲートＸＲ１の第１のデータ入力端であり、第２の回路１１１１の第２の入力端が第１のＸＯＲゲートＸＲ１の第２のデータ入力端であり、第２の回路１１１１の第３の入力端が第２のＸＯＲゲートＸＲ１の第２のデータ入力端であり、第２の回路１１１１の第４の入力端が第２のＸＯＲゲートＸＲ１の第１のデータ入力端であり、第２の回路１１１１の第１の出力端が第１のＡＮＤゲートＡＲ１の出力端であり、第２の回路１１１１の第２の出力端が第２のＡＮＤゲートＡＲ２の出力端である。
【0046】
例えば、図３のように、第１のＤフリップフロップＤ１のデータ入力端Ｄが第３の周波数分割回路１１１２の出力端に電気接続され、且つ第１の中間信号Ｓｉｍ１を受信するように構成され、第１のＤフリップフロップＤ１のクロック入力端Ｃが、フィードバック信号Ｓｂを受信するように構成され、第１のＤフリップフロップＤ１の出力端Ｑが第２のＤフリップフロップＤ２のデータ入力端Ｄと第１のＸＯＲゲートＸＲ１の第１のデータ入力端に接続され、且つ第１のＤフリップフロップＤ１の出力端Ｑが第１の論理値Ｌ０１を出力するように構成される。第２のＤフリップフロップＤ２のクロック入力端Ｃがフィードバック信号Ｓｂを受信するように構成され、第２のＤフリップフロップＤ２の出力端Ｑが第２のＸＯＲゲートＸＲ２の第１のデータ入力端に接続され、第２のＤフリップフロップＤ２の出力端Ｑが第３の論理値Ｌ０３を出力するように構成される。
【0047】
例えば、図３のように、第１のＮＯＴゲートＮＲ１が、フィードバック信号Ｓｂを受信し、フィードバック信号Ｓｂを位相反転して、中間フィードバック信号を取得するように構成される。例えば、第１のＮＯＴゲートＮＲ１の入力端が、フィードバック信号を受信するように構成され、第１のＮＯＴゲートＮＲ１の出力端が、中間フィードバック信号を出力するように構成される。
【0048】
例えば、図３のように、第３のＤフリップフロップＤ３のデータ入力端Ｄが、第３の周波数分割回路１１１２の出力端に電気接続され、且つ第１の中間信号Ｓｉｍ１を受信するように構成され、第３のＤフリップフロップＤ３のクロック入力端Ｃが、第１のＮＯＴゲートＮＲ１の出力端に電気接続され、且つ中間フィードバック信号を受信するように構成され、第３のＤフリップフロップＤ３の出力端Ｑが第４のＤフリップフロップＤ４のデータ入力端Ｄに接続される。第４のＤフリップフロップＤ４のクロック入力端Ｃが、フィードバック信号Ｓｂを受信するように構成され、第４のＤフリップフロップＤ４の出力端Ｑが第１のＸＯＲゲートＸＲ１の第２のデータ入力端と第２のＸＯＲゲートＸＲ２の第２のデータ入力端に接続され、第４のＤフリップフロップＤ４の出力端Ｑが、第２の論理値Ｌ０２を出力するように構成される。
【0049】
例えば、図３のように、第１のＸＯＲゲートＸＲ１の出力端が第２のＮＯＴゲートＮＲ２の入力端と第１のＡＮＤゲートＡＲ１の第１のデータ入力端に接続され、第２のＸＯＲゲートＸＲ２の出力端が第３のＮＯＴゲートＮＲ３の入力端と第１のＡＮＤゲートＡＲ１の第２のデータ入力端に接続され、第２のＮＯＴゲートＮＲ２の出力端が第２のＡＮＤゲートＡＲ２の第１のデータ入力端に接続され、第３のＮＯＴゲートＮＲ３の出力端が第２のＡＮＤゲートＡＲ２の第２のデータ入力端に接続され、第１のＡＮＤゲートＡＲ１の出力端が第１のサブ制御信号Ｃｆを出力するように構成され、第２のＡＮＤゲートＡＲ２の出力端が第２のサブ制御信号Ｃｓを出力するように構成される。
【0050】
例えば、図４Ａのように、入力周波数ｆｉがフィードバック周波数ｆｂより大きい場合、ある時点に、フィードバック信号Ｓｂの第１のエッジＥＧ１に対応する第１の中間信号Ｓｉｍ１のレベルが低レベルである場合、第１のエッジＥＧ１の第１の論理値Ｌ０１が０であり、フィードバック信号Ｓｂの第２のエッジＥＧ２に対応する第１の中間信号Ｓｉｍ１のレベルが高レベルである場合、第２のエッジＥＧ２の第２の論理値Ｌ０２が１であり、フィードバック信号Ｓｂの第３のエッジＥＧ３に対応する第１の中間信号Ｓｉｍ１のレベルが低レベルである場合、第３のエッジＥＧ３の第３の論理値Ｌ０３が０である。図４Ａに示す例において、該時点に、第１のＸＯＲゲートＸＲ１が第１の論理値Ｌ０１（即ち０）と第２の論理値Ｌ０２（即ち１）を受信し、第１の論理値Ｌ０１と第２の論理値Ｌ０２に基づいて論理値１を出力し、第２のＸＯＲゲートＸＲ２が第２の論理値Ｌ０２（即ち１）と第３の論理値（即ち０）を受信し、第２の論理値Ｌ０２と第３の論理値Ｌ０３に基づいて論理値１を出力する。この時、第１のＡＮＤゲートＡＲ１の第１のデータ入力端と第２のデータ入力端がいずれも論理値１を受信し、これにより、第１のＡＮＤゲートＡＲ１が高レベルの第１のサブ制御信号Ｃｆを出力し、第２のＡＮＤゲートＡＲ２の第１のデータ入力端と第２のデータ入力端がいずれも論理値０を受信し、これにより、第２のＡＮＤゲートＡＲ２が低レベルの第２のサブ制御信号Ｃｓを出力する。
【0051】
例えば、図４Ｂのように、入力周波数ｆｉがフィードバック周波数ｆｂより大きい場合、ある時点に、フィードバック信号Ｓｂの第１のエッジＥＧ１に対応する第１の中間信号Ｓｉｍ１のレベルが高レベルである場合、第１のエッジＥＧ１の第１の論理値Ｌ０１が１であり、フィードバック信号Ｓｂの第２のエッジＥＧ２に対応する第１の中間信号Ｓｉｍ１のレベルが低レベルである場合に、第２のエッジＥＧ２の第２の論理値Ｌ０２が０であり、フィードバック信号Ｓｂの第３のエッジＥＧ３に対応する第１の中間信号Ｓｉｍ１のレベルが高レベルである場合、第３のエッジＥＧ３の第３の論理値Ｌ０３が１である。図４Ｂに示す例において、該時点に、第１のＸＯＲゲートＸＲ１が第１の論理値Ｌ０１（即ち１）と第２の論理値Ｌ０２（即ち０）を受信し、第１の論理値Ｌ０１と第２の論理値Ｌ０２に基づいて論理値１を出力し、第２のＸＯＲゲートＸＲ２が第２の論理値Ｌ０２（即ち０）と第３の論理値Ｌ０３（即ち１）を受信し、第２の論理値Ｌ０２と第３の論理値Ｌ０３に基づいて論理値１を出力する。この時、第１のＡＮＤゲートＡＲ１の第１のデータ入力端と第２のデータ入力端がいずれも論理値１を受信し、これにより、第１のＡＮＤゲートＡＲ１が高レベルの第１のサブ制御信号Ｃｆを出力し、第２のＡＮＤゲートＡＲ２の第１のデータ入力端と第２のデータ入力端がいずれも論理値０を受信し、これにより、第２のＡＮＤゲートＡＲ２が低レベルの第２のサブ制御信号Ｃｓを出力する。
【0052】
説明したいのは、入力周波数ｆｉがフィードバック周波数ｆｂより大きい場合、図４Ａと図４Ｂに示す時点以外に、第１の論理値Ｌ０１と第２の論理値Ｌ０２と第３の論理値Ｌ０３の制御で、第１のＸＯＲゲートＸＲ１と第２のＸＯＲゲートＸＲ２の一方が論理値１を出力し、他方が論理値０を出力する。これらの場合、第１のＡＮＤゲートＡＲ１が低レベルの第１のサブ制御信号Ｃｆを出力し、第２のＡＮＤゲートＡＲ２が低レベルの第２のサブ制御信号Ｃｓを出力する。
【0053】
例えば、図４Ｃのように、入力周波数ｆｉがフィードバック周波数ｆｂより小さい場合、ある時点に、フィードバック信号Ｓｂの第１のエッジＥＧ１に対応する第１の中間信号Ｓｉｍ１のレベルが高レベルである場合、第１のエッジＥＧ１の第１の論理値Ｌ０１が１であり、フィードバック信号Ｓｂの第２のエッジＥＧ２に対応する第１の中間信号Ｓｉｍ１のレベルが高レベルである場合に、第２のエッジＥＧ２の第２の論理値Ｌ０２が１であり、フィードバック信号Ｓｂの第３のエッジＥＧ３に対応する第１の中間信号Ｓｉｍ１のレベルが高レベルである場合に、第３のエッジＥＧ３の第３の論理値Ｌ０３が１である。図４Ｃに示す例において、該時点に、第１のＸＯＲゲートＸＲ１が第１の論理値Ｌ０１（即ち１）と第２の論理値Ｌ０２（即ち１）を受信し、第１の論理値Ｌ０１と第２の論理値Ｌ０２に基づいて論理値０を出力し、第２のＸＯＲゲートＸＲ２が第２の論理値Ｌ０２（即ち１）と第３の論理値Ｌ０３（即ち１）を受信し、第２の論理値Ｌ０２と第３の論理値Ｌ０３に基づいて論理値０を出力する。この時、第１のＡＮＤゲートＡＲ１の第１のデータ入力端と第２のデータ入力端がいずれも論理値０を受信し、これにより、第１のＡＮＤゲートＡＲ１が低レベルの第１のサブ制御信号Ｃｆを出力し、第２のＡＮＤゲートＡＲ２の第１のデータ入力端と第２のデータ入力端がいずれも論理値１を受信し、これにより、第２のＡＮＤゲートＡＲ２が高レベルの第２のサブ制御信号Ｃｓを出力する。
【0054】
例えば、図４Ｄのように、入力周波数ｆｉがフィードバック周波数ｆｂより小さい場合、ある時点に、フィードバック信号Ｓｂの第１のエッジＥＧ１に対応する第１の中間信号Ｓｉｍ１のレベルが低レベルである場合に、第１のエッジＥＧ１の第１の論理値Ｌ０１が０であり、フィードバック信号Ｓｂの第２のエッジＥＧ２に対応する第１の中間信号Ｓｉｍ１のレベルが低レベルである場合に、第２のエッジＥＧ２の第２の論理値Ｌ０２が０であり、フィードバック信号Ｓｂの第３のエッジＥＧ３に対応する第１の中間信号Ｓｉｍ１のレベルが低レベルである場合に、第３のエッジＥＧ３の第３の論理値Ｌ０３が０である。図４Ｄに示す例において、該時点に、第１のＸＯＲゲートＸＲ１が第１の論理値Ｌ０１（即ち０）と第２の論理値Ｌ０２（即ち０）を受信し、第１の論理値Ｌ０１と第２の論理値Ｌ０２に基づいて論理値０を出力し、第２のＸＯＲゲートＸＲ２が第２の論理値Ｌ０２（即ち０）と第３の論理値Ｌ０３（即ち０）を受信し、第２の論理値Ｌ０２と第３の論理値Ｌ０３に基づいて論理値０を出力する。この時、第１のＡＮＤゲートＡＲ１の第１のデータ入力端と第２のデータ入力端がいずれも論理値０を受信し、これにより、第１のＡＮＤゲートＡＲ１が低レベルの第１のサブ制御信号Ｃｆを出力し、第２のＡＮＤゲートＡＲ２の第１のデータ入力端と第２のデータ入力端がいずれも論理値１を受信し、これにより、第２のＡＮＤゲートＡＲ２が高レベルの第２のサブ制御信号Ｃｓを出力する。
【0055】
説明したいのは、入力周波数ｆｉがフィードバック周波数ｆｂより小さい場合、図４Ｃと図４Ｄに示す時点以外に、第１の論理値Ｌ０１と第２の論理値Ｌ０２と第３の論理値Ｌ０３の制御で、第１のＸＯＲゲートＸＲ１と第２のＸＯＲゲートＸＲ２の一方が論理値１を出力し、他方が論理値０を出力し、これらの場合、第１のＡＮＤゲートＡＲ１が低レベルの第１のサブ制御信号Ｃｆを出力し、第２のＡＮＤゲートＡＲ２が低レベルの第２のサブ制御信号Ｃｓを出力する。
【0056】
例えば、図２のように、信号生成サブ回路１１２が、制御信号に基づいて周波数制御ワードＦを生成し、クロック信号Ｃｌｋの制御で周波数制御ワードＦをデジタル制御発振回路１２に出力するように構成される。例えば、クロック信号が出力信号又はフィードバック周波数を有するフィードバック信号であってもよい。
【0057】
例えば、周波数制御ワードＦが正の整数であってもよいため、出力の目標周波数の正確度を高めることができる。ただし、本開示はこれに限定されず、周波数制御ワードＦが正の実数であってよく、即ち、周波数制御ワードが小数部と整数部を含んでもよい。
【0058】
例えば、信号生成サブ回路１１２が、第１のサブ制御信号Ｃｆに基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、周波数制御ワードＦを生成するように構成され、又は、信号生成サブ回路１１２が、第２のサブ制御信号Ｃｓに基づいて、調整対象となる周波数制御ワードに第２の調整パラメータを加算して、周波数制御ワードＦを生成するように構成される。
【0059】
例えば、周波数制御ワードを調整する前（例えば、周波数ロックループが使用される前）に、調整対象となる周波数制御ワードがランダムに設定されてもよく、或いは、実際の必要に応じて設定されてもよい。後の調整プロセスにおいて、調整対象となる周波数制御ワードが隣の前回調整し取得された周波数制御ワードであり、つまり、例えば、一回目の調整プロセスにおいて、信号生成サブ回路１１２が制御信号に基づいて最初の調整対象となる周波数制御ワードを調整し、例えば第１の周波数制御ワードを取得し、第１の周波数制御ワードがデジタル制御発振回路１２に出力され、同時に、該第１の周波数制御ワードが信号生成サブ回路１１２に記憶され、例えば二回目の調整プロセスにおける調整対象となる周波数制御ワードとしてもよい。二回目の調整プロセスにおいて、信号生成サブ回路１１２が、制御信号に基づいて第１の周波数制御ワードを調整し、例えば第２の周波数制御ワードを取得し、第２の周波数制御ワードがデジタル制御発振回路１２に出力され、同時に、該第２の周波数制御ワードが信号生成サブ回路１１２に記憶され、例えば三回目の調整プロセスにおける調整対象となる周波数制御ワードとしてもよく、これによって類推する。
【0060】
図５は、本開示の一実施例で提供される信号生成サブ回路の構成模式図である。
【0061】
例えば、一部の実施例において、図５のように、信号生成サブ回路１１２が、演算モジュール１１２０と記憶モジュール１１２１を含んでもよい。演算モジュール１１２０は、第１のサブ制御信号Ｃｆに基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、周波数制御ワードＦを生成するように構成され、又は、演算モジュール１１２０が、第２のサブ制御信号Ｃｓに基づいて、調整対象となる周波数制御ワードに第２の調整パラメータを加算して、周波数制御ワードＦを生成するように構成される。記憶モジュール１１２１が、調整対象となる周波数制御ワードと周波数制御ワードＦを記憶するように構成される。
【0062】
例えば、一部の実施例において、第１の調整パラメータと第２の調整パラメータの記号が同じであり、第１の調整パラメータと第２の調整パラメータが同じであってもよく、且つ第１の調整パラメータと第２の調整パラメータがいずれも１である。ただし、本開示は、これに限定されない。例えば、第１の調整パラメータと第２の調整パラメータがいずれも２である。また、例えば、第１の調整パラメータと第２の調整パラメータが異なってもよく、第１の調整パラメータが１であり、第２の調整パラメータが２であってもよい。他の一部の実施例において、第１の調整パラメータと第２の調整パラメータの記号が逆になってもよく、例えば、第１の調整パラメータが－１であり、第２の調整パラメータが１であってもよく、この場合、信号生成サブ回路１１２が加算器と記憶モジュールを含んでもよい。加算器が、第１のサブ制御信号Ｃｆに基づいて、調整対象となる周波数制御ワードに第１の調整パラメータを加算して、周波数制御ワードＦを生成するように構成され、又は、加算器が、第２のサブ制御信号Ｃｓに基づいて、調整対象となる周波数制御ワードに第２の調整パラメータを加算して、周波数制御ワードＦを生成するように構成される。記憶モジュールが、調整対象となる周波数制御ワードと周波数制御ワードＦを記憶するように構成される。
【0063】
例えば、信号生成サブ回路１１２は、出力モジュール（図示せず）をさらに含んでもよい。出力モジュールは、クロック信号Ｃｌｋの制御で例えば記憶モジュール１１２１から周波数制御ワードＦを取得し、該周波数制御ワードＦをデジタル制御発振回路１２に出力するために用いられる。
【0064】
例えば、記憶モジュール１１２１は、各種類の記憶媒体であってもよい。演算モジュール１１２０および出力モジュールは、ハードウェア回路を用いて実現されてもよい。演算モジュール１１２０は、例えばトランジスタ、抵抗、容量、およびアンプなどの素子で構成されてもよい。出力モジュールは、例えば、フリップフロップなどの素子で構成されてもよい。もちろん、演算モジュール１１２０と出力モジュールの機能は、ソフトウェアにより実現されてもよい。例えば、記憶モジュール１１２１には、コンピュータ命令とデータが記憶されてもよく、プロセッサは、記憶モジュール１１２１に記憶されるコンピュータ命令とデータを実行し演算モジュール１１２０と出力モジュールの機能を実現してもよい。
【0065】
図６は、本開示の一実施例で提供される他の周波数ロックループの構成模式図である。
【0066】
例えば、図６のように、デジタル制御発振回路１２が、基准時間単位生成サブ回路１２０と周波数調整サブ回路１２１を含んでもよい。基准時間単位生成サブ回路１２０は、基准時間単位を生成して出力するように構成される。周波数調整サブ回路１２１は、周波数制御ワードと基准時間単位に基づいて、目標周波数ｆｄｃｏを有する出力信号を生成して出力するように構成される。
【0067】
図７Ａは、本開示の一実施例で提供される基准時間単位生成サブ回路の模式的なブロック図を示した。図７Ｂは、本開示の一実施例で提供される基准時間単位生成サブ回路の模式的な構成図を示した。図８は、本開示の一実施例で提供される均一な位相間隔を有するＫ個の基准出力信号の模式図である。
【0068】
例えば、基准時間単位生成サブ回路１２０は、均一な位相間隔を有するＫ個の基准出力信号及び基准時間単位△を生成して出力するように構成される。図７Ａのように、基准時間単位生成サブ回路１２０は、電圧制御発振器（ＶＣＯ）１２０１、位相ロックループ回路１２０２、及びＫ個の出力端１２０３を含んでもよい。電圧制御発振器１２０１は、規定の発振周波数で発振するように構成される。位相ロックループ回路１２０２は、電圧制御発振器１２０１の出力周波数を基准出力周波数にロックするように構成される。Ｋ個の出力端１２０３は、均一な位相間隔を有するＫ個の基准出力信号を出力するように構成される。ただし、Ｋが１より大きい正の整数である。例えば、Ｋ＝１６、３２、１２８、又は他の数値。
【0069】
例えば、基准時間単位が△と表してもよく、基准出力周波数がｆｄと表してもよい。図８のように、基准時間単位△は、Ｋ個の出力端１２０３が出力する、隣接する任意の２つの出力信号の間の時間スパン（ｔｉｍｅ ｓｐａｎ）である。基准時間単位△は、通常、多段の電圧制御発振器１２０１によって生成される。電圧制御発振器１２０１が生成する信号の周波数ｆｖｃｏは、位相ロックループ回路１２０２によって既知の基准出力周波数ｆｄにロックされてもよく、即ちｆｄ＝ｆｖｃｏ。
【0070】
例えば、基准時間単位△は、以下の式を用いて計算されてもよい。
△＝Ｔｄ／Ｋ＝１／（Ｋ・ｆｄ）
ただし、Ｔｄは、多段の電圧制御発振器１２０１が生成する信号の周期を表す。ｆΔが基准時間単位の周波数を表すと、
ｆΔ＝１／△＝Ｋ・ｆｄ
となる。
△＝Ｔｄ／Ｋ＝１／（Ｋ・ｆｄ）
ただし、Ｔｄは、多段の電圧制御発振器１２０１が生成する信号の周期を表す。ｆΔが基准時間単位の周波数を表すと、
ｆΔ＝１／△＝Ｋ・ｆｄ
となる。
【0071】
例えば、図７Ｂのように、位相ロックループ回路１２０２は、位相検出器（ＰＦＤ）、ループフィルタ（ＬＰＦ）、及び分周器（ＦＮ）を含む。例えば、本開示の実施例において、まず、レファレンス周波数を有するレファレンス信号が、位相検出器に入力され、そして、ループフィルタに入り、次、電圧制御発振器に入ってもよく、最後に、電圧制御発振器が生成した、規定の発振周波数ｆｖｃｏを有する信号が分周器によって周波数分割され、周波数分割信号の分割周波数ｆｖｃｏ／Ｎ０が取得され、分割周波数ｆｖｃｏ／Ｎ０が位相検出器にフィードバックされてもよく、位相検出器が、レファレンス信号のレファレンス周波数と分割周波数ｆｖｃｏ／Ｎ０を比較するために用いられる。レファレンス周波数が分割周波数ｆｖｃｏ／Ｎ０の周波数及び位相と等しい場合、両者の誤差がゼロであり、この時、位相ロックループ回路１２０２は、ロック状態にある。
【0072】
例えば、ループフィルタがローパスフィルタであってもよい。分周器の周波数分割係数はＮ０であり、Ｎ０が実数であり、且つＮ０が１以上である。
【0073】
留意されたいのは、図７Ｂに示す回路構成が基准時間単位生成サブ回路１２０の１つの例示的な実現方式に過ぎない。基准時間単位生成サブ回路１２０の具体的な構成は、これ限定されなく、他の回路構成で構築されてもよい。ここで、本開示は、これを制限しない。例えば、Ｋと△は、実際の必要に応じて、予め設定され、且つ固定されてもよい。
【0074】
【0075】
例えば、図９のように、周波数調整サブ回路１２１は、第１の入力モジュール１２１１と、第２の入力モジュール１２１２と、出力モジュール１２１３を含む。第１の入力モジュール１２１１は、基准時間単位生成サブ回路１２０から出力された均一な位相間隔を有するＫ個の基准出力信号と基准時間単位を受信するように構成される。第２の入力モジュール１２１２は、制御回路１１からの周波数制御ワードＦを受信するように構成される。出力モジュール１２１３は、周波数制御ワードと基准時間単位にマッチする、目標周波数を有する出力信号を生成して出力するように構成される。
【0076】
例えば、周波数調整サブ回路１２１は、時間平均周波数直接周期合成（ＴＡＦ－ＤＰＳ）器を含んでもよい。。時間平均周波数直接周期合成（ＴＡＦ－ＤＰＳ：Ｔｉｍｅ－Ａｖｅｒａｇｅ－Ｆｒｅｑｕｅｎｃｙ Ｄｉｒｅｃｔ Ｐｅｒｉｏｄ Ｓｙｎｔｈｅｓｉｓ）技術は、新しい時間平均周波数の概念に基づいて任意の周波数のパルス信号を生成することができる新興の周波数合成技術である。つまり、ＴＡＦ－ＤＰＳ合成器は、周波数の小さい粒度での微細な調整を可能にする。また、個々のシングルパルスは直接的に構成されるため、ＴＡＦ－ＤＰＳ合成器の出力周波数が瞬間的に変更することができ、即ち、周波数切り替えの迅速性がある。ＴＡＦ－ＤＰＳ合成器の周波数粒度はいくつかのｐｐｂ（ｐａｒｔｓ ｐｅｒ ｂｉｌｌｉｏｎ）に達することができたことが実験で証明された。さらに重要なことは、ＴＡＦ－ＤＰＳの周波数切り替え速度は量子化可能である。つまり、周波数制御ワードの更新を受信する時刻から周波数が切り替わる時刻までの応答時間は、クロック周期に基づいて計算されてもよい。これらの特性はＴＡＦ－ＤＰＳをデジタル制御発振器（ＤＣＯ）としての理想的な回路モジュールにする。ＴＡＦ－ＤＰＳ合成器は、本開示の実施例における周波数調整サブ回路１２１の１つの具体的な実施形態としてもよい。
【0077】
これにより、本開示の実施例で提供される周波数ロックループの利点が、以下の内容を含むが、これに限定されない。
【0078】
（１）低コストと現実の柔軟性。ＴＡＦ－ＤＰＳに基づく周波数ロックループが、デジタル設計を完全に使用して、ＨＤＬ符号化によってプログラム可能な論理デバイス（例えば、ＦＰＧＡ）に焼成され、周波数ロックループのパラメータもいつでも簡単に再設定されてもよい。よって、特殊な専用回路を使う必要はなく、一般的なＦＰＧＡや他のプログラム可能なデバイスを使って、周波数ロックループの機能を実現できる。もちろん、ＡＳＩＣを採用して、周波数ロックループの機能を実現してもよい。
【0079】
（２）高精度。ＴＡＦ－ＤＰＳが出力するパルス信号の周波数／周期は正確に制御されることができ、その周波数の分解能は１０億分の１に達することができ、時間の同期精度を効果的に高めることができる。
【0080】
（３）ＴＡＦ－ＤＰＳに基づく周波数ロックループは、小数型の周波数ロックループと整数型の周波数ロックループのアーキテクチャに対して脱異化を行い、小数型の周波数ロックループと整数型の周波数ロックループにおける主要な周波数弁別器、発振器などの構成は同じである。
【0081】
（４）ＴＡＦ－ＤＰＳに基づく周波数ロックループから出力されるクロック信号のジッタ（ｊｉｔｔｅｒ）は、ＴＡＦ－ＤＰＳのみに関連し、周波数ロックループ全体中の他のデバイスとは無関係である。周波数ロックループ全体は、デジタル信号によって伝送されるため、ＴＡＦ－ＤＰＳが周波数制御ワードを受信すると、対応する周波数を出力する。よって、出力信号の品質がＴＡＦ－ＤＰＳのみに関連し、クロック信号の一致性分析にさらに有利である。
【0082】
例えば、ＴＡＦ－ＤＰＳ合成器は、専用な集成回路（例えば、ＡＳＩＣ）又はプログラム可能な論理デバイス（例えば、ＦＰＧＡ）を使用して実現されてもよい。或いは、ＴＡＦ－ＤＰＳ合成器は、伝統的なアナログ回路デバイスを使用して実現されてもよい。本開示において、これを制限しない。
【0083】
説明したいのは、本開示において、ｐｐｍとｐｐｂがいずれも周波数偏差を表すために用いられてもよく、ｐｐｍとｐｐｂが、１つの特定の中心周波数において許容される周波数偏差の値を表す。例えば、Ｘ ｐｐｍは、最大周波数誤差が中心周波数の百万分のＸであることを示し、同様に、Ｘ ｐｐｂは、最大周波数誤差が中心周波数の十億分のＸであることを示している。周波数は、ヘルツ（Ｈｚ）を単位とする。
【0084】
以下、図１０を参照してＴＡＦ－ＤＰＳ合成器に基づく周波数調整サブ回路１２１の動作原理を説明する。
【0085】
例えば、図１０のように、ＴＡＦ－ＤＰＳ合成器５１０に基づく周波数調整サブ回路１２１が基准時間単位５２０と周波数制御ワード５３０という２つの入力を有する。周波数制御ワード５３０がＦと表し、Ｆ＝Ｉ＋ｒ、且つＩが１より大きい整数であり、ｒが分数である。
【0086】
例えば、ＴＡＦ－ＤＰＳ合成器５１０は、１つの出力ＣＬＫ ５５０を有する。該ＣＬＫ ５５０は、合成された時間平均周波数クロック信号である。本開示の実施例において、ＣＬＫ ５５０が目標周波数を有する出力信号である。基准時間単位５２０に基づいて、ＴＡＦ－ＤＰＳ合成器５１０が 二種類の周期を生成してもよく、即ち、第１の周期ＴＡ＝Ｉ・Δと第２の周期ＴＢ＝（Ｉ＋１）・Δである。出力ＣＬＫ ５５０は、クロックパルス列５４０であり、該クロックパルス列５４０が第１の周期ＴＡ ５４１と第２の周期ＴＢ ５４２でインターリーブされて構成される。分数ｒは、第２の周期ＴＢの出現確率を制御するために用いられるため、ｒが第１の周期ＴＡの出現確率を決定してもよい。例えば、本開示において、ｒが０である。これによって、ＴＡＦ－ＤＰＳ合成器５１０は、一種類の周期のみを生成し、例えば、第１の周期ＴＡである。
【0087】
例えば、図１０のように、出力信号ＣＬＫ ５５０の周期ＴＴＡＦ－ＤＰＳは、以下の式で表されてもよい。
Ｔｄｃｏ＝（１－ｒ）・ＴＡ＋ｒ・ＴＢ
＝ＴＡ＋ｒ・（ＴＢ－ＴＡ）＝ＴＡ＋ｒ・Δ＝Ｉ・Δ＋ｒ・Δ＝（Ｉ＋ｒ）・Δ＝Ｉ・Δ
よって、周波数制御ワード５３０がＦ＝Ｉである場合、以下の式が取得されてもよい。
Ｔｄｃｏ＝Ｆ・Δ （１）
以上の式（１）からわかるように、ＴＡＦ－ＤＰＳ合成器５１０が出力する出力信号ＣＬＫの周期Ｔｄｃｏは、周波数制御ワード５３０に線形比例する。周波数制御ワード５３０が変化すると、ＴＡＦ－ＤＰＳ合成器５１０が出力する出力信号の周期Ｔｄｃｏも同じ形で変化する。
Ｔｄｃｏ＝（１－ｒ）・ＴＡ＋ｒ・ＴＢ
＝ＴＡ＋ｒ・（ＴＢ－ＴＡ）＝ＴＡ＋ｒ・Δ＝Ｉ・Δ＋ｒ・Δ＝（Ｉ＋ｒ）・Δ＝Ｉ・Δ
よって、周波数制御ワード５３０がＦ＝Ｉである場合、以下の式が取得されてもよい。
Ｔｄｃｏ＝Ｆ・Δ （１）
以上の式（１）からわかるように、ＴＡＦ－ＤＰＳ合成器５１０が出力する出力信号ＣＬＫの周期Ｔｄｃｏは、周波数制御ワード５３０に線形比例する。周波数制御ワード５３０が変化すると、ＴＡＦ－ＤＰＳ合成器５１０が出力する出力信号の周期Ｔｄｃｏも同じ形で変化する。
【0088】
例えば、上記式（１）に基づいて、目標周波数ｆｄｃｏが以下に表されてもよい。
ｆｄｃｏ＝１／Ｔｄｃｏ＝１／（Ｆ・Δ）＝ｆΔ／Ｆ
ただし、△が基准時間単位を表し、ｆΔが基准時間単位の周波数を表す。
ｆｄｃｏ＝１／Ｔｄｃｏ＝１／（Ｆ・Δ）＝ｆΔ／Ｆ
ただし、△が基准時間単位を表し、ｆΔが基准時間単位の周波数を表す。
【0089】
【0090】
以下、図１１Ａと１１Ｂを参照してＴＡＦ－ＤＰＳ合成器の回路構成を説明する。
【0091】
例えば、図１１Ａのように、一実施例において、第１の入力モジュール１２１１は、Ｋ→１マルチプレクサ７１１を含む。Ｋ→１マルチプレクサ７１１は、均一な位相間隔を有するＫ個の基准出力信号を受信するための複数の入力端、制御入力端及び出力端を有する。
【0092】
例えば、出力モジュール１２１３は、トリガー回路７３０を含む。トリガー回路７３０は、パルス列を生成するために用いられる。本開示において、ｒが０である場合、パルス列は、例えば、第１の周期ＴＡのパルス信号で構成される。トリガー回路７３０は、Ｄフリップフロップ７３０１、インバータ７３０２、及び出力端７３０３を含む。Ｄフリップフロップ７３０１は、データ入力端、Ｋ→１マルチプレクサ７１１の出力端からの出力を受信するためのクロック入力端、及び第１のクロック信号ＣＬＫ１を出力するための出力端を含む。インバータ７３０２は、第１のクロック信号ＣＬＫ１を受信するためのインバータ入力端と、第２のクロック信号ＣＬＫ２を出力するためのインバータ出力端を含む。トリガー回路７３０の出力端７３０３は、目標周波数ｆｄｃｏを有する出力信号Ｓｏｕｔとして第１のクロック信号ＣＬＫ１を出力するために用いられる。
【0093】
例えば、第１のクロック信号ＣＬＫ１は、パルス列を含む。第２のクロック信号ＣＬＫ２は、Ｄフリップフロップ７３０１のデータ入力端に接続される。
【0094】
例えば、第２の入力モジュール１２１２は、論理制御回路７４０を含む。論理制御回路７４０は、制御回路１１が出力する周波数制御ワードＦを受信するための入力端と、第１のクロック信号ＣＬＫ１を受信するためのクロック入力端と、第１の入力モジュール１２１１のＫ→１マルチプレクサの制御入力端に接続される出力端を含む。
【0095】
例えば、図１１Ｂのように、他の実施例において、第１の入力モジュール１２１１は、第１のＫ→１マルチプレクサ７２１、第２のＫ→１マルチプレクサ７２３、及び２→１マルチプレクサ７２５を含む。第１のＫ→１マルチプレクサ７２１と第２のＫ→１マルチプレクサ７２３は、均一な位相間隔を有するＫ個の信号を受信するための複数の入力端、制御入力端、及び出力端をそれぞれ含む。２→１マルチプレクサ７２５は、制御入力端、出力端、第１のＫ→１マルチプレクサ７２１の出力を受信するための第１の入力端、及び第２のＫ→１マルチプレクサ７２３の出力を受信するための第２の入力端を含む。
【0096】
例えば、図１１Ｂのように、出力モジュール１２１３は、トリガー回路を含む。トリガー回路は、パルス列を生成するために用いられる。トリガー回路は、Ｄフリップフロップ７６１、インバータ７６３、及び出力端７６２を含む。Ｄフリップフロップ７６１は、データ入力端と、２→１マルチプレクサ７２５の出力端からの出力を受信するためのクロック入力端と、第１のクロック信号ＣＬＫ１を出力するための出力端を含む。インバータ７６３は、第１のクロック信号ＣＬＫ１を受信するための入力端と、第２のクロック信号ＣＬＫ２を出力するため出力端を含む。トリガー回路の出力端７６２は、目標周波数ｆｄｃｏを有する出力信号Ｓｏｕｔとして第１のクロック信号ＣＬＫ１を出力するために用いられる。
【0097】
例えば、第１のクロック信号ＣＬＫ１が２→１マルチプレクサ７２５の制御入力端に接続され、第２のクロック信号ＣＬＫ２がＤフリップフロップ７６１のデータ入力端に接続される。
【0098】
例えば、図１１Ｂのように、第２の入力モジュール１２１２は、第１の論理制御回路７０と第２の論理制御回路７４を含む。第１の論理制御回路７０は、第１の加算器７０１、第１のレジスタ７０３、及び第２のレジスタ７０５を含む。第２の論理制御回路７４は、第２の加算器７４１、第３のレジスタ７４３、及び第４のレジスタ７４５を含む。
【0099】
第１の加算器７０１は、周波数制御ワード（Ｆ）と第１のレジスタ７０３に記憶された最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔｓ、例えば５ビット）を加算し、そして、第２のクロック信号ＣＬＫ２の立ち上がりエッジの時に加算結果を第１のレジスタ７０３に保存する。或いは、第１の加算器７０１は、周波数制御ワード（Ｆ）と第１のレジスタ７０３に記憶されるすべての情報を加算し、そして、第２のクロック信号ＣＬＫ２の立ち上がりエッジの時に加算結果を第１のレジスタ７０３に保存する。次の第２のクロック信号ＣＬＫ２の立ち上がりエッジの時に、第１のレジスタ７０３に記憶された最上位ビットが第２のレジスタ７０５に記憶され、第１のＫ→１マルチプレクサ７２１の選択信号としてＫ個の多相入力信号から１つの信号を第１のＫ→１マルチプレクサ７２１の第１の出力信号として選択するために用いられる。
【0100】
第２の加算器７４１は、周波数制御ワード（Ｆ）と第１のレジスタ７０３に記憶された最上位ビットを加算し、そして、第２のクロック信号ＣＬＫ２の立ち上がりエッジの時に加算結果を第３のレジスタ７４３に保存する。次の第１のクロック信号ＣＬＫ１の立ち上がりエッジの時に第３のレジスタ７４３に記憶された情報が第４のレジスタ７４５に記憶され、第２のＫ→１マルチプレクサ７２３の選択信号としてＫ個の多相入力信号から１つの信号を第２のＫ→１マルチプレクサ７２３の第２の出力信号として選択するために用いられる。
【0101】
２→１マルチプレクサ７２５は、第１のクロック信号ＣＬＫ１の立ち上がりエッジの時に、第１のＫ→１マルチプレクサ７２１からの第１の出力信号と第２のＫ→１マルチプレクサ７２３からの第２の出力信号の一方を２→１マルチプレクサ７２５の出力信号として選択し、Ｄフリップフロップ７６１の入力クロック信号とするために用いられる。
【0102】
例えば、図１１Ａと図１１Ｂに示すＴＡＦ－ＤＰＳ合成器が出力する出力信号Ｓｏｕｔの周期（Ｔｄｃｏ）は、以上の式（１）で計算し取得されてもよい。例えば、周波数制御ワードは、Ｆ＝Ｉ＋ｒの形で設定され、ただし、Ｉが［２、２Ｋ］の範囲内の整数であり、ｒが０である。
【0103】
なお、ＴＡＦ－ＤＰＳの動作原理については、文献Ｌ． ＸＩＵ， Ｎａｎｏｍｅｔｅｒ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ ｂｅｙｏｎｄ ｔｈｅ Ｐｈａｓｅ－Ｌｏｃｋｅｄ Ｌｏｏｐ”， Ｐｉｓｃａｔａｗａｙ， ＮＪ ０８８５４， ＵＳＡ， Ｊｏｈｎ Ｗｉｌｅｙ ＩＥＥＥ－ｐｒｅｓｓ， ２０１２と、Ｌ． ＸＩＵ， “Ｆｒｏｍ Ｆｒｅｑｕｅｎｃｙ ｔｏ Ｔｉｍｅ－Ａｖｅｒａｇｅ－Ｆｒｅｑｕｅｎｃｙ： ａ Ｐａｒａｄｉｇｍ Ｓｈｉｆｔ ｉｎ ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍ”， Ｐｉｓｃａｔａｗａｙ， ＮＪ ０８８５４， ＵＳＡ， Ｊｏｈｎ Ｗｉｌｅｙ ＩＥＥＥ－ｐｒｅｓｓ， ２０１５を参照してもよい。ここでは、引用によってそのすべての内容を参照として組み込む。
【0104】
例えば、図２と図６のように、一部の実施例において、周波数ロックループ１０は、第１の周波数分割回路１３をさらに含む。第１の周波数分割回路１３は、目標周波数ｆｄｃｏに基づいてフィードバック周波数ｆｂを生成し、フィードバック周波数ｆｂを有するフィードバック信号を制御回路１１に入力するように構成される。
【0105】
例えば、第１の周波数分割回路１３の周波数分割係数は、Ｎであってもよい。よって、フィードバック周波数ｆｂが以下に表されてもよく、
ｆｂ＝ｆｄｃｏ／Ｎ
ただし、ｆｂがフィードバック周波数を表し、ｆｄｃｏが目標周波数を表し、Ｎが第１の周波数分割回路１３の周波数分割係数を表し、Ｎが正の整数である。
ｆｂ＝ｆｄｃｏ／Ｎ
ただし、ｆｂがフィードバック周波数を表し、ｆｄｃｏが目標周波数を表し、Ｎが第１の周波数分割回路１３の周波数分割係数を表し、Ｎが正の整数である。
【0106】
例えば、一部の例において、入力周波数ｆｉがあるフィードバック周波数ｆｂとちょうど完全に等しくてもよく、この時、入力周波数ｆｉと周波数制御ワードＦの関係は、以下に表されてもよい。
ただし、ｆΔが基准時間単位の周波数を表す。
【数6】
【0107】
例えば、上記関係式（２）に基づいて、周波数制御ワードＦは、以下に表されてもよい。
Ｆ＝ｆΔ／（ｆｉ・Ｎ）
これからわかるように、周波数制御ワードＦは、基准時間単位の周波数ｆΔにも関係する。図６のように、基准時間単位生成サブ回路１２０は、さらに、基准時間単位△を信号生成サブ回路１１２に出力するように構成される。
Ｆ＝ｆΔ／（ｆｉ・Ｎ）
これからわかるように、周波数制御ワードＦは、基准時間単位の周波数ｆΔにも関係する。図６のように、基准時間単位生成サブ回路１２０は、さらに、基准時間単位△を信号生成サブ回路１１２に出力するように構成される。
【0108】
例えば、他の例では、入力周波数ｆｉは、フィードバック周波数ｆｂのいずれにも完全に等しくない。本開示の実施例で提供される周波数ロックループは、平均時間周波数の概念に従って、任意の入力周波数を２つの周波数で構成してもよい。この時、入力周波数ｆｉと周波数制御ワードＦの関係は、以下に表れてもよい。
ただし、ｆ１とｆ２がいずれもフィードバック周波数を表し、ｐ、ｑがいずれも係数であり、ｐがｆ１の重みを表し、ｑがｆ２の重みを表し、ｆΔが基准時間単位の周波数を表し、Ｆが周波数制御ワードを表す。例えば、ｆ１が第１のフィードバック周波数を表し、ｆ２が第２のフィードバック周波数を表し、ｐが第１のフィードバック周波数ｆ１が現れる確率を表し、ｑが第２のフィードバック周波数ｆ２が現れる確率を表す。よって、上記関係式（３）によれば、最後に、周波数制御ワードＦは、２つの整数の間に発振し、さらにロック状態に入ることがわかる。
【数7】
【0109】
図１２は、本開示の一実施例で提供される周波数ロックループの周波数追跡特性の模式図。図１２のように、入力周波数ｆｉがある固定値（例えば、２０ＭＨｚ）であり、周波数ロックループ１０から出力される目標周波数ｆｄｃｏが第１の周波数値と第２の周波数値（例えば、該第１の周波数値と第２の周波数値がいずれも一定値である）との間に発振し、且つ周波数ロックループ１０が出力の目標周波数をロックする。この時、周波数ロックループ１０から出力される出力信号の第１の平均目標周波数が第１の周波数値と第２の周波数値に基づいて取得されてもよい。入力周波数ｆｉが突然変更されると（例えば、入力周波数ｆｉが３８ＭＨｚになる）、周波数ロックループ１０は、迅速に応答し、短時間後、再びロック状態になり、この時、周波数ロックループ１０から出力される目標周波数ｆｄｃｏが第３の周波数値と第４の周波数値（例えば、該第３の周波数値と第４の周波数値がいずれも一定値である）との間に発振する。この時、周波数ロックループ１０から出力される出力信号の第２の平均目標周波数は、第３の周波数値と第４の周波数値に基づいて取得されてもよい。図１２からわかるように、ロック状態で周波数ロックループ１０から出力される目標周波数は、２つの周波数の間に往復して発振し、平均周波数を実現する。例えば、本開示の実施例で提供される周波数ロックループ１０の精度は、実際テスト結果として０．０１２５ ｐｐｂまでに達することができる。
【0110】
図１３は、本開示の一実施例で提供される他の周波数ロックループの回路構成模式図である。
【0111】
例えば、小数周波数ロックループは、現在、ロックリング領域の設計上の難点であるが、本開示の実施例で提供される周波数ロックループの中で、小数の桁数が高くなる可能性がある。例えば、他の一部の実施例において、図１３のように、周波数ロックループ１０は、第１の周波数分割回路１３と第２の周波数分割回路１４をさらに含む。例えば、第１の周波数分割回路１は、目標周波数に基づいてフィードバック周波数を生成し、フィードバック周波数を有するフィードバック信号を制御回路に入力するように構成される。第２の周波数分割回路１４は、入力周波数を分周して第２の中間周波数を生成し、第２の中間周波数を有する第２の中間信号を制御回路１１に入力するように構成される。
【0112】
例えば、フィードバック周波数ｆｂが以下に表れてもよい。
ｆｂ＝ｆｄｃｏ／Ｐ
ただし、ｆｄｃｏが目標周波数を表し、Ｐが第１の周波数分割回路１３の第１の周波数分割係数を表し、Ｐが正の整数である。説明したいのは、図１３に示す実施例における第１の周波数分割回路１３の構成、パラメータ（例えば、第１の周波数分割係数Ｐ）などは、図２に示す実施例における第１の周波数分割回路１３の構成、パラメータ（例えば、第１の周波数分割係数Ｎ）と同じくなってもよく、異なってもよい。例えば、Ｎが、Ｐと等しいであってもよく、Ｐと等しくないであってもよい。本開示において、ことを具体的に制限しない。
ｆｂ＝ｆｄｃｏ／Ｐ
ただし、ｆｄｃｏが目標周波数を表し、Ｐが第１の周波数分割回路１３の第１の周波数分割係数を表し、Ｐが正の整数である。説明したいのは、図１３に示す実施例における第１の周波数分割回路１３の構成、パラメータ（例えば、第１の周波数分割係数Ｐ）などは、図２に示す実施例における第１の周波数分割回路１３の構成、パラメータ（例えば、第１の周波数分割係数Ｎ）と同じくなってもよく、異なってもよい。例えば、Ｎが、Ｐと等しいであってもよく、Ｐと等しくないであってもよい。本開示において、ことを具体的に制限しない。
【0113】
例えば、第２の中間周波数ｆｉｍ２は、以下に表れる。
ｆｉｍ２＝ｆｉ／Ｄ
ただし、ｆｉが入力周波数を表し、Ｄが第２の周波数分割回路１４の第２の周波数分割係数を表し、Ｄが正の整数であり、且つＰがＤ以上である。
ｆｉｍ２＝ｆｉ／Ｄ
ただし、ｆｉが入力周波数を表し、Ｄが第２の周波数分割回路１４の第２の周波数分割係数を表し、Ｄが正の整数であり、且つＰがＤ以上である。
【0114】
例えば、図２に示す実施例で提供される周波数ロックループが、整数周波数逓倍を実現でき、図１３に示す実施例で提供される周波数ロックループが、任意の値の周波数逓倍又は周波数分割を実現できる。一部の例において、出力の目標周波数の精度がｐｐｂ級に留まるため、周波数ロックループは、小数の分解能として０．００７８１２５（１／１２８）を採用した。
【0115】
説明したいのは、第２の周波数分割回路１４によって入力周波数を分周した以外、図１３に示す実施例で提供される周波数ロックループにおける他の回路の構成と機能が、図２に示す周波数ロックループにおける各回路の構成と機能と同じであり、ここで説明を省略する。
【0116】
例えば、一部の例において、入力周波数ｆｉは、あるフィードバック周波数ｆｂとちょうど完全に等しいであってもよく、この時、入力周波数ｆｉと周波数制御ワードの関係が以下に表れる。
ただし、ｆΔが基准時間単位の周波数を表し、Ｆが周波数制御ワードを表す。
【数8】
【0117】
例えば、他の一部の例において、入力周波数ｆｉは、フィードバック周波数ｆｂのいずれにも完全に等しくない。本開示の実施例で提供される周波数ロックループは、平均時間周波数の概念に従って、任意の入力周波数を２つの周波数で構成してもよい。この時、入力周波数ｆｉと周波数制御ワードの関係は、以下に表れる。
ただし、ｆ１とｆ２がいずれもフィードバック周波数を表し、ｐ、ｑがいずれも係数であり、ｐがｆ１の重みを表し、ｑがｆ２の重みを表し、ｆΔが基准時間単位の周波数を表し、Ｆが周波数制御ワードを表す。
【数9】
【0118】
図１４は、本開示の一実施例で提供される周波数ロックループの周波数の比のテスト図である。図１４のように、横座標がサンプリング時間を表し、サンプリング時間の単位がナノセカンド（ｎｓ）であり、縦座標が、目標周波数と入力周波数の周波数の比を表す。図１４から、目標周波数と入力周波数の周波数の比が１．８３ｐｐｂの範囲内に精度が高いことがわかる。これから、本開示の実施例で提供される周波数ロックループの小数の分解能が０．００７８１２５になった時でも高精度を維持できることがわかる。
【0119】
本開示の少なくとも一実施例は、電子機器をさらに提供する。図１５は、本開示の一実施例で提供される電子機器の模式的なブロック図である。
【0120】
例えば、図１５のように、本開示の実施例で提供される電子機器１は、周波数源２０と、上記いずれかの実施例に記載の周波数ロックループ１０と、を含んでもよい。
【0121】
例えば、周波数源２０は、入力周波数を有する入力信号を提供し、該入力信号を周波数ロックループ１０に伝送するように構成される。
【0122】
例えば、周波数源２０は、自励発振ソースと合成周波数源を含んでもよい。自励発振ソースは、水晶発振器、空胴発振器、及び電圧制御発振器などを含む。合成周波数源は、直接アナログ式周波数源、直接デジタル式周波数源、間接アナログ式周波数源、及び間接デジタル式周波数源を含む。
【0123】
説明したいのは、周波数ロックループに関する詳細な説明は、上記周波数ロックループの実施例における関連説明を参照してもよく、ここで、説明を省略する。
【0124】
本開示の少なくとも一実施例は、周波数生成方法をさらに提供する。図１６は、本開示の一実施例で提供される周波数生成方法の模式的なフロー図である。本開示の実施例で提供される周波数生成方法は、本開示のいずれかの実施例に記載の周波数ロックループに基づいて実現されてもよい。
【0125】
例えば、図１６のように、本開示の実施例で提供される周波数生成方法は、入力周波数とフィードバック周波数の大小関係を判断し、制御信号を取得し、制御信号に基づいて周波数制御ワードを決定するステップ（Ｓ１１）と、周波数制御ワードに基づいて、目標周波数を有する出力信号を生成して出力するステップ（Ｓ１２）を含んでもよい。
【0126】
例えば、ステップＳ１１において、制御信号は、第１のサブ制御信号と第２のサブ制御信号を含む。入力周波数とフィードバック周波数の大小関係を判断し制御信号を取得するステップは、入力周波数がフィードバック周波数より大きい場合、第１のサブ制御信号を生成し、入力周波数がフィードバック周波数より小さい場合、第１のサブ制御信号と異なる第２のサブ制御信号を生成することを含んでもよい。
【0127】
本開示の実施例で提供される周波数生成方法は、入力周波数とフィードバック周波数の大きさを利用して周波数制御ワードを生成するように制御し、そして、周波数制御ワードに基づいて目標周波数を生成し、入力周波数が、目標周波数に対応する必要なく、任意の値であってもよい。該周波数生成方法に、精度が高く、応答速度が速く、消費電力が低く、体積が小さく、プログラム可能などの特徴がある。
【0128】
例えば、ステップＳ１１において、制御信号に基づいて周波数制御ワードを決定する動作は、第１のサブ制御信号に基づいて、調整対象となる周波数制御ワードから第１の調整パラメータを減算して、周波数制御ワードを生成することと、又は、第２のサブ制御信号に基づいて、調整対象となる周波数制御ワードに第２の調整パラメータを加算して、周波数制御ワードを生成することと、を含んでもよい。
【0129】
例えば、第１の調整パラメータと第２の調整パラメータが同じく、且つ例えば、いずれも１である。
【0130】
例えば、ステップＳ１２において、目標周波数を有する出力信号は、ＴＡＦ－ＤＰＳ合成器で生成されてもよい。
【0131】
説明したいのは、前記周波数生成方法に対する説明が、以上に周波数ロックループに対する説明を参照してもよく、例えば、ステップＳ１１が、本開示のいずれかの実施例に記載の周波数ロックループにおける制御回路で実現されてもよく、ステップＳ１２が、本開示のいずれかの実施例に前記の周波数ロックループにおけるデジタル制御発振回路で実現されてもよく、ここで類似的な動作又はステップを省略する。
【0132】
以下のいくつか内容について説明する必要がある。
【0133】
（１）本開示の実施例の図面は、本開示の一部の実施例に係る構成にのみ関連し、他の構成は、通常設計を参照してもよい。
【0134】
（２）衝突しない場合には、本開示の各実施例及び実施例における特徴は、互いに組み合わせて新たな実施例を得てもよい。
【0135】
以上で述べられたものが本開示の具体的な実施形態のみであるが、本開示の保護の範囲はこれに限定されず、本開示の保護の範囲が、記載される請求項の保護の範囲に準じるべきである。
【符号の説明】
【0136】
１０ 周波数ロックループ
１１ 制御回路
１２ デジタル制御発振回路
１３ 第１の周波数分割回路
１４ 第２の周波数分割回路
１１ 制御回路
１２ デジタル制御発振回路
１３ 第１の周波数分割回路
１４ 第２の周波数分割回路
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
【国際調査報告】