特表 2022-522987 ３ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-04-21

(54)【発明の名称】３ゲート不揮発性メモリセルのアレイを使用するニューラルネットワーク分類子

(51)【国際特許分類】

   G06N 3/063 20060101AFI20220414BHJP

   H01L 21/336 20060101ALI20220414BHJP

   H01L 27/11524 20170101ALI20220414BHJP

   G11C 11/54 20060101ALI20220414BHJP

   G11C 16/04 20060101ALI20220414BHJP

   G06G 7/60 20060101ALI20220414BHJP

【ＦＩ】

G06N3/063

H01L29/78 371

H01L27/11524

G11C11/54

G11C16/04 120

G06G7/60

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021541294

(86)(22)【出願日】2019-08-29

(85)【翻訳文提出日】2021-09-15

(86)【国際出願番号】 US2019048933

(87)【国際公開番号】W WO2020149887

(87)【国際公開日】2020-07-23

(31)【優先権主張番号】16/382,045

(32)【優先日】2019-04-11

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/798,417

(32)【優先日】2019-01-29

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/794,492

(32)【優先日】2019-01-18

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】トラン、ヒュー、バン

(72)【発明者】

【氏名】レムケ、スティーブン

(72)【発明者】

【氏名】ティワリ、ビピン

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】レイテン、マーク

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA03

5B225BA19

5B225FA01

5F083EP30

5F083EP35

5F083ER02

5F083ER14

5F083ER19

5F083GA05

5F101BB05

5F101BB09

5F101BE02

5F101BE05

5F101BE06

(57)【要約】

それぞれが浮遊ゲートと、ソース領域とドレイン領域との間に配設されたチャネル領域の第１の部分及び第２の部分の上方の第１のゲートと、前記浮遊ゲート又はソース領域の上方の第２のゲートと、を有するメモリセルを有するシナプスを備えるニューラルネットワークデバイス。第１の線はそれぞれ、前記メモリセル行のうちの１つの第１のゲートを電気的に接続し、第２の線はそれぞれ、前記メモリセル行のうちの１つの第２のゲートを電気的に接続し、第３の線はそれぞれ、前記メモリセル列のうちの１つのソース領域を電気的に接続し、第４の線はそれぞれ、前記メモリセル列のうちの１つのドレイン領域を電気的に接続する。前記シナプスは、前記第１の線又は第２の線の電圧として第１の複数の入力を受信し、前記第３の線又は第４の線の電流として第１の複数の出力を提供する。
【選択図】図１６

【特許請求の範囲】

【請求項1】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記列のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線又は前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項2】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項3】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項4】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項5】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項6】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項１に記載のニューラルネットワークデバイス。

【請求項7】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第５の線又は前記複数の第６の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線又は前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項６に記載のニューラルネットワークデバイス。

【請求項8】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項9】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項10】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項11】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項12】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成された、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線又は前記複数の第３の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項13】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。

【請求項14】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。

【請求項15】

前記第１の複数のシナプスは、前記複数の第３の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。

【請求項16】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項１２に記載のニューラルネットワークデバイス。

【請求項17】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第５の線又は前記複数の第６の線又は前記複数の第７の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項１６に記載のニューラルネットワークデバイス。

【請求項18】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１８に記載のニューラルネットワークデバイス。

【請求項19】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１８に記載のニューラルネットワークデバイス。

【請求項20】

前記第２の複数のシナプスは、前記複数の第７の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１８に記載のニューラルネットワークデバイス。

【請求項21】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項22】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２１に記載のニューラルネットワークデバイス。

【請求項23】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項２２に記載のニューラルネットワークデバイス。

【請求項24】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、
前記第４の線のうちの１つと直列にそれぞれ電気的に接続された複数のトランジスタと、を含み、
前記第１の複数のシナプスは、前記複数のトランジスタのゲートの電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項25】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２４に記載のニューラルネットワークデバイス。

【請求項26】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、
前記第８の線のうちの１つと直列にそれぞれ電気的に接続された第２の複数のトランジスタと、を含み、
前記第２の複数のシナプスは、前記第２の複数のトランジスタのゲートの電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項２５に記載のニューラルネットワークデバイス。

【請求項27】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記列のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第２の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項28】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように構成された、請求項２７に記載のニューラルネットワークデバイス。

【請求項29】

前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように構成された、請求項２７に記載のニューラルネットワークデバイス。

【請求項30】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２７に記載のニューラルネットワークデバイス。

【請求項31】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第６の線又は前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項３０に記載のニューラルネットワークデバイス。

【請求項32】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３１に記載のニューラルネットワークデバイス。

【請求項33】

前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３１に記載のニューラルネットワークデバイス。

【請求項34】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記列のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項35】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように構成された、請求項３４に記載のニューラルネットワークデバイス。

【請求項36】

前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように構成された、請求項３４に記載のニューラルネットワークデバイス。

【請求項37】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項３４に記載のニューラルネットワークデバイス。

【請求項38】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記列のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第５の線又は前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項３７に記載のニューラルネットワークデバイス。

【請求項39】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３８に記載のニューラルネットワークデバイス。

【請求項40】

前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３８に記載のニューラルネットワークデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０１９年１月１８日出願の特許仮出願第６２／７９４，４９２号及び２０１９年１月２９日出願の同第６２／７９８，４１７号に対する優先権を主張する、２０１９年４月１１日出願の米国特許出願第１６／３８２，０４５号の利益を主張する。

【0002】

（発明の分野）
本発明は、ニューラルネットワークに関する。

【背景技術】

【0003】

人工ニューラルネットワークは、多数の入力により得る機能を推定又は近似するために使用され、概ね既知である生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）によく似ている。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。図１は、人工ニューラルネットワークを図示しており、ここで円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいて調整され得る数値の重みを有する。これは、ニューラルネットが入力に適応できるようにし、学習できるようにする。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。それぞれのレベルでニューロンは、シナプスから受信したデータに基づいて個々に又は合わせて決定を行う。

【0004】

高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用ＧＰＵ（グラフィックプロセッシングユニット）クラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。

【発明の概要】

【0005】

前述の問題及び必要性は、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含むニューラルネットワークデバイスによって対処される。前記第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記列のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線又は前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成されている。

【0006】

ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線又は前記複数の第３の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成されている。

【0007】

ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された前記第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。

【0008】

ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、前記第４の線のうちの１つと直列にそれぞれ電気的に接続された複数のトランジスタと、を含む。前記第１の複数のシナプスは、前記複数のトランジスタのゲートの電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。

【0009】

ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成されている。前記複数のメモリセルは、第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスのメモリセルは、行及び列に配置され、前記第１の複数のシナプスは、前記メモリセルの前記行のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記列のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、複数の第２の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。

【0010】

ニューラルネットワークデバイスは、第１の複数の入力を受信するように、かつ第１の複数の出力をそれから生成するように構成された第１の複数のシナプスを含み得る。該第１の複数のシナプスは前記複数のメモリセルを含み、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含む。前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成されている。前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成されている。前記第１の複数のシナプスのメモリセルは、行及び列に配置される。前記第１の複数のシナプスは、前記メモリセルの前記列のうちの１つの前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、前記メモリセルの前記行のうちの１つの前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、前記メモリセルの前記行のうちの１つの前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、前記メモリセルの前記列のうちの１つの前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含む。前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成されている。

【0011】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0012】

【0013】

【0014】

【0015】

【0016】

【0017】

【0018】

【0019】

【0020】

【0021】

【0022】

【0023】

【0024】

【0025】

【0026】

【0027】

【0028】

【0029】

【0030】

【0031】

【0032】

【図面の簡単な説明】

【0033】

【図1】人工ニューラルネットワークを示す図である。

【図2】従来の２ゲート不揮発性メモリセルの横断面図である。

【図3】図２のメモリセルに対する従来のアレイアーキテクチャを示す図である。

【図4】従来の２ゲート不揮発性メモリセルの横断面図である。

【図5】図４のメモリセルに対する従来のアレイアーキテクチャを示す図である。

【図6】従来の４ゲート不揮発性メモリセルの横断面図である。

【図7】図６のメモリセルに対する従来のアレイアーキテクチャを示す図である。

【図8A】均等な間隔であるニューラルネットワークの重みレベルの割当てを示す図である。

【図8B】不均等な間隔であるニューラルネットワークの重みレベルの割当てを示す図である。

【図9】双方向調整アルゴリズムを示すフローチャートである。

【図10】電流比較を使用した重みマッピングを示すブロック図である。

【図11】電圧比較を使用した重みマッピングを示すブロック図である。

【図12】不揮発性メモリアレイを利用する異なるレベルの例示のニューラルネットワークを示す図である。

【図13】ベクトル乗算器マトリックスを示すブロック図である。

【図14】様々なレベルのベクトル乗算器マトリックスを示すブロック図である。

【図15】３ゲート不揮発性メモリセルの横断面図である。

【図16】ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図17】３ゲートのメモリセルを使用した電流電圧変換器を示す概略図である。

【図18】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図19】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図20】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図21】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図22】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図23】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図24】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図25】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図26】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図27】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図28】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図29】ソース又はドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図30】３ゲート不揮発性メモリセルの横断面図である。

【図31】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図32】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図33】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図34】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図35】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図36】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図37】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図38】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図39】ドレイン又はソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセルのアレイのアーキテクチャを示す概略図である。

【図40】メモリアレイ（複数可）の動作を実施するためのメモリアレイ（複数可）と同じチップのコントローラを示す図である。

【発明を実施するための形態】

【0034】

本発明の人工ニューラルネットワークは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。デジタル不揮発性メモリは、周知である。例えば、米国特許第５，０２９，１３０号（「’１３０特許」）は、分割ゲート不揮発性メモリセルのアレイを開示する。’１３０特許に開示されているメモリセルは、メモリセル１０として図２に示されている。各メモリセル１０は、半導体基板１２に形成されたソース領域及びドレイン領域１４／１６を含み、それらの間にチャネル領域１８を有する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、チャネル領域１８の第１の部分から絶縁されており（かつその伝導率を制御し）、かつドレイン領域１６の一部分の上方に形成されている。制御ゲート２２（すなわち、第２のチャネル制御ゲート）は、チャネル領域１８の第２の部分の上に絶縁状態で配設される（かつその伝導率を制御する）第１の部分２２ｂと、浮遊ゲート２０の上方に延在する第２の部分２２ｃと、を有する。浮遊ゲート２０及び制御ゲート２２は、ゲート酸化物２６によって基板１２から絶縁されている。

【0035】

メモリセル１０は、制御ゲート２２に高い正電圧を印加することによって消去され（ここで電子は、浮遊ゲート２０から除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０から制御ゲート２２まで中間絶縁体２４を通って浮遊ゲート２０の電子をトンネリングさせる。

【0036】

メモリセル１０は、制御ゲート２２に正電圧をかけ、かつドレイン１６に正電圧をかけることによってプログラムされる（ここで電子は、浮遊ゲート２０に印加される）。電子流は、ソース１４からドレイン１６に向かって流れることになる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し加熱されることになる。熱せられた電子のいくらかは、浮遊ゲート２０からの静電引力に起因してゲート酸化物２６を通って浮遊ゲート２０に注入される。

【0037】

メモリセル１０は、ドレイン１６及び制御ゲート２２上に正の読み出し電圧を印加することによって読み出される（制御ゲート下のチャネル領域の一部をオンにする）。浮遊ゲート２０が正に帯電する（すなわち、電子を消去し、ドレイン１６の正電圧に容量的に結合する）場合、浮遊ゲート２０下のチャネル領域１８の部分は、次に同様にオンになり、電流は、チャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域１８の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検出される。

【0038】

メモリセル１０の従来のアレイアーキテクチャのアーキテクチャを図３に示す。メモリセル１０は、行及び列に配置される。各列において、メモリセルは、ミラー方式にエンドツーエンドで配置され、その結果、それらのメモリセルは、それぞれが共通ソース領域１４（source、Ｓ）を共有するメモリセルのペアとして形成され、メモリセルペアの隣接するセットはそれぞれ共通ドレイン領域１６（drain、Ｄ）を共有する。任意の所与のメモリセルの行のソース領域１４は全て、ソース線１４ａによって電気的に接続される。任意の所与のメモリセルの列のドレイン領域１６は全て、ビット線１６ａによって電気的に接続される。任意の所与のメモリセルの行の制御ゲート２２は全て、制御ゲート線２２ａによって電気的に接続される。したがって、メモリセルを個々にプログラミング及び読み出しすることができる一方、メモリセル消去は１行ずつ実行される（メモリセルの各行は、制御ゲート線２２ａ上への高電圧の適用によって一緒に消去される）。特定のメモリセルを消去する場合は、同じ行にある全てのメモリセルもまた消去される。

【0039】

当業者には、ソース及びドレインに互換性があり得ることが理解され、ここで浮遊ゲート２０は、図４に示されるように、ドレイン１６の代わりにソース１４の上方に部分的に延在し得る。図５は、メモリセル１０、ソース線１４ａ、ビット線１６ａ、及び制御ゲート線２２ａを含む対応するメモリセルアーキテクチャを最も良く示している。図から明らかなように、同じ行のメモリセル１０は、同じソース線１４ａ及び同じ制御ゲート線２２ａを共有し、一方同じ列の全てのセルのドレイン領域は、同じビット線１６ａに電気的に接続されている。アレイの設計は、デジタルアプリケーション用に最適化されており、例えば、１．６Ｖ及び７．６Ｖを選択した制御ゲート線２２ａ及びソース線１４ａにそれぞれ印加し、選択したビット線１６ａを接地することによるなど、選択したセルの個々のプログラミングを可能にする。同じペア内の選択されていないメモリセルを妨害することは、選択されていないビット線１６ａに２ボルト超の電圧を印加し、残りの線を接地することによって回避される。消去に関与しているプロセス（浮遊ゲート２０から制御ゲート２２までの電子のファウラーノルドハイムトンネリング）は、ドレイン電圧（すなわち、同じソース線１４ａを共有する行方向で２つの隣接するセルにより異なり得る電圧のみ）に弱く影響を受けるだけであるので、メモリセル１０を個々に消去することはできない。動作電圧の非限定的な例としては、以下が挙げられる。
表１

【表1】

読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。

【0040】

３つ以上のゲートを有する分割ゲートメモリセルもまた既知である。例えば、図６に示されるように、ソース領域１４、ドレイン領域１６、チャネル領域１８の第１の部分の上方の浮遊ゲート２０、チャネル領域１８の第２の部分の上方の選択ゲート２８（すなわち、第２のチャネル制御ゲート）、浮遊ゲート２０の上方の制御ゲート２２、及びソース領域１４の上方の消去ゲート３０を有するメモリセルは、既知である（例えば、米国特許第６，７４７，３１０号を参照されたい）。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源又は電流源に電気的に接続される又は接続可能である。プログラミングは、浮遊ゲート２０にそれ自体を注入するチャネル領域１８からの熱せられた電子によって示される。消去は、浮遊ゲート２０から消去ゲート３０へトンネリングする電子によって示される。

【0041】

４ゲートのメモリセルアレイのアーキテクチャは、図７に示されるように構成され得る。この実施形態では、それぞれの水平の選択ゲート線２８ａは、メモリセルのその行の選択ゲート２８全てを電気的に一緒に接続する。それぞれの水平の制御ゲート線２２ａは、メモリセルのその行の制御ゲート２２全てを電気的に一緒に接続する。それぞれの水平のソース線１４ａは、ソース領域１４を共有するメモリセルの２つの行に対するソース領域１４全てを電気的に一緒に接続する。それぞれのビット線１６ａは、メモリセルのその列のドレイン領域１６全てを電気的に一緒に接続する。それぞれの消去ゲート線３０ａは、消去ゲート３０を共有するメモリセルの２つの行に対する消去ゲート３０全てを電気的に一緒に接続する。以前のアーキテクチャと同様に、個々のメモリセルは、独立してプログラミング及び読み出しを行うことができる。しかしながら、メモリセルを個々に消去する方法はない。消去は、消去ゲート線３０ａ上に高圧正電圧を印加することによって実行され、このことは同じ消去ゲート線３０ａを共有するメモリセルの両方の行の同時消去をもたらす。例示の非限定的な動作電圧は、下の表２内のものを含み得る（この実施形態では、選択ゲート線２８ａはワード線（word line、ＷＬ）と呼ばれることがある）：
表２

【表2】

読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。

【0042】

上述の不揮発性メモリアレイをニューラルネットワークで利用するために、２つの改変がなされ得る。第１に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しすることができるように線を再構成してもよい。第２に、メモリセルの連続（アナログ）プログラミングを提供してもよい。具体的には、アレイ内の各メモリセルのメモリ状態又はプログラム状態（すなわち、浮遊ゲートの電子数に反映される浮遊ゲートの電荷）を、完全に消去された状態から完全にプログラムされた状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの異常が最小で連続的に変更することができる。このことは、セル格納がアナログであるか、又は多数の別個の値のうちの１つを最低限格納することができ、それは、メモリアレイ内の全てのセルに対する非常に正確、かつ個々の調整を可能にし、またメモリアレイを格納に理想的にし、ニューラルネットワークのシナプシスの重みに微調整を加えることを意味する。
メモリセルのプログラミング及び格納

【0043】

メモリセル内に格納されるニューラルネットワークの重みレベルの割当ては、図８Ａに示されるような均等な間隔、又は図８Ｂに示されるような不均等な間隔であり得る。不揮発性メモリセルのプログラミングは、図９に示されるものなど双方向調整アルゴリズムを使用して実装され得る。Ｉｃｅｌｌは、プログラミングされる標的セルの読み出し電流であり、Ｉｔａｒｇｅｔは、セルが理想的にプログラミングされる際の所望の読み出し電流である。標的セル読み出し電流Ｉｃｅｌｌを読み出し（工程１）、標的読み出し電流Ｉｔａｒｇｅｔと比較する（工程２）。標的セル読み出し電流Ｉｃｅｌｌが、標的読み出し電流Ｉｔａｒｇｅｔより大きい場合は、プログラミング調整プロセスを実行して（工程３）浮遊ゲート２０（ルックアップテーブル又はシリコンベースの近似関数を使用して制御ゲート２２の所望の初期及び増分プログラミング電圧ＶＣＧを決定することができる）の電子数を増大させ（工程３ａ～３ｂ）、必要に応じてこれを繰り返すことができる（工程３ｃ）。標的セル読み出し電流Ｉｃｅｌｌが、標的読み出し電流Ｉｔａｒｇｅｔより小さい場合は、消去調整プロセスを実行して（工程４）浮遊ゲート２０（ルックアップテーブル又はシリコンベースの近似関数を使用して消去ゲート３０の所望の初期及び増分消去電圧ＶＥＧを決定することができる）の電子数を減少させ（工程４ａ～４ｂ）、必要に応じてこれを繰り返すことができる（工程４ｃ）。プログラミング調整プロセスが標的読み出し電流を通り過ぎると、（許容できるデルタ値内で）標的読み出し電流を達成するまで次に消去調整プロセスを実行し（工程３ｄ及び工程４ａで始まる）、逆もまた同様である（工程４ｄ及び工程３ａで始まる）。

【0044】

不揮発性メモリセルのプログラミングは、プログラミング調整を使用して一方向の調整アルゴリズムを使用して代わりに実装され得る。このアルゴリズムを使用して、メモリセル１０を最初に完全に消去し、次に標的メモリセル１０の読み出し電流が標的閾値に達するまで図９のプログラミング調整工程３ａ～３ｃを実行する。あるいは、不揮発性メモリセルの調整は、消去調整を使用して一方向の調整アルゴリズムを使用して実装され得る。このアプローチでは、メモリセルを最初に完全にプログラムし、次に標的メモリセルの読み出し電流が標的閾値に達するまで図９の消去調整工程４ａ～４ｃを実行する。

【0045】

図１０は、電流比較を使用した重みマッピングを示す図である。重みデジタルビット（例えば、各シナプシスに対して５ビットの重み、メモリセルの標的デジタル重みを表す）は、デジタルアナログ変換器（digital-to-analog converter、ＤＡＣ）４０に入力され、ＤＡＣ４０はビットを電圧Ｖｏｕｔ（例えば、６４電圧レベル－５ビット）に変換する。Ｖｏｕｔは、電圧電流変換器Ｖ／Ｉ Ｃｏｎｖ４２によって電流Ｉｏｕｔ（例えば、６４電流レベル－５ビット）に変換される。電流Ｉｏｕｔは、電流比較器ＩＣｏｍｐ４４に供給される。プログラム又は消去アルゴリズムの有効化は、メモリセル１０に入力される（例えば、消去：ＥＧ電圧をインクリメント、又はプログラム：ＣＧ電圧をインクリメント）。出力メモリセル電流Ｉｃｅｌｌｏｕｔ（すなわち、読み出し動作から）は、電流比較器ＩＣｏｍｐ４４に供給される。電流比較器ＩＣｏｍｐ４４は、メモリセル電流Ｉｃｅｌｌｏｕｔを重みデジタルビット由来の電流Ｉｏｕｔと比較してメモリセル１０に格納された重みを示す信号を生成する。

【0046】

図１１は、電圧比較を使用した重みマッピングを示す図である。重みデジタルビット（例えば、各シナプシスに対して５ビットの重み）は、デジタルアナログ変換器（ＤＡＣ）４０に入力され、ＤＡＣ４０はビットを電圧Ｖｏｕｔ（例えば、６４電圧レベル－５ビット）に変換する。Ｖｏｕｔは、電圧比較器ＶＣｏｍｐ４６に供給される。プログラム又は消去アルゴリズムの有効化は、メモリセル１０に入力される（例えば、消去：ＥＧ電圧をインクリメント、又はプログラム：ＣＧ電圧をインクリメント）。出力メモリセル電流Ｉｃｅｌｌｏｕｔは、電圧Ｖ２ｏｕｔへの変換（例えば、６４電圧レベル－５ビット）のために電流電圧変換器Ｉ／Ｖ Ｃｏｎｖ４８に供給される。電圧Ｖ２ｏｕｔは、電圧比較器ＶＣｏｍｐ４６に供給される。電圧比較器ＶＣｏｍｐ４６は、電圧Ｖｏｕｔ及びＶ２ｏｕｔを比較してメモリセル１０に格納された重みを示す信号を生成する。

【0047】

重みマッピング比較の別の実施形態は、入力の重み及び／又はメモリセルの出力に可変パルス幅を使用する（すなわち、パルス幅は、重みの値に比例するか、又は反比例する）。重みマッピング比較のための更に別の実施形態では、デジタルパルス（例えば、クロックから生成されたパルス、ここでパルス数は重みの値に比例するか、又は反比例する）が、入力の重み及び／又はメモリセルの出力に使用される。
不揮発性メモリセルアレイを使用するニューラルネットワーク

【0048】

図１２は、不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に図示する。この例は、顔認識アプリケーションのために不揮発性メモリアレイニューラルネットを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の任意の適切なアプリケーションを実施することができる。Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。Ｓ０からＣ１に行くシナプスＣＢ１は、異なる重みのセット及び共有される重みの両方を有し、入力画像を３×３ピクセルの重なり合うフィルタでスキャンし（カーネル）、１ピクセル（又はモデルによって決まるように２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと呼ばれる）はシナプスＣＢ１に提供され、それによってこれらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、特徴マップＣ１の層の１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置付けられたフィルタの９ピクセル値が、シナプスＣＢ１に提供されるため、それらに同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を判定する。このプロセスを、３×３フィルタが３２×３２ピクセル画像全体にわたって３色全て及び全てのビットについてスキャンするまで続ける（精度値）。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、Ｃ１の異なる特徴マップを生成する。

【0049】

本例では、層Ｃ１において、それぞれ３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、２次元アレイであり、したがってこの例では、シナプスＣＢ１は、２次元アレイの１６層を構成する（本明細書で言及されるニューロン層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な２次元アレイに配向されないことに留意する）。１６個の特徴マップの各々は、フィルタスキャンに適用される１６個の異なるシナプス重みのセットの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するのに使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、方形エッジ又は特定の特徴のアスペクト比などを識別することができる。

【0050】

層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング段階の目的は、平均して近隣の位置にすること（又はｍａｘ関数もまた使用され得る）、例えばエッジ位置の依存を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、それぞれ１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２へ行くＣＢ２内のシナプス及び関連するニューロンは、Ｓ１内のマップを１ピクセルのフィルタシフトを使用して４×４フィルタでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。活性化関数は、層Ｓ２から層Ｃ３へ行くシナプスＣＢ３で適用され、ここで層Ｃ３内の全てのニューロンは層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へ行くシナプスＣＢ４は、Ｓ３をＣ３と完全に接続する。層Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラスを決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。

【0051】

シナプスの各レベルは、不揮発性メモリセルのアレイ又はアレイの一部を使用して実行される。図１３は、不揮発性メモリセルを含み、入力層と次の層との間のシナプスとして利用されるベクトルとマトリックスとの乗算（vector-by-matrix multiplication、ＶＭＭ）アレイのブロック図である。具体的には、ＶＭＭアレイ３２は、不揮発性メモリセルのアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を含み、それらのデコーダはメモリセルアレイ３３に対する入力をデコードする。この例におけるソース線デコーダ３７はまた、メモリセルアレイ３３の出力をデコードする。あるいは、ビット線デコーダ３６が、不揮発性メモリセルアレイ３３の出力をデコードすることができる。メモリアレイは、２つの目的を果たす。第１に、ＶＭＭアレイ３２によって使用される重みを格納する。第２に、メモリセルアレイは、メモリセルアレイに格納された重みによって、入力を有効に乗算して、その結果を各出力線に沿って加算して、出力を生成し、この出力は次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、メモリアレイは、別個の乗算及び加算の論理回路の必要性をなくし、また、メモリアレイのその場でのメモリ計算により電力効率も良い。

【0052】

メモリセルアレイの出力は、メモリセルアレイの出力を合計してその畳み込み用の単一の値を生成する単一又は差動加算回路３８に供給される。合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数は、シグモイド、ｔａｎｈ、又はＲｅＬＵ関数であってもよい。回路３９から整流された出力値は、次の層（例えば上の説明ではＣ１）として特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、メモリセルアレイ３３は、複数のシナプスを構成し（ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）、加算回路３８及び活性化関数回路３９は、複数のニューロンを構成する。

【0053】

図１４は、図中でＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭアレイ３２の多数の層の使用を示すブロック図である。図１４に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタルアナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭアレイ３２ａに提供される。入力ＶＭＭアレイ３２ａによって生成された出力は、次に、次のＶＭＭアレイ（隠しレベル１）３２ｂへの入力として提供され、次に、次のＶＭＭアレイ（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭアレイ３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。ＶＭＭアレイ３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅはそれぞれスタンドアローンの物理的不揮発性メモリアレイとすることができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができ、又は複数のＶＭＭアレイは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。図１４に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの完全に接続された層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全に接続された層を含み得ることを理解するであろう。

【0054】

図１５～図１６は、ソース加算マトリックス乗算器として配置された３ゲートのメモリセルのアレイの構成を示す。３ゲートのメモリセルは、図１５に示され、消去ゲートが存在しないことを除いて図６と同じである。一実施形態では、セル消去は、選択ゲート２８に正電圧を印加することによって実施され、ここで電子は浮遊ゲート２０から選択ゲート２８へトンネリングする。以下は、図１５の３ゲートのメモリセルの例示的かつ非限定的な動作電圧の表である。
表３

【表3】

読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。図１５の３ゲートのメモリセルの代替的な消去動作は、高電圧、例えば１０Ｖ～２０Ｖでｐ型基板１２、及び低電圧又は負電圧、例えば－１０Ｖ～０Ｖで制御ゲート２２を有することができ、それによって電子は浮遊ゲート２０から基板１２にトンネリングすることになる。

【0055】

図１５の３ゲートのメモリセルのアレイの線は、図１６に示されており、消去ゲート線３０ａが存在せず（消去ゲートが存在しないため）、ソース線１４ａが水平ではなく垂直に延びていることを除き、図７のアレイの線と同じであり、結果として各メモリセルを独立してプログラム、消去、及び読み出しすることができる。具体的には、メモリセルの各列は、その列内のメモリセルについてソース領域１４全てを一緒に接続するソース線１４ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎ３であり、制御ゲート線２２ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔｎは、ソース線１４ａで生成される。各出力Ｉｏｕｔは、列内の全てのセルについて入力電流Ｉに、セルに格納された重みＷを乗じた値の合計である。
Ｉｏｕｔ＝Σ（Ｉｉ^*Ｗｉｊ）
式中、「ｉ」は行を表し、「ｊ」はメモリセルが存在する列を表す。図１６にＶｉｎ０～Ｖｉｎ３として示されるように、入力電圧が入力電流の代わりに印加される場合、各出力Ｉｏｕｔは、列内の全てのセルについて入力電圧に、セルに格納された重みＷを乗じた値の合計に比例する。
Ｉｏｕｔ α Σ（Ｖｉ^*Ｗｉｊ）

【0056】

各メモリセル列は、その列内のメモリセルに格納された重み値の合計によって決まる出力電流Ｉｏｕｔとして表される合計した重み値を有する単一のニューロンとして作動する。任意の所与のニューロンの出力は電流の形態であり、その後、次の後続のＶＭＭアレイ段階のための活性化関数回路による調整後の入力電流Ｉｉｎとして使用することができる。

【0057】

入力が電圧であり、出力が電流であることを考慮すると、図１６において、第１の段階後のそれぞれの後続のＶＭＭ段階は、好ましくは、前のＶＭＭ段階からの入力電流を入力電圧Ｖｉｎとして使用される電圧に変換するための回路機構を含む。図１７は、そのような電流電圧変換回路機構の例を示しているが、これは後続の段階に適用するために入力電流Ｉｉｎ０．．．Ｉｉｎ１を入力電圧Ｖｉｎ０．．．Ｖｉｎ１にログ変換する改変されたメモリセルの行である。本明細書に記載されたメモリセルは、弱反転にバイアスされる。
Ｉｄｓ＝Ｉｏ^*ｅ^(Vg-Vth)/kVt＝ｗ^*Ｉｏ^*ｅ^(Vg)/kVt
式中、ｗ＝ｅ^(-Vth)/kVtである。
入力電流を入力電圧に変換するためのメモリセルを使用するＩーＶログ変換器について：
Ｖｇ＝ｋ^*Ｖｔ^*ｌｏｇ［Ｉｄｓ／ｗｐ^*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。ベクトルマトリックス乗算器ＶＭＭとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ^*Ｉｏ^*ｅ^(Vg)/kVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）^*Ｉｉｎ＝Ｗ^*Ｉｉｎ
Ｗ＝ｅ^{(Vthp-Vtha)/kVt}
式中、メモリアレイの各メモリセルのｗａ＝ｗである。選択ゲート線２８ａは、電流電圧変換の間に閉じられるスイッチＢＬＲによってビット線１６ａに接続される入力電圧のためのメモリセルの入力として使用することができる。

【0058】

あるいは、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝β^*（Ｖｇｓ－Ｖｔｈ）^*Ｖｄｓ；β＝ｕ^*Ｃｏｘ^*Ｗｔ／Ｌ
式中、Ｗｔ及びＬは、それぞれトランジスタの幅及び長さである。
Ｗα（Ｖｇｓ－Ｖｔｈ）は、重みＷが（Ｖｇｓ－Ｖｔｈ）に比例することを意味する。

【0059】

選択ゲート線又は制御ゲート線又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。

【0060】

Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。あるいは、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝α１／２^*β^*（Ｖｇｓ－Ｖｔｈ）²；β＝ｕ^*Ｃｏｘ^*Ｗｔ／Ｌ
Ｗα（Ｖｇｓ－Ｖｔｈ）²は、重みＷが、（Ｖｇｓ－Ｖｔｈ）²に比例することを意味する。

【0061】

選択ゲート線又は制御ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。あるいは、本明細書に記載されるＶＭＭアレイの不揮発性メモリセルは、全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用することができる。電流の形態の任意の所与のニューロンからの電流出力が次の後続のＶＭＭアレイ段階のための活性化関数回路によって調整された後に入力として使用することができるように、上述の電流電圧変換回路又は技術のうちのいずれかを本明細書の実施形態のうちのいずれかで使用することができる。

【0062】

図１８は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図１８のアレイの線は、図１６のアレイ内の線と同じである。しかしながら、マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は選択ゲート線２８ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ソース線１４ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。前の実施形態（及び本明細書に記載の任意の他の実施形態）と同様に、任意の所与のニューロンの出力は電流の形態であり、その後、次の後続のＶＭＭアレイ段階のための活性化関数回路によって調整された後の入力として使用することができる。

【0063】

図１９は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図１９のアレイの線は、図１６のアレイ内の線と同じである。しかしながら、マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は制御ゲート線２２ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0064】

図２０は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２０のアレイの線は、図１６のアレイ内の線と同じである。しかしながら、マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は選択ゲート線２８ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0065】

図２１は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２１のアレイの線は、ソース線１４ａが垂直ではなく水平に延びていることを除き、図１６のアレイの線と同じである。具体的には、メモリセルの各行は、その行内のメモリセルについてソース領域１４全てを一緒に接続するソース線１４ａを含む。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は選択ゲート線２８ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0066】

図２２は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２２のアレイの線は、図２１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ３は制御ゲート線２２ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0067】

図２３は、ドレイン加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２３のアレイの線は、図２１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ１はソース線１４ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0068】

図２４は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２４のアレイの線は、図２１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎｎはビット線１６ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される（すなわち、各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0069】

図２５は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２５のアレイの線は、各ビット線がビット線と直列に接続されたビット線バッファトランジスタ６０を含む（すなわち、ビット線の任意の電流は、そのソースとドレインとの間のトランジスタを通って流れる）ことを除いて、図２１のアレイ内の線と同じである。トランジスタ６０は、トランジスタのゲート端子の入力電圧が増加するにつれてビット線を選択的にかつ徐々にオンにする階段状のスイッチとして作動する（すなわち、トランジスタはビット線をその電流又は電圧ソースに結合する）。マトリックス電圧入力Ｖｉｎ０．．．Ｖｉｎｎがトランジスタ６０のゲートに提供され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１がソース線１４ａに提供される。この構成の利点は、電圧の形態でビット線に直接入力を供給する代わりに、マトリックス入力を電圧として（トランジスタ６０を動作させるために）供給することができることである。これにより、トランジスタ６０を使用してビット線を動作させて、トランジスタのゲートに供給される入力電圧Ｖｉｎに応じてビット線にトランジスタ６０を徐々に結合するために定電圧源を使用することが可能になり、したがって、メモリアレイに電圧入力を供給する必要性は否定される。ビット線が入力を受信する図１５のメモリセル１０について本明細書に記載の実施形態のうちのいずれかでは、ビット線に印加される入力の代わりに、ゲートで入力を受信するために、トランジスタ６０をビット線に含めることができる。

【0070】

図２６は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２６のアレイの線は、制御ゲート線２２ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の制御ゲート２２全てを一緒に接続する制御ゲート線２２ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、制御ゲート線２２ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0071】

図２７は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２７のアレイの線は、制御ゲート線２２ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の制御ゲート２２全てを一緒に接続する制御ゲート線２２ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0072】

図２８は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２８のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、選択ゲート線２８ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0073】

図２９は、ソース加算マトリックス乗算器として配置された図１５の３ゲートのメモリセル１０のアレイの別の構成を示す。図２９のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図２１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0074】

図３０～図３１は、ドレイン加算マトリックス乗算器として配置された異なる構成の３ゲートのメモリセルのアレイの別の構成を示す。３ゲートのメモリセルは、図３０に示され、制御ゲート２２が存在しないことを除いて図６と同じである。示されるように選択ゲート２８は、浮遊ゲート２０の上方及びその上に延在する部分を欠いている。しかしながら、選択ゲート２８は、浮遊ゲート２０の一部の上方及びその上に延在する追加の部分を含み得る。

【0075】

読み出し、消去、及びプログラムは、同様の方法で行われるが、制御ゲートへのバイアスはない（含まれない）。例示の非限定的な動作電圧は、下の表４内のものを含み得る。
表４

【表4】

読み出し１は、セル電流がビット線に出る読み出しモードである。読み出し２は、セル電流がソース線に出る読み出しモードである。

【0076】

図３１は、図３０のメモリセル１０を使用したメモリセルアレイアーキテクチャを示し、全ての行は、ビット線１６ａを除いて水平／行方向に延在する。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ビット線加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎ３であり、選択ゲート線２８ａに印加される。マトリックス出力Ｉｏｕｔ０．．．Ｉｏｕｔｎは、ビット線１６ａで生成される。各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0077】

図３２は、ドレイン加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３２のアレイの線は、図３１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ１は消去ゲート線３０ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0078】

図３３は、ドレイン加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３３のアレイの線は、図３１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎ１はソース線１４ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．ＩｏｕｔＮは、ビット線１６ａで生成される（すなわち、各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0079】

図３４は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３４のアレイの線は、図３１のアレイ内の線と同じである。マトリックス電圧入力Ｖｉｎ０～Ｖｉｎｎはビット線１６ａに印加され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される（すなわち、各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である）。

【0080】

図３５は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３５のアレイの線は、各ビット線がビット線と直列に接続されたビット線バッファトランジスタ６０を含む（すなわち、ビット線の任意の電流は、そのソースとドレインとの間のトランジスタを通って流れる）ことを除いて、図３１のアレイ内の線と同じである。トランジスタ６０は、トランジスタのゲート端子の入力電圧が増加するにつれてビット線を選択的にかつ徐々にオンにする階段状のスイッチとして作動する（すなわち、トランジスタはビット線をその電流又は電圧ソースに結合する）。マトリックス電圧入力Ｖｉｎ０．．．Ｖｉｎｎがトランジスタ６０のゲートに提供され、マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１がソース線１４ａに提供される。この構成の利点は、電圧の形態でビット線に直接入力を供給する代わりに、マトリックス入力を電圧として（トランジスタ６０を動作させるために）供給することができることである。これにより、トランジスタ６０を使用してビット線を動作させて、トランジスタのゲートに供給される入力電圧Ｖｉｎに応じてビット線にトランジスタ６０を徐々に結合するために定電圧源を使用することが可能になり、したがって、メモリアレイに電圧入力を供給する必要性は否定される。ビット線が入力を受信する図３０のメモリセル１０について本明細書に記載の実施形態のうちのいずれかでは、ビット線に印加される入力の代わりに、ゲートで入力を受信するために、トランジスタ６０をビット線に含めることができる。

【0081】

図３６は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３６のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、選択ゲート線２８ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0082】

図３７は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３７のアレイの線は、選択ゲート線２８ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の選択ゲート２８全てを一緒に接続する選択ゲート線２８ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0083】

図３８は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３８のアレイの線は、消去ゲート線３０ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の消去ゲート３０全てを一緒に接続する消去ゲート線３０ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、消去ゲート線３０ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0084】

図３９は、ソース加算マトリックス乗算器として配置された図３０の３ゲートのメモリセル１０のアレイの別の構成を示す。図３９のアレイの線は、消去ゲート線３０ａが水平の代わりに垂直に延びることを除いて、図３１のアレイ内の線と同じである。具体的には、メモリセルの各列は、その列内の消去ゲート３０全てを一緒に接続する消去ゲート線３０ａを含む。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ソース加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎｎであり、ビット線１６ａに印加される。マトリックス電流出力Ｉｏｕｔ０．．．Ｉｏｕｔ１は、ソース線１４ａで生成される。各出力Ｉｏｕｔは、行内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【0085】

図１５～図２０の実施形態に関して、すなわち、図１５のメモリセルのアレイであって、図１６～図２０中のアレイのそれぞれは、水平方向（行方向）の代わりに垂直に（列方向に）延在するソース線１４ａを含むアレイに関して、図１６～図２０のアレイは、制御ゲート２２の代わりに消去ゲート３０を有する、図３０のメモリセルに等しく適用される。具体的には、図１６～図２０のアレイは、図１５中のメモリセル１０の代わりに、図３０中のメモリセル１０のアレイになり、各アレイにおいて、制御ゲート線２２ａは消去ゲート線３０ａと置き換えられる（すなわち、消去ゲート線３０ａのそれぞれは、メモリセル１０の行の消去ゲート３０の全てを共に接続する）。図１６～図２０中の全ての他の線は、同じままである。

【0086】

上記の機能の全ては、ニューラルネット機能に使用される上記メモリセル１０のメモリアレイ（複数可）に接続されるコントローラ１００の制御下で実行することができる。図４０に示すように、コントローラ１００は、メモリアレイ（複数可）１２０と同じ半導体チップ又は基板１１０にあることが好ましい。しかしながら、コントローラ１００はまた、別個の半導体チップ又は基板に位置してもよく、半導体チップ若しくは基板１１０の異なる場所に、又は半導体チップ若しくは基板１１０を外れて異なる場所に配設された複数のコントローラの集合体であってもよい。

【0087】

本発明は、本明細書に図示された上記実施形態（複数可）に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。各メモリセルアレイの出力は、次のニューロン層に送られる前にフィルタコンデンセーションによって操作されるが、そうである必要はない。最後に、上述したマトリックス乗算器アレイの実施形態のそれぞれについて、入力電圧又は出力電流に使用されていない任意の線に関して、メモリセルの構成について本明細書の表に開示される公称読み出し電圧は、動作中にそれらの線に印加され得る（ただし必須ではない）。

【0088】

本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【手続補正書】

【提出日】2021-09-15

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記列のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線又は前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項2】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項3】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項4】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項5】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、請求項１に記載のニューラルネットワークデバイス。

【請求項6】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項１に記載のニューラルネットワークデバイス。

【請求項7】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第５の線又は前記複数の第６の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線又は前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項６に記載のニューラルネットワークデバイス。

【請求項8】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項9】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項10】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項11】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項７に記載のニューラルネットワークデバイス。

【請求項12】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成された、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第２の線又は前記複数の第３の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第４の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項13】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。

【請求項14】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。

【請求項15】

前記第１の複数のシナプスは、前記複数の第３の線の電圧として前記第１の複数の入力を受信するように構成された、請求項１２に記載のニューラルネットワークデバイス。

【請求項16】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項１２に記載のニューラルネットワークデバイス。

【請求項17】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第５の線又は前記複数の第６の線又は前記複数の第７の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第８の線の電流として前記第２の複数の出力を提供するように構成された、請求項１６に記載のニューラルネットワークデバイス。

【請求項18】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１７に記載のニューラルネットワークデバイス。

【請求項19】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１７に記載のニューラルネットワークデバイス。

【請求項20】

前記第２の複数のシナプスは、前記複数の第７の線の電圧として前記第２の複数の入力を受信するように構成された、請求項１７に記載のニューラルネットワークデバイス。

【請求項21】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項22】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２１に記載のニューラルネットワークデバイス。

【請求項23】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項２２に記載のニューラルネットワークデバイス。

【請求項24】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、
前記第４の線のうちの１つと直列にそれぞれ電気的に接続された複数のトランジスタと、を含み、
前記第１の複数のシナプスは、前記複数のトランジスタのゲートの電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項25】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２４に記載のニューラルネットワークデバイス。

【請求項26】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、
前記第８の線のうちの１つと直列にそれぞれ電気的に接続された第２の複数のトランジスタと、を含み、
前記第２の複数のシナプスは、前記第２の複数のトランジスタのゲートの電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項２５に記載のニューラルネットワークデバイス。

【請求項27】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記行のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記列のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第２の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項28】

前記第１の複数のシナプスは、前記複数の第２の線の電圧として前記第１の複数の入力を受信するように構成された、請求項２７に記載のニューラルネットワークデバイス。

【請求項29】

前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように構成された、請求項２７に記載のニューラルネットワークデバイス。

【請求項30】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項２７に記載のニューラルネットワークデバイス。

【請求項31】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記行のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第６の線又は前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項３０に記載のニューラルネットワークデバイス。

【請求項32】

前記第２の複数のシナプスは、前記複数の第６の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３１に記載のニューラルネットワークデバイス。

【請求項33】

前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３１に記載のニューラルネットワークデバイス。

【請求項34】

ニューラルネットワークデバイスであって、
第１の複数の入力を受信するように、かつそれから第１の複数の出力を生成するように構成された、第１の複数のシナプスを備え、該第１の複数のシナプスは、
複数のメモリセルであって、該メモリセルのそれぞれは、半導体基板内に形成され、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートと、前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された第１のゲートと、前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された、又は前記ソース領域の上方に配設され、前記ソース領域から絶縁された、第２のゲートと、を含み、
前記複数のメモリセルのそれぞれは、前記浮遊ゲートの多くの電子に対応する重み値を格納するように構成され、
前記複数のメモリセルは、前記第１の複数の入力及び格納された前記重み値に基づいて、前記第１の複数の出力を生成するように構成された、複数のメモリセルを含み、
前記第１の複数のシナプスの前記メモリセルは、行及び列に配置され、前記第１の複数のシナプスは、
前記メモリセルの前記列のうちの１つにおいて前記第１のゲートをそれぞれ電気的に接続する複数の第１の線と、
前記メモリセルの前記行のうちの１つにおいて前記第２のゲートをそれぞれ電気的に接続する複数の第２の線と、
前記メモリセルの前記行のうちの１つにおいて前記ソース領域をそれぞれ電気的に接続する複数の第３の線と、
前記メモリセルの前記列のうちの１つにおいて前記ドレイン領域をそれぞれ電気的に接続する複数の第４の線と、を含み、
前記第１の複数のシナプスは、前記複数の第１の線又は前記複数の第４の線の電圧として前記第１の複数の入力を受信するように、かつ前記複数の第３の線の電流として前記第１の複数の出力を提供するように構成された、ニューラルネットワークデバイス。

【請求項35】

前記第１の複数のシナプスは、前記複数の第１の線の電圧として前記第１の複数の入力を受信するように構成された、請求項３４に記載のニューラルネットワークデバイス。

【請求項36】

前記第１の複数のシナプスは、前記複数の第４の線の電圧として前記第１の複数の入力を受信するように構成された、請求項３４に記載のニューラルネットワークデバイス。

【請求項37】

前記第１の複数の出力を受信するように構成された第１の複数のニューロンを更に含む、請求項３４に記載のニューラルネットワークデバイス。

【請求項38】

前記第１の複数のニューロンから第２の複数の入力を受信するように、かつそれから第２の複数の出力を生成するように構成された第２の複数のシナプスを更に備え、該第２の複数のシナプスは、
複数の第２のメモリセルであって、該第２のメモリセルのそれぞれは、半導体基板内に形成され、間に第２のチャネル領域が延在する離間した第２のソース領域及び第２のドレイン領域と、前記第２のチャネル領域の第１の部分の上方に配設され、前記第２のチャネル領域の前記第１の部分から絶縁された第２の浮遊ゲートと、前記第２のチャネル領域の第２の部分の上方に配設され、前記第２のチャネル領域の前記第２の部分から絶縁された第３のゲートと、前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、又は前記第２のソース領域の上方に配設され、前記第２のソース領域から絶縁された、第４のゲートと、を含み、
前記複数の第２のメモリセルのそれぞれは、前記第２の浮遊ゲートの多くの電子に対応する第２の重み値を格納するように構成され、
前記複数の第２のメモリセルは、前記第２の複数の入力及び格納された前記第２の重み値に基づいて、前記第２の複数の出力を生成するように構成された、複数の第２のメモリセルを含み、
前記第２の複数のシナプスの前記第２のメモリセルは、行及び列に配置され、前記第２の複数のシナプスは、
前記第２のメモリセルの前記列のうちの１つにおいて前記第３のゲートをそれぞれ電気的に接続する複数の第５の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第４のゲートをそれぞれ電気的に接続する複数の第６の線と、
前記第２のメモリセルの前記行のうちの１つにおいて前記第２のソース領域をそれぞれ電気的に接続する複数の第７の線と、
前記第２のメモリセルの前記列のうちの１つにおいて前記第２のドレイン領域をそれぞれ電気的に接続する複数の第８の線と、を含み、
前記第２の複数のシナプスは、前記複数の第５の線又は前記複数の第８の線の電圧として前記第２の複数の入力を受信するように、かつ前記複数の第７の線の電流として前記第２の複数の出力を提供するように構成された、請求項３７に記載のニューラルネットワークデバイス。

【請求項39】

前記第２の複数のシナプスは、前記複数の第５の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３８に記載のニューラルネットワークデバイス。

【請求項40】

前記第２の複数のシナプスは、前記複数の第８の線の電圧として前記第２の複数の入力を受信するように構成された、請求項３８に記載のニューラルネットワークデバイス。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００６１

【補正方法】変更

【補正の内容】

【0061】

選択ゲート線又は制御ゲート線は、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。あるいは、本明細書に記載されるＶＭＭアレイの不揮発性メモリセルは、全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用することができる。電流の形態の任意の所与のニューロンからの電流出力が次の後続のＶＭＭアレイ段階のための活性化関数回路によって調整された後に入力として使用することができるように、上述の電流電圧変換回路又は技術のうちのいずれかを本明細書の実施形態のうちのいずれかで使用することができる。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００７６

【補正方法】変更

【補正の内容】

【0076】

図３１は、図３０のメモリセル１０を使用したメモリセルアレイアーキテクチャを示し、全ての行は、ビット線１６ａを除いて水平／行方向に延在する。そのセルに適切な重み値を使用してメモリセルのそれぞれがプログラムされた後で、アレイは、ドレイン加算マトリックス乗算器として作動する。マトリックス電圧入力はＶｉｎ０～Ｖｉｎ３であり、選択ゲート線２８ａに印加される。マトリックス出力Ｉｏｕｔ０．．．Ｉｏｕｔｎは、ビット線１６ａで生成される。各出力Ｉｏｕｔは、列内の全てのセルについてセル内に格納された重みＷに比例するセル電流の合計である。

【国際調査報告】