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特表2022-523960トレンチ型電界効果トランジスタの構造及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-04-27
(54)【発明の名称】トレンチ型電界効果トランジスタの構造及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20220420BHJP
H01L 29/12 20060101ALI20220420BHJP
H01L 29/78 20060101ALI20220420BHJP
【ＦＩ】
H01L29/78 658F
H01L29/78 652T
H01L29/78 658G
H01L29/78 652K
H01L29/78 653C
H01L29/78 652M
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021552502
(86)(22)【出願日】2019-12-31
(85)【翻訳文提出日】2021-09-02
(86)【国際出願番号】 CN2019130511
(87)【国際公開番号】W WO2021103274
(87)【国際公開日】2021-06-03
(31)【優先権主張番号】201911192262.1
(32)【優先日】2019-11-28
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】521394015
【氏名又は名称】華潤微電子（重慶）有限公司
(74)【代理人】
【識別番号】100112737
【弁理士】
【氏名又は名称】藤田 考晴
(74)【代理人】
【識別番号】100136168
【弁理士】
【氏名又は名称】川上 美紀
(74)【代理人】
【識別番号】100196117
【弁理士】
【氏名又は名称】河合 利恵
(72)【発明者】
【氏名】姚 シン
(72)【発明者】
【氏名】焦 偉
(72)【発明者】
【氏名】劉 華瑞
(72)【発明者】
【氏名】呂 平
(57)【要約】
本発明は、トレンチ型電界効果トランジスタの構造及び製造方法を提供する。製造方法は、以下を含む。基板（１００）を提供し、エピタキシャル層（１０１）を形成する。エピタキシャル層にデバイストレンチ（１０２）を形成し、シールド媒体層（１０７）、シールドゲート層（１０５）、第１隔離媒体層（１０８）、ゲート媒体層（１０９）、ゲート層（１１０）、第２隔離媒体層（１１２）、ボディ領域（１１４）、ソース（１１５）、ソースコンタクトホール（１１８）、ソース電極構造（１１２）及びドレイン電極構造（１２３）を形成する。本発明は、トレンチ型電界効果トランジスタの構造の製造過程で自己整合プロセスを採用しているため、マスクアライナの露光能力やマスクアライナの位置合わせ精度によってセルユニットのサイズ（Ｐｉｔｃｈ）が制限されることがない。これにより、デバイスのセルユニットのサイズを更に縮小可能となり、セル密度が向上してデバイスのチャネル抵抗が低下することから、電気的パラメータが安定的であり、且つ特性オン抵抗の低いデバイス構造が得られる。また、「Ｔ」型構造を含むソース電極構造を設置することにより、ソース電極構造とソース及びボディ領域との接触面積が増大するため、ソースの接触抵抗を効果的に低下させることができ、デバイスのアバランシェ耐量が向上する。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
トレンチ型電界効果トランジスタの構造の製造方法であって、第１ドーピングタイプを有し、対向する第１の面と第２の面を備える基板を提供し、
前記基板の第１の面に前記第１ドーピングタイプのエピタキシャル層を形成し、
前記エピタキシャル層にいくつかのデバイストレンチを形成し、
前記デバイストレンチの内壁にシールド媒体層を形成し、前記シールド媒体層の表面に、少なくとも前記デバイストレンチの底部に充填されるシールドゲート層を形成し、前記シールドゲート層上に第１隔離媒体層を形成し、前記第１隔離媒体層と前記シールド媒体層で前記シールドゲート層を包囲し、
少なくとも前記デバイストレンチの側壁及び前記第１隔離媒体層上に、表面がゲートトレンチを規定するゲート媒体層を形成し、前記ゲートトレンチに、上面が前記エピタキシャル層の上面よりも低いゲート層を形成し、
前記ゲート層上に、少なくとも前記ゲート層の露出面を覆い、前記デバイストレンチに充填される第２隔離媒体層を形成し、
前記第２隔離媒体層に基づいて前記デバイストレンチ周りの前記エピタキシャル層をエッチングし、前記第２隔離媒体層に基づいてエッチング後の前記エピタキシャル層に対しイオン注入を順次行うことにより、隣接する前記デバイストレンチの間に、第２ドーピングタイプのボディ領域と、ボディ領域に位置し前記第１ドーピングタイプを有するソースとを形成し、前記ソースを貫通して前記ボディ領域を露出させるソースコンタクトホールを少なくとも前記ソースに形成し、
少なくとも前記ソースコンタクトホールに、前記ソース及び前記ボディ領域に電気的に接続されるソース電極構造を形成し、前記基板の第２の面に前記基板に電気的に接続されるドレイン電極構造を形成する、とのステップを含むことを特徴とするトレンチ型電界効果トランジスタの構造の製造方法。
【請求項2】
前記シールド媒体層、前記シールドゲート層及び前記第１隔離媒体層を形成するステップは、前記デバイストレンチの内壁に、更に前記デバイストレンチ周りの前記エピタキシャル層上にも延びるシールド媒体材料層を堆積し、
前記シールド媒体材料層の表面に、前記デバイストレンチを埋めるとともに前記デバイストレンチ周りの前記シールド媒体材料層上まで延びるシールドゲート材料層を堆積し、
前記シールドゲート材料層をエッチバックすることにより、前記シールドゲート層を形成し、
前記シールドゲート層に、前記デバイストレンチを埋めるとともに前記デバイストレンチ周りの前記シールド媒体材料層上まで延びる第１隔離媒体材料層を形成し、
前記第１隔離媒体材料層及び前記シールド媒体材料層をエッチバックすることにより、前記第１隔離媒体層及びシールドゲート媒体層を形成する、とのステップを含み、
前記第１隔離媒体層は前記シールドゲート媒体層の上面と面一であり、且つ、前記エピタキシャル層の上面よりも低いことを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。
【請求項3】
前記第２隔離媒体層を形成するステップは、前記ゲート層上に、更に前記デバイストレンチ周りの前記エピタキシャル層上にも延びる第２隔離媒体材料層を形成し、
前記エピタキシャル層の上面が露出するまで、少なくとも前記第２隔離媒体材料層をエッチバックすることにより、上面が前記エピタキシャル層の上面と面一とする前記第２隔離媒体層を形成する、とのステップを含むことを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。
【請求項4】
前記第２隔離媒体層に基づいて前記エピタキシャル層をエッチングするステップでは、エッチング後の前記エピタキシャル層の上面が前記ゲート層の上面よりも高くなり、且つ前記第２隔離媒体層の上面よりも低くなり、イオン注入により形成される前記ボディ領域の下面は前記ゲート層の下面よりも高くなり、形成される前記ソースの下面は前記ゲート層の上面よりも低くなり、形成される前記ソースコンタクトホールは、更に前記ボディ領域まで延びることを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。
【請求項5】
前記ソースコンタクトホールの形成後、更に、前記ソースコンタクトホールに基づいて前記ボディ領域にイオン注入を行うことにより、前記ボディ領域にドーピングコンタクト領域を形成するステップを含み、前記ドーピングコンタクト領域のドーピングタイプは前記ボディ領域のドーピングタイプと同じであり、且つ、前記ドーピングコンタクト領域は前記ソース電極構造と接触することを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。
【請求項6】
前記ソース電極構造は、いくつかの充填部と、各前記充填部を覆うカバー部を含み、前記充填部は、少なくとも前記ソースコンタクトホールに充填され、且つ、前記充填部の上面は前記第２隔離媒体層の上面以下であり、前記カバー部は、更に、前記充填部周りの前記第２隔離媒体層まで延びて当該第２隔離媒体層を覆うことを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。
【請求項7】
前記ソースコンタクトホールを形成するステップは、前記第２隔離媒体層及びその周りの前記ソース上に連続的な自己整合エッチングマスク層を形成し、
前記ソースが露出するまで前記自己整合エッチングマスク層をエッチングすることにより、前記第２隔離媒体層の両側に位置し且つ前記第２隔離媒体層周りの前記ソース上に位置する側壁を形成し、
前記側壁に基づいて前記ボディ領域を自己整合エッチングすることにより、前記ソースコンタクトホールを形成する、とのステップを含むことを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。
【請求項8】
前記ソース電極構造を形成する前に、更に、前記側壁を除去するステップを含み、且つ、前記ソース電極構造は前記ソースコンタクトホールに充填されるとともに、少なくとも、隣り合う前記第２隔離媒体層の間における前記ソースコンタクトホール周りの前記ソース上まで延びることを特徴とする請求項７に記載のトレンチ型電界効果トランジスタの構造の製造方法。
【請求項9】
トレンチ型電界効果トランジスタの構造であって、第１ドーピングタイプを有し、対向する第１の面と第２の面を備える基板と、
前記第１ドーピングタイプを有し、且つ、前記基板の第１の面に形成されたエピタキシャル層であって、いくつかのデバイストレンチが形成されているエピタキシャル層と、
前記デバイストレンチの底部及び側壁の一部に形成されたシールド媒体層と、
前記シールド媒体層の表面に形成されるとともに、少なくとも前記デバイストレンチの底部に充填されるシールドゲート層と、
前記シールドゲート層上に形成された第１隔離媒体層であって、前記第１隔離媒体層と前記シールド媒体層で前記シールドゲート層を包囲する第１隔離媒体層と、
少なくとも前記デバイストレンチの側壁及び前記第１隔離媒体層の表面に形成されており、その表面がゲートトレンチを規定するゲート媒体層と、
前記ゲートトレンチに充填され、且つ上面が前記エピタキシャル層の上面よりも低いゲート層と、
前記ゲート層上に形成されており、少なくとも前記ゲート層の露出面を覆う第２隔離媒体層と、
第２ドーピングタイプを有し、隣接する前記デバイストレンチの間の前記エピタキシャル層に形成されたボディ領域と、
前記第１ドーピングタイプを有し、且つ前記ボディ領域に形成されたソースであって、前記ソースを貫通して前記ボディ領域を露出させるソースコンタクトホールが形成されているソースと、
少なくとも前記ソースコンタクトホールに充填されて前記ソース及び前記ボディ領域に電気的に接続されるソース電極構造と、
前記基板の第２の面に形成されており、前記基板に電気的に接続されるドレイン電極構造と、を含むことを特徴とするトレンチ型電界効果トランジスタの構造。
【請求項10】
前記トレンチ型電界効果トランジスタの構造は、更に側壁を含み、前記側壁は前記第２隔離媒体層の両側に形成されるとともに、前記第２隔離媒体層周りの前記ソース上に位置していることを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。
【請求項11】
前記トレンチ型電界効果トランジスタの構造は、更にドーピングコンタクト領域を含み、前記ドーピングコンタクト領域のドーピングタイプは前記ボディ領域のドーピングタイプと同じであり、且つ、前記ドーピングコンタクト領域は前記ソース電極構造と接触することを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。
【請求項12】
前記ボディ領域の下面は前記ゲート層の下面よりも高く、前記ソースの下面は前記ゲート層の上面よりも低く、前記ソースコンタクトホールは前記ソースに形成されるとともに、前記ボディ領域にも延びていることを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。
【請求項13】
前記ソース電極構造は、いくつかの充填部と、各前記充填部を覆うカバー部を含み、前記充填部は、少なくとも前記ソースコンタクトホールに充填され、且つ、前記充填部の上面は前記第２隔離媒体層の上面以下であり、前記カバー部は、更に、前記充填部周りの前記第２隔離媒体層まで延びて当該第２隔離媒体層を覆うことを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。
【請求項14】
前記エピタキシャル層の上面は前記ゲート層の上面よりも高く、且つ前記第２隔離媒体層の上面よりも低く、前記ソース電極構造は前記ソースコンタクトホールに充填されるとともに、少なくとも、隣り合う前記第２隔離媒体層の間における前記ソースコンタクトホール周りの前記ソース上まで延びていることを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。【発明の詳細な説明】
【技術分野】
【0001】
本発明はパワー半導体技術に関し、特に、トレンチ型電界効果トランジスタの構造及びその製造方法に関する。
【背景技術】
【0002】
シールドゲートトレンチＭＯＳＦＥＴデバイスは、従来のトレンチＭＯＳＦＥＴと比較して低いオン抵抗や迅速なスイッチング速度等の利点を有しており、スイッチング電源、ＡＣ－ＡＣ変換、モータ制御、ＲＦ通信、無停電電源、周波数変換器等を含む分野に幅広く応用されている。変換効率の高い応用システムを得るためは、シールドゲートトレンチＭＯＳＦＥＴのスイッチング損失と伝導損失を常に低く抑える必要があり、伝導損失を低下させれば、シールドゲートトレンチＭＯＳＦＥＴに特性オン抵抗が低下する。
【0003】
デバイスのセルユニットのサイズ（Ｐｉｔｃｈ）を縮小してセル密度を向上させることが、シールドゲートトレンチＭＯＳＦＥＴに特性オン抵抗を低下させる最も有効な方法である。しかし、デバイスのセルユニットのサイズ（Ｐｉｔｃｈ）が小さくなるほど安全なプロセスウィンドウも小さくなり、より小さなソースコンタクトホールのサイズや、いっそう正確なマスクアライナの位置合わせ精度等が求められるようになる。これに対し、現在のところ、国内でパワーデバイスの製造に用いられている量産可能な最小のフォトリソグラフィのサイズは約０．２３ｕｍであり、マスクアライナの位置合わせ精度は約６０ｎｍである。つまり、現在のプロセス上の限界から、デバイスのセルユニットのサイズを効果的に縮小し続けることは困難となっている。このほか、安全なプロセスウィンドウを維持するためには、ソースコンタクトホールの底部とデバイスのチャネルの間に一定の安全距離を保持する必要がある。マスクアライナの位置合わせ精度が、ソースコンタクトホールの底部からデバイスのチャネルまでの距離を安全距離以上となるよう保証できない場合には、チャネル表面の有効濃度が増加することで、デバイスの閾値電圧が上昇してしまう。そして、これにより、デバイスのチャネル抵抗が上昇する結果、最終的にはデバイスに特性オン抵抗が上昇し、デバイスの電気的パラメータが不安定となる。且つ、シールドゲートトレンチＭＯＳＦＥＴ構造は、一定の厚みのシールドゲート酸化層とシールドゲートポリシリコンを必要とする。加えて、上述したプロセス能力の限界及びデバイスの構造上の必要性から、現在の一般的なシールドゲートトレンチＭＯＳＦＥＴ構造では、安定した電気的パラメータを有するとともに、セルユニットのサイズ（Ｐｉｔｃｈ）が小さく、且つデバイス性能を満足可能な製品を実現することは難しい。そのため、デバイスの構造設計を最適化し、プロセス上の限界を解消して、デバイスのセルユニットのサイズ（Ｐｉｔｃｈ）を縮小することで、オン抵抗を低下させるとの点が研究開発者にとって不可避の事態となっている。
【0004】
そこで、如何にしてトレンチ型電界効果トランジスタの構造及びその製造方法を提供し、従来技術に存在する上記の課題を解決するかが必須となっている。
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記の従来技術の欠点に鑑みて、本発明の目的は、デバイスの製造プロセスが複雑であり、デバイスのセルサイズをこれ以上縮小できない等の従来技術における課題を解決するために、トレンチ型電界効果トランジスタの構造及びその製造方法を提供することである。
【課題を解決するための手段】
【0006】
上記の目的及びその他関連の目的を実現するために、本発明は、トレンチ型電界効果トランジスタの構造の製造方法を提供する。前記製造方法は、以下のステップを含む。
【0007】
第１ドーピングタイプの基板を提供し、前記基板に前記第１ドーピングタイプのエピタキシャル層を形成する。また、前記エピタキシャル層にいくつかのデバイストレンチを形成する。
【0008】
前記デバイストレンチの内壁にシールド媒体層を形成し、前記シールド媒体層の表面に、少なくとも前記デバイストレンチの底部に充填されるシールドゲート層を形成する。また、前記シールドゲート層上に第１隔離媒体層を形成し、前記第１隔離媒体層と前記シールド媒体層で前記シールドゲート層を包囲する。
【0009】
少なくとも前記デバイストレンチの側壁及び前記第１隔離媒体層上に、表面がゲートトレンチを規定するゲート媒体層を形成し、前記ゲートトレンチに、上面が前記エピタキシャル層の上面よりも低いゲート層を形成する。
【0010】
前記ゲート層上に、少なくとも前記ゲート層の露出面を覆い、前記デバイストレンチに充填される第２隔離媒体層を形成する。
【0011】
前記第２隔離媒体層に基づいて前記デバイストレンチ周りの前記エピタキシャル層をエッチングする。また、前記第２隔離媒体層に基づいてエッチング後の前記エピタキシャル層に対しイオン注入を順次行うことにより、隣接する前記デバイストレンチの間に、第２ドーピングタイプのボディ領域と、ボディ領域に位置し前記第１ドーピングタイプを有するソースとを形成する。また、前記ソースを貫通して前記ボディ領域を露出させるソースコンタクトホールを少なくとも前記ソースに形成する。
【0012】
少なくとも前記ソースコンタクトホールに、前記ソース及び前記ボディ領域に電気的に接続されるソース電極構造を形成する。また、前記基板における前記エピタキシャル層から遠い側に、前記基板に電気的に接続されるドレイン電極構造を形成する。
【0013】
本発明は、更に、トレンチ型電界効果トランジスタの構造を提供する。前記トレンチ型電界効果トランジスタの構造は、好ましくは、本発明の製造方法で製造して取得する。前記トレンチ型電界効果トランジスタの構造は、第１ドーピングタイプの基板と、前記基板に形成された前記第１ドーピングタイプのエピタキシャル層であって、いくつかのデバイストレンチが形成されたエピタキシャル層と、前記デバイストレンチの底部及び側壁の一部に形成されたシールド媒体層と、前記シールド媒体層の表面に形成されるとともに、少なくとも前記デバイストレンチの底部に充填されるシールドゲート層と、前記シールドゲート層上に形成された第１隔離媒体層であって、前記第１隔離媒体層と前記シールド媒体層で前記シールドゲート層を包囲する第１隔離媒体層と、少なくとも前記デバイストレンチの側壁及び前記第１隔離媒体層の表面に形成されており、その表面がゲートトレンチを規定するゲート媒体層と、前記ゲートトレンチに充填され、且つ上面が前記エピタキシャル層の上面よりも低いゲート層と、前記ゲート層上に形成されており、少なくとも前記ゲート層の露出面を覆う第２隔離媒体層と、隣接する前記デバイストレンチの間の前記エピタキシャル層に形成された第２ドーピングタイプのボディ領域と、前記ボディ領域に形成された前記第１ドーピングタイプのソースであって、前記ソースを貫通して前記ボディ領域を露出させるソースコンタクトホールが形成されているソースと、少なくとも前記ソースコンタクトホールに充填されて前記ソース及び前記ボディ領域に電気的に接続されるソース電極構造と、前記基板における前記エピタキシャル層から遠い側に形成されており、前記基板に電気的に接続されるドレイン電極構造、を含む。
【発明の効果】
【0014】
上述したように、本発明におけるトレンチ型電界効果トランジスタの構造及び製造方法は、製造過程において自己整合プロセスを採用するため、マスクアライナの露光能力やマスクアライナの位置合わせ精度によってセルユニットのサイズ（Ｐｉｔｃｈ）が制限されることがない。これにより、デバイスのセルユニットのサイズを更に縮小可能となり、セル密度が向上してデバイスのチャネル抵抗及び特性オン抵抗が低下することから、電気的パラメータが安定的であり、且つ特性オン抵抗の低いデバイス構造が得られる。また、「Ｔ」型構造を含むソース電極構造を設置することで、ソース電極構造とソース及びボディ領域との接触面積が増大するため、ソースの接触抵抗を効果的に低下させることができ、デバイスのアバランシェ耐量が向上する。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
図１に示すように、本発明は、トレンチ型電界効果トランジスタの構造の製造方法を提供する。当該製造方法は、以下のステップを含む。
【0017】
第１ドーピングタイプの基板を提供し、前記基板に前記第１ドーピングタイプのエピタキシャル層を形成する。また、前記エピタキシャル層にいくつかのデバイストレンチを形成する。
【0018】
前記デバイストレンチの内壁にシールド媒体層を形成し、前記シールド媒体層の表面にシールドゲート層を形成する。且つ、前記シールドゲート層は前記デバイストレンチの底部に少なくとも充填される。また、前記シールドゲート層上に第１隔離媒体層を形成し、前記第１隔離媒体層と前記シールド媒体層で前記シールドゲート層を包囲する。
【0019】
少なくとも前記デバイストレンチの側壁及び前記第１隔離媒体層上にゲート媒体層を形成し、前記ゲート媒体層の表面がゲートトレンチを規定する。そして、前記ゲートトレンチにゲート層を形成する。且つ、前記ゲート層の上面は前記エピタキシャル層の上面よりも低い。
【0020】
前記ゲート層上に、少なくとも前記ゲート層の露出面を覆う第２隔離媒体層を形成する。且つ、前記第２隔離媒体層は前記デバイストレンチに充填される。
【0021】
前記第２隔離媒体層に基づいて、前記デバイストレンチ周りの前記エピタキシャル層をエッチングする。また、前記第２隔離媒体層に基づいて、エッチング後の前記エピタキシャル層に対しイオン注入を順次行うことで、隣接する前記デバイストレンチの間に、第２ドーピングタイプのボディ領域と、ボディ領域に位置し前記第１ドーピングタイプを有するソースを形成する。また、少なくとも前記ソースにソースコンタクトホールを形成する。前記ソースコンタクトホールは前記ソースを貫通し、前記ボディ領域を露出させる。
【0022】
少なくとも前記ソースコンタクトホールに、前記ソース及び前記ボディ領域に電気的に接続されるソース電極構造を形成する。また、前記基板における前記エピタキシャル層から遠い側に、前記基板に電気的に接続されるドレイン電極構造を形成する。
【0023】
以下に、図面を組み合わせて、本発明における電界効果トランジスタの構造の製造方法について詳細に説明する。
【0024】
図１のＳ１及び図２に示すように、第１ドーピングタイプの基板１００を提供し、前記基板１００に前記第１ドーピングタイプのエピタキシャル層１０１を形成する。また、前記エピタキシャル層１０１にいくつかのデバイストレンチ１０２を形成する。
【0025】
具体的に、前記第１ドーピングタイプ（即ち、第１導電タイプ）は、Ｐ型ドーピングとしてもよいし、Ｎ型ドーピングとしてもよい。基板１００は、イオン注入プロセスによって基板１００に第１ドーピングタイプ（Ｐ型又はＮ型）のイオンを注入することで形成可能であり、実際のデバイスの必要性に応じて設定する。本例ではＮ型ドーピング基板を選択するが、別の例では高濃度ドーピング基板としてもよく、例えば、前記基板１００にドーピングする第１ドーピングタイプのイオンの濃度を１×１０１９／ｃｍ３としてもよい。説明すべき点として、前記基板１００は、シリコン基板、シリコンゲルマニウム基板、炭化ケイ素基板等とすることが可能である。本例では、前記基板１００として、Ｎ＋＋型ドーピングのシリコン基板を選択し、例えば、０．００１～０．００３ｏｈｍ＊ｃｍとすることが可能である。第１ドーピングタイプと、後述する第２ドーピングタイプ（即ち、第２導電タイプ）は相反するドーピング（導電）タイプである。前記第１ドーピングタイプ（第１導電タイプ）の半導体をＮ型半導体、第２ドーピングタイプ（第２導電タイプ）の半導体をＰ型半導体とすると、本発明のシールドゲートトレンチＭＯＳＦＥＴデバイスはＮ型デバイスである。また、これとは逆の場合、本発明のシールドゲートトレンチＭＯＳＦＥＴデバイスはＰ型デバイスとなる。
【0026】
前記エピタキシャル層１０１のドーピングタイプは前記基板１００のドーピングタイプと同じである。一例において、前記エピタキシャル層１０１のドーピング濃度は前記基板１００のドーピング濃度よりも低い。この場合には、まず、エピタキシャルプロセスによって前記第１ドーピングタイプの前記基板１００の上面に真性エピタキシャル層１０１を形成したあと、イオン注入プロセスで前記真性エピタキシャル層１０１に第１ドーピングタイプのイオンを注入することで、前記第１ドーピングタイプのエピタキシャル層１０１を形成する。また、別の例では、エピタキシャルプロセスで前記第１ドーピングタイプの基板１００の上面に前記第１ドーピングタイプのエピタキシャル層１０１を直接延ばせて形成してもよい。本例では、前記エピタキシャル層１０１としてＮ－型の単結晶シリコンエピタキシャル層１０１を選択する。
【0027】
一例として、前記エピタキシャル層１０１は、２層又は複数層が積層されて異なる濃度でドーピングされた材料層とすることができる。なお、材料層の層数及び各材料層のドーピング濃度は実際の必要性に応じて選択すればよい。このほか、複数の材料層が形成されている場合、前記デバイストレンチ１０２の位置は実情に応じて選択すればよく、上記の設定に基づいてデバイスの比抵抗を改良可能である。例えば、一例において、前記エピタキシャル層１０１は２層の前記材料層を含む。前記デバイストレンチ１０２の底部は、上層の材料層、即ち２つの材料層の接続箇所で停止している。且つ、デバイストレンチは下層の前記材料層を露出させる。
【0028】
このほか、前記デバイストレンチ１０２の個数及び配置関係は実情に応じて設定され、例えば、平行に間隔を置いて並ぶいくつかの帯状のデバイストレンチ１０２とすることができる。また、前記デバイストレンチ１０２は、フォトリソグラフィ－エッチングプロセスで形成可能である。
【0029】
図１のＳ２及び図３～図６に示すように、前記デバイストレンチ１０２の内壁にシールド媒体層１０７を形成し、前記シールド媒体層１０７の表面にシールドゲート層１０５を形成する。且つ、前記シールドゲート層１０５は少なくとも前記デバイストレンチ１０２の底部に充填される。また、前記シールドゲート層１０５上に第１隔離媒体層１０８を形成し、前記第１隔離媒体層１０８と前記シールド媒体層１０７で前記シールドゲート層１０５を包囲する。一例において、前記シールドゲート層１０５は、レイアウトによって、後に形成される前記ソース１１５に電気的に接続される。選択可能な例において、前記シールドゲート層１０５は、レイアウトによって、前記デバイストレンチ１０２の予め定められた領域に引き出される。
【0030】
一例として、前記シールド媒体層１０７、前記シールドゲート層１０５及び前記第１隔離媒体層１０８を形成するステップは、以下を含む。
【0031】
まず、図３に示すように、前記デバイストレンチ１０２の内壁にシールド媒体材料層１０３を堆積する。前記シールド媒体材料層１０３は、更に、前記デバイストレンチ１０２周りの前記エピタキシャル層１０１上にも延びる。前記シールド媒体材料層１０３は、熱酸化プロセス又は化学気相成長プロセスによって、前記デバイストレンチ１０２の底部、側壁及びデバイストレンチ１０２周りのエピタキシャル層１０１の表面に形成可能である。前記シールド媒体材料層１０３は酸化ケイ素を含んでもよいが、これに限らない。選択可能な例において、前記シールド媒体材料層１０３、即ち、取得される前記シールド媒体層１０７の厚みは、良好なシールド効果を達成するために、８００～９０００オングストロームの間とすればよく、例えば、１０００Ａ、２０００Ａ、８０００Ａ等とすればよい。
【0032】
続いて、図３に示すように、前記シールド媒体材料層１０３の表面にシールドゲート材料層１０４を堆積する。前記シールドゲート材料層１０４は、前記デバイストレンチ１０２を埋めるとともに、前記デバイストレンチ１０２周りの前記シールド媒体材料層１０３上まで延びる。前記シールドゲート材料層１０４は、前記シールド媒体材料層１０３の表面に形成された溝内に、物理気相成長、化学気相成長等のプロセスにより形成される。前記シールドゲート材料層１０４の材料は、ポリシリコンを含んでもよいがこれに限らない。
【0033】
続いて、図４に示すように、前記シールドゲート材料層１０４をエッチバックすることで、前記シールドゲート層１０５を形成する。前記シールドゲート材料層１０４は、ドライエッチング又はウェットエッチングプロセスによりエッチング可能である。エッチングする前記シールドゲート材料層１０４の深さ、即ち、取得される前記シールドゲート層１０５の高さは、実際の必要性に応じて設定すればよい。一例において、前記エピタキシャル層１０１の上面と前記シールドゲート層１０５の上面との距離は、１２ＫＡ～１８ＫＡの範囲とし、１４ＫＡ、１５ＫＡ又はＫＡとすることができる。
【0034】
続いて、図５に示すように、前記シールドゲート層１０５に第１隔離媒体材料層１０６を形成する。前記第１隔離媒体材料層１０６は、前記デバイストレンチ１０２を埋めるとともに、前記デバイストレンチ１０２周りの前記シールド媒体材料層１０３上まで延びる。前記第１隔離媒体材料層１０６は、物理気相成長、化学気相成長等のプロセスにより形成可能である。また、前記第１隔離媒体材料層１０６の材料には酸化ケイ素が含まれるが、これに限らない。好ましい例では、高密度プラズマプロセス（ＨＤＰ）を用いて高密度プラズマ酸化層を堆積することで、最終的に前記第１隔離媒体層１０８を形成する。
【0035】
最後に、図６に示すように、前記第１隔離媒体材料層１０６及び前記シールド媒体材料層１０３をエッチバックすることで、前記第１隔離媒体層１０８及び前記シールド媒体層１０７を形成する。前記第１隔離媒体層１０８の上面は前記シールド媒体層１０７の上面と面一であり、且つ、前記エピタキシャル層１０１の上面よりも低い。また、前記第１隔離媒体材料層１０６及び前記シールド媒体材料層１０３をエッチバックすることで、前記第１隔離媒体材料層１０６が前記第１隔離媒体層１０８となり、前記シールド媒体材料層１０３が前記シールド媒体層１０７となる。選択可能な例において、前記第１隔離媒体材料層１０６の材料は、前記シールド媒体材料層１０３の材料と同じである。この場合、まずは、化学機械研磨（ＣＭＰ）によって、前記第１隔離媒体材料層１０６及び前記シールド媒体材料層１０３を前記エピタキシャル層１０１まで平坦化してから、ドライエッチング又はウェットエッチングプロセスによって、上記２つの層における前記デバイストレンチ１０２内に位置する部分をエッチバックする。なお、言うまでもなく、前記第１隔離媒体材料層１０６と前記シールド媒体材料層１０３の材料は異なっていてもよい。この場合は、当該分野において一般的なドライエッチング又はウェットエッチングプロセスによって、前記第１隔離媒体層１０８及び前記ゲート媒体層１０９を形成すればよい。一例において、前記第１隔離媒体層１０８の高さは１５００Ａ～４５００Ａの範囲とし、例えば、２０００Ａ、３０００Ａ等とすることができる。このほか、好ましい例において、前記エピタキシャル層１０１の上面と前記第１隔離媒体層１０８の上面との距離は、９ＫＡ～１５ＫＡの範囲とし、１０ＫＡ、１１ＫＡ又は１２ＫＡとすることができる。
【0036】
言うまでもなく、その他の例では、別の方式を用いて前記シールド媒体層１０７、前記シールドゲート層１０５及び前記第１隔離媒体層１０８を形成してもよい。また、これらの形成順序は実際のプロセスに応じて行えばよく、上記の例に限らない。例えば、先に前記シールド媒体層１０７の材料層を堆積して形成し、これをエッチバックすることで前記シールド媒体層１０７を形成してから、前記シールドゲート層１０５と前記第１隔離媒体層１０８を形成してもよいし、先に前記シールド媒体層１０７の材料層及び前記シールドゲート層１０５の材料層を順に堆積して形成し、これらに対しドライエッチング又はウェットエッチングプロセスを適用することで前記シールド媒体層１０７及び前記シールドゲート層１０５を形成してから、最後に、前記第１隔離媒体層１０８の材料層を堆積して形成し、これをエッチバックすることで前記第１隔離媒体層１０８を形成してもよい。
【0037】
図１のＳ３及び図７～図８に示すように、少なくとも前記デバイストレンチ１０２の側壁及び前記第１隔離媒体層１０８上にゲート媒体層１０９を形成し、前記ゲート媒体層１０９の表面がゲートトレンチを規定する。そして、前記ゲートトレンチにゲート層１１０を形成する。且つ、前記ゲート層１１０の上面は前記エピタキシャル層１０１の上面よりも低い。
【0038】
具体的に、一例において、前記ゲート媒体層１０９は、前記第１隔離媒体層１０８の表面に形成されるとともに、前記シールド媒体層１０７の上面及び前記デバイストレンチ１０２の内壁まで延びる。言うまでもなく、その他の例では、形成する前記ゲート媒体層１０９の上面を前記エピタキシャル層１０１の上面と面一としてもよい。なお、前記ゲート層１１０の上面は前記エピタキシャル層１０１の上面よりも低くする。前記ゲート層１１０を形成するステップは以下を含む。即ち、前記ゲート媒体層１０９の表面に構成された前記ゲートトレンチ内にゲート材料層を堆積する。前記ゲート材料層は、化学気相成長プロセスにより形成可能である。そして、前記ゲート材料層をエッチバックすることで前記ゲート層１１０を形成する。エッチバックは、ドライエッチング又はウェットエッチングプロセスで行うことができる。また、形成される前記ゲート層１１０の上面は前記ゲート媒体層１０９の上面よりも低く、前記エピタキシャル層１０１の上面よりも低い。一例において、前記エピタキシャル層１０１の上面と前記ゲート層１１０の上面との距離は、３ＫＡ～６ＫＡの範囲とし、４ＫＡ又は５ＫＡとすることができる。また、前記ゲート媒体層１０９は、熱酸化プロセスによって形成可能である。前記ゲート媒体層１０９の材料は、酸化ケイ素層又は高誘電率媒体層とすればよいが、これらに限らない。また、前記ゲート層１１０の材料にはポリシリコンが含まれるが、これに限らない。
【0039】
図１のＳ４及び図８～図９に示すように、前記ゲート層１１０上に、少なくとも前記ゲート層１１０の露出面を覆う第２隔離媒体層１１２を形成する。且つ、前記第２隔離媒体層１１２は前記デバイストレンチ１０２に充填する。
【0040】
一例として、前記第２隔離媒体層１１２を形成するステップは以下を含む。
【0041】
まず、図８に示すように、前記ゲート層１１０上に第２隔離媒体材料層１１１を形成する。前記第２隔離媒体材料層１１１は、更に、前記デバイストレンチ１０２周りの前記エピタキシャル層１０１上にも延びる。また、前記第２隔離媒体材料層１１１は前記デバイストレンチ１０２を埋める。前記第２隔離媒体材料層１１１は、化学気相成長プロセスにより形成可能である。前記第２隔離媒体材料層１１１の材料には酸化ケイ素が含まれるが、これに限らない。
【0042】
続いて、図９に示すように、前記エピタキシャル層１０１の上面が露出するまで、少なくとも前記第２隔離媒体材料層１１１をエッチバックすることで、前記第２隔離媒体層１１２を形成する。前記第２隔離媒体層１１２の上面は、前記エピタキシャル層１０１の上面と面一とする。このとき、ウェハの表面にはエピタキシャル層と第２隔離媒体層の２種類の材質しか存在しない。且つ、前記第２隔離媒体層は前記ゲート層を覆っている。なお、エッチバックは、ドライエッチング又はウェットエッチングプロセスで行うことができる。一例では、図８に示すようなゲート媒体層１０９を形成する。そして、前記ゲート層１１０を形成したあと、前記ゲート層１１０の上面と、前記ゲート媒体層１０９の露出面に前記第２隔離媒体材料層１１１を堆積する。次に、前記エピタキシャル層１０１上の前記第２隔離媒体材料層１１１をエッチバックするとともに、前記エピタキシャル層１０１上のゲート媒体層１０９をエッチバックすることで、前記デバイストレンチ１０２周りの前記エピタキシャル層１０１の上面における材料層の厚みをゼロとする。好ましくは、前記第２隔離媒体層１１２の上面は、前記エピタキシャル層１０１の上面と面一とする。言うまでもなく、前記第２隔離媒体層１１２は、機能を実現することを前提に、前記エピタキシャル層１０１の上面より低くてもよい。
【0043】
図１のＳ５及び図１０～図１５に示すように、前記第２隔離媒体層１１２に基づいて、前記デバイストレンチ１０２周りの前記エピタキシャル層１０１をエッチングする。また、前記第２隔離媒体層１１２に基づいて、エッチング後のエピタキシャル層１１３に対しイオン注入を順次行うことで、隣接する前記デバイストレンチ１０２の間に、第２ドーピングタイプのボディ領域１１４と、ボディ領域１１４に位置し前記第１ドーピングタイプを有するソース１１５を形成する。また、少なくとも前記ソース１１５にソースコンタクトホール１１８を形成する。前記ソースコンタクトホール１１８は前記ソース１１５を貫通し、前記ボディ領域１１４を露出させる。
【0044】
具体的には、前のステップにおいて、前記第２隔離媒体層１１２を前記デバイストレンチ１０２に形成して、前記ゲート層１１０を覆う。そして、当該ステップでは、前記第２隔離媒体層１１２に基づいて、前記デバイストレンチ１０２周りの前記エピタキシャル層１０１を自己整合ドライエッチングする。これにより、前記エピタキシャル層１０１の表面に「Ｕ」型口を形成し、エッチング後のエピタキシャル層１１３を取得する。一例において、エッチング前の前記エピタキシャル層１０１の上面と、前記エッチング後のエピタキシャル層１１３の上面との距離は、３ＫＡ～６ＫＡの間である。即ち、今回のエッチングの深さは３ＫＡ～６ＫＡの間であり、３．５ＫＡ、４ＫＡとすることができる。更に、これをベースに、前記第２隔離媒体層１１２に基づいて、前記エッチング後のエピタキシャル層１１３に対し、ボディ領域１１４とソース１１５を自己整合するイオン注入を行う。これにより、マスクの作製が不要となり、従来のフォトリソグラフィプロセスに制限されることがなくなる。なお、前記第２ドーピングタイプは、前記第１ドーピングタイプとは相反するドーピングタイプを表す。つまり、前記第１ドーピングタイプがＮ型であれば、前記第２ドーピングタイプはＰ型であり、前記第１ドーピングタイプがＰ型であれば、前記第２ドーピングタイプはＮ型である。一例において、前記ボディ領域１１４のドーピングタイプと前記エピタキシャル層１０１及び前記基板１００のドーピングタイプは反対である。本例において、前記第２ドーピングタイプはＰ型であり、前記ボディ領域１１４としてＰ－ドーピングのボディ領域１１４を選択する。このほか、前記ソース１１５のイオンドーピングタイプは、前記エピタキシャル層１０１及び前記基板１００のドーピングタイプと同じであり、前記ボディ領域１１４のドーピングタイプと反対である。本例において、前記ソース１１５にはＮ＋型ドーピングのシリコンを選択する。
【0045】
このほか、一例として、前記ソースコンタクトホール１１８を形成するステップは以下を含む。
【0046】
まず、図１２に示すように、化学気相成長等のプロセスによって、前記第２隔離媒体層１１２及びその周りの前記ソース１１５上に、連続的な自己整合エッチングマスク層１１６を形成可能とする。前記自己整合エッチングマスク層１１６の材料は、酸化ケイ素又は窒化ケイ素とすることができるが、これらに限らない。
【0047】
続いて、図１３に示すように、前記ソース１１５が露出するまで、前記自己整合エッチングマスク層１１６をエッチングする。これにより、前記第２隔離媒体層１１２の両側に位置し、且つ前記第２隔離媒体層１１２周りの前記ソース１１５上に位置する側壁１１７を形成する。前記自己整合マスク層は異方性ドライエッチングプロセスでエッチング可能なため、マスクを作製する必要がない。また、前記第２隔離媒体層１１２或いは前記ソース１１５をエッチング終点検出の対象とすることで、前記ソース１１５の上面が露出すれば、隣接する前記第２隔離媒体層１１２の間に間隔を有する２つの側壁１１７が形成される。即ち、Ｕ型口の両側に側壁１１７が形成される。
【0048】
最後に、図１４に示すように、前記側壁１１７に基づいて、前記ソース１１５及び前記ボディ領域１１４に対し自己整合異方性エッチングを行うことで、前記ソースコンタクトホール１１８を形成する。前記側壁１１７を前記ソースコンタクトホール１１８のエッチングにおけるバリア層とすることで、マスク層の作製が不要となり、従来のフォトリソグラフィプロセスに制限されることがなくなる。また、これにより、デバイスのセルユニット（Ｐｉｔｃｈ）のサイズを更に縮小可能となり、セル密度が向上するため、デバイスのチャネル抵抗が低下する。このほか、前記側壁１１７をバリアとし、前記エピタキシャル層１０１が目標の深さとなってソースコンタクトホール１１８が形成されるまで自己整合異方性ドライエッチングを行うため、ソースコンタクトホール１１８のサイズは、「Ｕ」型口のサイズと、前記自己整合エッチングマスク層１１６の目標厚によってのみ決定される。且つ、「Ｕ」型口もまた自己整合プロセスにより形成されるため、形成されるソースコンタクトホール１１８のサイズが安定的且つ制御可能となる。このほか、デバイスの製造過程では、図１４のｄに示すように、ソースコンタクトホール１１８の底部とチャネルの間に安全距離を保持するよう求められるほか、シールドゲート媒体層１０９とシールドゲート層１０５が一定の厚みを有することが求められる。しかし、従来の位置合わせ精度の限界から、従来のプロセスでは正確な位置合わせの実現が難しく、電気的パラメータが不安定となっていた。これに対し、本発明では上記の自己整合技術を採用しているため、正確な位置合わせの実現に有利となり、デバイス構造に求められるサイズを制御しやすい。これにより、デバイスの電気的パラメータの安定性を向上可能となり、セルユニットのサイズが小さく、セル密度が高く、デバイスのチャネル抵抗が低く、特性オン抵抗が低く、且つ電気的パラメータが安定したデバイス構造が得られる。
【0049】
一例として、前記第２隔離媒体層１１２に基づいて前記エピタキシャル層１０１をエッチングするステップでは、エッチング後のエピタキシャル層１１３の上面が前記ゲート層１１０の上面よりも高くなり、且つ前記第２隔離媒体層１１２の上面よりも低くなる。このほか、イオン注入により形成される前記ボディ領域１１４の下面は前記ゲート層１１０の下面よりも高く、形成される前記ソース１１５の下面は前記ゲート層１１０の上面よりも低い。また、他の例において、形成される前記ソースコンタクトホール１１８は、更に前記ボディ領域１１４まで延びる。一例において、前記ソースコンタクトホール１１８の底部と前記ソース１１４の上面との距離は３ＫＡ～６ＫＡの間であり、４．５ＫＡ又は５．５ＫＡとすることができる。
【0050】
一例として、前記ソースコンタクトホール１１８の形成後、更に、以下のステップを含む。即ち、前記ソースコンタクトホール１１８に基づいて前記ボディ領域１１４にイオン注入を行うことで、前記ボディ領域１１４にドーピングコンタクト領域１１９を形成する。前記ドーピングコンタクト領域１１９のドーピングタイプは前記ボディ領域１１４のドーピングタイプと同じであり、且つ、前記ドーピングコンタクト領域１１９は前記ソース電極構造１２２と接触する。なお、イオン注入プロセスによって前記ボディ領域１１４に対するイオン注入を行うことができる。一例では、前記ソースコンタクトホール１１８に基づいてイオン注入を行う。前記ドーピングコンタクト領域１１９のドーピングタイプは前記ボディ領域１１４のドーピングタイプと同じである。一例において、前記ドーピングコンタクト領域１１９のドーピング濃度は前記ボディ領域１１４のドーピング濃度よりも高い。本実施例では、Ｐ＋型ドーピングを選択することで、接触抵抗を低下させる。
【0051】
図１のＳ６及び図１５～図１７に示すように、少なくとも前記ソースコンタクトホール１１８に、前記ソース１１５及び前記ボディ領域１１４に電気的に接続されるソース電極構造１２２を形成する。また、前記基板１００における前記エピタキシャル層１０１から遠い側に、前記基板１００に電気的に接続されるドレイン電極構造１２３を形成する。
【0052】
具体的に、前記ソース電極構造１２２は、少なくとも前記ソースコンタクトホール１１８に充填されて、前記ソース１１５及び前記ボディ領域１１４に電気的に接続されることで、これらを電気的に引き出し可能とする。一例において、前記ソース電極構造１２２は、いくつかの充填部１２０と、各前記充填部１２０を覆うカバー部１２１を含む。前記充填部１２０は、少なくとも前記ソースコンタクトホール１１８に充填される。且つ、前記充填部１２０の上面は前記第２隔離媒体層１１２の上面以下である。前記充填部１２０と前記ソースコンタクトホール１１８は一対一で対応している。また、前記充填部１２０は前記ソース１１５及び前記ボディ領域１１４に電気的に接続される。前記カバー部１２１によって、各前記充填部１２０は共に電気的に引き出される。前記カバー部１２１は、更に、前記充填部１２０周りの前記第２隔離媒体層１１２まで延びて当該第２隔離媒体層１１２を覆う。このほか、前記充填部１２０の材料は、タングステン、アルミニウム又はチタン等の金属としてもよいし、高濃度にドーピングされたポリシリコンとしてもよい。また、他の例では、金属であるチタン、窒化チタン、タングステンを順に堆積し、ドライエッチング又はウェットエッチングによって、タングステン、窒化チタン、チタンを目標深さまで順にエッチバックすることで前記充填部１２０を形成してもよい（ただし、これに限らない）。また、その後、前記カバー部１２１及び前記ドレイン電極構造１２３を堆積する。前記カバー部１２１及び前記ドレイン電極構造１２３の材料としては、導電金属を選択可能である。
【0053】
一例として、前記ソース電極構造１２２を形成する前に、更に、前記側壁１１７を除去するステップを含む。前記側壁１１７は、ドライエッチング又はウェットエッチングプロセスによって除去可能である。このとき、前記ソース電極構造１２２は前記ソースコンタクトホール１１８に充填されるとともに、少なくとも、隣り合う前記第２隔離媒体層１１２の間における前記ソースコンタクトホール１１８周りの前記ソース１１５上まで延びる。即ち、前記ソース電極構造１２２はＴ型の接触構造を形成する。一例において、前記ソース１１５の電極が前記充填部１２０と前記カバー部１２１を含むとき、前記充填部１２０は前記Ｔ型の接触構造となる。前記Ｔ型の接触構造は前記ソース１１５及び前記ボディ領域１１４との接触面積を増大させるため、ソース１１５の接触抵抗を効果的に低下させることができ、デバイスのアバランシェエネルギーが向上する。
【0054】
このほか、図１７に示すように、図１～１６を参照して、本発明は、更に、トレンチ型電界効果トランジスタの構造を提供する。前記トレンチ型電界効果トランジスタの構造は、好ましくは、本発明の製造方法で製造して取得する。ただし、言うまでもなく、その他の方法で製造して取得することも可能であり、これに限らない。前記トレンチ型電界効果トランジスタの構造は、基板１００、エピタキシャル層１０１、エピタキシャル層１０１に形成されるデバイストレンチ１０２、シールド媒体層１０７、シールドゲート層１０５、第１隔離媒体層１０８、ゲート媒体層１０９、ゲート層１１０、第２隔離媒体層１１２、ボディ領域１１４、ソース１１５、ソース１１５に形成されてボディ領域１１４を露出させるソースコンタクトホール１１８、ソース電極構造１２２及びドレイン電極構造１２３を含む。
【0055】
前記基板１００は第１ドーピングタイプを有している。前記第１ドーピングタイプ（即ち、第１導電タイプ）は、Ｐ型ドーピングとしてもよいし、Ｎ型ドーピングとしてもよい。また、別の例では、高濃度ドーピング基板としてもよく、例えば、前記基板１００にドーピングする第１ドーピングタイプのイオンの濃度を１×１０１９／ｃｍ３としてもよい。前記基板１００は、シリコン基板、シリコンゲルマニウム基板、炭化ケイ素基板等とすることが可能である。本例では、前記基板１００として、Ｎ＋＋型ドーピングのシリコン基板を選択し、例えば、０．００１～０．００３ｏｈｍ＊ｃｍとすることが可能である。
【0056】
前記エピタキシャル層１０１は前記基板１００に形成されており、前記第１ドーピングタイプのエピタキシャル層１０１を有している。一例において、前記エピタキシャル層１０１のドーピング濃度は前記基板１００のドーピング濃度よりも低い。本例では、前記エピタキシャル層１０１としてＮ－型の単結晶シリコンエピタキシャル層１０１を選択する。このほか、前記エピタキシャル層１０１にはいくつかのデバイストレンチ１０２が形成されている。前記デバイストレンチ１０２の個数及び配置関係は実情に応じて設定され、例えば、平行に間隔を置いて並ぶいくつかの帯状のデバイストレンチ１０２とすることができる。説明すべき点として、一例において、前記エピタキシャル層１０１は本実施例における前記トレンチ型電界効果トランジスタの構造の製造方法でエッチング後に得られるエピタキシャル層１０１である。
【0057】
一例として、前記エピタキシャル層１０１は、２層又は複数層が積層されて異なる濃度でドーピングされた材料層とすることができる。なお、材料層の層数及び各材料層のドーピング濃度は実際の必要性に応じて選択すればよい。このほか、複数の材料層が形成されている場合、前記デバイストレンチ１０２の位置は実情に応じて選択すればよく、上記の設定に基づいてデバイスの比抵抗を改良可能である。例えば、一例において、前記エピタキシャル層１０１は２層の前記材料層を含む。前記デバイストレンチ１０２の底部は、上層の材料層、即ち２つの材料層の接続箇所で停止している。且つ、デバイストレンチは下層の前記材料層を露出させる。
【0058】
前記シールド媒体層１０７は前記デバイストレンチ１０２の底部及び側壁の一部に形成されている。また、前記シールド媒体層１０７は酸化ケイ素を含んでもよいが、これに限らない。選択可能な例において、前記シールド媒体層１０７の厚みは、良好なシールド効果を達成するために、８００～９０００オングストロームの間とすればよく、例えば、１０００Ａ、２０００Ａ、８０００Ａ等とすればよい。
【0059】
前記シールドゲート層１０５は前記シールド媒体層１０７の表面に形成されるとともに、少なくとも前記デバイストレンチ１０２の底部に充填されている。前記シールドゲート層１０５の材料は、ポリシリコンを含んでもよいがこれに限らない。
【0060】
前記第１隔離媒体層１０８は前記シールドゲート層１０５上に形成されており、前記第１隔離媒体層１０８と前記シールド媒体層１０７で前記シールドゲート層１０５が包囲されている。前記第１隔離媒体層１０８の材料は、高密度プラズマ（ＨＤＰ）酸化層を含むがこれに限らない。一例において、前記第１隔離媒体層１０８の上面は、前記シールド媒体層１０７の上面と面一である。前記第１隔離媒体層１０８の高さは１５００Ａ～４５００Ａの範囲とし、例えば、２０００Ａ、３０００Ａ等とすることができる。
【0061】
前記ゲート媒体層は、前記第１隔離媒体層１０８の表面に形成されるとともに、前記シールド媒体層１０７の上面及び前記デバイストレンチ１０２の内壁まで延びている。また、前記ゲート媒体層１０９の表面がゲートトレンチを規定している。前記ゲート媒体層１０９の材料は、酸化ケイ素層又は高誘電率媒体層とすればよいが、これらに限らない。
【0062】
前記ゲート層１１０は前記ゲートトレンチに充填されている。且つ、前記ゲート層１１０の上面は前記エピタキシャル層１０１の上面よりも低い。また、前記ゲート層１１０の材料にはポリシリコンが含まれるが、これに限らない。
【0063】
前記第２隔離媒体層１１２は前記ゲート層１１０上に形成されるとともに、少なくとも前記ゲート層１１０の露出面を覆っている。また、前記第２隔離媒体層１１２と前記ゲート媒体層１０９は前記ゲート層１１０を包囲している。前記第２隔離媒体層１１２の材料には酸化ケイ素が含まれるが、これに限らない。一例において、前記第２隔離媒体層１１２は前記エピタキシャル層１０１の上面よりも高い。
【0064】
前記第２ドーピングタイプのボディ領域１１４は、隣接する前記デバイストレンチ１０２の間の前記エピタキシャル層１０１に形成されており、隣り合う前記デバイストレンチ１０２と隣接している。本例において、前記第２ドーピングタイプはＰ型であり、前記ボディ領域１１４としてＰ－ドーピングのボディ領域１１４を選択する。前記ソース１１５は前記ボディ領域１１４に形成されており、前記第１ドーピングタイプを有している。前記ソース１１５のイオンドーピングタイプは、前記エピタキシャル層１０１及び前記基板１００のドーピングタイプと同じであり、前記ボディ領域１１４のドーピングタイプと反対である。本例において、前記ソース１１５には、Ｎ＋型ドーピングのシリコンを選択する。このほか、前記ソース１１５には、前記ソース１１５を貫通して前記ボディ領域１１４を露出させるソースコンタクトホール１１８が形成されている。一例において、前記ソースコンタクトホール１１８は、更に前記ボディ領域１１４まで延びている。
【0065】
前記ソース電極構造１２２は少なくとも前記ソースコンタクトホール１１８に充填されて、前記ソース１１５及び前記ボディ領域１１４に電気的に接続される。前記ドレイン電極構造１２３は、前記基板１００における前記エピタキシャル層１０１から遠い側に形成されており、前記基板１００に電気的に接続される。前記ソース電極構造１２２は、前記ソース１１５及び前記ボディ領域１１４に電気的に接続されることで、これらを電気的に引き出し可能とする。一例において、前記ソース電極構造１２２は、いくつかの充填部１２０と、各前記充填部１２０を覆うカバー部１２１を含む。前記充填部１２０は、少なくとも前記ソースコンタクトホール１１８に充填される。且つ、前記充填部１２０の上面は前記第２隔離媒体層１１２の上面以下である。前記充填部１２０と前記ソースコンタクトホール１１８は一対一で対応している。また、前記充填部１２０は前記ソース１１５及び前記ボディ領域１１４に電気的に接続される。前記カバー部１２１によって、各前記充填部１２０は共に電気的に引き出される。前記カバー部１２１は、更に、前記充填部１２０周りの前記第２隔離媒体層１１２まで延びて当該第２隔離媒体層１１２を覆っている。このほか、前記充填部１２０の材料は、タングステン、アルミニウム又はチタン等の金属としてもよいし、高濃度にドーピングされたポリシリコンとしてもよい。また、他の例では、金属であるチタン、窒化チタン、タングステンを順に堆積し、ドライエッチング又はウェットエッチングによって、タングステン、窒化チタン、チタンを目標深さまで順にエッチバックすることで前記充填部１２０を形成してもよい（ただし、これに限らない）。また、その後、前記カバー部１２１及び前記ドレイン電極構造１２３が堆積される。前記カバー部１２１及び前記ドレイン電極構造１２３の材料としては、導電金属を選択可能である。
【0066】
一例として、前記エピタキシャル層１０１の上面は前記ゲート層１１０の上面よりも高く、且つ前記第２隔離媒体層１１２の上面よりも低い。前記ソース電極構造１２２は前記ソースコンタクトホール１１８に充填されるとともに、少なくとも、隣り合う前記第２隔離媒体層１１２の間における前記ソースコンタクトホール１１８周りの前記ソース１１５上まで延びている。即ち、前記ソース電極構造１２２はＴ型の接触構造を形成している。一例において、前記ソース１１５の電極が前記充填部１２０と前記カバー部１２１を含むとき、前記充填部１２０は前記Ｔ型の接触構造となる。前記Ｔ型の接触構造は前記ソース１１５及び前記ボディ領域１１４との接触面積を増大させるため、ソース１１５の接触抵抗を効果的に低下させることができ、デバイスのアバランシェエネルギーが向上する。
【0067】
一例として、前記トレンチ型電界効果トランジスタの構造は、更に側壁１１７を含む。前記側壁１１７は前記第２隔離媒体層１１２の両側に形成されるとともに、前記第２隔離媒体層１１２周りの前記ソース１１５上に位置している。
【0068】
一例として、前記トレンチ型電界効果トランジスタの構造は、更にドーピングコンタクト領域１１９を含む。前記ドーピングコンタクト領域１１９のドーピングタイプは前記ボディ領域１１４のドーピングタイプと同じであり、且つ、前記ドーピングコンタクト領域１１９は前記ソース電極構造１２２と接触する。一例において、前記ドーピングコンタクト領域１１９のドーピング濃度は前記ボディ領域１１４のドーピング濃度よりも高い。本実施例では、Ｐ＋型ドーピングを選択することで、接触抵抗を低下させる。
【0069】
一例として、前記ボディ領域１１４の下面は前記ゲート層１１０の下面よりも高く、前記ソース１１５の下面は前記ゲート層１１０の上面よりも低い。前記ソースコンタクトホール１１８は前記ソース１１５に形成されるとともに、前記ボディ領域１１４にも延びている。
【0070】
以上述べたように、本発明は、トレンチ型電界効果トランジスタの構造及びその製造方法を提供する。製造過程では自己整合プロセスを採用するため、マスクアライナの露光能力やマスクアライナの位置合わせ精度によってセルユニットのサイズ（Ｐｉｔｃｈ）が制限されることがない。これにより、デバイスのセルユニットのサイズを更に縮小可能となり、セル密度が向上してデバイスのチャネル抵抗が低下することから、電気的パラメータが安定的であり、且つ特性オン抵抗の低いデバイス構造が得られる。また、「Ｔ」型構造を含むソース電極構造を設置することで、ソース電極構造とソース及びボディ領域との接触面積が増大するため、ソースの接触抵抗を効果的に低下させることができ、デバイスのアバランシェ耐量が向上する。従って、本発明によれば、従来技術における様々な欠点が効果的に解消され、高度な産業上の利用価値を有する。
【0071】
上記の実施例は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施例を補足又は変形することが可能である。従って、当業者が本発明で開示する精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変形は、依然として本発明の特許請求の範囲に含まれる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【国際調査報告】