特表 2022-524529 垂直浮遊ゲートを有するＮＯＲメモリセルを製造するためのプロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-05-06

(54)【発明の名称】垂直浮遊ゲートを有するＮＯＲメモリセルを製造するためのプロセス

(51)【国際特許分類】

   H01L 27/11534 20170101AFI20220425BHJP

   H01L 27/11526 20170101ALI20220425BHJP

   H01L 27/11521 20170101ALI20220425BHJP

   H01L 21/336 20060101ALI20220425BHJP

【ＦＩ】

H01L27/11534

H01L27/11526

H01L27/11521

H01L29/78 371

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021554396

(86)(22)【出願日】2020-03-20

(85)【翻訳文提出日】2021-11-04

(86)【国際出願番号】 US2020023925

(87)【国際公開番号】W WO2020191321

(87)【国際公開日】2020-09-24

(31)【優先権主張番号】62/821,329

(32)【優先日】2019-03-20

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/824,384

(32)【優先日】2020-03-19

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】520047417

【氏名又は名称】グリーンライアント アイピー エルエルシー

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(72)【発明者】

【氏名】イエ，ビン

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP03

5F083EP15

5F083EP25

5F083EP30

5F083EP42

5F083EP47

5F083EP48

5F083EP77

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA27

5F083JA02

5F083JA03

5F083JA05

5F083JA19

5F083JA32

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083NA01

5F083PR03

5F083PR05

5F083PR10

5F083PR22

5F083PR40

5F083ZA01

5F101BA04

5F101BA08

5F101BA12

5F101BB04

5F101BC02

5F101BD02

5F101BE07

5F101BH02

(57)【要約】

電気的に消去可能なプログラマブル不揮発性メモリセルは、第１の基板領域と、横方向に第１の基板領域とは離れたトレンチ領域とを有する半導体基板と、第１の基板領域とトレンチ領域の底部との間のチャネル領域と、第１のチャネル部分から絶縁され、第１のチャネル部分の上に配設された導電性制御ゲートと、トレンチ領域の底部および側壁部分から絶縁された導電性浮遊ゲートと、制御ゲートと第２の浮遊ゲート部分との間の第２のチャネル部分の上に配設された絶縁領域と、浮遊ゲートから絶縁され、基板のトレンチ領域に電気的に接続された導電性ソースラインと、浮遊ゲートの先端から絶縁され、浮遊ゲートの先端の上に配設された導電性消去ゲートと、を含む。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

集積回路のメモリセル領域内の電気的に消去可能なプログラマブル不揮発性メモリセルと、前記メモリセル領域の外側の前記集積回路の周辺領域内の論理トランジスタと、を製造する方法であって、
同時に、前記メモリセル領域および前記周辺領域の両方において、
前記集積回路の基板の上面にゲート誘電体層を形成することと、
前記ゲート誘電体層を形成した後に、前記ゲート誘電体層の上にゲート導体材料を堆積させることと、
前記メモリセル領域において、前記ゲート導体材料を形成した後に、
前記基板内にトレンチを形成することと、
前記トレンチの内部に配設された部分を有する垂直浮遊ゲートを形成することと、
前記基板内の前記トレンチの下にソース領域を形成することと、
前記垂直浮遊ゲートに隣接してソースラインを形成することであって、前記ソースラインが、前記トレンチの内部に配設された部分を有する、形成することと、
前記垂直浮遊ゲートの上に延在するトンネリング誘電体層の一部分の上に消去ゲートを形成することと、
同時に、
前記メモリセル領域内に、前記ゲート導体材料の一部分を使用してワードラインを形成することであって、前記ワードラインが、前記電気的に消去可能なプログラマブル不揮発性メモリセルの制御ゲートを含む、形成することと、
前記周辺領域内に、前記論理トランジスタのトランジスタゲートを形成することと、を含む、方法。

【請求項2】

前記ワードラインに隣接する前記基板の領域に、前記基板のドーピング濃度とは異なるドーピング濃度を有するドレイン材料を注入することと、
前記ドレイン材料を前記論理トランジスタのドレイン領域およびソース領域に注入することと、をさらに含む、請求項１に記載の方法。

【請求項3】

前記ソース領域を形成することが、
前記トレンチの下の領域に、前記基板のドーピング濃度とは異なるドーピング濃度を有するソース材料を注入することを含む、請求項１または２に記載の方法。

【請求項4】

前記ソースラインを形成することが、
前記浮遊ゲートに隣接し、前記ソース材料の上の前記基板の露出領域内に前記ソースラインを形成することを含む、請求項１～３のいずれか一項に記載の方法。

【請求項5】

前記ゲート誘電体層が、薄膜ゲート酸化物であり、前記ゲート導体材料が、ポリシリコンである、請求項１～４のいずれか一項に記載の方法。

【請求項6】

前記消去ゲートを形成することが、
前記ゲート導体材料の一部分の上に第１のワードラインスペーサを形成することと、
前記浮遊ゲートおよび前記ゲート導体材料の前記一部分の上に延在する前記トンネリング誘電体層を堆積させることと、
前記浮遊ゲートの上に配設された前記トンネリング誘電体層の一部分の上に前記消去ゲートを形成することと、を含む、請求項１～５のいずれか一項に記載の方法。

【請求項7】

前記ワードラインを形成することが、
前記トンネリング誘電体層を使用して、前記第１のワードラインスペーサに隣接する第２のワードラインスペーサを形成することと、
前記第１および第２のワードラインスペーサの下に配設された前記ゲート導体材料の一部分を使用して、前記ワードラインを画定することと、を含む、請求項６に記載の方法。

【請求項8】

前記基板内に前記トレンチを形成することが、
前記ゲート誘電体層および前記ゲート導体材料の一部分を除去して、前記基板の露出領域を生成することと、
前記基板の前記露出領域内に前記トレンチを形成することと、を含む、請求項６または７に記載の方法。

【請求項9】

前記ゲート誘電体層および前記ゲート導体材料の前記部分を除去することが、
前記ゲート導体の上に第１の積層酸化物層を堆積させることと、
前記第１の積層酸化物層の上に窒化物層を堆積させることと、
マスクを使用して、前記窒化物層、前記第１の積層酸化物層、前記ゲート導体材料、および前記ゲート誘電体層を貫通して異方的にエッチングすることと、を含む、請求項８に記載の方法。

【請求項10】

前記基板の前記露出領域内に前記トレンチを形成することが、
前記窒化物層、前記第１の積層酸化物層、前記ゲート導体材料、および前記ゲート誘電体層に隣接して、前記基板の前記露出領域の第１の部分の上に減結合酸化物を堆積させることと、
前記基板の前記露出領域の前記第１の部分に隣接する、前記基板の前記露出領域の第２の部分をエッチングすることと、を含む、請求項９に記載の方法。

【請求項11】

前記垂直浮遊ゲートを形成することが、
前記トレンチおよび前記減結合酸化物の上に浮遊ゲート酸化物層を堆積させることと、
前記浮遊ゲート酸化物層の上に浮遊ゲート金属層を堆積させることと、
前記金属層の上に浮遊ゲート窒化物層を堆積させることと、
前記垂直浮遊ゲートを残し、および（ｉ）前記浮遊ゲート金属層の下かつ前記トレンチの上、および（ｉｉ）前記浮遊ゲート金属層と、前記トレンチの側壁との間に配設された前記浮遊ゲート酸化物層の領域を残して、前記浮遊ゲート窒化物層、前記浮遊ゲート金属層、および前記浮遊ゲート酸化物層をエッチングすることと、を含む、請求項１０に記載の方法。

【請求項12】

前記浮遊ゲート酸化物層が、８０オングストローム以下の厚さを有し、前記浮遊ゲート金属層が、３０オングストローム以下の厚さを有し、前記浮遊ゲート窒化物層が、１０オングストローム以下の厚さを有する、請求項１１に記載の方法。

【請求項13】

前記浮遊ゲート金属層が、窒化チタンであり、前記浮遊ゲート窒化物層が、窒化ケイ素である、請求項１１に記載の方法。

【請求項14】

前記垂直浮遊ゲートを形成することが、
前記浮遊ゲート窒化物層および金属層に隣接して、およびそれらの上に結合酸化物を堆積させることと、
前記結合酸化物の上に結合酸化物保護スペーサを堆積させることと、
（ｉ）前記結合酸化物および前記結合酸化物保護スペーサに隣接する前記トレンチの一部が露出され、（ｉｉ）前記第１の積層酸化物層上の前記窒化物層が露出されるように、前記結合酸化物保護スペーサおよび前記結合酸化物をエッチングすることと、をさらに含む、請求項１１～１３のいずれか一項に記載の方法。

【請求項15】

前記ソースラインを形成することが、
前記結合酸化物保護スペーサに隣接する前記トレンチの前記露出部分の上にバリア層を堆積させることと、
前記バリア層の上にソースライン導電性材料を堆積させることと、
前記トレンチ内に配設され、前記結合酸化物保護スペーサに隣接して前記トレンチの上に垂直に延在するソースライン導電性材料を残して、前記ソースライン導電性材料および前記バリア層をエッチングすることと、を含む、請求項１４に記載の方法。

【請求項16】

前記バリア層が、窒化チタンであり、前記ソースライン導電性材料が、タングステンである、請求項１５に記載の方法。

【請求項17】

前記第１のワードラインスペーサを形成することが、
前記ソースライン、前記浮遊ゲート、前記減結合酸化物、および前記窒化物層の上に第２の積層酸化物層を堆積させることと、
前記第２の積層酸化物層を平坦化して、前記窒化物層を露出させることと、
前記窒化物層をストリッピングして、前記第１の積層酸化物層を露出させることと、
前記第１の積層酸化物層の一部分の上に窒化物スペーサを形成することと、
前記窒化物スペーサによってマスクされていない前記第１の積層酸化物層の部分をエッチングして、前記ゲート導電性材料の露出部分を設けることと、
前記窒化物スペーサをエッチングして、前記ゲート導体材料の一部分上に配設された前記第１の積層酸化物層のワードラインスペーサ部分を露出させることと、を含む、請求項９～１６のいずれか一項に記載の方法。

【請求項18】

前記第１の積層酸化物層の前記ワードラインスペーサ部分が、２５０オングストローム以下の厚さを有する、請求項１７に記載の方法。

【請求項19】

前記消去ゲートを形成することが、
保護ポリシリコンの層を前記トンネリング誘電体層の上に堆積させることと、
保護ポリシリコンの前記層をエッチングして、前記第１の積層酸化物層の前記ゲートスペーサ部分および前記ゲート導体材料の上に配設された前記トンネリング誘電体層の露出部分を設けることと、
前記ゲート導電性材料の上に配設され、前記第１の積層酸化物層の前記ワードラインスペーサ部分に隣接する、前記トンネリング誘電体層のワードラインスペーサ部分を含む組み合わされたワードラインスペーサを残して、（ｉ）前記第１の積層酸化物層の前記ゲートスペーサ部分の上に配設された、前記露出されたトンネリング誘電体層の第１の部分と、（ｉｉ）前記ゲート導体材料の一部分の上に配設された、前記露出されたトンネリング誘電体層の第２の部分とをエッチングすることと、
前記保護ポリシリコンの上に消去ゲートポリシリコンを堆積させることと、を含む、請求項１７または１８に記載の方法。

【請求項20】

前記ワードラインを画定することが、
前記組み合わされたゲートスペーサの下に配設されていない前記ゲート導体材料の部分をエッチングすることを含む、請求項１９に記載の方法。

【請求項21】

前記トンネリング誘電体層が、３００オングストローム以下の厚さを有する酸化物層である、請求項１～２０のいずれか一項に記載の方法。

【請求項22】

電気的に消去可能なプログラマブル不揮発性メモリセルを製造する方法であって、
前記メモリセルの周辺の論理トランジスタを製造することであって、前記論理トランジスタを製造することが、（ｉ）基板の上面にゲート誘電体層を形成することと、（ｉｉ）前記第１のゲート誘電体層の上にゲート導体材料を堆積させることと、を含む、製造することと、
前記第１のゲート誘電体層および前記ゲート導体材料の一部を除去して、前記基板の露出領域を生成することと、
前記基板の前記露出領域内にトレンチを形成することと、
前記トレンチの内部に配設された部分を有する垂直浮遊ゲートを形成することと、
前記トレンチの下の領域に、前記基板のドーピング濃度とは異なるドーピング濃度を有するソース材料を注入することと、
前記垂直浮遊ゲートに隣接し、前記ソース材料の上の前記基板の前記露出領域内に、前記トレンチの内部に配設された部分を有するソースラインを形成することと、
前記ゲート導体材料の一部分の上にワードラインスペーサを形成することと、
前記浮遊ゲートおよび前記ゲート導体材料の前記一部分の上に延在するトンネリング誘電体層を堆積させることと、
前記垂直浮遊ゲートの上に配設された前記誘電体層の一部分の上に消去ゲートを形成することと、
前記ワードラインスペーサの下に配設された前記ゲート導体材料の一部分を使用して、ワードラインを画定することと、
前記ワードラインに隣接する前記基板の領域に、前記基板のドーピング濃度とは異なるドーピング濃度を有するドレイン材料を注入することと、を含む、方法。

【請求項23】

請求項１～２０のいずれか一項に記載の要素をさらに含む、請求項２２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、垂直浮遊ゲートを有する、ＮＯＲメモリセルと呼ばれることもある、電気的にプログラム可能および消去可能な不揮発性メモリセルを製造するためのプロセスを含むが、これに限定されない、半導体メモリデバイス製造プロセスに関する。

【背景技術】

【0002】

不揮発性半導体メモリセルアレイ、例えば、各メモリセルが浮遊ゲートと、制御ゲートとを有するスタック型ゲートメモリセルアレイを製造する際、製造プロセスは、多くのマスクおよび対応する処理工程の使用を必要とし、これにより複雑さが増し、プロセスは、効率が悪く、制御がより困難になる。

【0003】

加えて、メモリセルがそれぞれ、基板のトレンチ内に配設された浮遊ゲート部分を有するように設計されている場合、トレンチを形成する際に困難が生じる。例えば、酸化物の厚い層を貫通してエッチングする際、シリコン基板の表面を検出することが困難で、ウエハにわたって不均一なトレンチ深さをもたらす。

【発明の概要】

【0004】

したがって、ＮＯＲメモリセルなどの不揮発性メモリセルを製造するためのプロセスの効率を改善する必要がある。そのような方法は、周辺論理トランジスタゲートおよびメモリセルゲートを形成する際に、特定の堆積工程を組み合わせることによって製造効率を向上させる。そのような方法は、より少ない酸化物をトレンチの近傍に堆積させることによって製造プロセスをさらに改善し、それによりトレンチ深さの均一性を向上させ、さらにウエハ全体でより均一なメモリセル動作をもたらす。

【0005】

様々な記載された実施形態のより良い理解のために、同様の参照番号が図面全体を通して対応する部分を指す以下の図面と併せて、以下の実施形態の説明が参照されるべきである。

【図面の簡単な説明】

【0006】

【図1A】いくつかの実施形態による、一対の電気的に消去可能なプログラマブル不揮発性メモリセルの断面図を示す図である。

【図1B】メモリセル領域および周辺回路領域の両方を含む半導体デバイスの平面図である。

【図1C】いくつかの実施形態による、一対の電気的に消去可能なプログラマブル不揮発性メモリセルおよび周辺トランジスタの断面図を示す図である。

【図1D】いくつかの実施形態による、メモリセルアレイの平面図を示す図である。

【図2】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図3】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図4】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図5】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図6】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図7】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図8】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図9】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図10】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図11】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図12】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図13】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図14】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図15】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図16】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図17】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図18】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図19】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図20】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図21】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図22】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図23】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図24】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図25】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図26】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図27】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図28】いくつかの実施形態による、電気的に消去可能なプログラマブル不揮発性メモリセルのアレイを製造するためのプロセスを示す。

【図29】いくつかの実施形態による、図３および図２５～図２８に記載されるプロセスの拡大図を示す。

【図30】いくつかの実施形態による、図３および図２５～図２８に記載されるプロセスの拡大図を示す。

【図31】いくつかの実施形態による、図３および図２５～図２８に記載されるプロセスの拡大図を示す。

【図32】いくつかの実施形態による、図３および図２５～図２８に記載されるプロセスの拡大図を示す。

【図33】いくつかの実施形態による、図３および図２５～図２８に記載されるプロセスの拡大図を示す。

【発明を実施するための形態】

【0007】

ここで、実施例が添付の図面に図示されている実施形態を詳細に参照する。以下の詳細な説明において、記載される様々な実施形態の十分な理解を提供するために、多数の具体的な詳細が記載される。しかしながら、記載された様々な実施形態が、これらの具体的な詳細なしに実施され得ることは、当業者には明らかであろう。他の場合には、既知の方法、手順、構成要素、回路、およびネットワークは、実施形態の態様を不必要に曖昧にしないように、詳細には説明されていない。

【0008】

ここで、いくつかの実施形態による、ＮＯＲメモリセルまたはスプリットゲートＮＯＲメモリセルと呼ばれることもある、電気的に消去可能なプログラマブル不揮発性メモリセルの実施形態に注意が向けられる。図１Ａは、一対のメモリセル１００、１０１の断面である。メモリセルは、メモリセルが共有ソースライン１５０の各側に形成され、共有ソースライン１５０を含む状態で、相互にミラーリングしている。簡潔にするために、本開示の残りの部分は、１つのメモリセル、メモリセル１０１のみを参照する。しかしながら、隣接するメモリセル１００が、対応する特徴を有し、同様の状況下で同様に挙動することが理解される。いくつかの実施形態では、メモリセル１００および１０１は、参照によりその全体が組み込まれる、「ＮＯＲ Ｍｅｍｏｒｙ Ｃｅｌｌ ｗｉｔｈ Ｖｅｒｔｉｃａｌ Ｆｌｏａｔｉｎｇ Ｇａｔｅ」と題する米国特許出願第１６／１２２，８００号の図１～図４に関して記載されるメモリセル１００および１０１に対応する。

【0009】

いくつかの実施形態では、メモリセル１０１は、第１の基板領域１０４（ドレイン領域と呼ばれることもある）と、トレンチ領域１０６（ソース領域またはソースライン領域と呼ばれることもある）と、を有する半導体基板１０２を含む。いくつかの実施形態では、第１の基板領域１０４は、ドレインとして機能するが、トランジスタのソースおよびドレインは、動作中に切り替え得ることが理解される。基板１０２は、ドレイン領域１０４の上に配設され、トレンチ領域１０６に向かって横方向に延在する水平面１１１をさらに含む。いくつかの実施形態では、表面１１１の少なくとも一部分は、（例えば、シリコン基板と、酸化物系絶縁領域との間の）シリコン－酸化物界面である。本開示の目的のために、「トレンチ」という用語は、基板材料が除去された領域、したがって基板材料がないことを表現する一方で、「トレンチ領域」という用語は、トレンチに隣接する基板の様々な領域を表現する。

【0010】

いくつかの実施形態では、メモリセル１０１は、導電性制御ゲート１２０（本明細書ではワードラインと呼ばれることもある）と、導電性浮遊ゲート１３０と、制御ゲート１２０と浮遊ゲート１３０との間に配設された絶縁領域１４０（本明細書ではゲート分離絶縁領域、または酸化物層と呼ばれることもある）と、をさらに含む。いくつかの実施形態では、浮遊ゲート１３０は、トレンチの内部に配設された第１の部分と、トレンチの上に配設され、トレンチから遠ざかるように延在する第２の部分と、を含む。いくつかの実施形態では、第２の部分は、第１の部分よりも長い。いくつかの実施形態では、第２の部分は、尖った先端（例えば、消去ゲート１７０に最も近い浮遊ゲートの端部に位置する）を含む。いくつかの実施形態では、第２の部分は、尖っていないが、代わりに、浮遊ゲートの第１の部分の直径に実質的に等しい直径を有する先端を含む。別の言い方をすれば、いくつかの実施形態では、浮遊ゲート１３０の先端は（図１Ａに示すように）先細りになっている一方、他の実施形態では、浮遊ゲートは非常に薄く、浮遊ゲートの先端と本体とが、実質的に同じ直径である（図示せず）。

【0011】

いくつかの実施形態では、メモリセル１０１は、トレンチ領域１０６の底部に電気的に接続された導電性ソースライン１５０をさらに含む。ソースライン１５０は、基板から遠ざかるように延在する。いくつかの実施形態では、ソースライン１５０は、トレンチの少なくとも部分的に内部に配設され、トレンチ領域１０６の底部に電気的に接続された第１の部分と、第１の部分の上に配設された第２の部分と、を含む。いくつかの実施形態では、ソースラインの少なくとも一部分は、トレンチの外側に配設される。

【0012】

いくつかの実施形態では、メモリセル１０１は、浮遊ゲート１３０の少なくとも一部分と、ソースライン１５０の少なくとも一部分との間の誘電体層をさらに含む。いくつかの実施形態では、誘電体層は、浮遊ゲート１３０と、ソースライン１５０との間に強力な容量結合を提供するために、「薄い」誘電体層である。いくつかの実施形態では、誘電体層は、酸化物および窒化物、または他の高誘電率材料の組み合わせを含む。いくつかの実施形態では、誘電体層は、６ｎｍ～１０ｎｍの組み合わせ合計厚さを有する。

【0013】

いくつかの実施形態では、メモリセル１０１は、浮遊ゲート１３０の少なくとも一部分と、トレンチ側壁の少なくとも一部分との間の絶縁層をさらに含む。いくつかの実施形態では、絶縁層は、酸化物および窒化物、または他の高誘電率材料の組み合わせを含む。いくつかの実施形態では、従来の酸化ケイ素層と比較して、絶縁層は、浮遊ゲート１３０に注入されるために高温電子が克服する、より低い界面エネルギー障壁（エネルギー障壁高さと呼ばれることもある）を提供する。いくつかの実施形態では、絶縁層の誘電体材料によって提供される低い界面エネルギー障壁は、２．５ｅＶ（エレクトロンボルト）未満であり、いくつかの実施形態では、２．０ｅＶ未満、または１．３ｅＶ未満である。

【0014】

いくつかの実施形態では、メモリセル１０１は、浮遊ゲート１３０の上部から絶縁され、浮遊ゲート１３０の上部の上に配設された導電性消去ゲート１７０をさらに含む。消去ゲート１７０は、消去ゲートと、第２の浮遊ゲート部分の先端との間に配設された、本明細書では消去ゲート絶縁領域と呼ばれることもある絶縁層１８０によって、浮遊ゲート部分１３０から絶縁されている。いくつかの実施形態では、絶縁層は、トンネル酸化物であり、このトンネル酸化物を通って、トンネル電子が、浮遊ゲートの先端と、消去ゲートとの間を移動する。いくつかの実施形態では、消去ゲート１７０は、ソースライン１５０の少なくとも一部分の上にさらに配設される。いくつかの実施形態では、浮遊ゲート１３０と、消去ゲート１７０との間の容量結合は、浮遊ゲート１３０と、ソースライン１５０との間の容量結合よりもはるかに弱く、これは、メモリセルを効率的かつ迅速に消去するのに有益である。いくつかの実施形態では、浮遊ゲート１３０、ソースライン１５０、および制御ゲート１２０の間の組み合わせられた容量結合は、浮遊ゲート１３０と消去ゲート１７０との間の容量結合よりも、少なくとも５対１の比で大きく（すなわち、容量結合比が、少なくとも５対１である）、いくつかの実施形態では、前述の容量結合比は、少なくとも１００対１、５０対１、または１０対１である。浮遊ゲート１３０と、ソースライン１５０との間の強力な容量結合（浮遊ゲートと、消去ゲートとの間の容量結合と比較して）は、浮遊ゲート１３０がソースライン１５０に近接していること、ならびにソースライン１５０に近接している浮遊ゲート１３０の垂直面の大きな表面積に起因する。いくつかの実施形態では、浮遊ゲート１３０の先端と、消去ゲートとの間の空間は、１００Å～２００Åの範囲である。いくつかの実施形態では、浮遊ゲート１３０と、ソースライン１５０との間の空間は、５０Å～１００Å（例えば、８０Å）である。

【0015】

いくつかの実施形態では、メモリセル１００の導電性要素（例えば、制御ゲート１２０、浮遊ゲート１３０、ソースライン１５０、および／または消去ゲート１７０）は、適切にドープされたポリシリコンで構築される。「ポリシリコン」は、不揮発性メモリセルの導電性要素を形成するために使用され得るシリコンまたは金属材料から少なくとも部分的に形成される任意の適切な導電性材料を指すことが理解される。加えて、いくつかの実施形態によれば、メモリセル１０１の絶縁要素（例えば、絶縁領域１４０および１８０）は、二酸化ケイ素、窒化ケイ素、および／または不揮発性メモリセルの絶縁要素を形成するために使用され得る任意の適切な絶縁体で構築される。

【0016】

いくつかの実施形態では、図１Ｂに示されるように、メモリセル１００および１０１は、論理回路であって、本明細書では周辺トランジスタと呼ばれることもあるトランジスタを含む、論理回路がしている周辺回路領域１９２も含む、チップまたはダイと呼ばれることもある半導体デバイス１９０のメモリセル領域１９１内に位置するメモリセルのアレイ内のメモリセルである。

【0017】

図１Ｃは、（例えば、図１Ｂのメモリセル領域１９１内に位置する）メモリセル１００ならびに１０１、および（例えば、図１Ｂの周辺回路領域１９２内に位置する）周辺トランジスタ１０５の例示的な断面を示す。例に示されるように、メモリセル１０１は、制御ゲート１２０を含み、周辺トランジスタ１０５は、ゲート１２１を含む。いくつかの実施形態では、ゲート１２０および１２１は、以下の図２９～図３３を参照してより詳細に説明されるように、同じ製造工程の間に加工される。

【0018】

図１Ｄは、いくつかの実施形態による、メモリセルアレイ１９５の平面図を示す。いくつかの実施形態では、金属１のビットライン１０３は、ドレイン領域１０４と相互接続する。酸化物スペーサで画定されたワードライン１２０は、活性領域１９６および分離領域１９８の両方にわたって延在する。自己整合ソースライン１５０は、対になったメモリセルの各行について、ソース領域に電気的に接続されている。浮遊ゲート１３０は、消去ゲート１７０の下の活性領域１９６内のトレンチ内に配設されている。いくつかの実施形態では、金属２のソースライン１５１は、ソースライン１５０（例えば、図１Ａ）に接続されている。

【0019】

製造プロセス
ここで、いくつかの実施形態による、メモリセル（例えば、メモリセル１０１）を製造するためのプロセスを例示する図２～図３３に注意が向けられる。いくつかの実施形態によるプロセスは、図２で開始し、図２は、シリコン基板２０２および酸化物層２０４（例えば、薄膜ゲート酸化物）の断面図を示し、酸化物層２０４の上にポリシリコン材料２０６が堆積されている。図１および図２８に示される最終構造は、米国特許出願第１６／１２２，８００号に記載のメモリセル構造と実質的に類似している。しかしながら、本明細書に記載の製造プロセスの実施形態は、より単純で、制御がより容易である。米国特許出願第１６／１２２，８００号のプロセスでは、ポリシリコンが、集積回路のメモリセルの制御ゲートのために堆積されるとき、集積回路の周辺論理を形成するトランジスタは、まだ形成されていない。しかし、本明細書に記載の実施形態では、周辺トランジスタゲートが、メモリセルの制御ゲートと同時に形成される限りにおいて、周辺トランジスタは実質的に完成している。異なる酸化物厚さを有する周辺トランジスタは、十分に画定されている。

【0020】

図２を参照すると、ポリシリコン（以下、ポリ）２０６が、基板２０２の上の（例えば、２２Åの厚さを有する）薄膜ゲート酸化物層２０４の上に堆積される。ゲート酸化物２０４は、周辺論理トランジスタにも使用される（例えば、図２９を参照）。ポリ２０６は、（ｉ）周辺論理トランジスタのためのゲート材料（ゲート導体材料とも呼ばれる）（図３３のゲート１２１を参照）、および（ｉｉ）メモリセルのワードライン（図３３の制御ゲート１２０を参照）としての役割をする。特に、プロセスのこの段階では、いくつかの実施形態において、周辺トランジスタゲート酸化物が、薄膜ゲート酸化物２０４の厚さとは異なる厚さを有することを除いて、周辺回路領域のトランジスタ領域は、図２に示されるメモリセル部分（図２９の領域１９１および１９２を参照）と実質的に同じに見える。典型的には、メモリセルおよび周辺回路のゲート酸化物２０４は、２０Å～５０Åの厚さである。

【0021】

図３を参照すると、第１の積層酸化物層と呼ばれることもある酸化物層３０２、および窒化物層３０４（例えば、ＳｉＮ）が、ポリ２０６の上に堆積される。メモリセル領域１９１および周辺回路領域１９２を含む、このプロセス工程の拡大図については、図２９を参照されたい。

【0022】

図４を参照すると、ソースライン領域が（例えば、エッチング動作４０４を使用して）画定される。ソースライン領域は、各メモリセルについて、減結合酸化物５０２、浮遊ゲート、およびソースラインを画定する。いくつかの実施形態では、ソースライン領域は、マスク４０２およびエッチング４０４を使用して開かれる。

【0023】

図５を参照すると、ハローインプランテーションが、パンチスルーを防止するために、基板２０２内にソースラインハロー領域５０６を作成する。減結合酸化物５０２が、堆積およびエッチング５０４されて、以下で考察されるように、先細りの上部を有する垂直浮遊ゲートの形成を容易にするであろう形状を形成する（例えば、図９の７０４を参照）。

【0024】

米国特許出願第１６／１２２，８００号に記載のプロセスでは、スペーサのエッチングは、上部にある窒化物マスクによって画定され、その後、ずっと下までエッチングされる（当該出願の図５Ｃおよび図５Ｄ）。そのプロセスでは、酸化物の比較的厚い層（例えば、１０００Å）が堆積され、エッチングされて、スペーサを形成する。酸化物がエッチダウンされ、シリコンがエッチングされ始めると、様々なシリコントレンチが、ウエハ全体で不均一になる場合がある。いくつかのセルが、より深いトレンチを有し得、他のセルが、より浅いトレンチを有し得て、ウエハ全体の均一性の問題をもたらす。しかしながら、本出願に記載の実施形態では、スペーサを形成するために、酸化物のより薄い層が、堆積され（例えば、３５０Å）、エッチングされ得る。したがって、スペーサエッチングのために、ただ３５０Åの酸化物をエッチングしさえすればよい。より薄い酸化物層が、Ｓｉ表面を検出することをより容易にするため、このプロセスの実施形態は、ウエハにわたるトレンチの深さをより良く制御することを可能にする。

【0025】

図６を参照すると、シリコントレンチ６０２が、エッチングされる。この時点で、ワードラインに使用されるゲート材料２０６が、既に存在する。米国特許出願第１６／１２２，８００号に記載のプロセスでは、ワードラインは、プロセスの後の方で形成されるスペーサとして堆積されるであろう。しかし、本出願に記載の実施形態では、ワードラインを形成するポリ２０６は、プロセスのこの時点で既に堆積されており、周辺領域トランジスタのゲートも同様である。

【0026】

図７を参照すると、浮遊ゲート形成の始まりが示されている。まず、浮遊ゲート酸化物層と呼ばれることもある（例えば、８０Å以下の厚さを有する）酸化物層７０２が堆積される。次いで、浮遊ゲート金属層と呼ばれることもある金属層７０４（例えば、３０Å以下の厚さを有するＴｉＮ）が堆積される。この層７０４からの金属が、浮遊ゲートを形成する。次いで、浮遊ゲート窒化物層と呼ばれることもある任意選択の窒化物層７０６（例えば、１０Å以下の厚さを有するＳｉＮ）が、金属層７０４を保護するために堆積される。

【0027】

図８を参照すると、分離マスク８０２が堆積され、浮遊ゲート金属層７０４、および浮遊ゲート分離のための窒化物層７０６を覆う。

【0028】

図９を参照すると、浮遊ゲート材料７０４が、１つ以上の画定エッチング９０２を使用してパターン化される。いくつかの実施形態では、エッチング９０２は、（ｉ）浮遊ゲート金属層７０４の下かつトレンチの上、および（ｉｉ）浮遊ゲート金属層７０４と、トレンチの側壁との間に配設された浮遊ゲート酸化物層７０２の領域を残して、浮遊ゲート酸化物層７０２、浮遊ゲート金属層７０４、および浮遊ゲート窒化物層７０６をエッチングする。エッチング９０２の結果として、垂直浮遊ゲート７０４と、浮遊ゲート７０４と基板２０２との間に垂直方向および水平方向の両方に配設された酸化物スペーサ領域９０４と、が存在する。いくつかの実施形態では、浮遊ゲート７０４の高さを設定するために、化学機械研磨（ＣＭＰ）プロセスが用いられる。

【0029】

図１０を参照すると、まず、結合酸化物１００２が、堆積される。結合酸化物は、本明細書ではＣＰＯＸと呼ばれることがあり、いくつかの実施形態では、セル内で使用される他の酸化物（例えば、酸化物３０２）に類似している。次いで、保護層１００４（例えば、ＴｉＮ、６０Å）が、結合酸化物１００２を保護するために堆積される。保護層１００４は、本明細書ではＣＰＯＸ保護スペーサまたは結合酸化物保護スペーサと呼ばれることがある。保護層１００４の目的は、浮遊ゲート１００６（前図の７０４に対応）に隣接する結合酸化物１００２を保護することである。結合酸化物１００２は、超清浄でなければならない。より具体的には、任意の不純物が結合酸化物１００２に入ると（例えば、後続のエッチングから）、これが、電荷漏洩の問題を引き起こすことがある。したがって、結合酸化物１００２が堆積されると、それを保護するために、別の層（１００４）が直ちに堆積される。

【0030】

図１１を参照すると、ＴｉＮ保護層１００４および結合酸化物１００２が、エッチングされる（１１０２）。いくつかの実施形態では、エッチングは異方性であり、結合酸化物保護スペーサ１００４の垂直部分をエッチングしないが、保護スペーサ１００４の上部をエッチングし、トレンチの底部のシリコン基板２０２までずっと進む。その結果、結合酸化物１００２および結合酸化物保護スペーサ１００４に隣接するトレンチの一部が露出し、第１の積層酸化物層３０２上の窒化物層３０４が露出する。

【0031】

図１２を参照すると、ソースラインジャンクションインプラントが実行され、シリコン基板２０２内にソースラインジャンクションインプラント領域１２０２を形成し、インプラントが、アニーリングされる。

【0032】

図１３を参照すると、バリア層（例えば、ＴｉＮ）１３０２が堆積され、次いで、ソースラインゲート材料１３０４（例えば、タングステンまたはポリシリコン）が堆積される。タングステン堆積の前に、追加のＴｉＮ１３０２が、望ましくない挙動を引き起こし得るタングステンとシリコンとの間の直接接触を防止する。

【0033】

図１４を参照すると、タングステン１３０４層およびＴｉＮ１３０２層が、ソースライン１５０（図１Ａ）を形成するためにエッチバックされる（１４０２）。

【0034】

図１５を参照すると、第２の積層酸化物層と呼ばれることがあり、平坦化酸化物層と呼ばれることもある酸化物の別の層１５０２が堆積され、この酸化物層の目的は、前のエッチング（１４０２）から残ったギャップを埋めることである。

【0035】

図１６を参照すると、酸化物１５０２が、例えば、ＣＭＰプロセスを用いて、エッチバックされ（１６０２）、平坦面の形成（平坦化と呼ばれることがある）をもたらす。

【0036】

図１７を参照すると、平坦化後、窒化物３０４が、例えば、ストリッピングプロセス１７０２を用いることによって、除去される。

【0037】

図１８を参照すると、窒化物の層が、（除去されている）窒化物３０４の元の位置に堆積される。次いで、窒化物が（例えば、異方性エッチングプロセスを用いて）エッチング除去され、（例えば、２５０Å以下の幅を有する）窒化物スペーサ１８０２を形成する。後の工程で、窒化物空間１８０２を使用して、メモリセルのワードライン１２０を画定するために使用されるワードラインスペーサ（酸化物層のゲートスペーサ部分と呼ばれることもある）が形成される。

【0038】

図１９を参照すると、窒化物スペーサ１８０２を残して、酸化物１５０２および３０２（図１８を参照）がエッチングされる（１９０２）。

【0039】

図２０を参照すると、窒化物スペーサ１８０２（図１９を参照）がストリッピングされ（２００２）、ワードラインを形成するゲート導体材料（例えば、ポリ）２０６の一部分の上に重なる第１の積層酸化物層の一部分を露出させる。第１の積層酸化物層のこの部分は、ゲートスペーサ、ワードラインスペーサ、第１のワードラインスペーサ、または第１の積層酸化物層のワードラインスペーサ部分と呼ばれることがある。次いで、浮遊ゲート先端部２００６を密封するために、窒化物層２００４（例えば、ＡＬＤ（原子層堆積）窒化物、１０Å）が任意選択で堆積される。

【0040】

図２１を参照すると、トンネリング誘電体層２１０２（例えば、トンネリング酸化物）（例えば、１５０Åなどの３００Å以下の厚さを有する）が堆積される。トンネリング誘電体層は、以下に説明される（図２８、消去ゲートポリ２８０８を参照）、浮遊ゲート１００６と、消去ゲートとの間の電子トンネリングのためのものである。

【0041】

図２２を参照すると、ポリ２２０２の保護層が、酸化物層２１０２の上に堆積される。浮遊ゲートを取り囲む各酸化物層の純度が（上述のように）重要であるため、酸化物は、保護される必要がある。ここで、酸化物２１０２が、ポリ材料２２０２で保護される。

【0042】

図２３を参照すると、保護ポリ２２０２は、例えば、（例えば、等方的にエッチングされた）レジストマスク２３０２を使用して、レジストマスク２３０２によって保護された保護ポリ２２０２の一部を残して、エッチングされる２３０４。

【0043】

図２４を参照すると、レジストマスク２３０２が依然として存在する（例えば、ポリが非常に薄いため、レジストが、ポリ２２０２の代わりにマスクとして使用される）間、トンネル酸化物２１０２が（例えば、異方的に）エッチングされて（２４０２）、ワードラインポリ２０６を露出させる。エッチングは、窒化物２００４の露出部分（すなわち、ポリ２２０２によって覆われていない窒化物２００４の部分）も除去する。ポリ材料２０６の上に残っているトンネリング酸化物２１０２の部分は、ゲートスペーサ、またはワードラインスペーサ、もしくは第２のワードラインスペーサと呼ばれることがある。次いで、レジストマスク２３０２が、除去される。いくつかの実施形態では、ワードラインとなるポリ材料２０６の領域の上の、組み合わされたワードラインスペーサと呼ばれることもある酸化物の幅は、約４００Å（例えば、２５０Å以下の酸化物１５０２（第１のワードラインスペーサと呼ばれることもある）および約１５０Åの酸化物２１０２（第２のワードラインスペーサと呼ばれることもある））である。この４００Åの酸化物スペーサは、後にワードラインを画定するためのマスクとして使用される（図２６、２０６Ａを参照）。

【0044】

図２５を参照すると、消去ゲートポリシリコンと呼ばれることもあるポリ２５０２の別の層が、堆積される。浮遊ゲート先端およびトンネリング酸化物２１０２の上に、ポリの２つの層（保護ポリ層２２０２および追加のポリ層２５０２）（例えば、各々約１５０Å厚さ）が存在する。いくつかの実施形態では、合わせて、ポリの２つの層は、約３００Å厚さである。これらのポリ層は、最終的に消去ゲートとなる（図２８、２８０８を参照）。

【0045】

図２６を参照すると、消去ゲート（２２０２および２５０２）および１つ以上の周辺トランジスタゲート（図示せず）を画定するためのマスク２６０２を使用して、ポリゲート材料２０６（図２５）がエッチングされ（２６０４）、ワードラインポリ２０６Ａ（図２６、図３１のゲート１２０に対応）および周辺トランジスタゲートポリ１２１（図３１）を形成する。ワードラインゲート２０６Ａが、この工程で画定される（これまで、ワードラインゲートの画定はなかった）。周辺トランジスタゲート１２１（図３１）は、この工程で同時に画定される。同じエッチングが、マスク２６０２によって露出された追加のポリ層２５０２の部分もエッチングし、それによって、消去ゲート１７０（図１Ａ）の横方向の範囲を画定する。

【0046】

以前の製造プロセス（例えば、米国特許出願第１６／１２２，８００号に記載のプロセス）では、プロセスは、図２に示される工程で開始し、図２６に示されるワードラインポリ画定工程を続けることができた。しかしながら、本出願に記載の実施形態では、図３～図２５に示される工程は、ワードラインポリ２０６Ａ（図３１の１２０）が画定され、周辺トランジスタポリ１２１（図３１）から分離される前に、メモリセルの残りを形成するために、図２および２６に記載される工程の間に挿入される。ワードラインは、その上の酸化物１５０２、２１０２をエッチング２６０４の間のマスクとして用いて形成されるため、ワードラインは自己整合する。一方、消去ゲートおよび周辺ゲートは、レジストマスク２６０２によって画定される（図２６）。

【0047】

図３０および３１は、メモリセル１００’および１０１’（セル１００および１０１はまだ完全に形成されていないため、そのように指定される）と、周辺回路領域１９２とを含む、図２５および図２６の拡大図を含む。図３０では、ポリ層２０６および２５０２は、メモリセル領域１９１および周辺回路領域１９２の両方に配設されている。図３１では、ポリ２０６は、メモリセル１０１’の制御ゲート１２０と、周辺トランジスタ１０５’（トランジスタ１０５はまだ完全に形成されていないため、そのように指定される）のゲート１２１とを同時に形成するようにエッチングされている。別の言い方をすれば、単一のエッチングが、メモリセルおよび周辺トランジスタのゲート１２０および１２１をそれぞれ同時に形成する。

【0048】

図２７を参照すると、ビットラインジャンクションハローインプラント（図示せず）が実行される。いくつかの実施形態では、ハローインプラントは、ホウ素インプラントである。これにより、ワードラインの下のホウ素の濃度が増加し、この高濃度領域が、ビットラインジャンクション２７０４と、ソースラインジャンクション１２０２／１３０４との間のパンチスルーをブロックし得る。パンチスルーの問題は、高電圧がソースラインジャンクションに印加される（例えば、４～６Ｖ）ことにより、プログラミング中に発生し得る。したがって、高いドーピング（例えば、ホウ素）を有する領域は、パンチスルーを防止するために、ビットラインおよびソースラインの接合部間に配置される。いくつかの実施形態では、この工程（ビットラインジャンクションハローインプラント）は、周辺回路領域１９２で同時に実行される（図３２を参照）。

【0049】

図２８を参照すると、ドレイン２８０２が形成されている。いくつかの実施形態では、周辺回路領域１９２内の周辺トランジスタ１０５のソースおよび／またはドレインは、ドレイン２８０２と同時に形成される（図３３を参照）。いくつかの実施形態では、ハローインプラントは、ＬＤＤ（軽くドープされたドレイン）インプラントと併せて実施される。ＬＤＤインプランテーションのために、軽くドープされた領域が埋め込まれ、ＬＤＤスペーサ（例えば、酸化物２８０４）で離間される。いくつかの実施形態では、軽くドープされたドレイン領域は、一例が米国特許第４，９９４，４０４号に記載されている、隣接するトランジスタゲートに隣接する軽くドープされたドレイン（ＬＤＤ）サブ領域と、隣接するトランジスタゲートに隣接しないより重くドープされたドレインサブ領域とを含むドレイン領域を形成する、半導体産業で既知の処理工程を使用して形成され、その後、コンタクト形成、およびデバイス製造を完了するための後続の金属化および他の工程が続く。

【0050】

本明細書に記載の実施形態は、メモリセル形成工程が、全体的な集積回路製造プロセスフローの中央に移動されたプロセスを記載する。別の言い方をすれば、図２～図２５に示される工程は、周辺論理の形成と、図２６～図２８に示される工程との間に挿入される。こうすることにより、製造プロセスが、簡略化され、いくつかの工程が、制御しやすくなる。より具体的には、図２に戻って参照すると、薄膜ゲート酸化物２０４が、メモリセル１００の形成、ならびに周辺論理のトランジスタのために使用される。図２に示される工程に続く工程を実行する前に、周辺論理領域内のトランジスタのためのゲート酸化物領域およびポリゲート材料が、既に形成されている。論理トランジスタ領域が画定され、ゲート酸化物材料が形成された後、ポリシリコンゲート材料２０６が、堆積される（図２）。（例えば、米国特許出願第１６／１２２，８００号に記載されているような）以前のプロセスでは、プロセスは、代わりに、消去ゲートが画定される図２６にジャンプするであろう。しかしながら、現在説明されている実施形態では、レジストマスク４０２（図４）が、メモリセルソースライン領域開口部を画定し、この開口部が、次いで、ワードライン２０６のポリ領域を画定するために後の工程で使用される。したがって、ワードラインは、ソースライン領域の開口部の縁に自己整合する。メモリセル内の制御ゲートおよび周辺論理領域内のゲートを形成するためのポリのエッチングは、同じエッチング工程によって達成される。

【0051】

開示に関する注意事項
種々の材料の記載で使用される用語は、単に特定の実施形態を記載する目的のためであり、限定するよう意図されていない。例えば、「酸化物」は、誘電体材料の一例であり、他の誘電体で置換され得、「ポリシリコン」および「タングステン」は、ゲート導体材料の例であり、他の導体材料などで置換され得る。

【0052】

さらに、図面の軸の数値は、相対参照のために追加されている。本開示のいくつかの実施形態は、４０ｎｍ技術を対象とする。そのような製造プロセスのために、指定されたオングストロームの数値は、４０ｎｍに対して最適化されている。しかしながら、他のプロセスサイズが企図され、「４０ｎｍ」も、図の軸の数値も、限定するよう意図されていない。

【0053】

また、用語第１、第２などが、場合によっては、様々な要素を説明するために本明細書で使用されるが、これらの要素は、これらの用語によって限定されるべきではないことも理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、様々な記載された実施形態の範囲から逸脱することなく、第１のコンタクトは、第２のコンタクトと称され得、同様に、第２のコンタクトは、第１のコンタクトと称され得る。第１のコンタクトおよび第２のコンタクトは両方ともコンタクトであるが、文脈において別途明確に示さない限り、それらは同じコンタクトではない。

【0054】

本明細書で記載される様々な実施形態の記載で使用される用語は、単に特定の実施形態を記載する目的のためであり、限定するよう意図されていない。様々な記載された実施形態および添付の特許請求の範囲の記載で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈において別途明確に示さない限り、複数形も含むことが意図される。本明細書で使用される場合、「および／または」という用語は、関連付けられた列挙された品目のうちの１つ以上の任意のおよびすべての可能な組み合わせを指し、包含することも理解されよう。用語「含む（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｅｓ）」、および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で使用される場合、記載された特徴、整数、工程、動作、要素、および／または構成要素の存在を指定するが、１つ以上の他の特徴、整数、工程、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことをさらに理解されたい。

【0055】

本明細書で使用される場合、用語「場合（ｉｆ）」は、文脈に応じて、「ときに（ｗｈｅｎ）」、または「ときに（ｕｐｏｎ）」、または「判定に応じて」、または「検出に応じて」を意味するように任意に解釈される。同様に、語句「と判定された場合」または「（記載の条件もしくは事象）が検出された場合」は、文脈に応じて、「と判定したときに」、または「という判定に従って」、または「判定に応じて」、または「（記載の条件もしくは事象を）検出したときに」、または「（記載の条件もしくは事象の）検出に応じて」を意味するように任意に解釈される。

【0056】

前述の説明は、説明を目的として、特定の実施形態を参照して行われた。しかしながら、上記の例示的な考察は、網羅的であること、または開示された正確な形態に本発明を限定することを意図するものではない。上記の教示を考慮して、多くの修正および変形が可能である。実施形態は、本発明の原理およびその実際の適用を最良に説明し、それにより、当業者が、本発明および様々な実施形態を、企図される特定の使用に適した様々な修正で最良に利用することを可能にするために、選択および記載された。

【図1A】

【図1B】

【図1C】

【図1D】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【国際調査報告】