ホーム > 特許ランキング > ゼナージック エービー
特表2022-525451面積効率の良いデュアルポート及びマルチポートＳＲＡＭ、ＳＲＡＭのための面積効率の良いメモリセル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-05-16
(54)【発明の名称】面積効率の良いデュアルポート及びマルチポートＳＲＡＭ、ＳＲＡＭのための面積効率の良いメモリセル
(51)【国際特許分類】
G11C 11/412 20060101AFI20220509BHJP
【ＦＩ】
G11C11/412 120
【審査請求】未請求
【予備審査請求】有
(21)【出願番号】P 2021555388
(86)(22)【出願日】2020-03-13
(85)【翻訳文提出日】2021-10-29
(86)【国際出願番号】 EP2020056853
(87)【国際公開番号】W WO2020182983
(87)【国際公開日】2020-09-17
(31)【優先権主張番号】19162791.8
(32)【優先日】2019-03-14
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】521417325
【氏名又は名称】ゼナージック エービー
(74)【代理人】
【識別番号】100114775
【弁理士】
【氏名又は名称】高岡 亮一
(74)【代理人】
【識別番号】100121511
【弁理士】
【氏名又は名称】小田 直
(74)【代理人】
【識別番号】100202751
【弁理士】
【氏名又は名称】岩堀 明代
(74)【代理人】
【識別番号】100208580
【弁理士】
【氏名又は名称】三好 玲奈
(74)【代理人】
【識別番号】100191086
【弁理士】
【氏名又は名称】高橋 香元
(72)【発明者】
【氏名】モハンマディ，ババク
(72)【発明者】
【氏名】エスコフェット，ベルタ，モラル
(72)【発明者】
【氏名】メラジ，レザ
【テーマコード（参考）】
5B015
【Ｆターム（参考）】
5B015JJ37
5B015KA07
5B015KA09
(57)【要約】
本開示は、スタティックランダムアクセスメモリ及びスタティックランダムアクセスメモリのためのメモリセルに関するものであり、このメモリセルは、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され；第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と；第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と；第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と；第１のワード線（ＷＬ１）とは独立しており、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と；を備え、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される、メモリセルに関する。
【選択図】図２
【選択図】図２
【特許請求の範囲】
【請求項1】
スタティックランダムアクセスメモリのためのメモリセルであって、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
前記第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、前記第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、前記第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
前記第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
前記第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
前記第５のトランジスタ（Ｍ５）に接続され、前記第１のストレージノード（Ｄ）への前記第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
前記第１のワード線（ＷＬ１）とは独立しており、前記第６のトランジスタ（Ｍ６）に接続され、前記第１の反転ストレージノード（Ｄ’）への前記第２のビット線（ＢＬ２）のアクセスを前記第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
を備え、
前記第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、前記第１の供給電圧（ＶＤＤ１）と前記第１の基準電圧（ＧＮＤ１）、又は、前記第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、前記第２の供給電圧（ＶＤＤ２）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１の基準電圧（ＧＮＤ１）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１のビット線（ＢＬ１）と第１の基準電圧（ＧＮＤ１）又は第１の供給電圧（ＶＤＤ１）、又は、前記第２のビット線（ＢＬ２）と第２の基準電圧（ＧＮＤ２）又は第２の供給電圧（ＶＤＤ２）の相対電圧レベルは、前記第１のストレージノード（Ｄ）及び前記第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される、
メモリセル。
【請求項2】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のワード線（ＷＬ１）の第１のワード線電圧が前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍などのレベルに増幅され、前記第１のビット線（ＢＬ１）の第１のビット線電圧が前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍などのレベルに増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項3】
前記第２のストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のワード線（ＷＬ２）の第２のワード線電圧が前記第１の供給電圧（ＶＤＤ２）の少なくとも２倍などのレベルに増幅され、前記第２のビット線（ＢＬ２）の第２のビット線電圧が前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍などのレベルに増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項4】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のワード線（ＷＬ１）の第１のワード線電圧が少なくとも倍増される、すなわち、前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のワード線（ＷＬ２）の第２のワード線電圧が少なくとも倍増される、すなわち、前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項5】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のビット線（ＢＬ１）の第１のビット線電圧が少なくとも倍増される、すなわち、前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のビット線（ＢＬ２）の第２のビット線電圧が少なくとも倍増される、すなわち、前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項6】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に前記第１の供給電圧（ＶＤＤ１）が低減される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に前記第２の供給電圧（ＶＤＤ２）が低減される、前記請求項のいずれかに記載のメモリセル。
【請求項7】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に前記第１の基準電圧（ＧＮＤ１）が増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に前記第２の基準電圧（ＧＮＤ２）が増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項8】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１の供給電圧（ＶＤＤ１）が低減され、前記第１の基準電圧（ＧＮＤ１）が増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２の供給電圧（ＶＤＤ２）が低減され、前記第２の基準電圧（ＧＮＤ２）が増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項9】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に前記第２の供給電圧（ＶＤＤ２）が低減される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に前記第１の供給電圧（ＶＤＤ１）が低減される、前記請求項のいずれかに記載のメモリセル。
【請求項10】
前記第１のストレージノード（Ｄ）の読み出しアクセス中に前記第１のワード線（ＷＬ１）の第１のワード線電圧が低減される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に前記第２のワード線（ＷＬ２）の第２のワード線電圧が低減される、前記請求項のいずれかに記載のメモリセル。
【請求項11】
前記第１の反転第１のストレージノード（Ｄ）の読み出しアクセス中に前記第１の供給電圧（ＶＤＤ１）が増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に前記第２の供給電圧（ＶＤＤ２）が増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項12】
前記第１のビット線（ＢＬ１）と前記第１のワード線（ＷＬ１）は第１の双方向ポート又は第１の単方向ポートを構成し、前記第２のビット線（ＢＬ２）と前記第２のワード線（ＷＬ２）は第２の双方向ポート又は第２の単方向ポートを構成する、前記請求項のいずれかに記載のメモリセル。
【請求項13】
前記メモリセルは、好ましくは６Ｔ ＳＲＡＭデュアルポートメモリセルであり、前記６Ｔ ＳＲＡＭデュアルポートメモリセルは、６Ｔ ＳＲＡＭ単一サイクルデュアルポートメモリセルである、前記請求項のいずれかに記載のメモリセル。
【請求項14】
請求項１～請求項１３のいずれかに記載の複数のメモリセルと、ロウデコーダと、
カラムデコーダと、
センスアンプと、
前記メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラと、
を備える、スタティックランダムアクセスメモリ。
【請求項15】
第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、及び第２の供給電圧（ＶＤＤ２）への電圧レベルを提供するための増幅ユニットをさらに備える、請求項１４に記載のスタティックランダムアクセスメモリ。
【請求項16】
前記増幅ユニットは、第１のビット線（ＢＬ１）、第２のビット線（ＢＬ２）、第１のワード線（ＷＬ１）、及び第２のワード線（ＷＬ２）への電圧レベルを提供するように構成される、請求項１５に記載のスタティックランダムアクセスメモリ。
【請求項17】
前記増幅ユニットは、第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、及び第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ１）、第２のビット線（ＢＬ２）、第１のワード線（ＷＬ１）、及び第２のワード線（ＷＬ２）、又は任意のさらなるビット線又はワード線の任意の組み合わせへの個々の電圧を提供するための複数のチャージポンプ回路を備える、請求項１５～請求項１６のいずれかに記載のスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スタティックランダムアクセスメモリ（ＳＲＡＭ）のための面積効率の良いメモリセル、メモリセルのメモリアレイ、及び面積効率の良いデュアルポート又はマルチポートＳＲＡＭに関する。
【背景技術】
【0002】
スタティックランダムアクセスメモリは、集積回路に広く用いられており、回路の面積及び電力消費の大部分を占めている場合がある。ＳＲＡＭメモリの典型的なメモリセルは、６つのＭＯＳＦＥＴで構成された６トランジスタ（６Ｔ）メモリセルである。各ビットは、２つのクロスカップルインバータを形成する、４つのトランジスタに記憶される。４つのトランジスタに加えて、２つのクロスカップルインバータは、標準シングルポート６Ｔ ＳＲＡＭセルの共通のワード線によって制御される２つのさらなるアクセストランジスタを通じて、ビット線及び反転ビット線に接続される。単一読み出し動作及び単一書き込み動作を信頼できる様態で行うために、トランジスタのサイズを適切に設定する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
デュアルポート又はマルチポートＳＲＡＭの場合、必要とされるポートを追加するたびに６Ｔメモリセルに２つのトランジスタを追加しなければならない。したがって、従来のデュアルポートメモリは８Ｔメモリセルとして実装される。理解されるように、ＳＲＡＭにポートを追加することの利点には、コスト、すなわち、トランジスタの数の増加がつきものであり、つまり、チップの面積がより大きくなるため製造コストの増加を意味する。面積の増加とは別に、デュアルポートＳＲＡＭは、シングルポートＳＲＡＭよりも電力消費が高くなる。これらの欠点は、多くの場合、デュアルポートＳＲＡＭを使用することの利点よりも重大である。
【0004】
新規なメモリセルを設計することによって前述の欠点に対処する試みがなされてきた。しかしながら、これらの手法は、通常、異なるテクノロジーノードに移植することができず、いくつかの製作上の課題に結び付く場合がある。６Ｔビットセルを使用してデュアルポート機能をエミュレートするこれまでの研究のほとんどは時間多重化に基づいている。これに関して、時間多重化は、単一のクロックサイクルで２つの連続した読み出し／書き込み動作をスケジュールするスケジューリングスキーム又は遅延スキームによって６Ｔビットセルにアクセスする手法を表す。これは、より高速のシングルポートＳＲＡＭで２つの動作を行い、データを２つの異なるポートに割り当てることに類似している。
【課題を解決するための手段】
【0005】
本開示の目的は、面積効率の良いスタティックランダムアクセスメモリ及びスタティックランダムアクセスメモリのためのメモリセルを提供することであり、デュアルポートＳＲＡＭで６Ｔメモリセルを使用することができる。本開示は、第１の実施形態では、スタティックランダムアクセスメモリのためのメモリセルであって、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
第１のワード線（ＷＬ１）とは独立しており、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
を備え、
第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）、又は、第１のビット線（ＢＬ１）と第１の基準電圧（ＧＮＤ１）又は第１の供給電圧（ＶＤＤ１）、又は、第２のビット線（ＢＬ２）と第２の基準電圧（ＧＮＤ２）又は第２の供給電圧（ＶＤＤ２）の相対電圧レベルは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される、
メモリセルに関する。
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
第１のワード線（ＷＬ１）とは独立しており、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
を備え、
第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）、又は、第１のビット線（ＢＬ１）と第１の基準電圧（ＧＮＤ１）又は第１の供給電圧（ＶＤＤ１）、又は、第２のビット線（ＢＬ２）と第２の基準電圧（ＧＮＤ２）又は第２の供給電圧（ＶＤＤ２）の相対電圧レベルは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される、
メモリセルに関する。
【0006】
本発明者らは、アクセストランジスタのペア（Ｍ５、Ｍ６）を依存的に使用する慣行を破り、代わりに、それらに読み出しアクセスと書き込みアクセスの両方で独立してアクセスすることによって、デュアルポート６Ｔメモリセルが得られることを認識した。図１に示すような従来の６Ｔ設計では、書き込み動作、特に論理「１」を書き込む動作は困難である。「１」は、ＢＬ及び
に相補的な反転値をプッシュすることによって書き込まれる。そのときＷＬがアサートされる。トランジスタのサイズは、ラッチされる値がクロスカップルインバータの以前の状態をオーバーライドするように設計される。実際には、アクセスＮＭＯＳトランジスタＭ５及びＭ６は、インバータの以前の状態をオーバーライドするために、下側ＮＭＯＳ（Ｍ２、Ｍ４）又は上側ＰＭＯＳ（Ｍ１、Ｍ３）トランジスタよりも強力である必要がある。インバータのサイズ設定は難しい場合がある。適正な動作を保証するために、ＳＲＡＭセルのトランジスタのサイズを慎重に設定する必要がある。通常、その目的は、可能な限り高速で信頼できる読み出し及び書き込みを維持しながら、トランジスタを最小にすることである。したがって、信頼できる様態で「１」を書き込むために、これまでは相補的な反転値がＢＬと
の両方にラッチされていた。代わりに、本明細書で開示されるメモリセル及び対応するメモリでは、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルを、個々の基準レベルのうちの１つ以上を上昇又は低下させることによって動的に処理することができ、このような値は一方の側のみから書き込むことができる。さらに、クロスカップルインバータに記憶された値を強制するために、好ましくは前述の相対電圧レベルの動的処理と組み合わせて、アクセスしているビット線を増幅することができる。書き込みアクセス中に、第１のビット線（ＢＬ１）の電圧をＶＤＤ１よりも著しく高いレベルに、例えば第１の供給電圧（ＶＤＤ１）の少なくとも２倍、又は少なくとも２．５倍、又は少なくとも３倍のレベルに増幅することが有利であり得る。同様に、書き込みアクセス中に、第２のビット線（ＢＬ２）が第１の供給電圧（ＶＤＤ２）の少なくとも２倍、又は少なくとも２．５倍、又は少なくとも３倍のレベルに増幅され得る。これは、以下でさらに詳細に説明する第１及び第２のワード線の増幅と組み合わせることができる。一実施形態では、ポートのビット線とワード線の両方を同時に増幅することができる。一実施形態によれば、第１のストレージノード（Ｄ）の書き込みアクセス中に、第１のワード線（ＷＬ１）の第１のワード線電圧が第１の供給電圧（ＶＤＤ１）の少なくとも２倍などのレベルに増幅され、第１のビット線（ＢＬ１）の第１のビット線電圧が第１の供給電圧（ＶＤＤ１）の少なくとも２倍などのレベルに増幅される。同様に、第２のストレージノード（Ｄ’）の書き込みアクセス中に、第２のワード線（ＷＬ２）の第２のワード線電圧が第１の供給電圧（ＶＤＤ２）の少なくとも２倍などのレベルに増幅され、第２のビット線（ＢＬ２）の第２のビット線電圧が第２の供給電圧（ＶＤＤ２）の少なくとも２倍などのレベルに増幅され得る。ビット線とワード線の両方を増幅することにより、一方の側からの効率的なアクセスを達成することができる。この技術は、第３及び第４のポートで繰り返すことができる、すなわち、第３のワード線（ＷＬ３）と第３のビット線（ＢＬ３）を同時に増幅すること、第４のワード線（ＷＬ４）と第４のビット線（ＢＬ４）を同時に増幅することなどが可能である。
【数1】
【数2】
【0007】
メモリ構造に面積効率の良いメモリセルを使用するために、メモリセルは、ｍ＊ｎセルなどのセルのアレイの形態で配列することができる。ビットセルへのアクセスについて、第１のビット線（ＢＬ１）と第２のビット線（ＢＬ２）（慣習的にＢＬ及び
）との間に依存関係を有する代わりに、ビット線は、読み出しアクセスと書き込みアクセスの両方について完全に独立することができる。これにより、デュアルポート６Ｔメモリセルを得ることができる。同じように、第１のワード線（ＷＬ１）と第２のワード線（ＷＬ２）（ビットセルについては慣習的に同じＷＬが用いられる）との間に依存関係を有する代わりに、ワード線は、読み出しアクセスと書き込みアクセスの両方について完全に独立することができる。したがって、本開示は、さらなる実施形態では、スタティックランダムアクセスメモリであって、
本開示に記載の複数のメモリセル（当業者は異なる実施形態を使用できることを理解するであろう）と、
ロウデコーダと、
カラムデコーダと、
センスアンプと、
メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラと、
を備えるスタティックランダムアクセスメモリに関する。
【数3】
本開示に記載の複数のメモリセル（当業者は異なる実施形態を使用できることを理解するであろう）と、
ロウデコーダと、
カラムデコーダと、
センスアンプと、
メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラと、
を備えるスタティックランダムアクセスメモリに関する。
【0008】
通常、ランダムアクセスメモリは、いくつかのアドレスポート及びデータポートと、通常は読み出しイネーブルポート及び書き込みイネーブルポートを備えることになる。アドレスデコーダ（すなわち、ロウデコーダ及びカラムデコーダ）は、メモリセルのアレイへのビット線及びワード線の信号を生成する。
【0009】
さらに、スタティックランダムアクセスメモリは、第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、及び第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ１）、第２のビット線（ＢＬ２）、第１のワード線（ＷＬ１）、及び第２のワード線（ＷＬ２）のそれぞれへの電圧レベルを提供するための増幅ユニットを備え得る。好ましくは、増幅ユニットは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように、各メモリセルの第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルを設定するように構成される。
【0010】
本明細書で開示される概念は、２つよりも多いポートを有するメモリに拡張することができる。例えば、６つのトランジスタを使用して真のデュアルポートランダムアクセスメモリ（独立した読み出し及び書き込みが可能）を実装することができる場合、図３に示すように８つのトランジスタを使用して４ポートのランダムアクセスメモリを実装することもできる。
【0011】
本発明のこれらの及び他の態様を本発明の以下の詳細な説明に記載する。
【図面の簡単な説明】
【0012】
【図1】ＷＬ信号とＢＬ信号が依存している、従来技術のスタティックランダムアクセスメモリのメモリセルを示す図である。
【図2】６Ｔデュアルポートメモリセルの形態の、本明細書で開示されるスタティックランダムアクセスメモリのメモリセルの例を示す図である。
【図3】８Ｔ ４ポートメモリセルの形態の、本明細書で開示されるスタティックランダムアクセスメモリのメモリセルの例を示す図である。
【図4】読み出しアクセス又は書き込みアクセス中の増幅した（増加した）電圧レベルと、読み出しアクセス又は書き込みアクセス中の低減した電圧レベルの例を示す図である。
【図5】メモリセルのビット線とワード線が互いに独立している、本明細書で開示されるメモリセルのアレイを備えるスタティックランダムアクセスメモリの例を示す図である。
【図6】増幅ユニットの例を示す図である。
【図7】単一のサイクルで２＊ＶＤＤを提供するように構成された増幅ユニットの例を示す図である。
【図8】単一のサイクルでＸ＊ＶＤＤを提供するように構成された増幅ユニットの例を示す図である。
【発明を実施するための形態】
【0013】
本開示は、メモリセルのアレイを備えるスタティックランダムアクセスメモリに関するものであり、このメモリセルは、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）を備え、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続される。メモリセルは、第１のストレージノード（Ｄ）にアクセスするために第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）をさらに備え得る。メモリセルは、第１の反転ストレージノード（Ｄ’）にアクセスするために第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）をさらに備え得る。好ましくは、第１のワード線（ＷＬ１）は、第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する。同様に、第１のワード線（ＷＬ１）とは独立している第２のワード線（ＷＬ２）は、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを第１のビット線（ＢＬ１）とは独立して制御する。ワード線とビット線の独立した使用を可能にするために、メモリは、好ましくはメモリセルの供給電圧（ＶＤＤ１、ＶＤＤ２）、基準電圧（ＧＮＤ１、ＧＮＤ２）、ワード線、及びビット線の電圧を提供するための電圧増幅ユニットを備える、電圧供給コントローラをさらに備え得る。好ましくは、電圧供給コントローラは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルを設定するように構成される。
【0014】
スタティックランダムアクセスメモリは、メモリのポート上の論理値に基づいてメモリのロウ（ワード線）にアクセスするためのロウデコーダをさらに備え得る。ロウデコーダは、アクセスされたワード線の電圧を増幅するためにワード線増幅ユニットを適宜使用することができる。スタティックランダムアクセスメモリは、メモリのポート上の論理値に基づいてメモリのカラム（ビット線）にアクセスするためのカラムデコーダをさらに備え得る。カラムデコーダは、アクセスされたビット線の電圧を増幅するためにビット線増幅ユニットを適宜使用することができる。図５の例では、ビット線ＢＬ１１及びＢＬ１２（及びＢＬ２１及びＢＬ２２など）には独立してアクセスすることができる。これは、例えば、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）の相対電圧を設定できることで可能となる。同様に、ワード線ＷＬ１１及びＷＬ１２（及びＷＬ２１及びＷＬ２２など）には独立してアクセスすることができる。ロウデコーダは、アクセスされたワード線の電圧を増幅するためにワード線増幅ユニットを適宜使用することができる。電圧供給コントローラは、メモリセルのＧＮＤ１電圧及びＧＮＤ２電圧のための電圧を提供するようにさらに構成され得る。
【0015】
スタティックランダムアクセスメモリは、センスアンプ、プリチャージ回路、及び他の任意の周辺メモリロジックをさらに備え得る。電圧供給コントローラは、メモリセルの第１の基準電圧（ＧＮＤ１）及び／又は第２の基準電圧（ＧＮＤ２）及び／又は第１の供給電圧（ＶＤＤ１）及び／又は第２の供給電圧（ＶＤＤ２）及び／又は第１のビット線（ＢＬ１）及び／又は第２のビット線（ＢＬ２）及び／又は第１のワード線（ＷＬ１）及び／又は第２のワード線（ＷＬ２）への電圧レベルを提供するための増幅ユニットを備え得る。
【0016】
第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルを制御することによって、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）には一方の側のみからアクセスすることができる。図５の例では、例えば、ＢＬ１１にアクセスすることによって左側のカラムのメモリセルのうちの１つで読み出す又は書き込むためにデュアルポートメモリの第１のポートを使用することが可能であり、第２のポートは、ＢＬ１２にアクセスすることによって別のメモリセルで読み出す又は書き込むことができる。第１の供給電圧（ＶＤＤ１）、第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ１）、第１のワード線（ＷＬ１）、第２のビット線（ＢＬ２）、及び第２のワード線（ＷＬ２）は、互いに独立して制御される別個の電圧であり得る。第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）も、互いに独立して制御される別個の電圧であり得る。
【0017】
デュアルポートメモリは、２つのポートで同時に又はほぼ同時に発生する複数の読み出し又は書き込みを可能にするメモリとして定義することができる。「真の」デュアルポートメモリは、各ポートからメモリセルの共有アレイへの同時アクセスが可能なメモリと呼ばれることもある。本明細書で開示されるスタティックランダムアクセスメモリは、第１の双方向ポート又は第１の単方向ポートと、第２の双方向ポート又は第２の単方向ポート（デュアルポートメモリの場合）を有し得る。ポートは、データポート、アドレスポート、イネーブルポート、及びクロックポートの任意の必要な構成を含み得る。本明細書で開示されるデュアルポートＳＲＡＭのメモリセルは、６Ｔ ＳＲＡＭデュアルポートメモリセルであり得る。内部のより高速のクロック信号を使用して複数回の読み出し又は書き込みを行う従来技術のソリューションとは対照的に、本明細書で開示されるメモリは、６Ｔ ＳＲＡＭ単一サイクルデュアルポートメモリセルである６Ｔ ＳＲＡＭデュアルポートメモリセルのアレイを備えるスタティックランダムアクセスメモリであり得る。
【0018】
本明細書のスタティックランダムアクセスメモリの各メモリセルは、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
を備え、
第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される。
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
を備え、
第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される。
【0019】
メモリセルは、
第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
第１のワード線（ＷＬ１）とは独立しており、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
をさらに備え、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルも、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように適宜設定され得る。
第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
第１のワード線（ＷＬ１）とは独立しており、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
をさらに備え、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルも、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように適宜設定され得る。
【0020】
増幅回路
本明細書で開示されるスタティックランダムアクセスメモリは、メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラを備え得る。電圧供給コントローラは、メモリのメモリセルの第１のワード線（ＷＬ１）、第２のワード線（ＷＬ２）、第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ）、及び第２のビット線（ＢＬ２）の電圧の組み合わせを制御するように構成され得る。メモリセルの効率的な読み出し及び書き込みを可能にするために、電圧を独立して増幅及び低減することができる。好ましくは、電圧供給コントローラは、図４に示すようにアクセスサイクル中に電圧を増幅又は低減することができるという意味で動的である。
本明細書で開示されるスタティックランダムアクセスメモリは、メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラを備え得る。電圧供給コントローラは、メモリのメモリセルの第１のワード線（ＷＬ１）、第２のワード線（ＷＬ２）、第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ）、及び第２のビット線（ＢＬ２）の電圧の組み合わせを制御するように構成され得る。メモリセルの効率的な読み出し及び書き込みを可能にするために、電圧を独立して増幅及び低減することができる。好ましくは、電圧供給コントローラは、図４に示すようにアクセスサイクル中に電圧を増幅又は低減することができるという意味で動的である。
【0021】
１つ又はいくつかの電圧を増幅するために、メモリは、増幅回路を備え得る。増幅回路は、メモリのメモリセルの第１のワード線（ＷＬ１）、第２のワード線（ＷＬ２）、第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ）、及び第２のビット線（ＢＬ２）の任意の個々の信号用にカスタマイズされた中央ユニット又はサブユニットであり得る。図５で一例を見ることができ、ＢＬ１ビット線及びＢＬ２ビット線のための２つの別個のビット線増幅ユニットと、２つのワード線増幅ユニット（各ポートにつき１つ）がある。一実施形態では、増幅ユニットは、第１のビット線（ＢＬ１）、第２のビット線（ＢＬ２）、第１のワード線（ＷＬ１）、及び第２のワード線（ＷＬ２）への電圧レベルを提供するように構成される。
【0022】
増幅ユニットは、幾通りかの方法で実装することができる。一実施形態では、増幅ユニットは、第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、及び第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ１）、第２のビット線（ＢＬ２）、第１のワード線（ＷＬ１）、及び第２のワード線（ＷＬ２）、又は任意のさらなるビット線又はワード線の任意の組み合わせへの個々の電圧を提供するための複数のチャージポンプ回路を備える。チャージポンプユニットの少なくとも１つは、増幅した電圧を提供するために、４つのクロスカップルトランジスタと、２つのキャパシタを備え得る。チャージポンプに基づく増幅ユニットの例が図６に示されている。
【0023】
本明細書で開示されるスタティックランダムアクセスメモリの一実施形態では、増幅ユニットは、第１のストレージノード（Ｄ）の書き込みアクセス中に第１のワード線電圧を増幅するように構成される。増幅ユニットは、第１のストレージノード（Ｄ）の書き込みアクセス中に少なくとも倍増した、すなわち、第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅した第１のワード線（ＷＬ１）の第１のワード線電圧を提供するように構成され得る。増幅ユニットは、第１のストレージノード（Ｄ）の書き込みアクセス中に少なくとも倍増した、すなわち、第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅した第１のビット線（ＢＬ１）の第１のビット線電圧を提供するようにさらに構成され得る。
【0024】
本明細書で開示されるスタティックランダムアクセスメモリの一実施形態では、増幅ユニットは、第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に第２のワード線電圧を増幅するように構成される。増幅ユニットは、第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に少なくとも倍増した、すなわち、第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅した第２のワード線（ＷＬ２）の第２のワード線電圧を提供するように構成され得る。増幅ユニットは、第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に少なくとも倍増した、すなわち、第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅した第２のビット線（ＢＬ２）の第２のビット線電圧を提供するようにさらに構成され得る。
【0025】
読み出しアクセスを改善するために、信号も増幅及び／又は低減することができる。したがって、本明細書で開示されるスタティックランダムアクセスメモリの一実施形態では、増幅ユニットは、第１のストレージノード（Ｄ）の読み出しアクセス中に低減した第１のビット線（ＢＬ１）の第１のビット線電圧を提供するように構成される。増幅ユニットは、第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に低減した第２のビット線（ＢＬ２）の第２のビット線電圧を提供するようにさらに構成され得る。
【0026】
メモリのメモリセルでの読み出し及び書き込みは、単一のクロックサイクルで行わなければならない場合があるため、増幅ユニットは、単一のサイクルで増幅した電圧、さらには顕著に増幅した電圧を提供するように実装され得る。図７は、単一のクロックサイクルで２つのＶＤＤを提供するように構成された増幅回路の例を示す。この増幅回路は２つのチャージポンプを備え、各チャージポンプは、４つのクロスカップルトランジスタと、２つのキャパシタを備える。各チャージポンプの４つのクロスカップルトランジスタは、供給電圧ＶＤＤに接続された２つのＮＭＯＳトランジスタと、ＮＭＯＳトランジスタに及びＣＰユニットの出力に接続された２つのＰＭＯＳトランジスタを備える。各チャージポンプユニットは、２つのキャパシタを介してクロック信号ＩＮ及びクロック信号の１８０度位相シフトバージョンを受信するように構成される。当業者には分かるように、このアーキテクチャの変形が想定される。
【0027】
増幅した電圧レベルのいくつかをさらに上昇させることは、さらなる利点であり得る。したがって、本明細書で開示されるスタティックランダムアクセスメモリは、単一のクロックサイクルでさらに高い電圧を生成することができる増幅ユニットを備え得る。このような増幅回路の例が図８に示されている。図８の増幅回路はＸ個の段を採用している。したがって、このような増幅回路からの出力ＯＵＴは、ＶＤＤのＸ倍である。
【0028】
電圧レベルの動的設定
本明細書で開示されるメモリセル及び対応するメモリでは、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルを、個々の基準レベルのうちの１つ以上を上昇又は低下させることによって動的に処理することができ、このような値は一方の側のみから書き込むことができる。ワード線とビット線は、従来技術（図１）のような共通のＷＬがないという意味で完全に独立しており、メモリの異なるポートに関連付けられたＷＬ１信号とＷＬ２信号を分離し、ＢＬ信号と
信号は従来技術（図１）のように依存せず、メモリの異なるポートに関連付けられたＢＬ１信号とＢＬ２信号を分離する。したがって、本明細書で開示されるスタティックランダムアクセスメモリは、真のデュアルポート６Ｔメモリであり得る。
本明細書で開示されるメモリセル及び対応するメモリでは、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルを、個々の基準レベルのうちの１つ以上を上昇又は低下させることによって動的に処理することができ、このような値は一方の側のみから書き込むことができる。ワード線とビット線は、従来技術（図１）のような共通のＷＬがないという意味で完全に独立しており、メモリの異なるポートに関連付けられたＷＬ１信号とＷＬ２信号を分離し、ＢＬ信号と
【数4】
【0029】
本明細書で開示されるメモリセル及びスタティックランダムアクセスメモリの一実施形態では、第１のストレージノード（Ｄ）の書き込みアクセス中に第１の供給電圧（ＶＤＤ１）が低減され、第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に第２の供給電圧（ＶＤＤ２）が低減され得る。
【0030】
代替的に又は組み合わせて、第１のストレージノード（Ｄ）の書き込みアクセス中に第１の基準電圧（ＧＮＤ１）が増幅され得る。第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に第２の基準電圧（ＧＮＤ２）が増幅され得る。
【0031】
本明細書で開示されるメモリセル及びスタティックランダムアクセスメモリのさらなる実施形態では、第１のストレージノード（Ｄ）の書き込みアクセス中に、第１の供給電圧（ＶＤＤ１）が低減され、第１の基準電圧（ＧＮＤ１）が増幅される。第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、第２の供給電圧（ＶＤＤ２）が低減され、第２の基準電圧（ＧＮＤ２）が増幅される。
【0032】
第１のストレージノード（Ｄ）の書き込みアクセス中に第２の供給電圧（ＶＤＤ２）も低減され得る。第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に第１の供給電圧（ＶＤＤ１）が低減され得る。第１のストレージノード（Ｄ）の書き込みアクセス中に第２の基準電圧（ＧＮＤ２）が低減され得る。第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に第１の基準電圧（ＧＮＤ１）が低減される。
【0033】
一実施形態では、両方の基準電圧（ＧＮＤ１及びＧＮＤ２）が同時に変更される。好ましくは、基準電圧のうちの一方が低減され、他方が増加される。一実施形態では、第１のストレージノード（Ｄ）の書き込みアクセス中に、第１の基準電圧（ＧＮＤ１）が増幅され、第２の基準電圧（ＧＮＤ２）が低減される。代替的に又は組み合わせて、第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、第１の基準電圧（ＧＮＤ１）が低減され、第２の基準電圧（ＧＮＤ２）が増幅され得る。
【0034】
図１に示すような従来の６Ｔ設計では、書き込み動作、特に、論理「１」を書き込む動作は困難である。「１」は、慣習的に、ＷＬがアサートされている間にＢＬ及び
に相補的な反転値をプッシュすることによって書き込まれる。本明細書で開示されるメモリセル及びスタティックランダムアクセスメモリでは、書き込みアクセスは、第１のストレージノード（Ｄ）又は第１の反転ストレージノード（Ｄ’）に任意の値（論理「０」又は「１」）を書き込むプロセスを含み得る。特に、書き込みアクセスは、本明細書で説明される教示をあてはめると、第１のストレージノード（Ｄ）又は第１の反転ストレージノード（Ｄ’）に論理「１」を書き込むプロセスを含み得る。
【数5】
【0035】
例えば、第１のストレージノード（Ｄ）又は第１の反転ストレージノード（Ｄ’）から値が読み出されるときに、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルを増幅及び／又は低減することも可能である。
【0036】
一実施形態では、ワード線によって制御されるストレージノードの読み出しアクセス中にワード線電圧が低減される。第１のストレージノード（Ｄ）の読み出しアクセス中に第１のワード線（ＷＬ１）の第１のワード線電圧が低減され得る。第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に第２のワード線（ＷＬ２）の第２のワード線電圧が低減され得る。
【0037】
さらに、ストレージノードの独立した制御及びアクセスを可能にするために、供給電圧（ＶＤＤ１、ＶＤＤ２）及び／又は基準電圧（ＧＮＤ１、ＧＮＤ２）のレベルを増加又は減少させることができる。一実施形態では、第１のストレージノード（Ｄ）の読み出しアクセス中に第１の供給電圧（ＶＤＤ１）が増幅される。一実施形態では、第１のストレージノード（Ｄ）の読み出しアクセス中に第１の基準電圧（ＧＮＤ１）が低減される。組み合わせも可能である、すなわち、第１のストレージノード（Ｄ）の読み出しアクセス中に、第１の供給電圧（ＶＤＤ１）が増幅され、第１の基準電圧（ＧＮＤ１）が低減される。同じことを第１の反転ストレージノード（Ｄ’）にも当てはめることができる。したがって、一実施形態では、第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に第２の供給電圧（ＶＤＤ２）が増幅される。一実施形態では、第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に第２の基準電圧（ＧＮＤ２）が低減される。組み合わせも可能である、すなわち、第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、第２の供給電圧（ＶＤＤ２）が増幅され、第２の基準電圧（ＧＮＤ２）が低減される。
【0038】
本発明者らは、クロスカップルインバータの反対側の供給電圧及び基準電圧のレベルを調整すること、すなわち、第１の反転ストレージノード（Ｄ’）のアクセス中に電圧ＶＤＤ１及び／又はＧＮＤ１を調整すること、及び、第１のストレージノード（Ｄ）のアクセス中に電圧ＶＤＤ２及び／又はＧＮＤ２を調整することが有用であり得ることも見出した。一実施形態では、第１のストレージノード（Ｄ）の読み出しアクセス中に第２の供給電圧（ＶＤＤ２）が増幅される。一実施形態では、第１のストレージノード（Ｄ）の読み出しアクセス中に第２の基準電圧（ＧＮＤ２）が増幅される。一実施形態では、第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に第１の供給電圧（ＶＤＤ１）が増幅される。一実施形態では、第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に第１の基準電圧（ＧＮＤ１）が増幅される。
【0039】
マルチポート・スタティックランダムアクセスメモリ
本開示はさらに、マルチポート・スタティックランダムアクセスメモリ及びスタティックランダムアクセスメモリのためのメモリセルに関する。スタティックランダムアクセスメモリは、必ずしもシングルポート５Ｔスタティックランダムアクセスメモリ及び６Ｔデュアルポート・スタティックランダムアクセスメモリに限定されない。したがって、本明細書で開示されるメモリセルは、
第１のストレージノード（Ｄ）と第３のビット線（ＢＬ３）との間に接続された第７のトランジスタ（Ｍ７）と、
随意的に、第１の反転ストレージノード（Ｄ’）と第４のビット線（ＢＬ４）との間に接続された第８のトランジスタ（Ｍ８）と、
第７のトランジスタ（Ｍ７）に接続され、第１のストレージノード（Ｄ）への第３のビット線（ＢＬ３）のアクセスを好ましくは第１及び第２のビット線（ＢＬ１、ＢＬ２）とは独立して制御する、第３のワード線（ＷＬ３）と、
随意的に、第１、第２、及び第３のワード線（ＷＬ１、ＷＬ２、ＷＬ３）とは独立しており、第８のトランジスタ（Ｍ８）に接続され、第１の反転ストレージノード（Ｄ’）への第４のビット線（ＢＬ４）のアクセスを第１、第２、及び第３のビット線（ＢＬ１、ＢＬ２、ＢＬ３）とは独立して制御する、第４のワード線（ＷＬ４）と、
をさらに備え得る。
本開示はさらに、マルチポート・スタティックランダムアクセスメモリ及びスタティックランダムアクセスメモリのためのメモリセルに関する。スタティックランダムアクセスメモリは、必ずしもシングルポート５Ｔスタティックランダムアクセスメモリ及び６Ｔデュアルポート・スタティックランダムアクセスメモリに限定されない。したがって、本明細書で開示されるメモリセルは、
第１のストレージノード（Ｄ）と第３のビット線（ＢＬ３）との間に接続された第７のトランジスタ（Ｍ７）と、
随意的に、第１の反転ストレージノード（Ｄ’）と第４のビット線（ＢＬ４）との間に接続された第８のトランジスタ（Ｍ８）と、
第７のトランジスタ（Ｍ７）に接続され、第１のストレージノード（Ｄ）への第３のビット線（ＢＬ３）のアクセスを好ましくは第１及び第２のビット線（ＢＬ１、ＢＬ２）とは独立して制御する、第３のワード線（ＷＬ３）と、
随意的に、第１、第２、及び第３のワード線（ＷＬ１、ＷＬ２、ＷＬ３）とは独立しており、第８のトランジスタ（Ｍ８）に接続され、第１の反転ストレージノード（Ｄ’）への第４のビット線（ＢＬ４）のアクセスを第１、第２、及び第３のビット線（ＢＬ１、ＢＬ２、ＢＬ３）とは独立して制御する、第４のワード線（ＷＬ４）と、
をさらに備え得る。
【0040】
したがって、メモリセル及びメモリは、７Ｔ ＳＲＡＭ ３ポートメモリセル／メモリ又は８Ｔ ＳＲＡＭ ４ポートメモリセル／メモリであり得る。
【0041】
好ましくは、第３のワード線（ＷＬ３）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は第４のワード線（ＷＬ４）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータをそれぞれ第３及び／又は第４のビット線（ＢＬ３、ＢＬ４）との間で独立して読み出す及び書き込むことができるように設定される。
【0042】
この概念は、ｍ＋ｎポートメモリ及びメモリセルにさらに拡張することができる。したがって、メモリセル／メモリは、
第１のストレージノード（Ｄ）とｍ個の対応する左側アクセスビット線との間に接続されたｍ個の左側アクセストランジスタと、
第１の反転ストレージノード（Ｄ）とｎ個の対応する右側アクセスビット線との間に接続されたｎ個の右側アクセストランジスタと、
ｍ個の左側アクセストランジスタに接続されたｍ個の左側アクセスワード線と、
ｎ個の右側アクセストランジスタに接続されたｎ個の右側アクセスワード線と、
をさらに備え、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータをｍ個の左側アクセスビット線及びｎ個の右側アクセスビット線との間で独立して読み出す及び書き込むことができる。
第１のストレージノード（Ｄ）とｍ個の対応する左側アクセスビット線との間に接続されたｍ個の左側アクセストランジスタと、
第１の反転ストレージノード（Ｄ）とｎ個の対応する右側アクセスビット線との間に接続されたｎ個の右側アクセストランジスタと、
ｍ個の左側アクセストランジスタに接続されたｍ個の左側アクセスワード線と、
ｎ個の右側アクセストランジスタに接続されたｎ個の右側アクセスワード線と、
をさらに備え、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータをｍ個の左側アクセスビット線及びｎ個の右側アクセスビット線との間で独立して読み出す及び書き込むことができる。
【0043】
したがって、メモリセルは、（８＋ｍ＋ｎ）トランジスタで実装される、単方向ポート又は双方向ポートなどの（４＋ｍ＋ｎ）ポートを有するＳＲＡＭメモリセルであり得る。
【0044】
以下、本発明を、添付図を参照しながらより詳細に説明する。図面は例示的なものであり、本明細書で開示されるスタティックランダムアクセスメモリ及びスタティックランダムアクセスメモリのメモリセルの特徴のうちのいくつかを例示することを意図しており、本明細書で開示される発明に限定されると解釈されるべきではない。
【0045】
【0046】
図２は、６Ｔデュアルポートメモリセルの形態の、本明細書で開示されるスタティックランダムアクセスメモリのメモリセルの例を示す。このメモリセルは、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１の（ＰＭＯＳ）トランジスタ（Ｍ１）、第２の（ＮＭＯＳ）トランジスタ（Ｍ２）、第３の（ＰＭＯＳ）トランジスタ（Ｍ３）、及び第４の（ＮＭＯＳ）トランジスタ（Ｍ４）を有する。第５の（ＮＭＯＳ）トランジスタ（Ｍ５）は、第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続される。第６の（ＮＭＯＳ）トランジスタ（Ｍ６）は、第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続される。第１のワード線（ＷＬ１）は、第５のトランジスタ（Ｍ５）（のゲート端子）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する。第２のワード線（ＷＬ２）は、第６のトランジスタ（Ｍ６）（のゲート端子）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを制御する。ＢＬ１及びＷＬ１は、ＢＬ２及びＷＬ２とは独立しており、これは、Ｄ及びＤ’にアクセスするために２つの異なるポートを使用できることを意味する。電圧ＶＤＤ１、ＶＤＤ２、ＧＮＤ１、及びＧＮＤ２は個別に制御することができ、Ｄ及びＤ’の独立した書き込み及び読み出しアクセスを可能にするためにＢＬ１、ＷＬ１、ＶＤＤ１、ＧＮＤ１、ＢＬ２、ＷＬ２、ＶＤＤ２、及びＧＮＤ２の相対電圧レベルを適用することができる。
【0047】
図３は、８Ｔ ４ポートメモリセルの形態の、本明細書で開示されるスタティックランダムアクセスメモリのメモリセルの例を示す。このメモリセルは、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）を有する。第５のトランジスタ（Ｍ５）は、第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続される。第６のトランジスタ（Ｍ６）は、第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続される。第７のトランジスタ（Ｍ７）は、第１のストレージノード（Ｄ）と第３のビット線（ＢＬ３）との間に接続される。第８のトランジスタ（Ｍ８）は、第１の反転ストレージノード（Ｄ’）と第４のビット線（ＢＬ４）との間に接続される。第１のワード線（ＷＬ１）は、第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する。第２のワード線（ＷＬ２）は、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを制御する。第３のワード線（ＷＬ３）は、第７のトランジスタ（Ｍ７）に接続され、第１のストレージノード（Ｄ）への第３のビット線（ＢＬ３）のアクセスを制御する。第４のワード線（ＷＬ４）は、第８のトランジスタ（Ｍ８）に接続され、第１の反転ストレージノード（Ｄ’）への第４のビット線（ＢＬ４）のアクセスを制御する。すべてのＢＬ－ＷＬペア（ＢＬ１、ＷＬ１、ＢＬ２、ＷＬ２、ＢＬ３、ＷＬ３、ＢＬ４、ＷＬ４）は互いに独立しており、これは、Ｄ及びＤ’にアクセスするために４つの異なるポートを使用できることを意味する。電圧ＶＤＤ１、ＶＤＤ２、ＧＮＤ１、及びＧＮＤ２は個別に制御することができ、Ｄ及びＤ’の独立した書き込み及び読み出しアクセスを可能にするためにＢＬ１、ＷＬ１、ＢＬ３、ＷＬ３、ＶＤＤ１、ＧＮＤ１、ＢＬ２、ＷＬ２、ＢＬ４、ＷＬ４、ＶＤＤ２、及びＧＮＤ２の相対電圧レベルを適用することができる。
【0048】
図４は、読み出しアクセス又は書き込みアクセス中の増幅した（増加した）電圧レベルと、読み出しアクセス又は書き込みアクセス中の低減した電圧レベルの例を示す。Ｖｒｅｆは、任意の個々の電圧レベルを指す場合があり、読み出しアクセス／書き込みアクセス中に電圧レベルを増幅又は低減する概念を例示することを意図している。
【0049】
図５は、メモリセルのビット線とワード線が互いに独立している、本明細書で開示されるメモリセルのアレイを備えるスタティックランダムアクセスメモリの例を示す。デュアルポートメモリの第１のポートは、例えば、ＢＬ１１にアクセスすることによって左側のカラムのメモリセルのうちの１つで読み出す又は書き込むことができ、第２のポートは、ＢＬ１２にアクセスすることによって左側のカラムの別のメモリセルで読み出す又は書き込むことができる。この例では、ＢＬ１及びＢＬ２は、別個のプリチャージユニット及び増幅ユニットを有する。同様に、第１のポートＷＬは、１つのＷＬ増幅ユニットを有することができ、一方、第２のポートＷＬは、別のＷＬ増幅ユニットを有することができる。この例では、メモリは、ビット線上にセンスアンプを備える。
【0050】
図６は、増幅された出力電圧を提供する構成での、２つの並列キャパシタＣ１及びＣ２と４つのスイッチの形態の、増幅ユニットの例を示す。他の増幅ユニットの実装が想定される。
【0051】
図７は、単一のサイクルで２＊ＶＤＤを提供するように構成された増幅ユニットの例を示す。増幅ユニットは、第１のチャージポンプユニット及び第２のチャージポンプユニットを備える。各チャージポンプユニットは、４つのクロスカップルトランジスタと、２つのキャパシタを備える。４つのクロスカップルトランジスタは、供給電圧ＶＤＤに接続された２つのＮＭＯＳトランジスタと、ＮＭＯＳトランジスタに及びチャージポンプユニットの出力に接続された２つのＰＭＯＳトランジスタを備える。各チャージポンプユニットは、２つのキャパシタを介してクロック信号ＩＮ及びクロック信号の１８０度位相シフトバージョンを受信するように構成される。チャージポンプユニットは並列に接続されており、これは、第２のチャージポンプの入力が、クロック信号によって制御されるインバータを通じて、第１のチャージポンプの出力に接続されることを意味する。
【0052】
【0053】
本発明のさらなる詳細
１． スタティックランダムアクセスメモリのためのメモリセルであって、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
前記第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、前記第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、前記第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
前記第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
前記第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
前記第５のトランジスタ（Ｍ５）に接続され、前記第１のストレージノード（Ｄ）への前記第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
前記第１のワード線（ＷＬ１）とは独立しており、前記第６のトランジスタ（Ｍ６）に接続され、前記第１の反転ストレージノード（Ｄ’）への前記第２のビット線（ＢＬ２）のアクセスを前記第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
を備え、
前記第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、前記第１の供給電圧（ＶＤＤ１）と前記第１の基準電圧（ＧＮＤ１）、又は、前記第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、前記第２の供給電圧（ＶＤＤ２）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１の基準電圧（ＧＮＤ１）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１のビット線（ＢＬ１）と第１の基準電圧（ＧＮＤ１）又は第１の供給電圧（ＶＤＤ１）、又は、前記第２のビット線（ＢＬ２）と第２の基準電圧（ＧＮＤ２）又は第２の供給電圧（ＶＤＤ２）の相対電圧レベルは、前記第１のストレージノード（Ｄ）及び前記第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される、
メモリセル。
１． スタティックランダムアクセスメモリのためのメモリセルであって、
第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
前記第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、前記第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、前記第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
前記第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
前記第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
前記第５のトランジスタ（Ｍ５）に接続され、前記第１のストレージノード（Ｄ）への前記第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
前記第１のワード線（ＷＬ１）とは独立しており、前記第６のトランジスタ（Ｍ６）に接続され、前記第１の反転ストレージノード（Ｄ’）への前記第２のビット線（ＢＬ２）のアクセスを前記第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
を備え、
前記第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、前記第１の供給電圧（ＶＤＤ１）と前記第１の基準電圧（ＧＮＤ１）、又は、前記第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、前記第２の供給電圧（ＶＤＤ２）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１の基準電圧（ＧＮＤ１）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１のビット線（ＢＬ１）と第１の基準電圧（ＧＮＤ１）又は第１の供給電圧（ＶＤＤ１）、又は、前記第２のビット線（ＢＬ２）と第２の基準電圧（ＧＮＤ２）又は第２の供給電圧（ＶＤＤ２）の相対電圧レベルは、前記第１のストレージノード（Ｄ）及び前記第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される、
メモリセル。
【0054】
２． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のワード線（ＷＬ１）の第１のワード線電圧が少なくとも倍増される、すなわち、前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、前記付記のいずれかに記載のメモリセル。
【0055】
３． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のビット線（ＢＬ１）の第１のビット線電圧が少なくとも倍増される、すなわち、前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、付記２に記載のメモリセル。
【0056】
４． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のワード線（ＷＬ２）の第２のワード線電圧が少なくとも倍増される、すなわち、前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、前記付記のいずれかに記載のメモリセル。
【0057】
５． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のビット線（ＢＬ２）の第２のビット線電圧が少なくとも倍増される、すなわち、前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、付記４に記載のメモリセル。
【0058】
６． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１の供給電圧（ＶＤＤ１）が低減される、前記付記のいずれかに記載のメモリセル。
【0059】
７． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２の供給電圧（ＶＤＤ２）が低減される、前記付記のいずれかに記載のメモリセル。
【0060】
８． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１の基準電圧（ＧＮＤ１）が増幅される、前記付記のいずれかに記載のメモリセル。
【0061】
９． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２の基準電圧（ＧＮＤ２）が増幅される、前記付記のいずれかに記載のメモリセル。
【0062】
１０． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１の供給電圧（ＶＤＤ１）が低減され、前記第１の基準電圧（ＧＮＤ１）が増幅される、前記付記のいずれかに記載のメモリセル。
【0063】
１１． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２の供給電圧（ＶＤＤ２）が低減され、前記第２の基準電圧（ＧＮＤ２）が増幅される、前記付記のいずれかに記載のメモリセル。
【0064】
１２． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第２の供給電圧（ＶＤＤ２）が低減される、前記付記のいずれかに記載のメモリセル。
【0065】
１３． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第１の供給電圧（ＶＤＤ１）が低減される、前記付記のいずれかに記載のメモリセル。
【0066】
１４． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第２の基準電圧（ＧＮＤ２）が低減される、前記付記のいずれかに記載のメモリセル。
【0067】
１５． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第１の基準電圧（ＧＮＤ１）が低減される、前記付記のいずれかに記載のメモリセル。
【0068】
１６． 前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１の基準電圧（ＧＮＤ１）が増幅され、前記第２の基準電圧（ＧＮＤ２）が低減される、前記付記のいずれかに記載のメモリセル。
【0069】
１７． 前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第１の基準電圧（ＧＮＤ１）が低減され、前記第２の基準電圧（ＧＮＤ２）が増幅される、前記付記のいずれかに記載のメモリセル。
【0070】
１８． 前記書き込みアクセスは、前記第１のストレージノード（Ｄ）又は前記第１の反転ストレージノード（Ｄ’）に論理「１」を書き込むプロセスである、前記付記のいずれかに記載のメモリセル。
【0071】
１９． 前記第１の供給電圧（ＶＤＤ１）、第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ１）、第１のワード線（ＷＬ１）、第２のビット線（ＢＬ２）、及び第２のワード線（ＷＬ２）は、別個の電圧である、前記付記のいずれかに記載のメモリセル。
【0072】
２０． 前記第１の基準電圧（ＧＮＤ１）と前記第２の基準電圧（ＧＮＤ２）は、別個の電圧である、付記１９に記載のメモリセル。
【0073】
２１． 前記第１のストレージノード（Ｄ）の読み出しアクセス中に、前記第１のワード線（ＷＬ１）の第１のワード線電圧が低減される、前記付記のいずれかに記載のメモリセル。
【0074】
２２． 前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、前記第２のワード線（ＷＬ２）の第２のワード線電圧が低減される、前記付記のいずれかに記載のメモリセル。
【0075】
２３． 前記第１の反転第１のストレージノード（Ｄ）の読み出しアクセス中に、前記第１の供給電圧（ＶＤＤ１）が増幅される、前記付記のいずれかに記載のメモリセル。
【0076】
２４． 前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、前記第２の供給電圧（ＶＤＤ２）が増幅される、前記付記のいずれかに記載のメモリセル。
【0077】
２５． 前記第１のストレージノード（Ｄ）の読み出しアクセス中に、前記第１の基準電圧（ＧＮＤ１）が低減される、前記付記のいずれかに記載のメモリセル。
【0078】
２６． 前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、前記第２の基準電圧（ＧＮＤ２）が低減される、前記付記のいずれかに記載のメモリセル。
【0079】
２７． 前記第１のストレージノード（Ｄ）の読み出しアクセス中に、前記第１の供給電圧（ＶＤＤ１）が増幅され、前記第１の基準電圧（ＧＮＤ１）が低減される、前記付記のいずれかに記載のメモリセル。
【0080】
２８． 前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、前記第２の供給電圧（ＶＤＤ２）が増幅され、前記第２の基準電圧（ＧＮＤ２）が低減される、前記付記のいずれかに記載のメモリセル。
【0081】
２９． 前記第１のストレージノード（Ｄ）の読み出しアクセス中に、前記第２の供給電圧（ＶＤＤ２）が増幅される、前記付記のいずれかに記載のメモリセル。
【0082】
３０． 前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、前記第１の供給電圧（ＶＤＤ１）が増幅される、前記付記のいずれかに記載のメモリセル。
【0083】
３１． 前記第１のストレージノード（Ｄ）の読み出しアクセス中に、前記第２の基準電圧（ＧＮＤ２）が増幅される、前記付記のいずれかに記載のメモリセル。
【0084】
３２． 前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、前記第１の基準電圧（ＧＮＤ１）が増幅される、前記付記のいずれかに記載のメモリセル。
【0085】
３３． 前記第１のストレージノード（Ｄ）の読み出しアクセス中に、前記第１のビット線（ＢＬ１）の第１のビット線電圧が低減される、前記付記のいずれかに記載のメモリセル。
【0086】
３４． 前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に、前記第２のビット線（ＢＬ２）の第２のビット線電圧が低減される、前記付記のいずれかに記載のメモリセル。
【0087】
３５． 前記第１のビット線（ＢＬ１）と前記第１のワード線（ＷＬ１）は第１の双方向ポート又は第１の単方向ポートを構成し、前記第２のビット線（ＢＬ２）と前記第２のワード線（ＷＬ２）は第２の双方向ポート又は第２の単方向ポートを構成する、前記付記のいずれかに記載のメモリセル。
【0088】
３６． 前記メモリセルは、６Ｔ ＳＲＡＭデュアルポートメモリセルである、前記付記のいずれかに記載のメモリセル。
【0089】
３７． 前記６Ｔ ＳＲＡＭデュアルポートメモリセルは、６Ｔ ＳＲＡＭ単一サイクルデュアルポートメモリセルである、付記３６に記載のメモリセル。
【0090】
３８． 前記第１のストレージノード（Ｄ）と第３のビット線（ＢＬ３）との間に接続された第７のトランジスタ（Ｍ７）と、
前記第１の反転ストレージノード（Ｄ’）と第４のビット線（ＢＬ４）との間に接続された第８のトランジスタ（Ｍ８）と、
前記第７のトランジスタ（Ｍ７）に接続され、前記第１のストレージノード（Ｄ）への前記第３のビット線（ＢＬ３）のアクセスを制御する、第３のワード線（ＷＬ３）と、
前記第１、第２、及び第３のワード線（ＷＬ１、ＷＬ２、ＷＬ３）とは独立しており、前記第８のトランジスタ（Ｍ８）に接続され、前記第１の反転ストレージノード（Ｄ’）への前記第４のビット線（ＢＬ４）のアクセスを前記第１、第２、及び第３のビット線（ＢＬ１、ＢＬ２、ＢＬ３）とは独立して制御する、第４のワード線（ＷＬ４）と、
をさらに備える、付記１～付記３５のいずれかに記載のメモリセル。
前記第１の反転ストレージノード（Ｄ’）と第４のビット線（ＢＬ４）との間に接続された第８のトランジスタ（Ｍ８）と、
前記第７のトランジスタ（Ｍ７）に接続され、前記第１のストレージノード（Ｄ）への前記第３のビット線（ＢＬ３）のアクセスを制御する、第３のワード線（ＷＬ３）と、
前記第１、第２、及び第３のワード線（ＷＬ１、ＷＬ２、ＷＬ３）とは独立しており、前記第８のトランジスタ（Ｍ８）に接続され、前記第１の反転ストレージノード（Ｄ’）への前記第４のビット線（ＢＬ４）のアクセスを前記第１、第２、及び第３のビット線（ＢＬ１、ＢＬ２、ＢＬ３）とは独立して制御する、第４のワード線（ＷＬ４）と、
をさらに備える、付記１～付記３５のいずれかに記載のメモリセル。
【0091】
３９． 前記第３のワード線（ＷＬ３）と第１の基準電圧（ＧＮＤ１）、又は、前記第１の供給電圧（ＶＤＤ１）と前記第１の基準電圧（ＧＮＤ１）、又は前記第４のワード線（ＷＬ４）と第２の基準電圧（ＧＮＤ２）、又は、前記第２の供給電圧（ＶＤＤ２）と前記第２の基準電圧（ＧＮＤ２）の相対電圧レベルは、前記第１のストレージノード（Ｄ）及び前記第１の反転ストレージノード（Ｄ’）のデータをそれぞれ前記第３及び第４のビット線（ＢＬ３、ＢＬ４）との間で独立して読み出す及び書き込むことができるように設定される、付記３８に記載のメモリセル。
【0092】
４０． 前記メモリセルは、８Ｔ ＳＲＡＭ ４ポートメモリセルである、付記３８～付記３９のいずれかに記載のメモリセル。
【0093】
４１． 前記第１のストレージノード（Ｄ）とｍ個の対応する左側アクセスビット線との間に接続されたｍ個の左側アクセストランジスタと、
前記第１の反転ストレージノード（Ｄ）とｎ個の対応する右側アクセスビット線との間に接続されたｎ個の右側アクセストランジスタと、
ｍ個の左側アクセストランジスタに接続されたｍ個の左側アクセスワード線と、
ｎ個の右側アクセストランジスタに接続されたｎ個の右側アクセスワード線と、
をさらに備え、前記第１のストレージノード（Ｄ）及び前記第１の反転ストレージノード（Ｄ’）のデータを、ｍ個の左側アクセスビット線及びｎ個の右側アクセスビット線との間で独立して読み出す及び書き込むことができる、付記３８～付記３９のいずれかに記載のメモリセル。
前記第１の反転ストレージノード（Ｄ）とｎ個の対応する右側アクセスビット線との間に接続されたｎ個の右側アクセストランジスタと、
ｍ個の左側アクセストランジスタに接続されたｍ個の左側アクセスワード線と、
ｎ個の右側アクセストランジスタに接続されたｎ個の右側アクセスワード線と、
をさらに備え、前記第１のストレージノード（Ｄ）及び前記第１の反転ストレージノード（Ｄ’）のデータを、ｍ個の左側アクセスビット線及びｎ個の右側アクセスビット線との間で独立して読み出す及び書き込むことができる、付記３８～付記３９のいずれかに記載のメモリセル。
【0094】
４２． 前記メモリセルは、（８＋ｍ＋ｎ）トランジスタで実装される、単方向ポート又は双方向ポートなどの（４＋ｍ＋ｎ）ポートを有するＳＲＡＭメモリセルである、付記４１に記載のメモリセル。
【0095】
４３． 付記１～付記４２のいずれかに記載の複数のメモリセルを備える、メモリアレイ。
【0096】
４４． 付記１～付記４２のいずれかに記載の複数のメモリセルと、
ロウデコーダと、
カラムデコーダと、
センスアンプと、
前記メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラと、
を備える、スタティックランダムアクセスメモリ。
ロウデコーダと、
カラムデコーダと、
センスアンプと、
前記メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラと、
を備える、スタティックランダムアクセスメモリ。
【0097】
４５． 前記第１の基準電圧（ＧＮＤ１）、前記第２の基準電圧（ＧＮＤ２）、前記第１の供給電圧（ＶＤＤ１）、及び第２の供給電圧（ＶＤＤ２）への電圧レベルを提供するための増幅ユニットをさらに備える、付記４４に記載のスタティックランダムアクセスメモリ。
【0098】
４６． 前記増幅ユニットは、前記第１のビット線（ＢＬ１）、前記第２のビット線（ＢＬ２）、前記第１のワード線（ＷＬ１）、及び前記第２のワード線（ＷＬ２）への電圧レベルを提供するように構成される、付記４５に記載のスタティックランダムアクセスメモリ。
【0099】
４７． 前記増幅ユニットは、第１の基準電圧（ＧＮＤ１）、前記第２の基準電圧（ＧＮＤ２）、前記第１の供給電圧（ＶＤＤ１）、及び前記第２の供給電圧（ＶＤＤ２）、前記第１のビット線（ＢＬ１）、前記第２のビット線（ＢＬ２）、前記第１のワード線（ＷＬ１）、及び前記第２のワード線（ＷＬ２）、又は任意のさらなるビット線又はワード線の任意の組み合わせへの個々の電圧を提供するための複数のチャージポンプ回路を備える、付記４５～付記４６のいずれかに記載のスタティックランダムアクセスメモリ。
【0100】
４８． 前記スタティックランダムアクセスメモリは、シングルポート５Ｔスタティックランダムアクセスメモリ、又はデュアルポート６Ｔスタティックランダムアクセスメモリ、又は３ポート７Ｔスタティックランダムアクセスメモリ、又は４ポート８Ｔスタティックランダムアクセスメモリ、又は５ポート９Ｔスタティックランダムアクセスメモリ、又は６ポート１０Ｔスタティックランダムアクセスメモリである、付記４５～付記４７のいずれかに記載のスタティックランダムアクセスメモリ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【手続補正書】
【提出日】2021-01-14
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
スタティックランダムアクセスメモリのためのメモリセルであって、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、
前記第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、前記第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、前記第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され、
前記第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と、
前記第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と、
前記第５のトランジスタ（Ｍ５）に接続され、前記第１のストレージノード（Ｄ）への前記第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と、
前記第１のワード線（ＷＬ１）とは独立しており、前記第６のトランジスタ（Ｍ６）に接続され、前記第１の反転ストレージノード（Ｄ’）への前記第２のビット線（ＢＬ２）のアクセスを前記第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と、
を備え、
前記第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、前記第１の供給電圧（ＶＤＤ１）と前記第１の基準電圧（ＧＮＤ１）、又は、前記第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、前記第２の供給電圧（ＶＤＤ２）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１の基準電圧（ＧＮＤ１）と前記第２の基準電圧（ＧＮＤ２）、又は、前記第１のビット線（ＢＬ１）と第１の基準電圧（ＧＮＤ１）又は第１の供給電圧（ＶＤＤ１）、又は、前記第２のビット線（ＢＬ２）と第２の基準電圧（ＧＮＤ２）又は第２の供給電圧（ＶＤＤ２）の相対電圧レベルは、前記第１のストレージノード（Ｄ）及び前記第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定され、
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のワード線（ＷＬ１）の第１のワード線電圧が前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍などのレベルに増幅され、前記第１のビット線（ＢＬ１）の第１のビット線電圧が前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍などのレベルに増幅され、
前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のワード線（ＷＬ２）の第２のワード線電圧が前記第１の供給電圧（ＶＤＤ２）の少なくとも２倍などのレベルに増幅され、前記第２のビット線（ＢＬ２）の第２のビット線電圧が前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍などのレベルに増幅され、前記書き込みアクセスは、前記第１のストレージノード（Ｄ）又は前記第１の反転ストレージノード（Ｄ’）に論理「１」を書き込むプロセスである、
メモリセル。
【請求項2】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のワード線（ＷＬ１）の第１のワード線電圧が少なくとも倍増される、すなわち、前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のワード線（ＷＬ２）の第２のワード線電圧が少なくとも倍増される、すなわち、前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項3】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１のビット線（ＢＬ１）の第１のビット線電圧が少なくとも倍増される、すなわち、前記第１の供給電圧（ＶＤＤ１）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２のビット線（ＢＬ２）の第２のビット線電圧が少なくとも倍増される、すなわち、前記第２の供給電圧（ＶＤＤ２）の少なくとも２倍、好ましくは少なくとも２．５倍、さらにより好ましくは少なくとも３倍のレベルに増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項4】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に前記第１の供給電圧（ＶＤＤ１）が低減される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に前記第２の供給電圧（ＶＤＤ２）が低減される、前記請求項のいずれかに記載のメモリセル。
【請求項5】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に前記第１の基準電圧（ＧＮＤ１）が増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に前記第２の基準電圧（ＧＮＤ２）が増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項6】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に、前記第１の供給電圧（ＶＤＤ１）が低減され、前記第１の基準電圧（ＧＮＤ１）が増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に、前記第２の供給電圧（ＶＤＤ２）が低減され、前記第２の基準電圧（ＧＮＤ２）が増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項7】
前記第１のストレージノード（Ｄ）の書き込みアクセス中に前記第２の供給電圧（ＶＤＤ２）が低減される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の書き込みアクセス中に前記第１の供給電圧（ＶＤＤ１）が低減される、前記請求項のいずれかに記載のメモリセル。
【請求項8】
前記第１のストレージノード（Ｄ）の読み出しアクセス中に前記第１のワード線（ＷＬ１）の第１のワード線電圧が低減される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に前記第２のワード線（ＷＬ２）の第２のワード線電圧が低減される、前記請求項のいずれかに記載のメモリセル。
【請求項9】
前記第１の反転第１のストレージノード（Ｄ）の読み出しアクセス中に前記第１の供給電圧（ＶＤＤ１）が増幅される、及び／又は、前記第１の反転ストレージノード（Ｄ’）の読み出しアクセス中に前記第２の供給電圧（ＶＤＤ２）が増幅される、前記請求項のいずれかに記載のメモリセル。
【請求項10】
前記第１のビット線（ＢＬ１）と前記第１のワード線（ＷＬ１）は第１の双方向ポート又は第１の単方向ポートを構成し、前記第２のビット線（ＢＬ２）と前記第２のワード線（ＷＬ２）は第２の双方向ポート又は第２の単方向ポートを構成する、前記請求項のいずれかに記載のメモリセル。
【請求項11】
前記メモリセルは、好ましくは６Ｔ ＳＲＡＭデュアルポートメモリセルであり、前記６Ｔ ＳＲＡＭデュアルポートメモリセルは、６Ｔ ＳＲＡＭ単一サイクルデュアルポートメモリセルである、前記請求項のいずれかに記載のメモリセル。
【請求項12】
請求項１～請求項１１のいずれかに記載の複数のメモリセルと、ロウデコーダと、
カラムデコーダと、
センスアンプと、
前記メモリセルの供給電圧、基準電圧、ワード線、及びビット線の電圧を提供するための電圧供給コントローラと、
を備える、スタティックランダムアクセスメモリ。
【請求項13】
第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、及び第２の供給電圧（ＶＤＤ２）への電圧レベルを提供するための増幅ユニットをさらに備える、請求項１２に記載のスタティックランダムアクセスメモリ。
【請求項14】
前記増幅ユニットは、第１のビット線（ＢＬ１）、第２のビット線（ＢＬ２）、第１のワード線（ＷＬ１）、及び第２のワード線（ＷＬ２）への電圧レベルを提供するように構成される、請求項１３に記載のスタティックランダムアクセスメモリ。
【請求項15】
前記増幅ユニットは、第１の基準電圧（ＧＮＤ１）、第２の基準電圧（ＧＮＤ２）、第１の供給電圧（ＶＤＤ１）、及び第２の供給電圧（ＶＤＤ２）、第１のビット線（ＢＬ１）、第２のビット線（ＢＬ２）、第１のワード線（ＷＬ１）、及び第２のワード線（ＷＬ２）、又は任意のさらなるビット線又はワード線の任意の組み合わせへの個々の電圧を提供するための複数のチャージポンプ回路を備える、請求項１３～請求項１４のいずれかに記載のスタティックランダムアクセスメモリ。
【国際調査報告】