(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-05-17
(54)【発明の名称】画素駆動回路及びその駆動方法、表示パネル
(51)【国際特許分類】
H01L 33/00 20100101AFI20220510BHJP
G09G 3/20 20060101ALI20220510BHJP
G09G 3/32 20160101ALI20220510BHJP
【ＦＩ】
H01L33/00 J
G09G3/20 641D
G09G3/20 641A
G09G3/20 624B
G09G3/32 A
G09G3/20 641K
G09G3/20 641E
G09G3/20 642C
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2020529439
(86)(22)【出願日】2019-01-25
(85)【翻訳文提出日】2020-05-29
(86)【国際出願番号】 CN2019073219
(87)【国際公開番号】W WO2020151007
(87)【国際公開日】2020-07-30
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】▲劉▼ 冬▲ニ▼
【テーマコード（参考）】
5C080
5C380
5F241
【Ｆターム（参考）】
5C080AA07
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5F241BD02
5F241FF06
(57)【要約】
該画素駆動回路（１０）は、表示データ信号を受信し、前記表示データ信号に基づいて電流制御回路（１００）を流れる駆動電流の電流の大きさを制御するように構成される電流制御回路（１００）と、前記駆動電流を受信し、及び、時間データ信号と第１の発光制御信号と第２の発光制御信号を受信し、前記時間データ信号と前記第１の発光制御信号と前記第２の発光制御信号に基づいて前記駆動電流の通過時間を制御するように構成される時間制御回路（２００）と、を備える。該画素駆動回路（１０）は、複数回走査する場合に、バイナリ単位の時間長の制御を実現し、時間長の制御の柔軟性を高めることによって、グレースケール輝度に対する補正を実現し、表示パネルの表示効果を向上させることができる。
【特許請求の範囲】
【請求項1】
表示データ信号を受信し、前記表示データ信号に基づいて電流制御回路を流れる駆動電流の電流の大きさを制御するように構成される電流制御回路と、前記駆動電流を受信し、及び、時間データ信号と第１の発光制御信号と第２の発光制御信号とを受信し、前記時間データ信号と前記第１の発光制御信号と前記第２の発光制御信号とに基づいて前記駆動電流の通過時間を制御するように構成される時間制御回路と、
を備えている画素駆動回路。
【請求項2】
前記時間制御回路は、制御端と第１の端とを備え、且つ、前記時間データ信号に応答して、スイッチング回路が導通する否かを制御することにより、前記スイッチング回路における前記駆動電流の通過の許否を決定するように構成されているスイッチング回路と、
前記スイッチング回路の制御端に接続され、且つ、第１の走査信号に応答し、前記時間データ信号を、前記スイッチング回路の制御端に書き込むように構成されている時間データ書き込み回路と、
前記スイッチング回路の制御端に接続され、且つ前記時間データ書き込み回路が書き込んだ前記時間データ信号を記憶するように構成されている第１の記憶回路と、
前記スイッチング回路の第１の端に接続され、且つ前記第１の発光制御信号に応答して、前記駆動電流を前記スイッチング回路の第１の端に印加するように構成されている第１の発光制御回路と、
前記第１の発光制御回路と並列に接続されることにより、前記スイッチング回路の第１の端にも接続され、且つ前記第２の発光制御信号に応答して、前記駆動電流を前記スイッチング回路の第１の端に印加するように構成されている第２の発光制御回路と、
を備えている請求項１に記載の画素駆動回路。
【請求項3】
前記時間制御回路が発光素子に接続され、前記第１の発光制御回路と前記スイッチング回路とを介して前記駆動電流を前記発光素子に印加することによって、発光するように、前記発光素子を駆動する時間が第１の時間であり、
前記第２の発光制御回路と前記スイッチング回路を介して前記駆動電流を前記発光素子に印加することによって、発光するように前記発光素子を駆動する時間が補償時間であり、
前記通過時間が、前記第１の時間と前記補償時間との和である請求項２に記載の画素駆動回路。
【請求項4】
前記スイッチング回路は、第１のトランジスタを備え、前記第１のトランジスタのゲートを前記スイッチング回路の制御端とし、前記第１のトランジスタの第１の極を前記スイッチング回路の第１の端とし、前記第１のトランジスタの第２の極が発光素子に接続されるように構成されている請求項２又は３に記載の画素駆動回路。
【請求項5】
前記時間データ書き込み回路は、第２のトランジスタを備え、前記第２のトランジスタのゲートが第１の走査線に接続されて前記第１の走査信号を受信するように構成され、前記第２のトランジスタの第１の極が時間データ線に接続されて前記時間データ信号を受信するように構成され、前記第２のトランジスタの第２の極が前記スイッチング回路の制御端に接続されるように構成されている請求項２から４のいずれか一項に記載の画素駆動回路。
【請求項6】
前記第１の記憶回路は、第１の容量を備え、前記第１の容量の第１の極が前記スイッチング回路の制御端に接続されるように構成され、前記第１の容量の第２の極が第１の電圧端に接続されて第１の電圧を受信するように構成されている請求項２から５のいずれか一項に記載の画素駆動回路。
【請求項7】
前記第１の発光制御回路は、第３のトランジスタを備え、前記第３のトランジスタのゲートが第１の発光制御線に接続されて前記第１の発光制御信号を受信するように構成され、前記第３のトランジスタの第１の極が前記電流制御回路に接続されるように構成され、前記第３のトランジスタの第２の極が前記スイッチング回路の第１の端に接続されるように構成されている請求項２から６のいずれか一項に記載の画素駆動回路。
【請求項8】
前記第２の発光制御回路は、第４のトランジスタを備え、前記第４のトランジスタのゲートが第２の発光制御線に接続されて前記第２の発光制御信号を受信するように構成され、前記第４のトランジスタの第１の極が前記電流制御回路に接続されるように構成され、前記第４のトランジスタの第２の極が前記スイッチング回路の第１の端に接続されるように構成されている請求項２から７のいずれか一項に記載の画素駆動回路。
【請求項9】
前記電流制御回路は、駆動回路と表示データ書き込み回路と第２の記憶回路とを備え、前記駆動回路が、制御端と第１の端と第２の端とを備え、且つ、前記表示データ信号に基づいて、前記駆動電流の電流の大きさを制御するように構成され、
前記表示データ書き込み回路が前記駆動回路の第１の端又は制御端に接続され、且つ、第２の走査信号に応答して前記表示データ信号を前記駆動回路の第１の端又は制御端に書き込むように構成され、
前記第２の記憶回路が前記駆動回路の制御端に接続され、且つ、前記表示データ書き込み回路が書き込んだ前記表示データ信号を記憶するように構成されている請求項１から８のいずれか一項に記載の画素駆動回路。
【請求項10】
前記電流制御回路は、補償回路と第３の発光制御回路とリセット回路とを更に備え、前記補償回路が前記駆動回路の制御端及び第２の端に接続され、且つ前記第２の走査信号、及び前記駆動回路の第１の端に書き込まれた前記表示データ信号に応答して、前記駆動回路を補償するように構成され、
前記第３の発光制御回路が前記駆動回路の第１の端に接続され、且つ第３の発光制御信号に応答して、第２の電圧端の第２の電圧を前記駆動回路の第１の端に印加するように構成され、
前記リセット回路が前記駆動回路の制御端に接続され、且つリセット信号に応答してリセット電圧端のリセット電圧を前記駆動回路の制御端に印加するように構成されている請求項９に記載の画素駆動回路。
【請求項11】
前記駆動回路は、第５のトランジスタを備え、前記第５のトランジスタのゲートを前記駆動回路の制御端とし、前記第５のトランジスタの第１の極を前記駆動回路の第１の端とし、前記第５のトランジスタの第２の極は前記駆動回路の第２の端として前記時間制御回路に接続されるように構成されている請求項９又は１０に記載の画素駆動回路。
【請求項12】
前記表示データ書き込み回路は、第６のトランジスタを備え、前記第６のトランジスタのゲートが第２の走査線に接続されて前記第２の走査信号を受信するように構成され、前記第６のトランジスタの第１の極が表示データ線に接続されて前記表示データ信号を受信するように構成され、前記第６のトランジスタの第２の極が前記駆動回路の第１の端又は制御端に接続されるように構成されている請求項９から１１のいずれか一項に記載の画素駆動回路。
【請求項13】
前記第２の記憶回路は、第２の容量を備え、前記第２の容量の第１の極が前記駆動回路の制御端に接続されるように構成され、前記第２の容量の第２の極が第２の電圧端に接続されて第２の電圧を受信するように構成されている請求項９から１２のいずれか一項に記載の画素駆動回路。
【請求項14】
前記補償回路は、第７のトランジスタを備え、前記第７のトランジスタのゲートが第２の走査線に接続されて前記第２の走査信号を受信するように構成され、前記第７のトランジスタの第１の極が前記駆動回路の制御端に接続されるように構成され、前記第７のトランジスタの第２の極が前記駆動回路の第２の端に接続されるように構成されている請求項１０に記載の画素駆動回路。
【請求項15】
前記第３の発光制御回路は、第８のトランジスタを備え、前記第８のトランジスタのゲートが第３の発光制御線に接続されて前記第３の発光制御信号を受信するように構成され、前記第８のトランジスタの第１の極が前記第２の電圧端に接続されるように構成され、前記第８のトランジスタの第２の極が前記駆動回路の第１の端に接続されるように構成されている請求項１０又は１４に記載の画素駆動回路。
【請求項16】
前記リセット回路は、第９のトランジスタを備え、前記第９のトランジスタのゲートがリセット信号線に接続されて前記リセット信号を受信するように構成され、前記第９のトランジスタの第１の極が前記駆動回路の制御端に接続されるように構成され、前記第９のトランジスタの第２の極が前記リセット電圧端に接続されるように構成されている請求項１０、１４、１５のいずれか一項に記載の画素駆動回路。
【請求項17】
アレイ状に配列される複数の画素ユニットを備え、前記画素ユニットは、請求項１から１６のいずれか一項に記載の画素駆動回路と、前記画素駆動回路に接続される発光素子を備えている表示パネル。
【請求項18】
少なくとも２つのゲート駆動回路をさらに備え、前記第１の発光制御信号と前記第２の発光制御信号とは、それぞれ前記少なくとも２つのゲート駆動回路のうち異なるゲート駆動回路によって提供される請求項１７に記載の表示パネル。
【請求項19】
前記発光素子は、発光ダイオードを備えている請求項１７又は１８に記載の表示パネル。
【請求項20】
前記電流制御回路が、前記表示データ信号に基づいて前記電流制御回路を流れる駆動電流の電流の大きさを制御し、前記時間制御回路が、前記駆動電流を受信して前記時間データ信号と前記第１の発光制御信号と前記第２の発光制御信号に基づいて前記駆動電流の通過時間を制御するように、前記表示データ信号と、前記時間データ信号と、前記第１の発光制御信号と、前記第２の発光制御信号を入力するステップを備えている請求項１から１６のいずれか一項に記載の画素駆動回路の駆動方法。
【請求項21】
前記通過時間は、異なる表示グレースケールに対応する複数の時間長を含み、前記複数の時間長がバイナリ単位の時間長である請求項２０に記載の画素駆動回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は、画素駆動回路及びその駆動方法、表示パネルに関する。
【背景技術】
【0002】
マイクロ発光ダイオード（マイクロＬＥＤ、或いは、ｍＬＥＤ又はμＬＥＤと略称する）表示装置は、発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）の長さを従来の１％（例えば、１００マイクロメートル以下、例えば、１０マイクロメートル～２０マイクロメートル）に縮められることと、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示デバイスと比べ、より高い発光輝度、発光効率、より低い動作消費電力などの利点があるため、徐々に広く注目を集めてくる。このような特徴があるため、マイクロＬＥＤは、携帯電話、ディスプレイ、ノートパソコン、デジタルカメラ、計器及びメーターなどの、表示機能を備えた装置に適用してもよい。
【0003】
マイクロＬＥＤ技術、即ちＬＥＤマイクロ化とマトリックス化技術は、マイクロメートルレベルの赤、緑、青の三色を表示するマイクロＬＥＤをアレイ基板上に作製してもよい。現在、マイクロＬＥＤ技術は、従来の窒化ガリウム（ＧａＮ）ＬＥＤ技術に基づいている。アレイ基板上のマイクロＬＥＤのそれぞれは、単独の一つの画素ユニットとして見なされ、即ち、点灯が単独で駆動されることができ、これにより、より繊細度の高く、コントラストの強い画面を表示装置で表すようになる。
【発明の概要】
【0004】
本発明の少なくとも１つの実施例は、表示データ信号を受信し、前記表示データ信号に基づいて電流制御回路を流れる駆動電流の電流の大きさを制御するように構成される電流制御回路と、前記駆動電流を受信し、及び、時間データ信号と第１の発光制御信号と第２の発光制御信号を受信し、前記時間データ信号と前記第１の発光制御信号と前記第２の発光制御信号に基づいて前記駆動電流の通過時間を制御するように構成される時間制御回路と、を備える画素駆動回路を提供する。
【0005】
例えば、本開示の一実施例で提供される画素駆動回路において、前記時間制御回路は、制御端と第１の端とを備え、且つ、前記時間データ信号に応答して、スイッチング回路が導通するか否かを制御することにより、前記スイッチング回路における前記駆動電流の通過の許否を決定するように構成されるスイッチング回路と、前記スイッチング回路の制御端に接続され、且つ、第１の走査信号に応答し、前記時間データ信号を、前記スイッチング回路の制御端に書き込みように構成される時間データ書き込むように構成される回路と、前記スイッチング回路の制御端に接続され、且つ前記時間データ書き込み回路が書き込んだ前記時間データ信号を記憶するように構成される第１の記憶回路と、前記スイッチング回路の第１の端に接続され、且つ前記第１の発光制御信号に応答して、前記駆動電流を前記スイッチング回路の第１の端に印加するように構成される第１の発光制御回路と、前記第１の発光制御回路と並列に接続されることにより、前記スイッチング回路の第１の端にも接続され、且つ前記第２の発光制御信号に応答して、前記駆動電流を前記スイッチング回路の第１の端に印加するように構成される第２の発光制御回路と、を備える。
【0006】
例えば、本開示の一実施例で提供される画素駆動回路において、前記時間制御回路が発光素子に接続され、前記第１の発光制御回路と前記スイッチング回路とを介して前記駆動電流を前記発光素子に印加することによって、発光するように前記発光素子を駆動する時間が第１の時間であり、前記第２の発光制御回路と前記スイッチング回路を介して前記駆動電流を前記発光素子に印加することによって、発光するように前記発光素子を駆動する時間が補償時間であり、前記通過時間が、前記第１の時間と前記補正時間との和である。
【0007】
例えば、本開示の一実施例で提供される画素駆動回路において、前記スイッチング回路は、第１のトランジスタを備え、前記第１のトランジスタのゲートを前記スイッチング回路の制御端とし、前記第１のトランジスタの第１の極を前記スイッチング回路の第１の端とし、前記第１のトランジスタの第２の極が発光素子に接続されるように構成される。
【0008】
例えば、本開示の一実施例で提供される画素駆動回路において、前記時間データ書き込み回路は、第２のトランジスタを備え、前記第２のトランジスタのゲートが第１の走査線に接続されて前記第１の走査信号を受信するように構成され、前記第２のトランジスタの第１の極が時間データ線に接続されて前記時間データ信号を受信するように構成され、前記第２のトランジスタの第２の極が前記スイッチング回路の制御端に接続されるように構成される。
【0009】
例えば、本開示の一実施例で提供される画素駆動回路において、前記第１の記憶回路は第１の容量を備え、前記第１の容量の第１の極が前記スイッチング回路の制御端に接続されるように構成され、前記第１の容量の第２の極が第１の電圧端に接続されて第１の電圧を受信するように構成される。
【0010】
例えば、本開示の一実施例で提供される画素駆動回路において、前記第１の発光制御回路は、第３のトランジスタを備え、前記第３のトランジスタのゲートが第１の発光制御線に接続されて前記第１の発光制御信号を受信するように構成され、前記第３のトランジスタの第１の極が前記電流制御回路に接続されるように構成され、前記第３のトランジスタの第２の極が前記スイッチング回路の第１の端に接続されるように構成される。
【0011】
例えば、本開示の一実施例で提供される画素駆動回路において、前記第２の発光制御回路は、第４のトランジスタを備え、前記第４のトランジスタのゲートが第２の発光制御線に接続されて前記第２の発光制御信号を受信するように構成され、前記第４のトランジスタの第１の極が前記電流制御回路に接続されるように構成され、前記第４のトランジスタの第２の極が前記スイッチング回路の第１の端に接続されるように構成される。
【0012】
例えば、本開示の一実施例で提供される画素駆動回路において、前記電流制御回路は、駆動回路と表示データ書き込み回路と第２の記憶回路を備え、前記駆動回路が、制御端と第１の端と第２の端を備え、且つ、前記表示データ信号に基づいて、前記駆動電流の電流の大きさを制御するように構成され、前記表示データ書き込み回路が前記駆動回路の第１の端又は制御端に接続され、且つ、第２の走査信号に応答して前記表示データ信号を前記駆動回路の第１の端又は制御端に書き込むように構成され、前記第２の記憶回路が前記駆動回路の制御端に接続され、且つ、前記表示データ書き込み回路が書き込んだ前記表示データ信号を記憶するように構成される。
【0013】
例えば、本開示の一実施例で提供される画素駆動回路において、前記電流制御回路が、補償回路と第３の発光制御回路とリセット回路とをさらに備え、前記補償回路が前記駆動回路の制御端及び第２の端に接続され、且つ前記第２の走査信号、及び前記駆動回路の第１の端に書き込まれた前記表示データ信号に応答して、前記駆動回路を補償するように構成され、前記第３の発光制御回路が前記駆動回路の第１の端に接続され、且つ第３の発光制御信号に応答して、第２の電圧端の第２の電圧を前記駆動回路の第１の端に印加するように構成され、前記リセット回路が前記駆動回路の制御端に接続され、且つリセット信号に応答してリセット電圧端のリセット電圧を前記駆動回路の制御端に印加する。
【0014】
例えば、本開示の一実施例で提供される画素駆動回路において、前記駆動回路は、第５のトランジスタを備え、前記第５のトランジスタのゲートを前記駆動回路の制御端とし、前記第５のトランジスタの第１の極を前記駆動回路の第１の端とし、前記第５のトランジスタの第２の極は前記駆動回路の第２の端として、前記時間制御回路に接続されるように構成される。
【0015】
例えば、本開示の一実施例で提供される画素駆動回路において、前記表示データ書き込み回路は、第６のトランジスタを備え、前記第６のトランジスタのゲートが第２の走査線に接続されて前記第２の走査信号を受信するように構成され、前記第６のトランジスタの第１の極が表示データ線に接続されて前記表示データ信号を受信するように構成され、前記第６のトランジスタの第２の極が前記駆動回路の第１の端又は制御端に接続されるように構成される。
【0016】
例えば、本開示の一実施例で提供される画素駆動回路において、前記第２の記憶回路は、第２の容量を備え、前記第２の容量の第１の極が前記駆動回路の制御端に接続されるように構成され、前記第２の容量の第２の極が第２の電圧端に接続されて第２の電圧を受信するように構成される。
【0017】
例えば、本開示の一実施例で提供される画素駆動回路において、前記補償回路は第７のトランジスタを備え、前記第７のトランジスタのゲートが第２の走査線に接続されて前記第２の走査信号を受信するように構成され、前記第７のトランジスタの第１の極が前記駆動回路の制御端に接続されるように構成され、前記第７のトランジスタの第２の極が前記駆動回路の第２の端に接続されるように構成される。
【0018】
例えば、本開示の一実施例で提供される画素駆動回路において、前記第３の発光制御回路は、第８のトランジスタを備え、前記第８のトランジスタのゲートが第３の発光制御線に接続されて前記第３の発光制御信号を受信するように構成され、前記第８のトランジスタの第１の極が前記第２の電圧端に接続されるように構成され、前記第８のトランジスタの第２の極が前記駆動回路の第１の端に接続されるように構成される。
【0019】
例えば、本開示の一実施例で提供される画素駆動回路において、前記リセット回路は第９のトランジスタを備え、前記第９のトランジスタのゲートがリセット信号線に接続されて前記リセット信号を受信するように構成され、前記第９のトランジスタの第１の極が前記駆動回路の制御端に接続されるように構成され、前記第９のトランジスタの第２の極が前記リセット電圧端に接続されるように構成される。
【0020】
本開示の少なくとも１つの実施例は、アレイ状に配列される複数の画素ユニットを備える表示パネルをさらに提供し、前記画素ユニットは、本開示のいずれかの実施例に記載の画素駆動回路と、前記画素駆動回路に接続される発光素子を備える。
【0021】
例えば、本開示の一実施例で提供される表示パネルは、少なくとも２つのゲート駆動回路をさらに備え、前記第１の発光制御信号と前記第２の発光制御信号とは、それぞれ前記少なくとも２つのゲート駆動回路のうち異なるゲート駆動回路によって提供される。
【0022】
例えば、在本開示の一実施例で提供される表示パネルにおいて、前記発光素子は、発光ダイオードを備える。
【0023】
本開示の少なくとも１つの実施例は、前記電流制御回路が、前記表示データ信号に基づいて前記電流制御回路を流れる駆動電流の電流の大きさを制御し、前記時間制御回路が、前記駆動電流を受信して前記時間データ信号と前記第１の発光制御信号と前記第２の発光制御信号に基づいて前記駆動電流の通過時間を制御するように、前記表示データ信号と、前記時間データ信号と、前記第１の発光制御信号と、前記第２の発光制御信号を入力するステップを備える本開示のいずれかの実施例に記載の画素駆動回路の駆動方法を提供する。
【0024】
例えば、本開示の一実施例で提供される画素駆動回路の駆動方法において、前記通過時間は、異なる表示グレースケールに対応する複数の時間長を含み、前記複数の時間長がバイナリ単位の時間長である。
【図面の簡単な説明】
【0025】
本開示の実施例の技術案をより明確に説明するために、以下では、実施例の図面を簡単に説明するが、以下の説明における図面は本開示の一部の実施例のみに関し、本開示を制限するものではないことは明白である。
【発明を実施するための形態】
【0026】
本開示の実施例の目的、技術案および利点をより明確にするために、本開示の実施例の図面を参照して、本開示の実施例の技術案を明確に、完全に説明する。説明する実施例は、全ての実施例ではなく、本開示の一部の実施例であることは明らかである。説明する本開示の実施例に基づいて、当業者の創造的な労働を必要としない前提で取得される他のすべての実施例は、本開示の保護の範囲に属する。
【0027】
特に定義されない限り、ここで使用される技術用語または科学用語は、本開示が属される分野において一般的な技能を有する人に理解される通常の意味であるべきである。本開示で使用される「第１の」、「第２の」および類似の言葉は、いかなる順序、数量または重要性を表さず、異なる構成部分を区別するのみに用いられる。同様に、「備える」または「含む」などの類似語は、この語の前に現れた要素または部品がその語の後に列挙された要素または部品及び同等なものをカバーすることを意味するが、他の要素または部品を排除しない。「接続」や「結ぶ」などの類似語は、物理的または機械的な接続に限定されるものではなく、電気的な接続を含み、直接的にも間接的にもよい。「上」、「下」、「左」、「右」などは相対位置関係を表すためだけに用いられ、説明される対象の絶対位置が変化すると、その相対位置関係もそれに応じて変化する可能性がある。
【0028】
マイクロＬＥＤは自己発光素子として、低電流密度でその発光効率が電流密度の低下とともに減少し、色座標も電流密度の変化とともに変化する。従って、マイクロＬＥＤは、発光効率と色座標の大きな変化を避けるように、高電流密度でグレースケール表示を実現する必要がある。
【0029】
マイクロＬＥＤに応用される通常の画素駆動回路には、８Ｔ２Ｃ回路が採用される。すなわち８つの薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と２つの容量を利用して、発光するようにマイクロＬＥＤを駆動する基本機能を実現する。図１Ａに示すように、該画素駆動回路は、電流制御サブ回路０１と、時間長制御サブ回路０２とを備える８Ｔ２Ｃ回路である。該画素駆動回路は、電流の大きさと発光時間によってグレースケールを共同に調節する。例えば、電流制御サブ回路０１は、第１から第５のトランジスタＭ１―Ｍ５および第１の容量Ｐ１を備え、第４のトランジスタＭ４が駆動トランジスタであり、残りのトランジスタがスイッチングトランジスタである。これらのトランジスタと第１の容量Ｐ１は、発光素子Ｌ０（即ち、マイクロＬＥＤ）を流れる電流（即ち、駆動電流）の大きさを制御するように共同に機能する。例えば、第４のトランジスタＭ４の閾値電圧を補償することによって、均一な電流出力を実現してもよい。例えば、時長制御サブ回路０２は、第６から第８のトランジスタＭ６―Ｍ８および第２の容量Ｐ２を備え、これらのトランジスタと第２の容量Ｐ２が発光素子Ｌ０の発光時間を制御するように共同に機能する。フレーム毎の画面は、２つ以上のサブ画面が重ね合わせて構成されてもよく、これに対して、フレーム毎の画面が、時間長制御サブ回路０２により、２回以上の時間データ信号の書き込み動作を行う必要がある。この方法は、マイクロＬＥＤを完全グレースケールで効率の高い領域で動作させることができ、且つ、この効率の高い領域でのマイクロＬＥＤの色座標ドリフトが少ない。
【0030】
図１Ａに示す画素駆動回路は、例えば、図１Ｂに示すような信号タイミングで駆動する。例えば、時間長制御サブ回路０２は、発光制御信号ＥＭ’を１フレームにおいて複数回走査（すなわち、複数回の有効レベル）し、時間データ信号Ｖｄａｔａ＿ｔ（図示せず）を採用して第８のトランジスタＭ８の導通又は遮断を制御することにより、複数ビット（ｂｉｔ）のグレースケール表示を実現する。
【0031】
例えば、発光制御信号ＥＭ’は、一般に、表示パネルのゲート駆動回路におけるカスケード接続された複数のシフトレジスタユニットによって生成される。該シフトレジスタユニットは、一般に、例えば１０Ｔ３Ｃシフトレジスタ回路を採用する。発光制御信号ＥＭ’は、ゲート線を駆動するためのゲート走査信号、リセットするためのリセット信号などの信号と整合する必要があるため、即ち、少なくともゲート走査信号、リセット信号が有効レベルである時に、発光素子が発光すべきでない時に発光することを防止するために、発光制御信号ＥＭ’が無効レベルに保持される必要がある。ここで、図１ＢにおけるＧａｔｅ１信号またはＧａｔｅ２信号のような、本開示の実施例で提供される画素駆動回路のゲート走査信号の有効レベルパルス幅を１単位の時間長として定義し、Ｈと記す。発光制御信号ＥＭ’を出力するシフトレジスタ回路における周波数が同じである２つのクロック信号ＣＫとＣＢの周期が２Ｈであり、有効レベルパルス幅が０．５Ｈであり、デューティ比が２５％である場合、カスケード接続関係を有するシフトレジスタ（現在の行の出力が次の行の入力として）が複数存在するため、１段毎の発光制御信号ＥＭ’の無効レベルの最小制御時間長は、３Ｈである。シフトレジスタの回路特性によれば、その出力可能な無効レベルの最小制御時間長は、その出力可能な有効レベルの最小制御時間長と等しいため、１段毎の発光制御信号ＥＭ’の有効レベルの最小制御時間長も３Ｈとなる。入力信号またはスタートトリガ信号のデューティ比を調整することにより、異なる長さの有効レベルパルス幅の発光制御信号ＥＭ’を出力することが実現でき、１０Ｔ３Ｃシフトレジスタ回路の特性から、該発光制御信号ＥＭ’の有効レベル時間長が３Ｈ＋ｍ＊２Ｈとなってもよく、ただし、ｍは０以上の整数であることがわかる。これにより、該シフトレジスタ回路が実現可能な信号の有効レベルパルス幅の間隔（すなわち、増加または減少の最小単位）は２Ｈであることがわかる。
【0032】
各グレースケールを正確に表示するために、発光制御信号ＥＭ’の各走査での有効レベル時間長ｓ１、ｓ２、ｓ３などがバイナリ単位の時間長である必要があり、即ち、ｓ２＝ｓ１／２、ｓ３＝ｓ１／２２となり、これをもって類推する。例えば、一例では、グレースケール表示に必要なバイナリ単位の時間長と該シフトレジスタ回路が出力する有効レベルパルス幅が下の表に示される。
【0033】
【表1】
【0034】
上の表からわかるように、発光制御信号ＥＭ’として該シフトレジスタ回路から出力される信号を採用する時に、該シフトレジスタ回路から出力される信号は、バイナリ単位の時間長にせいぜい近くなることだけで、バイナリ単位の時間長に完全に一致することができないため、マイクロＬＥＤを用いた表示パネルのグレースケール輝度表示が不良となる。表示品質を高めるために、シフトレジスター回路から出力される信号に対して１Ｈの時間長を補償する必要があり、これによって、バイナリ単位の時間長を実現し、各グレースケールを正確に表示する。
【0035】
本開示の少なくとも一実施例は、画素駆動回路及びその駆動方法、表示パネルを提供する。該画素駆動回路は、複数回走査する場合に、バイナリ単位の時間長の制御を実現し、時間長の制御の柔軟性を高めることよって、グレースケール輝度に対する補償を実現し、表示パネルの表示効果を向上させることができる。
【0036】
以下、本開示の実施例について図面を参照して詳細に説明する。なお、異なる図面における同じ符号は、既に説明された同じ素子を指すために使用されると留意されたい。
【0037】
本開示の少なくとも１つの実施例は、表示データ信号を受信し、前記表示データ信号に基づいて電流制御回路を流れる駆動電流の電流の大きさを制御するように構成される電流制御回路と、駆動電流を受信し、及び、時間データ信号と第１の発光制御信号と第２の発光制御信号を受信し、時間データ信号と第１の発光制御信号と第２の発光制御信号に基づいて駆動電流の通過時間を制御するように構成される時間制御回路と、を備える画素駆動回路を提供する。
【0038】
上記実施例で提供される画素駆動回路は、時間データ信号と第１の発光制御信号と第２の発光制御信号を総合的に考慮して、駆動電流の通過時間を制御する。これにより、複数回走査する場合に、バイナリ単位の時間長の制御を実現し、時間長の制御の柔軟性を高めることによって、グレースケール輝度に対する補償を実現し、表示パネルの表示効果を向上させることができる。
【0039】
図２は、本開示の一部の実施例で提供される画素駆動回路の模式ブロック図である。図２のように、該画素駆動回路１０は、電流制御回路１００と時間制御回路２００を備える。画素駆動回路１０は、例えば、マイクロＬＥＤ表示装置のサブ画素又は画素ユニットに用いられる。時間制御回路２００は、例えば、発光素子３００に接続される。
【0040】
電流制御回路１００は、表示データ信号を受信し、表示データ信号に基づいて、電流制御回路１００を流れる駆動電流の電流の大きさを制御するように構成される。例えば、電流制御回路１００は、表示データ線（表示データ端Ｖｄａｔａ＿ｄ）と、時間制御回路２００と、別途で提供される高電圧端（図示せず）とにそれぞれ接続され、表示データ端Ｖｄａｔａ＿ｄで提供される表示データ信号と該高電圧端で提供される高レベル信号を受信し、時間制御回路２００に駆動電流を提供する。例えば、電流制御回路１００は、動作時に、時間制御回路２００を介して、発光素子３００に駆動電流を提供することによって、発光素子３００が駆動電流の大きさによって発光するようにしてもよい。
【0041】
時間制御回路２００は、駆動電流を受信し、及び、時間データ信号と第１の発光制御信号と第２の発光制御信号を受信し、時間データ信号と第１の発光制御信号と第２の発光制御信号に基づいて、駆動電流の通過時間を制御するように構成される。例えば、時間制御回路２００は、時間データ線（時間データ端Ｖｄａｔａ＿ｔ）と、第１の発光制御線（第１の発光制御端ＥＭ１）と、第２の発光制御線（第２の発光制御端ＥＭ２）と、電流制御回路１００と、発光素子３００とにそれぞれ接続され、時間データ端Ｖｄａｔａ＿ｔで提供される時間データ信号と、第１の発光制御端ＥＭ１で提供される第１の発光制御信号と、第２の発光制御端ＥＭ２で提供される第２の発光制御信号とを受信し、電流制御回路１００からの駆動電流を発光素子３００に提供する。例えば、時間制御回路２００は、動作時に、駆動電流の通過時間を制御することによって、発光素子３００が対応する時間内に駆動電流を受信し駆動電流の大きさによって発光し、他の時間内に駆動電流を受信できないため、発光しないようにしてもよい。例えば、第１の発光制御信号と、第２の発光制御信号と、時間データ信号との配合によって、駆動電流の通過時間の大きさに選択可能な数値が複数あるようになり、発光素子３００の発光時間の調節範囲をさらに増大し、コントラストを向上させることができる。
【0042】
発光素子３００は、駆動電流を受信し、駆動電流の電流の大きさと通過時間によって発光するように構成される。例えば、発光素子３００は、時間制御回路２００と別途で提供される低電圧端（図示せず）にそれぞれ接続され、時間制御回路２００からの駆動電流と該低電圧端の低レベル信号を受信する。例えば、時間制御回路２００がオンになって電流制御回路１００からの駆動電流を発光素子３００に提供する時に、発光素子３００は、該駆動電流の大きさによって発光し、時間制御回路２００がオフになった時に、発光素子３００が発光しない。例えば、発光素子３００は、マイクロＬＥＤなどの発光ダイオードを採用してもよい。上記動作方式は、電流の大きさと発光時間によって、発光素子３００の発光を共同に制御して、対応するグレースケールを実現することによって、コントラストを向上させ、発光素子３００を完全グレースケールで発光效率の高い領域で動作させ、且つ、色座標ドリフトが少ないようにしてもよい。
【0043】
該実施例において、２つの発光制御信号を採用する、即ち、第１の発光制御信号と第２の発光制御信号を採用することによって、１つの発光制御信号のみを採用する場合と比べ、発光素子３００の発光時間が補償されてもよい。例えば、第１の発光制御端ＥＭ１の第１の発光制御信号が実現可能な時間長は、前記の３Ｈ＋ｍ＊２Ｈであり、第２の発光制御端ＥＭ２の第２の発光制御信号が実現可能な時間長は、Ｈである。これによって、第１の発光制御信号と第２の発光制御信号の共同作用で、３Ｈ＋ｍ＊２Ｈの時間長を実現でき、３Ｈ＋ｍ＊２Ｈ＋Ｈの時間長も実現できる。よって、前記のバイナリ単位の時間長（例えば、４８Ｈ、２４Ｈ、１２Ｈ、６Ｈ、３Ｈなど）を実現できるようになる。これによって、該画素駆動回路１０は、複数回走査する場合に、バイナリ単位の時間長の制御を実現し、時間長の制御の柔軟性を高めることによって、グレースケール輝度に対する補償を実現し、表示パネルの表示効果を向上させることができる。
【0044】
例えば、第１の発光制御端ＥＭ１の第１の発光制御信号と第２の発光制御端ＥＭ２の第２の発光制御信号が異なるゲート駆動回路で提供されることによって、第１の発光制御信号の有効レベルパルス幅（即ち、時間長３Ｈ＋ｍ＊２Ｈ）と第２の発光制御信号の有効レベルパルス幅（即ち、時間長Ｈ）をそれぞれ単独に調節できる。よって、第２の発光制御信号の有効レベルパルス幅をより柔軟に調節し、発光素子３００の発光時間の調節範囲が増大し、発光素子３００の発光時間の調節精度を向上させることで、バイナリ単位の時間長の制御を実現し、グレースケール輝度に対する補償を実現する。
【0045】
なお、本開示の一部の実施例において、電流制御回路１００と、時間制御回路２００と、発光素子３００とが、別途で提供される高電圧端と低電圧端との間に接続され、駆動電流の電流経路を提供するために用いられる。よって、電流制御回路１００と、時間制御回路２００と、発光素子３００とが、該高電圧端と該低電圧端との間に接続される順番には、制限がなく、任意の接続順番であってもよく、該高電圧端から該低電圧端への電流経路が提供されればよい。
【0046】
例えば、表示データ端Ｖｄａｔａ＿ｄと時間データ端Ｖｄａｔａ＿ｔは、同じ信号線に接続されて、表示データ信号と時間データ信号を異なる時点でそれぞれ受信するように構成されてもよく、よって信号線の数を削減することができる。もちろん、本開示の実施例はこれに限られない。表示データ端Ｖｄａｔａ＿ｄと時間データ端Ｖｄａｔａ＿ｔは、異なる信号線に接続されてもよく、これによって、表示データ信号と時間データ信号を同時に、且つ互いに影響なく受信できるようになる。
【0047】
図３は、本開示の一部の実施例で提供される画素駆動回路の時間制御回路の模式ブロック図である。図３のように、時間制御回路２００は、スイッチング回路２１０と、時間データ書き込み回路２２０と、第１の記憶回路２３０と、第１の発光制御回路２４０と、第２の発光制御回路２５０を備える。
【0048】
スイッチング回路２１０は、制御端２１１と第１の端２１２を備え、時間データ信号に応答して、スイッチング回路２１０が導通するか否かを制御することにより、スイッチング回路２１０における駆動電流の通過の許否を決定するように構成される。例えば、スイッチング回路２１０は、第１のノードＮ１と第２のノードＮ２にそれぞれ接続され、また、発光素子３００にも接続され、第１のノードＮ１に書き込まれた時間データ信号を受信し、また、第２のノードＮ２からの駆動電流を発光素子３００に提供する。例えば、スイッチング回路２１０は、動作時に、時間データ信号の制御で導通されることにより、駆動電流を発光素子３００に提供するか、及び、時間データ信号の制御で遮断されることにより、駆動電流を発光素子３００に提供しないようにしてもよい。
【0049】
時間データ書き込み回路２２０は、スイッチング回路２１０の制御端２１１に接続され、且つ第１の走査信号に応答して、時間データ信号をスイッチング回路２１０の制御端２１１に書き込むように構成される。例えば、時間データ書き込み回路２２０は、時間データ線（時間データ端Ｖｄａｔａ＿ｔ）と、第１のノードＮ１と、第１の走査線（第１の走査端Ｇａｔｅ１）とにそれぞれ接続され、時間データ端Ｖｄａｔａ＿ｔで提供される時間データ信号と第１の走査端Ｇａｔｅ１で提供される第１の走査信号をそれぞれ受信する。例えば、時間データ書き込み回路２２０は、第１の走査信号に応答し、オンになり、時間データ信号をスイッチング回路２１０の制御端２１１（第１のノードＮ１）に書き込み、時間データ信号を第１の記憶回路２３０に記憶できる。
【0050】
第１の記憶回路２３０は、スイッチング回路２１０の制御端２１１に接続され、時間データ書き込み回路２２０が書き込んだ時間データ信号を記憶するように構成される。例えば、第１の記憶回路２３０は、第１のノードＮ１に接続され、第１のノードＮ１に書き込まれた時間データ信号を記憶し、記憶された時間データ信号を利用してスイッチング回路２１０を制御してもよい。例えば、第１の記憶回路２３０は、別途で提供される電圧端（例えば、以下で述べられた第１の電圧端Ｖｃｏｍ）にも接続されて、電圧記憶機能を実現してもよい。
【0051】
第１の発光制御回路２４０は、スイッチング回路２１０の第１の端２１２に接続され、第１の発光制御信号に応答して、駆動電流をスイッチング回路２１０の第１の端２１２に印加するように構成される。例えば、第１の発光制御回路２４０は、第１の発光制御線（第１の発光制御端ＥＭ１）とスイッチング回路２１０の第１の端２１２（第２のノードＮ２）にそれぞれ接続され、また電流制御回路１００にも接続されて、第１の発光制御端ＥＭ１の第１の発光制御信号と電流制御回路１００で提供される駆動電流をそれぞれ受信する。例えば、第１の発光制御回路２４０は、第１の発光制御信号に応答してオンになり、電流制御回路１００と第２のノードＮ２を電気接続させ、駆動電流を第２のノードＮ２に印加してもよい。
【0052】
第２の発光制御回路２５０は、第１の発光制御回路２４０に並列に接続されて、スイッチング回路２１０の第１の端２１２にも接続され、第２の発光制御信号に応答して、駆動電流をスイッチング回路２１０の第１の端２１２に印加するように構成される。例えば、第２の発光制御回路２５０は、第２の発光制御線（第２の発光制御端ＥＭ２）とスイッチング回路２１０の第１の端２１２（第２のノードＮ２）にそれぞれ接続され、また電流制御回路１００にも接続されて、第２の発光制御端ＥＭ２の第２の発光制御信号と電流制御回路１００で提供される駆動電流をそれぞれ受信する。例えば、第２の発光制御回路２５０は、第２の発光制御信号に応答してオンになり、電流制御回路１００と第２のノードＮ２を電気接続させ、駆動電流を第２のノードＮ２に印加してもよい。
【0053】
例えば、第１の発光制御回路２４０と第２の発光制御回路２５０は、異なる時点でオンになったことにより、これら異なる時点で電流制御回路１００からの駆動電流を第２のノードＮ２にそれぞれ印加する。スイッチング回路２１０もオンになった時に、駆動電流がさらに発光素子３００に印加されて発光素子３００の発光が駆動される。例えば、第１の発光制御回路２４０とスイッチング回路２１０を介して駆動電流を発光素子３００に印加して、発光するように発光素子３００を駆動する時間が、第１の時間（例えば、０又は３Ｈ＋ｍ＊２Ｈ）であり、第２の発光制御回路２５０とスイッチング回路２１０を介して駆動電流を発光素子３００に印加して、発光するように発光素子３００を駆動する時間が、補償時間（例えば、０又はＨ）であり、発光素子３００の発光時間（即ち、以上で述べられた通過時間）が、第１の時間と補償時間の和である。この方式により、３Ｈ＋ｍ＊２Ｈ又は３Ｈ＋ｍ＊２Ｈ＋Ｈの時間長を実現でき、バイナリ単位の時間長の制御を実現できる。
【0054】
なお、本開示の一部の実施例において、時間制御回路２００が、上記スイッチング回路２１０と、時間データ書き込み回路２２０と、第１の記憶回路２３０と、第１の発光制御回路２４０と、第２の発光制御回路２５０とに限定されるものではなく、任意の適用可能な回路又はモジュールを備えてもよく、相応な機能を実現できればよい。
【0055】
図４は、本開示の一部の実施例で提供される画素駆動回路の電流制御回路の模式ブロック図である。図４のように、電流制御回路１００は、駆動回路１１０と、表示データ書き込み回路１２０と、第２の記憶回路１３０と備える。
【0056】
駆動回路１１０は、第１の端１１１と、第２の端１１２と、制御端１１３を備え、表示データ信号によって駆動電流の電流の大きさを制御するように構成される。例えば、駆動回路１１０の制御端１１３が、第２の記憶回路１３０に接続され、駆動回路１１０の第１の端１１１が、第２の電圧端ＶＤＤに接続され、駆動回路１１０の第２の端１１２が、時間制御回路２００に接続される。例えば、第２の電圧端ＶＤＤは、直流高レベル信号の入力を保持するように構成され、該直流高レベルを第２の電圧と呼び、以下の各実施例でも同様であり、繰り返して説明しない。例えば、駆動回路１１０は、時間制御回路２００（例えば、時間制御回路２００中のスイッチング回路２１０及び第１の発光制御回路２４０又は第２の発光制御回路２５０）により、発光素子３００に駆動電流を提供し、発光するように発光素子３００を駆動してもよく、且つ発光素子３００が必要とされるグレーレベル（又は、グレースケール）によって発光するように駆動してもよい。
【0057】
表示データ書き込み回路１２０は、駆動回路１１０の第１の端１１１に接続され、且つ第２の走査信号に応答して、表示データ信号を駆動回路１１０の第１の端１１１に書き込むように構成される。例えば、表示データ書き込み回路１２０は、表示データ線（表示データ端Ｖｄａｔａ＿ｄ）と、駆動回路１１０の第１の端１１１（第３のノードＮ３）と、第２の走査線（第２の走査端Ｇａｔｅ２）とにそれぞれ接続される。例えば、第２の走査端Ｇａｔｅ２からの第２の走査信号が表示データ書き込み回路１２０に印加されることによって、表示データ書き込み回路１２０がオンであるか、オフであるかをを制御する。例えば、表示データ書き込み回路１２０は、第２の走査信号に応答してオンになり、表示データ端Ｖｄａｔａ＿ｄで提供される表示データ信号を駆動回路１１０の第１の端１１１（第３のノードＮ３）に書き込んでもよい。そして、表示データ信号を駆動回路１１０を介して第２の記憶回路１３０に記憶し、該表示データ信号によって、発光するように発光素子３００を駆動する駆動電流を生成してもよい。
【0058】
なお、本開示の実施例において、表示データ書き込み回路１２０と駆動回路１１０の具体的な接続方式には、制限がない。例えば、一部の実施例において、表示データ書き込み回路１２０は、駆動回路１１０の制御端１１３に接続されて、表示データ信号を駆動回路１１０の制御端１１３に書き込み、第２の記憶回路１３０に記憶してもよい。
【0059】
第２の記憶回路１３０は、駆動回路１１０の制御端１１３に接続され、且つ表示データ書き込み回路１２０が書き込んだ表示データ信号を記憶するように構成される。例えば、第２の記憶回路１３０は、該表示データ信号を記憶し、記憶された表示データ信号を利用して駆動回路１１０を制御してもよい。例えば、第２の記憶回路１３０は、第２の電圧端ＶＤＤ又は別途で提供される高電圧端に接続されて、電圧記憶機能を実現してもよい。
【0060】
図５は、本開示の一部の実施例で提供される他の画素駆動回路の電流制御回路の模式ブロック図である。図５のように、電流制御回路１００は、さらに、補償回路１４０と、第３の発光制御回路１５０と、リセット回路１６０を備えてもよく、他の構成が図４に示す電流制御回路１００と基本的に同じである。
【0061】
補償回路１４０は、駆動回路１１０の制御端１１３及び第２の端１１２に接続され、且つ第２の走査信号及び駆動回路１１０の第１の端１１１に書き込まれた表示データ信号に応答して、駆動回路１１０を補償するように構成される。例えば、補償回路１４０は、第２の走査線（第２の走査端Ｇａｔｅ２）と、第４のノードＮ４と、第５のノードＮ５に接続される。例えば、第２の走査端Ｇａｔｅ２からの第２の走査信号が補償回路１４０に印加されることによって、補償回路１４０のオン、オフを制御する。例えば、補償回路１４０は、第２の走査信号に応答してオンになり、駆動回路１１０の制御端１１３（第４のノードＮ４）と第２の端１１２（第５のノードＮ５）を電気接続させ、駆動回路１１０の閾値電圧情報と表示データ書き込み回路１２０が書き込んだ表示データ信号とを共に第２の記憶回路１３０に記憶することによって、記憶された表示データ信号及び閾値電圧情報を含む電圧値を利用して駆動回路１１０を、その出力が補正されるように制御してもよい。
【0062】
第３の発光制御回路１５０は、駆動回路１１０の第１の端１１１に接続され、且つ第３の発光制御信号に応答して、第２の電圧端ＶＤＤの第２の電圧を駆動回路１１０の第１の端１１１に印加するように構成される。例えば、第３の発光制御回路１５０は、第３の発光制御線（第３の発光制御端ＥＭ３）と、第２の電圧端ＶＤＤと、第３のノードＮ３とにそれぞれ接続される。例えば、第３の発光制御回路１５０は、第３の発光制御端ＥＭ３で提供される第３の発光制御信号に応答してオンになり、第２の電圧を駆動回路１１０の第１の端１１１（第３のノードＮ３）に印加してもよい。駆動回路１１０と時間制御回路２００がともにオンである場合に、駆動回路１１０が、この第２の電圧を、時間制御回路２００を介して発光素子３００に印加することによって、駆動電圧を提供し、発光するように発光素子３００を駆動する。なお、信号線の数を削減するために、第３の発光制御信号が第１の発光制御信号と同じくなってもよく、第１の発光制御信号と異なる独立な信号であってもよい。本開示の実施例において、これを制限しない。
【0063】
リセット回路１６０は、駆動回路１１０の制御端１１３に接続され、且つリセット信号に応答して、リセット電圧端Ｖｉｎｔのリセット電圧を駆動回路１１０の制御端１１３に印加するように構成される。例えば、リセット回路１６０は、第４のノードＮ４と、リセット電圧端Ｖｉｎｔと、リセット信号線（リセット信号端ＲＳＴ）とにそれぞれ接続される。例えば、リセット回路１６０は、リセット信号端ＲＳＴで提供されるリセット信号に応答してオンになり、リセット電圧端Ｖｉｎｔで提供されるリセット電圧を駆動回路１１０の制御端１１３（第４のノードＮ４）に印加することによって、駆動回路１１０と第２の記憶回路１３０にリセット動作を行って、前の発光段階の影響を解消する。また、リセット回路１６０が印加したリセット電圧は、第２の記憶回路１３０に記憶されてもよい。これによって、駆動回路１１０がオン状態を保持し、次の表示データ信号が書き込まれる場合に表示データ信号が駆動回路１１０と補償回路１４０を介して第２の記憶回路１３０に書き込まれることが容易になる。
【0064】
図６は、本開示の一部の実施例で提供される他の画素駆動回路の模式ブロック図である。図６のように、該画素駆動回路１０の電流制御回路１００が図５に示す電流制御回路１００と基本的に同じであり、該画素駆動回路１０の時間制御回路２００が図３に示す時間制御回路２００と基本的に同じである。該画素駆動回路１０の具体的な接続関係及び関連な説明は、以上で述べられたものを参照でき、ここで、繰り返して説明しない。なお、本開示の実施例で提供される画素駆動回路１０は、例えば他の補償機能を有する回路構成などの他の回路構成をさらに備えてもよい。該補償機能は、電圧補償と電流補償、又は、補償の組み合わせによって実現されてもよい。本開示の実施例において、これを制限しない。
【0065】
なお、本開示の一部の実施例において、画素駆動回路１０は、時間制御回路２００と駆動電流の大きさに対する制御機能を有する他の任意の構成の画素駆動回路との結合によって得られてもよく、上記の構成形態に限定されるものではない。本開示の実施例で提供される画素駆動回路１０が、電流の大きさと発光時間によって、グレースケールを共通に制御でき、バイナリ単位の時間長を実現するように、第１の発光制御信号と第２の発光制御信号によって、共通に制御できればよい。
【0066】
図７は、図６に示される画素駆動回路の具体的な実現例を示す回路図である。図７のように、画素駆動回路１０は、第１から第９のトランジスタＴ１―Ｔ９を備え、第１の容量Ｃ１と第２の容量Ｃ２を備える。画素駆動回路１０は、発光素子Ｌ１にも接続される。例えば、第５のトランジスタＴ５が、駆動トランジスタとして用いられ、他のトランジスタが、スイッチングトランジスタとして用いられる。例えば、発光素子Ｌ１は、赤色、緑色、青色、または白色光などを発光する各種類のマイクロＬＥＤであってもよい。本開示の実施例において、これを制限しない。
【0067】
例えば、スイッチング回路２１０は、第１のトランジスタＴ１として実現してもよい。第１のトランジスタＴ１のゲートが、スイッチング回路２１０の制御端２１１として第１のノードＮ１に接続され、第１のトランジスタＴ１の第１の極が、スイッチング回路２１０の第１の端２１２として第２のノードＮ２に接続され、第１のトランジスタＴ１の第２の極が、発光素子Ｌ１に接続される（例えば、発光素子Ｌ１のアノードに接続される）ように構成される。なお、本開示の実施例はこれに制限されなく、スイッチング回路２１０は、他の手段からなる回路であってもよい。
【0068】
時間データ書き込み回路２２０は、第２のトランジスタＴ２として実現されてもよい。第２のトランジスタＴ２のゲートが、第１の走査線（第１の走査端Ｇａｔｅ１）に接続されて第１の走査信号を受信するように構成され、第２のトランジスタＴ２の第１の極が、時間データ線（時間データ端Ｖｄａｔａ＿ｔ）に接続されて時間データ信号を受信するように構成され、第２のトランジスタＴ２の第２の極が、スイッチング回路２１０の制御端２１１（第１のノードＮ１）に接続されるように構成される。なお、本開示の実施例はこれに限られなく、時間データ書き込み回路２２０は、他の手段からなる回路であってもよい。
【0069】
第１の記憶回路２３０は、第１の容量Ｃ１として実現されてもよい。第１の容量Ｃ１の第１の極が、スイッチング回路２１０の制御端２１１（第１のノードＮ１）に接続されるように構成され、第１の容量Ｃ１の第２の極が、第１の電圧端Ｖｃｏｍに接続されて第１の電圧を受信するように構成される。例えば、第１の電圧端Ｖｃｏｍは、直流低レベル信号の入力を保持し、例えば、接地を保持するように構成され、該直流低レベルを第１の電圧と呼び、以下の各実施例においても同様であり、ここで繰り返して説明しない。なお、本開示の実施例がこれに限られなく、第１の記憶回路２３０は、他の手段からなる回路であってもよい。
【0070】
第１の発光制御回路２４０は、第３のトランジスタＴ３として実現されてもよい。第３のトランジスタＴ３のゲートが、第１の発光制御線（第１の発光制御端ＥＭ１）に接続されるように構成され、第３のトランジスタＴ３の第１の極が、電流制御回路１００に接続されて駆動電流を受信するように構成され、第３のトランジスタＴ３の第２の極が、スイッチング回路２１０の第１の端２１２（第２のノードＮ２）に接続されるように構成される。なお、本開示の実施例はこれに限られなく、第１の発光制御回路２４０は、他の手段からなる回路であってもよい。
【0071】
第２の発光制御回路２５０は、第４のトランジスタＴ４として実現されてもよい。第４のトランジスタＴ４のゲートが、第２の発光制御線（第２の発光制御端ＥＭ２）に接続されるように構成され、第４のトランジスタＴ４の第１の極が、電流制御回路１００に接続されて駆動電流を受信するように構成され、第４のトランジスタＴ４の第２の極が、スイッチング回路２１０の第１の端２１２（第２のノードＮ２）に接続されるように構成される。なお、本開示の実施例がこれに限られなく、第２の発光制御回路２５０は、他の手段からなる回路であってもよい。
【0072】
駆動回路１１０は、第５のトランジスタＴ５として実現されてもよい。第５のトランジスタＴ５のゲートが、駆動回路１１０の制御端１１３として第４のノードＮ４に接続され、第５のトランジスタＴ５の第１の極が、駆動回路１１０の第１の端１１１として第３のノードＮ３に接続され、第５のトランジスタＴ５の第２の極が、駆動回路１１０の第２の端１１２として第５のノードＮ５に接続され、時間制御回路２００に接続される（例えば、第３のトランジスタＴ３の第１の極及び第４のトランジスタＴ４の第１の極に接続される）ように構成される。なお、本開示の実施例はこれに限られなく、駆動回路１１０は、他の手段からなる回路であってもよい。例えば、駆動回路１１０は、具体的な状況に応じて切り替えられる２つの駆動トランジスタを有してもよい。
【0073】
表示データ書き込み回路１２０は、第６のトランジスタＴ６として実現されてもよい。第６のトランジスタＴ６のゲートが、第２の走査線（第２の走査端Ｇａｔｅ２）に接続されて第２の走査信号を受信するように構成され、第６のトランジスタＴ６の第１の極が、表示データ線（表示データ端Ｖｄａｔａ＿ｄ）に接続されて表示データ信号を受信するように構成され、第６のトランジスタＴ６の第２の極が、駆動回路１１０の第１の端１１１（第３のノードＮ３）に接続されるように構成される。なお、本開示の実施例において、第６のトランジスタＴ６と第５のトランジスタＴ５の接続関係には、制限がない。例えば、他の一部の実施例において、補償回路１４０を備えない場合に、第６のトランジスタＴ６の第２の極が、第５のトランジスタＴ５のゲートに接続されて、表示データ信号を第５のトランジスタＴ５のゲートに書き込んでもよい。表示データ書き込み回路１２０は、他の手段からなる回路であってもよく、本開示の実施例において、これを制限しない。
【0074】
第２の記憶回路１３０は、第２の容量Ｃ２として実現されてもよい。第２の容量Ｃ２の第１の極が、駆動回路１１０の制御端１１３（第４のノードＮ４）に接続されるように構成され、第２の容量Ｃ２の第２の極が、第２の電圧端ＶＤＤに接続されて第２の電圧を受信するように構成される。なお、本開示の実施例はこれに限られなく、第２の記憶回路１３０は、他の手段からなる回路であってもよい。例えば、第２の記憶回路１３０は、互いに並列に接続／直列に接続される２つの容量を備えてもよい。
【0075】
補償回路１４０は、第７のトランジスタＴ７として実現されてもよい。第７のトランジスタＴ７のゲートが、第２の走査線（第２の走査端Ｇａｔｅ２）に接続されて第２の走査信号を受信するように構成され、第７のトランジスタＴ７の第１の極が、駆動回路１１０の制御端１１３（第４のノードＮ４）に接続されるように構成され、第７のトランジスタＴ７の第２の極が、駆動回路１１０の第２の端１１２（第５のノードＮ５）に接続されるように構成される。なお、本開示の実施例はこれに限られなく、補償回路１４０は、他の手段からなる回路であってもよい。
【0076】
第３の発光制御回路１５０は、第８のトランジスタＴ８として実現されてもよい。第８のトランジスタＴ８のゲートが、第３の発光制御線（第３の発光制御端ＥＭ３）に接続されて第３の発光制御信号を受信するように構成され、第８のトランジスタＴ８の第１の極が、第２の電圧端ＶＤＤに接続されるように構成され、第８のトランジスタＴ８の第２の極が、駆動回路１１０の第１の端１１１（第３のノードＮ３）に接続されるように構成される。なお、本開示の実施例はこれに限られなく、第３の発光制御回路１５０は、他の手段からなる回路であってもよい。
【0077】
リセット回路１６０は、第９のトランジスタＴ９として実現されてもよい。第９のトランジスタＴ９のゲートが、リセット信号線（リセット信号端ＲＳＴ）に接続されてリセット信号を受信するように構成され、第９のトランジスタＴ９の第１の極が、駆動回路１１０の制御端１１３（第４のノードＮ４）に接続されるように構成され、第９のトランジスタＴ９の第２の極が、リセット電圧端Ｖｉｎｔに接続されてリセット電圧を受信するように構成される。なお、本開示の実施例はこれに限られなく、リセット回路１６０は、他の手段からなる回路であってもよい。
【0078】
発光素子３００は、発光素子Ｌ１（例えば、マイクロＬＥＤ）として実現されてもよい。発光素子Ｌ１の第１の端（ここでは、アノード）が第１のトランジスタＴ１の第２の極に接続され、発光素子Ｌ１の第２の端（ここでは、カソード）が第３の電圧端ＶＳＳに接続されて第３の電圧を受信する。例えば、第３の電圧端ＶＳＳは、直流低レベル信号の入力を保持し、例えば、接地を保持するように構成され、該直流低レベルを第３の電圧と呼び、以下に各実施例においても同様であり、ここで繰り返して説明しない。例えば、一部の実施例において、第３の電圧端ＶＳＳが、第１の電圧端Ｖｃｏｍと同じ電圧端に接続されてもよい。例えば、１つの表示パネルの中に、画素駆動回路１０がアレイ状に配列される場合に、発光素子Ｌ１のカソードが同じ電圧端に電気接続されてもよく、即ち、共通カソード接続方式が採用される。
【0079】
例えば、該実施例において、第３のトランジスタＴ３と第４のトランジスタＴ４が第５のノードＮ５と第２のノードＮ２との間に並列に接続されるため、駆動電流が、第３のトランジスタＴ３と第４のトランジスタＴ４のいずれか一方を介して、第５のノードＮ５と第２のノードＮ２との間で伝送できる。例えば、第８のトランジスタＴ８、第５のトランジスタＴ５、第１のトランジスタＴ１、発光素子Ｌ１、第３のトランジスタＴ３と第４のトランジスタＴ４の両方のいずれか一方が、第２の電圧端ＶＤＤと第３の電圧端ＶＳＳとの間に接続されることによって、駆動電流の電流経路を提供して、発光素子Ｌ１を駆動電流の駆動で発光させる。なお、本開示の一部の実施例において、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第１のトランジスタＴ１と、発光素子Ｌ１と、第３のトランジスタＴ３や第４のトランジスタＴ４の接続順番が、図に示すような状況に制限されなく、任意の適切な接続順番であってもよい。駆動電流の電流経路を提供でき、且つ、第３のトランジスタＴ３と第４のトランジスタＴ４が該電流経路に並列に接続されればよい。
【0080】
図８は、図２に示される画素駆動回路の具体的な実現例を示す回路図である。図８のように、画素駆動回路１０は、第１から第４のトランジスタＴ１―Ｔ４と、第１０のトランジスタＴ１０と、第１１のトランジスタＴ１１と、第１の容量Ｃ１と、第３の容量Ｃ３を備える。該画素駆動回路１０は、発光素子Ｌ１にも接続される。第１から第４のトランジスタＴ１―Ｔ４、第１の容量Ｃ１、発光素子Ｌ１の接続方式は、図７に示す画素駆動回路１０と基本的に同様であり、ここで繰り返して説明しない。
【0081】
該実施例において、電流制御回路１００は、駆動回路１１０と、表示データ書き込み回路１２０と、第２の記憶回路１３０のみを備え、且つ電流制御回路１００は、基本的な２Ｔ１Ｃ回路として実現されてもよい。例えば、図８のように、駆動回路１１０が、第１０のトランジスタＴ１０として実現されてもよい。第１０のトランジスタＴ１０のゲートが、表示データ書き込み回路１２０に接続されるように構成され、第１０のトランジスタＴ１０の第１の極が、第２の電圧端ＶＤＤに接続されるように構成され、第１０のトランジスタＴ１０の第２の極が、第３のトランジスタＴ３の第１の極に接続されるように構成される。表示データ書き込み回路１２０は、第１１のトランジスタＴ１１として実現されてもよい。第１１のトランジスタＴ１１のゲートが、第２の走査線（第２の走査端Ｇａｔｅ２）に接続されて第２の走査信号を受信するように構成され、第１１のトランジスタＴ１１の第１の極が、表示データ線（表示データ端Ｖｄａｔａ＿ｄ）に接続されて表示データ信号を受信するように構成され、第１１のトランジスタＴ１１の第２の極が、第１０のトランジスタＴ１０のゲートに接続されるように構成される。第２の記憶回路１３０は、第３の容量Ｃ３として実現されてもよい。第３の容量Ｃ３の第１の極が、第１０のトランジスタＴ１０のゲートに接続されるように構成され、第３の容量Ｃ３の第２の極が、第２の電圧端ＶＤＤに接続されるように構成される。
【0082】
なお、本開示の一部の実施例において、画素駆動回路１０中の電流制御回路１００は、例えば２Ｔ１Ｃ、４Ｔ１Ｃ、４Ｔ２Ｃなどの通常な任意の構成の画素駆動回路として実現されてもよい。それに応じて、時間制御回路２００において駆動電流の電流経路を提供するトランジスタ（例えば、第１のトランジスタＴ１、第３のトランジスタＴ３、第４のトランジスタＴ４）と上記２Ｔ１Ｃ、４Ｔ１Ｃ、４Ｔ２Ｃなどの回路における駆動トランジスタとの接続順番に制限がなく、例えば、他の一部の実施例において、第１０のトランジスタＴ１０は、第１のトランジスタＴ１と発光素子Ｌ１との間に接続されてもよい。
【0083】
なお、本開示の各実施例の説明で、第１のノードＮ１、第２のノードＮ２、第３のノードＮ３、第４のノードＮ４、及び第５のノードＮ５は、実際に存在する部品ではなく、回路図中の関連する電気接続の合流点を示す。
【0084】
本開示の実施例で用いられるトランジスタは、いずれも薄膜トランジスタ、電界効果トランジスタ、または他の特性が同じスイッチングデバイスであってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで用いられるトランジスタのソース、ドレインは構造的に対称であることができ、よって、そのソース、ドレインは構造的には区別されないとしてよい。本開示の実施例において、トランジスタのゲート以外の両極を区別するために、その一方が第１の極であり、他方が第２の極であると直接に説明した。
【0085】
なお、本開示の実施例におけるトランジスタについて、いずれもＰ型トランジスタとして説明しているが、この場合、トランジスタの第１の極がソースであり、第２の極がドレインである。ただし、本開示は、上記状況を含むが、それに限定されない。例えば、本開示の実施例で提供される画素駆動回路１０のうちの１つ以上のトランジスタは、Ｎ型トランジスタを採用してもよい。この場合、トランジスタの第１の極がドレインであり、第２の極がソースである。選択した種類のトランジスタの各極を、本開示の実施例における対応するトランジスタの各極を参照して、それぞれ接続し、対応する電圧端と信号端が、対応する高レベル信号または低レベル信号を提供すればよい。Ｎ型トランジスタを採用する場合、酸化インジウムガリウム亜鉛（ＩＧＺＯ：Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）を薄膜トランジスタの活性層として採用してもよい。低温多結晶シリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）または非晶質シリコン（例えば、水素化非晶質シリコン）を薄膜トランジスタのアクティブ層として採用する場合と比べ、トランジスタのサイズを効果的に小さくでき、電流リークを防ぐこともできる。Ｐ型トランジスタを採用する場合に、薄膜トランジスタの活性層として、低温多結晶シリコン（ＬＴＰＳ）または非晶質シリコン（例えば水素化非晶質シリコン）を採用してもよい。
【0086】
図９は、本開示の一部の実施例で提供される画素駆動回路の信号タイミング図である。以下に、図９に示す信号タイミング図を参照して、図７に示す画素駆動回路１０の動作原理を説明する。ここでは、各トランジスタがＰ型トランジスタであることを例に挙げて説明する。即ち、各トランジスタのゲートは、低レベルに接続される時に、導通され、高レベルに接続される時に、遮断されるが、本開示の実施例はこれに限定されない。
【0087】
図９および以下の説明で、ＲＳＴ、Ｇａｔｅ１、Ｇａｔｅ２、ＥＭ１、ＥＭ２、ＥＭ３、Ｖｄａｔａ＿ｄ、Ｖｄａｔａ＿ｔなどは、相応な信号端を表すためにも、相応な信号を表すためにも使用される。図９示す第１から第１３の段階１―１３において、該画素駆動回路１０が、以下のような動作をそれぞれ行ってもよい。
【0088】
在第１の段階１において、リセット信号端ＲＳＴが低レベル信号を提供し、第９のトランジスタＴ９が導通され、リセット電圧端Ｖｉｎｔの低レベル信号（図示せず）を第４のノードＮ４に入力する。第５のトランジスタＴ５のゲートと第２の容量Ｃ２が、第４のノードＮ４の低レベルによってリセットされる。また、次の段階において表示データ信号を書き込むように、第５のトランジスタＴ５が第４のノードＮ４の低レベルの作用で導通され、次の段階まで該導通状態が保持される。
【0089】
第２の段階２において、第２の走査端Ｇａｔｅ２と表示データ端Ｖｄａｔａ＿ｄは、低レベル信号を提供し、第６のトランジスタＴ６と第７のトランジスタＴ７が共に導通される。第５のトランジスタＴ５の導通が保持される。よって、表示データ端Ｖｄａｔａ＿ｄで提供される表示データ信号が、第６のトランジスタＴ６と、第５のトランジスタＴ５と、第７のトランジスタＴ７とで形成される路径を通じて第４のノードＮ４に書き込まれ、第２の容量Ｃ２に記憶される。第３のノードＮ３の電位が、Ｖｄａｔａ＿ｄに保持される共に、第５のトランジスタＴ５の自身の特性により、第４のノードＮ４の電位が、Ｖｄａｔａ＿ｄ＋Ｖｔｈになった時に、第５のトランジスタＴ５が遮断され、充電プロセスが終了することを容易に理解できる。ここで、Ｖｔｈは、第５のトランジスタＴ５の閾値電圧を表す。本実施例において、第５のトランジスタＴ５がＰ型トランジスタであることを例として説明するため、ここでの閾値電圧Ｖｔｈがマイナス値であってもよい。第４のノードＮ４の電位がＶｄａｔａ＿ｄ＋Ｖｔｈであるため、表示データ信号Ｖｄａｔａ＿ｄと閾値電圧Ｖｔｈを含む関連情報が第２の容量Ｃ２に記憶されて、後の発光段階において表示データを提供し、第５のトランジスタＴ５自身の閾値電圧Ｖｔｈを補償するために用いられる。
【0090】
第３の段階３において、第３の発光制御端ＥＭ３が低レベル信号を提供し、第８のトランジスタＴ８が導通される。この時に、第４のノードＮ４の電位がＶｄａｔａ＿ｄ＋Ｖｔｈであり、第３のノードＮ３の電位がＶＤＤであるため、第５のトランジスタＴ５が導通される。第１の走査端Ｇａｔｅ１と時間データ端Ｖｄａｔａ＿ｔは、低レベル信号を提供し、第２のトランジスタＴ２が導通されて、時間データ端Ｖｄａｔａ＿ｔで提供される時間データ信号が第１のノードＮ１に書き込まれ、第１の容量Ｃ１に記憶される。第１のトランジスタＴ１が第１のノードＮ１の低レベルの作用で導通される。第１の発光制御端ＥＭ１と第２の発光制御端ＥＭ２が高レベル信号を提供するため、第３のトランジスタＴ３と第４のトランジスタＴ４が共に遮断されて、発光素子Ｌ１がこの段階において発光しない。なお、他の例において、この場合、時間データ端Ｖｄａｔａ＿ｔが、高レベル信号を提供してもよく、これに応じて、第１のトランジスタＴ１が遮断される。
【0091】
第４の段階４において、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第１のトランジスタＴ１との導通が保持される。第１の発光制御端ＥＭ１が低レベル信号を提供し、第３のトランジスタＴ３が導通される。第２の電圧端ＶＤＤと、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第３のトランジスタＴ３と、第１のトランジスタＴ１と、発光素子Ｌ１と、第３の電圧端ＶＳＳにより１つの電流経路が形成されるため、発光素子Ｌ１が駆動電流に駆動されて発光する。この時、駆動電流の大きさが、第２の段階２において書き込んだ表示データ信号Ｖｄａｔａ＿ｄによって決定され、発光するかは、第３の段階３において書き込まれた時間データ信号Ｖｄａｔａ＿ｔによって決定される。また、発光する場合に、発光時間は、第１の発光制御信号ＥＭ１の該段階における有効レベルパルス幅ｔ１と同一である。なお、他の一部の実施例において、第３の段階３において時間データ端Ｖｄａｔａ＿ｔで提供されるのが高レベル信号であれば、第１のトランジスタＴ１の遮断が保持されて、発光素子Ｌ１はがこの段階において発光しない。
【0092】
例えば、発光素子Ｌ１を流れる駆動電流ＩＬ１の値は、下記数式によって得られることができる。
【数1】
【0093】
上記数式で、Ｖｔｈが第５のトランジスタＴ５の閾値電圧を示し、ＶＧＳが第５のトランジスタＴ５のゲートとソース（ここでは、第１の極）との間の電圧を示し、Ｋが第５のトランジスタＴ５自身に関連する定数の値である。上記数式からわかるように、発光素子Ｌ１を流れる駆動電流ＩＬ１がもはや第５のトランジスタＴ５の閾値電圧Ｖｔｈに関係しないため、該画素駆動回路１０の補償を実現でき、駆動トランジスタ（例えば、第５のトランジスタＴ５）が製造プロセスおよび長時間の動作による閾値電圧ドリフトの問題を解決し、駆動電流ＩＬ１に対する影響を排除することで、該画素駆動回路１０を用いた表示装置の表示効果を改善することができる。
【0094】
第５の段階５において、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第１のトランジスタＴ１との導通が保持される。第２の発光制御端ＥＭ２が低レベル信号を提供する。第４のトランジスタＴ４が導通される。第２の電圧端ＶＤＤと、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第４のトランジスタＴ４と、第１のトランジスタＴ１と、発光素子Ｌ１と、第３の電圧端ＶＳＳとにより１つの電流経路が形成されるため、発光素子Ｌ１が駆動電流に駆動されて発光し続ける。この時、駆動電流の大きさが、第２の段階２において書き込された表示データ信号Ｖｄａｔａ＿ｄによって決定され、第４の段階４における駆動電流の大きさと同じでもある。発光するか否かが第３の段階３において書き込まれた時間データ信号Ｖｄａｔａ＿ｔによって決定され、発光する場合に、発光時間は、該段階における第２の発光制御信号ＥＭ２の有効レベルパルス幅ｘ１と同一である。なお、他の一部の実施例において、第３の段階３において時間データ端Ｖｄａｔａ＿ｔで提供されるのが高レベル信号であれば、第１のトランジスタＴ１の遮断が保持されて、発光素子Ｌ１がこの段階において発光しない。
【0095】
第６の段階６において、第１の発光制御端ＥＭ１と第２の発光制御端ＥＭ２が共に高レベル信号を提供し、第３のトランジスタＴ３と第４のトランジスタＴ４が共に遮断されるため、駆動電流の電流経路が切断されて、発光素子Ｌ１が発光しない。
【0096】
第７の段階７において、第８のトランジスタＴ８と第５のトランジスタＴ５との導通が保持される。第１の走査端Ｇａｔｅ１と時間データ端Ｖｄａｔａ＿ｔが低レベル信号を提供し、第２のトランジスタＴ２が導通されて、時間データ端Ｖｄａｔａ＿ｔで提供される時間データ信号が第１のノードＮ１に書き込まれ、第１の容量Ｃ１に記憶される。第１のトランジスタＴ１が第１のノードＮ１の低レベルの作用で導通される。第１の発光制御端ＥＭ１と第２の発光制御端ＥＭ２が高レベル信号を提供するため、第３のトランジスタＴ３と第４のトランジスタＴ４が共に遮断されて、発光素子Ｌ１がこの段階に発光しない。なお、他の一部の実施例において、この場合に、時間データ端Ｖｄａｔａ＿ｔが高レベル信号を提供してもよく、これに応じて、第１のトランジスタＴ１が遮断される。
【0097】
第８の段階８において、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第１のトランジスタＴ１との導通が保持される。第１の発光制御端ＥＭ１が低レベル信号を提供し、第３のトランジスタＴ３が導通される。第２の電圧端ＶＤＤと、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第３のトランジスタＴ３と、第１のトランジスタＴ１と、発光素子Ｌ１と、第３の電圧端ＶＳＳとにより１つの電流経路が形成されるため、発光素子Ｌ１が駆動電流に駆動されて発光する。この時、駆動電流の大きさが、このまま第２の段階２において書き込まれた表示データ信号Ｖｄａｔａ＿ｄによって決定され、発光するか否かが第７の段階７において書き込まれた時間データ信号Ｖｄａｔａ＿ｔによって決定され、発光する場合に、発光時間が、該段階における第１の発光制御信号ＥＭ１の有効レベルパルス幅ｔ２と同一である。なお、他の一部の実施例において、第７の段階７において時間データ端Ｖｄａｔａ＿ｔで提供されるのが高レベル信号であれば、第１のトランジスタＴ１の遮断が保持されて、発光素子Ｌ１がこの段階において発光しない。
【0098】
第９の段階９において、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第１のトランジスタＴ１との導通が保持される。第２の発光制御端ＥＭ２が低レベル信号を提供し、第４のトランジスタＴ４が導通される。第２の電圧端ＶＤＤと、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第４のトランジスタＴ４と、第１のトランジスタＴ１と、発光素子Ｌ１と、第３の電圧端ＶＳＳとにより１つの電流経路が形成されるため、発光素子Ｌ１が駆動電流に駆動されて発光し続ける。この場合に、駆動電流の大きさがそのまま第２の段階２において書き込まれた表示データ信号Ｖｄａｔａ＿ｄによって決定され、発光するか否かが第７の段階７において書き込まれた時間データ信号Ｖｄａｔａ＿ｔによって決定され、発光する場合に、発光時間が、該段階における第２の発光制御信号ＥＭ２の有効レベルパルス幅ｘ２と同一である。なお、他の一部の実施例において、第７の段階７において時間データ端Ｖｄａｔａ＿ｔで提供されるのが高レベル信号であれば、第１のトランジスタＴ１の遮断が保持されて、発光素子Ｌ１がこの段階において発光しない。
【0099】
第１０の段階１０において、第１の発光制御端ＥＭ１と第２の発光制御端ＥＭ２が共に高レベル信号を提供し、第３のトランジスタＴ３と第４のトランジスタＴ４が共に遮断されるため、駆動電流の電流経路が切断されて、発光素子Ｌ１が発光しない。
【0100】
第１１の段階１１において、第８のトランジスタＴ８と、第５のトランジスタＴ５との導通が保持される。第１の走査端Ｇａｔｅ１と時間データ端Ｖｄａｔａ＿ｔが低レベル信号を提供し、第２のトランジスタＴ２が導通されて、時間データ端Ｖｄａｔａ＿ｔで提供される時間データ信号が第１のノードＮ１に書き込まれ、第１の容量Ｃ１に記憶される。第１のトランジスタＴ１が第１のノードＮ１の低レベルの作用で導通される。第１の発光制御端ＥＭ１と第２の発光制御端ＥＭ２が高レベル信号を提供するため、第３のトランジスタＴ３と第４のトランジスタＴ４が共に遮断されて、発光素子Ｌ１がこの段階において発光しない。なお、他の一部の実施例において、時間データ端Ｖｄａｔａ＿ｔは、この場合に、高レベル信号を提供してもよく、これに応じて、第１のトランジスタＴ１が遮断される。
【0101】
第１２の段階１２において、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第１のトランジスタＴ１との導通が保持される。第１の発光制御端ＥＭ１が低レベル信号を提供し、第３のトランジスタＴ３が導通される。第２の電圧端ＶＤＤと、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第３のトランジスタＴ３と、第１のトランジスタＴ１と、発光素子Ｌ１と、第３の電圧端ＶＳＳとにより１つの電流経路が形成されるため、発光素子Ｌ１が駆動電流に駆動されて発光する。この時に、駆動電流の大きさがそのまま第２の段階２において書き込まれた表示データ信号Ｖｄａｔａ＿ｄによって決定され、発光するか否かが第１１の段階１１において書き込まれた時間データ信号Ｖｄａｔａ＿ｔによって決定され、発光する場合に、発光時間が、該段階における第１の発光制御信号ＥＭ１の有効レベルパルス幅ｔ３と同一である。なお、他の一部の実施例において、第１１の段階１１において時間データ端Ｖｄａｔａ＿ｔで提供されるのが高レベル信号であれば、第１のトランジスタＴ１の遮断が保持されて、発光素子Ｌ１がこの段階において発光しない。
【0102】
第１３の段階１３において、第８のトランジスタＴ８と、第５のトランジスタＴ５と第１のトランジスタＴ１との導通が保持される。第２の発光制御端ＥＭ２が低レベル信号を提供し、第４のトランジスタＴ４が導通される。第２の電圧端ＶＤＤと、第８のトランジスタＴ８と、第５のトランジスタＴ５と、第４のトランジスタＴ４と、第１のトランジスタＴ１と、発光素子Ｌ１と、第３の電圧端ＶＳＳとにより１つの電流経路が形成されるため、発光素子Ｌ１が駆動電流に駆動されて発光し続ける。この時に、駆動電流の大きさがそのまま第２の段階２において書き込まれた表示データ信号Ｖｄａｔａ＿ｄによって決定され、発光するか否かが第１１の段階１１において書き込まれた時間データ信号Ｖｄａｔａ＿ｔによって決定され、発光する場合に、発光時間が、該段階における第２の発光制御信号ＥＭ２の有効レベルパルス幅ｘ３と同一である。なお、他の一部の実施例において、第１１の段階１１において時間データ端Ｖｄａｔａ＿ｔで提供されるのが高レベル信号であれば、第１のトランジスタＴ１の遮断が保持されて、発光素子Ｌ１がこの段階において発光しない。
【0103】
例えば、表示プロセスにおいて、フレーム毎の画面は、第４の段階４（ｔ１期間）、第５の段階５（ｘ１期間）、第８の段階８（ｔ２期間）、第９の段階９（ｘ２期間）、第１２の段階１２（ｔ３期間）及び第１３の段階１３（ｘ３期間）のいずれか一方又は複数の期間において表示される画面を重ね合わせてなる。例えば、フレーム毎の画面において、該画素駆動回路１０は、時間データ信号Ｖｄａｔａ＿ｔを複数回書き込まれるように複数回走査し、且つ複数回の走査に対応する発光時間のそれぞれが、ｔ１＋ｘ１、ｔ２＋ｘ２、及びｔ３＋ｘ３である。例えば、ｔ１＋ｘ１、ｔ２＋ｘ２、及びｔ３＋ｘ３の時間は互いに異なり、且つｔ１＋ｘ１、ｔ２＋ｘ２及びｔ３＋ｘ３は、以上で述べられたバイナリ単位の時間長であってもよい。例えば、１つの例において、ｔ１＋ｘ１＝４８Ｈ、ｔ２＋ｘ２＝２４Ｈ、ｔ３＋ｘ３＝１２Ｈである。ｔ１、ｔ２、ｔ３は、例えば以上で述べられた時間長３Ｈ＋ｍ＊２Ｈであり、且つｔ１、ｔ２、ｔ３が異なってもよい。ｘ１、ｘ２、ｘ３は、例えば以上で述べられた時間長Ｈであり、且つこの三方が例えば互いに同じであってもよい。上記実施例において、第１の発光制御信号ＥＭ１が発光時間ｔ１、ｔ２、ｔ３を制御することをもとに、第２の発光制御信号ＥＭ２が発光時間ｘ１、ｘ２、ｘ３を制御して、ｔ１、ｔ２、ｔ３とバイナリ単位の時間長の差を補償することによって、グレースケール輝度に対する補償を実現する。これにより、複数回走査する場合に、バイナリ単位の時間長の制御を実現し、時間長の制御の柔軟性を高め、表示パネルの表示效果を向上させることができる。
【0104】
なお、上記実施例において、ｔ１期間とｘ１期間が互いに連続し且つ重なっていないが、一部の実施例においてｔ１期間とｘ１期間が互いに連続し且つ一部が重なってもよく、また、一部の実施例においてｔ１期間とｘ１期間は互いに連続しなくてもよい。ｔ１＋ｘ１の時間領域における合計の長さが要求を満たせばよい。例えば、以上のようなｔ１＋ｘ１＝４８Ｈである。類似に、ｔ２期間とｘ２期間が互いに連続し且つ重なっていないが、一部の実施例においてｔ２期間とｘ２期間が互いに連続し且つ一部が重なってもよく、また、一部の実施例においてｔ２期間とｘ２期間は互いに連続しなくてもよい。ｔ２＋ｘ２の時間領域における合計の長さが要求を満たせばよい。例えば、以上のようなｔ２＋ｘ２＝２４Ｈである。類似に、ｔ３期間とｘ３期間が互いに連続し且つ重なっていないが、一部の実施例においてｔ３期間とｘ３期間が互いに連続し且つ一部が重なってもよく、また、一部の実施例においてｔ３期間とｘ３期間は互いに連続しなくてもよい。ｔ３＋ｘ３の時間領域における合計の長さが要求を満たせばよい。例えば、以上のようなｔ３＋ｘ３＝１２Ｈである。
【0105】
例えば、第３の段階３において書き込まれた時間データ信号Ｖｄａｔａ＿ｔがＶｄａｔａ１であり、第７の段階７において書き込まれた時間データ信号Ｖｄａｔａ＿ｔがＶｄａｔａ２であり、第１１の段階１１において書き込まれた時間データ信号Ｖｄａｔａ＿ｔがＶｄａｔａ３である。三つの時間データ信号Ｖｄａｔａ１、Ｖｄａｔａ２及びＶｄａｔａ３が必要に応じて高レベル又は低レベルにそれぞれ設定されてもよい（即ち、論理「１」又は論理「０」にそれぞれ設定されてもよい）。Ｖｄａｔａ１、Ｖｄａｔａ２及びＶｄａｔａ３のそれぞれが「０」、「０」、「０」である場合、即ち、図９のように、発光素子Ｌ１がｔ１、ｘ１、ｔ２、ｘ２、ｔ３及びｘ３期間において発光し、該フレーム画面は対応する画面の重ね合わせによってなる。例えば、もう一つの例において、Ｖｄａｔａ１、Ｖｄａｔａ２及びＶｄａｔａ３のそれぞれが「１」、「１」、「０」である場合に、発光素子Ｌ１がｔ３とｘ３期間のみにおいて発光し、該フレーム画面は対応する画面ので重ね合わせによってなる。なお、Ｖｄａｔａ１、Ｖｄａｔａ２及びＶｄａｔａ３は、必要に応じて設定されてよく、上記例で述べられた設定方式に限定されない。よって、フレーム毎の画面には、グレーレベルの要求を満たすために、多種の重ね合わせ方式があり、コントラストを高めることができる。
【0106】
本開示の一部の実施例において、時間データ信号Ｖｄａｔａ１、Ｖｄａｔａ２及びＶｄａｔａ３が、発光素子Ｌ１が対応する期間において発光するか否かを決定し、第１の発光制御信号ＥＭ１と第２の発光制御信号ＥＭ２が、対応する期間における発光素子Ｌ１の発光時間を決定し、表示データ信号Ｖｄａｔａ＿ｄが、駆動電流の大きさを決定することによって、上記パラメータで表示フレーム毎の画面を共同に制御する。
【0107】
なお、該実施例は、１フレーム内に三回の走査（即ち、３回の時間データ信号の書き込み）を行うことを例に説明したが、本開示の実施例に対する制限を構成するものではなく、実際の必要に応じて走査回数が、４回、５回などの任意の回数であってもよい。
【0108】
なお、本開示の一部の実施例において、ｔ１、ｔ２、ｔ３、ｘ１、ｘ２、ｘ３の具体的な時間長は制限されず、ｔ１＋ｘ１、ｔ２＋ｘ２、ｔ３＋ｘ３の具体的な時間長も制限されず、実際の必要に応じて決定されてよく、上述の例で説明した方式に限られない。また、ｘ１、ｘ２、ｘ３の具体的な時間長は同じであってもよく、異なってもよい。これは実際の必要に応じて決定されてよく、本開示の実施例においては、これを制限しない。
【0109】
なお、該実施例において、第３の発光制御信号ＥＭ３が第１の発光制御信号ＥＭ１と異なることを例として説明したが、本開示の他の一部の実施例において、第３の発光制御信号ＥＭ３が、第１の発光制御信号ＥＭ１と同じ信号になれることによって信号線の数を削減してもよい。第３の発光制御信号ＥＭ３は、図９に示す波形と異なる他の信号であってもよい。第３の発光制御信号ＥＭ３の有効レベル区間が第１の発光制御信号の有効レベル区間を含む又は第１の発光制御信号の有効レベル区間に同一であればよい。本開示の実施例において、これを制限しない。
【0110】
例えば、第１の発光制御信号ＥＭ１と第２の発光制御信号ＥＭ２は、通常のゲート駆動回路中のカスケード接続のシフトレジスタユニットによってそれぞれ提供されてもよい。例えば、図１０のような８Ｔ２Ｃ回路によってそれぞれ提供され、又は、図１１のような１０Ｔ３Ｃ回路によってそれぞれ提供され、他の適用な回路によって提供されてもよく、本開示の実施例において、これを制限しない。図１０に示す８Ｔ２Ｃ回路と図１１に示す１０Ｔ３Ｃ回路の動作原理については、従来の設計を参照してもよく、ここでは説明しない。次に、図１２に示す信号タイミングと合わせて、図１０に示す８Ｔ２Ｃ回路の出力信号について簡単に説明する。
【0111】
例えば、第１の走査信号Ｇａｔｅ１、第２の走査信号Ｇａｔｅ２、第１の発光制御信号ＥＭ１、及び第２の発光制御信号ＥＭ２は、８Ｔ２Ｃ回路によってそれぞれ提供され、つまり、４つの８Ｔ２Ｃ回路を採用して上記４つの信号をそれぞれ提供する。図１２に、Ｇ１＿ＳＴＶ、Ｇ１＿ＣＫ及びＧ１＿ＣＢ信号が、第１の走査信号Ｇａｔｅ１を提供する８Ｔ２Ｃ回路中のＧＳＴＶ、ＧＣＫ及びＧＣＢ信号に対応する。Ｇ２＿ＳＴＶ、Ｇ２＿ＣＫ及びＧ２＿ＣＢ信号が、第２の走査信号Ｇａｔｅ２を提供する８Ｔ２Ｃ回路中のＧＳＴＶ、ＧＣＫ及びＧＣＢ信号に対応する。ＥＳＴＶ１、ＥＣＫ１及びＥＣＢ１信号が、第１の発光制御信号ＥＭ１を提供する８Ｔ２Ｃ回路中のＧＳＴＶ、ＧＣＫ及びＧＣＢ信号に対応する。ＥＳＴＶ２、ＥＣＫ２及びＥＣＢ２信号が、第２の発光制御信号ＥＭ２を提供する８Ｔ２Ｃ回路中のＧＳＴＶ、ＧＣＫ及びＧＣＢ信号に対応する。例えば、ＥＣＫ１とＥＣＢ１信号の有効レベルパルス幅が０．５Ｈであり、デューティ比が２５％である。図１２は、隣接する２行の画素ユニットに対応する信号も示した。Ｇａｔｅ１（１）、Ｇａｔｅ２（１）、ＥＭ１（１）、ＥＭ２（１）、Ｖｄａｔａ＿ｄ（１）及びＶｄａｔａ＿ｔ（１）が、第１の行の画素ユニットの第１の走査信号Ｇａｔｅ１、第２の走査信号Ｇａｔｅ２、第１の発光制御信号ＥＭ１、第２の発光制御信号ＥＭ２、表示データ信号Ｖｄａｔａ＿ｄ及び時間データ信号Ｖｄａｔａ＿ｔに対応する。Ｇａｔｅ１（２）、Ｇａｔｅ２（２）、ＥＭ１（２）、ＥＭ２（２）、Ｖｄａｔａ＿ｄ（２）及びＶｄａｔａ＿ｔ（２）が、第２の行の画素ユニットの第１の走査信号Ｇａｔｅ１、第２の走査信号Ｇａｔｅ２、第１の発光制御信号ＥＭ１、第２の発光制御信号ＥＭ２、表示データ信号Ｖｄａｔａ＿ｄ及び時間データ信号Ｖｄａｔａ＿ｔに対応する。
【0112】
図１２からわかるように、第１の走査信号Ｇａｔｅ１と第２の走査信号Ｇａｔｅ２の有効レベルパルス幅が共に１Ｈであり、リセット信号ＲＳＴの有効レベルパルス幅も１Ｈである。例えば、隣接する前の行の第２の走査信号Ｇａｔｅ２を本行のリセット信号ＲＳＴに多重してもよい。該実施例において、行毎の画素ユニットに対し、表示データ信号Ｖｄａｔａ＿ｄと一回目走査する時間データ信号Ｖｄａｔａ＿ｔを同一期間において書き込むため、後の動作のためにより多くの時間を残しておいて、発光素子Ｌ１がより長い発光時間を有するようにしてもよい。第１の発光制御信号ＥＭ１の有効レベルパルス幅期間（例えばｔ１期間又はｔ２期間）に、発光素子Ｌ１が発光する。第１の発光制御信号ＥＭ１が無効レベルになった後に、第２の発光制御信号ＥＭ２が有効レベル（例えばｘ１期間又はｘ２期間）になり、発光素子Ｌ１が発光し続けることによって、発光時間の補償を実現し、発光素子Ｌ１の発光時間がバイナリ単位の時間長になる。
【0113】
類似に、図１１に示す１０Ｔ３Ｃ回路は、図１３に示すような信号タイミングを採用してもよい。該信号タイミングは、図１２に示す信号タイミングと基本的に同じであり、ここで繰り返して説明しない。なお、本開示の一部の実施例において、第１の発光制御信号ＥＭ１と第２の発光制御信号ＥＭ２を提供するためのシフトレジスタユニットの回路構成が制限されず、これに応じて、該シフトレジスタユニットの信号タイミングと動作方式も制限されず、要求を満たす第１の発光制御信号ＥＭ１と第２の発光制御信号ＥＭ２を提供できればよい。例えば、第１の発光制御信号ＥＭ１を提供するシフトレジスタユニットが第２の発光制御信号ＥＭ２を提供するシフトレジスタユニットの回路構成と同じくなってもよく、異なってもよい。本開示の実施例において、これを制限しない。
【0114】
本開示の少なくとも一実施例は、アレイ状に配列される複数の画素ユニットを備える表示パネルをさらに提供する。該画素ユニットは、本開示のいずれか一実施例に記載の画素駆動回路と該画素駆動回路に接続される発光素子を備える。該表示パネルは、複数回走査する場合に、バイナリ単位の時間長の制御を実現し、時間長の制御の柔軟性を高めることによって、グレースケール輝度に対する補正を実現し、表示パネルの表示效果を向上させることができる。
【0115】
図１４は、本開示の一部の実施例で提供される表示パネルの模式ブロック図である。図１４のように、表示パネル２０００が表示装置２０に設置され、ゲート駆動器２０１１、２０１２及びデータ駆動器２０３０に電気接続される。表示装置２０は、タイミング制御器２０２０をさらに備える。表示パネル２０００は、複数の走査線ＧＬと複数のデータ線ＤＬの交差により限定される画素ユニットＰを備える。ゲート駆動器２０１１は、複数の走査線ＧＬ１を駆動するために用いられる。ゲート駆動器２０１２は、複数の走査線ＧＬ２を駆動するために用いられる。データ駆動器２０３０は、複数のデータ線ＤＬを駆動するために用いられる。タイミング制御器２０２０は、表示装置２０の外部から入力される図像データＲＧＢを処理し、データ駆動器２０３０に処理された図像データＲＧＢを提供し、及び、ゲート駆動器２０１１、２０１２及びデータ駆動器２０３０に走査制御信号ＧＣＳとデータ制御信号ＤＣＳを出力して、ゲート駆動器２０１１、２０１２及びデータ駆動器２０３０を制御するために用いられる。
【0116】
例えば、表示パネル２０００は、複数の画素ユニットＰを備える。当該画素ユニットＰは、上記いずれか一実施例で提供される画素駆動回路１０を備える。例えば、図７又は図８に示すような画素駆動回路１０を備える。画素ユニットＰは、例えば発光ダイオード（例えばマイクロＬＥＤ）である、画素駆動回路１０に接続される発光素子をさらに備える。図１４のように、表示パネル２０００は、複数の走査線ＧＬ１、ＧＬ２及び複数のデータ線ＤＬをさらに備える。例えば、画素ユニットＰは、走査線ＧＬ１、ＧＬ２及びデータ線ＤＬの交差領域に設置される。例えば、画素ユニットＰ毎は、５本の走査線ＧＬ１（第１の走査信号、第２の走査信号、リセット信号、第１の発光制御信号及び第３の発光制御信号をそれぞれ提供する）と、１本の走査線ＧＬ２（第２の発光制御信号を提供する）と、２本のデータ線ＤＬ（表示データ信号と時間データ信号をそれぞれ提供する）と、第１の電圧を提供するための第１の電圧線と、第２の電圧を提供するための第２の電圧線と、第３の電圧を提供するための第３の電圧線とに接続される。例えば、第１の電圧線、第２の電圧線、又は第３の電圧線は、対応な板状の共通電極（例えば共通アノード又は共通カソード）で代替されてもよい。なお、図１４に、一部の画素ユニットＰ、走査線ＧＬ１、ＧＬ２、及びデータ線ＤＬのみが示される。
【0117】
例えば、表示パネル２０００は、少なくとも２つゲート駆動回路を備える。例えば、少なくともゲート駆動器２０１１、ゲート駆動器２０１２を備え、且つ第１の発光制御信号と第２の発光制御信号は、該２つのゲート駆動回路のうち、異なるゲート駆動回路によって提供される。例えば、第１の発光制御信号がゲート駆動器２０１１によて提供され、第２の発光制御信号がゲート駆動器２０１２によって提供される。第２の発光制御信号が単一のゲート駆動器２０１２によって提供され、他の信号との整合が不要であるため、時間長Ｈを実現することができる。例えば、ゲート駆動器２０１１は、第１の走査信号、第２の走査信号、リセット信号、第１の発光制御信号、第３の発光制御信号等をそれぞれ提供するため、複数のゲート駆動サブ回路をさらに備えてもよい。例えば、ゲート駆動器２０１１、２０１２は、アレイ基板上に作製されて、ＧＯＡ（Ｇａｔｅ－ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を構成してもよい。
【0118】
例えば、ゲート駆動器２０１１、２０１２は、タイミング制御器２０２０からの複数の走査制御信号ＧＣＳによって、複数の走査線ＧＬ１、ＧＬ２に複数の選択信号を提供する。複数の選択信号は、第１の走査信号、第２の走査信号、リセット信号、第１の発光制御信号、第２の発光制御信号、及び第３の発光制御信号などを含む。これらの信号は、複数の走査線ＧＬ１、ＧＬ２によって、各画素ユニットＰに提供される。
【0119】
例えば、データ駆動器２０３０は、リファレンスガンマ電圧を使用してタイミング制御器２０２０からの複数のデータ制御信号ＤＣＳによってタイミング制御器２０２０から入力されるデジタル図像データＲＧＢを表示データ信号と時間データ信号に変換する。データ駆動器２０３０は、複数のデータ線ＤＬに、変換された表示データ信号と時間データ信号を提供する。例えば、データ駆動器２０３０は、複数の第１の電圧線、複数の第２の電圧線及び複数の第３の電圧線に接続されて、第１の電圧、第２の電圧及び第３の電圧をそれぞれ提供してもよい。
【0120】
例えば、タイミング制御器２０２０は、表示パネル２０００の大きさと解像度に合わせるために、外部から入力される図像データＲＧＢを処理する。そして、データ駆動器２０３０に処理された図像データを提供する。タイミング制御器２０２０は、表示装置２０の外部から入力される同期信号（例えば、ドットクロックＤＣＬＫ、データイネーブル信号ＤＥ、水平同期信号Ｈｓｙｎｃ及び垂直同期信号Ｖｓｙｎｃ）を使用して、複数の走査制御信号ＧＣＳと複数のデータ制御信号ＤＣＳを生成する。タイミング制御器２０２０は、ゲート駆動器２０１１、２０１２及びデータ駆動器２０３０に、生成された走査制御信号ＧＣＳとデータ制御信号ＤＣＳをそれぞれ提供して、ゲート駆動器２０１１、２０１２及びデータ駆動器２０３０の制御のために用いられる。
【0121】
例えば、ゲート駆動器２０１１、２０１２及びデータ駆動器２０３０は、半導体チップとして実現されてもよい。該表示装置２０は、例えば、信号復号回路、電圧変換回路などの他の部品をさらに備えてもよい。これらの部品は、例えば既存の従来の部品を採用してもよく、ここでは詳しく説明しない。
【0122】
例えば、表示パネル２０００は、電子書籍、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなどの、表示機能を備えたあらゆる製品や部品に応用されてもよい。例えば、表示パネル２０００は、マイクロＬＥＤ表示パネルであってもよい。
【0123】
本開示の少なくとも一実施例は、本開示のいずれか一実施例に記載の画素駆動回路の駆動方法をさらに提供する。該駆動方法を利用して、複数回走査する場合に、バイナリ単位の時間長の制御を実現し、時間長の制御の柔軟性を高めることによって、グレースケール輝度に対する補正を実現し、表示パネルの表示效果を向上させることができる。
【0124】
例えば、一例において、画素駆動回路１０の駆動方法は、下記の動作を備える。
【0125】
表示データ信号と、時間データ信号と、第１の発光制御信号と、第２の発光制御信号を入力することで、電流制御回路１００が、表示データ信号に基づいて電流制御回路１００を流れる駆動電流の電流の大きさを制御するようになり、時間制御回路２００が、駆動電流を受信して時間データ信号と第１の発光制御信号と第２の発光制御信号に基づいて駆動電流の通過時間を制御するようになる。
【0126】
例えば、一例において、駆動電流の通過時間は、異なる表示グレースケールに対応する複数の時間長を含み、当該複数の時間長がバイナリ単位の時間長（例えば、以上で述べられた４８Ｈ、２４Ｈ、１２Ｈ、６Ｈ、３Ｈなど）である。例えば、該画素駆動回路１０は、発光素子３００に接続され、発光素子３００が駆動電流を受信して駆動電流に駆動され、駆動電流の電流の大きさと通過時間によって発光する。
【0127】
なお、該駆動方法の詳しい説明について、本開示の実施例における画素駆動回路１０と表示パネル２０００の動作原理を参照してもよく、ここで繰り返して説明しない。
【0128】
以下のいくつか内容について説明する必要がある。
【0129】
（１）本開示の実施例の図面は、本開示の一部の実施例に係る構成にのみ関連し、他の構成は、通常設計を参照してもよい。
【0130】
（２）衝突しない場合には、本開示の各実施例及び実施例における特徴は、互いに組み合わせて新たな実施例を得てもよい。
【0131】
以上で述べられたものは本開示の具体的な実施形態のみであるが、本開示の保護の範囲はこれに限定されず、本開示の保護の範囲は、記載される請求項の保護の範囲に準じるべきである。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【国際調査報告】