特表 2022-529411 トレンチ型電界効果トランジスタの構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-06-22

(54)【発明の名称】トレンチ型電界効果トランジスタの構造及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220615BHJP

   H01L 29/78 20060101ALI20220615BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 653A

H01L29/78 652K

H01L29/78 652F

H01L29/78 652S

H01L29/78 652N

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021559613

(86)(22)【出願日】2019-12-31

(85)【翻訳文提出日】2021-10-06

(86)【国際出願番号】 CN2019130508

(87)【国際公開番号】W WO2021114437

(87)【国際公開日】2021-06-17

(31)【優先権主張番号】201911283322.0

(32)【優先日】2019-12-13

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】521394015

【氏名又は名称】華潤微電子（重慶）有限公司

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】陳 茜

(57)【要約】

【課題】トレンチ型電界効果トランジスタの構造及び製造方法を提供する。
【解決手段】半導体基板を提供し、エピタキシャル層、第１及び第２トレンチ、第１及び第２ゲート媒体層、第１及び第２ゲート構造、ボディ領域を形成する。ソース注入マスクを形成し、マスクに基づいてイオン注入を行ってソースを形成するほか、ソース電極構造を形成する。ソースの自己整合注入を行うことにより、ソースの形成と同時にボディ引出領域を形成し、ソースとボディ領域を直接に引き出す。自己整合技術を採用するため、セルサイズを縮小させ続けることが可能である。ソースコンタクトホールを設けることなく、ソースとボディ領域を等電位で電気的に引き出せる。四角形のトレンチ型電界効果トランジスタにおける閉ループ構造を対象に、プロセス及び配置の面から、セルサイズ及びボディ領域の問題を解決し、デバイスにおける早期ブレークダウン発生の問題が回避される。
【選択図】図１

【特許請求の範囲】

【請求項1】

トレンチ型電界効果トランジスタの構造の製造方法であって、
半導体基板を提供し、前記半導体基板上にエピタキシャル層を形成し、
前記エピタキシャル層に、間隔を置いて平行に配列されるいくつかの第１トレンチと、間隔を置いて平行に配列され、前記第１トレンチと交差することによって隣り合う前記第１トレンチと共同でいくつかの注入領域を規定するいくつかの第２トレンチを形成し、
前記第１トレンチの内壁に第１ゲート媒体層を形成し、前記第１ゲート媒体層上に、前記第１トレンチ内に充填される第１ゲート構造を形成し、前記第２トレンチの内壁に第２ゲート媒体層を形成し、前記第２ゲート媒体層上に、前記第２トレンチ内に充填される第２ゲート構造を形成し、
前記エピタキシャル層にイオン注入を行うことにより、前記注入領域に、前記第１トレンチ及び前記第２トレンチに隣接するボディ領域を形成し、
前記ボディ領域に少なくとも１つの遮蔽領域を形成するために、前記エピタキシャル層上に、前記第１トレンチと前記第２トレンチとの交差箇所を覆うとともに前記交差箇所の周りの前記注入領域を更に覆い、間隔を置かれた注入マスクユニットをいくつか含むソース注入マスクを形成し、
前記ボディ領域にソースを形成しかつ前記遮蔽領域をボディ引出領域とするために、前記ソース注入マスクに基づいて前記エピタキシャル層にイオン注入を行い、
前記エピタキシャル層上に、前記ソースの上面及び前記ボディ引出領域の上面と接触するソース電極構造を形成することにより、前記ソース及び前記ボディ領域を電気的に引き出す、とのステップを含むことを特徴とするトレンチ型電界効果トランジスタの構造の製造方法。

【請求項2】

前記ソースを形成したあと、更に、前記第１ゲート構造をエッチバックして第１ゲートを形成し、前記第１ゲート上に、前記第１トレンチ内に充填される第１絶縁層を形成し、前記第２ゲート構造をエッチバックして第２ゲートを形成し、前記第２ゲート上に、前記第２トレンチ内に充填される第２絶縁層を形成し、
前記ソース電極構造は、更に、前記第１絶縁層及び前記第２絶縁層の上面にも延びて形成されていることを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。

【請求項3】

前記第１絶縁層及び前記第２絶縁層を形成したあと、更に、少なくとも前記ソースの上面と前記ボディ引出領域の上面にソース上金属シリサイド層を形成し、
前記ソース電極構造は、前記ソース上金属シリサイド層の表面に形成されていることを特徴とする請求項２に記載のトレンチ型電界効果トランジスタの構造の製造方法。

【請求項4】

前記第１ゲート媒体層及び前記第２ゲート媒体層を形成する前に、更に、前記第１トレンチ及び前記第２トレンチの内壁の表面に犠牲酸化層を形成して、前記犠牲酸化層を除去することによりトレンチの内壁を修復する、とのステップを含むことを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。

【請求項5】

前記注入マスクユニットは、前記第１トレンチと前記第２トレンチとの前記交差箇所を覆うとともに前記交差箇所周りの４つの前記注入領域を更に覆うことにより、前記ボディ領域ごとに４つの前記ボディ引出領域を形成することを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。

【請求項6】

前記第１トレンチと前記第２トレンチは互いに垂直であり、形成される前記注入領域の形状は四角形を含んでおり、前記注入マスクユニットの形状は四角形を含んでおり、且つ、前記注入マスクユニットと各前記注入領域との交差領域の面積は同じであることを特徴とする請求項５に記載のトレンチ型電界効果トランジスタの構造の製造方法。

【請求項7】

前記トレンチ型電界効果トランジスタの構造の製造方法は、更に、引出ゲート構造を作製するステップを含み、前記エピタキシャル層には、デバイス領域と端末領域が定義されており、前記第１トレンチ及び前記第２トレンチは前記デバイス領域に形成されており、前記引出ゲート構造を作製するステップでは、前記第１トレンチ及び前記第２トレンチを形成すると同時に、更に、前記端末領域に引出ゲートトレンチを作製し、前記引出ゲートトレンチの内壁に引出ゲート媒体層を形成し、前記引出ゲート媒体層の表面に引出ゲートを形成し、且つ、前記端末領域に、前記引出ゲートに電気的に接続される引出ゲート電極構造を形成し、且つ、前記引出ゲート電極構造は、前記ソース電極構造と絶縁されていることを特徴とする請求項１に記載のトレンチ型電界効果トランジスタの構造の製造方法。

【請求項8】

前記引出ゲートの上面と前記ソースの上面は面一であり、
前記引出ゲートを形成したあと、更に、前記引出ゲートの上面に引出ゲート上金属シリサイド層を作製するステップを含み、
且つ、前記引出ゲート電極構造は、前記引出ゲート上金属シリサイド層の表面に形成されることを特徴とする請求項７に記載のトレンチ型電界効果トランジスタの構造の製造方法。

【請求項9】

トレンチ型電界効果トランジスタの構造であって、
半導体基板と、
前記半導体基板上に形成されたエピタキシャル層であって、間隔を置いて平行に配列されるいくつかの第１トレンチと、間隔を置いて平行に配列され、前記第１トレンチと交差することによりいくつかの交差箇所を形成しており、且つ、隣り合う前記第１トレンチと共同でいくつかの注入領域を規定しているいくつかの第２トレンチとが形成されている前記エピタキシャル層と、
前記第１トレンチ及び前記第２トレンチの内壁にそれぞれ形成された第１ゲート媒体層及び第２ゲート媒体層と、
前記第１ゲート媒体層の表面に形成され、前記第１トレンチ内に充填されている第１ゲートと、
前記第２ゲート媒体層の表面に形成され、前記第２トレンチ内に充填されている第２ゲートと、
前記注入領域に形成され、前記第１トレンチ及び前記第２トレンチに隣接しており、周りの前記交差箇所に隣接しているボディ引出領域を少なくとも１つ含むボディ領域と、
前記ボディ領域に形成され、前記ボディ引出領域に隣接しており、且つ、上面が前記ボディ引出領域の上面と面一であるソースと、
前記ソースの上面及び前記ボディ引出領域の上面と接触することにより、前記ソース及び前記ボディ領域を電気的に引き出すソース電極構造と、を含むことを特徴とする構造。

【請求項10】

前記トレンチ型電界効果トランジスタの構造は、更に、前記第１ゲート上に形成されるとともに前記第１トレンチ内に充填される第１絶縁層と、前記第２ゲート上に形成されるとともに前記第２トレンチ内に充填される第２絶縁層とを含み、且つ、前記ソース電極構造は、更に、前記第１絶縁層及び前記第２絶縁層の上面にも延びて形成されていることを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。

【請求項11】

前記トレンチ型電界効果トランジスタの構造は、更に、ソース上金属シリサイド層を含み、前記ソース上金属シリサイド層は、少なくとも前記ソースの上面と前記ボディ領域の上面に形成されており、且つ、前記ソース電極構造は、前記ソース上金属シリサイド層の表面に形成されていることを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。

【請求項12】

前記第１トレンチと前記第２トレンチは互いに垂直であり、前記注入領域の形状は四角形を含んでおり、前記ボディ領域ごとに４つの前記ボディ引出領域を含み、各前記ボディ引出領域の面積は等しく、且つ、隣り合う前記ボディ引出領域の間に間隔を有していることを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。

【請求項13】

前記トレンチ型電界効果トランジスタの構造は、更に、引出ゲート構造を含み、前記エピタキシャル層にはデバイス領域と端末領域が定義されており、前記第１トレンチ及び前記第２トレンチは前記デバイス領域に形成されており、前記引出ゲート構造は前記端末領域に形成されており、
前記引出ゲート構造は、引出ゲートトレンチ、前記引出ゲートトレンチの内壁に形成された引出ゲート媒体層、前記引出ゲート媒体層の表面に形成された引出ゲート、及び、前記端末領域に形成されて前記引出ゲートに電気的に接続される引出ゲート電極構造を含み、且つ、前記引出ゲート電極構造は前記ソース電極構造と絶縁されていることを特徴とする請求項９に記載のトレンチ型電界効果トランジスタの構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路の設計及び製造の技術分野に関し、特に、トレンチ型電界効果トランジスタの構造及びその製造方法に関する。

【背景技術】

【0002】

トレンチ型デバイス（例えば、四角配置のトレンチ型電界効果トランジスタ，ｓｑｕａｒｅ ｌａｙｏｕｔ ｔｒｅｎｃｈ ＭＯＳ）は、重要なパワーデバイスとして幅広く応用されおり、オン抵抗が低く、スイッチング速度が速く、アバランシェ耐量が良好である等の利点を有している。一方で、省エネや排出削減及び市場競争の必要性から、デバイスにおけるその他の性能パラメータを変えることなく、デバイスのオン抵抗を更に低下させることが求められている。周知のように、トレンチ型デバイスのセルの横方向ピッチを縮小してセル密度を上昇させることは、ソース及びドレインのオン抵抗を低下させるために大変有効な方法である。しかし、マスクアライナやエッチング装置の能力の限界から、セルの横方向ピッチを縮小させ続けることは不可能である。また、従来は、デバイスのボディ領域とソースを電気的に引き出すべく、コンタクトホールを作製するための空間を作る必要があった。四角配置のトレンチ型電界効果トランジスタの場合には、四角配置（Ｓｑｕａｒｅ ｌａｙｏｕｔ）が閉ループ構造をなしており、帯状配置（ｓｔｒｉｐ ｌａｙｏｕｔ）デバイスよりも高いチャネル密度を有するとともに、帯状配置よりも低いＲｏｎ（オン抵抗）を有する。しかし、トレンチ型電界効果トランジスタの発展に伴い、より高密度のトレンチによってオン抵抗を低下させるとともに、デバイスのロスを低下させ、スイッチング速度を上昇させることが求められている。これに対し、従来の四角配置では、閉ループ構造により形成される独立したボディ領域（ｂｏｄｙ領域）とソース（ｓｏｕｒｃｅ）を電気的に引き出せるよう、コンタクトホールを形成するための十分な領域が必要とされる。ところが、セルサイズの縮小に伴って、開孔方式でコンタクトホールを形成し、ボディ領域とソースを引き出すことは不可能となっている。且つ、これらを等電位で引き出し可能とすることも難しい。

【0003】

そこで、如何にしてトレンチ型電界効果トランジスタの構造及びその製造方法を提供し、従来技術における上記の課題を解決するかが必須となっている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記の従来技術の欠点に鑑みて、本発明の目的は、セルサイズを縮小し続けることが難しく、且つ、ボディ領域とソースを効果的に引き出すことが困難である等の従来技術における課題を解決するために、トレンチ型電界効果トランジスタの構造及び製造方法を提供することである。

【課題を解決するための手段】

【0005】

上記の目的及びその他関連の目的を実現するために、本発明は、トレンチ型電界効果トランジスタの構造の製造方法を提供する。前記製造方法は、以下のステップを含む。

【0006】

半導体基板を提供し、前記半導体基板上にエピタキシャル層を形成する。

【0007】

前記エピタキシャル層に、間隔を置いて平行に配列されるいくつかの第１トレンチと、間隔を置いて平行に配列され、前記第１トレンチと交差することによって隣り合う前記第１トレンチと共同でいくつかの注入領域を規定するいくつかの第２トレンチを形成する。

【0008】

前記第１トレンチの内壁に第１ゲート媒体層を形成し、前記第１ゲート媒体層上に、前記第１トレンチ内に充填される第１ゲート構造を形成する。且つ、前記第２トレンチの内壁に第２ゲート媒体層を形成し、前記第２ゲート媒体層上に、前記第２トレンチ内に充填される第２ゲート構造を形成する。

【0009】

前記エピタキシャル層にイオン注入を行うことにより、前記注入領域に、前記第１トレンチ及び前記第２トレンチに隣接するボディ領域を形成する。

【0010】

前記ボディ領域に少なくとも１つの遮蔽領域を形成するために、前記エピタキシャル層上に、前記第１トレンチと第２トレンチとの交差箇所を覆うとともに前記交差箇所の周りの前記注入領域を更に覆い、間隔を置かれた注入マスクユニットをいくつか含むソース注入マスクを形成する。

【0011】

前記ボディ領域にソースを形成しかつ前記遮蔽領域をボディ引出領域とするために、前記ソース注入マスクに基づいて前記エピタキシャル層にイオン注入を行う。

【0012】

前記エピタキシャル層上に、前記ソースの上面及び前記ボディ引出領域の上面と接触するソース電極構造を形成することにより、前記ソース及び前記ボディ領域を電気的に引き出す。

【0013】

本発明は、更に、トレンチ型電界効果トランジスタの構造を提供する。当該構造は、好ましくは、本発明におけるトレンチ型電界効果トランジスタの構造の製造方法で製造されるが、言うまでもなく、その他の方法で製造してもよい。前記トレンチ型電界効果トランジスタの構造は、半導体基板と、前記半導体基板上に形成されたエピタキシャル層であって、間隔を置いて平行に配列されるいくつかの第１トレンチと、間隔を置いて平行に配列され、前記第１トレンチと交差することによりいくつかの交差箇所を形成しており、且つ、隣り合う前記第１トレンチと共同でいくつかの注入領域を規定しているいくつかの第２トレンチとが形成されているエピタキシャル層と、前記第１トレンチ及び前記第２トレンチの内壁にそれぞれ形成された第１ゲート媒体層及び第２ゲート媒体層と、前記第１ゲート媒体層の表面に形成され、前記第１トレンチ内に充填されている第１ゲートと、前記第２ゲート媒体層の表面に形成され、前記第２トレンチ内に充填されている第２ゲートと、前記注入領域に形成され、前記第１トレンチ及び前記第２トレンチに隣接しており、周りの前記交差箇所に隣接しているボディ引出領域を少なくとも１つ含むボディ領域と、前記ボディ領域に形成され、前記ボディ引出領域に隣接しており、且つ、上面が前記ボディ引出領域の上面と面一であるソースと、前記ソースの上面及び前記ボディ引出領域の上面と接触することにより、前記ソース及び前記ボディ領域を電気的に引き出すソース電極構造と、を含む。

【発明の効果】

【0014】

上述したように、本発明におけるトレンチ型電界効果トランジスタの構造及び製造方法では、ソース注入マスクを設計してソースの自己整合注入を行うことにより、ソースの形成と同時にボディ引出領域を形成し、ソースとボディ領域を直接に引き出す。本発明では自己整合技術を採用するため、セルサイズを縮小させ続けることが可能である。また、ソースコンタクトホールを設けることなく、ソースとボディ領域を等電位で電気的に引き出せる。これにより、四角形のトレンチ型電界効果トランジスタにおける閉ループ構造を対象に、プロセス及び配置の面から、セルサイズの縮小及びボディ領域の引出しの問題を解決しているため、デバイスにおける早期ブレークダウン発生の問題が回避される。

【図面の簡単な説明】

【0015】

【図1】本発明におけるトレンチ型電界効果トランジスタの製造プロセスのフローチャートを示す。

【図2】本発明におけるトレンチ型電界効果トランジスタの製造でエピタキシャル層が形成された構造を示す図である。

【図3】本発明におけるトレンチ型電界効果トランジスタの製造で第１トレンチ及び第２トレンチが形成された平面図を示す。

【図4】図３のＡ－Ｂ位置の断面図を示す。

【図5】本発明におけるトレンチ型電界効果トランジスタの製造で第１ゲート媒体層及び第１ゲート構造が形成された図を示す。

【図6】本発明におけるトレンチ型電界効果トランジスタの製造でボディ領域が形成された図を示す。

【図7】本発明におけるトレンチ型電界効果トランジスタの製造でソース注入マスクが形成された平面図を示す。

【図8】図７のＡ－Ｂ位置の断面図を示す。

【図9】図７のＣ－Ｄ位置の断面図を示す。

【図10】本発明におけるトレンチ型電界効果トランジスタの製造でソース電極構造が形成されたＡ－Ｂ位置の断面図を示す。

【図11】本発明におけるトレンチ型電界効果トランジスタの製造でソース電極構造が形成されたＣ－Ｄ位置の断面図を示す。

【図12】本発明におけるトレンチ型電界効果トランジスタの製造で引出ゲート構造が形成されたＡ－Ｂ位置の断面図を示す。

【図13】本発明におけるトレンチ型電界効果トランジスタの製造で引出ゲート構造が形成されたＡ－Ｂ位置の断面図を示す。

【図14】本発明の比較例であるトレンチ型電界効果トランジスタの平面図を示す。

【図15】図１４のＭ－Ｎ位置の断面図を示す。

【発明を実施するための形態】

【0016】

以下に、特定の具体的な実施形態によって、本発明の実施形態につき説明する。なお、当業者であれば、本明細書で開示する内容から本発明のその他の利点及び効果を容易に理解可能である。更に、本発明は、その他の異なる具体的実施形態によっても実施又は応用可能である。また、本明細書における各詳細事項は、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変形を加えてもよい。
〔第１実施形態〕

【0017】

図１に示すように、本発明は、トレンチ型電界効果トランジスタの構造の製造方法を提供する。当該製造方法は、以下のステップを含む。

【0018】

半導体基板を提供し、半導体基板上にエピタキシャル層を形成する。

【0019】

エピタキシャル層に、間隔を置いて平行に配列されるいくつかの第１トレンチと、間隔を置いて平行に配列され、第１トレンチと交差することによって隣り合う第１トレンチと共同でいくつかの注入領域を規定するいくつかの第２トレンチを形成する。

【0020】

第１トレンチの内壁に第１ゲート媒体層を形成し、第１ゲート媒体層上に、第１トレンチ内に充填される第１ゲート構造を形成する。且つ、第２トレンチの内壁に第２ゲート媒体層を形成し、第２ゲート媒体層上に、第２トレンチ内に充填される第２ゲート構造を形成する。

【0021】

エピタキシャル層にイオン注入を行うことにより、注入領域に、第１トレンチ及び第２トレンチに隣接するボディ領域を形成する。

【0022】

ボディ領域に少なくとも１つの遮蔽領域を形成するために、エピタキシャル層上に、第１トレンチと第２トレンチとの交差箇所を覆うとともに交差箇所の周りの注入領域を更に覆い、間隔を置かれた注入マスクユニットをいくつか含むソース注入マスクを形成する。

【0023】

ボディ領域にソースを形成し、遮蔽領域をボディ引出領域とし、ソースの上面とボディ引出領域の上面を面一にするために、ソース注入マスクに基づいてエピタキシャル層にイオン注入を行う。

【0024】

エピタキシャル層上に、ソースの上面及びボディ引出領域の上面と接触するソース電極構造を形成することにより、ソース及びボディ領域を電気的に引き出す。

【0025】

以下に、具体的な図面と詳細な説明を組み合わせて、本発明における半導体測定構造の製造方法について説明する。

【0026】

図１のＳ１及び図２に示すように、半導体基板１００を提供し、半導体基板１００上にエピタキシャル層１０１を形成する。

【0027】

具体的に、半導体基板１００は第１ドーピングタイプの基板とすることができる。第１ドーピングタイプ（即ち、第１導電タイプ）は、Ｐ型ドーピングとしてもよいし、Ｎ型ドーピングとしてもよい。半導体基板１００は、イオン注入プロセスによって真性半導体基板に第１ドーピングタイプ（Ｐ型又はＮ型）のイオンを注入することで形成可能であり、具体的なタイプは実際のデバイスの必要性に応じて設定する。本例ではＮ型ドーピング基板を選択するが、別の例では高濃度ドーピング基板としてもよく、例えば、半導体基板１００にドーピングする第１ドーピングタイプのイオンの濃度を１×１０１９／ｃｍ３としてもよい。説明すべき点として、半導体基板１００は、シリコン基板、シリコンゲルマニウム基板、炭化ケイ素基板等とすることができる。本例では、半導体基板１００として、Ｎ＋＋型ドーピングのシリコン基板を選択し、例えば、０．００１～０．００３ｏｈｍ＊ｃｍとすることが可能である。第１ドーピングタイプと、後述する第２ドーピングタイプ（即ち、第２導電タイプ）は相反するドーピング（導電）タイプである。第１ドーピングタイプ（第１導電タイプ）の半導体をＮ型半導体、第２ドーピングタイプ（第２導電タイプ）の半導体をＰ型半導体とすると、本発明のトレンチＭＯＳＦＥＴデバイスはＮ型デバイスである。また、これとは逆の場合、本発明のトレンチＭＯＳＦＥＴデバイスはＰ型デバイスとなる。

【0028】

このほか、一例において、エピタキシャル層１０１のドーピングタイプは半導体基板１００のドーピングタイプと同じである。選択可能な例において、エピタキシャル層１０１のドーピング濃度は半導体基板１００のドーピング濃度よりも低い。この場合には、まず、エピタキシャルプロセスによって第１ドーピングタイプの半導体基板１００の上面に真性エピタキシャル層を形成したあと、イオン注入プロセスで真性エピタキシャル層に第１ドーピングタイプのイオンを注入することにより、第１ドーピングタイプのエピタキシャル層１０１を形成可能である。また、別の例では、エピタキシャルプロセスで第１ドーピングタイプの半導体基板１００の上面に第１ドーピングタイプのエピタキシャル層１０１を直接に延ばせて形成してもよい。本例では、エピタキシャル層１０１としてＮ－型の単結晶シリコンエピタキシャル層を選択する。

【0029】

図１のＳ２及び図３乃至図４に示すように、エピタキシャル層１０１に、間隔を置いて平行に配列されるいくつかの第１トレンチ１０２と、間隔を置いて平行に配列されるいくつかの第２トレンチ１０３を形成する。第１トレンチ１０２と第２トレンチ１０３は交差することにより、隣り合う第１トレンチ１０２と第２トレンチ１０３によっていくつかの注入領域１０４を規定する。第１トレンチ１０２と第２トレンチ１０３は、フォトリソグラフィ及びエッチングプロセスによって実現可能である。

【0030】

図３及び図４は、本発明における具体的な選択可能例を示しており、図４は図３のＡ－Ｂ位置の断面図を示す。なお、図中には関連する構造と位置関係のみを示しており、各構造の数は過度に制限すべきでない。第１トレンチ１０２と第２トレンチ１０３は互いに垂直であり、形成される注入領域１０４の形状は四角形である。隣り合う２つの第１トレンチ１０２と、隣り合う２つの第２トレンチ１０３によって、四角形構造を有する注入領域１０４が規定されて、四角配置のトレンチ型電界効果トランジスタ（ｓｑｕａｒｅ ｌａｙｏｕｔ ｔｒｅｎｃｈ ＭＯＳ）が構成される。これにより、第１トレンチ１０２と第２トレンチ１０３にゲートを形成してデバイス構造を製造可能となるため、デバイスのチャネル密度が向上し、デバイスのオン抵抗が低下する。選択可能な例において、第１トレンチ１０２間の間隔と第２トレンチ１０３間の間隔を等しくすることにより、大きさの等しいいくつかの正方形の注入領域１０４を形成可能となる。なお、言うまでもなく、注入領域１０４の形状は上記に限らず、長方形や、第１トレンチ１０２及び第２トレンチ１０３に基づき得られるその他の形状としてもよく、実際の必要性に応じて設定すればよい。

【0031】

図１のＳ３及び図５に示すように、第１トレンチ１０２の内壁に第１ゲート媒体層１０５を形成し、第１ゲート媒体層１０５上に、第１トレンチ１０２内に充填される第１ゲート構造１０６を形成する。且つ、第２トレンチ１０３の内壁に第２ゲート媒体層（図示しない）を形成し、第２ゲート媒体層上に、第２トレンチ１０３内に充填される第２ゲート構造（図示しない）を形成する。

【0032】

具体的に、一例において、第１トレンチ１０２の底部と側壁に連続的な第１ゲート媒体層１０５を形成する。第１ゲート媒体層１０５の上面は、エピタキシャル層１０１の上面と面一とする。第１ゲート媒体層１０５の形成プロセスは、次のようにすればよい。即ち、第１トレンチ１０２の底部、側壁及び第１トレンチ１０２周りのエピタキシャル層１０１上に連続的な第１ゲート媒体材料層を形成し、エピタキシャル層１０１の上方の第１ゲート媒体材料層を除去する。これにより、第１トレンチ１０２の底部と側壁に位置する第１ゲート媒体層１０５が得られる。選択的に、とりあえずはエピタキシャル層１０１上の第１ゲート媒体材料層を後続のプロセス用に残留させておき、第１ゲート媒体材料層を第１ゲート媒体層１０５としてもよい。第１ゲート媒体層１０５は、熱酸化又は化学気相成長プロセスで形成可能である。なお、第２ゲート媒体層については、第１ゲート媒体層１０５の形成プロセス及び構造と類似しているため、ここでは改めて詳述しない。このほか、一例では、第１トレンチ１０２及び第２トレンチ１０３を形成したあと、第１ゲート媒体層１０５及び第２ゲート媒体層を同一のプロセスで形成する。

【0033】

一例として、第１ゲート媒体層１０５及び第２ゲート媒体層を形成する前に、更に、第１トレンチ１０２及び第２トレンチ１０３の側部及び底部の表面に犠牲酸化層を形成して、犠牲酸化層を除去するステップを含む。これにより、犠牲酸化層を利用して第１トレンチ１０２の内壁及び第２トレンチ１０３の内壁を修復し、エッチング過程での損傷を修復する。選択的に、犠牲層は熱酸化プロセスにより形成可能である。一例において、犠牲酸化層はウェットエッチングプロセスにより除去可能である。

【0034】

このほか、第１トレンチ１０２の内壁に形成された第１ゲート媒体層１０５の表面にゲート凹溝を構成し、第１ゲート構造１０６をゲート凹溝内に充填する。第１ゲート構造１０６はデバイスのゲートとして使用可能であり、材料にポリシリコンが含まれる（ただし、これに限らない）。このとき、第１ゲート構造１０６はエピタキシャル層１０１の表面よりも低く、ゲートトレンチには、最終的に電界効果トレンチトランジスタの構造を形成すべく、第１ゲート構造１０６の上面に絶縁層を形成するための空間が残されている。その他の例において、後続のプロセスでゲートを保護するのに有利となるよう、第１ゲート構造１０６は、これをそのままデバイスのゲートとして使用しなくともよく、後に第１ゲート構造１０６をエッチングすることでデバイスのゲートを得てもよい。なお、第２ゲート構造は、第１ゲート構造１０６の形成プロセス及び構造と類似している。このほか、一例では、第１ゲート媒体層１０５及び第２ゲート媒体層を形成したあと、第１ゲート構造１０６及び第２ゲート構造を同一のプロセスで形成する。

【0035】

図１のＳ４及び図６に示すように、エピタキシャル層１０１にイオン注入を行うことにより、注入領域１０４にボディ領域１０７を形成する。ボディ領域１０７は、隣り合うトレンチの間に位置している。ボディ領域１０７は、第１トレンチ１０２及び第２トレンチ１０３に隣接している。一例において、ボディ領域１０７のドーピングタイプは、エピタキシャル層１０１及び半導体基板１００のドーピングタイプと反対であり、ボディ領域１０７は第２ドーピングタイプを有している。本例において、ボディ領域１０７にはＰ型の低濃度ドーピングを選択する。このほか、一例では、第１ゲート構造１０６と第２ゲート構造を形成したあと、イオン注入を直接行ってボディ領域１０７を形成可能なため、マスク層を作製する必要がない。また、注入イオンは第１ゲート構造１０６に進入可能である。このほか、第１ゲート媒体層１０５は、更に、注入によりボディ領域１０７を形成したいエピタキシャル層上に形成してもよい。且つ、第１ゲート構造１０６を形成する際に、堆積する材料層をエピタキシャル層の上方にも形成し、対応部分の第１ゲート媒体層１０５の表面に形成する。この場合、イオン注入を行ってボディ領域１０７を形成する際に、当該部分のエピタキシャル層上部における第１ゲート構造１０６を形成するための材料層を除去し、対応部分の第１ゲート媒体層１０５を露出させてからイオン注入を行えばよい。この部分の第１ゲート媒体層は、イオン注入時にエピタキシャル層を保護可能である。別の好ましい例において、イオン注入を行ってボディ領域１０７及び後述するソース１０９を形成したあとの後続プロセスでは、更に、第１ゲート構造１０６及び第２ゲート構造をエッチングすることでデバイスのゲートを形成する必要がある。選択可能な例において、ボディ領域１０７の下面は、第１トレンチ１０２及び第２トレンチ１０３の底部よりも高く、ボディ領域１０７の底部と２種類のトレンチの底部の間には高低差が存在する。このほか、一例において、ボディ領域１０７を形成するために、更に、イオン注入後に高温焼鈍を行うステップを含む。一例において、注入量は、デバイスの閾値電圧、破壊電圧等の性能パラメータ要求に基づいて調整すればよい。

【0036】

図１のＳ５及び図７に示すように、ボディ領域１０７の形成後、エピタキシャル層１０１上にソース注入マスク１０８を形成する。ソース注入マスク１０８はいくつかの注入マスクユニット１０８ａを含み、且つ、隣り合う注入マスクユニット１０８ａの間に間隔が存在している。注入マスクユニット１０８ａは、第１トレンチ１０２と第２トレンチ１０３との交差箇所を覆うとともに、交差箇所周りの注入領域１０４まで延びて当該箇所を覆う。これにより、ボディ領域１０７に少なくとも１つの遮蔽領域が形成される。一例において、注入マスクユニット１０８ａは、その周囲の最も近い４つの注入領域１０４まで延びてこれらを覆う。遮蔽領域とは、ボディ領域１０７のうち注入マスクユニット１０８ａにより遮蔽された部分の領域である。ソース注入マスクで遮蔽することにより、この部分の領域のボディ領域にはイオン注入が行われず、ボディ領域部分のままとなる。ソース注入マスクの限界寸法は、プロセスの実施に有利となるよう、相対的に大きくてもよい。一例において、ソース注入マスク１０８の限界寸法（ＣＤ）は、０．３～０．５μｍの間であり、０．３５μｍ、０．４μｍ又は０．４５μｍとすることができる。なお、Ｉ ｌｉｎｅ装置を用いて実現してもよい。

【0037】

続いて、図１のＳ６及び図７乃至図９に示すように、ソース注入マスク１０８に基づきエピタキシャル層１０１にイオン注入を行うことにより、ボディ領域１０７にソース１０９を形成するとともに、遮蔽領域がボディ引出領域１１０を構成する。これにより、ソース１０９の上面とボディ引出領域１１０の上面が面一となる。このとき、ソース１０９の上面とは、ボディ領域１０７に注入したあとの上面であって、エピタキシャル層１０１の上面でもある。また、このときのボディ引出領域１１０の上面とは、ソース注入マスク１０８により遮蔽された部分であって、ソース１０９の注入が行われない上面のことである。即ち、ボディ領域１０７の上面であって、エピタキシャル層１０１の上面でもある。上記のプロセスによって、本発明では、ソース注入マスク１０８で遮蔽しながらソース１０９のイオン注入を行うことにより、ソース１０９を形成するとともに、ボディ領域１０７の引出領域を同時に形成する。即ち、ボディ引出領域１１０を同時に定義することにより、ソース１０９のコンタクトホールを作製しなくても、ソース１０９とボディ領域１０７が電気的に引き出される。従来のデバイス構造では、ソースコンタクトホールとデバイストレンチの間で、２つの層の距離（オーバーラップ）を厳密に制御する必要がある。しかし、デバイスの限界寸法（ピッチ）の縮小に伴って、異なるソースコンタクトホールとデバイストレンチの間のオーバーラップが非対称となることにより、ＶＴ（閾値電圧）又はＩＤ（ドレイン漏電）の問題が発生していた。これに対し、本発明では、自己整合プロセスを採用しているためこのような問題は存在しない。ソース電極構造（ｍｅｔａｌ）がアクティブ領域において接触してさえいれば、デバイストレンチとソースの間のオーバーラップは対称となる。また、本発明の方案において、ソース１０９とボディ領域１０７の上面は面一のため、ソース１０９とボディ領域１０７の等電位による電気的な引き出しを実現可能となる。このことは、デバイスの早期ブレークダウンの発生を防止するのに有利であり、ボディ領域がフローティング（ボディ領域がソース等の電位に引き出されず、動作中に電位差が発生しやすくなることでＩＤ異常が生じる）の場合に、閉ループ構造の動作過程で容易に電荷が累積されてブレークダウンが発生するとの問題を防止しやすい。本発明における上記の方案では、セルサイズを縮小させ続けることが可能であり、ピッチサイズを更に０．９ｕｍ以下まで縮小させられる。これにより、デバイスのトレンチ密度が向上し、オン抵抗が低下するとともに、デバイスの消耗が軽減し、スイッチング応答速度が向上する。更には、セルサイズを縮小傾向としながら、コンタクトホールを作製することなく、ソース１０９とボディ領域１０７を等電位で引き出し可能となる。且つ、デバイスに早期ブレークダウンが発生することがなく、安定的なデバイスの電気性能が得られる。また、プロセス製造における実現及び量産も容易である。

【0038】

一例において、注入マスクユニット１０８ａは、第１トレンチ１０２と第２トレンチ１０３との交差箇所を覆うとともに、交差箇所周りの４つの注入領域１０４まで延びて当該箇所を覆う。これにより、ボディ領域１０７ごとに４つのボディ引出領域１１０が形成される。即ち、ボディ領域１０７のうち注入マスクユニット１０８ａで遮蔽された部分がボディ引出領域１１０を構成する。注入マスクユニット１０８ａの作用により、４つのボディ引出領域１１０の間には間隔が存在し、且つ、それぞれが注入領域１０４の四隅に位置してソース１０９の周囲に形成される。好ましくは、電気性能の均一性向上に有利となるよう、４つのボディ引出領域１１０はボディ領域１０７に対称に分布する。

【0039】

一例において、第１トレンチ１０２と第２トレンチ１０３は互いに垂直であり、形成される注入領域１０４の形状は四角形を含んでいる。また、注入マスクユニット１０８ａの形状は四角形を含んでいる。且つ、注入マスクユニット１０８ａが交差する各注入領域１０４の交差領域の面積は同じである。注入領域１０４の形状として正方形の形成を選択するとともに、注入マスクユニット１０８ａにも正方形を選択することにより、形成されるボディ引出領域１１０も正方形となる。また、ボディ引出領域１１０がボディ領域１０７に対称に分布することにより、対称構造のソース１０９が得られ、電気性能の均一性向上に有利となる。

【0040】

図１０及び図１１に示すように、一例として、上記ステップで形成される第１ゲート構造１０６、第２ゲート構造、第１ゲート媒体層１０５及び第２ゲート媒体層の上面は面一である。第１ゲート媒体層１０５及び第２ゲート媒体層は、第１トレンチ１０２及び第２トレンチ１０３内にのみ形成してもよいし、第１ゲート媒体層１０５及び第２ゲート媒体層を第１トレンチ１０２及び第２トレンチ１０３内に形成するとともに、更に、エピタキシャル層１０１の表面まで延びて形成してもよい。

【0041】

本例では、ソース１０９を形成したあと、更に以下のステップを含む。即ち、第１ゲート構造１０６をエッチバックして第１ゲート１１１を形成し、第１ゲート１１１上に、第１トレンチ１０２内に充填される第１絶縁層１１２を形成する。同様に、第２ゲート構造をエッチバックして第２ゲートを形成し、第２ゲート上に、第２トレンチ１０３内に充填される第２絶縁層を形成する。好ましくは、第１絶縁層１１２、第２絶縁層、ボディ領域１０７及びソース１０９の上面を面一とする。また、ソース電極構造１１４は、更に、第１絶縁層１１２及び第２絶縁層の上面にも延びて形成される。一例において、形成される第１ゲート１１１及び第２ゲートの上面はソース１０９の下面よりも高い。このほか、高密度プラズマプロセス（ＨＤＰ）により高密度プラズマ酸化層を堆積することにより、第１絶縁材料層及び第２絶縁材料層を形成可能である。そして、第１絶縁材料層及び第２絶縁材料層に対しＣＭＰを行う。即ち、堆積した高密度プラズマ酸化層に対しＣＭＰを行うことにより、第１絶縁層１１２及び第２絶縁層を取得する。一例において、第１絶縁材料層及び第２絶縁材料層の高さはエピタキシャル層１０１の上面よりも高い。即ち、第１トレンチ１０２及び第２トレンチ１０３から突出する。そして、第１絶縁材料層及び第２絶縁材料層に対しＣＭＰを行うことにより、第１絶縁層１１２及び第２絶縁層を取得する。これにより、形成される絶縁層の質を向上可能となる。一例において、第１ゲート構造１０６及び第２ゲート構造に対するエッチバック深さは２０００Ａ～３０００Ａの間とする。即ち、第１ゲート１１１及び第２ゲートの上面と、エピタキシャル層１０１の上面との距離は２０００Ａ～３０００Ａの間であると解釈可能である。なお、本例では２５００Ａとする。また、堆積する第１絶縁材料層及び第２絶縁材料層の厚みは３０００Ａ～４０００Ａの間とする。なお、本例では、エッチバック後の２５００Ａに応じて、堆積するＨＤＰ酸化層を３０００Ａとすればよい。

【0042】

一例として、図１０及び図１１を参照し、第１絶縁層１１２及び第２絶縁層を形成したあと、更に以下のステップを含む。即ち、少なくともソース１０９の上面とボディ引出領域１１０の上面に、ソース１０９上金属シリサイド層（ｓｉｌｉｃｉｄｅ）を形成する。一例では、Ｔｉシリサイドとしてもよいが、これに限らない。ソース電極構造１１４は、ソース１０９上金属シリサイド層の表面に形成する。金属シリサイドの形成プロセスは、次のようにすればよい。即ち、少なくともボディ領域１０７とソース１０９の上面に金属チタンを形成する。次に、ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ，ラピッドサーマルプロセス）を行って金属シリサイド層を形成することにより、接触抵抗を低下させる。

【0043】

図１のＳ７及び図１０乃至図１１に示すように、エピタキシャル層１０１上に、ソース１０９の上面及びボディ引出領域１１０の上面と接触するソース電極構造１１４を形成することにより、ソース１０９及びボディ領域１０７を電気的に引き出す。ソース電極構造１１４の材料はアルミニウムとできるが、これに限らない。

【0044】

図１２乃至図１３に示すように、トレンチ型電界効果トランジスタの構造の製造方法は、更に、引出ゲート構造を作製するステップを含む。エピタキシャル層１０１には、デバイス領域Ｂと端末領域Ａが定義されている。一例において、第１トレンチ１０２及び第２トレンチ１０３はデバイス領域Ｂに形成されている。また、第１トレンチ１０２及び第２トレンチ１０３を形成すると同時に、更に、端末領域Ａに引出ゲートトレンチ２００を作製し、引出ゲートトレンチ２００の内壁に引出ゲート媒体層２０１を形成する。また、引出ゲート媒体層２０１の表面に引出ゲート２０２を形成する。且つ、端末領域Ａには、更に、引出ゲート２０２に電気的に接続される引出ゲート電極構造２０３が形成されている。引出ゲート媒体層２０１は、第１ゲート媒体層１０５及び第２ゲート媒体層と同一のプロセスで形成される。また、引出ゲート２０２は、第１ゲート構造１０６及び第２ゲート構造と同一のプロセスで形成される。一例において、第１ゲート構造１０６及び第２ゲート構造をエッチングして第１ゲート１１１及び第２ゲートを形成する際には、引出ゲートトレンチ２００内の引出ゲート２０２を残留させる。これにより、後に引出ゲート電極構造２０３を形成した際に、引出ゲート電極構造２０３と電気的に接続することにより、電気的な引き出しを行う。このほか、第１ゲート１１１及び第２ゲートは、その周囲のトレンチを通じてゲートパッド（ｇａｔｅ ｐａｄ）に引き出し可能である。一例では、第１ゲート１１１及び第２ゲートを第１トレンチ及び第２トレンチから結晶粒（ｄｉｅ）の辺縁まで引き出してから、大トレンチで全ての結晶粒辺縁のトレンチを接続することでゲートパッドに引き入れる。選択可能な例では、端末領域Ａの引出ゲート構造によって、第１ゲート及び第２ゲートを電気的に引き出す。

【0045】

一例において、引出ゲート電極構造２０３は、ソース電極構造１１４と同一のプロセスで作製される。例えば、一体的な金属材料層を形成したあと、エッチングする（例えば、フォトマスクを利用してエッチングする）ことにより、ソース電極構造１１４と引出ゲート電極構造２０３を切り離し、これらを絶縁する。また、別の選択可能な例では、引出ゲート２０２を形成したあと、更に、引出ゲート上金属シリサイド層２０４を作製するステップを含む。且つ、引出ゲート電極構造２０３を引出ゲート上金属シリサイド層２０４の表面に形成して接触抵抗を低下させる。選択可能な例において、引出ゲート２０２の上面とソース１０９の上面は面一である。また、引出ゲート電極構造２０３はソース電極構造１１４と絶縁されており、且つこれらは同一のプロセスで作製される。
〔第２実施形態〕

【0046】

図１０乃至図１３を参照するとともに、図１乃至９を参照する。本発明は、更に、トレンチ型電界効果トランジスタの構造を提供する。電界効果トランジスタの構造は、好ましくは、本発明の第１実施形態におけるトレンチ型電界効果トランジスタの構造の製造方法で製造されるが、言うまでもなく、その他の方法で製造してもよい。トレンチ型電界効果トランジスタの構造は、半導体基板１００、エピタキシャル層１０１、エピタキシャル層１０１に形成される第１トレンチ１０２及び第２トレンチ１０３、第１ゲート媒体層１０５、第２ゲート媒体層（図示しない）、第１ゲート１１１、第２ゲート（図示しない）、ボディ領域１０７、ソース１０９及びソース電極構造１１４を含む。

【0047】

半導体基板１００は第１ドーピングタイプの基板とすることができる。本例ではＮ型ドーピング基板を選択するが、別の例では、高濃度ドーピング基板としてもよく、例えば、半導体基板１００にドーピングする第１ドーピングタイプのイオンの濃度を１×１０１９／ｃｍ３としてもよい。説明すべき点として、半導体基板１００は、シリコン基板、シリコンゲルマニウム基板、炭化ケイ素基板等とすることができる。本例では、半導体基板１００として、Ｎ＋＋型ドーピングのシリコン基板を選択し、例えば、０．００１～０．００３ｏｈｍ＊ｃｍとすることが可能である。

【0048】

このほか、一例において、エピタキシャル層１０１のドーピングタイプは半導体基板１００のドーピングタイプと同じである。選択可能な例において、エピタキシャル層１０１のドーピング濃度は半導体基板１００のドーピング濃度よりも低い。本例では、エピタキシャル層１０１としてＮ－型の単結晶シリコンエピタキシャル層を選択する。

【0049】

具体的に、エピタキシャル層１０１には、平行に間隔を置いて配列されるいくつかの第１トレンチ１０２と、平行に間隔を置いて配列されるいくつかの第２トレンチ１０３が形成されている。第１トレンチ１０２と第２トレンチ１０３は、交差して設置されることにより、いくつかの交差箇所を形成している。且つ、隣り合う第１トレンチ１０２と第２トレンチ１０３によっていくつかの注入領域１０４が規定されている。一例において、第１トレンチ１０２と第２トレンチ１０３は互いに垂直であり、形成される注入領域１０４の形状は四角形である。隣り合う２つの第１トレンチ１０２と、隣り合う２つの第２トレンチ１０３によって、四角形構造を有する注入領域１０４が規定されて、四角配置のトレンチ型電界効果トランジスタ（ｓｑｕａｒｅ ｌａｙｏｕｔ ｔｒｅｎｃｈ ＭＯＳ）が構成される。これにより、第１トレンチ１０２と第２トレンチ１０３にゲートを配置及び形成してデバイス構造を製造可能となるため、デバイスのチャネル密度が向上し、デバイスのオン抵抗が低下する。選択可能な例において、第１トレンチ１０２間の間隔と第２トレンチ１０３間の間隔を等しくすることにより、大きさの等しいいくつかの正方形の注入領域１０４を取得可能となる。なお、言うまでもなく、注入領域１０４の形状は上記に限らず、長方形や、第１トレンチ１０２及び第２トレンチ１０３に基づき得られるその他の形状としてもよく、実際の必要性に応じて設定すればよい。

【0050】

第１ゲート媒体層１０５は、第１トレンチ１０２の底部及び側壁に連続的に形成されている。また、第１ゲート媒体層１０５の上面は、エピタキシャル層１０１の上面と面一である。更に、第１ゲート媒体層１０５は、第１トレンチ１０２の底部、側壁及び第１トレンチ１０２周りにおけるエピタキシャル層１０１の表面に形成してもよい。なお、第２ゲート媒体層については、第１ゲート媒体層１０５の構造と類似しているため、ここでは改めて詳述しない。

【0051】

第１ゲート１１１は第１ゲート媒体層１０５の表面に形成されており、且つ、第１ゲート１１１は第１トレンチ１０２内に充填されている。また、第１ゲート１１１の上面はエピタキシャル層１０１の上面よりも低く、その材料にポリシリコンを含むが、これに限らない。一例において、第１ゲート１１１の上面とエピタキシャル層１０１の上面との距離は２０００Ａ～３０００Ａの間であり、本例では２５００Ａとする。なお、第２ゲートについては、第１ゲート１１１の構造と類似しているため、ここでは改めて詳述しない。

【0052】

一例として、トレンチ型電界効果トランジスタの構造は、更に、第１ゲート１１１上に形成されるとともに、第１トレンチ１０２内に充填される第１絶縁層１１２と、第２ゲート上に形成されるとともに、第２トレンチ内に充填される第２絶縁媒体層を含む。且つ、ソース電極構造１１４は、更に、第１絶縁層１１２及び第２絶縁層の上面にも延びて形成されている。第１絶縁層及び第２絶縁層の材料には酸化ケイ素が含まれるが、これに限らない。

【0053】

ボディ領域１０７は注入領域１０４に形成されている。また、ボディ領域１０７は、第１トレンチ１０２及び第２トレンチ１０３に隣接している。ボディ領域１０７は少なくとも１つのボディ引出領域１１０を含み、ボディ引出領域１１０は、ボディ領域１０７の周囲に密接する交差箇所に隣接している。一例において、ボディ領域１０７のドーピングタイプは、エピタキシャル層１０１及び半導体基板１００のドーピングタイプと反対であり、ボディ領域１０７は第２ドーピングタイプを有している。本例において、ボディ領域１０７にはＰ型の低濃度ドーピングを選択する。このほか、ボディ領域１０７の下面は、第１トレンチ１０２及び第２トレンチ１０３の底部よりも高く、ボディ領域１０７の底部と２種類のトレンチの底部の間には高低差が存在する。

【0054】

ソース１０９はボディ領域１０７に形成されている。また、ソース１０９はボディ引出領域１１０に隣接している。且つ、ソース１０９の上面はボディ引出領域１１０の上面と面一である。本発明では、ボディ引出領域１１０によってボディ領域１０７を電気的に引き出す。また、ソース１０９とボディ領域１０７の上面は面一である。これにより、ソース１０９とボディ領域１０７の等電位による電気的な引き出しを実現可能となるため、デバイスにおける早期ブレークダウンの発生を防止するのに有利である。本発明では、コンタクトホールを作製することなく、ソース１０９とボディ領域１０７を等電位で引き出せるため、セルサイズを縮小させ続けることが可能である。これにより、デバイスのトレンチ密度が向上し、オン抵抗が低下するとともに、デバイスの消耗が軽減し、スイッチング応答速度が向上する。更には、セルサイズを縮小傾向としながら、コンタクトホールを作製することなく、ソース１０９とボディ領域１０７を等電位で引き出し可能となる。且つ、デバイスに早期ブレークダウンが発生することがなく、安定的なデバイスの電気性能が得られる。

【0055】

一例として、第１トレンチ１０２と第２トレンチ１０３は互いに垂直であり、形成される注入領域１０４の形状は四角形を含んでいる。注入領域１０４としては、例えば正方形を選択可能である。また、ボディ領域１０７ごとに４つのボディ引出領域１１０を含んでいる。ボディ領域１０７としては、正方形を選択可能である。各ボディ引出領域１１０の面積は等しく、且つ、隣り合うボディ引出領域１１０の間に間隔を有している。各ボディ引出領域１１０は注入領域１０４の四隅にそれぞれ位置し、ソース１０９の周囲に形成されている。好ましくは、４つのボディ引出領域１１０は、ボディ領域１０７に対称に分布している。好ましくは、電気性能の均一性向上に有利となるよう、ボディ引出領域１１０がボディ領域１０７に対称に分布することにより、対称構造のソース１０９を取得する。

【0056】

ソース電極構造１１４は、ソース１０９の上面及びボディ引出領域１１０の上面と接触することにより、ソース１０９及びボディ領域１０７を電気的に引き出す。ソース電極構造１１４の材料はアルミニウムとできるが、これに限らない。

【0057】

一例として、トレンチ型電界効果トランジスタの構造は、更に、ソース上金属シリサイド層１１３を含む。ソース上金属シリサイド層１１３は、少なくともソース１０９の上面とボディ引出領域１１０の上面に形成されている。且つ、ソース電極構造１１４は、ソース上金属シリサイド層１１３の表面に形成されており、これにより接触抵抗が低下する。一例において、ソース上金属シリサイド層１１３はＴｉシリサイドとしてもよいが、これに限らない。

【0058】

一例として、図１２及び図１３に示すように、トレンチ型電界効果トランジスタの構造は、更に、引出ゲート構造を含む。エピタキシャル層１０１には、デバイス領域Ｂと端末領域Ａが定義されている。一例において、第１トレンチ１０２及び第２トレンチ１０３はデバイス領域Ｂに形成されており、引出ゲート構造は端末領域Ａに形成されている。引出ゲート構造は、引出ゲートトレンチ２００、引出ゲートトレンチ２００の内壁に形成された引出ゲート媒体層２０１、引出ゲート媒体層２０１の表面に形成された引出ゲート２０２、及び、端末領域に形成されて引出ゲート２０２に電気的に接続される引出ゲート電極構造２０３を含む。且つ、引出ゲート電極構造２０３は、ソース電極構造１１４と絶縁されている。また、別の選択可能な例では、引出ゲート２０２に、更に、引出ゲート上金属シリサイド層２０４が形成されている。且つ、引出ゲート電極構造２０３が引出ゲート上金属シリサイド層２０４の表面に形成されており、これにより接触抵抗が低下する。このほか、第１ゲート１１１及び第２ゲートは、その周囲のトレンチを通じてゲートパッド（ｇａｔｅ ｐａｄ）に引き出し可能である。一例では、第１ゲート１１１及び第２ゲートを第１トレンチ及び第２トレンチから結晶粒（ｄｉｅ）の辺縁まで引き出してから、大トレンチで全ての結晶粒辺縁のトレンチを接続することでゲートパッドに引き入れる。選択可能な例では、端末領域Ａの引出ゲート構造によって、第１ゲート及び第２ゲートを電気的に引き出す。

【0059】

〔比較例〕
図１４乃至図１５に示すように、本発明は、更に比較例を提供する。当該比較例で提供するトレンチ型電界効果トランジスタは、半導体基板３００、エピタキシャル層３０１、ボディ領域３０２、ソース３０３、ソースコンタクトホール３０４及びソース電極構造３０５を含む。当該比較例では、ソースコンタクトホール３０４によってソース３０３とボディ領域３０２の電気的な引き出しを実現する。当該比較例では、ソースコンタクトホールを作製する必要があるため、一定のデバイス空間を占有するとともに、フォトリソグラフィプロセスの制限を受ける。このほか、本例のデバイス構造は、限界寸法（ピッチサイズ）の更なる縮小に伴ってソース領域が小さくなることにより、Ｏ．Ｌ ｍａｒｇｉｎ（ｏｖｅｒ ｌａｙ ｐｈｏｔｏ，２層を整列させる際に測定）といったソースコンタクトホールのプロセス難度が上昇する。また、ソースコンタクトホールにＴｉ／Ｗを充填してソース電極構造を形成する際に、デバイスの限界寸法ＣＤが小さくなることにより、Ｔｉプロセス等が制限を受ける結果、Ｔｉをコンタクトホールに均一にスパッタリングできなくなり、均一なシリサイドを形成不可能となる。また、孔内のＴｉ／Ｗが良好な金属接触を形成し得ない。且つ、ボディ領域にフローティングが発生しやすく、ソースとボディ領域が等電位による引き出しを形成不可能となるため、動作過程でデバイスに早期ブレークダウンが発生する。これに対し、本発明の第１実施形態及び第２実施形態の方案によれば、上記の課題を効果的に解決可能である。

【0060】

以上述べたように、本発明におけるトレンチ型電界効果トランジスタの構造及び製造方法では、ソース注入マスクを設計してソースの自己整合注入を行うことにより、ソースの形成と同時にボディ引出領域を形成し、ソースとボディ領域を直接に引き出す。本発明では自己整合技術を採用するため、セルサイズを縮小させ続けることが可能である。また、ソースコンタクトホールを設けることなく、ソースとボディ領域を等電位で電気的に引き出せる。これにより、四角形のトレンチ型電界効果トランジスタにおける閉ループ構造を対象に、プロセス及び配置の面から、セルサイズの縮小及びボディ領域の引出しの問題を解決しているため、デバイスにおける早期ブレークダウン発生の問題が回避される。従って、本発明は、従来技術における様々な欠点を効果的に解消しており、高度な産業上の利用価値を有する。

【0061】

上記の実施形態は本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上記の実施形態を補足又は変形することが可能である。従って、当業者が本発明で開示する精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変形は、依然として本発明の特許請求の範囲に含まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【国際調査報告】