特表2022-529426第２の金属含有材料を少なくとも部分的に取り囲み、第２の金属含有材料とは異なる結晶化度を有する第１の金属含有材料を有するワード線を含むアセンブリ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-06-22
(54)【発明の名称】第２の金属含有材料を少なくとも部分的に取り囲み、第２の金属含有材料とは異なる結晶化度を有する第１の金属含有材料を有するワード線を含むアセンブリ
(51)【国際特許分類】
H01L 27/11556 20170101AFI20220615BHJP
H01L 27/11582 20170101ALI20220615BHJP
H01L 21/336 20060101ALI20220615BHJP
H01L 29/423 20060101ALI20220615BHJP
【ＦＩ】
H01L27/11556
H01L27/11582
H01L29/78 371
H01L29/58 G
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021560925
(86)(22)【出願日】2020-03-03
(85)【翻訳文提出日】2021-12-13
(86)【国際出願番号】 US2020020844
(87)【国際公開番号】W WO2020214268
(87)【国際公開日】2020-10-22
(31)【優先権主張番号】16/383,862
(32)【優先日】2019-04-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】グリーンリー ジョーダン ディー．
(72)【発明者】
【氏名】クライン リタ ジェイ．
(72)【発明者】
【氏名】マクティア エヴェレット エー．
(72)【発明者】
【氏名】メルドゥリム ジョン マーク
【テーマコード（参考）】
4M104
5F083
5F101
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA03
4M104AA04
4M104BB19
4M104BB24
4M104BB25
4M104BB26
4M104BB27
4M104BB28
4M104BB29
4M104BB30
4M104BB31
4M104BB32
4M104BB33
4M104BB34
4M104BB36
4M104BB37
4M104BB38
4M104CC05
4M104DD33
4M104DD43
4M104EE02
4M104EE03
4M104EE05
4M104EE16
4M104FF13
4M104GG09
4M104GG14
4M104GG16
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA06
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR21
5F083PR22
5F083ZA21
5F101BA02
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BF05
5F101BH02
(57)【要約】
幾つかの実施形態は、交互の絶縁レベル及びワード線レベルの垂直スタックを有するメモリアレイを含む。チャネル材料は、スタックに沿って垂直方向に延伸する。ワード線レベルは、第１の金属含有材料及び第２の金属含有材料を有する導電性領域を含む。第１の金属含有材料は、第２の金属含有材料を少なくとも部分的に取り囲む。第１の金属含有材料は、第２の金属含有材料とは異なる結晶化度を有する。幾つかの実施形態では、第１の金属含有材料は実質的にアモルファスであり、第２の金属含有材料は、約５ｎｍ以上から約２００ｎｍ以下までの範囲内の平均粒径を有する。電荷蓄積領域はワード線レベルに隣接する。電荷遮断領域は、電荷蓄積領域と導電性領域との間にある。
【特許請求の範囲】
【請求項1】
導電性ゲートであって、前記導電性ゲートは、第２の金属含有材料を実質的に包む第１の金属含有材料を含み、前記第１及び第２の金属含有材料は、結晶化度が相互に異なり、前記第２の金属含有材料は、前記第１の金属含有材料よりも大きい平均粒径を有する、前記導電性ゲートと、前記導電性ゲートに隣接する電荷遮断領域と、
前記電荷遮断領域に隣接する電荷蓄積領域と、
前記電荷蓄積領域に隣接するトンネル材料と、
前記トンネル材料に隣接するチャネル材料であって、前記トンネル材料は、前記チャネル材料と前記電荷蓄積領域との間にある、前記チャネル材料と
を含む、メモリセル。
【請求項2】
前記第１の金属含有材料は、約１０ｎｍ以下の平均粒径を有する、請求項１に記載のメモリセル。
【請求項3】
前記第２の金属含有材料は、約５ｎｍ以上から約２００ｎｍ以下までの範囲内の平均粒径を有する、請求項２に記載のメモリセル。
【請求項4】
前記第１の金属含有材料は実質的にアモルファスである、請求項１に記載のメモリセル。
【請求項5】
前記第１の金属含有材料は連続的である、請求項１に記載のメモリセル。
【請求項6】
前記第１の金属含有材料は不連続である、請求項１に記載のメモリセル。
【請求項7】
前記第１の金属含有材料は、約５Åから約１００Åまでの範囲内の断面に沿った厚さを有する、請求項１に記載のメモリセル。
【請求項8】
前記第１及び第２の金属含有材料は、切り立った界面に沿って接する、請求項１に記載のメモリセル。
【請求項9】
前記第１及び第２の金属含有材料は、傾斜に沿って接する、請求項１に記載のメモリセル。
【請求項10】
前記第１及び第２の金属含有材料は、相互に同じ組成物である、請求項１に記載のメモリセル。
【請求項11】
前記第１及び第２の金属含有材料は、相互に対して異なる組成物である、請求項１に記載のメモリセル。
【請求項12】
前記第１の金属含有材料は、窒素、炭素、ゲルマニウム、シリコン、及び酸素の内の１つ以上と組み合わせた１つ以上の金属を含む、請求項１に記載のメモリセル。
【請求項13】
前記１つ以上の金属は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、及びアルミニウムの内の１つ以上を含む、請求項１に記載のメモリセル。
【請求項14】
前記１つ以上の金属は、タングステン及びチタンの内の一方又は両方を含む、請求項１に記載のメモリセル。
【請求項15】
前記第１の金属含有材料は、１つ以上の金属窒化物を含む、請求項１に記載のメモリセル。
【請求項16】
前記第１の金属含有材料は、窒化タングステン及び窒化チタンの内の一方又は両方を含む、請求項１に記載のメモリセル。
【請求項17】
前記第２の金属含有材料は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、アルミニウム、銅、白金、及びパラジウムの内の１つ以上を含む、請求項１に記載のメモリセル。
【請求項18】
交互の絶縁レベル及びワード線レベルの垂直スタックであって、前記ワード線レベルは導電性領域を含み、前記導電性領域は、第２の金属含有材料の外周に隣接する第１の金属含有材料を含み、前記第１及び第２の金属含有材料は、結晶化度及び組成物が相互に異なり、前記第２の金属含有材料は、前記第１の金属含有材料よりも大きい平均粒径を有する、前記垂直スタックと、前記導電性領域に隣接する電荷蓄積領域と、
前記電荷蓄積領域と前記導電性領域との間の電荷遮断領域と
を含む、アセンブリ。
【請求項19】
前記ワード線レベルの各々は、約５ｎｍから約５０ｎｍまでの範囲内の断面に沿った全厚を有し、前記第１の金属含有材料は、前記全厚の約５％から前記全厚の約２５％までの範囲内の前記断面に沿った厚さを有する、請求項１８に記載のアセンブリ。
【請求項20】
前記第１の金属含有材料は、窒素、炭素、ゲルマニウム、シリコン、及び酸素の内の１つ以上と組み合わせた１つ以上の第１の金属を含み、前記第２の金属含有材料は、本質的に１つ以上の第２の金属からなる、
請求項１８に記載のアセンブリ。
【請求項21】
前記１つ以上の第１の金属は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、及びアルミニウムの内の１つ以上を含む、請求項２０に記載のアセンブリ。
【請求項22】
前記１つ以上の第２の金属は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、アルミニウム、銅、白金、及びパラジウムの内の１つ以上を含む、請求項２１に記載のアセンブリ。
【請求項23】
前記第１の金属含有材料は、窒化タングステン及び窒化チタンの内の一方又は両方を含み、前記第２の金属含有材料は、本質的にタングステンからなる、請求項１８に記載のアセンブリ。
【請求項24】
前記第１の金属含有材料は、実質的にアモルファスである、請求項１８に記載のアセンブリ。
【請求項25】
前記第１の金属含有材料は、約１０ｎｍ以下の平均粒径を有する、請求項１８に記載のアセンブリ。
【請求項26】
前記第２の金属含有材料は、約５ｎｍ以上から約２００ｎｍ以下までの範囲内の平均粒径を有する、請求項２５に記載のアセンブリ。
【請求項27】
交互の絶縁レベル及びワード線レベルの垂直スタックと、前記スタックに沿って垂直方向に延伸するチャネル材料と、
導電性領域を含む前記ワード線レベルであって、前記導電性領域は、第１の金属含有材料及び第２の金属含有材料を含み、前記第１の金属含有材料は、前記第２の金属含有材料を少なくとも部分的に取り囲み、前記第１の金属含有材料は、実質的にアモルファスであり、前記第２の金属含有材料は、約５ｎｍ以上から約２００ｎｍ以下までの範囲内の平均粒径を有する、前記ワード線レベルと、
前記ワード線レベルに隣接する電荷蓄積領域と、
前記電荷蓄積領域と前記導電性領域との間の電荷遮断領域と
を含む、メモリアレイ。
【請求項28】
前記第１の金属含有材料は連続的である、請求項２７に記載のメモリアレイ。
【請求項29】
前記ワード線レベルの各々は、約５ｎｍから約５０ｎｍまでの範囲内の断面に沿った全厚を有し、前記第１の金属含有材料は、約５Åから約１００Åまでの範囲内の前記断面に沿った厚さを有する、請求項２８に記載のメモリアレイ。
【請求項30】
前記第１の金属含有材料は不連続である、請求項２７に記載のメモリアレイ。
【請求項31】
前記第１の金属含有材料は、窒素、炭素、ゲルマニウム、シリコン、及び酸素の内の１つ以上と組み合わせた１つ以上の第１の金属を含み、前記第２の金属含有材料は、本質的に１つ以上の第２の金属からなる、
請求項２７に記載のメモリアレイ。
【請求項32】
前記１つ以上の第１の金属は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、及びアルミニウムの内の１つ以上を含む、請求項３１に記載のメモリアレイ。
【請求項33】
前記１つ以上の第２の金属は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、アルミニウム、銅、白金、及びパラジウムの内の１つ以上を含む、請求項３１に記載のメモリアレイ。
【請求項34】
前記第１の金属含有材料は、窒化タングステン及び窒化チタンの内の一方又は両方を含み、前記第２の金属含有材料は、本質的にタングステンからなる、請求項２７に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【0001】
［関連する特許データ］
この特許は、２０１９年４月１５日に出願された米国特許出願シリアル番号１６／３８３，８６２の優先権を主張し、その開示は、参照により本明細書に組み込まれる。
この特許は、２０１９年４月１５日に出願された米国特許出願シリアル番号１６／３８３，８６２の優先権を主張し、その開示は、参照により本明細書に組み込まれる。
【0002】
［技術分野］
第２の金属含有材料を少なくとも部分的に取り囲み、第２の金属含有材料とは異なる結晶化度を有する第１の金属含有材料を有するワード線を含むアセンブリ（例えば、ＮＡＮＤメモリアーキテクチャ）。
第２の金属含有材料を少なくとも部分的に取り囲み、第２の金属含有材料とは異なる結晶化度を有する第１の金属含有材料を有するワード線を含むアセンブリ（例えば、ＮＡＮＤメモリアーキテクチャ）。
【背景技術】
【0003】
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、標準化されてくると新たな通信プロトコルをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
【0004】
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
【0005】
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れの１つがアクセスされるかを判定にするために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセルから読み出される又はメモリセル中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
【0006】
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００のブロック図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８つの第２のグループの各第２のグループは、８つのデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ/ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
【0007】
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
【0008】
ＮＡＮＤメモリデバイス２００は、代替的には、図４の概略図を参照して説明される。
【0009】
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
【0010】
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
【0011】
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置され、一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
【0012】
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
【0013】
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
【0014】
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に一般的に結合されたそれらのトランジスタである。
【0015】
３次元ＮＡＮＤアーキテクチャは、垂直方向に積み重ねられた複数のワード線を有し得る。ワード線の各々は、金属含有コア材料を取り囲む導電性ライナーを含み得る。導電性ライナーは、多数の目的の内の何れかを有し得、例えば、コア材料の接着を改善し得、所望の仕事関数特性等を提供し得る。３次元ＮＡＮＤ内の積み重ねられたメモリセルの数を増加させるという継続的な目標、及びＮＡＮＤメモリアレイ内の垂直方向に積み重ねられたワード線の数を増加させるための対応する目標がある。
【0016】
ＮＡＮＤアーキテクチャの製造の間に生じ得る問題は、ＮＡＮＤコンポーネントを含むウエハが湾曲し得ることであり、このことは、製造を複雑にし得、ウエハを破壊さえし得る。垂直に積み重ねられたワード線の数が増加すると、問題は益々深刻になり得る。
【0017】
上で論じた問題を軽減する改善された設計を開発することが望ましいであろう。
【図面の簡単な説明】
【0018】
【図1】メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。
【図4】従来技術のＮＡＮＤメモリアレイの概略図である。
【図5】例示的なメモリアレイを含む集積アセンブリの領域の概略断面側面図である。
【図7】例示的なアセンブリに対する組成物対深さの例示的な関係を説明するグラフである。
【図8】例示的なアセンブリに対する組成物対深さの例示的な関係を説明するグラフである。
【図9】例示的なアセンブリに対する組成物対深さの例示的な関係を説明するグラフである。
【図10】例示的なメモリアレイを含む集積アセンブリの領域の概略断面側面図である。
【発明を実施するための形態】
【0019】
幾つかの実施形態は、第１の金属含有材料及び第２の金属含有材料を含む導電性ワード線を有するＮＡＮＤメモリアレイを含む。第１の金属含有材料は、第２の金属含有材料を実質的に包み得、又は第２の金属含有材料を少なくとも部分的に取り囲み得、第２の金属含有材料よりも低い結晶化度を含み得る。幾つかの実施形態では、第１の金属含有材料は実質的にアモルファスであり得、第２の金属含有材料は、少なくとも約５ナノメートル（ｎｍ）から約２００ｎｍ以下までの範囲内の粒径の中央値を含み得、用語“約５ｎｍ”は、製造及び測定の合理的な許容範囲内の５ｎｍを意味し、用語“約２００ｎｍ”は、製造及び測定の合理的な許容範囲内の２００ｎｍを意味する。第１及び第２の金属含有材料は、相互に同じ組成物であり得、又は相互に対して異なる組成物を含み得る。幾つかの実施形態では、第１の金属含有材料は、金属窒化物（例えば、窒化タングステン、窒化チタン等）であり得、第２の金属含有材料は、本質的に金属（例えば、タングステン、チタン等）からなり得る。第１の金属含有材料は、非常に薄くなるように形成され、幾つかの実施形態では、約１００オングストローム（Å）以下の厚さを有し得る。第１の金属含有材料は、連続的であってもなくてもよい。
【0020】
第２の金属含有材料と比較して比較的低い結晶化度を有する薄い第１の金属含有材料の利用は、背景技術のセクションで上で説明した問題のあるウエハの湾曲なしにＮＡＮＤメモリアレイを形成することを可能にし得る。例示的な実施形態及び利点は、図５～図１２を参照して説明される。
【0021】
【0022】
第１のレベル１６は、絶縁材料２０を含み、第２のレベル１８は、導電性領域２２を含む。レベル１６及び１８は、任意の適切な厚さのものであり得る。レベル１６は、レベル１８とは異なる厚さのものであり得、又はレベル１８と同じ厚さであり得る。幾つかの実施形態では、レベル１６及び１８は、約５ｎｍから約５０ｎｍまでの範囲内の厚さを有し得る。幾つかの実施形態では、導電性領域２２は、約５ｎｍから約５０ｎｍまでの範囲内の厚さＴを有し得る。
【0023】
絶縁材料２０は、任意の適切な組成物又は組成物の組み合わせを含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0024】
絶縁材料２４は、導電性領域２２の周りに延伸する。絶縁材料２４は、誘電体バリア材料に対応し得、任意の適切な組成物を含み得る。幾つかの実施形態では、誘電体バリア材料２４は、高ｋ材料（実例として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル等の内の１つ以上）を含み得、用語“高ｋ”は、二酸化ケイ素の誘電率よりも大きい誘電率を意味する。絶縁材料２４は、単一の均質な材料であると示されているが、他の実施形態では、絶縁材料は、２つ以上の別個の組成物を含み得る。絶縁材料２４は、水平方向に延伸するセグメント２１を有し、垂直方向に延伸するセグメント２３を有する。
【0025】
導電性領域２２は、導電性ワード線を含む。幾つかの実施形態では、導電性レベル１８は、ＮＡＮＤ構成のワード線レベル（又はメモリセルレベル）と称され得る。ＮＡＮＤ構成は、メモリセルのストリング（所謂ＮＡＮＤストリング）を含み得、ストリング内のメモリセルの数は、メモリセルレベル１８の数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８個のメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等有し得る。
【0026】
レベル１６は、スタック１４内のワード線レベル１８と交互になる絶縁レベルと称され得る。そうした絶縁レベル１６は、絶縁材料２０を含み、絶縁材料２４の水平方向に延伸するセグメント２１を含むとみなされ得る。
【0027】
構造体２８は、スタック１４を通って延伸する。構造体２８は、それらがチャネル材料３０を含むという点で、チャネル材料構造体と称され得る。チャネル材料３０は、半導体材料を含み、任意の適切な組成物又は組成物の組み合わせを含み得る。実例として、チャネル材料３０は、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、用語ＩＩＩ／Ｖ半導体材料は、周期表のグループＩＩＩ及びＶから選択された元素を含む半導体材料を指す（グループＩＩＩ及びＶは古い命名法であり、現在はグループ１３及び１５と称される）。
【0028】
トンネル材料（ゲート誘電体材料と称されることもある）３２、電荷蓄積材料３４、及び電荷遮断材料３６は、チャネル材料３０と、垂直方向に積み重ねられたレベル１６／１８との間にある。トンネル材料、電荷蓄積材料、及び電荷遮断材料は、任意の適切な組成物又は組成物の組み合わせを含み得る。
【0029】
幾つかの実施形態では、トンネル材料３２は、例えば、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。
【0030】
幾つかの実施形態では、電荷蓄積材料３４は、窒化ケイ素、酸窒化ケイ素、導電性ナノドット等の電荷トラップ材料を含み得る。代替の実施形態では、電荷蓄積材料３４は、フローティングゲート材料（例えば、多結晶シリコン等）を含むように構成され得る。
【0031】
幾つかの実施形態では、電荷遮断材料３６は、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。
【0032】
説明する実施形態では、チャネル材料３０は、構造体２８の各々内の環状リングとして構成される。絶縁材料３８は、そうした環状リングを充填する。絶縁材料３８は、例えば、二酸化ケイ素等の任意の適切な組成物又は組成物の組み合わせを含み得る。説明する構造体２８は、絶縁材料３８が環状リング形状のチャネル構成の“中空”内に提供されるという点で、中空チャネル構成を含むとみなされ得る。他の実施形態（図示せず）では、チャネル材料は、中実ピラー構成として構成され得る。
【0033】
チャネル材料構造体２８は、材料３０、３２、３４、３６、及び３８の全てを組み合わせて含むとみなされ得る。図５Ａの上面図は、チャネル材料構造体２８が六角形に詰め込まれたパターンで配列され得ることを示している。
【0034】
スリット（トレンチ）４０は、スタック１４を通って延伸し、そうしたスリットは、絶縁材料４２で充填される。絶縁材料４２は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0035】
幾つかの実施形態では、スタック１４は、垂直方向に延伸するスタックであるとみなされ得、構造体２８は、スタック１４を通過する垂直方向に延伸するチャネル材料構造体であるとみなされ得る。
【0036】
スタック１４は、支持ベース１２の上方にある。ベース１２は、半導体材料を含み得、例えば、単結晶シリコンを含み得、本質的にそれからなり得、又はそれからなり得る。ベース１２は、半導体基板と称され得る。用語“半導体基板”は、半導体ウエハ（単独又は他の材料を含むアセンブリの何れか）等のバルク半導体材料、及び半導体材料層（単独又は他の材料を含むアセンブリの何れか）を含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むがこれに限定されない任意の支持構造体を指す。幾つかの用途では、ベース１２は、集積回路の製造と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。そうした材料は、例えば、耐熱金属材料、バリア材料、拡散材料、絶縁体材料等の内の１つ以上を含み得る。
【0037】
ベース１２とスタック１４との間に１つ以上の追加の材料、コンポーネント等が提供され得ることを図式的に指し示すために、ベース１２とスタック１４との間に間隙が示されている。そうした追加のコンポーネントは、例えば、導電性ソース線、選択ゲート等を含み得る。
【0038】
ワード線レベル１８は、チャネル材料構造体２８に隣接する導電性ゲート４４（それらの内の幾つかのみにラベルが付されている）を含む。導電性ゲート４４は、誘電体バリア材料２４の垂直方向に延伸する領域２３及びチャネル材料構造体の領域と共に、メモリセル４６を形成する。そうしたメモリセルは、図１～図４を参照して上で説明したＮＡＮＤメモリアレイに類似した３次元ＮＡＤメモリアレイ４８中に組み込まれる。メモリセル４６は、相互に実質的に全て同一である（用語“実質的に同一”は、製造及び測定の合理的な許容範囲内で同一であることを意味する）。
【0039】
動作中、電荷蓄積材料３４は、メモリセル４６内に情報を蓄積するように構成され得る。個々のメモリセル内に蓄積される情報の値（用語“値”は１ビット又は複数ビットを表す）は、メモリセルの電荷蓄積領域内に蓄積される電荷の量（例えば、電子の数）に基づき得る。個々の電荷蓄積領域内の電荷の量は、少なくとも部分的に、関連するゲート４４に印加される電圧の値に基づいて、及び／又は関連するチャネル材料３０に印加される電圧の値に基づいて制御され得る（例えば、増加し得、又は減少し得る）。
【0040】
トンネル材料３２は、メモリセル４６のトンネル領域を形成する。そうしたトンネル領域は、電荷蓄積材料３４とチャネル材料３０との間の電荷（例えば、電子）の所望のマイグレーション（例えば、輸送）を可能にするように構成され得る。トンネル領域は、例えば、非限定的に、等価酸化膜厚（ＥＯＴ）等の選択された基準を達成するように構成（すなわち、設計）され得る。ＥＯＴは、代表的な物理的厚さの観点で、トンネル領域の電気的特性（例えば、静電容量）を定量化する。例えば、ＥＯＴは、リーク電流及び信頼性の考慮事項を無視して、所与の誘電体と同じ静電容量密度を有する必要があるであろう理論上の二酸化シリコン層の厚さとして定義され得る。
【0041】
電荷遮断材料３６は、電荷蓄積材料３４に隣接し、電荷が電荷蓄積材料３４から関連するゲート４４に流れることを遮断するメカニズムを提供し得る。誘電体バリア材料２４は、電荷遮断材料３６と関連するゲート４４との間に提供され、ゲート４４から電荷蓄積材料３４に向かっての電荷キャリアの逆トンネリングを阻害するために利用され得る。幾つかの実施形態において、誘電体バリア材料２４は、メモリセル４６内に誘電体バリア領域を形成するとみなされ得る。
【0042】
図５の説明する実施形態では、導電性領域２２は、一対の金属含有材料５０及び５２を含む。金属含有材料５０は、第１の金属含有材料と称され得、金属含有材料５２は、第２の金属含有材料と称され得る。破線５１は、第１及び第２の金属含有材料５０及び５２の間の凡その境界を説明するために提供されている。
【0043】
第１及び第２の金属含有材料５０及び５２は、ワード線レベルの全体に沿って延伸し、導電性ゲート４４内に含まれる。
【0044】
【0045】
第１の金属含有材料５０は、図６の説明する領域において第２の金属含有材料５２を取り囲む。幾つかの実施形態では、第２の金属含有材料５２は、破線５１の説明する位置に凡そ対応する外周を含むとみされ得る。第１の金属含有材料５０は、第２の金属含有材料のそうした外周に隣接する。第１の金属含有材料５０は、示されるように、第２の金属含有材料５２の外周５１を完全に取り囲み得る。幾つかの実施形態では、第１の金属含有材料５０は、第２の金属含有材料５２を少なくとも部分的に取り囲み得る。用語“少なくとも部分的に囲む”は、第１の金属含有材料５０が第２の金属含有材料を完全に取り囲む構成、及び第１の金属含有材料５０と重ならない第２の金属含有材料５２の周辺５１の幾つかの領域があり得る構成を含む。幾つかの実施形態では、第１の金属含有材料５０は、導電性領域２２の第２の金属含有材料５２を包む、又は少なくとも実質的に包むとみなされ得る。用語“実質的に包む”は、第１の金属含有材料５０が、第２の金属含有材料５２の外側境界５１の面積の少なくとも９０％の周りに延在することを指し示すために利用される。
【0046】
第１及び第２の金属含有材料５０及び５２は、結晶化度が相互に異なり、第２の金属含有材料は、第１の金属含有材料よりも大きい平均（アベレージ）粒径を有する。幾つかの実施形態では、第２の金属含有材料５２は、約５ｎｍ以上から約２００ｎｍ以下までの範囲内の平均粒径を有し得、一方、第１の金属含有材料５０は、約１０ｎｍ以下の平均粒径を有する（平均粒径は、任意の適切な方法論で判定され得る）。幾つかの実施形態では、第１の金属含有材料５０は、実質的にアモルファスであり得（用語“実質的にアモルファス”は、製造及び測定の合理的な許容範囲内でアモルファスであることを意味する）、例えば、本質的にアモルファス材料からなり得、又はそれからなり得る。
【0047】
第１の金属含有材料５０は、幾つかの実施形態では連続的であり得（又は少なくとも実質的に連続的であり得、用語“実質的に連続的”は、製造及び測定の合理的な許容範囲内で連続的であることを意味する）、他の実施形態では不連続であり得る。第１の金属含有材料５０が連続的である場合、そうした材料は、約５Åから約1００Åまでの範囲囲内で、図６の説明する断面に沿って厚さＴ１を有し得る。幾つかの実施形態では、導電性領域２２は、図６の断面に沿って約５ｎｍから約５０ｎｍまでの範囲内にある全体の厚さ（全厚）Ｔを有し得る。第１の金属含有材料５０の厚さＴ１は、全厚Ｔの約５％から全厚Ｔの約２５％までの範囲内にあり得る。
【0048】
破線５１は、第１及び第２の金属含有材料５０及び５２の間の界面を表すとみなされ得る。そうした界面は、低結晶化度材料５０が高結晶化度材料５２と接する切り立った（急激な）境界であり得（用語“低結晶化度”及び“高結晶化度”は、材料５０が材料５２よりも低い結晶化度を有することを指し示すために利用される）、又は傾斜であり得る。実例として、図７～図９は、境界５１が切り立った境界（図７）及び傾斜（図８及び図９）である例示的な実施形態をグラフで説明している。図７の切り立った境界は、切り立った界面（abrupt interface）と称され得る。
【0049】
図６の第１及び第２の金属含有材料５０及び５２は、相互に同じ組成物を含み得、又は相互に対して異なる組成物を含み得る。
【0050】
幾つかの実施形態では、第１の金属含有材料５０は、窒素、炭素、シリコン、ゲルマニウム、及び酸素の内の１つ以上と組み合わせた１つ以上の金属を含む。したがって、第１の金属含有材料５０は、様々な金属ケイ化物、金属窒化物、金属炭化物、金属酸化物、及び金属ゲルミド（germide）の内の１つ以上を含み得る。幾つかの実施形態では、第１の金属含有材料５０内の金属は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、及びアルミニウムの内の１つ以上を含み得る。幾つかの特定の例では、第１の金属含有材料５０は、１つ以上の金属窒化物を含み得、例えば、窒化タングステン及び窒化チタンの内の一方又は両方を含み得、本質的にそれからなり得、又はそれらからなり得る。
【0051】
幾つかの実施形態では、第２の金属含有材料５２は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、アルミニウム、銅、白金、及びパラジウムの内の１つ以上を含み得る。幾つかの実施形態では、第２の金属含有材料５２は、第１の金属含有材料５０と同じ組成物であり得、様々な金属ケイ化物、金属窒化物、金属炭化物、金属酸化物、及び金属ゲルミドの内の１つ以上を含み得る。他の実施形態では、第２の金属含有材料５２は、タングステン、タンタル、チタン、ルテニウム、モリブデン、コバルト、ニッケル、アルミニウム、銅、白金、及びパラジウムからなるグループから選択された１つ以上の金属から本質的になり得、又はそれからなり得る。幾つかの実施形態では、第１の金属含有材料５０内の金属は、第１の金属と称され得、第２の金属含有材料５２内の金属は、第２の金属と称され得る。
【0052】
図１０は、第１及び第２の金属含有材料５０及び５２が相互に対して異なる組成物を含む構成の集積アセンブリ１０を示す。図１１は、図１０の領域“１１”の拡大図を示し、境界５１が、第１の金属含有材料５０と第２の金属含有材料５２との間の界面に対応することを示している。図１０及び１１の第１及び第２の金属含有材料５０及び５２は、上で説明したのと同じ組成物を含み得る。幾つかの実施形態では、第１の金属含有材料５０は、窒化タングステン及び窒化チタンの内の一方又は両方を含み得、本質的にそれからなり得、又はそれからなり得、第２の金属含有材料５２は、タングステンを含み得、本質的にそれからなり得、又はそれからなり得る。
【0053】
図５～図１１の構成は、背景技術のセクションで上で説明したウエハの湾曲の問題を軽減又は防止し得る。図１２Ａ及び１２Ｂは、湾曲した構成（図１２Ａ）及び湾曲していない構成（図１２Ｂ）のウエハ６０を示している。図１２Ａの湾曲した構成は、ＮＡＮＤ構成の従来のワード線で利用される導電性材料で課せられる問題のあるストレスからもたらされ得る。破線６１は、説明するウエハ６０の湾曲した構成を視覚化することにおいて読者を支援するために図１２Ａにおいて提供されている。対照的に、図１２Ｂに示されるウエハ６０の平面（湾曲していない）構成は、図５～図１１のワード線構成を利用して達成され得る。具体的には、薄く低結晶性の第１の金属含有材料５０は、第２の金属含有材料５２を支持するための接着テンプレートを形成し得る。テンプレート材料５０の表面に沿って粒界があったとしてもごく僅かであるため、第２の材料５２は、テンプレート材料５０がより結晶性である構成と比較して、核形成部位が比較的少ないであろうし、このことは、第２の材料５２が、より高い結晶化度を有するテンプレート材料５０を利用して達成されるであろうよりも大きな結晶性粒子を有することを可能にし得る。第２の材料５２のより大きな結晶性粒子は、第１の材料５０の薄く低結晶性の性質と共に、従来のワード線構成で達成可能であるよりも僅かな問題のストレスで導電性ワード線領域２２を形成することを可能にし得る。そうしたことは、従来の構成の問題のあるウエハの湾曲を軽減すること、又は防止することさえ可能にし得る。問題のあるストレスを軽減するための上で論じたメカニズムは、本明細書で説明する実施形態を理解することにおいて読者を支援するために提供され、メカニズムが後続する特許請求の範囲に明示的に記載されている範囲があるとしてもそれを除いて、本明細書で説明する発明の任意の態様を限定しない。
【0054】
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板によって支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
【0055】
特に明記しない限り、本明細書で説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
【0056】
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
【0057】
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転されるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
【0058】
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
【0059】
構造体が別の構造体に対して“上”、“隣接”、又は“対抗”であると上で言及される場合、それは、別の構造上に直接あり得、又は介在する構造も存在し得る。対照的に、構造が別の構造に対して“直接上”、“直接隣接”、又は“直接対抗”であると言及される場合、介在する構造は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
【0060】
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに延伸することを指し示すために“垂直方向に延伸する”と称され得る。垂直方向に延伸する構造体は、ベースの上面に対して実質的に直交して延伸してもよく、しなくてもよい。
【0061】
幾つかの実施形態はメモリセルを含む。メモリセルは、第２の金属含有材料を実質的に包む第１の金属含有材料を有する導電性ゲートを含む。第１及び第２の金属含有材料は、結晶化度が相互に異なり、第２の金属含有材料は、第１の金属含有材料よりも大きい平均粒径を有する。電荷遮断領域は導電性ゲートに隣接する。電荷蓄積領域は電荷遮断領域に隣接する。トンネル材料は電荷蓄積領域に隣接する。チャネル材料はトンネル材料に隣接する。トンネル材料は、チャネル材料と電荷蓄積領域との間にある。
【0062】
幾つかの実施形態は、交互の絶縁レベル及びワード線レベルの垂直スタックを有するアセンブリを含む。ワード線レベルは導電性領域を含む。導電性領域は、第２の金属含有材料の外周に隣接する第１の金属含有材料を有する。第１及び第２の金属含有材料は、結晶化度及び組成物が相互に異なる。第２の金属含有材料は、第１の金属含有材料よりも大きい平均粒径を有する。電荷蓄積領域は導電性領域に隣接する。電荷遮断領域は、電荷蓄積領域と導電性領域との間にある。
【0063】
幾つかの実施形態は、交互の絶縁レベル及びワード線レベルの垂直スタックを有するメモリアレイを含む。チャネル材料は、スタックに沿って垂直方向に延伸する。ワード線レベルは、第１の金属含有材料及び第２の金属含有材料を有する導電性領域を含む。第１の金属含有材料は、第２の金属含有材料を少なくとも部分的に取り囲む。第１の金属含有材料は実質的にアモルファスであり、第２の金属含有材料は、約５ｎｍ以上から約２００ｎｍ以下までの範囲内の平均粒径を有する。電荷蓄積領域はワード線レベルに隣接する。電荷遮断領域は、電荷蓄積領域と導電性領域との間にある。
【0064】
法令に準拠して、本明細書に開示される主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示される手段は例示的な実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことは理解されるべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図5A】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【国際調査報告】