(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-06-23
(54)【発明の名称】メモリデバイスのためのバイア形成
(51)【国際特許分類】
H01L 21/8239 20060101AFI20220616BHJP
H01L 45/00 20060101ALI20220616BHJP
H01L 49/00 20060101ALI20220616BHJP
H01L 21/768 20060101ALI20220616BHJP
【ＦＩ】
H01L27/105 449
H01L27/105 448
H01L45/00 Z
H01L45/00 A
H01L49/00 Z
H01L21/90 A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021552543
(86)(22)【出願日】2020-12-04
(85)【翻訳文提出日】2021-10-25
(86)【国際出願番号】 US2020063415
(87)【国際公開番号】W WO2021126558
(87)【国際公開日】2021-06-24
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】エコノミー デイビッド ロス
(72)【発明者】
【氏名】ビーマー アンドリュー レスリー
【テーマコード（参考）】
5F033
5F083
【Ｆターム（参考）】
5F033HH19
5F033HH20
5F033HH21
5F033HH28
5F033HH32
5F033HH34
5F033HH36
5F033JJ19
5F033KK01
5F033MM05
5F033PP06
5F033PP14
5F033PP15
5F033PP20
5F033QQ08
5F033QQ09
5F033QQ48
5F033VV16
5F033XX01
5F083FZ10
5F083JA60
5F083MA06
5F083MA16
5F083PR40
(57)【要約】
メモリデバイス内のバイア形成のための方法、システム、およびデバイスが説明される。メモリアレイのためのメモリセル・スタックが形成され得る。いくつかの実施例では、メモリセル・スタックは記憶素子を備え得る。バイアは、メモリアレイの外側のエリア内にも形成され得、バイアは、バイアを取り囲む材料から突出し得る。次いで材料がメモリセル・スタックの上、さらにはバイアの上に形成され得、バイアの少なくとも一部が露出するまで、前記障壁材料の前記頂面が平坦化され得る。それによって、その後で形成される材料が、バイアの頂部に直接的に接触すると共に、当初に形成された材料の一部がメモリセル・スタックの上にとどまり得る。
【特許請求の範囲】
【請求項1】
基板の第１のエリアの上に、記憶素子を備えるメモリセル・スタックを形成すること、前記基板の第２のエリアの上に、誘電体材料を貫いて延びるバイアを形成すること、
前記メモリセル・スタックおよび前記バイアの上に障壁材料を形成すること、
前記障壁材料の頂面を平坦化すること、ならびに
前記障壁材料の上に、メモリアレイのアクセス線のための金属を形成すること
を含む方法。
【請求項2】
前記平坦化に少なくとも部分的に基づいて、前記バイアの上から前記障壁材料を除去することをさらに含む請求項１に記載の方法。
【請求項3】
前記平坦化の後、前記障壁材料が前記メモリセル・スタックの上にとどまる請求項２に記載の方法。
【請求項4】
前記平坦化の後、前記障壁材料が前記バイアの側壁にとどまる請求項２に記載の方法。
【請求項5】
前記平坦化の後、前記障壁材料が前記誘電体材料の上にとどまる請求項２に記載の方法。
【請求項6】
前記障壁材料を形成する前に、前記誘電体材料の頂面および前記バイアの頂面に第１の平坦化プロセスを適用することであって、前記第１の平坦化プロセス後に、前記バイアの前記頂面が前記誘電体材料の前記頂面の上に突出する、適用することをさらに含む請求項１に記載の方法。
【請求項7】
前記第１の平坦化プロセスが、前記バイア内に含まれる材料よりも高速に前記誘電体材料を除去する請求項６に記載の方法。
【請求項8】
前記メモリセル・スタックと第２のメモリセル・スタックとの間に絶縁領域を形成することであって、前記絶縁領域が第２の誘電体材料を含み、
前記メモリセル・スタックが電極を含み、
前記第１の平坦化プロセスが、前記電極の頂面および前記絶縁領域の頂面に適用され、
前記第１の平坦化プロセスが、前記電極内に含まれる材料よりも高速に前記第２の誘電体材料を除去する、
形成することをさらに含む請求項６に記載の方法。
【請求項9】
前記誘電体材料と前記第２の誘電体材料が異なる材料である請求項８に記載の方法。
【請求項10】
前記金属が前記バイアの頂面に接触する請求項１に記載の方法。
【請求項11】
前記平坦化の後、前記障壁材料が波状の下面および平坦な頂面を有する請求項１に記載の方法。
【請求項12】
前記障壁材料の前記頂面を平坦化することが、前記障壁材料の前記頂面に化学機械平坦化（ＣＭＰ）プロセスを適用すること
を含む請求項１に記載の方法。
【請求項13】
それぞれの記憶素子をそれぞれ含む複数のメモリセル・スタックと、前記複数のメモリセル・スタックと、前記誘電体材料を貫いて延びるバイアとの間に配設された誘電体材料と、
前記複数のメモリセル・スタックおよび前記誘電体材料の上に配設された障壁材料と、
前記複数のメモリセル・スタックの上から前記バイアの上まで延びるアクセス線であって、前記障壁材料の頂面および前記バイアの頂面と接触するアクセス線と
を備える装置。
【請求項14】
前記障壁材料が前記バイアの側壁と接触する請求項１３に記載の装置。
【請求項15】
前記バイアの前記側壁が、前記誘電体材料の頂面の上に延びる請求項１４に記載の装置。
【請求項16】
前記バイアの一部が前記障壁材料によって取り囲まれる請求項１３に記載の装置。
【請求項17】
前記障壁材料の前記頂面が平坦であり、前記障壁材料の底面の少なくとも一部が共形かつ波状である請求項１３に記載の装置。
【請求項18】
前記複数のメモリセル・スタックのうちのメモリセル・スタックが電極を備え、前記電極の一部が前記障壁材料の一部の上にある請求項１３に記載の装置。
【請求項19】
前記複数のメモリセル・スタックのうちのメモリセル・スタックの間に配設された第２の誘電体材料であって、前記障壁材料が前記第２の誘電体材料と接触する、第２の誘電体材料をさらに備える請求項１３に記載の装置。
【請求項20】
前記それぞれの記憶素子がカルコゲナイド材料を含む請求項１３に記載の装置。
【請求項21】
前記障壁材料が窒化物を含む請求項１３に記載の装置。
【請求項22】
前記障壁材料がタングステン窒化シリコンを含み、前記アクセス線がタングステンを含む請求項２１に記載の装置。
【請求項23】
それぞれの記憶素子および前記それぞれの記憶素子の上のそれぞれの電極をそれぞれ含む複数のメモリセル・スタックを形成すること、誘電体材料を形成すること、
前記誘電体材料と接触するバイアを形成することであって、前記誘電体材料が、前記バイアと前記複数のメモリセル・スタックとの間にある、形成すること、
前記複数のメモリセル・スタックおよび前記バイアの上に障壁材料を形成すること、
前記バイアの頂面を露出させるために前記障壁材料の一部を除去すること、ならびに
前記バイアの前記頂面および前記障壁材料と接触する金属を形成すること
を含む方法。
【請求項24】
前記障壁材料の前記一部を除去することが、前記バイアの前記頂面が露出するまで、前記障壁材料の頂面を研磨すること
を含む請求項２３に記載の方法。
【請求項25】
前記障壁材料を形成する前に、前記バイアが前記誘電体材料から突出するまで、前記誘電体材料の頂面を研磨することをさらに含む請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
相互参照
本特許出願は、２０１８年８月１３に出願されたＥｃｏｎｏｍｙ等による「ＡＣＣＥＳＳ ＬＩＮＥ ＧＲＡＩＮ ＭＯＤＵＬＡＴＩＯＮ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／１０２，４９４号の一部継続出願であり、その優先権を主張する、２０２０年１月１７日に出願されたＥｃｏｎｏｍｙ等による「ＶＩＡ ＦＯＲＭＡＴＩＯＮ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／７４６，６４５号の優先権を主張し、それぞれが本出願の譲受人に譲渡され、それぞれが参照によりその全体が本明細書に明白に組み込まれる。
本特許出願は、２０１８年８月１３に出願されたＥｃｏｎｏｍｙ等による「ＡＣＣＥＳＳ ＬＩＮＥ ＧＲＡＩＮ ＭＯＤＵＬＡＴＩＯＮ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／１０２，４９４号の一部継続出願であり、その優先権を主張する、２０２０年１月１７日に出願されたＥｃｏｎｏｍｙ等による「ＶＩＡ ＦＯＲＭＡＴＩＯＮ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／７４６，６４５号の優先権を主張し、それぞれが本出願の譲受人に譲渡され、それぞれが参照によりその全体が本明細書に明白に組み込まれる。
【背景技術】
【0002】
以下は、一般にはクロスポイント・メモリアレイ内のメモリセル・スタックを製造することに関し、より詳細には、メモリデバイス内のアクセス線グレイン変調およびバイア形成のための方法に関する。
【0003】
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリデバイスの相異なる状態をプログラムすることによって記憶される。たとえば、２進デバイスは、しばしば論理「１」または論理「０」で示される２つの状態を有する。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内の記憶された状態を読み取り、または感知し得る。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込み、またはプログラムし得る。
【0004】
磁気ハードディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含む様々なタイプのメモリデバイスが存在する。メモリデバイスは揮発性または不揮発性であり得る。不揮発性メモリ、たとえばＦｅＲＡＭは、外部電源がない場合であっても長期間にわたってその記憶した論理状態を維持し得る。揮発性メモリデバイス、たとえばＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、時間の経過につれてその記憶した状態を失うことがある。様々なタイプのメモリアーキテクチャも存在する。たとえば、ＰＣＭメモリセルのアレイが、クロスポイント・メモリアレイを形成するためにクロスポイント・アーキテクチャで構成され得る。
【図面の簡単な説明】
【0005】
【図4】本開示の実施形態による製造技法の一例を示す図である。
【図5】本開示の実施例による、メモリデバイス内のアクセス線グレイン変調をサポートする例示的メモリアレイを示す図である。
【図6】本開示の実施形態による、メモリデバイス内のアクセス線グレイン変調のための方法を示す図である。
【図7】本開示の実施形態による、メモリデバイス内のアクセス線グレイン変調のための方法を示す図である。
【図9】本開示の実施形態による製造技法の一例を示す図である。
【図10】本開示の実施形態による製造技法の一例を示す図である。
【図11】本開示の実施形態による製造技法の一例を示す図である。
【図12】本明細書で開示される実施例による、メモリデバイス内のアクセス線グレイン変調のための方法を示すフローチャートである。
【図13】本明細書で開示される実施例による、メモリデバイス内のアクセス線グレイン変調のための方法を示すフローチャートである。
【図14】本明細書で開示される実施例による、メモリデバイス内のアクセス線グレイン変調のための方法を示すフローチャートである。
【発明を実施するための形態】
【0006】
あるメモリデバイスは、少なくとも部分的に、様々な材料のスタックを形成することによって形成され得る（たとえば、材料のスタックが形成され得、追加の処理ステップがスタックに適用され得る）。いくつかのケースでは、相異なるスタックの層が順番に形成され得、スタックの形成は、スタックの第１の層の頂部に追加の層を形成することを含み得る。第１の層の頂面の構造（たとえば、頂面のトポグラフィ）により、追加の層は同様の構造（たとえば、トポグラフィ）を有し得る。たとえば、スタックの追加の層が第１の層の非平面（たとえば、波状）頂面と接触して形成される場合、第１の層の非平面または波状パターンが、追加の層に対して上方に伝播し、追加の層でも非平面または波状頂面が引き起こされ得る。
【0007】
波状頂面は、一方または両方の層を含むコンポーネント、ならびに／あるいは追加の層の波状頂面の上または頂部に他の層を含むコンポーネントの挙動に影響を及ぼし得る。たとえば、所与の層内の材料の挙動、またはメモリデバイス全体の挙動（たとえば、メモリデバイスのコンポーネントに関連する抵抗率、電流送達、またはその両方）は、追加の層の波状頂面の存在に依存し（たとえば、存在によって影響を受け）得る。したがって、１つまたは複数の層の起伏を最小限に抑えることにより、いくつかの実施例についてのメモリデバイスの性能が改善され得る。
【0008】
本明細書の教示によれば、メモリセルを製造することは、次の層を形成する前に層を平坦化する（たとえば、研磨あるいは平滑化する）ことを含み得る。たとえば、当初は障壁材料の波状頂面（たとえば、波状の、あるいは厚さまたはトポグラフィが不均一な頂面）が得られる技法を使用して、障壁材料が製造され得る。いくつかのケースでは、障壁材料の上に金属層を形成する前に障壁材料が平坦化され得る。金属層形成前に障壁材料を平坦化することにより、（障壁材料の中間平坦化ステップなしに形成された場合に金属層内に存在し得えた起伏に比べて）得られる金属層の起伏がなくなり、または少なくとも減少する。したがって、金属層は、より予測可能で一様な挙動、あるいはより望ましい挙動を有し得る。
【0009】
たとえば、金属層の粒度が増大し得、その結果、金属層から形成されるアクセス線の抵抗率が減少し、メモリデバイス全体にわたって電流送達が増大する。障壁材料の頂面を平坦化することによって金属層の粒度を増大させることにより、メモリデバイス形成の複雑さも低減され得る（たとえば、アクセス線を形成するために使用される金属量の減少により、各ステップの複雑さも低減され得る）。したがって、本明細書で説明されるこれらおよび他の製造技法は、メモリセルの挙動および性能を改善し、当業者によって理解され得る他の利点を有し得る。
【0010】
いくつかのケースでは、メモリデバイス内にバイアも形成され得る。たとえば、バイアは、導電性材料で形成され得、メモリデバイスのある層のコンポーネント（たとえば、メモリセルのアレイのアクセス線）を、メモリデバイスの上位層または下位層のコンポーネント（たとえば、メモリセルの下に配置され得るアクセス線ドライバ）に結合し得る。いくつかのケースでは、バイアは、バイア・エリア、バイア領域、またはソケット領域と呼ばれることのある基板の第１のエリアの上に形成され得、メモリアレイが、アレイ・エリアまたはアレイ領域と呼ばれることのある、基板の第２のエリアの上に形成され得る。いくつかのケースでは、バイア・エリアとアレイ・エリアは非重複であり得る。
【0011】
いくつかのケースでは、メモリデバイス形成のアスペクト（たとえば、当初は障壁材料の波状頂面が得られるアスペクトなど）により、少なくとも一時的に（たとえば、少なくとも製造のある段階で）バイアを取り囲む１つまたは複数の材料から突出するバイアが生じ得、それによって、バイアの頂面が、少なくとも一時的に１つまたは複数の周囲の材料の頂面の上にあり、バイアの１つまたは複数の側壁が露出する。たとえば、バイアは誘電体材料によって取り囲まれ（たとえば、誘電体材料内に形成され）得、バイアは少なくとも一時的に誘電体材料の頂面の上に突出し得る。
【0012】
前述の障壁材料などの材料が、アレイの１つまたは複数のメモリセルの上にあり、さらには１つまたは複数のバイアの上にあるように付着あるいは形成され得る。材料は、アレイ・エリア内に含まれるときに利点を有し得（たとえば、障壁材料が、改善されたリセット電流特性などのメモリセルについての電流特性に有益な影響を及ぼし得る）、任意の数の理由（たとえば、コスト、複雑さ）で、アレイ・エリアの上にだけ材料を形成することが実際的ではなく、あるいは望ましくないことがある。たとえば、障壁材料は、バイア・エリアとアレイ・エリアを共に含むエリアの上に、潜在的にはダイまたはウェハの表面全体の上に、ブランケット層（シート）として形成され得る。
【0013】
当初はバイアの頂面（たとえば、バイアの突出部分）をカバーするように材料が形成される場合、有益には、追加の層を形成する前に材料を平坦化することにより、バイアの上から材料が除去され、追加の層がバイアと直接的に接触することが可能となり得る。たとえば、障壁材料がバイアの突出部分の上に形成される場合、有益には、障壁材料を平坦化することにより、バイアの少なくとも一部（たとえば、バイアの頂面）が露出し得、それによって、その後に形成されるアクセス線がバイアと直接的に接触し得る。したがって、そのような実施例では、平坦化は、障壁材料がバイアの上、したがってバイアとアクセス線との間にとどまる実施例に比べて、バイアとアクセス線との間の抵抗を低減し得る。さらに、そのような平坦化された材料はアレイ・エリアの上にとどまり得（たとえば、平坦化により、バイアの上面を露出するのに十分な材料の一部が除去されるが、材料の残っているより低い部分、または露出が少ない部分が残され得る）、そのことにより、本明細書で説明されるように、あるいは当業者によって理解され得るように、１つまたは複数の関連する利点がもたらされ得る。
【0014】
上記で導入された本開示の特徴が、図１～４および８～１１の例示的製造技法の文脈で以下でさらに説明される。本開示のこれらおよび他の特徴は、図５の例示的メモリアレイと、メモリセルおよびデバイスの製造に関する図６および７および図１２～１４のフローチャートとによって図示され、それらを参照しながら説明される。
【0015】
以下の１～５で示される材料またはコンポーネントを形成するために様々な技法が使用され得る。こうした技法には、薄膜成長技法の中でもとりわけ、たとえば、化学気相堆積（ＣＶＤ）、有機金属気相堆積（ＭＯＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、または分子線エピタキシ（ＭＢＥ）が含まれ得る。たとえば、化学エッチング（「ウェット・エッチング」とも呼ばれる）、プラズマ・エッチング（「ドライ・エッチング」とも呼ばれる）、または化学機械平坦化（ＣＭＰ）が含まれ得るいくつかの技法を使用して、材料が除去され得る。
【0016】
図１Ａおよび１Ｂは、製造の様々な段階でメモリセル・スタックを製造する方法を示す中間メモリアレイ構造の概略図である。
【0017】
図１Ａを参照すると、いくつかの実施例によれば、中間アレイ構造１００－ａは、以下でさらに詳述されるように、第１のメモリセル・スタック１０５－ａ、第２のメモリセル・スタック１０５－ｂ、および第３のメモリセル・スタック１０５－ｃを最終的に形成するように処理されるセル・スタックのアスペクトを含み得る。いくつかのケースでは、第１のメモリセル・スタック１０５－ａ、第２のメモリセル・スタック１０５－ｂ、および第３のメモリセル・スタック１０５－ｃを含む領域が、３つの別個のメモリセル（たとえば、メモリセル・スタック１０５内の記憶コンポーネント）を含むように最終的に構成され（たとえば、製造され）得る。したがって、第１のメモリセル内に記憶されたデータは、第２および第３のメモリセル内に記憶されたデータとは無関係であり、第２のメモリセル内に記憶されたデータは、第１および第３のメモリセル内に記憶されたデータとは無関係であり、第３のメモリセル内に記憶されたデータは、第１および第２のメモリセル内に記憶されたデータとは無関係である。
【0018】
３つのメモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃが示されているが、実際には、任意の数のメモリセル・スタック１０５が形成され得ることを当業者は理解されよう。いくつかのケースでは、メモリセル・スタック１０５を製造することは、基板（図示せず）の上に金属層１１０を形成することを含み得る。金属層１１０は、１つまたは複数のアクセス線、たとえばメモリセル・スタック１０５内に含まれるメモリセルのためのワード線またはビット線を形成するために使用され得る。
【0019】
いくつかのケースでは、メモリセル・スタック１０５を製造することは、金属層１１０の上に第１の電極材料１１５を形成することを含み得る。第１の電極材料１１５は、１つまたは複数の底部電極コンポーネントを形成するように使用され得、たとえば底部電極は、それぞれメモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃに対応する。
【0020】
方法は、第１の電極材料１１５の上にセレクタ材料１２０を形成することを含み得る。セレクタ材料１２０は、１つまたは複数の選択コンポーネントを形成するために使用され得、たとえばセレクタ・コンポーネントは、それぞれメモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃに対応する。いくつかのケースでは、セレクタ材料１２０はカルコゲナイド材料を含み得る。
【0021】
方法は、セレクタ材料１２０の上に第２の電極材料１２５を形成することを含み得る。第２の電極材料１２５は、１つまたは複数の中間電極コンポーネントを形成するために使用され得、たとえば中間電極は、それぞれメモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃに対応する。
【0022】
方法は、第２の電極材料１２５の上に記憶材料１３０を形成することを含み得る。記憶材料１３０は、１つまたは複数の記憶コンポーネントを形成するために使用され得、たとえば記憶コンポーネントは、それぞれメモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃに対応する。いくつかのケースでは、記憶材料１３０はカルコゲナイド材料を含み得る。記憶材料１３０は、セレクタ材料１２０と同一のもの、またはセレクタ材料１２０とは異なるものであり得る。さらに、中間アレイ構造１００－ａの実施例は、記憶材料１３０がセレクタ材料１２０の上にあるものとして示しているが、いくつかの実施例では、記憶材料１３０およびセレクタ材料１２０の位置が交換され得る。さらに、いくつかの実施例では、メモリセル・スタック１０５および対応するメモリセル・スタックには別々のセレクタ材料１２０および第２の電極材料１２５が欠けていることがあり、記憶材料１３０は自己選択的であり得る。
【0023】
方法は、記憶材料１３０の上に第３の電極材料１３５を形成することを含み得る。第３の電極材料１３５は、１つまたは複数の頂部電極コンポーネントを形成するために使用され得、たとえば頂部電極は、それぞれメモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃに対応する。
【0024】
電極材料１１５、１２５、および１３５はそれぞれ炭素を含み得る。いくつかのケースでは、電極材料１１５、１２５、および１３５のうちの１つまたは複数は、２つのサブレイヤ（図示せず）から構成され得、したがってそれから形成された電極は２層電極と呼ばれることがある。このケースでは、少なくとも１つのサブレイヤは炭素を含み得、炭素ベースの材料と呼ばれることがある。電極材料１１５、１２５、および１３５は、たとえば、堆積技法の中でもとりわけ、ＰＶＤ、ＣＶＤ、ＡＬＤなどの堆積技法によって形成され得る。
【0025】
中間アレイ構造１００－ａの各層は当初、ウェハなどの基板のダイ全体の表面エリアの上にブランケット層として形成され得る。
【0026】
次に図１Ｂの中間アレイ構造１００－ｂを参照すると、分離領域１４０－ａおよび１４０－ｂが、メモリセル・スタック１０５を互いに分離および隔離するように、メモリセル・スタック１０５－ａと１０５－ｂ、および／または１０５－ｂと１０５－ｃの間で形成され得る。分離領域１４０－ａおよび１４０－ｂは、必要に応じて特徴を画定するためにフォトマスクおよびフォトリソグラフィを使用し得る様々なエッチング技法または他の除去技法を使用して形成され得る。
【0027】
図１Ｂは、ある平面（たとえば、ｘ－ｚ平面）内の中間アレイ構造１００－ｂの断面図を示し、したがって分離領域１４０－ａおよび１４０－ｂを、ある次元（たとえば、ｘ次元）でメモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃを分離しているものとして示すが、同様の技法が、メモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃ、ならびに別の次元（たとえば、ｙ次元）での対応するメモリセル・スタックを分離するように別の平面（たとえば、ｙ－ｚ平面）内で適用され得、それによって、メモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃに対応するメモリセル・スタックがそれぞれピラーを備え得ることを当業者は理解されよう。さらに、いくつかのケースでは、図１Ｂで別々の分離領域１４０－ａおよび１４０－ｂとして現れ得るものは、いくつかの代替では、異なる平面内で結合され得、したがって１つの連続する分離領域１４０を備え得ることを当業者は理解されよう。
【0028】
図２Ａおよび２Ｂは、メモリセル・スタックを製造する方法を示す追加の中間メモリアレイ構造の概略図である。
【0029】
図２Ａの中間アレイ構造２００－ａを製造することは、誘電体材料２０５を堆積することを含み得る。たとえば、分離領域１４０－ａおよび１４０－ｂが誘電体材料２０５で充填され得る。したがって、誘電体材料２０５は別々のメモリセル・スタックの間に堆積し、またははさまれ得る。そのケースでは、誘電体材料２０５は、１つまたは複数のメモリセル・スタック１０５を取り囲み得る。
【0030】
図２Ｂの中間アレイ構造２００－ｂを製造することは、波状表面２１０を形成することを含み得る。いくつかの実施例では、波状表面２１０は「ラップ」トポグラフィと呼ばれることがあり、第３の電極材料１３５および誘電体材料２０５の上に形成され得る。たとえば、波状表面２１０は、メモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃ、ならびに分離領域１４０－ａおよび１４０－ｂのすべてではないとしても少なくとも一部にわたって延在し得る。ラップ・トポグラフィは、波状表面２１０の上の１つまたは複数の層で複製され得、いくつかのケースでは、メモリセル・スタック１０５の構造的安定性および他のアスペクト・メモリアレイを改善し得る。
【0031】
いくつかのケースでは、波状表面２１０は、第３の電極材料１３５の頂面と、誘電体材料２０５の頂面とを研磨またはエッチングすることによって形成され得る。いくつかの実施例では、第３の電極材料１３５の頂面と、誘電体材料２０５の頂面とを研磨またはエッチングすることにより、第３の電極材料１３５および誘電体材料２０５が異なる速度で除去され得る。たとえば、誘電体材料２０５が第３の電極材料１３５よりも高い（速い）速度で除去され得、その結果、波状表面２１０が生じ得る。したがって、いくつかの実施例では、第１の速度で第３の電極材料１３５を除去すること、および／または第１の速度とは異なる第２の速度で誘電体材料２０５を除去することによって波状表面２１０が形成され得る。
【0032】
いくつかの実施例では、第３の電極材料１３５および誘電体材料２０５の頂面にＣＭＰプロセスを適用することによって波状表面２１０が形成され得る。いくつかのケースでは、第３の電極材料１３５の頂面を研磨することは、堆積プロセスに関連する真空シールを破ることを含み得る。このケースでは、真空環境外部の中間アレイ構造２００－ｂを研磨することにより、第３の電極材料１３５および誘電体材料２０５の頂部が酸素に露出し得、かつ／または研磨プロセス自体が酸化を導入し得るので、第３の電極材料１３５が酸化炭素を含むことになり得る。いくつかの他のケースでは、メモリセル・スタックを製造することは、第３の電極材料１３５および誘電体材料２０５の研磨を含まないことがあり、第３の電極材料１３５は酸化炭素を含まないことがある。
【0033】
図３Ａおよび３Ｂは、障壁材料３０５を有するメモリセル・スタックを製造する方法を示す追加の中間メモリアレイ構造の概略図である。いくつかのケースでは、障壁材料３０５は、中間アレイ構造３００－ａの第３の電極材料１３５および誘電体材料２０５の上に形成され得る。
【0034】
図３Ａの中間アレイ構造３００－ａは、第３の電極材料１３５の上面の上、および誘電体材料２０５の上面の上の障壁材料３０５の堆積、すなわち図２Ｂを参照して説明された波状表面２１０の上の障壁材料３０５の堆積を示す。いくつかのケースでは、障壁材料３０５は、第３の電極材料１３５および誘電体材料２０５と直接的に接触し得る。障壁材料３０５を堆積させるために様々な技法が使用され得る。こうした技法には、限定はしないが、薄膜成長技法の中でもとりわけ、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤ、スパッタ堆積、ＡＬＤ、またはＭＢＥが含まれ得る。いくつかのケースでは、障壁材料３０５は、窒化タングステン（ＷＮ）などの窒化金属、ケイ化タングステン（ＷＳｉｘ）などのケイ化金属、またはタングステン窒化シリコン（ＷＳｉＮ）などの金属窒化シリコンを含み得る。いくつかの実施例では、障壁材料３０５は、第３の電極材料１３５の炭素と、障壁材料３０５の頂部に堆積した層（たとえば、以下でさらに詳細に論じられるような金属層）との間の熱障壁の一例であり得る。
【0035】
最初に形成されるとき、障壁材料３０５は波状の頂面３１０を含み得る。たとえば、障壁材料３０５は波状表面２１０の頂部に堆積され得る。いくつかの実施例では、最初に形成されるとき、障壁材料３０５は、メモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃ、ならびに分離領域１４０－ａおよび１４０－ｂで一様な厚さを含み得、したがって障壁材料３０５の底部波状表面（たとえば、波状表面２１０）と同様の波状パターンを有する頂面３１０を含み得る。
【0036】
明快のため、および図解を簡単にするために図示されていないが、いくつかのケースでは、図示されるアレイ構造は、障壁材料３０５の下に堆積したライナ材料も含み得ることを理解されよう。たとえば、ライナ材料は、障壁材料３０５の底面と、第３の電極材料１３５の頂面および誘電体材料２０５の頂面との間（たとえば、障壁材料３０５の底面と波状表面２１０との間）にはさまれ得る。
【0037】
図３Ｂの中間アレイ構造３００－ｂに示されるように、いくつかの実施例では、障壁材料３０５の頂面３１０は平坦化され、あるいは平滑化され得る。障壁材料３０５の頂面３１０を平坦化するために様々な技法が使用され得る。こうした技法には、限定はしないが、化学エッチング、プラズマ・エッチング、または研磨（たとえば、ＣＭＰ）が含まれ得る。
【0038】
いくつかの実施例では、頂面３１０を処理することにより、障壁材料３０５が一様な厚さを有することから、様々な厚さを有することに変更され得る。たとえば、メモリセル・スタック１０５－ａ（たとえば、第２の領域または第２のタイプの領域）の上に配設された（たとえば、メモリセル・スタック１０５－ａと重複する）領域内の障壁材料３０５の厚さ（たとえば、第２の厚さ）は、分離領域１４０－ａ（たとえば、第１の領域）の上に配設された（たとえば、分離領域１４０－ａと重複する）領域内の障壁材料３０５の厚さ（たとえば、第１の厚さ）よりも薄いことがある。いくつかの実施例では、障壁材料３０５の厚さは、波状表面２１０に対応する界面が維持される限り、メモリデバイスの性能に影響を及ぼさないことがある。たとえば、図３Ｂを参照して論じられるように、厚さの要件または制約がないことにより、平坦化プロセスの柔軟性が可能となり得る。
【0039】
図４は、金属層４０５を有するメモリセル・スタックを製造する方法を示す追加の中間アレイ構造４００の概略図であり得る。いくつかのケースでは、金属層４０５は、中間アレイ構造４００の障壁材料３０５の上に形成され得る。いくつかのケースでは、金属層４０５は、障壁材料３０５の頂面３１０（本明細書で説明されるように平坦化され、あるいは平滑化されていることがある）と直接的に接触し得る。
【0040】
図４の中間アレイ構造４００は、障壁材料３０５の頂面３１０上の金属層４０５の堆積を示す。金属層４０５を堆積させるために様々な技法が使用され得る。こうした技法には、限定はしないが、薄膜成長技法の中でもとりわけ、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤ、スパッタ堆積、ＡＬＤ、またはＭＢＥが含まれ得る。いくつかのケースでは、金属層４０５はアクセス線（たとえば、ワード線、ビット線など）の一例であり得る。たとえば、金属層４０５は、タングステン、タンタル、モリブデンなどの耐火金属を含み得る。いくつかのケースでは、障壁材料３０５（たとえば、ＷＮ、ＷＳｉｘ、またはＷＳｉＮを含む）は、第３の電極材料１３５（たとえば、炭素を含む）と金属層４０５（たとえば、タングステン、タンタル、またはモリブデンを含む）との間に堆積するとき、リセット電流の利点または他の利点をもたらし得る。
【0041】
いくつかのケースでは、メモリセル・スタック１０５－ａは中心点４１０－ａを含み得、メモリセル・スタック１０５－ｂは中心点４１０－ｂを含み得る。中心点４１０－ａおよび中心点４１０－ｂは、メモリセル・スタックの中心の一例であり得る。距離４１５は、中心点４１０－ａと中心点４１０－ｂとの間の距離の一例であり得る。たとえば、距離４１５はセル・ピッチ距離の一例であり得る。
【0042】
いくつかのケースでは、金属層４０５の平坦化または他の平滑化が行われない場合、金属層４０５は、距離４１５に実質的に対応する（たとえば、実質的に等しい）平均粒度を有し得る。たとえば、金属層４０５の平坦化または他の平滑化がない場合、金属層４０５の平均粒度は波状表面２１０のトポグラフィに実質的に対応し得、波状表面２１０のトポグラフィは距離４１５に実質的に対応し得る。
【0043】
しかしながら、障壁材料３０５の頂面３１０が本明細書で説明されるように平坦化され、あるいは平滑化される場合、金属層４０５は、距離４１５よりも大きい（たとえば、距離４１５の２倍よりも大きい）平均粒度を有し得る。たとえば、障壁材料３０５の頂面３１０が本明細書で説明されるように平坦化され、あるいは平滑化される場合、金属層４０５の粒度は、金属層４０５内に含まれる金属材料のブランケット膜堆積について観測されるものに近づき、または実質的に等しいものであり得る（たとえば、金属層４０５がタングステン、タンタル、またはモリブデンを含む場合、約２５０ｎｍ、またはいくつかのケースでは最大で３００ｎｍまたは３５０ｎｍ）。いくつかのケースでは、金属層４０５内の平均粒度を増大させることにより、メモリデバイス内のアクセス線についての抵抗が減少し、電流送達が増大し、金属層４０５の厚さを削減するための機会がもたらされ得る。いくつかのケースでは、障壁材料３０５の頂面３１０を平坦化することにより、（たとえば、減少した金属量を使用して金属層４０５が形成され得るので）メモリデバイスのエッチング複雑さが低減され、メモリデバイスの構造的歩留まりが向上し得る。
【0044】
明快のため、および図解を簡単にするために図示されていないが、図示されるアレイ構造が他の層の上または下に（たとえば、基板の上に）形成され得、他の層にはとりわけ、様々な周辺回路および支援回路が含まれ得ることを理解されよう。たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタが、列および行ドライバ回路およびセンス増幅器回路、ならびに前述の列および行を通じてそのような回路をメモリアレイに接続するソケットおよび配線内に組み込まれ得る。さらに、他の層は、１つまたは複数のメモリアレイ、またはアレイの「デック」を含み得、図１～４の実施例に示される構造は、メモリアレイの１つのデックに対応し得、メモリアレイの任意の数の追加のデックの上または下にあり得る。
【0045】
明快のため、および図解を簡単にするために図示されていないが、図示されるアレイ構造は誘電体材料２０５に隣接して（たとえば、誘電体材料２０５と接触して）堆積された共形ライナも含み得ることを理解されよう。たとえば、共形ライナは、誘電体材料２０５の側面と、メモリセル・スタックの側面との間にはさまれ得る。
【0046】
ｘ－ｚ平面内の処理のみが図１～４を参照して図示され、説明されるが、同様の処理が（たとえば、ｙ－ｚ平面内の断面図によって示されることになるような）別の方向の同様のプロセスを続行し得ることを当業者は理解されよう。たとえば、メモリアレイ形成は、直交する（たとえば、ｙ）方向のスタック画定を続行し、金属層４０５からのアクセス線を形成し、各メモリセル・スタック１０５についてのピラーを作成し、それによって電極、セレクタ・コンポーネント、および記憶コンポーネントを隣接するメモリセル・スタック１０５から互いに分離（絶縁）し得る。さらに、図１～４を参照して説明されるような処理ステップが反復され、メモリデバイスの任意の数のレベルが形成され得る。
【0047】
図５は、本開示の様々な実施例による、メモリデバイス内のアクセス線グレイン変調をサポートする例示的メモリアレイ５００を示す。メモリアレイ５００は電子メモリ装置とも呼ばれることがある。メモリアレイ５００は、相異なる状態を記憶するようにプログラム可能なメモリセル・スタック５０５を含む。各メモリセル・スタック５０５は１つまたは複数のメモリセルを含み得る。いくつかのケースでは、メモリセル・スタック５０５は、論理「０」および論理「１」と示される２つの状態の一方を記憶するようにプログラム可能であり得る。いくつかのケースでは、メモリセル・スタック５０５は、３つ以上の論理状態のうちの１つを記憶するように構成され得る。メモリセル・スタック５０５は、図１～４を参照して説明されるメモリセル・スタック１０５の例であり得る。
【0048】
メモリアレイ５００は３次元（３Ｄ）メモリアレイであり得、２次元（２Ｄ）メモリアレイが互いの頂部に形成される。これにより、２Ｄアレイに比べて、単一のダイまたは基板上に形成され得るメモリセル数が増加し得、それにより、製造コストが削減され、またはメモリアレイの性能が向上し、あるいはその両方であり得る。図５に示される実施例によれば、メモリアレイ５００は、２つのレベルのメモリセル・スタック５０５を含み、したがって３次元メモリアレイと見なされ得る。しかしながら、レベル数は２に限定されない。メモリセル・スタック５０５が各レベルにわたって互いに実質的に位置合せされ得るように、各レベルが位置合せまたは配置され得る。
【0049】
メモリセル・スタック５０５の各行が、アクセス線５１０およびアクセス線５１５に接続される。アクセス線５１０およびアクセス線５１５は、図１～４を参照して説明されるように、対応する金属層１１０または金属層４０５の例であり得るか、または対応する金属層１１０または金属層４０５から形成され得る。アクセス線５１０およびアクセス線５１５は、それぞれワード線５１０およびビット線５１５とも呼ばれることがある。ビット線５１５はディジット線５１５とも呼ばれることがある。ワード線およびビット線、またはその類似への参照は、理解または動作を失うことなく相互交換可能である。
【0050】
ワード線５１０およびビット線５１５は、アレイを作成するために互いに実質的に垂直であり得る。２つのメモリセル・スタック５０５が、ディジット線５１５などの共通導電線を共有し得る。すなわち、ディジット線５１５は、上側メモリセル・スタック５０５の底部電極、および下側メモリセル・スタック５０５の頂部電極と電子的に通信中であり得る。したがって、いくつかのケースでは、単一のアクセス線５１０、５１５が、１つまたは複数のメモリセル・スタック５０５の第１のグループ（たとえば、アクセス線５１０、５１５の下の１つまたは複数のメモリセル・スタック５０５のグループ）についてのワード線５１０として機能し得、１つまたは複数のメモリセル・スタック５０５の第２のグループ（たとえば、アクセス線５１０、５１５の上の１つまたは複数のメモリセル・スタック５０５のグループ）についてのビット線５１５として機能し得る。他の構成が可能であり得、たとえば、メモリセル・スタック５０５は、メモリ記憶素子との非対称電極界面を含み得る。いくつかの実施例では、図１～４を参照することを含めて、本明細書で説明されるように、メモリセル・スタック５０５内の障壁材料の頂面を平坦化することによって、アクセス線５１０および５１５の粒度が向上し得る。
【0051】
一般には、ワード線５１０やディジット線５１５などの２つの導電線の交点に１つのメモリセル・スタック５０５が配置され得る。この交点は、メモリセルのアドレスと呼ばれることがある。目標メモリセル・スタック５０５は、通電したワード線５１０とディジット線５１５の交点に配置されたメモリセル・スタック５０５であり得、すなわち、ワード線５１０およびディジット線５１５は、その交点のメモリセル・スタック５０５内に含まれるメモリセルを読み取り、またはメモリセルに書き込むために通電され得る。同一のワード線５１０またはディジット線５１５と電子的に通信中の（たとえば、同一のワード線５１０またはディジット線５１５に接続された）他のメモリセル・スタック５０５は、非目標メモリセル・スタック５０５と呼ばれることがある。
【0052】
上記で論じられたように、電極（たとえば、第３の電極材料１３５および第１の電極材料１１５）が、それぞれメモリセル・スタック５０５およびワード線５１０またはディジット線５１５に結合され得る。電極という用語は電気的導体を指すことがあり、いくつかのケースでは、メモリセル・スタック５０５に対する電気的接点として利用され得る。電極は、メモリアレイ５００の素子またはコンポーネントの間の導電経路を与えるトレース、ワイヤ、導電線、導電層などを含み得る。
【0053】
ワード線５１０およびディジット線５１５を活動化または選択することにより、読取りや書込みなどの操作がメモリセル・スタック５０５に対して実施され得、活動化または選択することは、それぞれの線に電圧または電流を印加することを含み得る。ワード線５１０およびビット線５１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電性ドープ半導体、または他の導電性材料、合金、もしくは化合物などの導電性材料から作成され得る。
【0054】
メモリセル・スタック５０５にアクセスすることは、行デコーダ５２０および列デコーダ５３０を通じて制御され得る。たとえば、行デコーダ５２０は、メモリ・コントローラ５４０から行アドレスを受け取り、受け取った行アドレスに基づいて適切なワード線５１０を活動化し得る。同様に、列デコーダ５３０は、メモリ・コントローラ５４０から列アドレスを受け取り、適切なディジット線５１５を活動化し得る。したがって、ワード線５１０およびディジット線５１５を活動化することにより、メモリセル・スタック５０５がアクセスされ得る。
【0055】
アクセス時に、センス・コンポーネント５２５によってメモリセル・スタック５０５が読み取られ、または感知され得る。たとえば、センス・コンポーネント５２５は、メモリセル・スタック５０５にアクセスすることによって生成された信号に基づいて、メモリセル・スタック５０５の記憶された論理状態を判定するように構成され得る。信号は電圧または電流を含み得、センス・コンポーネント５２５は、電圧センス増幅器、電流センス増幅器、またはその両方を含み得る。たとえば、電圧が（対応するワード線５１０およびディジット線５１５を使用して）メモリセル・スタック５０５に印加され得、得られる電流の大きさは、メモリセル・スタック５０５の電気抵抗に依存し得、メモリセル・スタック５０５の電気抵抗は、メモリセル・スタック５０５によって記憶された論理状態を反映し得る。同様に、電流がメモリセル・スタック５０５に印加され得、電流を生み出すための電圧の大きさは、メモリセル・スタック５０５の電気抵抗に依存し、メモリセル・スタック５０５の電気抵抗は、メモリセル・スタック５０５によって記憶された論理状態を反映し得る。センス・コンポーネント５２５は、信号を検出および増幅するために様々なトランジスタまたは増幅器を含み得、信号を検出および増幅することはラッチングと呼ばれることがある。次いで、メモリセル・スタック５０５の検出された論理状態が出力５３５として出力され得る。いくつかのケースでは、センス・コンポーネント５２５は、列デコーダ５３０または行デコーダ５２０の一部であり得る。あるいは、センス・コンポーネント５２５は、列デコーダ５３０または行デコーダ５２０に接続され、またはそれと電子的に通信中であり得る。
【0056】
メモリ・コントローラ５４０は、様々なコンポーネント、たとえば行デコーダ５２０、列デコーダ５３０、およびセンス・コンポーネント５２５を通じて、メモリセル・スタック５０５の動作（読取り、書込み、再書込み、リフレッシュ、放電など）を制御し得る。いくつかのケースでは、行デコーダ５２０、列デコーダ５３０、およびセンス・コンポーネント５２５のうちの１つまたは複数が、メモリ・コントローラ５４０と共に配置され得る。メモリ・コントローラ５４０は、所望のワード線５１０およびディジット線５１５を活動化するために、行および列アドレス信号を生成し得る。メモリ・コントローラ５４０はまた、メモリアレイ５００の動作中に使用される様々な電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ５４０は、１つまたは複数のメモリセル・スタック５０５にアクセスした後、ワード線５１０またはディジット線５１５に放電電圧を印加し得る。
【0057】
一般には、本明細書で論じられる印加される電圧または電流の振幅、形状、または持続時間は調節または変更され得、メモリアレイ５００を操作する際に論じられる様々な操作について異なり得る。さらに、メモリアレイ５００内の１つ、複数、またはすべてのメモリセル・スタック５０５が同時にアクセスされ得、たとえば、すべてのメモリセル・スタック５０５、またはメモリセル・スタック５０５のグループが単一の論理状態にセットされるリセット操作中に、メモリアレイ構造１００の複数またはすべてのセルが同時にアクセスされ得る。
【0058】
図６は、本開示の実施形態による、メモリデバイス内のアクセス線グレイン変調のための方法６００を示すフローチャートを示す。方法６００の動作は、本明細書で説明されるような様々な製造技法に従って実施され得る。たとえば、方法６００の動作は、図１～５を参照して論じられるような製造技法によって実施され得る。
【0059】
６０５で、クロスポイント・メモリアレイ内のメモリセル・スタックが形成され得る。メモリセル・スタックは記憶素子を備え得る。６０５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、６０５の動作の態様は、図１～５を参照して論じられた製造技法を使用して実施され得る。
【0060】
６１０で、障壁材料がメモリセル・スタックの上に形成され得る。６１０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、６１０の動作の態様は、図１～５を参照して論じられた製造技法を使用して実施され得る。
【0061】
６１５で、障壁材料の頂面が平坦化され得る。６１５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、６１５の動作の態様は、図１～５を参照して論じられた製造技法を使用して実施され得る。
【0062】
６２０で、クロスポイント・メモリアレイのアクセス線のための金属層が形成され得る。いくつかのケースでは、平坦化の後、障壁材料の頂面に金属層が形成され得る。いくつかの実施例では、６２０の動作の態様は、図１～５を参照して論じられた製造技法を使用して実施され得る。
【0063】
いくつかの実施例では、装置は、汎用または専用ハードウェアを使用して前述の製造の態様を実施し得る。装置は、クロスポイント・メモリアレイ内のメモリセル・スタックを形成するための特徴、手段、または命令を含み得、メモリセル・スタックは記憶素子を備える。装置は、メモリセル・スタックの上に障壁材料を形成するための特徴、手段、または命令をさらに含み得る。装置はまた、障壁材料の頂面を平坦化するための特徴、手段、または命令を含み得る。装置はさらに、障壁材料の頂面上に、クロスポイント・メモリアレイのアクセス線のための金属層を形成するための特徴、手段、または命令を含み得る。
【0064】
前述の方法および装置のいくつかの実施例では、障壁材料の頂面を平坦化することは、障壁材料の頂面にＣＭＰプロセスを適用することを含み得る。方法および装置のいくつかの実施例では、障壁材料を形成することは、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、またはそれらの任意の組合せを介して障壁材料を堆積させることを含み得る。いくつかのケースでは、メモリセル・スタックを形成することは電極層を形成することを含み得、電極層は炭素を含み得る。いくつかのケースでは、電極層を形成することは、電極層ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、またはそれらの任意の組合せを堆積させることを含み得る。
【0065】
前述の方法および装置のいくつかの実施例は、電極層の少なくとも一部を除去するためのプロセス、特徴、手段、または命令をさらに含み得る。前述の方法および装置のいくつかの実施例では、金属層が障壁材料の頂面と接触する。いくつかのケースでは、メモリセル・スタックを形成することは誘電体材料を堆積させることを含み得、誘電体材料は、メモリセル・スタックと第２のメモリセル・スタックとの間にはさまれる。前述の方法および装置のいくつかの実施例は、誘電体材料の一部と、メモリセル・スタックの電極層の一部とを除去するためのプロセス、特徴、手段、または命令をさらに含み得る。
【0066】
前述の方法および装置のいくつかの実施例では、電極層の除去は第１の速度で行われ、誘電体材料の除去は、第１の速度とは異なる第２の速度で行われ、誘電体材料の一部と、電極層の一部とを除去することにより、障壁材料の下に波状表面が形成される。前述の方法および装置のいくつかの実施例では、障壁材料はＷＮ、ＷＳｉｘ、またはＷＳｉＮを含み、アクセス線のための金属層はタングステン、タンタル、またはモリブデンを含む。
【0067】
図７は、本開示の実施形態による、メモリデバイス内のアクセス線グレイン変調のための方法７００を示すフローチャートを示す。方法７００の動作は、本明細書で説明されるような様々な製造技法に従って実施され得る。たとえば、方法７００の動作は、図１～５を参照して論じられたような製造技法によって実施され得る。
【0068】
７０５で、メモリセル・スタックが形成され得る。７０５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、７０５の動作の態様は、図１～５を参照して論じられた製造技法を使用することであり得る。
【0069】
７１０で、メモリセル・スタックの上に、頂面および底面を有する障壁材料が形成され得る。７１０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、７１０の動作の態様は、図１～５を参照して論じられた製造技法を使用して実施され得る。
【0070】
７１５で、障壁材料の頂面を研磨することによって障壁材料の頂面が縮小され得る。７１５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、７１５の動作の態様は、図１～５を参照して論じられた製造技法を使用して実施され得る。
【0071】
７２０で、アクセス線のための金属層が、障壁材料の頂面の上に形成され得る。７２０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、７２０の動作の態様は、図１～５を参照して論じられた製造技法を使用して実施され得る。
【0072】
いくつかの実施例では、装置は、汎用または専用ハードウェアを使用して記載の製造の態様を実施し得る。装置は、メモリセル・スタックを形成するための特徴、手段、または命令を含み得る。装置はさらに、メモリセル・スタックの上に頂面および底面を有する障壁材料を形成するための特徴、手段、または命令を含み得る。装置は、障壁材料の頂面を研磨することによって障壁材料の頂面を縮小するための特徴、手段、または命令をさらに含み得る。装置は、障壁材料の頂面の上にアクセス線のための金属層を形成するための特徴、手段、または命令をさらに含み得る。
【0073】
前述の方法および装置のいくつかの実施例は、メモリセル・スタックの電極層の頂面をエッチングするためのプロセス、特徴、手段、または命令をさらに含み得る。前述の方法および装置のいくつかの実施例は、電極層と第２のメモリセル・スタックとの間にはさまれた誘電体材料の頂面をエッチングするためのプロセス、特徴、手段、または命令をさらに含み得る。前述の方法および装置のいくつかの実施例は、電極層の頂面をエッチングすること、および誘電体材料の頂面をエッチングすることに少なくとも部分的に基づいて波状表面を形成するためのプロセス、特徴、手段、または命令をさらに含み得る。
【0074】
前述の方法および装置のいくつかの実施例は、波状表面の頂部に障壁材料を形成するためのプロセス、特徴、手段、または命令をさらに含み得る。前述の方法および装置のいくつかの実施例では、障壁材料を形成することは、メモリセル・スタックの電極層と障壁材料の底面との間の界面を形成することを含み得、界面は起伏パターンを有する。方法および装置のいくつかの実施例では、障壁材料の頂面を縮小することは、障壁材料の頂面にＣＭＰプロセスを適用することによって、障壁材料を一様な厚さを有することから様々な厚さを有することに変更することを含み得る。
【0075】
前述の方法は可能な実施例を説明すること、ならびに動作およびステップは再配置あるいは修正され得ること、ならびに他の実施例が可能であることに留意されたい。さらに、方法のうちの２つ以上からの実施形態が組み合わされ得る。
【0076】
いくつかのケースでは、本明細書で説明されるような様々な製造技法に従って製造されるデバイス、システム、または装置は、クロスポイント・メモリアレイ内のメモリセル・スタックであって、記憶素子を備えるメモリセル・スタックと、メモリセル・スタックの上に配設された障壁材料であって、平坦化された頂面を有する障壁材料と、平坦化された障壁材料の頂面と接触する、アクセス線のための金属層とを含み得る。
【0077】
前述のデバイス、システム、または装置のいくつかの実施例では、障壁材料は波状底面を有し得る。いくつかのケースでは、障壁材料は、メモリセル・スタックの上の第１の領域で第１の厚さを有し得、障壁材料は、第２の領域で第２の厚さを有し得、第２の領域は、第１の領域と、第２のメモリセル・スタックの上の第３の領域との間にはさまれる。
【0078】
いくつかの実施例では、デバイス、システム、または装置は、メモリセル・スタックを取り囲む誘電体材料をさらに含み得、誘電体材料は、障壁材料と接触する頂面を有し、第２の領域は誘電体材料の上にある。前述のデバイス、システム、または装置のいくつかのケースでは、第２の厚さは第１の厚さ未満であり得る。
【0079】
いくつかの実施例では、障壁材料は、ＷＮなどの窒化金属、ＷＳｉｘなどのケイ化金属、またはＷＳｉＮなどの金属窒化シリコンを含み得、金属層は、タングステン、タンタル、モリブデンなどの耐火金属を含み得る。デバイス、システム、または装置はまた、メモリセル・スタック内に電極層を含み得、電極層は障壁材料の底面と接触する頂面を有し、電極層の頂面と障壁材料の底面との間の界面が、変動する距離だけ金属層から分離される。いくつかの他の実施例では、電極層は炭素を含み得る。
【0080】
いくつかの実施例では、メモリセル・スタックの中心が、直に隣接するメモリセル・スタックの中心からセル・ピッチ距離だけ分離され得る。いくつかのケースでは、金属層は、セル・ピッチ距離の２倍よりも大きい平均粒度を有し得る。
【0081】
図８Ａおよび８Ｂは、メモリデバイスのための製造の方法を示す追加の中間メモリアレイ構造の概略図である。
【0082】
図８Ａの中間アレイ構造８００－ａは、図２Ａを参照して本明細書で説明されたような中間アレイ構造２００－ａのアスペクトを含み得る。中間アレイ構造８００－ａは、誘電体材料８０５およびバイア８１０をさらに含み得る。誘電体材料８０５は、任意の数のメモリセル・スタック１０５のそばの（たとえば、隣接する）エリア内に形成され得る。たとえば、誘電体材料８０５は、基板の第１のエリアの上にあり得るバイア・エリア内に形成され得、メモリセル・スタック１０５は、基板の第２のエリアの上にあり得るアレイ・エリア内に形成され得る。いくつかのケースでは、基板の第１のエリアと第２のエリアは非重複であり得る。
【0083】
誘電体材料８０５によって占有されるメモリデバイス内の空間（領域）は、メモリセル・スタック１０５内に含まれる材料の一部またはすべてなどの、以前に含まれた任意の数の他の材料または構造を有し得る。たとえば、図１Ａを参照して本明細書で説明されたような中間アレイ構造１００－ａの層は、ブランケット層として形成されていることがあり、あるいは誘電体材料８０５によって占有される空間を以前に占有していたことがある。いくつかのケースでは、追加のメモリセル・スタック１０５が、誘電体材料８０５によって占有される空間内に以前に形成されていたことがある。
【0084】
以前に誘電体材料８０５によって占有される空間内にあった材料または構造は、エッチング除去されていることがあり、あるいは本明細書で説明される様々な除去技法などの任意の適切な技法を使用して除去されていることがある。いくつかのケースでは、以前に誘電体材料８０５によって占有される空間内にあった材料または構造は、チョップ・マスクと呼ばれることのあるマスキング・ステップに基づいて除去されていることがあり、マスキング・ステップは、アレイ・エリア（したがってメモリアレイ）と、アレイ・エリアの間、またはアレイ・エリアの外側のバイア・エリアとの境界を画定する働きをし得る。以前に誘電体材料８０５によって占有される空間内にあった材料または構造は空隙（たとえば、トレンチ）を生み出し得、次いで空隙は誘電体材料８０５で充填され得る。本明細書で説明される様々な形成技法などの任意の適切な技法を使用して、誘電体材料８０５が堆積され、あるいは形成されていることがある。いくつかの実施例では、誘電体材料８０５は、メモリセル・スタック１０５の間に形成された誘電体材料２０５と同一の材料であり得る。他の実施例では、誘電体材料８０５は、メモリセル・スタック１０５の間に形成された誘電体材料２０５とは異なる材料であり得る。たとえば、誘電体材料８０５は酸化物を含み得、誘電体材料２０５は同一または異なる酸化物を含み得る。
【0085】
バイア８１０は、誘電体材料８０５をエッチングして誘電体材料８０５の一部を除去することによって形成され得る。誘電体材料８０５の一部は、本明細書で説明される様々な除去技法などの、任意の適切な技法を使用してエッチングされ、あるいは除去され得る。それによって、空間（たとえば、穴、空隙）が誘電体材料８０５内に形成され得、次いでバイア材料が空間内に堆積され、あるいは形成され、バイア８１０が形成され得る。したがって、バイア８１０は誘電体材料８０５によって取り囲まれ得る。さらに、誘電体材料８０５は（場合によっては、任意の数の他の材料と共に）バイア８１０とメモリセル・スタック１０５との間にあり得る。一例として、バイア材料はタングステン（Ｗ）であり得る。空間、したがってバイア８１０は誘電体材料８０５を貫いて延びる。いくつかのケースでは、バイア８１０の頂面は、最初に形成されるとき、誘電体材料８０５の頂面と同一の（または少なくとも実質的に同一の）高さであり得る。
【0086】
いくつかのケースでは、バイア８１０は、任意の数の他のバイア（明快のために図示せず）の上に形成され得、他のバイアは、バイア８１０と位置合せされ（たとえば、同軸であり）得るが、図８Ａに示されるものの下の他の層内に含まれる（たとえば、他の層を貫いて延びる）。したがって、任意の数のバイア８１０が接続され、メモリデバイス内の任意の数の層を通過する相互接続が集合的に形成され得る。
【0087】
さらに、図示の明快さのために、ただ１つのバイア８１０が示されているが、任意の数の同様または類似のバイアが誘電体材料８０５内に同時に形成され得ることを理解されたい。たとえば、バイアのグループがバイア８１０と同一のバイア領域内の、（たとえば、やはり誘電体材料８０５内に形成された）メモリデバイスの同一の層またはレベルに配置され得る。さらに、バイア８１０が誘電体材料８０５内に形成され、誘電体材料８０５によって取り囲まれるものとして説明および図示されるが、代替として、バイア８１０が、複数の材料の集合を含む任意の他のタイプの材料内に形成され、またはそれによって取り囲まれ得ることを理解されたい。
【0088】
次に図８Ｂを参照すると、中間アレイ構造８００－ｂを製造することにより、バイア８１０の一部が周囲の誘電体材料８０５から突出し得る。いくつかのケースでは、突出部分は、バイア８１０が誘電体材料８０５の頂面から突出するまで、中間アレイ構造８００－ａの頂面（したがって、誘電体材料８０５の頂面とバイア８１０の頂面）を研磨またはエッチングする（たとえば、第１の平坦化プロセスを適用する）ことから生じ得る。いくつかの実施例では、バイア８１０の突出部分は、誘電体材料８０５およびバイア８１０の頂面にＣＭＰプロセスを適用することによって形成され得る。
【0089】
たとえば、誘電体材料８０５の頂面と、バイア８１０内に含まれる材料の頂面とを研磨またはエッチングすることにより、誘電体材料８０５と、バイア８１０内に含まれる材料とが異なる速度で除去され得る。たとえば、誘電体材料８０５が、バイア８１０内に含まれる材料よりも高い（速い）速度で除去され得、その結果、バイア８１０の突出部分が生じ得る。したがって、いくつかの実施例では、第１の速度で誘電体材料８０５を除去すること、および／または第１の速度とは異なる第２の速度でバイア８１０内に含まれる材料を除去することによってバイア８１０の突出部分が形成され得る。そのようなケースでは、（たとえば、誘電体材料８０５の頂面が、基板の上で比較的大きい量だけ高さが減少し得るので）バイア８１０（たとえば、突出部分）の頂面の高さが、誘電体材料８０５の頂面の高さよりも高くなり得る。したがって、いくつかのケースでは、バイア８１０の１つまたは複数の側壁が露出され、誘電体材料８０５の頂面の上に延び得る。
【0090】
いくつかの実施例では、図２Ｂおよび中間アレイ構造２００－ｂを参照して上記で説明された波状表面２１０が生じ得る同一のプロセスのうちの１つまたは複数の結果として、バイア８１０の突出部分が形成され得る。たとえば、波状表面２１０が生じる同一のＣＭＰプロセスにより、さらにバイア８１０が周囲の誘電体材料８０５から突出し得る。
【0091】
図８Ｂの実施例は、バイア８１０の上面がメモリセル・スタック１０５の最上部の上（最上部より高い）ものとして示すが、他の実施例では、バイア８１０の上面がメモリセル・スタック１０５の最上部と同一の高さ、または最上部の下にある（最上部より低い）ことを理解されたい。たとえば、いくつかのケースでは、バイア８１０を含むバイア領域内の誘電体材料８０５の上面が、分離領域１４０内の誘電体材料２０５の上面よりも大きい範囲で（たとえば、図２Ｂを参照して説明されたような研磨またはエッチング・プロセスのために）凹み（くぼみ）得、したがって、必ずしも上面バイア８１０がメモリセル・スタック１０５の最上部よりも高い高さになくても、バイア８１０が誘電体材料８０５から突出し得る。いくつかのケースでは、上面バイア８１０が分離領域１４０の最下部よりも低い高さである場合であっても、バイア８１０は誘電体材料８０５から突出しうる。
【0092】
図９は、メモリデバイスのための製造の方法を示す追加の中間アレイ構造９００の概略図である。いくつかのケースでは、中間アレイ構造９００の実施例に示されるように、障壁材料３０５が、中間アレイ構造９００のバイア８１０の上と、場合によっては、さらに第３の電極材料１３５、誘電体材料２０５、および誘電体材料８０５のうちの一部またはすべての上に形成され得る。したがって、いくつかのケースでは、障壁材料３０５が、図２Ｂおよび８Ｂを参照して説明された波状表面２１０の上と、さらに誘電体材料８０５およびバイア８１０の上に堆積し得る。障壁材料３０５は、たとえばブランケット層として堆積し、あるいは形成され得、したがって第３の電極材料１３５、誘電体材料２０５、誘電体材料８０５、およびバイア８１０の頂面と直接的に接触し得る。
【0093】
障壁材料３０５を堆積させるために様々な技法が使用され得る。こうした技法には、限定はしないが、薄膜成長技法の中でもとりわけ、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤ、スパッタ堆積、ＡＬＤ、またはＭＢＥが含まれ得る。いくつかのケースでは、障壁材料３０５は窒化物を含み得る。たとえば、障壁材料３０５は、窒化タングステン（ＷＮ）などの窒化金属、ケイ化タングステン（ＷＳｉｘ）などのケイ化金属、またはタングステン窒化シリコン（ＷＳｉＮ）などの金属窒化シリコンを含み得る。しかしながら、代替として、障壁材料３０５は任意の他の適切な障壁材料を含み得ることを理解されたい。いくつかの実施例では、障壁材料３０５は、第３の電極材料１３５の炭素と、障壁材料３０５の頂部に堆積した層（たとえば、以下でさらに詳細に論じられるような金属層）との間の熱障壁の一例であり得る。
【0094】
最初に形成されるとき、障壁材料３０５は波状の頂面３１０を含み得る。たとえば、障壁材料３０５は波状表面２１０の頂部に堆積され得る。いくつかの実施例では、最初に形成されるとき、障壁材料３０５は、メモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃ、分離領域１４０－ａおよび１４０－ｂ、誘電体材料８０５、ならびにバイア８１０の上の一様な厚さを含み得る。したがって、最初に形成されるとき、障壁材料３０５は、障壁材料３０５の底部波状表面（たとえば、波状表面２１０）と同様の波状パターンを含む頂面３１０を含み得る。追加または代替として、障壁材料３０５の頂面３１０は、バイア８１０の突出部分を含めて、誘電体材料８０５およびバイア８１０の頂面のプロファイルと類似のトポグラフィを反映し、あるいは有し得る。たとえば、障壁材料３０５は、バイア８１０の頂面とバイアの１つまたは複数（たとえば、すべて）の側壁の両方と接触し、あるいはバイア８１０の突出部分のすべての表面と接触し得る。
【0095】
アレイ・エリアの上の（たとえば、メモリセル・スタック１０５および分離領域１４０の上の）障壁材料３０５の存在は、本明細書の別の箇所で説明されるように、あるいは当業者なら理解し得るように、１つまたは複数の利点を有し得る。一例として、アレイ・エリアの上の障壁材料３０５の存在は、リセット電流の利点、または記憶材料１３０をプログラムすること、あるいはメモリセル・スタック１０５を含むメモリアレイを操作することに関する他の電気的利点をもたらし得る。別の例として、アレイ・エリアの上の障壁材料３０５の存在は、下側波状表面２１０、およびラップ・トポグラフィの使用に関する構造的利点をもたらし得る。しかしながら、バイア８１０の上の（たとえば、バイア領域の上の）障壁材料３０５の存在は、バイア８１０と、バイア８１０と直接的または間接的に結合されるように意図される、その後にバイア８１０の上に形成される任意の構造（たとえば、その後に形成されるアクセス線またはメモリデバイスの上位層の他のバイア８１０）との間の抵抗の増大などの１つまたは複数の欠点を有し得る。
【0096】
図１０は、メモリデバイスのための製造の方法を示す追加の中間アレイ構造１０００の概略図である。中間アレイ構造１０００で示されるように、いくつかの実施例では、障壁材料３０５が形成された後、障壁材料３０５の頂面３１０が平坦化され、あるいは平滑化され得る。障壁材料３０５の頂面３１０を平滑するために様々な技法が使用され得る。こうした技法には、限定はしないがＣＭＰが含まれ得る。いくつかの実施例では、障壁材料３０５の頂面３１０は、図３Ｂおよび中間アレイ構造３００－ｂを参照して上記で説明された同一のプロセスのうちの１つまたは複数を使用して平坦化され得る。たとえば、メモリセル・スタック１０５および誘電体材料２０５の上（たとえば、アレイ・エリアの上）、ならびにバイア８１０および誘電体材料８０５の上（たとえば、バイア・エリアの上）の障壁材料３０５の表面３１０を平坦化し、あるいは平滑化するために同一のＣＭＰプロセスが使用され得る。
【0097】
いくつかのケースでは、突出バイア８１０の少なくとも頂面が露出するまで、障壁材料の頂面３０５が研磨され、あるいは処理され（たとえば、除去され）得る。障壁材料３０５は、平坦化プロセス後にメモリセル・スタック１０５および分離領域１４０の上（たとえば、アレイ・エリアの上）にとどまり、いくつかのケースでは、誘電体材料８０５の上にもとどまり得る。たとえば、（たとえば、図９を参照して説明されたように）最初に形成されるときの障壁材料３０５の厚さは、バイア８１０が誘電体材料８０５から突出する量よりも大きい（たとえば、バイア８１０の突出部分の１つまたは複数の側壁の高さよりも大きい）ので、障壁材料３０５は、平坦化プロセス後に中間アレイ構造１０００－ｂの他のアスペクトの上にとどまり得る。
【0098】
図１０の実施例は、バイア８１０の上面がメモリセル・スタック１０５の最上部よりも上にあるもの（より高い）として示すが、たとえば図８を参照して上記で説明されたように、他の実施例では、バイア８１０の上面がメモリセル・スタック１０５の最上部より下（より低い）、さらには分離領域１４０の最下部より下の高さであることを理解されたい。少なくともいくつかのそのような実施例では、障壁材料３０５の研磨（平滑化）後の上面３１０は、大域的にアレイ・エリアの上、およびバイア・エリアの上と同一の高さではないことがある。
【0099】
いくつかのケースでは、平坦化の後、障壁材料３０５は、バイア８１０の１つまたは複数の側壁の少なくとも一部と接触したままであり得る。たとえば、バイア８１０の突出部分の側壁が、障壁材料３０５と接触したままであり得る。障壁材料３０５はまた、誘電体材料８０５の上にとどまり得る。そのようなケースでは、バイア８１０の一部が、障壁材料によって少なくとも部分的に取り囲まれることになり得る。図１０の実施例は、バイア８１０の頂面が障壁材料の頂面３０５と同じレベルであるものとして示すが、いくつかのケースでは、図８Ｂを参照してバイア８１０が誘電体材料８０５から突出することになることに関して説明されたのと類似の機構を通じて、バイア８１０は障壁材料の頂面３０５から突出することになり得ることを理解されたい。
【0100】
障壁材料３０５の上面３１０の起伏を除去する（または少なくとも低減する）ことは、その後に障壁材料の上に形成される層の起伏をなくし（または少なくとも削減し）、それによって、その後に形成されるアクセス線の粒度の増大を促進することなど、本明細書の別の箇所で説明されたように、あるいは当業者なら理解し得るように、１つまたは複数の利点を有し得る。さらに、バイア８１０の上から障壁材料３０５を除去することにより、当初はバイア８１０をカバーしないように障壁材料３０５を形成することに関連付けられ得る追加のコスト、複雑さ、または他の欠点を回避しながら、バイア８１０と、バイア８１０と直接的または間接的に結合される、その後にバイア８１０の上に形成される任意の構造（たとえば、その後に形成されるアクセス線または他のバイア８１０）との間の抵抗が減少し得る。
【0101】
明快のため、および図解を簡単にするために図示されていないが、いくつかのケースでは、図示されるアレイ構造は、障壁材料３０５の下に（たとえば、ブランケット層として）形成されるライナまたは他の追加の材料も含み得ることを理解されよう。たとえば、障壁材料３０５の底面と、第３の電極材料１３５の頂面および誘電体材料２０５の頂面との間に（たとえば、障壁材料３０５の底面と波状表面２１０との間に）ライナ材料が挿入され得る。いくつかの実施例では、最初に形成されるとき、障壁材料３０５の底面と、バイア８１０の頂面ならびに誘電体材料８０５の頂面との間にライナ材料が挿入され得る。バイアの頂面の上から障壁材料３０５を除去することについて説明されたのと同様の処理動作を使用して、ライナ材料がバイア８１０の頂面から除去され得る。
【0102】
図１１は、メモリデバイスのための製造の方法を示す追加の中間アレイ構造１１００の概略図である。いくつかのケースでは、障壁材料３０５の上に金属層４０５が形成され得る。たとえば、金属層４０５は、障壁材料３０５の頂面３１０（本明細書で説明されたように平坦化され、あるいは平滑化されていることがある）と直接的に接触し得る。いくつかの実施例では、金属層４０５はバイア８１０と直接的に接触し得る。たとえば、金属層４０５は、メモリセル・スタックの上からバイアの上まで延在し得る（たとえば、金属層４０５はブランケット層として堆積し、あるいは形成され得る）。
【0103】
いくつかのそのようなケースでは、以前にバイア８１０の頂面から障壁材料３０５を除去したために、金属層４０５はバイア８１０の頂面と接触し得る。金属層４０５とバイア８１０との間の直接的接触により、接触抵抗の減少が支援され得、それによってメモリデバイス全体の性能が改善される。たとえば、その後で金属層４０５からアクセス線（たとえば、メモリセル・スタック１０５－ａ、１０５－ｂ、および１０５－ｃに対応するメモリセルについてのビット線またはワード線）が形成され得、アクセス線はバイア８１０と直接的に接触し得、それによって、アクセス線とバイア８１０との間、したがってアクセス線と、バイア８１０に結合され得る任意の他の構造（たとえば、アクセス線のためのドライバ）との抵抗が減少する。したがって、本明細書で説明されるこれらおよび他の製造技法は、当業者なら理解し得る他の利点と共に、メモリセルの挙動および性能を改善する。
【0104】
金属層４０５を形成するために様々な技法が使用され得る。こうした技法には、限定はしないが、薄膜成長技法の中でもとりわけ、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤ、スパッタ堆積、ＡＬＤ、またはＭＢＥが含まれ得る。いくつかのケースでは、金属層４０５は、タングステン、タンタル、モリブデンなどの耐火金属を含み得る。いくつかのケースでは、障壁材料３０５（たとえば、ＷＮ、ＷＳｉｘ、またはＷＳｉＮを含む）は、第３の電極材料１３５（たとえば、炭素を含む）と金属層４０５（たとえば、タングステン、タンタル、またはモリブデンを含む）との間に堆積するとき、リセット電流の利点または他の利点をもたらし得る。
【0105】
明快のため、および図解を簡単にするために図示されていないが、図示されるアレイ構造が他の層の上または下に（たとえば、基板の上に）形成され得、他の層にはとりわけ、様々な周辺回路および支援回路が含まれ得ること、ならびにバイア８１０が、金属層４０５またはその中に形成された構造を上位層または下位層の構造に結合し得ることを理解されよう。たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタが、列および行ドライバ回路およびセンス増幅器回路内に組み込まれ得、バイア８１０は、金属層４０５内に形成されたアクセス線を対応するドライバに結合し得る。さらに、他の層は、１つまたは複数のメモリアレイ、またはアレイの「デック」を含み得、図８～１１の実施例に示される構造は、メモリアレイの１つのデックに対応し得、メモリアレイの任意の数の追加のデックの上または下にあり得る。
【0106】
図１２は、本開示の態様による、メモリデバイスのための製造の方法１２００を示すフローチャートを示す。方法１２００の動作は、本明細書で説明されるようなメモリデバイスまたはそのコンポーネントを形成するために使用され得る。たとえば、方法１２００の動作は、図８～１１を参照して説明されたような製造技法によって実施され得る。
【0107】
１２０５で、基板の第１のエリアの上に、記憶素子を含むメモリセル・スタックが形成され得る。１２０５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１２０５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0108】
１２１０で、基板の第２のエリアの上に、誘電体材料を貫いて延びるバイアが形成され得る。１２１０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１２１０の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0109】
１２１５で、メモリセル・スタックおよびバイアの上に障壁材料が形成され得る。１２１５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１２１５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0110】
１２２０で、障壁材料の頂面が平坦化され得る。１２２０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１２２０の動作の態様は、図１～６を参照して説明されたような製造技法を使用して実施され得る。
【0111】
１２２５で、障壁材料の上に、メモリアレイのアクセス線のための金属が形成され得る。１２２５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１２２５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0112】
いくつかの実施例では、本明細書で説明されるような装置は、方法１２００などの方法を実施し得る。装置は、基板の第１のエリアの上に、記憶素子を含むメモリセル・スタックを形成し、基板の第２のエリアの上に、誘電体材料を貫いて延びるバイアを形成し、メモリセル・スタックおよびバイアの上に障壁材料を形成し、障壁材料の頂面を平坦化し、障壁材料の上に、メモリアレイのアクセス線のための金属を形成するための特徴、手段、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的コンピュータ可読媒体）を含み得る。
【0113】
方法１２００および本明細書で説明される装置のいくつかの実施例は、平坦化に少なくとも部分的に基づいて、バイアの上から障壁材料を除去するための動作、特徴、手段、または命令をさらに含み得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、平坦化の後、障壁材料はメモリセル・スタックの上にとどまり得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、平坦化の後、障壁材料はバイアの側壁にとどまり得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、平坦化の後、障壁材料は誘電体材料の上にとどまり得る。
【0114】
方法１２００および本明細書で説明される装置のいくつかの実施例は、平坦化に基づいて、バイアの上から障壁材料を除去するための動作、特徴、手段、または命令をさらに含み得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、平坦化の後、障壁材料はメモリセル・スタックの上にとどまる。方法１２００および本明細書で説明される装置のいくつかの実施例では、平坦化の後、障壁材料はバイアの側壁にとどまる。方法１２００および本明細書で説明される装置のいくつかの実施例では、平坦化の後、障壁材料は誘電体材料の上にとどまる。
【0115】
方法１２００および本明細書で説明される装置のいくつかの実施例は、障壁材料を形成する前に、誘電体材料の頂面およびバイアの頂面に第１の平坦化プロセスを適用するための動作、特徴、手段、または命令をさらに含み得、第１の平坦化プロセス後に、バイアの頂面が誘電体材料の頂面の上に突出し得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、第１の平坦化プロセスは、バイア内に含まれる材料よりも高速に誘電体材料を除去する。
【0116】
方法１２００および本明細書で説明される装置のいくつかの実施例は、メモリセル・スタックと第２のメモリセル・スタックとの間に絶縁領域を形成するための動作、特徴、手段、または命令をさらに含み得、絶縁領域は第２の誘電体材料を含み、メモリセル・スタックは電極を含み、第１の平坦化プロセスは、電極の頂面および絶縁領域の頂面に適用され、第１の平坦化プロセスは、電極内に含まれる材料よりも高速に第２の誘電体材料を除去する。
【0117】
方法１２００および本明細書で説明される装置のいくつかの実施例では、誘電体材料と第２の誘電体材料は異なる材料であり得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、金属はバイアの頂面と接触し得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、平坦化の後、障壁材料は、波状の下面および平坦な頂面を有し得る。方法１２００および本明細書で説明される装置のいくつかの実施例では、波状の下面は、障壁材料の下の１つまたは複数の材料と共形であり得る。
【0118】
方法１２００および本明細書で説明される装置のいくつかの実施例では、障壁材料の頂面を平坦化することは、障壁材料の頂面にＣＭＰプロセスを適用するための動作、特徴、手段、または命令を含み得る。
【0119】
図１３は、本開示の態様による、メモリデバイスのための製造の方法１３００を示すフローチャートを示す。方法１３００の動作は、本明細書で説明されるようなメモリデバイスまたはそのコンポーネントを形成するために使用され得る。たとえば、方法１３００の動作は、図８～１１を参照して説明されたような製造技法によって実施され得る。
【0120】
１３０５で、記憶素子を含むメモリセル・スタックが、基板の第１のエリアの上に形成され得る。１３０５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１３０５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0121】
１３１０で、誘電体材料を貫いて延びるバイアが、基板の第２のエリアの上に形成され得る。１３１０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１３１０の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0122】
１３１５で、メモリセル・スタックおよびバイアの上に障壁材料が形成され得る。１３１５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１３１５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0123】
１３２０で、障壁材料の頂面が平坦化され得る。１３２０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１３２０の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0124】
１３２５で、平坦化に基づいて、バイアの上から障壁材料が除去され得る。１３２５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１３２５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0125】
１３３０で、メモリアレイのアクセス線のための金属が、障壁材料の上に形成され得る。１３３０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１３３０の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0126】
図１４は、本開示の態様による、メモリデバイスのための製造の方法１４００を示すフローチャートを示す。方法１４００の動作は、本明細書で説明されるようなメモリデバイスまたはそのコンポーネントを形成するために使用され得る。たとえば、方法１４００の動作は、図８～１１を参照して説明されたような製造技法によって実施され得る。
【0127】
１４０５で、それぞれの記憶素子およびそれぞれの記憶素子の上のそれぞれの電極をそれぞれ含むメモリセル・スタックのセットが形成され得る。１４０５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１４０５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0128】
１４１０で、誘電体材料が形成され得る。１４１０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１４１０の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0129】
１４１５で、誘電体材料と接触するバイアが形成され得、誘電体材料は、バイアとメモリセル・スタックのセットとの間にある。１４１５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１４１５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0130】
１４２０で、メモリセル・スタックのセットおよびバイアの上に障壁材料が形成され得る。１４２０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１４２０の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0131】
１４２５で、バイアの頂面を露出させるために障壁材料の一部が除去され得る。１４２５の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１４２５の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0132】
１４３０で、バイアの頂面および障壁材料に接触する金属が形成され得る。１４３０の動作は、本明細書で説明される方法に従って実施され得る。いくつかの実施例では、１４３０の動作の態様は、図８～１１を参照して説明されたような製造技法を使用して実施され得る。
【0133】
いくつかの実施例では、本明細書で説明されるような装置は、方法１４００などの方法を実施し得る。装置は、それぞれの記憶素子およびそれぞれの記憶素子の上のそれぞれの電極をそれぞれ含むメモリセル・スタックのセットを形成すること、誘電体材料を形成すること、誘電体材料と接触するバイアを形成することであって、誘電体材料が、バイアとメモリセル・スタックのセットとの間にある、形成すること、メモリセル・スタックのセットおよびバイアの上に障壁材料を形成すること、バイアの頂面を露出させるために障壁材料の一部を除去すること、ならびにバイアの頂面および障壁材料と接触する金属を形成することのための特徴、手段、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的コンピュータ可読媒体）を含み得る。
【0134】
方法１４００および本明細書で説明される装置のいくつかの実施例では、障壁材料の一部を除去することは、バイアの頂面が露出するまで、障壁材料の頂面を研磨するための動作、特徴、手段、または命令を含み得る。
【0135】
方法１４００および本明細書で説明される装置のいくつかの例は、障壁材料を形成する前に、バイアが誘電体材料から突出するまで、誘電体材料の頂面を研磨するための動作、特徴、手段、または命令をさらに含み得る。
【0136】
本明細書で説明される方法は可能な実施例であること、動作およびステップは再配置あるいは修正され得ること、ならびに他の実施例が可能であることに留意されたい。さらに、方法のうちの２つ以上からの各部分が組み合わされ得る。
【0137】
装置が説明される。装置は、それぞれの記憶素子をそれぞれ含むメモリセル・スタックのセットと、メモリセル・スタックのセットと誘電体材料を貫いて延びるバイアとの間に配設された誘電体材料と、メモリセル・スタックのセットおよび誘電体材料の上に配設された障壁材料と、メモリセル・スタックのセットの上からバイアの上まで延びるアクセス線とを含み得、アクセス線は障壁材料の頂面およびバイアの頂面と接触する。
【0138】
いくつかの実施例では、障壁材料はバイアの側壁と接触する。いくつかの実施例では、バイアの側壁は、誘電体材料の頂面の上に延びる。いくつかの実施例では、バイアの一部が障壁材料によって取り囲まれ得る。いくつかの実施例では、障壁材料の頂面は平坦であり得、障壁材料の底面の少なくとも一部が共形かつ波状であり得る。いくつかの実施例では、障壁材料の底面も、障壁材料の下の１つまたは複数の材料と共形であり得る。
【0139】
いくつかの実施例では、セットのメモリセル・スタックは電極を含み、電極の一部は障壁材料の一部の上にあり得る。装置のいくつかの実施例は、セットのメモリセル・スタックの間に配設された第２の誘電体材料を含み得、障壁材料は第２の誘電体材料と接触し得る。
【0140】
いくつかの実施例では、それぞれの記憶素子はカルコゲナイド材料を含む。いくつかの実施例では、障壁材料は窒化物を含む。いくつかの実施例では、障壁材料はタングステン窒化シリコンを含み、アクセス線はタングステンを含む。
【0141】
本明細書で使用される「層（ｌａｙｅｒ）」という用語は、幾何学的構造の層（ｓｔｒａｔｕｍ）またはシートを指す。各層は、３次元（たとえば、高さ、幅、および深さ）有し得、表面の一部またはすべてをカバーし得る。たとえば、層は、２つの次元が第３の次元、たとえば薄膜よりも大きい３次元構造であり得る。層は、異なる素子、コンポーネント、および／または材料を含み得る。いくつかのケースでは、ある層は２つ以上のサブレイヤから構成され得る。添付の図のうちのいくつかでは、例示のために３次元層の２つの次元が図示される。しかしながら、層が３次元の性質であることを当業者は理解されよう。
【0142】
本明細書では、「電極」という用語は電気的導体を指すことがあり、いくつかのケースでは、メモリセルまたはメモリアレイの他のコンポーネントに対する電気的接点として利用され得る。電極は、メモリアレイの素子またはコンポーネントの間の導電経路を与えるトレース、ワイヤ、導電線、導電層などを含み得る。
【0143】
「電子的通信」、「導電性接触」、「接続される」、および「結合される」という用語は、コンポーネントの間の信号の流れをサポートするコンポーネント間の関係を指すことがある。任意の時刻に、何らかの導電経路が、コンポーネントの間の信号の流れをサポートし得るコンポーネントの間にある場合、コンポーネントは、互いに電子的に通信している（または導電性接触している、または接続される、または結合される）と見なされる。任意の所与の時刻に、互いに電子的通信している（または導電性接触している、または接続される、または結合される）コンポーネントの間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路または閉回路であり得る。接続されるコンポーネントの間の導電経路は、コンポーネントの間の直接的導電経路であり得、または接続されるコンポーネントの間の導電経路は、スイッチ、トランジスタ、または他のコンポーネントなどの中間コンポーネントを含み得る間接的導電経路であり得る。いくつかの実施例では、接続されるコンポーネントの間の信号の流れは、たとえば、スイッチやトランジスタなどの１つまたは複数の中間コンポーネントを使用して、一時中断され得る。
【0144】
本明細書では、「実質的に」という用語は、修飾される特性（たとえば、実質的に、という用語で修飾される動詞または形容詞）が絶対的なものである必要はなく、特性の利点を達成するのに十分なだけ近いことを意味する。
【0145】
本明細書で論じられるスイッチング・コンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、およびゲートを含む３端末デバイスを含み得る。端末は、導電性材料、たとえば金属を通じて他の電子的素子に接続され得る。ソースおよびドレインは導電性であり得、高濃度にドープされた、たとえば縮退した半導体領域を含み得る。ソースとドレインは、低濃度にドープされた半導体領域またはチャネルによって分離され得る。チャネルがｎ型（すなわち、多数キャリアが電子である）である場合、ＦＥＴはｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型（すなわち、多数キャリアが正孔である）である場合、ＦＥＴはｐ型ＦＥＴと呼ばれることがある。チャネルは絶縁ゲート酸化物によってキャッピングされ得る。チャネル導電率は、ゲートに電圧を印加することによって制御され得る。たとえば、ｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ正の電圧または負の電圧を印加することにより、チャネルが導電性になり得る。トランジスタのしきい電圧以上の電圧がトランジスタ・ゲートに印加されるとき、電圧トランジスタは「オン」になり、または「活動化され」得る。トランジスタのしきい電圧未満の電圧がトランジスタ・ゲートに印加されるとき、トランジスタは「オフ」になり、または「非活動化され」得る。
【0146】
本明細書で使用される「例示的」という用語は、「一例、実例、または例示としての役割を果たすこと」を意味し、「好ましい」または「他の例よりも有利である」ことを意味しない。
【0147】
カルコゲナイド材料は、元素Ｓ、Ｓｅ、およびＴｅのうちの少なくとも１つを含む材料または合金であり得る。本明細書で論じられる相変化材料はカルコゲナイド材料であり得る。カルコゲナイド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、または白金（Ｐｔ）の合金を含み得る。例示的カルコゲナイド材料および合金は、限定はしないが、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、またはＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得る。本明細書では、ハイフン付きの化学組成表記は、特定の化合物または合金に含まれる元素を示し、示される元素を含むすべての化学量論組成を表すものとする。たとえば、Ｇｅ－ＴｅはＧｅｘＴｅｙを含み得、ただしｘおよびｙは任意の正の整数であり得る。可変抵抗材料の他の例には、２つ以上の金属、たとえば遷移金属、アルカリ土類金属、および／または希土類金属を含む二元金属酸化物材料または混合原子価酸化物が含まれ得る。実施形態は、メモリセルのメモリ素子に関連する特定の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例が、メモリ素子を形成するために使用され得、可変抵抗材料の他の例には、とりわけカルコゲナイド材料、巨大磁気抵抗材料、またはポリマーベースの材料が含まれ得る。
【0148】
本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成され得る。いくつかのケースでは、基板は半導体ウェハである。他のケースでは、基板は、シリコン・オン・グラス（ＳＯＧ）やシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の導電率は、限定はしないがリン、ホウ素、またはヒ素を含む様々な化学種を使用するドーピングを通じて制御され得る。イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中にドーピングが実施され得る。
【0149】
添付の図面と共に本明細書で述べられる説明は、例示的構成を説明し、実施され得るすべての実施例、または特許請求の範囲内にあるすべての実施例を表すわけでない。発明を実施するための形態は、記載の技法の理解を与えるために特定の詳細を含む。しかしながら、これらの技法は、これらの特定の詳細なしに実施され得る。いくつかの例では、記載の実施例の概念を曖昧にすることを避けるために、周知の構造およびデバイスがブロック図形式で示される。
【0150】
添付の図では、類似の構成要素または特徴が同一の参照符号を有し得る。さらに、同一のタイプの様々な構成要素が、参照符号の後に、ダッシュおよび類似の構成要素を区別する第２の符号を続けることによって区別され得る。本明細書で最初の参照符号だけが使用される場合、第２の参照符号に関わりなく、同一の第１の参照符号を有する類似の構成要素のうちの任意の１つに説明が適用可能である。
【0151】
特許請求の範囲を含む本明細書では、項目のリスト（たとえば、「少なくとも１つ」または「１つまたは複数」などの語句が前置きする項目のリスト）で使用される「または」は包含的リストを示し、したがってＡ、Ｂ、またはＣのうちの少なくとも１つのリストは、ＡまたはＢまたはＣ、あるいはＡＢまたはＡＣまたはＢＣ、あるいはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。さらに、本明細書では、「に基づいて（ｂａｓｅｄ ｏｎ）」という語句は、条件の閉集合に対する参照とは解釈されないものとする。たとえば、「条件Ａに基づいて」と記述される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づき得る。言い換えれば、本明細書では、「に基づいて」という語句は、「に少なくとも部分的に基づいて」という語句と同様に解釈されるものとする。
【0152】
本明細書の説明は、当業者が本開示を作成または使用することを可能にするために与えられる。本開示に対する様々な修正が当業者には容易に明らかとなり、本明細書で定義される一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に適合する最も広い範囲が許可されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【手続補正書】
【提出日】2021-10-25
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【0001】
相互参照
本特許出願は、２０２０年１２月４日に出願されたＥｃｏｎｏｍｙ等による「ＶＩＡ ＦＯＲＭＡＴＩＯＮ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０６３４１５の優先権を主張し、それが本出願の譲受人に譲渡され、それが参照によりその全体が本明細書に明白に組み込まれる。
本特許出願は、２０２０年１２月４日に出願されたＥｃｏｎｏｍｙ等による「ＶＩＡ ＦＯＲＭＡＴＩＯＮ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０６３４１５の優先権を主張し、それが本出願の譲受人に譲渡され、それが参照によりその全体が本明細書に明白に組み込まれる。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【0057】
一般には、本明細書で論じられる印加される電圧または電流の振幅、形状、または持続時間は調節または変更され得、メモリアレイ５００を操作する際に論じられる様々な操作について異なり得る。さらに、メモリアレイ５００内の１つ、複数、またはすべてのメモリセル・スタック５０５が同時にアクセスされ得、たとえば、すべてのメモリセル・スタック５０５、またはメモリセル・スタック５０５のグループが単一の論理状態にセットされるリセット操作中に、中間アレイ構造１００の複数またはすべてのセルが同時にアクセスされ得る。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】削除
【補正の内容】
【国際調査報告】