特表 2022-529927 オーミック接点の製造およびオーミック接点を備えた電子素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-06-27

(54)【発明の名称】オーミック接点の製造およびオーミック接点を備えた電子素子

(51)【国際特許分類】

   H01L 21/28 20060101AFI20220620BHJP

   H01L 21/304 20060101ALI20220620BHJP

   H01L 21/306 20060101ALI20220620BHJP

   H01L 21/308 20060101ALI20220620BHJP

【ＦＩ】

H01L21/28 A

H01L21/28 301R

H01L21/304 645C

H01L21/304 647Z

H01L21/306 F

H01L21/308 F

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021561594

(86)(22)【出願日】2020-04-02

(85)【翻訳文提出日】2021-12-13

(86)【国際出願番号】 EP2020059394

(87)【国際公開番号】W WO2020212154

(87)【国際公開日】2020-10-22

(31)【優先権主張番号】102019205376.9

(32)【優先日】2019-04-15

(33)【優先権主張国・地域又は機関】DE

(81)【指定国・地域】

(71)【出願人】

【識別番号】501188672

【氏名又は名称】フォルシュングスツェントルム ユーリッヒ ゲーエムベーハー

(74)【代理人】

【識別番号】110002620

【氏名又は名称】特許業務法人大谷特許事務所

(72)【発明者】

【氏名】ポーリス アレクサンダー

(72)【発明者】

【氏名】ヤンセン ヨハンナ

(72)【発明者】

【氏名】ベンネマン ベンジャミン

(72)【発明者】

【氏名】クラウス クリストフ

【テーマコード（参考）】

4M104

5F043

5F157

【Ｆターム（参考）】

4M104AA04

4M104AA06

4M104BB02

4M104BB14

4M104BB36

4M104CC01

4M104DD08

4M104DD09

4M104DD11

4M104DD22

4M104DD28

4M104DD64

4M104EE06

4M104EE16

4M104HH15

5F043AA13

5F043AA26

5F043BB06

5F043BB18

5F043DD12

5F043FF06

5F043GG04

5F157AA23

5F157AA24

5F157AA29

5F157AA30

5F157AA34

5F157AA36

5F157BE12

5F157BE23

5F157BE33

5F157BE42

5F157BE43

5F157BE65

5F157BE69

5F157BE70

5F157BG35

5F157BG75

5F157BG76

5F157CE05

5F157CE63

5F157DB03

5F157DB18

5F157DB24

(57)【要約】

本発明は、半導体からなる層（３）が基板（１）に間接的にまたは直接的に適用される、電子部品用のオーミック接点を製造する方法であって、適用された半導体（３）の被接触表面を湿式化学エッチングし、湿式化学エッチングされた表面をラジカルでリンスし、ラジカルでリンスされた表面に導電体（８）または半導体（７）を適用することを特徴とする、方法に関する。
本発明はまた、基板（１）の上に幾つかの半導体層（２、３、４）を有し、基板（１）に適用された１つ以上の半導体層（２、３、４）の上に最上層（５）を有する電子素子であって、最上層（５）は、非導電性誘電体からなり、最上層を通じて半導体層（３）まで貫通する通路（６）を有し、ここで、隣接する半導体層（２、３、４）は、異なるＩＩ－ＶＩ族半導体からなり、通路（６）は、ＩＩ－ＶＩ族半導体（７）で少なくとも部分的に充填されており、かつＩＩ－ＶＩ族半導体（７）に金属接点（８）が適用されており、金属接点は、最上層（５）の外側にまで延在するか、または最上層（５）に対して外側に突き出ている、電子素子に関する。
【選択図】 図５

【特許請求の範囲】

【請求項1】

半導体からなる層（３）が基板（１）に間接的にまたは直接的に適用される、電子部品用のオーミック接点を製造する方法であって、適用された半導体（３）の被接触表面を湿式化学エッチングし、湿式化学エッチングされた表面をラジカルでリンスし、ラジカルでリンスされた表面に導電体（８）または半導体（７）を適用することを特徴とする、方法。

【請求項2】

水素ラジカルを用いてリンスを行うことを特徴とする、請求項１に記載の方法。

【請求項3】

超高真空中でリンスを行うことを特徴とする、請求項１または２に記載の方法。

【請求項4】

１００℃から２００℃の間の温度でリンスを行うことを特徴とする、請求項１～３のいずれか一項に記載の方法。

【請求項5】

Ｋ_２Ｃｒ_２Ｏ_７＋ＨＢｒ＋Ｈ_２Ｏ、またはＮＨ_３＋Ｈ_２Ｏ_２＋Ｈ_２Ｏ、またはＫ_２Ｃｒ_２Ｏ_７＋Ｈ_２ＳＯ_４＋Ｈ_２Ｏを用いて湿式化学エッチングを行うことを特徴とする、請求項１～４のいずれか一項に記載の方法。

【請求項6】

湿式化学エッチングを１秒間～２０秒間行うことを特徴とする、請求項１～５のいずれか一項に記載の方法。

【請求項7】

前記半導体（３）はＩＩ－ＶＩ族半導体またはＩＩＩ－Ｖ族半導体であり、特に（Ｚｎ，Ｍｇ）Ｓｅ、Ｚｎ（Ｓ，Ｓｅ）、ＺｎＳｅ、ＣｄＳｅ、または（Ｚｎ，Ｍｇ）（Ｓ，Ｓｅ）からなることを特徴とする、請求項１～６のいずれか一項に記載の方法。

【請求項8】

前記半導体の金属は、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、マグネシウム（Ｍｇ）、および／またはベリリウム（Ｂｅ）から選択されることを特徴とする、請求項１～７のいずれか一項に記載の方法。

【請求項9】

前記半導体の非金属は、セレン（Ｓｅ）および／または硫黄（Ｓ）から選択されることを特徴とする、請求項１～８のいずれか一項に記載の方法。

【請求項10】

前記半導体は、塩素（Ｃｌ）でドープされているか、または塩素（Ｃｌ）でドープされ得ることを特徴とする、請求項１～９のいずれか一項に記載の方法。

【請求項11】

基板（１）の上に１つ以上の半導体層（２、３、４）を有し、前記基板（１）に適用された前記１つ以上の半導体層（２、３、４）の上に最上層（５）を有する電子素子であって、前記最上層（５）は、非導電性誘電体からなり、前記最上層を通じて半導体層（３）まで貫通する通路（６）を有し、ここで、隣接する半導体層（２、３、４）は、異なるＩＩ－ＶＩ族半導体からなり、前記通路（６）は、ドープされたＩＩ－ＶＩ族半導体（７）で少なくとも部分的に充填されており、かつ前記ドープされたＩＩ－ＶＩ族半導体（７）に金属接点（８）が適用されており、前記金属接点は、前記最上層（５）の外側にまで延在するか、または前記最上層（５）に対して外側に突き出ている、電子素子。

【請求項12】

適用された第１の半導体層および／または第３の半導体層（２、４）は、（Ｚｎ，Ｍｇ）Ｓｅ、（Ｚｎ，Ｍｇ）（Ｓ，Ｓｅ）、（Ｚｎ，Ｂｅ）Ｓｅ、Ｚｎ（Ｓ，Ｓｅ）からなる、および／または第２の半導体層（３）は、ＺｎＳｅからなることを特徴とする、請求項１１に記載の電子素子。

【請求項13】

前記最上層（５）は、酸化アルミニウム、酸化ケイ素、酸化ハフニウム、または窒化ケイ素からなることを特徴とする、請求項１１または１２に記載の電子素子。

【請求項14】

前記基板（１）は、ＧａＡｓ、ＺｎＳｅ、（Ｉｎ，Ｇａ）Ａｓ、ＩｎＡｓ、（Ｉｎ，Ｇａ）Ｐ、（Ｉｎ，Ｇａ，Ａｌ）Ｐ、またはＩｎＰからなることを特徴とする、請求項１１～１３のいずれか一項に記載の電子素子。

【請求項15】

ユニポーラ素子であることを特徴とする、請求項１１～１４のいずれか一項に記載の電子素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子素子にオーミック接点を製造する方法に関する。本発明は、埋め込み半導体用のオーミック接点を備えた電子素子に関する。

【背景技術】

【0002】

オーミック接点は、金属と半導体との間の小さい電気抵抗を有する接合部である。

【0003】

埋め込み半導体は、電子素子の内部にある半導体である。埋め込み半導体は通常、他の２つの層の間に挟まれた半導体からなる層である。

【0004】

埋め込み半導体用の局所オーミック接点は、電子素子の穴を貫通して、埋め込み半導体に接触するオーミック接点の金属からなる導電体または半導体である。

【0005】

電子素子を製造するために、１つ以上の層が基板に適用（堆積）され得る。１つ以上の層は半導体からなり得る。これらの適用された半導体層の１つ以上は、ドープされた半導体、特にｎドープされた半導体からなり得る。半導体は、例えば、塩素またはヨウ素でドープされ得る。フッ素でのドーピングも可能であるが、原則として塩素およびヨウ素に比べてあまり適切ではない。ｐドーピングも可能であるが、多くの場合にあまり適切ではない。基板に適用された１つ以上の半導体層に、電気絶縁性の最上層が適用され得る。その際、１つ以上の半導体層は、本発明の意味での埋め込み半導体層である。埋め込み半導体層用のオーミック接点を製造するのに、最上層を通って埋め込み半導体層まで貫通する穴が作製され得る。この穴はエッチングによって作製され得る。穴を作製した後に、穴に金属を充填して、最上層の上方で電気的に接触し得る局所オーミック接点を作製することができる。こうして、例えば、電子素子に、電界効果トランジスタまたは電子スピン量子ビットなどのユニポーラ素子に必要とされる追加のゲート電極を後に備え付けることが可能である。

【0006】

ＧａＡｓおよびＡｌＧａＡｓまたはＳｉおよびＳｉＧｅの基板および／または層を含む電子素子においては、最上層の作製された穴に高温で金属を熱合金化して、埋め込み半導体と接触させ、局所オーミック接点を作製することができる。イオン注入による金属の合金化の前に、追加のドーパントを局所的に導入して、適切に良好なオーミック接点を作製することができる。

【0007】

局所オーミック接点を製造する既知の方法は、すべての化合物半導体に適しているわけではない。例えば、ＩＩ－ＶＩ族化合物半導体ＺｎＳｅは、金属の効率的な合金化に必要とされる高温に耐えられない。イオン注入は、このような化合物半導体の結晶構造に深刻な損傷を与え、伝導率を大幅に低下させる場合がある。その際、金属と半導体との間の小さい電気抵抗を有する接合部の製造は、この方法では不可能である。この問題は主にＩＩ－ＶＩ族化合物半導体で起こる。しかしながら、ＩＩＩ－Ｖ族化合物半導体もこの問題により影響を受ける場合がある。

【0008】

電子素子を低温で動作させ得ることに関心が持たれる場合がある。これは、例えば、量子コンピューターの電子スピン量子ビットに必要となる場合がある。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の課題は、電子素子にオーミック接点、特に電子素子の埋め込みＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体用の局所オーミック接点を製造し得るようにすることである。好ましくは、これは、塩素でドープされ得るＩＩ－ＶＩ族化合物半導体にも可能であるべきである。オーミック接点はまた、好ましくは、関連する電子素子の低温での動作も可能にすべきである。

【課題を解決するための手段】

【0010】

本発明の課題は、請求項１の特徴を有する方法、および追加の請求項の特徴を有する電子素子によって解決される。有利な実施形態は、従属請求項によるものである。

【0011】

この課題を解決するために、電子部品用のオーミック接点を製造する方法が提供される。電子部品を製造するために、半導体からなる層、すなわち半導体層を、間接的にまたは直接的に基板に適用する。半導体層が基板上に直接的に適用されている場合に、半導体層と基板との間に他の層は存在しない。半導体層が基板に間接的に適用されている場合に、基板と半導体層との間に１つ以上の層が存在する。

【0012】

半導体の被接触表面を湿式化学エッチングする。湿式化学エッチングされた表面をラジカルでリンスする。ラジカルでリンスされた表面に導電体または半導体を適用する。このようにして、通常の製造プロセスによっては、小さい電気抵抗を有する接合部を作製することが不可能であるように容易に損傷を受ける可能性がある半導体への接続部を製造することが可能である。驚くべきことに、そのような問題は、イオンエッチングなどの損傷を与えるような処理が表面に事前に施されているとしても、化学エッチングおよびそれに続くラジカルによるリンスによって解決され得ることが判明した。

【0013】

ラジカルは、少なくとも１つの不対価電子を有する原子または分子である。水素ラジカルによるリンスが効果的であることが分かった。水素ラジカルは適切な反応性であることが分かった。

【0014】

湿式化学エッチングおよびそれに続くラジカルによるリンスは、損傷を受けやすいＩＩ－ＶＩ族化合物半導体およびＩＩＩ－Ｖ族化合物半導体に、室温および非常に低い温度でほぼ完璧な線形の電流－電圧特性だけでなく、極めて低い接触抵抗も達成され得るように接触させるために決定的な工程であることが分かった。

【0015】

好ましくは、リンスは酸素の不存在下で行われる。好ましくは、リンスは、さらに改善された結果を得るために、超高真空中で、したがって酸素の不存在下でも行われる。この実施形態は、空気中で素早く酸化し得る化合物半導体にとって特に有利である。ＺｎＳｅは、空気中で素早く酸化し得る化合物半導体の一例である。酸化により、電流輸送に対する障壁をなす非導電性の表面酸化物層が形成され得る。こうして、小さい電気抵抗を有する接合部が妨げられる場合がある。

【0016】

高められた温度、例えば１００℃～２００℃でリンスすることによって、結果をさらに改善することができる。

【0017】

所望の結果が達成されるように、リンスは、好ましくは、数分間、例えば、２分間～１０分間行われる。

【0018】

湿式化学エッチングでは、被処理材料の化学結合がエッチング媒体によって破壊され、可溶性成分に変換される。通常使用されるエッチング媒体は、Ｋ_２Ｃｒ_２Ｏ_７＋ＨＢｒ＋Ｈ_２ＯまたはＮＨ_３＋Ｈ_２Ｏ_２＋Ｈ_２ＯまたはＫ_２Ｃｒ_２Ｏ_７＋Ｈ_２ＳＯ_４＋Ｈ_２Ｏである。

【0019】

好ましくは、湿式化学エッチングは、化合物半導体を適切に接触させることができるように２秒間～１０秒間などの数秒間行われる。

【0020】

湿式化学エッチングおよびその後のラジカルによるリンスによってオーミック接点を製造するために準備される半導体は、ＩＩ－ＶＩ族化合物半導体またはＩＩＩ－Ｖ族化合物半導体であり得る。塩素でドープされ得るＩＩ－ＶＩ族化合物半導体が、この方法の利点から最も恩恵を受ける。そのようなＩＩ－ＶＩ族化合物半導体の例は、（Ｚｎ，Ｍｇ）Ｓｅ、（Ｚｎ，Ｃｄ）Ｓｅ、（Ｚｎ，Ｍｇ）ＳＳｅ、（ＺｎＣｄ）ＳＳｅ、ＺｎＳｅ、ＣｄＳｅ、またはＺｎＳＳｅである。

【0021】

化合物半導体の金属は、好ましくは、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、マグネシウム（Ｍｇ）、および／またはベリリウム（Ｂｅ）から選択される。化合物半導体の非金属は、好ましくは、セレン（Ｓｅ）および／または硫黄（Ｓ）から選択される。

【0022】

埋め込み半導体用のオーミック接点を製造するために、製造方法は、以下の工程：
・１つ以上の半導体層を基板に適用する工程と、
・適用された１つ以上の半導体層に、非導電性の誘電体からなり得る非導電性の最上層を適用することと、
・最上層を通って半導体層までの穴を作製する工程と、
・穴を通じて到達可能な半導体層のこの表面を前述のように湿式化学エッチングする工程と、
・この湿式化学エッチングされた表面を前述のようにラジカルでリンスする工程と、
・ラジカルでリンスされた表面に、ドープされた半導体を適用する工程と、
・適用されたドープされた半導体に金属、例えばアルミニウムを適用する工程と、
を含み得る。

【0023】

こうして製造された電子部品に、引き続き、例えば、ゲート電極を備え付けることができる。

【0024】

最上層を貫通する最上層に作製された穴は、ドープされた半導体で部分的にまたは完全に充填されている場合がある。最上層に作製された穴は、所望の半導体層に到達するように、最上層の下方の１つ以上のさらなる層を貫通し得る。さらなる層の１つ以上は、半導体層であり得る、すなわち半導体からなり得る。

【0025】

複数の局所オーミック接点を製造するために、最上層に複数の穴を作製することができる。

【0026】

ドープされた半導体による穴の充填は、好ましくは分子線エピタキシーによって実施される。これは選択的成長を可能にする。こうして、成長を穴の領域に限定することができる。分子線エピタキシーによるそのような適用は、再成長プロセスという名称で知られている。このようなプロセスにより製造が簡素化される。追加の工程、すなわち、複数の穴の間のドープされた半導体のエッチング除去は省略される。しかしながら、これは、本発明の一実施形態では、穴の間または製造されたオーミック接点の間に後に適用された金属層をエッチング除去することを排除するものではない。有利には、穴の間または製造されたオーミック接点の間に後に適用された金属層は、この工程で次にまた１つ以上の追加のゲート電極がオーミック接点とは独立して作製されるようにエッチング除去される。

【0027】

完成した状態のユニポーラ部品（素子）であり得る、低温で使用することもできる電子部品を製造するために、１つ以上の半導体層を超高真空中で基板に適用することができる。引き続き、超高真空中で堆積された１つ以上の半導体層に、最上層を適用することができる。適用プロセスの間に、この構成では層の表面は大気に曝されず、したがって最上層が適用される表面も大気に曝されない。

【0028】

隣接する半導体層は、異なる半導体材料からなる、および／または少なくとも異なるドーピングがなされている。

【0029】

こうして、例えば、第１の半導体層を基板に適用することができる。引き続き、第１の半導体層に第２の半導体層を適用することができる。引き続き、第２の半導体層に第３の半導体層を適用することができる。引き続き、第３の半導体層に最上層を適用することができる。しかしながら、最上層を適用する前に、３つより多くの半導体層を適用することができる。

【0030】

適用された第１の半導体層および／または第３の半導体層は、（Ｚｎ，Ｍｇ）Ｓｅ、（Ｚｎ，Ｃｄ）Ｓｅ、Ｚｎ（Ｓ，Ｓｅ）、または（Ｚｎ，Ｍｇ）（Ｓ，Ｓｅ）からなり得る。第２の層は、ＺｎＳｅまたはＣｄＳｅからなり得る。これらの材料は、量子コンピューターで量子ビットとして機能するために低温でも使用することができるユニポーラ部品の製造に特に適している。第２の層は、ドープされた層として製造されていてもよい。しかしながら、これは必須ではない。

【0031】

最上層は、酸化物セラミックからなり得る。例えば、最上層は、酸化アルミニウム、酸化ケイ素、または酸化ハフニウムからなる。しかしながら、最上層は、窒化ケイ素などの別の材料からなる場合もある。これらの材料は、２Ｄ電界効果トランジスタもしくは３Ｄ電界効果トランジスタまたは静電的に定義された電子－スピン量子ビットなどのユニポーラ素子を製造するのに最適なゲート誘電体として機能し得る。したがって、本発明はまた、このタイプのユニポーラ素子に関する。

【0032】

一般に、非導電性誘電体は、ユニポーラ素子を製造するための最上層材料として適している。

【0033】

基板は半導体からなり得る。基板上にＩＩ－ＶＩ族半導体層を適切に製造することができるように、基板はＩＩＩ－Ｖ族半導体またはＩＩ－ＶＩ族化合物半導体からなり得る。こうして、基板は、ＧａＡｓ、ＺｎＳｅ、（Ｉｎ，Ｇａ）Ａｓ、ＩｎＡｓ、（Ｉｎ，Ｇａ）Ｐ、（Ｉｎ，Ｇａ，Ａｌ）Ｐ、ＩｎＡｓ、またはＩｎＰからなり得る。

【0034】

最上層を貫通する穴は、特にＨＦを用いた湿式化学エッチングによって作製され得る。あるいは、この穴は、特にＣＨＦ_３＋Ｏ_２を用いた反応性イオンエッチングによって作製され得る。

【0035】

穴が下の層へと続くべきである場合に、これは反応性イオンエッチングによって行われ得る。これは、例えば、（Ｚｎ，Ｍｇ）Ｓｅ、Ｚｎ（Ｓ，Ｓｅ）、ＣｄＳｅ、またはＺｎＳｅからなる化合物半導体の場合に、一般にＣｌ_２＋Ａｒ、Ｃｌ_２＋ＢＣｌ_３、またはＣＨ_４＋Ｈ_２＋Ａｒによって行われ得る。

【0036】

乾式エッチングプロセスは、表面近くの化合物半導体の結晶構造に深刻な損傷を与える場合がある。しかしながら、発生する問題は、その後の湿式化学エッチングおよびラジカルによるリンスによって排除され得るので、小さい電気抵抗を有する接合部を製造することが依然として可能である。特に、対応する半導体が容易に酸化され得る場合には、リンスは酸素の不存在下で行われる。

【0037】

エッチングによって最上層を貫通する穴を作製するために、最上層にエッチングマスクが適用され得る。最上層は、穴を備えているフォトレジストからなり得る。穴を備えたレジストは、光リソグラフィーによって製造されていてもよい。

【0038】

所望の深さまでエッチングすることによって最上層を貫通する穴を作製した後に、適用された半導体の被接触表面は、前述のように湿式化学エッチングされ得る。

【0039】

この最終的なエッチングの後に、エッチングマスクが取り除かれる。技術的な理由から、ここでは、例えばイソプロパノールなどの溶剤で洗浄することが推奨される。特に、適用された半導体の被接触表面、すなわちオーミック接点のために設けられている半導体層が次に洗浄されるべきである。

【0040】

所望の技術的結果をさらに改善するために、エッチング後でかつ好ましくはまた洗浄後に、素子を熱処理することが有利である。熱処理は、１００℃から２００℃の間であり得る温度で行われ得る。熱処理は、数分間、例えば少なくとも１５分間持続し得る。熱処理は、遅くとも６０分後に完結され得る。それというのも、それ以降には通常、それ以上の有利な効果が得られないからである。したがって、例えば、約３０分間の処理時間で十分である。

【0041】

さらに改善された技術的結果を得るために、熱処理は、好ましくは、超高真空中で行われる。このようにして、不利な環境的影響を適切に避けることができる。

【0042】

熱処理に続いて、ラジカル、特に水素ラジカルによるリンスを、好ましくは数分間行うことができる。これは、好ましくは超高真空中で、特に好ましくは熱処理のために準備された超高真空中で行われる。特に、こうして、製造される部品が、熱処理後でかつラジカルでリンスする前に大気と接触することが避けられる。

【0043】

有利には、ラジカルでリンスした後に、半導体層の被接触表面を金属蒸気で処理する。金属蒸気は、半導体中にも存在する金属を含む。こうして、半導体が、例えばＺｎＳｅからなる場合に、金属蒸気は金属として亜鉛を含む。したがって、金属蒸気は、ＺｎＳｅの場合には亜鉛源によって発生される。そのような金属源によって金属が熱的に蒸発される。こうして、存在する可能性がある金属欠陥を埋めることができることから、さらに改善された所望の技術的結果につながる可能性がある。金属蒸気による処理は、好ましくは超高真空中で、好ましくは前の工程で既に準備された超高真空中で行われる。上記のように、その際、大気との接触が妨げられる。

【0044】

最終的に、半導体、原則として、接触される半導体と一致する半導体で、穴が完全にまたは部分的に充填され得る。例えば、ＺｎＳｅからなる層が接触される場合に、穴は、好ましくは、完全にまたは部分的にＺｎＳｅで充填される。しかしながら、２つの半導体はそれらのドーピングの点で相違し得る。したがって、非ドープのＺｎＳｅから製造された層を接触させるには、ｎドープされたＺｎＳｅで穴が完全にまたは部分的に充填され得る。

【0045】

穴は、好ましくは、成長に特に適した温度、例えば２００℃～４００℃で半導体で充填される。例えば、３００℃の温度がＺｎＳｅに適している。穴の充填は、大気との接触をさらに妨げるために、超高真空中で、好ましくはまた、前の工程で既に準備された超高真空中で行われる。

【0046】

穴を完全にまたは部分的に半導体で充填したら、最終的にこの半導体に金属が適用される。これは、例えば、金属用の蒸着システムによって行われる。好ましくは、これは、再び一貫して上述の超高真空中で行われるため、大気との接触は一貫して妨げられる。したがって、例えば、再成長によって製造された半導体は、金属が堆積される前に酸化し得ない。

【0047】

アルミニウムは、金属として特に適している。チタンまたはマグネシウムも同様に適している。

【0048】

後者の工程をｉｎ ｓｉｔｕで超高真空中で実施することができるようにするために、これに必要とされる機器は超高真空によって互いに連結されている。このように、超高真空を発生させることができるチャンバーが存在する。このチャンバーは、化合物半導体用の分子線エピタキシーシステム、金属、例えばアルミニウム用の蒸発システム、原子層堆積システム、および例えば水素ラジカル用のラジカル源を備えている。

【0049】

比較試験により、損傷を受けやすい化合物半導体の場合に、既知の従来技術と比較してかなり良好な特性を備えたオーミック接点をこのようにして提供することができることが分かった。

【0050】

本発明はまた、基板の上に複数の半導体層を有し、基板に適用された１つ以上の半導体層の上に最上層を有し、最上層が非導電性誘導体からなる、上記方法に従って製造され得る電子素子に関する。隣接する半導体層は、異なるＩＩ－ＶＩ族半導体からなるため、ヘテロ接合が存在する。作製された穴により、最上層を通って半導体層まで貫通する通路が存在する。通路は少なくとも部分的にＩＩ－ＶＩ族半導体で充填されている。ＩＩ－ＶＩ族半導体には金属接点が適用されている。ＩＩ－ＶＩ族半導体は、通路を少なくとも完全に充填するため、金属接点は少なくとも最上層の外側にまで延在する。通常、金属接点は最上層に対して外側に突き出ている。金属接点は、特にアルミニウムからなる。

【0051】

適用された第１の半導体層および／または第３の半導体層は、好ましくは、（Ｚｎ，Ｍｇ）Ｓｅ、Ｚｎ（Ｓ，Ｓｅ）、（Ｚｎ，Ｃｄ）Ｓｅ、または（Ｚｎ，Ｍｇ）（Ｓ，Ｓｅ）からなる。特に、第２の半導体層は、ＺｎＳｅまたはＣｄＳｅからなる。最上層は、好ましくは、酸化アルミニウム、酸化ケイ素、酸化ハフニウム、または窒化ケイ素からなる。基板は、ＧａＡｓ、ＺｎＳｅ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、もしくはＩｎＰ、または（Ｉｎ，Ｇａ）Ａｓもしくは（Ｉｎ，Ａｌ）ＧａＰなどの混合形態からなり得る。

【0052】

本発明はさらに、前述のように構築され得るユニポーラ素子に関する。ユニポーラ素子は、電界効果トランジスタまたは高移動度トランジスタであり得る。ユニポーラ素子は、電子－スピン量子ビット素子であり得る。

【0053】

本発明を、以下で実施例によってより詳細に説明する。

【図面の簡単な説明】

【0054】

【図1】ＺｎＳｅ層を有する層構造物を示す図である。

【図2】穴を有する層構造物を示す図である。

【図3】半導体で部分的に充填された穴を有する層構造物を示す図である。

【図4】適用されたアルミニウムを有する層構造物を示す図である。

【図5】完成した局所オーミック接点を有する層構造物を示す図である。

【図6】測定された電流－電圧特性を示す図である。

【図7】埋め込み半導体層および局所オーミック接点を有する電子素子についてのさらなる構造物を示す図である。

【発明を実施するための形態】

【0055】

図１は、（Ｚｎ，Ｍｇ）Ｓｅの第１の埋め込み半導体層２が超高真空中で堆積されたガリウムヒ素の基板１を示す。第１の半導体層２上に、ｉｎ ｓｉｔｕでＺｎＳｅの第２の埋め込み半導体層３が超高真空中で堆積されている。第２の半導体層３上に、ｉｎ ｓｉｔｕで（Ｚｎ，Ｍｇ）Ｓｅの第３の埋め込み半導体層４が超高真空中で堆積されている。第３の半導体層４上に、ｉｎ ｓｉｔｕでＡｌ_２Ｏ_３の最上層５が超高真空中で堆積されている。堆積は、例えば原子層堆積によって行われる。これらの層は、数十ナノメートル厚、例えば２０ｎｍ厚であり得る。

【0056】

「ｉｎ ｓｉｔｕで」とは、図１で製造された構造物がその製造の間に超高真空から取り出されなかったため、有害な酸化作用が起こり得なかったことを意味する。

【0057】

Ａｌ_２Ｏ_３層の堆積後に、この構造物を超高真空から取り出す。従来の光リソグラフィーによって、事前に適用されたフォトレジストに、穴を備えた網状マスクを画成し、それらの穴には後ほど再成長によってオーミック接点が作製されることとなる。穴の位置で、Ａｌ_２Ｏ_３層５を最初に、ＨＦにより湿式化学的にまたはＣＨＦ_３＋Ｏ_２を用いた反応性イオンエッチングによって開口させる。次いで、下にある（Ｚｎ，Ｍｇ）Ｓｅ層４およびＺｎＳｅ層３を、Ｃｌ_２＋Ａｒを用いた反応性イオンエッチングによって開口させる。こうして、図２に示されるように、エッチングダウンを行って穴６を作製する。半導体層３はこの穴６を通じて接触され得る。

【0058】

反応性イオンエッチングの後に、Ｋ_２Ｃｒ_２Ｏ_７＋ＨＢｒ＋Ｈ_２Ｏの溶液で約５秒間の湿式化学再エッチングによって、発生した放射線損傷を取り除く。次いで、フォトレジストを除去し、エッチングされたＺｎＳｅ半導体層３をイソプロパノールで洗浄し、再成長プロセスのために超高真空中に再導入する。その後、この構造物を超高真空中で１５０℃まで３０分間加熱した後に、水素ラジカルで５分間リンスした。このようにして、エッチングプロセスおよび洗浄プロセスからの化学的残留物だけでなく、表面上の可能性のある酸化物残留物も除去される。次いで、エッチングされた層を、亜鉛フラックス下で３００℃の再成長プロセスに適した成長温度までゆっくりと加熱する。これは、エッチングされた表面の近くに残っている可能性のある亜鉛欠陥を埋めるのに役立つ。これに続いて、標準的な成長パラメータ下で、分子線エピタキシー（ＭＢＥ）による塩素ドープされたＺｎＳｅ層７の成長を行う。これは図３に示されている。層７は、Ａｌ_２Ｏ_３層５まで穴を充填するのに少なくとも十分な厚さであるべきである。そうでなければ、層７上の金属８が、層４、したがって半導体（Ｚｎ，Ｍｇ）Ｓｅに側方で接触することとなる。これは不利になる可能性があるため、避けられるべきである。

【0059】

引き続き、新たに成長されたドープされたＺｎＳｅ層７を、ｉｎ ｓｉｔｕでオーミック接点材料としてアルミニウム８で被覆する。これは図４に示されている。ｉｎ ｓｉｔｕで堆積されたアルミニウム層８は、塩素ドープされたＺｎＳｅ層７とアルミニウム層８との間の酸化物の形成を防ぐため、アルミニウム－ＺｎＳｅ界面を通して妨害されない電流輸送が起こり得る。

【0060】

最後の工程で、図５に示される構造物が得られるまで、光リソグラフィーおよびそれに続く湿式化学エッチングを使用して、実際の局所接点間の余分なアルミニウムおよびＺｎＳｅを除去する。

【0061】

図５における層厚は概略的なものにすぎない。２つの半導体層２および４は、半導体層３より厚くてもよい。最上層５は、半導体層３より薄くてもよい。有利には、半導体層７は、誘電体層５にまで達するのに少なくとも十分な厚さである。

【0062】

このようにして、最小の接触抵抗ならびに室温および低温での線形の電流－電圧特性を備えた優れた局所オーミック接点を実現することができる。図６は、図７に示される構造物での室温ＲＴ（実線）および４Ｋ（破線）で測定された対応する線形の電流－電圧特性に関する図を示す。測定に使用された部品の２つのオーミック接点間の距離は３０μｍであった。ミリアンペアでの測定電流が、ボルトでの印加電圧に対してプロットされている。電流－電圧特性の優れた線形性に加えて、図７に示される素子の接触抵抗およびシート抵抗を測定から求めることができる。室温では接触抵抗はρ_Ｋ≦３×１０^－５Ωｃｍ^２であり、かつシート抵抗はρ_Ｓ≦６×１０^－２Ωｃｍであり、低温では接触抵抗はρ_Ｋ≦８×１０^－３Ωｃｍ^２であり、かつシート抵抗はρ_Ｓ≦４×１０^－２Ωｃｍである。

【0063】

図７に示される素子は、ガリウムヒ素の基板１を含む。基板上には、非ドープのおよそ２０ｎｍ厚のＺｎＳｅ半導体層２が存在する。ＺｎＳｅ半導体層２上には、およそ８００ｎｍ厚の塩素ドープされたＺｎＳｅ半導体層３が存在する。半導体層３上には、およそ２０ｎｍ厚のＡｌ_２Ｏ_３の誘電体層５が存在する。半導体層２まで穴により作製された通路は、塩素ドープされたＺｎＳｅ、すなわちＺｎＳｅ：Ｃｌで完全に充填されている。このＺｎＳｅ：Ｃｌ充填物７上に、およそ１２０ｎｍの厚さを有するアルミニウム８が適用されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】