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特表2022-531710ＤＥＰＦＥＴトランジスタおよびＤＥＰＦＥＴトランジスタを製造する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-07-08
(54)【発明の名称】ＤＥＰＦＥＴトランジスタおよびＤＥＰＦＥＴトランジスタを製造する方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20220701BHJP
【ＦＩ】
H01L29/78 301H
H01L29/78 301S
H01L29/78 301G
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021566014
(86)(22)【出願日】2020-05-06
(85)【翻訳文提出日】2021-12-14
(86)【国際出願番号】 EP2020062504
(87)【国際公開番号】W WO2020225275
(87)【国際公開日】2020-11-12
(31)【優先権主張番号】102019206494.9
(32)【優先日】2019-05-06
(33)【優先権主張国・地域又は機関】DE
(81)【指定国・地域】
(71)【出願人】
【識別番号】598165611
【氏名又は名称】マックス－プランク－ゲゼルシャフト・ツア・フェルデルング・デア・ヴィッセンシャフテン・エー・ファオ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】ベーア，アレクサンダー
(72)【発明者】
【氏名】レヒナー，ペーター
(72)【発明者】
【氏名】ニンコビック，イェレナ
(72)【発明者】
【氏名】リヒター，ライナー
(72)【発明者】
【氏名】ショッパー，フロリアン
(72)【発明者】
【氏名】トライス，ヨハネス
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA03
5F140AA11
5F140AA39
5F140AC01
5F140AC02
5F140BA01
5F140BB13
5F140BC05
5F140BD05
5F140BF42
5F140BH15
5F140BH30
5F140BH47
(57)【要約】
本発明は、ＤＥＰＦＥＴに関し、上記ＤＥＰＦＥＴは、第１の導電型の半導体基板（１００）を備え、上記半導体基板（１００）は、互いに対向する第１の主面（１０１）および第２の主面（１０２）を有し、上記ＤＥＰＦＥＴはさらに、第１の主面（１０１）上の第２の導電型のソース端子領域（１ｓ）と、第２の導電型のドレイン端子領域（１ｄ）と、ソース端子領域（１ｓ）とドレイン端子領域（１ｄ）との間に配置されたチャネル領域（１０）と、ゲート絶縁体（６）によってチャネル領域（１０）から分離されたゲート電極（１１）と、第２の主面（１０２）上に形成された第２の導電型の後方活性化領域（１０４）と、少なくともソース端子領域（１ｓ）よりも下方およびチャネル領域（１０）よりも下方に形成された第１の導電型の基板ドーピング増加領域（２）とを備え、上記基板ドーピング増加領域（２）は、ゲート電極（１１）よりも下方に第１の導電型の信号電荷制御領域（２０）を有し、上記信号電荷制御領域では、有効ドーピング用量は、ゲート電極よりも下方の基板ドーピング増加領域（２）の他の箇所よりも高い値を有する。
【特許請求の範囲】
【請求項1】
ＤＥＰＦＥＴトランジスタであって、第１の導電型の半導体基板（１００）を備え、前記半導体基板（１００）は、互いに対向する第１の主面（１０１）および第２の主面（１０２）を有し、前記ＤＥＰＦＥＴトランジスタはさらに、
前記第１の主面（１０１）に形成された電界効果トランジスタ部分を備え、前記電界効果トランジスタ部分は、第２の導電型のソース接続領域（１ｓ）と、第２の導電型のドレイン接続領域（１ｄ）と、前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間に配置されたチャネル領域（１０）と、ゲート絶縁体（６）によって前記チャネル領域（１０）から分離された、前記チャネル領域（１０）よりも上方のゲート電極（１１）とを備え、前記ＤＥＰＦＥＴトランジスタはさらに、
前記第２の主面（１０２）に形成された第２の導電型の裏側制御領域（１０４）と、
前記第１の主面であって少なくとも前記ソース接続領域（１ｓ）よりも下方および前記チャネル領域（１０）よりも下方に形成された第１の導電型の基板ドーピング強化領域（２）とを備え、
前記基板ドーピング強化領域（２）は、前記ゲート電極（１１）よりも下方に前記第１の導電型の信号電荷制御領域（２０）を備え、前記信号電荷制御領域（２０）では、有効ドーピング用量は、前記ゲート電極よりも下方の前記基板ドーピング強化領域（２）の他の位置よりも高い値を有し、そのため、前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間の前記信号電荷制御領域（２０）の延長は、それよりも上方の、前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間の前記ゲート電極の延長よりも小さい、ＤＥＰＦＥＴトランジスタ。
【請求項2】
前記第１の主面（１０１）の平面上への直交射影において、前記信号電荷制御領域（２０）は、前記ドレイン接続領域（１ｄ）から離間されている、請求項１に記載のＤＥＰＦＥＴトランジスタ。
【請求項3】
前記第１の主面（１０１）の平面上への直交射影において、前記ドレイン接続領域（１ｄ）と前記信号電荷制御領域（２０）との間には第２の導電型のドーピング領域の形態の抵抗領域が形成され、前記ドーピング領域のドーピング用量は、前記ドレイン接続領域（１ｄ）のドーピング用量よりも小さい、請求項１または請求項２に記載のＤＥＰＦＥＴトランジスタ。
【請求項4】
ＤＥＰＦＥＴトランジスタであって、第１の導電型の半導体基板（１００）を備え、前記半導体基板（１００）は、互いに対向する第１の主面（１０１）および第２の主面（１０２）を有し、前記ＤＥＰＦＥＴトランジスタはさらに、
前記第１の主面（１０１）に形成された電界効果トランジスタ部分を備え、前記電界効果トランジスタ部分は、第２の導電型のソース接続領域（１ｓ）と、第２の導電型のドレイン接続領域（１ｄ）と、前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間に配置されたチャネル領域（１０）と、ゲート絶縁体（６）によって前記チャネル領域（１０）から分離された、前記チャネル領域（１０）よりも上方のゲート電極（１１）とを備え、前記ＤＥＰＦＥＴトランジスタはさらに、
前記第２の主面（１０２）に形成された第２の導電型の裏側制御領域（１０４）と、
前記第１の主面であって少なくとも前記ソース接続領域（１ｓ）よりも下方および前記チャネル領域（１０）よりも下方に形成された第１の導電型の基板ドーピング強化領域（２）とを備え、
前記基板ドーピング強化領域（２）は、前記ゲート電極（１１）よりも下方に前記第１の導電型の信号電荷制御領域（２０）を備え、前記信号電荷制御領域（２０）では、有効ドーピング用量は、前記基板ドーピング強化領域（２）の他の位置よりも高い値を有し、
前記第１の主面（１０１）の平面上への直交射影において、前記ドレイン接続領域（１ｄ）と前記信号電荷制御領域（２０）との間には第２の導電型のドーピング領域の形態の抵抗領域が形成され、前記ドーピング領域のドーピング用量は、前記ドレイン接続領域（１ｄ）のドーピング用量よりも小さい、ＤＥＰＦＥＴトランジスタ。
【請求項5】
前記信号電荷制御領域（２０）は、前記ゲート電極（１１）全体よりも下方に位置している、請求項４に記載のＤＥＰＦＥＴトランジスタ。
【請求項6】
前記抵抗領域は、前記ドレイン接続領域（１ｄ）のドーピング濃度よりも小さなドーピング濃度を有する第２の導電型の領域を備え、前記領域は、前記第１の主面（１０１）の平面上への直交射影において、前記ドレイン接続領域（１ｄ）と前記ゲート電極（１１）との間に配置される、請求項３から請求項４のいずれか１項に記載のＤＥＰＦＥＴトランジスタ。
【請求項7】
前記抵抗領域は、前記ゲート電極（１１）よりも下方の前記チャネル領域（１０）のドレイン側端部における第２の導電型のドーピング領域であるドレイン側チャネル領域（１５）を有し、前記ドレイン側チャネル領域（１５）のドーピング用量は、前記ドレイン接続領域（１ｄ）のドーピング用量よりも小さい、請求項３、請求項４または請求項６に記載のＤＥＰＦＥＴトランジスタ。
【請求項8】
前記ソース接続領域（１ｓ）の少なくとも一部よりも下方に信号電荷オーバーフロー領域（２１）がさらに存在している、先行する請求項のいずれか１項に記載のＤＥＰＦＥＴトランジスタ。
【請求項9】
前記第１の主面（１０１）の平面上への直交射影において、前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間の前記ゲート電極（１１）の延長は、３００ｎｍよりも大きく、および／または、４．５μｍよりも小さい、先行する請求項のいずれか１項に記載のＤＥＰＦＥＴトランジスタ。
【請求項10】
先行する請求項のいずれか１項に記載のＤＥＰＦＥＴトランジスタを製造する方法であって、第１の導電型の半導体基板（１００）を設けるステップを有し、前記半導体基板（１００）は、互いに対向する第１の主面（１０１）および第２の主面（１０２）を有し、前記方法はさらに、
前記第１の主面に電界効果トランジスタ部分を形成するステップを有し、
ソース接続領域（１ｓ）を形成するために、第２の導電型のドーパントが高ドーピング用量で前記半導体基板（１００）に導入され、
ドレイン接続領域（１ｄ）を形成するために、第２の導電型のドーパントが高ドーピング用量で前記半導体基板（１００）に導入され、
ゲート絶縁体（６）および前記ゲート絶縁体上に配置されたゲート電極（１１）が、前記第１の主面（１０１）上であって前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間に形成され、前記方法はさらに、
第２の導電型のドーパントを高ドーピング用量で前記第２の主面（１０２）に導入することによって裏側制御領域（１０４）を形成するステップと、
前記第１の主面（１０１）であって少なくとも前記ソース接続領域（１ｓ）よりも下方および前記ゲート絶縁体（６）よりも下方に第１の導電型の基板ドーピング強化領域（２）を形成するステップと、
前記ゲート電極（１１）よりも下方に前記第１の導電型の信号電荷制御領域（２０）を形成するステップとを有し、前記信号電荷制御領域（２０）では、有効ドーピング用量は、前記ゲート電極（１１）よりも下方の前記基板ドーピング強化領域（２）の他の位置よりも高い値を有し、そのため、前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間の前記信号電荷制御領域（２０）の延長は、それよりも上方の、前記ソース接続領域（１ｓ）と前記ドレイン接続領域（１ｄ）との間の前記ゲート電極の延長よりも小さい、方法。
【請求項11】
前記信号電荷制御領域（２０）は、第１の導電型のドーパントを前記基板ドーピング強化領域（２）にさらに導入することによって形成される、請求項１０に記載の方法。
【請求項12】
前記ドレイン接続領域（１ｄ）のドーピング用量よりも小さなドーピング用量で第２の導電型のドーパントを導入することによって抵抗領域が形成され、前記抵抗領域は、前記第１の主面（１０１）の平面上への直交射影において、前記ドレイン接続領域（１ｄ）と前記信号電荷制御領域（２０）との間に位置している、請求項１０または請求項１１に記載の方法。
【請求項13】
前記抵抗領域を形成するために、好ましくは前記第１の主面（１０１）に垂直であることに対して３０°を超える角度および／または８０°未満の角度での注入によって、第２の導電型のドーパントが前記ゲート電極（１１）よりも下方の前記チャネル領域（１０）の前記ドレイン側端部に導入される、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＤＥＰＦＥＴトランジスタおよびＤＥＰＦＥＴトランジスタを製造する方法に関する。
【背景技術】
【0002】
ＤＥＰＦＥＴトランジスタは、１９８７年のＪ．ケンマー（J. Kemmer）およびＧ．ルッツ（G. Lutz）による論文「新たな検出器の概念（New Detector Concepts）」（「原子力機器および方法（Nuclear Instruments and Methods）」Ａ２５３（１９８７）第３６５頁）に既に記載されていた。ここで、ＤＥＰＦＥＴという名前は、全空乏型電界効果トランジスタ（DEPleted Field Effect Transistor）に由来しており、低ドープ半導体基板上の、完全に空乏化された電界効果トランジスタを表す。以下では、このような検出器の基本構造について、上記の論文から抜粋された図４に基づいて説明する。
【0003】
図４の左半分に示されるように、高オーミックｎシリコン基板２００は、第１の（表側）主面１０１と、第２の（裏側）主面１０２とを有している。半導体基板２００の第２の（裏側）主面１０２には、高ドープｐ裏側コンタクト領域２０４が位置している。第１の（表側）主面１０１には、（エンハンスメントモード）ＭＯＳＦＥＴの高ドープｐソース接続領域２０１ｓおよび高ドープｐドレイン接続領域２０１ｄが配置されている。ゲート構造は、ゲート電極２１１と、ゲート絶縁体２０６とを備えている。ゲート絶縁体２０６よりも下方のソース接続領域２０１ｓとドレイン接続領域２０１ｄとの間に位置する半導体基板は、示されている空乏モードＭＯＳＦＥＴのチャネル領域２１０を形成する。
【0004】
裏側コンタクト領域２０４と半導体基板コンタクト領域２２０との間に逆電圧が印加されて、ソース接続領域２０１ｓおよび裏側コンタクト領域２０４の電位が適切に調整されると、空乏化された半導体基板では、電子の電位最小部がトランジスタチャネルよりも下方に存在するように電位分布が生成され得る（図４の右半分を参照）。放射によって半導体内に生成された信号電子がこの電位最小部に蓄積すると、それらは、そこからチャネル内の電流を制御することができ、これは、電位最小部が電界効果トランジスタの「内部ゲート」とも称される理由である。図４の左半分には、このような「内部ゲート」が概略的に示されており、それには参照番号２０が割り当てられている。
【0005】
検出器システムによって実現可能な信号対雑音比は、特に、検出器に直接接続された増幅器（いわゆる「フロントエンド」増幅器）の入力キャパシタンスの影響を受ける。大まかに言うと、信号対雑音比がよくなると、入力キャパシタンスは小さくなる。ここで、ＤＥＰＦＥＴ検出器には、その構成により、大きな利点がある。なぜなら、内部ゲートのキャパシタンスが小さく、特に浮遊キャパシタンスが存在しないからであり、これらの浮遊キャパシタンスは、検出器信号が増幅器に転送されるときに生成されるであろう。
【0006】
上記の論文では、信号電荷とトランジスタのドレイン電流の変化との間の相関関係について、以下の関係が導き出されている。
【0007】
ｄｌＤ＝ｇｍ・Ｑ／Ｃｅｆｆ （１）
式中、ｄｌＤは、信号（電子）電荷Ｑによって生成されるドレイン電流の変化であり、ｇｍは、トランジスタのトランスコンダクタンスであり、Ｃｅｆｆは、内部ゲートとトランジスタチャネルとの間のキャパシタンスを表す。
式中、ｄｌＤは、信号（電子）電荷Ｑによって生成されるドレイン電流の変化であり、ｇｍは、トランジスタのトランスコンダクタンスであり、Ｃｅｆｆは、内部ゲートとトランジスタチャネルとの間のキャパシタンスを表す。
【0008】
電界効果トランジスタでは、トランスコンダクタンスｇｍはゲート長さＬに対するゲート幅Ｗの比率に比例するので、それは上記の式から得られ、特に短チャネルトランジスタで高信号を実現することができる。この考察に基づいて、短いゲート長さを有するＤＥＰＦＥＴ検出器は、特に高い信号対雑音比を可能にすべきである。特に、それによって、単一信号電子の検出さえ可能であるべきである。しかし、ＤＥＰＦＥＴトランジスタのゲート長さが短くされると、従来の電界効果トランジスタから公知の短チャネル効果が生じるだけでなく、信号対雑音比の増加を制限するさらなる効果も生じる、ということに本発明者等はシミュレーションによって気付いた。
【発明の概要】
【発明が解決しようとする課題】
【0009】
したがって、本発明の目的は、信号対雑音比が高い、特に信号電荷の増幅が高いＤＥＰＦＥＴトランジスタを提供することである。
【課題を解決するための手段】
【0010】
この目的は、請求項１および請求項４に係るＤＥＰＦＥＴトランジスタならびに請求項１０に係るＤＥＰＦＥＴトランジスタを製造する方法によって実現される。本発明のさらなる成果は、従属請求項に記載されている。
【0011】
本発明に係るＤＥＰＦＥＴトランジスタは、
第１の導電型の半導体基板を備え、上記半導体基板は、互いに対向する第１の主面および第２の主面を有し、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第１の主面に形成された電界効果トランジスタ部分を備え、上記電界効果トランジスタ部分は、第２の導電型のソース接続領域と、第２の導電型のドレイン接続領域と、上記ソース接続領域と上記ドレイン接続領域との間に配置されたチャネル領域と、ゲート絶縁体によって上記チャネル領域から分離された、上記チャネル領域よりも上方のゲート電極とを備え、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第２の主面に形成された第２の導電型の裏側制御領域と、
上記第１の主面であって少なくとも上記ソース接続領域よりも下方および上記チャネル領域よりも下方に形成された第１の導電型の基板ドーピング強化領域とを備え、
上記基板ドーピング強化領域は、上記ゲート電極よりも下方に上記第１の導電型の信号電荷制御領域を備え、上記信号電荷制御領域では、有効ドーピング用量は、上記ゲート電極よりも下方の上記基板ドーピング強化領域の他の位置よりも高い値を有し、そのため、上記ソース接続領域と上記ドレイン接続領域との間の上記信号電荷制御領域の延長は、それよりも上方の、上記ソース接続領域と上記ドレイン接続領域との間の上記ゲート電極の延長よりも小さい。
第１の導電型の半導体基板を備え、上記半導体基板は、互いに対向する第１の主面および第２の主面を有し、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第１の主面に形成された電界効果トランジスタ部分を備え、上記電界効果トランジスタ部分は、第２の導電型のソース接続領域と、第２の導電型のドレイン接続領域と、上記ソース接続領域と上記ドレイン接続領域との間に配置されたチャネル領域と、ゲート絶縁体によって上記チャネル領域から分離された、上記チャネル領域よりも上方のゲート電極とを備え、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第２の主面に形成された第２の導電型の裏側制御領域と、
上記第１の主面であって少なくとも上記ソース接続領域よりも下方および上記チャネル領域よりも下方に形成された第１の導電型の基板ドーピング強化領域とを備え、
上記基板ドーピング強化領域は、上記ゲート電極よりも下方に上記第１の導電型の信号電荷制御領域を備え、上記信号電荷制御領域では、有効ドーピング用量は、上記ゲート電極よりも下方の上記基板ドーピング強化領域の他の位置よりも高い値を有し、そのため、上記ソース接続領域と上記ドレイン接続領域との間の上記信号電荷制御領域の延長は、それよりも上方の、上記ソース接続領域と上記ドレイン接続領域との間の上記ゲート電極の延長よりも小さい。
【0012】
半導体基板は、たとえば、シート抵抗が１ｋΩ－ｃｍ以上であって好ましくは１５ｋΩ－ｃｍよりも小さい値（たとえば、２ｋΩ－ｃｍ以上および／または５ｋΩ－ｃｍ以下の値を意味する）を有する高オーミックシリコン基板である。
【0013】
基板ドーピング強化領域は、第１の主面の近くに位置しているが、そのドーピング用量（ドレイン接続領域およびソース接続領域のそれぞれのドーピング用量よりも少なくとも２桁低い）がドレイン接続領域およびソース接続領域のそれぞれのドーピング用量によって補償できないほどに第１の主面から離れて位置している。基板ドーピング強化領域は、好ましくは、チャネル領域およびソース接続領域よりも下方に延在しているだけでなく、ドレイン接続領域の一部または全体よりも下方にも存在していてもよい。
【0014】
ドレイン接続領域およびソース接続領域は、それぞれ、電界効果トランジスタ部分の完全なドレイン領域およびソース領域をそれぞれ備え得る。その場合、ドレイン接続領域およびソース接続領域は、ゲート電極に直接隣接している。しかし、いくつかの実施形態では、ドレイン接続領域およびソース接続領域は、それぞれ、ソースまたはドレインを接続するための金属接点へのオーミック接触を提供する役割を果たす領域というだけであってもよい。後者の場合、ドレイン接続領域およびソース接続領域は、それぞれ、同一の導電型の領域であるが、ドレイン接続領域およびソース接続領域のそれぞれよりも小さなドーピング用量を有する領域によって取り囲まれるであろう。
【0015】
信号電荷制御領域における有効ドーピング用量、したがって単位面積当たりのドーパントの数は、好ましくは、ゲート電極よりも下方の基板ドーピング強化領域における平均有効ドーピング用量を約５０％以上だけ超える。その上、パーセンテージが低くなっても、以下でさらに説明する有利な効果を実現することができる。しかし、原則として、有効ドーピング用量が基板ドーピング強化領域の有効ドーピング用量よりも高い度合いは、１．５倍～５倍、好ましくは２倍～２．５倍であるべきである。ここで、有効ドーピング用量について言及している理由は、ドーパントの一部が反対の導電型のドーパントによって補償され得るため、たとえばドナー濃度が優位である場合、ドナーの一部がアクセプタによって補償されていたかもしれず、逆の場合も同様であるからである。
【0016】
ＤＥＰＦＥＴトランジスタが電磁放射線または粒子放射線のためのセンサ要素（たとえば、ＤＥＰＦＥＴのマトリックス配列を有するＤＥＰＦＥＴ画素検出器の画素要素）として動作する場合、動作中にこの放射線によって誘導される信号電荷は、少なくともしばらくの間は信号電荷制御領域に蓄積する。ＤＥＰＦＥＴトランジスタが別の検出器（たとえば、半導体ドリフトチャンバ）のための増幅器として使用される場合、他の検出器からの信号電荷は、ＤＥＰＦＥＴの信号電荷制御領域、すなわち「内部ゲート」に転送される。
【0017】
好ましくは、完全なゲート領域および信号電荷制御領域は、それぞれ、記載されている特性を有する。しかし、少なくともゲート部分（ＤＥＰＦＥＴの一部を意味する）が、記載されている特性を有していれば、本発明の有利な効果を既に実現することができる。したがって、電界効果トランジスタ部分についてさらに上記している。
【0018】
ソース接続領域とドレイン接続領域との間では、信号電荷制御領域の延長は、それよりも上方のゲート電極の延長よりも小さいので、「内部ゲート」のゲート長さは、外部ゲート（ソース接続領域とドレイン接続領域との間のゲート電極の延長）のゲート長さよりも小さい。これは、外部ゲートのゲート長さの付随的な短縮化に起因する不利な短チャネル効果を容認する必要なしに、高い信号電荷増幅および高い信号対雑音比のために内部ゲートのゲート長さを小さく選択できることを意味する。
【0019】
最後に、電界効果トランジスタ部分において、好ましくは、ゲート長さの方向、したがってソース接続領域とドレイン接続領域との間にゲート電極が１つだけ存在している、ということが言及されるべきである。したがって、異なる電圧を印加することができるいくつかのＭＯＳ部分は、ゲート長さの方向には存在しない。
【0020】
好ましくは、上記第１の主面の平面上への直交射影において、上記信号電荷制御領域は、上記ドレイン接続領域から離間されていてもよい。信号電荷制御領域は、トランジスタのチャネル領域よりも下方に位置しているため、（第１の主面を基準として）ドレイン接続領域よりも深くなっている。ここで問題になるのは、信号電荷制御領域とドレイン接続領域との間の水平距離であるので、この事実を特徴付けるための最良の方法は、第１の主面の平面上への直交射影において信号電荷制御領域およびドレイン接続領域を投影して、この平面においてこの距離を参照するというものである。
【0021】
ドレイン接続領域からの信号電荷制御領域の距離は、信号電荷制御領域とドレイン接続領域との間の境界領域においてより小さな電界強度を提供する。ゲート長さが短くなると、これは、このエリアにおいてアバランシェ発生が起こる確率を下げる可能性があり、このことは、信号対雑音比に悪影響を及ぼす。
【0022】
さらに好ましくは、上記第１の主面の平面上への直交射影において、上記ドレイン接続領域と上記信号電荷制御領域（２０）との間には第２の導電型のドーピング領域の形態の抵抗領域が形成されてもよく、上記ドーピング領域のドーピング用量は、上記ドレイン接続領域のドーピング用量よりも小さい。
【0023】
抵抗領域の存在により、信号電荷制御領域のドレイン側端部における電界の強度を下げることができる。ゲート長さが短くなると、これは、この領域においてアバランシェ発生が起こる確率を下げる可能性があり、このことは、信号対雑音比に悪影響を及ぼす。
【0024】
本発明に係るさらなるＤＥＰＦＥＴトランジスタは、
第１の導電型の半導体基板を備え、上記半導体基板は、互いに対向する第１の主面および第２の主面を有し、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第１の主面に形成された電界効果トランジスタ部分を備え、上記電界効果トランジスタ部分は、第２の導電型のソース接続領域と、第２の導電型のドレイン接続領域と、上記ソース接続領域と上記ドレイン接続領域との間に配置されたチャネル領域と、ゲート絶縁体によって上記チャネル領域から分離された、上記チャネル領域よりも上方のゲート電極とを備え、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第２の主面に形成された第２の導電型の裏側制御領域と、
上記第１の主面であって少なくとも上記ソース接続領域よりも下方および上記チャネル領域よりも下方に形成された第１の導電型の基板ドーピング強化領域とを備え、
上記基板ドーピング強化領域は、上記ゲート電極よりも下方に上記第１の導電型の信号電荷制御領域を備え、上記信号電荷制御領域では、有効ドーピング用量は、上記基板ドーピング強化領域の他の位置よりも高い値を有し、
上記第１の主面の平面上への直交射影において、上記ドレイン接続領域と上記信号電荷制御領域との間には第２の導電型のドーピング領域の形態の抵抗領域が形成され、上記ドーピング領域のドーピング用量は、上記ドレイン接続領域のドーピング用量よりも小さい。
第１の導電型の半導体基板を備え、上記半導体基板は、互いに対向する第１の主面および第２の主面を有し、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第１の主面に形成された電界効果トランジスタ部分を備え、上記電界効果トランジスタ部分は、第２の導電型のソース接続領域と、第２の導電型のドレイン接続領域と、上記ソース接続領域と上記ドレイン接続領域との間に配置されたチャネル領域と、ゲート絶縁体によって上記チャネル領域から分離された、上記チャネル領域よりも上方のゲート電極とを備え、上記ＤＥＰＦＥＴトランジスタはさらに、
上記第２の主面に形成された第２の導電型の裏側制御領域と、
上記第１の主面であって少なくとも上記ソース接続領域よりも下方および上記チャネル領域よりも下方に形成された第１の導電型の基板ドーピング強化領域とを備え、
上記基板ドーピング強化領域は、上記ゲート電極よりも下方に上記第１の導電型の信号電荷制御領域を備え、上記信号電荷制御領域では、有効ドーピング用量は、上記基板ドーピング強化領域の他の位置よりも高い値を有し、
上記第１の主面の平面上への直交射影において、上記ドレイン接続領域と上記信号電荷制御領域との間には第２の導電型のドーピング領域の形態の抵抗領域が形成され、上記ドーピング領域のドーピング用量は、上記ドレイン接続領域のドーピング用量よりも小さい。
【0025】
半導体基板は、たとえば、シート抵抗が１ｋΩ－ｃｍ以上であって好ましくは１５ｋΩ－ｃｍよりも小さい値、したがって、たとえば、２ｋΩ－ｃｍ以上および／または５ｋΩ－ｃｍ以下の値を有する高オーミックシリコン基板である。基板ドーピング強化領域は、第１の主面の近くに位置しているが、そのドーピング用量（ドレイン接続領域およびソース接続領域のそれぞれのドーピング用量よりも少なくとも２桁低い）がドレイン接続領域およびソース接続領域のそれぞれのドーピング用量によって補償できないような量だけ第１の主面から離間されている。好ましくは、基板ドーピング強化領域は、チャネル領域およびソース接続領域よりも下方に延在しているだけでなく、ドレイン接続領域の一部または全体よりも下方にも延在していてもよい。ドレイン接続領域およびソース接続領域は、それぞれ、電界効果トランジスタ部分の完全なドレイン領域およびソース領域をそれぞれ備え得る。そのような場合、ドレイン接続領域およびソース接続領域は、それぞれ、ゲート電極に直接隣接している。しかし、いくつかの実施形態では、ドレイン接続領域およびソース接続領域は、それぞれ、ソースまたはドレインを接続するための金属接点へのオーミック接触を生成する役割を果たす領域というだけであってもよい。後者の場合、ドレイン接続領域およびソース接続領域は、それぞれ、同一の導電型の領域であるが、ドレイン接続領域およびソース接続領域のそれぞれよりも小さなドーピング用量を有する領域によって取り囲まれるであろう。
【0026】
ＤＥＰＦＥＴトランジスタが電磁放射線または粒子放射線のためのセンサ要素として動作する場合、動作中にこの放射線によって誘導される信号電荷は、少なくともしばらくの間は信号電荷制御領域に蓄積する。ＤＥＰＦＥＴトランジスタが別の検出器（たとえば、半導体ドリフトチャンバ）のための増幅器として使用される場合、他の検出器からの信号電荷は、ＤＥＰＦＥＴの信号電荷制御領域、すなわち「内部ゲート」に転送される。
【0027】
好ましくは、完全なゲート領域および信号電荷制御領域は、それぞれ、記載されている特性を有する。しかし、少なくともゲート部分（ＤＥＰＦＥＴの一部を意味する）が、記載されている特性を有していれば、本発明の有利な効果を既に実現することができ、これが、電界効果トランジスタ部分についてさらに上記している理由である。
【0028】
ここで、抵抗領域は、別個のドーピングによって形成された領域であり、第１の主面から、ＤＥＰＦＥＴの動作時にこの領域が信号電荷制御領域よりも上方のトランジスタチャネルと直列接続するような深さまで延在している。
【0029】
抵抗領域の存在により、信号電荷制御領域のドレイン側端部における電界の強度を下げることができる。ゲート長さが短くなると、これは、この領域においてアバランシェ発生が起こる確率を下げる可能性があり、このことは、信号対雑音比に悪影響を及ぼす。したがって、このようなＤＥＰＦＥＴの設計により、高い信号電荷増幅および高い信号対雑音比にとって有利な短いチャネル長さを特に有利な方法で得ることができる。
【0030】
好ましくは、本発明に係るさらなるＤＥＰＦＥＴトランジスタにおいて、上記信号電荷制御領域（２０）は、上記ゲート電極（１１）全体よりも下方に位置している。抵抗領域の存在により、信号電荷制御領域よりも上方のトランジスタチャネルにおける電位差は小さくなる。それによって、外部ゲートおよび「内部ゲート」のゲート長さが同一である場合（信号電荷制御領域がゲート電極全体よりも下方に位置している場合）でも、短チャネル効果を減衰させることができる。
【0031】
さらに好ましくは、本発明に係るさらなるＤＥＰＦＥＴトランジスタにおいて、上記抵抗領域は、上記ドレイン接続領域（１ｄ）のドーピング濃度よりも小さなドーピング濃度を有する第２の導電型の領域を備え、上記領域は、上記第１の主面（１０１）の平面上への直交射影において、上記ドレイン接続領域（１ｄ）と上記ゲート電極（１１）との間に配置される。
【0032】
ここで、抵抗領域は、少なくとも部分的にまたは完全にゲート電極よりも下方の領域の外側に配置されている。完全にゲート電極よりも下方の領域の外側に配置されているため、ゲート構成は単純になり、そのため、特に短いチャネル長さをより容易に実現することができる。抵抗領域のドーピング用量がドレイン接続領域のドーピング用量よりも小さいので、信号電荷制御領域のドレイン側端部における電界強度は小さくなり、そのため、短いチャネル長さでもアバランシェ発生の確率は高くなり過ぎない。
【0033】
さらに好ましくは、本発明に係るさらなるＤＥＰＦＥＴトランジスタにおいて、上記抵抗領域は、上記ゲート電極（１１）よりも下方の上記チャネル領域（１０）のドレイン側端部における第２の導電型のドーピング領域であるドレイン側チャネル領域（１５）を有し、上記ドレイン側チャネル領域（１５）のドーピング用量は、上記ドレイン接続領域（１ｄ）のドーピング用量よりも小さい。
【0034】
本発明に係るＤＥＰＦＥＴ検出器のこの実現例において、抵抗領域は、少なくとも部分的にまたは完全にゲート電極よりも下方に配置されている。動作時、ドレイン側チャネル領域は、トランジスタチャネルではなく、トランジスタチャネルに直列に接続された抵抗の役割を果たす。このために、ドーピング用量は、トランジスタをオンおよびオフにするために使用される電位から独立して導電性抵抗領域が常に存在するように設定される。言い換えれば、ゲート電圧は、ドレイン側チャネル領域を空乏化することができない。なぜなら、このような状態が実現される前にゲート破壊が生じるからである。さらに、ドレイン側チャネル領域は、ドレイン側チャネル領域のドーパントが基板ドーピング強化領域のドーピングを完全ではないが部分的に補償するように形成される。好ましくは、ドレイン境界領域のドーピング用量は、１・１０１２／ｃｍ２以上および／または５・１０１２／ｃｍ２以下であるように選択される。
【0035】
ドレイン側チャネル領域の代わりに、またはそれに加えて、ゲート電極よりも下方のチャネル領域のソース側端部にソース側チャネル領域が形成されてもよい。このようなソース側チャネル領域は、同様に、基板ドーピング強化領域のドーピングを完全ではないが部分的に補償する。ドレイン側チャネル領域について述べたことがソース側チャネル領域のドーピングパラメータにも当てはまる。
【0036】
さらに好ましくは、本発明に係るＤＥＰＦＥＴトランジスタにおいて、上記ソース接続領域（１ｓ）の少なくとも一部よりも下方に信号電荷オーバーフロー領域（２１）がさらに存在している。
【0037】
信号電荷制御領域は、大量の信号電荷が存在する場合に全ての信号電荷を吸収することができない電位ポケットと見なすことができる。信号電荷制御領域および基板ドーピング強化領域のドーピング用量を好適に選択することによって、信号電荷が大量である場合に過剰な信号電荷が制御された態様で信号電荷オーバーフロー領域に集められるようにこのような電位ポケットが設計される場合に、大きな動的範囲を有するＤＥＰＦＥＴを実現することができ、このＤＥＰＦＥＴにおいては、少量の信号電荷が高い測定感度で検出されるが、信号電荷が大量であっても測定範囲を超えない。このために、信号電荷オーバーフロー領域は、信号電荷制御領域に直接隣接している。
【0038】
さらに好ましくは、上記第１の主面の平面上への直交射影において、上記ソース接続領域と上記ドレイン接続領域との間の上記ゲート電極の延長は、３００ｎｍよりも大きく、および／または、４．５μｍよりも小さい。ゲート長さの指定値は、本発明の手段により実現することができる。
【0039】
本発明のＤＥＰＦＥＴトランジスタを製造する方法は、
第１の導電型の半導体基板を設けるステップを有し、上記半導体基板は、互いに対向する第１の主面および第２の主面を有し、上記方法はさらに、
上記第１の主面に電界効果トランジスタ部分を形成するステップを有し、
ソース接続領域を形成するために、第２の導電型のドーパントが高ドーピング用量で上記半導体基板に導入され、
ドレイン接続領域を形成するために、第２の導電型のドーパントが高ドーピング用量で上記半導体基板に導入され、
ゲート絶縁体および上記ゲート絶縁体上に配置されたゲート電極が、上記第１の主面上であって上記ソース接続領域と上記ドレイン接続領域との間に形成され、上記方法はさらに、
第２の導電型のドーパントを高ドーピング用量で上記第２の主面に導入することによって裏側制御領域を形成するステップと、
上記第１の主面であって少なくとも上記ソース接続領域よりも下方および上記ゲート絶縁体よりも下方に第１の導電型の基板ドーピング強化領域を形成するステップと、
上記ゲート電極よりも下方に上記第１の導電型の信号電荷制御領域を形成するステップとを有し、上記信号電荷制御領域では、有効ドーピング用量は、上記ゲート電極よりも下方の上記基板ドーピング強化領域の他の位置よりも高い値を有し、そのため、上記ソース接続領域と上記ドレイン接続領域との間の上記信号電荷制御領域の延長は、それよりも上方の、上記ソース接続領域と上記ドレイン接続領域との間の上記ゲート電極の延長よりも小さい。
第１の導電型の半導体基板を設けるステップを有し、上記半導体基板は、互いに対向する第１の主面および第２の主面を有し、上記方法はさらに、
上記第１の主面に電界効果トランジスタ部分を形成するステップを有し、
ソース接続領域を形成するために、第２の導電型のドーパントが高ドーピング用量で上記半導体基板に導入され、
ドレイン接続領域を形成するために、第２の導電型のドーパントが高ドーピング用量で上記半導体基板に導入され、
ゲート絶縁体および上記ゲート絶縁体上に配置されたゲート電極が、上記第１の主面上であって上記ソース接続領域と上記ドレイン接続領域との間に形成され、上記方法はさらに、
第２の導電型のドーパントを高ドーピング用量で上記第２の主面に導入することによって裏側制御領域を形成するステップと、
上記第１の主面であって少なくとも上記ソース接続領域よりも下方および上記ゲート絶縁体よりも下方に第１の導電型の基板ドーピング強化領域を形成するステップと、
上記ゲート電極よりも下方に上記第１の導電型の信号電荷制御領域を形成するステップとを有し、上記信号電荷制御領域では、有効ドーピング用量は、上記ゲート電極よりも下方の上記基板ドーピング強化領域の他の位置よりも高い値を有し、そのため、上記ソース接続領域と上記ドレイン接続領域との間の上記信号電荷制御領域の延長は、それよりも上方の、上記ソース接続領域と上記ドレイン接続領域との間の上記ゲート電極の延長よりも小さい。
【0040】
好ましくは、上記方法において、上記信号電荷制御領域は、第１の導電型のドーパントを上記基板ドーピング強化領域にさらに導入することによって形成される。ドーパントを基板ドーピング強化領域にさらに導入することによって、ドーピング用量が増加した補完ドーピング領域が生成され、それによって、信号電荷制御領域の位置が規定される。ドーパントの追加導入は、たとえば基板ドーピング強化領域を形成するためのエネルギと実質的に同一のエネルギでの注入によって行うことができる。
【0041】
さらに好ましくは、上記方法において、上記ドレイン接続領域のドーピング用量よりも小さなドーピング用量で第２の導電型のドーパントを導入することによって抵抗領域が形成され、上記抵抗領域は、上記第１の主面の平面上への直交射影において、上記ドレイン接続領域と上記信号電荷制御領域との間に位置している。ここで、ドーピング用量は、トランジスタをオンおよびオフにするためのゲートにおける電位から独立して導電性抵抗領域が常に存在するように設定される。特に、これらのドーパントによって、基板ドーピング強化領域のドーピングは、完全ではないが部分的に補償される。
【0042】
さらに好ましくは、上記抵抗領域を形成する方法において、上記抵抗領域を形成するために、好ましくは上記第１の主面に垂直であることに対して３０°を超える角度および／または８０°未満の角度での注入によって、第２の導電型のドーパントが上記ゲート電極よりも下方の上記チャネル領域の上記ドレイン側端部に導入される。
【0043】
この斜め注入によって、製造方法を単純にすることができる。主面に垂直であることに対してドーパントが注入される好ましい角度は、４０°以上および／または６０°以下である。
【0044】
本発明のさらなる特徴および実用性は、添付の図面に基づいて実施形態の説明から生じるであろう。
【図面の簡単な説明】
【0045】
【図1】第１の実施形態のＤＥＰＦＥＴトランジスタの一部の断面を概略的に示す図である。
【図2】第２の実施形態のＤＥＰＦＥＴトランジスタの一部の断面を概略的に示す図である。
【図3】第３の実施形態のＤＥＰＦＥＴトランジスタの一部の断面を概略的に示す図である。
【図4】公知のＤＥＰＦＥＴトランジスタの構造を概略的に示す図である。
【発明を実施するための形態】
【0046】
第１の実施形態
図１は、第１の実施形態のＤＥＰＦＥＴトランジスタの主面に垂直な切り口を概略的に示す図である。この切り口において、第１の主面１０１（それぞれチップ表側およびチップ上側）を有する半導体基板１００（たとえば、高オーミックｎシリコン基板）が示されている。基板１００の第２の主面１０２（それぞれチップ裏側およびチップ下側）は、第１の主面に対向している。図１には、高ドープ（この例では、ｐ＋ドープ）ソース接続領域１ｓおよび高ドープ（この例では、ｐ＋ドープ）ドレイン接続領域１ｄが見られる。これら両方は、それらの間に配置されたゲート電極１１に隣接しており、ゲート電極１１と半導体基板１００との間にはゲート絶縁体６（たとえば、ＳｉＯ２層）が配置されている。ゲート絶縁体６よりも下方であってソース接続領域１ｓとドレイン接続領域１ｄとの間の半導体基板は、示されているエンハンスメントモードＭＯＳＦＥＴのチャネル領域１０を形成し、たとえばアクセプタの注入によってＭＯＳＦＥＴの閾値電圧ＶＴを調整するために、このチャネル領域では半導体基板のドーピングを変更してもよい。
図１は、第１の実施形態のＤＥＰＦＥＴトランジスタの主面に垂直な切り口を概略的に示す図である。この切り口において、第１の主面１０１（それぞれチップ表側およびチップ上側）を有する半導体基板１００（たとえば、高オーミックｎシリコン基板）が示されている。基板１００の第２の主面１０２（それぞれチップ裏側およびチップ下側）は、第１の主面に対向している。図１には、高ドープ（この例では、ｐ＋ドープ）ソース接続領域１ｓおよび高ドープ（この例では、ｐ＋ドープ）ドレイン接続領域１ｄが見られる。これら両方は、それらの間に配置されたゲート電極１１に隣接しており、ゲート電極１１と半導体基板１００との間にはゲート絶縁体６（たとえば、ＳｉＯ２層）が配置されている。ゲート絶縁体６よりも下方であってソース接続領域１ｓとドレイン接続領域１ｄとの間の半導体基板は、示されているエンハンスメントモードＭＯＳＦＥＴのチャネル領域１０を形成し、たとえばアクセプタの注入によってＭＯＳＦＥＴの閾値電圧ＶＴを調整するために、このチャネル領域では半導体基板のドーピングを変更してもよい。
【0047】
さらに、図１には、トランジスタよりも下方であって第１の主面１０１の近くの基板ドーピング強化領域２が見られる。基板ドーピング強化領域２は、ソース接続領域１ｓよりも下方およびそれに隣接したチャネル領域１０の一部よりも下方にのみ存在していてもよい。しかし、好ましくは、基板ドーピング強化領域２は、ドレイン接続領域よりも下方に到達している。半導体基板１００と比較して、この基板ドーピング強化領域２は、高いｎドーピングを有している。第２の主面１０２におけるｐ＋裏側コンタクトまたは裏側制御領域１０４と基板接続コンタクト（図示せず）との間に高い逆電圧を印加することによって半導体基板１００が完全に空乏化される場合、基板ドーピング強化領域２の存在は、ソース接続領域１ｓと裏側コンタクト１０４との間のパンチスルーを防止することができる。ここで、ソース接続領域１ｓは、実質的に基板接続コンタクトの電位を有するか、または、少なくとも基板接続コンタクトに対して負であって裏側コンタクト１０４の負の電位よりもはるかに小さな（少なくとも１０分の１～１００分の１）電位である、ということが想定された。さらに、基板ドーピング強化領域２によって、第１の主面１０１の近くの信号電荷（この例では、電子）の電位最小部を深くすることが実現される。
【0048】
図１に見られるように、ソース接続領域１ｓに隣接したチャネルの部分よりも下方であって、ドレイン接続領域１ｄまである水平距離のところに、補完ドーピング領域９が存在している。この補完ドーピング領域９は、追加のローカルｎドーピングによって形成され、ドーピング用量は、基板ドーピング強化領域２のドーピング用量よりも高い。より厳密には、第１の半導体面１０１の平面を基準として、アクセプタによって補償されないドナーのドーピング用量、したがって有効ドーピング用量は、基板ドーピング強化領域２よりも補完ドーピング領域９において高い。この有効ドーピング用量の局所的な増加は、半導体基板１００が空乏化された場合に信号電荷（この例では、電子）の電位最小部が基板ドーピング強化領域２よりも補完ドーピング領域９において低い値をとるという効果を有する。補完ドーピング領域９のドーピング用量が部分的にソース接続領域１ｓのドーパントによって補償されるので、電位最小部は、チャネル領域よりも下方に位置する。したがって、この領域は、それぞれ信号電荷制御領域２０および内部ゲートと称される。なぜなら、この領域における信号電荷は、チャネル領域１０における電流を制御することができるからである。
【0049】
図１では、チャネル領域のドレイン側部分よりも下方には信号電荷制御領域２０がないことが分かる。その結果、内部ゲートのゲート長さ、すなわち図１における信号電荷制御領域２０の横寸法は、ゲート電極１１の横寸法（外部ゲートのゲート長さを意味する）よりも小さい。
【0050】
図１に示される構成により、高い信号対雑音比で高い増幅を実現することができる。式（１）からの結果として、内部ゲートとトランジスタチャネルとの間のキャパシタンスが減少すると、信号電荷によって生成されるドレイン電流の変化が増大する。本実施形態によれば、補完ドーピング領域９がドレイン接続領域１ｄまである距離のところにあるので、信号電荷制御領域２０もドレイン接続領域１ｄまである距離のところにあることになり、信号電荷制御領域２０に対応するＤＥＰＦＥＴの内部ゲートの寸法は小さくなり、そのため、内部ゲートとトランジスタチャネルとの間のキャパシタンスは小さくなり、その結果、増幅（ドレイン電流の変化）が大きくなる。
【0051】
さらに、第１の実施形態によって、特に４．５μｍ未満のチャネル長さを実現することができる。上記で既に説明したように、トランジスタのトランスコンダクタンスｇｍは、チャネル長さＬの逆数に対応する。したがって、上記の構成が短いチャネル長さを有するトランジスタに使用されるという点において高い増幅を実現するさらなる可能性がもたらされる（式（１）を参照）。短いチャネル長さＬで実現される従来のＤＥＰＦＥＴトランジスタでは、短チャネルトランジスタにおける高い電界強度によりドレイン接続領域１ｄと半導体基板（特に、内部ゲート）との間の境界でアバランシェ発生が起こるという事実によって信号対雑音比の増加が制限される、ということを本発明者等は想定している。しかし、第１の実施形態によれば、補完ドーピング領域９がドレイン接続領域１ｄまである距離のところにあるので、この構成において生じる電界強度はそれほど高くなく、このことは、信号対雑音比に良い影響を及ぼす。補完ドーピング領域９にさらなるドナーを導入することによって、信号電荷の電位最小部は、特にこの位置において深くなり、そのため、基板ドーピング強化領域２のドーピングは概して低くなり得る。なぜなら、電位最小部を深くするために提供しなければならないのが、基板ドーピング強化領域２だけではなくなるからである。一方、ドレイン接続領域１ｄの近くの基板ドーピング強化領域２のドーピングが小さくなると、この位置における電界強度が低くなり、そのため、アバランシェ発生の確率が下がる。
【0052】
図１では補完ドーピング領域９がソース接続領域１ｃよりも下方に到達しているが、記載されている利点は、補完ドーピング領域９がソース接続領域１ｃから横方向に離間されている場合にも同様に実現することができる、ということが依然として言及されるべきである。
【0053】
第２の実施形態
図２は、図面に見られるように、以下の２つの局面だけが第１の実施形態とは異なっている第２の実施形態を示す図である。一方で、第２の実施形態では、信号電荷制御領域２０を形成するための明確な補完ドーピング領域９が省略されている。他方で、図２には、ドレイン側チャネル領域１５およびソース側チャネル領域１６が見られる。これら２つの領域は、ゲート絶縁体６よりも下方のチャネルのドレイン側端部およびソース側端部のそれぞれにおけるｐドープ領域である。これらの領域におけるドーピング用量は、ソース接続領域１ｃおよびドレイン接続領域１ｄにおけるドーピング用量よりも小さい。たとえ図２がソース側チャネル領域１６を示していても、これも省略することができる。このようなソース側チャネル領域１６がなくてもＤＥＰＦＥＴトランジスタの有利な挙動を実現することができる。
図２は、図面に見られるように、以下の２つの局面だけが第１の実施形態とは異なっている第２の実施形態を示す図である。一方で、第２の実施形態では、信号電荷制御領域２０を形成するための明確な補完ドーピング領域９が省略されている。他方で、図２には、ドレイン側チャネル領域１５およびソース側チャネル領域１６が見られる。これら２つの領域は、ゲート絶縁体６よりも下方のチャネルのドレイン側端部およびソース側端部のそれぞれにおけるｐドープ領域である。これらの領域におけるドーピング用量は、ソース接続領域１ｃおよびドレイン接続領域１ｄにおけるドーピング用量よりも小さい。たとえ図２がソース側チャネル領域１６を示していても、これも省略することができる。このようなソース側チャネル領域１６がなくてもＤＥＰＦＥＴトランジスタの有利な挙動を実現することができる。
【0054】
ドレイン側チャネル領域１５および場合によってはソース側チャネル領域１６の存在により、下方の基板ドーピング強化領域２におけるドーピング用量は低くなる。その結果、チャネル１０（または、ゲート電極１１）よりも下方の残りの基板ドーピング強化領域２よりも高い有効ドーピング用量を有し、かつ、ドレイン接続領域１ｄ（および場合によってはソース接続領域１ｃ）から横方向に離間された信号電荷制御領域２０が形成される。その結果、第２の実施形態では第１の実施形態と同一の利点を実現できることが分かる。特定のドーパントの導入の代わりに基板ドーピング強化領域２のドーピングを補償することによって信号電荷制御領域２０を設ける態様のみが異なっている。
【0055】
第３の実施形態
図３は、ドレイン側チャネル領域１５もソース側チャネル領域１６も存在しないという点において第２の実施形態とは異なっている第３の実施形態を示す図である。しかし、ドレイン接続領域１ｄは、ゲート電極１１から横方向に離間されており、第１の主面１０１であってドレイン接続領域１ｄとゲート電極１１との間にはドレイン抵抗領域１７が配置されている。ドレイン抵抗領域１７は、ドレイン接続領域１ｄのドーピング用量よりも小さなドーピング用量を有するｐドープ領域である。
図３は、ドレイン側チャネル領域１５もソース側チャネル領域１６も存在しないという点において第２の実施形態とは異なっている第３の実施形態を示す図である。しかし、ドレイン接続領域１ｄは、ゲート電極１１から横方向に離間されており、第１の主面１０１であってドレイン接続領域１ｄとゲート電極１１との間にはドレイン抵抗領域１７が配置されている。ドレイン抵抗領域１７は、ドレイン接続領域１ｄのドーピング用量よりも小さなドーピング用量を有するｐドープ領域である。
【0056】
ドレイン抵抗領域１７の存在により、基板ドーピング強化領域２におけるドーピング用量は、部分的に補償される。その結果、最も高い有効ドーピング用量を有する基板ドーピング強化領域２の部分（したがって、信号電荷制御領域２０）は、たとえそれがチャネル全体よりも下方に延在していたとしても、ドレイン接続領域１ｄから横方向に離間される。したがって、第１の実施形態のように、信号電荷制御領域２０のドレイン側端部において生じる電界強度はそれほど高くなく、このことは、信号対雑音比に良い影響を及ぼす。したがって、この構成も、短いチャネル長さおよびそれに起因する内部ゲートの小さなキャパシタンスを有するトランジスタに適している。同時に、ドレイン抵抗領域１７は、チャネルに印加される電圧がドレイン接続領域１ｄとソース接続領域１ｃとの間の電圧よりも小さいという効果を有する。これも、チャネル長さＬが短くても、信号電荷制御領域２０のドレイン側端部におけるアバランシェ発生の確率を制限することに寄与する。
【0057】
以下では、本発明に係るＤＥＰＦＥＴトランジスタを製造するためのステップを概説しており、明確に言及されていないステップは、先行技術において公知のＤＥＰＦＥＴトランジスタの製造で使用されるものと同一または類似している。
【0058】
裏側制御領域１０４を形成するために、第２の主面１０２では、通常は高オーミック（たとえば、２ｋ／Ω－ｃｍ）である半導体基板にアクセプタ（たとえば、ホウ素）が高用量で導入される。反対側の第１の主面１０１では、高用量でアクセプタ（たとえば、ホウ素）を導入することによってソース接続領域１ｓおよびドレイン接続領域１ｄが形成される。どちらの場合も、導入は、好ましくは注入（たとえば、１０～１５ｋｅＶのエネルギ）による。用量は、（使用される金属化に応じた）コンタクトとのオーミック接合の形成が可能であるほどに高くあるべきである。原則として、このための用量は、１０１４／ｃｍ２～１０１６／ｃｍ２である。
【0059】
たとえば、高エネルギ（たとえば、約３００～６００ｋｅＶで約０．５～２・１０１２／ｃｍ２）でリンを注入することによって、基板ドーピング強化領域２を形成することができる。ここで、エネルギおよび用量は、ソース接続領域１ｓおよびドレイン接続領域１ｄよりも下方のドーピング用量がソース接続領域およびドレイン接続領域のドーパントによって完全に補償されないように設定されるべきである。
【0060】
たとえば、第１の主面（１０１）に垂直であることに対して３０°を超える角度および／または８０°未満の角度、好ましく４０°を超える角度および／または６０°未満の角度でのホウ素の注入によって、ドレイン側チャネル領域１５またはソース側チャネル領域１６を導入することができる。ここで、（基板ドーピング強化領域のドーピング深さおよび用量に応じて）約１～５・１０１２／ｃｍ２の用量でのホウ素イオンの約１５０～５００ｋｅＶのエネルギを選択することができる。
【0061】
補完ドーピング領域９は、基板ドーピング強化領域２のように形成することができるが、用量は、基板ドーピング強化領域２の用量よりも１．５倍～５倍だけ、好ましくは２倍～２．５倍だけ高い。第１の主面（１０１）に垂直であることに対してある角度での注入は、特に補完ドーピング領域９がゲート電極よりも下方にのみ形成され、ソース接続領域よりも下方には形成されない場合に、補完ドーピング領域９を形成するためにも選択されることができる。
【0062】
上記の実施形態の設計は、全てのそれぞれの考えられる変形例とともに、互いに組み合わせることもできる。したがって、ＤＥＰＦＥＴは、たとえば、補完ドーピング領域９を備え、同時にドレイン側チャネル領域１５を備えていてもよい。同様に、たとえば、ドレイン側チャネル領域１５および／または補完ドーピング領域９を有するＤＥＰＦＥＴにドレイン抵抗領域１７を設けることが可能である。
【0063】
さらに、全ての実施形態において、ｎ領域はｐ領域と置換することができ、ｐ領域はｎ領域と置換することができる。言い換えれば、全ての実施形態は、ｐ型導電性半導体基板でも同様に実現することができる。さらに、ＭＯＳ電界効果トランジスタ部分は、エンハンスメントモードであってもよく、空乏モードであってもよい。
【0064】
記載されているＤＥＰＦＥＴトランジスタは、粒子放射線または電磁放射線のための検出器として、特に画素検出器の画素として使用することができる。特に、ＤＥＰＦＥＴトランジスタを別の検出器（たとえば、半導体ドリフトチャンバ）のための増幅器として使用することも考えられる。
【0065】
放射線誘導信号電荷の検出のためのセンサ動作時、記載されているＤＥＰＦＥＴトランジスタは、半導体基板１００の完全な空乏化のために裏側制御領域１０４と半導体基板接続領域との間に逆電圧が印加され、導電性チャネルを形成するためにソース接続領域１ｓとドレイン接続領域１ｄとの間およびゲート電極１１とソース接続領域１ｓとの間に好適な電圧が印加されるように実質的に動作する。信号電荷制御領域２０に存在する信号電荷は、半導体基板接続領域に（正の信号電子の場合）信号を短時間にわたって印加することによって除去することができる。
【図1】
【図2】
【図3】
【図4】
【国際調査報告】