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特表2022-531992スプリットゲート型メモリセルを形成する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-07-12
(54)【発明の名称】スプリットゲート型メモリセルを形成する方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20220705BHJP
   H01L 27/11521 20170101ALI20220705BHJP
   H01L 21/8234 20060101ALI20220705BHJP
【FI】
H01L29/78 371
H01L27/11521
H01L29/78 301M
H01L27/088 H
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021578098
(86)(22)【出願日】2020-05-07
(85)【翻訳文提出日】2022-02-17
(86)【国際出願番号】 US2020031920
(87)【国際公開番号】W WO2021002934
(87)【国際公開日】2021-01-07
(31)【優先権主張番号】201910588914.7
(32)【優先日】2019-07-02
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】16/868,143
(32)【優先日】2020-05-06
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】SILICON STORAGE TECHNOLOGY, INC.
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】シン、レオ
(72)【発明者】
【氏名】ワン、チュンミン
(72)【発明者】
【氏名】ドー、ナン
(72)【発明者】
【氏名】リウ、グオ ヨング
(72)【発明者】
【氏名】ダオ、メルビン
(72)【発明者】
【氏名】リウ、シアン
【テーマコード(参考)】
5F048
5F083
5F101
5F140
【Fターム(参考)】
5F048AA09
5F048AB01
5F048AB03
5F048AC01
5F048BA01
5F048BB02
5F048BB20
5F048BC03
5F048BC19
5F048BF16
5F083EP02
5F083EP24
5F083ER02
5F083ER14
5F083GA09
5F083GA27
5F083KA01
5F083NA01
5F083PR40
5F083ZA01
5F083ZA12
5F101BA02
5F101BB04
5F101BD35
5F101BE02
5F101BE05
5F101BE06
5F101BH00
5F101BH21
5F140AA40
5F140AB01
5F140AC32
5F140BF04
5F140BG39
5F140BH30
5F140CB04
5F140CE06
5F140CE07
(57)【要約】
メモリデバイスを形成する方法は、半導体基板に形成された第1の絶縁層に形成された第1の導電層に第2の絶縁層を形成するステップを含む。トレンチは、第1の導電層の一部分の下方へ延在し、第1の導電層の一部分を露出させる第2の絶縁層内に形成され、これは凹状上面を有するようにエッチング又は酸化される。2つの絶縁スペーサは、トレンチの側壁に沿って形成され、互いに対向する内面、及び互いから外に向く外面を有する。ソース領域は、絶縁スペーサ間の基板内に形成される。絶縁スペーサの下に浮遊ゲートを形成するために第2の絶縁層及び第1の導電層の一部分を除去する。第3の絶縁層は、浮遊ゲートの側面に形成される。2つの導電スペーサは、外面に沿って形成される。ドレイン領域は、導電スペーサに隣接する基板内に形成される。
【選択図】図2I
【特許請求の範囲】
【請求項1】
メモリデバイスを形成する方法であって、
半導体基板の上面に第1の絶縁層を形成するステップと、
前記第1の絶縁層に第1の導電層を形成するステップと、
前記第1の導電層に第2の絶縁層を形成するステップと、
前記第1の導電層の一部へ下方に延在し、前記1の導電層の一部を露出する前記第2の絶縁層にトレンチを形成するステップと、
前記露出部分は凹状上面を有するように、前記第1の導電層の前記露出部分をエッチング又は酸化するステップと、
前記トレンチの側壁に沿って、かつ前記凹状上面のそれぞれの部分の上方に第1及び第2の絶縁スペーサを形成するステップであって、前記第1及び第2の絶縁スペーサは、互いに対向する内面と、互いに外を向く外面とを有する、形成するステップと、
前記第1及び第2の絶縁スペーサの下及び間の前記基板の一部内にソース領域を形成するステップと、
前記第2の絶縁層を除去するステップと、
前記第1の絶縁スペーサの下の前記第1の導電層の第1のブロック、及び前記第2の絶縁スペーサの下の前記第1の導電層の第2のブロックを形成するために前記第1の導電層の一部分を除去するステップと、
前記第1の導電層の前記第1及び第2のブロックの側面に第3の絶縁層を形成するステップと、
前記第1の絶縁スペーサの前記外面に沿って第1の導電スペーサ、及び前記第2の絶縁スペーサの前記外面に沿って第2の導電スペーサを形成するステップと、
前記基板内に、かつ前記第1の導電スペーサに隣接して第1のドレイン領域、及び前記基板内に、かつ前記第2の導電スペーサに隣接して第2のドレイン領域を形成するステップと、を含む、方法。
【請求項2】
前記第3の絶縁層を前記形成するステップの前に、前記第1の絶縁層の第1の部分は前記第1の導電層の前記第1のブロックの下に残り、前記第1の絶縁層の第2の部分は前記第1の導電層の前記第2のブロックの下に残るように、前記第1の絶縁層の一部分を除去するステップを更に含む、請求項1に記載の方法。
【請求項3】
前記第3の絶縁層を前記形成するステップは、前記基板の上面の一部分に直接前記第3の絶縁層を形成するステップを含む、請求項2に記載の方法。
【請求項4】
前記第1及び第2の導電スペーサは、前記第3の絶縁層によって前記基板から絶縁され、前記第3の絶縁層によって前記第1の導電層の前記第1及び第2のブロックから絶縁される、請求項3に記載の方法。
【請求項5】
前記第1及び第2の導電スペーサを前記形成するステップは、
前記基板の上方に第2の導電層を形成するステップと、
前記第2の導電層の一部分を除去するために前記第2の導電層のエッチングを実行するステップであって、前記第1及び第2の導電スペーサは前記第2の導電層の残りのスペーサである、実行するステップと、を含む、請求項1に記載の方法。
【請求項6】
前記第2の導電層を前記形成するステップは、前記基板の論理区域の上方に前記第2の導電層を形成するステップを更に含み、前記方法は、
前記基板の前記論理区域の上方に前記第2の導電層のブロックを形成するために前記第2の導電層の一部分を選択的に除去するステップと、
前記基板内に、かつ前記第2の導電層の前記ブロックの第1の側に隣接して、第2のソース領域を形成するステップと、
前記基板内に、かつ前記第1の側の反対側の前記第2の導電層の前記ブロックの第2の側に隣接して、第3のドレイン領域を形成するステップと、を更に含む、請求項5に記載の方法。
【請求項7】
前記第2の導電層の一部分を前記選択的に除去するステップは、前記第2の導電層の前記エッチングを使用して実行される、請求項6に記載の方法。
【請求項8】
前記ソース領域を前記形成するステップは、
前記トレンチ内に、前記第1の導電層を通って、前記第1の絶縁層を通って、及び前記基板内に粒子を注入する埋め込みを実行するステップを含む、請求項1に記載の方法。
【請求項9】
前記ソース領域を前記形成するステップの前に、前記第1及び第2の絶縁スペーサの下及び間に配設された前記第1の導電層の一部分を除去するステップを更に含み、
前記ソース領域を前記形成するステップは、前記トレンチ内に、前記第1の絶縁層を通って、及び前記基板内に粒子を注入する埋め込みを実行するステップを含む、請求項1に記載の方法。
【請求項10】
前記第1及び第2の導電スペーサを前記形成するステップの前に、前記トレンチ内に、かつ前記第1及び第2の絶縁スペーサの前記内面の間に絶縁材料を形成するステップを更に含む、請求項1に記載の方法。
【請求項11】
前記第1の導電層の前記露出部分を前記エッチング又は酸化するステップは、前記トレンチの中心にある前記第1の導電層の一部分が完全に除去されるように実行される、請求項1に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
(関連出願)
本出願は、2019年7月2日に出願された中国特許出願第201910588914.7号及び2020年5月6日に出願された米国特許出願第16/868,143号に対する利益を主張する。
【0002】
(発明の分野)
本発明は、不揮発性メモリアレイに関する。
【背景技術】
【0003】
スプリットゲート型不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第5,029,130号(「’130号特許」)は、スプリットゲート不揮発性メモリセルのアレイを開示し、あらゆる目的のために参照により本明細書に組み込まれる。一対の従来技術のスプリットゲート型メモリセル10を図1に示す。各メモリセル10は、半導体基板12に形成されたソース領域及びドレイン領域14/16を含み、それらの間にチャネル領域18を有する。一対のメモリセル10は、共通のソース領域14を共有する。浮遊ゲート20は、チャネル領域18の第1の部分の上方に形成され、かつその部分から絶縁されており(かつその部分の導電性を制御する)、かつソース領域14の一部分の上方にある。制御ゲート22は、チャネル領域18の第2の部分の上方に配設され、チャネル領域18の第2の部分から絶縁されている(かつその伝導率を制御する)第1の部分22aと、浮遊ゲート20の上方に延在している第2の部分22bと、を有する。浮遊ゲート20は、酸化物層24によって基板12から絶縁され、制御ゲート22は、酸化物層25によって基板から絶縁される。
【0004】
メモリセル10は、制御ゲート22に高い正電圧を印加することによって消去され(ここで電子は、浮遊ゲートから除去される)、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート20から制御ゲート22まで中間絶縁体26(例えば、トンネル酸化物)を通って浮遊ゲート20の電子をトンネリングさせる。
【0005】
メモリセル10は、制御ゲート22に正電圧、及びソース領域14に正電圧を印加することによってプログラムされる(ここで電子は、浮遊ゲートに印加される)。電子電流は、ドレイン領域16からソース領域14に向かって流れる。電子は、制御ゲート22と浮遊ゲート20との間の間隙に達すると、加速し加熱されることになる。加熱された電子のいくらかは、浮遊ゲート20からの静電引力に起因して酸化物24を通って浮遊ゲート20に注入される。
【0006】
メモリセル10は、ソース領域14及び制御ゲート22に正の読み出し電圧を印加することによって読み出される(これは制御ゲートの下のチャネル領域18をオンにする)。浮遊ゲート20が正に帯電する(すなわち、電子を消去し、ソース領域14の正電圧に容量的に結合する)場合、浮遊ゲート20の下のチャネル領域18の部分は、次に同様にオンになり、電流は、チャネル領域18を流れ、これは、消去された状態又は「1」の状態として検知される。浮遊ゲート20が負に帯電する(すなわち、電子でプログラムされる)と、浮遊ゲート20の下方のチャネル領域18の部分はほとんど又は完全にオフになり、電流はチャネル領域18を流れず(又はほとんど流れず)、これは、プログラムされた状態又は「0」の状態として検出される。
【0007】
上記スプリットゲート型メモリセル10のサイズを縮小すると、様々なセル構成要素を確実にかつ均一に製造することがより困難になる。例えば、構成要素の位置ずれは、メモリセル間のチャネル長の差異などの製造上の問題を引き起こす可能性がある(例えば、各メモリセル対内の1つのメモリセルは、他のメモリセルのものより長いチャネル領域18、又はより広い制御ゲート22を有する可能性がある)。これは、メモリアレイの偶数セルと奇数セルの間の性能差異をもたらす可能性がある。更に、サイズの縮小は、所望のメモリセル構成要素の寸法及び形状を達成するために、追加のマスキングステップを必要とする場合がある。論理デバイスも形成される同じ基板に、より小さいスプリットゲート型メモリセルを形成することは、更に困難であり得る。メモリセルのサイズを縮小することをより良好にもたらし、かつ同じ基板に論理デバイスを形成することと同時に実行されるスプリットゲート型メモリセルを形成する改良された方法が必要とされている。
【発明の概要】
【0008】
上述した問題及び必要性は、メモリデバイスを形成する方法によって対処され、この方法は、
半導体基板の上面に第1の絶縁層を形成するステップと、
前記第1の絶縁層に第1の導電層を形成するステップと、
前記第1の絶縁層に第2の絶縁層を形成するステップと、
前記第1の導電層の一部へ下方に延在し、前記第1の導電層の一部を露出する前記第2の絶縁層にトレンチを形成するステップと、
前記露出部分は凹状上面を有するように、前記第1の導電層の前記露出部分をエッチング又は酸化するステップと、
前記トレンチの側壁に沿って、かつ前記凹状上面のそれぞれの部分の上方に第1及び第2の絶縁スペーサを形成するステップであって、前記第1及び第2の絶縁スペーサは、互いに対向する内面と、互いに外を向く外面とを有する、形成するステップと、
前記第1の絶縁スペーサ及び第2の絶縁スペーサとの下及び間の基板の一部内にソース領域を形成するステップと、
前記第2の絶縁層を除去するステップと、
前記第1の絶縁スペーサの下の前記第1の導電層の第1のブロック、及び前記第2の絶縁スペーサの下の前記第1の導電層の第2のブロックを形成するために前記第1の導電層の一部分を除去するステップと、
前記第1の導電層の前記第1及び第2のブロックの側面に第3の絶縁層を形成するステップと、
前記第1の絶縁スペーサの前記外面に沿って第1の導電スペーサ、及び前記第2の絶縁スペーサの前記外面に沿って第2の導電スペーサを形成するステップと、
前記基板内に、かつ前記第1の導電スペーサに隣接して第1のドレイン領域、及び前記基板内に、かつ前記第2の導電スペーサに隣接して第2のドレイン領域を形成するステップと、を含む。
【0009】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【0010】
【0011】
【0012】
【0013】
【図面の簡単な説明】
【0014】
図1】従来のスプリットゲート型メモリセルの側断面図である。
図2A】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2B】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2C】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2D】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2E】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2F】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2G】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2H】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図2I】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するステップを示す側断面図である。
図3】スプリットゲート型メモリセルのアレイのレイアウトを示す概略図である。
図4A】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。
図4B】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。
図4C】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。
図4D】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。
図4E】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための代替の実施形態におけるステップを示す側断面図である。
図5A】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第2の代替の実施形態におけるステップを示す側断面図である。
図5B】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第2の代替の実施形態におけるステップを示す側断面図である。
図5C】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第2の代替の実施形態におけるステップを示す側断面図である。
図5D】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第2の代替の実施形態におけるステップを示す側断面図である。
図5E】スプリットゲート型メモリセル及び論理デバイスを有するメモリデバイスを形成するための第2の代替の実施形態におけるステップを示す側断面図である。
【発明を実施するための形態】
【0015】
本発明は、論理デバイスもまた形成される基板にスプリットゲート型メモリセルを作製するための新しい技術を伴う。図2A図2Iは、基板のメモリ区域30内のメモリセル及び基板の論理区域32内の論理デバイスの形成を示す。この技術は、当該技術分野において周知の半導体基板40内にシャロートレンチアイソレーション(STI)領域42を形成することによって始まる。STI領域42は、トレンチを基板40に形成し、二酸化シリコン(以下、「酸化物」と称される)などの絶縁材料でトレンチを充填することによって形成される。メモリセル区域30は、STI領域42(例えば、図2Aの論理区域32の右縁部におけるSTI領域42)によって論理区域32から絶縁される。論理区域32は、非限定的に、P型領域対N型領域、低電圧論理デバイス対高電圧論理デバイスなど、論理区域32の異なる領域を互いに分離する追加のSTI領域42を含むことができる。STI領域42の平行なストリップはまた、メモリ区域30内に形成されて、メモリセルの列が形成される間に基板40の活性領域を画定することができる。STIの形成後、二酸化シリコン(本明細書では「酸化物」又は「酸化物層」と称される)などの絶縁層44が基板表面に形成され、ポリシリコンなどの導電層46が酸化物層44に形成され、窒化ケイ素(本明細書では「窒化物」と称される)などの別の絶縁層48がポリシリコン層46に形成される。図2Aは結果得られる構造を示す。上記の説明及び図面は、メモリ区域30内のメモリセルの単一対と、論理区域32内のSTI領域42間の単一論理デバイスの形成を説明及び示しているが、多くのそのようなデバイスが同時に製造されていることを理解されたい。
【0016】
フォトレジスト層が構造の上方に形成され、選択的に露出され、かつフォトレジスト層の選択的部分が除去され、露出されたメモリ区域30内に窒化物層48の選択的部分を残す、フォトリソグラフィーマスキングステップが実行される。窒化物エッチングを実行して、窒化物層48の露出部分にトレンチ50を形成する。トレンチ50は、ポリシリコン層46の一部まで下方に延在し、ポリシリコン層46の一部を露出させる。フォトレジストの除去後、次に、図2Bに示すように、ポリシリコン層46の露出部分に材料埋め込みを施す。
【0017】
トレンチ50の底部におけるポリシリコン層46の露出面は、次いで、トレンチ50の側面に隣接する部分よりもトレンチ50の中心におけるポリシリコン層のうちのより多くを除去するポリシリコンエッチングを実行することによって凹状にされ、それにより、ポリシリコン層46の表面は、図2Cに示すようにトレンチ50の側壁に向かって上方に傾斜する。あるいは、トレンチ50の底部におけるポリシリコン層46の上面の凹状形状は、酸化ステップを実行して酸化物52を形成することによって達成することができ、それにより、酸化プロセスは、図2Dに示すように、トレンチ50の側面に隣接する部分よりもトレンチ50の中心におけるポリシリコン46のより多くを消費する。対向し、かつ離間した酸化物スペーサ54は、次いで、酸化物堆積及び異方性酸化物エッチングによってトレンチ50の側壁に沿って形成される。したがって、スペーサ54は、ポリシリコン層46の凹状形状の露出面のそれぞれの部分の上方に形成される。スペーサの形成は、構造の輪郭にわたって材料を堆積した後、異方性エッチングプロセスが行われることによって当該技術分野において周知であり、その結果、この材料は、構造の水平面からは除去され、一方で、構造の垂直配向面に沿って、材料の大部分がそのまま残存する。次いで、埋め込みを実行して、酸化物スペーサ54間の基板40内にソース領域56を形成する。埋め込みのみ、又はアニールと組み合わせて、ソース領域56をスペーサ54の下に部分的に延在させる。図2Eは結果得られる構造を示す。
【0018】
次に、窒化物エッチングを使用して、窒化物48を除去する。次いで、ポリシリコンエッチングを使用して、ポリシリコン層46の露出部分を除去する(スペーサ54の下のポリシリコン層46aのブロックを除く)。このエッチングの結果、酸化物スペーサ54の内面54a(すなわち、互いに対向する表面)及び酸化物スペーサ54の外面54b(すなわち、互いに外を向く表面)は、ポリシリコン層46の残りのブロック46aの長さを画定し、これは酸化物スペーサ54の下に残る浮遊ゲート46aを形成する。次いで、酸化物エッチングを実行して、酸化物層44の露出部分を除去する(スペーサ54の下の部分を除く)。酸化物エッチングはまた、少量の内面54a及び外面54bを除去することによって酸化物スペーサ54を薄くし、浮遊ゲート46aの端部を露出させたままにする。図2Fは結果得られる構造を示す。好ましくは酸化物の絶縁層58は、基板40の露出面部分及び浮遊ゲート46aの露出端を含む構造の上方に形成される。次に、図2Gに示すように、好ましくはポリシリコンの比較的厚い導電層60を酸化物層58に形成する。マスキングステップを実行して、論理区域32をフォトレジストで覆うが、メモリ区域30は露出させたままにする。次に、ポリシリコンエッチングを実行して、ポリシリコン層60の上部を除去して、(フォトレジストの除去後)図2Hに示すように、酸化物スペーサ54と、酸化物スペーサ54の外側の導電性ポリシリコンスペーサ60bとの間にポリシリコンブロック60aを残す(すなわち、ポリシリコンブロック60aは、酸化物スペーサ54によってポリシリコンスペーサ60bから分離される)。
【0019】
マスキングステップを実行して、ポリシリコンブロック60aを除いてフォトレジストでメモリ区域30を覆って、論理区域32の一部分をフォトレジストで覆うが、露出した論理区域内のSTI領域42間にポリシリコン層60の一部分を残す。次いで、ポリシリコンエッチングを実行して、メモリ区域30からポリシリコンブロック60aを除去し、論理区域32内のポリシリコン層60の露出部分を除去し、論理区域32内にポリシリコンブロック60cを残しておく。次いで、埋め込みを実行して、ポリシリコンスペーサ60bに隣接する基板40のメモリ区域30内にドレイン領域62を形成し、ポリシリコンブロック60cの両側に隣接する基板40の論理区域32内にソース領域及びドレイン領域64、66を形成する。ソース領域56は、フォトレジストによってこの埋め込みから保護され得るか、又はこの埋め込みによって露出され、強化されたままにされ得る。図2Iは結果得られる構造を示す。
【0020】
メモリ区域30内には、メモリセル68の対が、端部から端部まで形成されている。各メモリデバイス68は、ソース領域56及びドレイン領域62を含み、基板70のチャネル領域は、ソース領域56とドレイン領域62との間に延在する。浮遊ゲート46aは、チャネル領域70の第1の部分の上方に配設され、チャネル領域70の第1の部分から絶縁され(その導電性を制御するため)、かつ部分的にソース領域56の上方にあり、ソース領域56から絶縁され、ポリシリコンスペーサの形態の制御ゲート60bは、チャネル領域70の第2の部分の上方に配設され、チャネル領域70の第2の部分から絶縁される(その導電性を制御するため)。浮遊ゲート46aは、制御ゲート60bのノッチ60dに面する鋭角縁部46bで終端する傾斜した上面を有する(介在絶縁層58を通じた消去効率の向上のため)。各メモリセル対は共通のソース領域56を共有し、隣接するメモリセル対は共通のドレイン領域62を共有することができる。メモリセル対は、行及び列に配置されたメモリセルのアレイを形成するために、列の端部から端部まで配置される。メモリアレイのレイアウトを図3に概略的に示す。各ワード線WLは、メモリセル68の行のうちの1つにおいて全ての制御ゲート60bを一緒に電気的に接続する。各ソース線SLは、メモリセル対の行のうちの1つにおいて全てのソース領域56を一緒に電気的に接続する。各ビット線BLは、メモリセル68の列のうちの1つにおいて全てのドレイン領域62を一緒に電気的に接続する。
【0021】
論理区域32内には、論理デバイス72が形成される。各論理デバイスは、ソース領域64及びドレイン領域66を含み、基板74のチャネル領域は、ソース領域64とドレイン領域66との間に延在する。論理ゲート60cは、その導電性を制御するために、チャネル領域74の上方に配設され、チャネル領域74から絶縁される。
【0022】
図2Iの構造を形成する方法は、多くの利点を有する。図2E図2Iに示される酸化物スペーサ54は、各浮遊ゲート46aの位置及びサイズを決定するように形成される(チャネル領域の上方の浮遊ゲート46aの全長は、酸化物スペーサ54によって決定される)。ポリシリコン層46は、同じポリシリコンエッチングを使用して同時に酸化物スペーサ54の両側でエッチング除去されて、浮遊ゲート46aを形成する。酸化物スペーサ54の幅は、共通の酸化物エッチングによって減少され、これは、浮遊ゲート46aの均一なサイズ、並びに浮遊ゲートの鋭角縁部46bに面する制御ゲートノッチ60dを決定する。浮遊ゲートの鋭角縁部46b及び制御ゲートノッチ60dを絶縁する酸化物層58もまた、制御ゲート60b及び論理ゲート60cを基板40から絶縁する同じ層である。制御ゲート60bは、共通のポリシリコンエッチングを使用してスペーサとして形成され、均一な長さを確保する。同じポリシリコンエッチングを使用して論理ゲート60cを形成し、ソース領域56の上方のポリシリコンブロック60aを除去する。浮遊ゲート46aは、消去性能を向上させるために、制御ゲート60bに面する鋭角縁部で終端する傾斜した上面を有する。論理ソース領域及びドレイン領域64/66並びにメモリセルドレイン領域62は、共通の埋め込みを使用して形成することができる。この特徴と利点の組み合わせは、浮遊ゲート間隔に対する浮遊ゲートの均一性、チャネル領域70の長さ、チャネル領域70にわたる浮遊ゲート46a及び制御ゲート60bのそれぞれの長さ、及び様々なメモリセル68間の消去効率の良好な制御を提供する。本方法はまた、従来の方法よりも少ないマスキングステップ及び/又は処理ステップで実施することもできる。例えば、ソース領域56がスペーサ54間の間隔によって画定されるメモリセル68用のソース領域埋め込みを実行するために別個のマスキングステップは必要ではない。
【0023】
図4A図4Eは、基板のメモリ区域30内にメモリセル、及び基板の論理区域32内に論理デバイスを形成するための代替の実施形態を示す。この実施形態は、図2C又は図2Dと同じ構造で始まる。酸化物スペーサ54は、図2Eに関して上述した酸化物堆積及び異方性酸化物エッチングによってトレンチ50の側壁に沿って形成される。しかしながら、ソース領域埋め込みの前に、図4Aに示すように、露出したポリシリコン層をトレンチ50の底部から除去するためにポリシリコンエッチングを実行する。次いで、埋め込みを実行して、図4Bに示すように、酸化物スペーサ50間で基板内にソース領域56を形成する。次いで、酸化物堆積(TEOS)を実行して、充填トレンチ50を含む酸化物80内の構造を覆う。酸化物化学機械研磨(CMP)及び/又は酸化物エッチングを実行して、窒化物層48を覆う酸化物80を除去するが、酸化物80はトレンチ50内に残る。次に、窒化物エッチングを使用して、窒化物48を除去する。次いで、ポリシリコンエッチングを使用して、ポリシリコン層46の露出部分を除去する(スペーサ54の下の部分を除く)。次いで、酸化物エッチングを実行して、酸化物層44の露出部分を除去する(スペーサ54の下の部分を除く)。酸化物エッチングはまた、スペーサ54を薄くし、ポリシリコン層46の端部(すなわち、浮遊ゲート46aの端部)を露出させたままにする。図4Cは結果得られる構造を示す。次いで、酸化物層58は、浮遊ゲート46aの露出端を含む構造の上方に形成される。次に、図4Dに示すように、厚いポリシリコン層60を酸化物層58に形成する。マスキングステップを実行して、論理区域32の一部分をフォトレジストで覆うが、論理区域32内のポリシリコン層60の一部分を露出させたままにし、メモリ区域30を露出させたままにする。次いで、ポリシリコンエッチングを実行して、論理区域内のポリシリコン層60の露出部分を除去し、論理区域32内にポリシリコンブロック60cを残しておく。同じポリシリコンエッチングは、メモリ区域30内のポリシリコン層60の上部を除去し、酸化物スペーサ54の外側にポリシリコンスペーサ60bを残す。次いで、埋め込みを実行して、ポリシリコンスペーサ60bに隣接する基板40のメモリ区域30内にドレイン領域62を形成し、ポリシリコンブロック60cに隣接する基板40の論理区域32内にソース領域及びドレイン領域64、66を形成する。図4Eは結果得られる構造を示す。
【0024】
図4A図4Eの実施形態は、いくつかの更なる利点を有する。メモリ区域30用のソース領域埋め込みは、埋め込みの前にトレンチ50の底部からポリシリコン層46を除去することによって容易に作製される。ソース領域埋め込みは酸化物層44を貫通するだけでよい。更に、トレンチ50に酸化物80を充填することにより、ポリシリコン60はトレンチ50内には形成されず、それによって、後にその領域からポリシリコン60を除去する必要が回避される(したがって、残留及び不必要なポリシリコンがトレンチ50内に残る恐れがあるリスクを低減する)。最後に、単一のポリシリコンエッチングを使用して、制御ゲート60b(スペーサの形態で)及び論理ゲート60cを形成する。
【0025】
図5A図5Eは、基板のメモリ区域30内にメモリセル、及び基板の論理区域32内に論理デバイスを形成するための第2の代替の実施形態を示す。この実施形態は、図2Bと同じ構造で始まる。図2C又は図2Dに関連して上述したように、ポリシリコンエッチング又は酸化によって凹状のトレンチの底部にポリシリコン層46を作製するプロセスは、図5A及び図5Bに示されるように、トレンチ50の中心部分におけるポリシリコン層46の深さ全体が完全に除去されるように、より積極的に(すなわち、トレンチ50の底部の奥に深く)実行される。次いで、スペーサ54をトレンチ50内に形成すると、図5Cに示すように、スペーサ54の間に残っているポリシリコン層46の部分は存在しない。次に、5Cの構造を、図2E図2Iに関連して上述したようなステップで処理して、図5Dの構造を結果的に得ることができる。あるいは、5Cの構造は、次に、図4B図4Eに関連して上述したようなステップで処理して、図5Eの構造を結果的に得ることができる。第2の代替の実施形態の利点は、トレンチ50の底部のポリシリコン46が別個に除去される必要はないことである。
【0026】
本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の1つ以上によって網羅され得る1つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び本明細書から明らかであるように、全ての方法のステップは、例示された又は特許請求された正確な順序で実行される必要はなく、むしろ、本発明のスプリットゲート型メモリセル及び論理デバイスの適切な形成が可能になる任意の順序で実行される。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、「形成」及び「形成される」という用語は、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。
【0027】
本明細書で使用される、「の上方に(over)」及び「に(on)」という用語は共に、「上に直接」(中間材料、要素、又は間隙がそれらの間に配設されていない)及び「上に間接的に」(中間材料、要素、又は間隙がそれらの間に配設されている)を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」(中間材料、要素、又は間隙がそれらの間に配設されていない)、及び「間接的に隣接した」(中間材料、要素、又は間隙がそれらの間に配設されている)を含み、「に取り付けられた」は、「に直接取り付けられた」(中間材料、要素、又は間隙がそれらの間に配設されていない)、及び「に間接的に取り付けられた」(中間材料、要素、又は間隙がそれらの間に配設されている)を含み、「電気的に結合された」は、「直接電気的に結合された」(中間材料又は要素がそれらの間で要素を電気的に連結していない)、及び「間接的に電気的に結合された」(中間材料又は要素がそれらの間で要素を電気的に連結している)を含む。例えば、「基板の上方に」要素を形成することは、中間材料/要素が介在せずに直接基板にその要素を形成することも、1つ以上の中間材料/要素が介在して間接的に基板にその要素を形成することも含み得る。
図1
図2A
図2B
図2C
図2D
図2E
図2F
図2G
図2H
図2I
図3
図4A
図4B
図4C
図4D
図4E
図5A
図5B
図5C
図5D
図5E
【国際調査報告】