特表 2022-532641 光電子構造素子、画素、ディスプレイ配置構造体およびそれに関する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-07-15

(54)【発明の名称】光電子構造素子、画素、ディスプレイ配置構造体およびそれに関する方法

(51)【国際特許分類】

   H01L 33/60 20100101AFI20220708BHJP

   H01L 33/08 20100101ALI20220708BHJP

   G09F 9/33 20060101ALI20220708BHJP

   G09F 9/30 20060101ALI20220708BHJP

【ＦＩ】

H01L33/60

H01L33/08

G09F9/33

G09F9/30 349B

G09F9/30 349Z

G09F9/30 349D

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021568189

(86)(22)【出願日】2020-03-30

(85)【翻訳文提出日】2022-01-12

(86)【国際出願番号】 EP2020058997

(87)【国際公開番号】W WO2020229043

(87)【国際公開日】2020-11-19

(31)【優先権主張番号】102019112604.5

(32)【優先日】2019-05-14

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】102019113792.6

(32)【優先日】2019-05-23

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】102019129209.3

(32)【優先日】2019-10-29

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】102019131506.9

(32)【優先日】2019-11-21

(33)【優先権主張国・地域又は機関】DE

(31)【優先権主張番号】PCT/EP2020/052191

(32)【優先日】2020-01-29

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】599133716

【氏名又は名称】オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング

【氏名又は名称原語表記】Ｏｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ

【住所又は居所原語表記】Ｌｅｉｂｎｉｚｓｔｒａｓｓｅ ４， Ｄ－９３０５５ Ｒｅｇｅｎｓｂｕｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】マーティン ベーリンガー

(72)【発明者】

【氏名】ペーター ブリック

(72)【発明者】

【氏名】ブルーノ イェンチュ

(72)【発明者】

【氏名】ローラ クライナー

(72)【発明者】

【氏名】ベルトルト ハーン

(72)【発明者】

【氏名】フーベアト ハルプリッター

(72)【発明者】

【氏名】タンセン ヴァーギーズ

(72)【発明者】

【氏名】クリストファー ヴィースマン

(72)【発明者】

【氏名】イェンス ミュラー

(72)【発明者】

【氏名】クリスティアン ミュラー

【テーマコード（参考）】

5C094

5F142

5F241

【Ｆターム（参考）】

5C094AA46

5C094BA23

5C094ED02

5C094ED11

5F142AA12

5F142CB14

5F142CD02

5F142CE03

5F142CE06

5F142CE15

5F142CE22

5F142CG14

5F142GA02

5F241AA06

5F241CA74

5F241CB22

5F241FF01

(57)【要約】

光を生成するように形成された活性ゾーンを有する少なくとも１つの半導体素子を備えた光電子構造素子が提案される。前記構造素子は、前記少なくとも１つの半導体素子の第１の主表面の上に配置され、所定の方向にのみ光を透過するように形成された誘電体フィルターと、前記少なくとも１つの半導体素子の少なくとも１つの側面および前記誘電体フィルターの少なくとも１つの側面に配置された反射材料とを含んでいる。

【特許請求の範囲】

【請求項1】

光電子構造素子であって、
光を発生させるように形成された活性ゾーンを有する、少なくとも１つの半導体素子と、
前記少なくとも１つの半導体素子の第１の主表面の上に配置されており、所定の方向にのみ光を透過するように形成された誘電体フィルターと、
前記少なくとも１つの半導体素子の少なくとも一方の側面および前記誘電体フィルターの少なくとも一方の側面に配置された反射材料と
を有する、光電子構造素子。

【請求項2】

前記少なくとも１つの半導体素子の少なくとも１つの側面が、前記活性ゾーンの高さで傾斜して延びている、請求項１記載の光電子構造素子。

【請求項3】

前記少なくとも１つの半導体素子が、第１の端子と第２の端子とを有しており、
前記反射材料が、導電性であり、前記少なくとも１つの半導体素子の第１の端子に結合されている、請求項１または２記載の光電子構造素子。

【請求項4】

前記反射材料が、電流供給用の前記第１の端子に接触するように、光源の対向する２つの側面でのみ導電性に形成されている、請求項３記載の光電子構造素子。

【請求項5】

前記反射材料が、電流供給用の前記端子から絶縁されるように、他の２つの側では非導電性に形成されている、請求項４記載の光電子構造素子。

【請求項6】

前記誘電体フィルターが、放射方向に隣り合う前記半導体素子の層に少なくとも部分的に形成されている、請求項１から５までのいずれか１項記載の光電子構造素子。

【請求項7】

前記誘電体フィルターが、異なる屈折率を有する第１の領域および第２の領域を有しており、変換材料が前記第１の領域を形成している、請求項１から６までのいずれか１項記載の光電子構造素子。

【請求項8】

前記少なくとも１つの半導体素子が、前記第１の主表面に対向する第２の主表面を有しており、
前記少なくとも１つの半導体素子の第２の主表面の下には、反射層が配置されている、請求項１から７までのいずれか１項記載の光電子構造素子。

【請求項9】

前記反射層が、少なくとも部分的に導電性であり、前記少なくとも１つの半導体素子の第２の端子に結合されている、請求項１から８までのいずれか１項記載の光電子構造素子。

【請求項10】

前記反射層が電気的に絶縁されており、１つ以上の導電層が前記反射層の上および／または下に配置されている、請求項８記載の光電子構造素子。

【請求項11】

電気絶縁性の第１の材料が、前記反射材料と前記反射層との間に配置されており、特に前記電気絶縁性の第１の材料は、前記少なくとも１つの半導体素子よりも低い屈折率を有している、請求項１から１０までのいずれか１項記載の光電子構造素子。

【請求項12】

前記少なくとも１つの半導体素子と前記誘電体フィルターとの間に、表面が粗面化された層が配置されている、請求項１から１１までのいずれか１項記載の光電子構造素子。

【請求項13】

前記光電子構造素子が、
光出射面にあり、無機色素または量子ドットを有している変換材料；または
前記誘電体フィルターと前記半導体材料との間にあり、無機色素または量子ドットを有している変換材料
をさらに含む、請求項１から１２までのいずれか１項記載の光電子構造素子。

【請求項14】

前記少なくとも１つの半導体素子の第１の主表面が、粗面化された表面を有している、請求項１から１３までのいずれか１項記載の光電子構造素子。

【請求項15】

前記少なくとも１つの半導体素子が、少なくとも１４０μｍの横方向の広がりおよび／または少なくとも５μｍの高さを有している、請求項１から１４までのいずれか１項記載の光電子構造素子。

【請求項16】

前記少なくとも１つの半導体素子が、アレイ状に配置された複数の半導体素子を含んでおり、隣り合う半導体素子は、反射材料によって互いに分離されている、請求項１から１５までのいずれか１項記載の光電子構造素子。

【請求項17】

前記反射材料が導電性であり、前記半導体素子の前記第１の端子が前記反射材料を介して共通の外部端子に接続されている、請求項１１記載の光電子構造素子。

【請求項18】

前記少なくとも１つの半導体素子が、並置された複数の半導体素子を含んでおり、隣り合う半導体素子の間には、電気絶縁性の第２の材料が配置されている、請求項１から１７までのいずれか１項記載の光電子構造素子。

【請求項19】

前記反射材料が導電性であり、前記電気絶縁性の第２の材料の上および／または下および／または内部には、前記半導体素子の前記第１の端子を共通の外部端子に接続する導体トラックが延在している、請求項１から１８までのいずれか１項記載の光電子構造素子。

【請求項20】

前記半導体素子の前記第２の端子が、個別に駆動制御可能である、請求項１から１９までのいずれか１項記載の光電子構造素子。

【請求項21】

前記光電子構造素子が、前記誘電体フィルターの上に配置されたレンズをさらに含む、請求項１から２０までのいずれか１項記載の光電子構造素子。

【請求項22】

光電子構造素子を製造する方法であって、
光を発生させるように形成された活性ゾーンを有する、前述または後述の請求項のうちいずれか１項記載の少なくとも１つの半導体素子を提供するステップと、
前記少なくとも１つの半導体素子の第１の主表面の上に誘電体フィルターを配置するステップであって、前記誘電体フィルターは、所定の方向にのみ光を透過するように形成されている、ステップと、
前記少なくとも１つの半導体素子の少なくとも１つの側面および前記誘電体フィルターの少なくとも１つの側面に、反射材料を配置するステップと
を含む、方法。

【請求項23】

ディスプレイのピクセルを生成するための光電子構造素子を備えた画素であって、
前記画素は、少なくとも２つのサブ画素、特に同色発光の２つのサブ画素から形成されており、特に各サブ画素は光電子構造素子によって形成されており、
同一の画素素子の隣り合う２つのサブ画素の間にはサブ画素分離素子が設けられており、
前記サブ画素分離素子は、それぞれのサブ画素の電気駆動制御に関して分離を行うように構成されており、それぞれ前記サブ画素が発する光に関して光学的に結合を行うように構成されている、画素。

【請求項24】

前記サブ画素が共通のエピタキシャル層を有しており、前記サブ画素分離素子が、主発光方向のエピタキシャル層平面に対して横方向に前記エピタキシャル層内でトレンチ状に延在している、請求項２３記載の画素。

【請求項25】

前記画素のサブ画素が、互いに独立して電気的に接触接続可能であるかつ／または駆動制御可能である、請求項２３または２４記載の画素。

【請求項26】

少なくとも２つの前記サブ画素が、前記サブ画素分離素子によって分離された共通の活性層を有している、請求項２３から２５までのいずれか１項記載の画素。

【請求項27】

前記サブ画素分離素子が、前記画素の活性層まで延在しているか、または少なくとも部分的に当該画素を貫通するように延在している、請求項２３から２６までのいずれか１項記載の画素。

【請求項28】

前記サブ画素分離素子が、特に前記活性層の領域において、拡散されたドーパントによって生じた量子井戸インターミキシングによって形成されている、請求項２３から２７までのいずれか１項記載の画素。

【請求項29】

前記画素が、前記画素の表面にわたって延在しているレンズをさらに含む、請求項２３から２８までのいずれか１項記載の画素。

【請求項30】

透明な導電層が表面に形成されている、請求項２３から２９までのいずれか１項記載の画素。

【請求項31】

少なくとも１つのサブ画素を接触接続させるための少なくとも１つのコンタクト面が、前記光出射面と反対側の面に設けられている、請求項２３から３０までのいずれか１項記載の画素。

【請求項32】

請求項２３から３１までのいずれか１項記載の複数の画素を有するディスプレイ配置構造体であって、
隣り合う２つの画素の間に画素素子分離層が設けられており、前記画素素子分離層は、それぞれの画素の駆動制御に関して前記隣り合う画素を電気的に分離し、かつ前記画素が発する光に関して前記隣り合う画素を光学的に分離するように構成されている、ディスプレイ配置構造体。

【請求項33】

前記画素と関連する前記サブ画素とが共通のエピタキシャル層を有しており、前記画素素子分離層が、主発光方向の前記エピタキシャル層平面に対して横方向に前記エピタキシャル層内にトレンチ状に延在している、請求項３２記載のディスプレイ配置構造体。

【請求項34】

前記画素素子分離層のトレンチ深さｄ１は、前記サブ画素分離素子のトレンチ深さよりも大きい、請求項３２または３３記載のディスプレイ配置構造体。

【請求項35】

前記隣り合う画素またはサブ画素が、画素素子分離層および／またはサブ画素分離素子によって分離された活性層を含んでいる、請求項３２から３４までのいずれか１項記載のディスプレイ配置構造体。

【請求項36】

前記ディスプレイ配置構造体が、前記画素のコンタクト領域に対応するコンタクト領域を有するキャリア層をさらに含み、前記キャリア層には、次の素子、すなわち
前記画素の電流供給のための導電線、
電流ドライバ回路または供給回路、および
輝度を調整するための制御回路
のうちの少なくとも１つが設けられている、請求項３２から３５までのいずれか１項記載のディスプレイ配置構造体。

【請求項37】

画素を較正する方法であって、次のステップ、すなわち
請求項２３から３１までのいずれか１項記載の画素のサブ画素を駆動制御するステップと、
サブ画素の欠陥情報を検出するステップと、
前記欠陥情報を前記制御ユニットの記憶ユニットに記憶するステップと
を含む、方法。

【請求項38】

画素のすべての個々のサブ画素について、駆動制御、検出および記憶が順次実行される、請求項３７記載の方法。

【請求項39】

少なくとも２つの光電子構造素子を有し、ｎ型ドープ層とｐ型ドープ層との間にあるそれぞれの構造素子が発光に適した活性ゾーンを形成しているアレイにおいて、
隣接して形成された２つの光電子構造素子の間で、ｎ型ドープ側およびｐ型ドープ側からクラッド層までもしくはクラッド層内まで、または活性ゾーンまでもしくは少なくとも部分的に活性ゾーン内まで、最大厚さｄ_cの材料遷移部が形成されるように、層シーケンスの材料が中断または除去されており、これにより前記材料遷移部における電気的および／または光学的な伝導性が低下する
ことを特徴とする、アレイ。

【請求項40】

前記材料遷移部が、前記活性ゾーンと、前記活性ゾーンの少なくとも片側にある厚さの小さい残留層とを有している、請求項３９記載のアレイ。

【請求項41】

除去された材料が、充填材料で少なくとも部分的に置き換えられている、請求項３９または４０記載のアレイ。

【請求項42】

除去された材料が、相対的に小さなバンドギャップを有し、ひいては前記活性ゾーンの光を吸収する材料で少なくとも部分的に置き換えられている、請求項３９から４１までのいずれか１項記載のアレイ。

【請求項43】

除去された材料が、高い屈折率、特にドープされた材料または充填材料の屈折率よりも高い屈折率を有する材料で少なくとも部分的に置き換えられている、請求項３９から４２までのいずれか１項記載のアレイ。

【請求項44】

前記光を吸収する材料および／または前記高い屈折率を有する材料が、それぞれの材料遷移部に施与されている、請求項３９から４３までのいずれか１項記載のアレイ。

【請求項45】

前記高い屈折率を有する材料が、屈折率を高める材料を前記充填材料に、特にそれぞれのクラッド層までの拡散または注入によって、形成されている、請求項３９から４４までのいずれか１項記載のアレイ。

【請求項46】

光吸収を高める材料および／または電気抵抗を高める材料が、それぞれの材料遷移部の前記活性ゾーンに拡散または注入されている、請求項３９から４５までのいずれか１項記載のアレイ。

【請求項47】

少なくとも１つの光学構造体、特にフォトニック結晶および／またはブラッグミラーが、前記材料遷移部に沿って、前記材料遷移部の上に、または前記材料遷移部内に作製されている、請求項３９から４６までのいずれか１項記載のアレイ。

【請求項48】

２つの互いに対向する電気的コンタクトによって前記材料遷移部の２つの主表面に電気バイアスが印加され、それぞれの材料遷移部を通して電界が発生する、請求項３９から４７までのいずれか１項記載のアレイ。

【請求項49】

前記材料遷移部の前記２つの主表面の少なくとも一方の面に施与されたまたは成長させたｎ型ドープ材料および／またはｐ型ドープ材料によって、それぞれの材料遷移部を通して電界が発生される、請求項３９から４８までのいずれか１項記載のアレイ。

【請求項50】

前記材料遷移部の露出した主表面および／または前記光電子構造素子の露出した表面領域が、特に二酸化ケイ素を有するそれぞれのパッシベーション層によって、電気的に絶縁され、パッシベーションされている、請求項３９から４９までのいずれか１項記載のアレイ。

【請求項51】

前記光電子構造素子の前記主表面が、コンタクト層によって電気的に接触接続されている、請求項３９から５０までのいずれか１項記載のアレイ。

【請求項52】

光電子構造素子とそれに隣り合う光電子構造素子との間の前記材料および／または前記材料遷移部が、特に方向に応じて互いに異なるように形成されている、請求項３９から５１までのいずれか１項記載のアレイ。

【請求項53】

前記アレイが、主放射方向に面している表面に施与された変換材料をさらに含む、請求項３９から５２までのいずれか１項記載のアレイ。

【請求項54】

光電子画素のアレイを製造する方法であって、次のステップ、すなわち
ｎ型ドープ層およびｐ型ドープ層の全体的に平面な層シーケンスをアレイに沿って提供するステップであって、これらの間に発光に適した活性ゾーンを形成する、ステップと、
－形成される隣り合う画素間の材料をｎ型ドープ側およびｐ型ドープ側から少なくとも部分的に除去するステップであって、それにより前記活性ゾーンを含む最大厚さｄ_ｃの材料遷移部を残し、隣り合う画素間の電気的および／または光学的な伝導性を低下させるステップと
を含む、方法。

【請求項55】

前記材料を除去するステップが、前記ｎ型ドープ側およびｐ型ドープ側から非ドープのクラッド層までもしくは非ドープのクラッド層内まで、または活性ゾーンまでもしくは少なくとも部分的に活性ゾーン内まで層シーケンスを除去することを含む、請求項５４記載の方法。

【請求項56】

前記ｎ型ドープ側および／またはｐ型ドープ側から除去された材料が、充填材料で少なくとも部分的に置き換えられる、請求項５４記載の方法。

【請求項57】

前記ｎ型ドープ側および／またはｐ型ドープ側から除去された材料が、相対的に小さなバンドギャップを有し、ひいては前記活性ゾーンの光を吸収する材料で少なくとも部分的に置き換えられる、請求項５４から５６までのいずれか１項記載の方法。

【請求項58】

前記ｎ型ドープ側および／またはｐ型ドープ側から除去された材料が、高い屈折率、特にドープされた材料または充填材料の屈折率よりも高い屈折率を有する材料で置き換えられる、請求項５４から５７までのいずれか１項記載の方法。

【請求項59】

前記光を吸収する材料および／または前記高い屈折率を有する材料が、それぞれの材料遷移部に施与される、請求項５４から５８までのいずれか１項記載の方法。

【請求項60】

前記高い屈折率を有する材料が、前記充填材料に、特にそれぞれのクラッド層までの拡散または注入によって形成される、請求項５４から５９までのいずれか１項記載の方法。

【請求項61】

前記ｎ型ドープ側および／またはｐ型ドープ側から光吸収を高める材料および／または電気抵抗を高める材料が前記活性ゾーンに拡散または注入される、請求項５４から６０までのいずれか１項記載の方法。

【請求項62】

前記ｎ型ドープ側および／またはｐ型ドープ側から前記材料遷移部に沿って、前記材料遷移部の上にまたは前記材料遷移部内に、少なくとも１つの光学構造体、特にフォトニック結晶および／またはブラッグミラーが作製される、請求項５４から６１までのいずれか１項記載の方法。

【請求項63】

前記ｎ型ドープ側および／またはｐ型ドープ側から２つの互いに対向する電気的コンタクトが形成されて、前記材料遷移部の２つの主表面に電気バイアスが印加され、それぞれの材料遷移部を通して電界が発生される、請求項５４から６２までのいずれか１項記載の方法。

【請求項64】

前記材料遷移部の前記２つの主表面のうちの少なくとも一方の面に施与されたまたは成長されたｎ型ドープ材料および／またはｐ型ドープ材料によって、それぞれの材料遷移部を通して電界が導入される、請求項５４から６３までのいずれか１項記載の方法。

【請求項65】

前記方法が、前記材料遷移部の露出した主表面および／または前記画素の露出した表面領域を、特に二酸化ケイ素を有するそれぞれのパッシベーション層によって、電気的に絶縁し、パッシベーションすることを含む、請求項５４から６４までのいずれか１項記載の方法。

【請求項66】

前記方法が、前記画素の主表面をコンタクト層によって電気的に接触接続することを含む、請求項５４から６５までのいずれか１項記載の方法。

【請求項67】

前記画素とその隣り合う画素との間の材料および／または材料遷移部が、特に方向に応じて互いに異なるように形成される、請求項５４から６６までのいずれか１項記載の方法。

【請求項68】

前記ステップが、最初は前記アレイの一方の主表面に対して実行され、その後、基板交換後に前記アレイの他方の主表面に対して実行される、請求項５４から６７までのいずれか１項記載の方法。

【請求項69】

ディスプレイ配置構造体であって、
モノリシック集積回路とマトリクス状に配置されたＩＣ基板コンタクトとを備えたＩＣ基板部品と、
第１のドーピングを有する第１の半導体層と第２のドーピングを有する第２の半導体層とを有する半導体層シーケンスを含むモノリシック画素化オプトチップであって、前記第１の半導体層の電荷キャリアの極性は、前記第２の半導体層の電荷キャリアの極性とは異なり、前記半導体層シーケンスは積層方向を規定している、モノリシック画素化オプトチップと
を含み、
前記モノリシック画素化オプトチップ内には、マトリクス状に配置された光電子構造素子が存在し、
各光電子構造素子は、前記ＩＣ基板部品に面している背面と、第１の光源コンタクトとを有しており、前記第１の光源コンタクトは、前記第１の半導体層に接触する形で隣接し、前記ＩＣ基板コンタクトのそれぞれ１つに電気的に接続されている、ディスプレイ配置構造体において、
前記第１の光源コンタクトの前記背面への投影面積が、最大でも前記背面の面積の半分に相当し、
前記第１の光源コンタクトが、積層方向に対して垂直方向を指し示す横方向において背面側アブソーバで取り囲まれている
ことを特徴とする、ディスプレイ配置構造体。

【請求項70】

前記第１の半導体層および前記第２の半導体層が、１０^４Ｓｍ^－１未満、好ましくは３・１０^３Ｓｍ^－１未満、さらに好ましくは１０^３Ｓｍ^－１未満のｐ型またはｎ型の伝導性を有している、請求項６９記載のディスプレイ配置構造体。

【請求項71】

積層方向における前記第１の半導体層の層厚が、横方向における前記第１の光源コンタクトの最大対角線の最大１０倍、好ましくは最大５倍である、請求項６９または７０記載のディスプレイ配置構造体。

【請求項72】

前記光電子構造素子の画素サイズが１００μｍ超、特に１２０μｍ超、特に２００μｍ～１０００μｍの範囲である、請求項６９から７１までのいずれか１項記載のディスプレイ配置構造体。

【請求項73】

前記第１の光源コンタクトの前記背面への投影面積が、前記背面の面積の最大２５％、好ましくは最大１０％に相当している、請求項６９から７２までのいずれか１項記載のディスプレイ配置構造体。

【請求項74】

前記背面側アブソーバが、積層方向に前記半導体シーケンス内へ延在している、請求項６９から７３までのいずれか１項記載のディスプレイ配置構造体。

【請求項75】

各光電子構造素子の前記第２の半導体層の上で積層方向に、透明な材料からなる第２の光源コンタクトが配置されており、前記光源コンタクトは、モノリシック画素化オプトチップの正面側の透明なコンタクト層に電気的に接続されている、請求項６９から７４までのいずれか１項記載のディスプレイ配置構造体。

【請求項76】

前記第２の光源コンタクトが、透明なコンタクト層自体によって形成されている、請求項７５記載のディスプレイ配置構造体。

【請求項77】

前記第２の光源コンタクトが透明なコンタクト層に隣接しており、隣接して配置された前記光電子構造素子の前記第２の光源コンタクトは、積層方向に対して垂直方向を指し示す横方向において正面側アブソーバで互いに分離されている、請求項６９から７６までのいずれか１項記載のディスプレイ配置構造体。

【請求項78】

前記正面側アブソーバは、積層方向とは逆向きに第２の半導体層まで、好ましくは第２の半導体層内まで延在している、請求項６９から７７までのいずれか１項記載のディスプレイ配置構造体。

【請求項79】

積層方向を基準として、前記第１の光源コンタクトの下には、前記第１の光源コンタクトよりも横断面積が大きいオプトチップコンタクト素子が隣接している、請求項６９から７８までのいずれか１項記載のディスプレイ配置構造体。

【請求項80】

前記ディスプレイ配置構造体が、前記モノリシック画素化オプトチップの表面に光変換素子をさらに含んでいる、請求項６９から７９までのいずれか１項記載のディスプレイ配置構造体。

【請求項81】

ディスプレイ配置構造体を製造する方法であって、
モノリシック集積回路とマトリクス状に配置されたＩＣ基板コンタクトとを備えたＩＣ基板部品と、モノリシック画素化オプトチップとが電気的に接続されており、
前記モノリシック画素化オプトチップ内では、第１のドーピングを有する第１の半導体層と第２のドーピングを有する第２の半導体層とを有する半導体層シーケンスが成長され、前記第１の半導体層の電荷キャリアの極性は、前記第２の半導体層の電荷キャリアの極性とは異なり、前記半導体層シーケンスは積層方向を規定し、
前記モノリシック画素化オプトチップ内には、マトリクス状に配置された光電子構造素子が設置され、各光電子構造素子は、前記ＩＣ基板部品に面している背面と、第１の光源コンタクトとを有しており、前記第１の光源コンタクトは、前記第１の半導体層に接触する形で隣接し、前記ＩＣ基板コンタクトのそれぞれ１つに電気的に接続されている、方法において、
前記第１の光源コンタクトを、積層方向に対して垂直な投影面積が、前記背面の面積の最大でも半分を占めるような大きさで設置し、
前記第１の光源コンタクトを、積層方向に対して垂直方向を指し示す横方向において背面側アブソーバで取り囲む
ことを特徴とする、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本特許出願は、２０１９年５月１４日付け独国特許出願公開第１０２０１９１１２６０４．５号明細書の優先権、２０１９年５月２３日付け独国特許出願公開第１０２０１９１１３７９２．６号明細書の優先権、２０１９年１０月２９日付け独国特許出願公開第１０２０１９１２９２０９．３号明細書の優先権、２０１９年１１月２１日付け独国特許出願公開第１０２０１９１３１５０６．９号明細書の優先権、および２０２０年１月２９日付け国際出願ＰＣＴ／ＥＰ２０２０／０５２１９１号明細書の優先権を主張するものであり、これらの開示内容は参照により本明細書に組み込まれる。

【0002】

本発明は、光電子構造素子および光電子構造素子を備えた画素に関するものである。本発明はさらに、ディスプレイ配置構造体およびその製造方法に関するものである。

【0003】

背景技術
ディスプレイなどの多くの用途では、光電子構造素子はモノリシックに組み立てられている。したがって、個々の構造素子はボードまたはバックプレーンに配置されるのではなく、光電子構造素子を基板に統合し、これらの素子を個別に駆動制御できるようにしたものである。これによって、小型化が可能になるだけでなく、転写プロセスおよびはんだ付け工程が少なくて済むという利点もある。さらに、このようなモノリシックモジュールは、個々の構造素子のサイズとモジュールのサイズとの両方について容易にスケーリングすることができる。構造素子は、自由に定義可能なマトリクス状に配置することができる。このようなスケーリング効果は、特に大量生産の際に非常に有効である。

【0004】

異なる用途に応じて、特に異なる放射パターンが必要とされる。いくつかの用途では、光電子構造素子はランベルト放射パターンを有するべきであり、他の用途では、放射は可能な限り指向性を持つことが望ましい。

【0005】

モノリシックなデザインの場合、一方では、駆動制御電子回路（Ansteuerelektronik）を光電子構造素子が製造されている基板に組み込むことができる。他方では、回路および光電子構造素子を、別々に製造し、その後に組み合わせることも可能である。この場合、適切な位置関係を確保することが重要である。

【0006】

この出願は、特に、光電子構造素子が故障した場合の冗長性、放射パターンおよび駆動制御に関するテーマを伴うモノリシックディスプレイのいくつかの態様を取り扱っている。

【0007】

発明の概要
一態様では、反射面を追加した誘電体フィルターを取り付けたＬＥＤの放射パターンの改善が関係している。本開示の第１の態様による光電子構造素子、特にＬＥＤは、少なくとも１つの半導体素子と、１つの誘電体フィルターと、１つの反射材料とを含む。

【0008】

少なくとも１つの半導体素子は、光を生成するように形成された活性ゾーンを含む。特に、これは縦型または横型のＬＥＤとして構成されていてもよい。構造素子の効率を高めるための措置が可能である。さらに、少なくとも１つの半導体素子は、第１の主表面と、第１の主表面に対向する第２の主表面と、２つの主表面の間に広がる側面とを有している。例えば、少なくとも１つの半導体素子は、３つまたは４つ以上の側面を有していてもよい。しかしながら、少なくとも１つの半導体素子が丸形の主表面を有し、そのために一態様しか有しないことも考えられる。

【0009】

誘電体フィルターは、少なくとも１つの半導体素子の第１の主表面の上に配置され、誘電体フィルターに所定の方向で入射する光のみを透過もしくは通過させるように構成されている。

【0010】

例えば、誘電体フィルターは、所定の円錐角（Winkelkegel）でのみ光を透過するように構成されていてもよい。円錐角は、その軸線が少なくとも１つの半導体素子の第１の主表面に対して垂直になるように配向されている。コーンの外側面もしくは母面とコーンの軸線との間の角度、すなわち、コーンの開口角の半分は、所定の値を有していてもよい。例えば、コーンの開口角の半分は、最大でも５°、最大でも１５°、最大でも３０°または最大でも６０°とすることができる。半導体素子から誘電体フィルターに所定の円錐角の範囲内の角度で入射した光成分が透過し、残りの光成分は実質的に透過せず、例えば半導体素子に反射して戻される。これにより、光電子デバイスから放出される光の高い指向性が可能となる。

【0011】

誘電体フィルターは、円錐角が非常に小さい開口角を有するように構成されていてもよく、その結果、第１の主表面に対して垂直に半導体素子を出る光のみが誘電体フィルターによって透過される。

【0012】

一態様では、誘電体フィルターは、誘電体層のスタックで構成されていてもよく、これはコーティングにより半導体素子上に適用され、特に高い透過率を有する。例えば、スタック内の誘電体層は、低屈折率と高屈折率とを交互に有していてもよい。高屈折率の誘電体層の材料としては、例えば、Ｎｂ_２Ｏ_５、ＴｉＯ_２、ＺｒＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５またはＺｎＯを使用することができる。低屈折率の誘電体層には、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮまたはＭｇＦ_２を用いることができる。高屈折率と低屈折率とを交互に有する誘電体層のスタックは、ブラッグフィルターとして構成されていてもよい。さらに、誘電体フィルターはフォトニック結晶であってもよい。

【0013】

少なくとも１つの半導体素子および誘電体フィルターの１つ以上の側面には、反射材料が堆積されている。反射材料は、少なくとも１つの半導体素子の少なくとも１つ以上またはすべての側面を覆うように設けられていてもよい。同様に、反射材料は、誘電体フィルターの少なくとも１つ以上またはすべての側面を覆ってもよい。一構成では、反射材料は、少なくとも１つの半導体素子と誘電体フィルターの両方を横方向に完全に取り囲んでいる。

【0014】

反射材料は、少なくとも１つの半導体素子から放出される光、またはこの光の少なくとも一部の波長域に対して反射性を有していてもよい。その結果、少なくとも１つの半導体素子または誘電体フィルターの側面を通って出射する光が反射して戻され、光電子構造素子の効率が向上する。

【0015】

複数の構造素子が提案されていてもよい。これらはまた、各々が上述の特性を有する１つ以上のモノリシックに組み立てられた半導体素子を有している。半導体素子上には、それぞれ誘電体フィルターが配置されている。さらに、半導体素子は反射材料で取り囲まれている。追加的または代替的に、半導体素子を備えた複数の構造素子がこのようなミラーで取り囲まれていてもよい。例えば、このような構成では、冗長性を提供することができるため、１つの半導体素子が故障しても、冗長性のある半導体素子がその機能を引き継ぐことができる。例えば、半導体素子は、アレイ状に、すなわちモノリシックディスプレイの規則的な配置構造で配置されていてもよい。

【0016】

光電子構造素子は、ディスプレイ、すなわち表示デバイスに内蔵されていてもよい。半導体素子の各々は、ディスプレイの１つの画素を表したり、構成したりすることができる。さらに、半導体素子の各々は、画素のサブ画素を表すことができ、各画素は、例えば、赤色、緑色および青色を有する光を放出する複数のサブ画素から形成されている。

【0017】

個々の半導体素子とそれぞれの誘電体フィルターとを横方向に取り囲む反射材料によって、隣り合う画素間で高いコントラストが得られる。さらに、高画素密度も可能である。一構成によれば、半導体素子はＬＥＤとして構成されている。ＬＥＤは、特に１４０μｍ～７５０μｍの範囲で発光面の横方向の広がりが小さい。モノリシックアレイの構造素子は、個別のＬＥＤとは異なり、それぞれが自己完結型のユニットを形成している。半導体素子が発する光は、例えば、可視域、紫外（ＵＶ）光および／または赤外（ＩＲ）光とすることができる。

【0018】

ディスプレイに加えて、本出願の第１の態様による光電子構造素子は、例えば、ＡＲ（拡張現実；ドイツ語：erweiterte Realitaet）用途や、画素化アレイもしくは画素化光源の他の用途でも使用することができる。

【0019】

一構成によれば、少なくとも１つの半導体素子の少なくとも１つ以上またはすべての側面が、活性ゾーンの高さで傾斜して延びている。つまり、それぞれの側面の少なくとも一部は、少なくとも１つの半導体素子の第１の主表面と角度を形成し、この角度は９０°ではなく、特に９０°未満であることを意味している。少なくとも１つの半導体素子は、その高さ全体にわたって面取りされていてもよいし、部分的にのみ面取りされていてもよいが、いずれにしても活性ゾーンは面取りされた領域にあることが望ましい。完全または部分的に面取りされた側面は、低屈折率の絶縁層と界面を形成してもよい。水平方向に放出された光は、面取りされた側面によって、部品の表面に向かって反射される。

【0020】

少なくとも１つの半導体素子は、第１の電気端子と第２の電気端子とを有していてもよい。例えば、一方の端子がカソードを表し、他方の端子がアノードを表すことができる。さらに、反射材料は、導電性を有し、少なくとも１つの半導体素子の第１の端子に電気的に結合されていてもよい。特に、第１の端子は、少なくとも１つの半導体素子のｎ型ドープ領域に接続されていてもよい。その結果、反射材料は、隣り合う画素間の光学的分離を生じさせると同時に、少なくとも１つの半導体素子に電気的コンタクトを提供する。

【0021】

多数の半導体素子を備えた複数の光電子構造素子が提案されている場合には、それぞれの半導体素子を取り囲む反射材料および導電性材料が相互に接続されていてもよく、これにより半導体素子の第１の端子を外部から一緒に制御することが可能になる。この場合、半導体素子の第２のコンタクトは、例えば、半導体素子の下面を介して、個別に駆動制御可能であってもよい。１つのコンタクトだけを良好な解像度で定義する必要があるため、本構成は製造上有利であり、チップの下面に２つの互いに切り離されたコンタクトを設けると面積が不足するような非常に小さな画素の製造も容易になる。反射材料は、例えば、金属であってもよいし、金属を含んでいてもよいし、電着していてもよい。

【0022】

反射層が、少なくとも１つの半導体素子の第２の主表面の下に配置されていてもよい。これにより、第２の主表面を通って出てきた光は、半導体素子に再び反射して戻り、上面を通って光電子構造素子から完全に出射する。さらに、反射層は、導電性を有し、少なくとも１つの半導体素子の第２の端子に電気的に結合されていてもよい。例えば、第２の端子は、少なくとも１つの半導体素子のｐ型ドープ領域に接続されていてもよい。その結果、反射層は、その反射特性に加えて、少なくとも１つの半導体素子との電気的コンタクトを構築する役割も果たす。各半導体素子の第２の端子を個別に駆動制御できるようにすることも提案されていてよい。

【0023】

反射層は、反射材料と同じ材料を使用してよいが、そうでなくてもよい。例えば、反射層には金属を使用することができる。

【0024】

上述の構成に代えて、反射層は電気的に絶縁されていてもよく、反射層の上および／または下に、特に少なくとも１つの半導体素子の第２のコンタクトに結合された１つ以上の導電層が配置されていてもよい。この場合、反射層は、例えば、誘電体ミラーであってもよく、特に金属層の上に配置されていてもよい。そうして、電気的接触接続は、誘電体層を貫通するフィードスルーまたは誘電体層の側面を介して行われる。さらに、反射層の上、すなわち、少なくとも１つの半導体素子と反射層との間に、導電性で透明な層が配置されていてもよい。導電性で透明な層の材料として、例えば酸化インジウムスズ（英語：indium tin oxide：略してＩＴＯ）を使用することができる。

【0025】

一構成によれば、例えば酸化インジウムスズの導電性で透明な層と、誘電体ミラーとの下に、銀ミラーが配置されている。あるいは少なくとも１つの半導体素子の下に、例えば酸化インジウムスズの導電性で透明な層と銀ミラーとのみが配置されていてもよい。

【0026】

反射材料と反射層との間には、電気絶縁性の第１の材料が配置されていてもよい。さらに、電気絶縁性の第１の材料は、少なくとも１つの半導体素子の側面の１つ以上、特に側面の面取りされた部分と直接接触していてもよい。さらに、電気絶縁性の第１の材料は、少なくとも１つの半導体素子よりも、特に電気絶縁性の第１の材料との界面の領域で、低い屈折率を有していてもよい。その結果、電気絶縁性の第１の材料は、少なくとも１つの半導体素子の第１の端子と第２の端子の間に電気的な絶縁を引き起こす。さらに、屈折率のコントラストにより、少なくとも１つの半導体素子と電気絶縁性の第１の材料との間の界面で光が反射して戻され得る。

【0027】

電気絶縁性の第１の材料は、例えばＳｉＯ_２からなり、高いアスペクト比を満たすことができるように、例えばＴＥＯＳ（オルトケイ酸テトラエチル）を使用した気相成長法、または例えばシランをベースにした別の方法で堆積させてもよい。

【0028】

少なくとも１つの半導体素子と誘電体フィルターとの間、すなわち、少なくとも１つの半導体素子の第１の主表面の上には、光の向きを他の空間方向に変えたり、光を散乱させたりするように構成された粗面化表面を有する層が配置されていてもよい。この層は、ランベルト放射パターンを有し得る。さらに、全反射の臨界角を超える角度の光成分が向きを変えるように層が形成されていてもよいため、原理的にすべての成分を取り出すことができ、部品内に「閉じ込められた」ままになることはない。

【0029】

上述の層は、例えば、ランダムまたは決定論的にパターニングされた半導体表面から構成されていてもよい。表面は、傾斜したフランク部を有する粗面化された構造を有していてもよく、粗面化された構造の高さは、最大で数１００ｎｍである。粗面化された構造は、例えば、エッチングによって作り出すことができる。

【0030】

さらに、上述の層を使用せず、代わりに少なくとも１つの半導体素子の第１の主表面を粗面化することも可能である。このために、例えば、特にランベルト放射パターンを実現するために、ランダムまたは決定論的なトポロジーを第１の主表面にエッチングすることができる。少なくとも１つの半導体素子の粗面化された第１の主表面は、上述した層の粗面化された表面と同じ特性を有することができる。

【0031】

少なくとも１つの半導体素子または当該半導体素子上に配置された層の粗面化された表面上に、例えばＳｉＯ_２からなる、下層の屈折率とは異なる屈折率を有し、さらに平坦な上面を有する更なる層を堆積させてもよい。この追加の層は、その平らな上面によって誘電体フィルターを適用することができ、同時に、屈折率差によって下層の粗面化された表面の機能を維持している。

【0032】

画素の横方向の広がりが、例えば１４０μｍ～７５０μｍの範囲にあることで、少なくとも１つの半導体素子の高さを数μｍの範囲で小さくすることが可能である。特に、少なくとも１つの半導体素子は、３μｍ～３０μｍの範囲の高さを有することができる。

【0033】

上述したように、デバイスは、本願に記載された構成を有することができる複数の光電子構造素子を含むことができる。構造素子の半導体素子の各々は、関連する誘電体フィルターと、それぞれの半導体素子の下に配置された反射層とともに、反射材料によって横方向に完全に取り囲まれていてもよい。一構成によれば、半導体素子はアレイ状に配置され、隣り合う半導体素子は反射材料によって互いに分離されている。その結果、反射材料は格子を形成し、隣り合う半導体素子は格子によってのみ互いに分離される。

【0034】

反射材料がさらに導電性である場合、すべての半導体素子の第１の端子は、反射材料を介して共通の外部端子に接続されていてもよい。半導体素子の第２の端子は、個別に駆動制御可能であり得る。

【0035】

代替的な構成によれば、反射材料によってそれぞれ横方向に取り囲まれた複数の半導体素子は並置されており、隣り合う半導体素子の間には、電気絶縁性の第２の材料が配置されている。例えば、電気絶縁性の第２の材料はポッティング材料であってもよい。

【0036】

本構成では、反射材料は導電性を有していてもよい。半導体素子の第１の端子を共通の外部端子に接続するために、電気絶縁性の第２の材料の上および／または下および／または内部には、半導体素子の第１の端子を共通の外部端子に接続する導体トラックが延在していてもよい。半導体素子の第２の端子は、個別に駆動制御可能であり得る。

【0037】

駆動制御のために更なる基板を準備して、半導体構造素子の端子を接続するよう当該基板にコンタクトを配置してもよい。

【0038】

本出願の第２の態様による方法は、光電子構造素子を製造するために用いられる。この方法は、光を発生させるように構成された活性ゾーンを有する少なくとも１つの半導体素子を提供することと、少なくとも１つの半導体素子の第１の主表面の上に誘電体フィルターを配置することとを含む。誘電体フィルターは、所定の方向の光のみを透過させるように構成されている。さらに、少なくとも１つの半導体素子の少なくとも一側面と、誘電体フィルターの少なくとも一側面とには、反射材料が配置もしくは堆積させられる。

【0039】

本出願の第２の態様による光電子デバイスを製造する方法は、本願のこれらの態様による光電子構造素子の上述の構成を有していてもよい。

【0040】

以下では、ＬＥＤまたはディスプレイもしくはモジュールを製造するための処理および方法についての態様を詳しく見ていくが、既に説明したように、処理の態様には、半導体構造または材料の処理も含まれ、その逆もある。この点において、以下の観点は、これまでのものと容易に組み合わせることができる。

【0041】

製造プロセスおよび個々の光学素子の非常に小さな寸法に起因して、ディスプレイの多数の画素のなかから個々の画素素子が不良になる場合がある。この問題は、モノリシックディスプレイモジュールでは影響が大きくなる。というのも、製造における欠陥やばらつきは、統合されているために修理または修正をしようにも困難だからである。特にモノリシックディスプレイでは、欠陥のある画素ごとに交換することができないため、欠陥密度が高くなるとモジュール全体を交換しなければならない。

【0042】

例えば、周囲の画素や相接するピクセルをより高い輝度に設定することで、欠陥ピクセルからの光の欠落を少なくとも部分的に補うことができるように、既知の解決策は、欠陥のある画素の欠落した光を補おうとする。多くの場合、これらの欠陥画素の交換や修理は、経済的にもプロセス的にも有意義ではないと思われるため、個別の欠陥画素があっても、製造されたディスプレイを十分に良好な品質で使用できることが望ましい。

【0043】

電気的に分離され光学的に結合されたサブ画素を有する画素素子に関する以下の態様は、そのような小さな欠陥を補うことができるので、ディスプレイまたはディスプレイモジュールの品質を維持しつつ、歩留まりが向上する。なお、ここで提示したコンセプトは、後述するように、側面に取り付けられた材料が光学的および電気的な分離の役割を果たすという点で、上述の構造素子にも利用可能であることをここで述べておく。

【0044】

これらの態様は、光漏話の防止に適した措置を使用することを考慮したものである。したがって、その点では、以下に提案する手段は、上記の課題に適しているだけでなく、光漏話の低減は、特にモノリシック構造素子において光学活性領域が互いに非常に近接しており、良好な光学的分離を達成する必要がある場合には、更なる利点を有している。非常に密集して配置されたモノリシックアレイもしくはディスプレイまたはディスプレイモジュールの場合、光学活性素子、すなわちＬＥＤの放出された光が隣り合う画素の領域に放射しないように、画素間のクリーンな光学的分離が必要である。光漏話を減らすために、２つのＬＥＤの間にはトレンチ（より一般的には、光学的に分離する構造）が設けられることが多い。一方では、十分に良好な高コントラストの画質を実現するために、光漏話を抑える必要があるが、これにより画素の故障が強く目立ってしまう場合もある。

【0045】

そこで、少なくとも２つのサブ画素で形成される、ディスプレイのピクセルを生成するための光学的画素素子が提案される。一実施例によれば、１つの画素素子に２、４、６、９、１２、１６個のサブ画素が設けられている。言い換えれば、ここでは２つのサブ画素が同じ駆動制御情報を受け取り、例えば同じ波長に合わせて実装されるという冗長性を持たせている。したがって、これらの少なくとも２つのサブ画素のうち１つが故障しても、画素素子はその波長の光を発することができる。一実施例によれば、サブ画素の輝度を調整することで、故障したサブ画素の光の量の不足分を補うことができる。一実施例によれば、サブ画素はいわゆるフィールドとして実装されている。例えば、画素素子が長方形の構造で実装されている場合、画素素子の構造内のサブ画素は、再度フィールドに分割されることで形成される。これらのサブ画素の各々は、他のフィールドのサブ画素とは独立して駆動制御することができる。

【0046】

サブ画素は、それぞれ光学的エミッタ領域を有している。これは、各サブ画素が個別に駆動制御可能であり、自律的に機能し得ることを目的としている。エミッタ領域は、ｐｎ接合、１つ以上の量子井戸構造または光を生成するために設けられた他の活性層を含んでいる。エミッタ領域の下面には、制御ユニットまたは駆動制御電子回路に接続するように設けられたコンタクトが実装されている。

【0047】

駆動制御電子回路は、個々の画素素子と個々のサブ画素とを電気的に制御するように構成されている。例えば、駆動制御電子回路または制御装置は、サブ画素の欠陥を検出し、続けて、欠陥のあるサブ画素を使用しないように構成されていてもよい。さらに、一実施例によれば、駆動制御電子回路は、隣り合う故障したサブ画素の輝度が補正されるように、輝度を高めるように隣り合うサブ画素を駆動するように構成されていてもよい。このために、例えば、サブ画素の動作状態を記憶する記憶ユニットが駆動制御電子回路に設けられていてもよい。言い換えれば、この場合、必要に応じて輝度調整や隣り合うサブ画素または画素素子のオン／オフの欠陥補償を行うために、欠陥として検知されたサブ画素を集中的に検知することができる。他の構成では、例えば、故障したサブ画素を補うために、サブ画素がアクティブになる時間を長くしてもよい。一方、すべてのサブ画素が機能している場合、駆動制御回路は、すべてのサブ画素を、それぞれ輝度を下げて駆動制御したり、持続時間を短くして駆動制御したり、多重化して駆動制御したりすることもできる。電流および／または持続時間が少ない機能的なサブ画素を利用することで、サブ画素の寿命を延ばすことが可能である。

【0048】

画素素子内で隣り合う２つのサブ画素を互いに分離するために、サブ画素分離素子が設けられている。これにより、サブ画素分離素子は、それぞれのエミッタチップの駆動制御もしくはサブ画素の駆動制御に関して電気的分離を行う作用がある。言い換えれば、このサブ画素分離素子は、隣り合うサブ画素のエミッタチップ間の電気的相互作用を防ぐタイプのものとして構成されていてよい。

【0049】

特に、半導体を使用していることや、個々のサブ画素のエミッタ領域間の距離がμｍ範囲で短いことから、エミッタチップを駆動制御すると、空間的に相接する領域または周辺領域に二次的な電気的または電磁的影響を及ぼす可能性がある。これにより、状況次第では、一次エミッタチップを駆動制御する際に、隣り合うエミッタチップも同様に活性化してしまう可能性がある。したがって、サブ画素分離素子は、隣り合うサブ画素への電気的または光学的な漏話や、隣り合うサブ画素の起こり得る活性化を防ぐように構成されている。

【0050】

他方、サブ画素分離素子は、隣り合うサブ画素のエミッタチップから放出された光に関して光学的に結合を行うように構成されており、個々のサブ画素がオフになっているという視覚的印象を打ち消すようになっている。光学的に結合するとは、一次エミッタチップもしくは一次サブ画素で生成された光が、光漏話によって隣り合うサブ画素に侵入できることを意味している。このようにして、サブ画素の欠陥によって黒い点または黒い斑点が形成されることを有利には防止することができる。代わりに、隣り合うサブ画素から光が侵入し、欠陥のあるサブ画素を起点として発光方向に放射することもできる。これにより、欠陥のあるサブ画素の目に見える影響を有利には補正することができる。そのため、サブ画素分離素子は光学的には分離作用を有さず、これを達成することもない。

【0051】

これは、１つのサブ画素が故障した場合に有利である。光学的に分離されていないため、画素はそれでも全体として認識され、両方のサブ画素がアクティブな場合とは異なる視覚的な印象を与えない。一態様では、サブ画素分離素子は、電気的には分離を行うが、光学的には分離を行わない、あるいは光学的に漏話を促進するようなものであってもよい。一変形例では、サブ画素分離素子は、２つのサブ画素の活性層のすぐ手前まで、または活性層内までしか引き込まれていない。言い換えれば、サブ画素分離素子は、共通の層を介して接続されている２つのサブ画素素子を電気的に分離する。

【0052】

一態様では、サブ画素は共通のエピタキシャル層を有している。多くの場合、画素素子またはディスプレイ全体は、複数のサブ画素および／または画素素子を相互に接続する共通の層または複数の重ね合わせた層が成長するように構成されている。これは、例えば、共通の電気的なコンタクトまたは接続を提供するために利用することもできる。一実施例によれば、エピタキシャル層は、第ＩＩＩ族元素のガリウム、インジウムもしくはアルミニウムと、第Ｖ族元素の窒素、ヒ素もしくはリンとを有するか、またはそれらの組み合わせ、あるいは前述の元素を有する材料系を有する。これにより、特に、発光ダイオードの放出された光の色や波長に影響を与えることができる。エピタキシャル層はまたは、活性半導体層、つまり、例えば、活性境界領域を含めたｐ型ドープ領域およびｎ型ドープ領域も有することができる。

【0053】

例えば、エピタキシャル層平面の長手方向延在部に対して横方向のエピタキシャル層の第１の面にエミッタチップが配置される。この場合、エミッタチップの光は、エピタキシャル層に対して横方向に、エピタキシャル層の第２の対向面に向けて放出され、そこから放射される。サブ画素分離素子は、エピタキシャル層のうち、エミッタチップもしくはＬＥＤが配置されている第１の面を起点にして、エピタキシャル層平面に対して横方向にエピタキシャル層内にトレンチ状に延在している。

【0054】

言い換えれば、サブ画素分離素子は、ここでは、凹部、隙間、スロットなどの構造として実装されており、さらに電気絶縁材料で充填されていてもよい。絶縁材料はさらに、光漏話を容易にするために、光学的に透明であることが望ましい。ここで一実施例によれば、トレンチの長さは、１つのサブ画素への駆動制御信号が、同じ画素の第２の隣り合うサブ画素と電気的にクロストークしないように選択される。特に、このようなトレンチ状の構造は、電流フローの経路が大幅に延長されるために電気抵抗が増加することで、電気的なデカップリングが発生する。

【0055】

放出された光に関する光学的効果はまた、エピタキシャル層の領域のうち、エピタキシャル層のさらに中心に位置する領域もしくはエピタキシャル層の第２の遠ざかった面に向かっている領域に関連している。つまり、トレンチの深さは、電気的なデカップリングが確保されるように選択されるが、他方で、トレンチは、隣り合う２つのサブ画素間で光が移動することができるエピタキシャル層の領域の手前で終端する。エミッタチップの発光方向は、例えば、エピタキシャル層を横切る方向に延びており、対向する第２の面で光が出射できるようにする。

【0056】

一実施例によれば、トレンチはエピタキシャル層平面に対して直角に延びている。このようにトレンチが延びることを前提として、別の例では、トレンチの長さｄ１はエピタキシャル層の総厚さよりも小さい。この場合、エピタキシャル層は、複数の画素素子およびサブ画素にわたって、少なくともほぼ同じ総厚を有しているものとする。別の例では、画素素子の間のトレンチの長さｄ１は、エピタキシャル層の厚さと同じである。つまり、言い換えれば、トレンチはエピタキシャル層の第１の面から第２の面まで連続的に延びていることを意味している。別の例では、トレンチは、エピタキシャル層平面に対して０～９０°の角度で、エピタキシャル層に連続的に斜めに延びている。

【0057】

一態様では、各画素素子もしくはそれらのサブ画素素子は、複数の半導体層を層シーケンスの形で含んでおり、光を生成するための活性層がさらに設けられている。活性層は、光を生成するために準備された量子井戸などの構造を含んでいてもよい。一態様では、１つ以上の層が、複数の画素またはサブ画素にわたって広がっている。例えば、活性層が色の複数のサブ画素にわたって広がっていることが提案されていてもよい。

【0058】

一態様では、サブ画素もしくは画素素子は、互いに独立して電気的に接触接続可能および／または駆動制御可能である。このために、例えば、エピタキシャル層から遠ざかったサブ画素の面に接点が設けられていてもよい。これらは、例えば、機械的コンタクト、はんだ接続、クランプ接続などであってもよい。ここで重要なのは、個々のサブ画素のサブ画素が、相接するサブ画素の隣り合うサブ画素と実質的に相互作用を起こさずに接触接続可能であり、電気的に操作可能であるということである。これは、サブ画素の機能状態または動作状態の検出に特に有利である。というのも、診断情報が各個々のサブ画素に対して個別に作成され得るからである。同様に、隣り合うサブ画素を介さずに、個々のサブ画素をオン／オフすることも好都合である。これにより、複数のサブ画素を同時により低い光度で動作させることができるため、より高い光度でもサブ画素に対する熱的または他のストレスを軽減することができる。

【0059】

更なる態様によれば、個々のサブ画素はキャリア基板を介して接触接続されている。キャリア基板は、一方では機械的な安定性を可能にし、他方では同時に個々のサブ画素を個別に接触接続させるための微細な導体構造を組み込むことを目的としている。駆動制御電子回路またはドライバ回路などの更なる素子を、キャリア基板、特にシリコンウェハに組み込むことも可能である。これは、同じ材料系を有していてもよいが、整合層を介して異なる材料系を有していてもよい。このように、キャリア材料としてケイ素を使用することもできる。これにより、特に駆動制御用の回路をこのキャリアに容易に実装することができる。

【0060】

一実施例によれば、個々のサブ画素をオフまたはオンにすることで、画素素子の輝度を調整することができる。ここでは、１回のオフまたはオンで、既に効果的な明るさの制御が可能であることを利点として挙げることができる。これにより、例えば、駆動制御電子回路または制御ユニットを大幅に簡素化することができる。別の例では、画素素子の１つ以上のサブ画素の輝度を追加で調整することができる。こうして、より細かい階調での明るさや、同じ画素素子のサブ画素の異なる波長との相互作用により色スペクトルをより正確に調整または較正することが可能となる。明るさの調整は、ＰＷＭ駆動制御で行うことができる。サブ画素が故障した場合でも、ＰＷＭ駆動制御を適宜延長することで、同等の明るさを確保することができる。逆に、サブ画素に問題がない場合は、ＰＷＭ駆動制御を調整することで、サブ画素をその最大効率で動作させることができ、熱ストレスが少なくなり、ひいては寿命が長くなることもある。

【0061】

例えば、１つの画素素子に８つのサブ画素をパターニングした場合、例えば電流またはオンタイムなどの制御パラメーターをさらに変化させずに、２^３（２＾３）レベルの輝度ダイナミックレンジを実現することができる。言い換えれば、この構成変形例では、ダイナミックレンジを２^３（２＾３）倍に高めることができる。これにより、同様に電子制御機器の煩雑性と、それに伴うコストを抑えることができる。

【0062】

別の態様では、上述および後述のような複数の画素素子を有するディスプレイが提案される。一態様によれば、かかるディスプレイは、例えば、非常に高い解像度を有する小型ディスプレイが使用される拡張現実分野またはオートモーティブ分野での用途のための光半導体ディスプレイであってもよい。同様に、このようなディスプレイは、スマートウォッチまたはウェアラブルなどのウェアラブルデバイスで用いることができる。

【0063】

隣り合う２つの画素素子の間には、画素素子分離層が設けられている。これは、それぞれの画素素子の駆動制御に対して、隣り合う画素素子が電気的に分離されるように構成されている。さらに、画素素子分離層は、画素素子から放出された光に対して光学的分離を行うように構成されている。画素素子分離層とは、まず抽象的には２つの画素素子を互いに分離する任意の構造または材料として理解することができる。通常、かかる画素素子は、多数が平面、例えば支持面上に並置され、接点を介して駆動制御電子回路に接続される。このようにして、ディスプレイを全体的に形成することができる。

【0064】

電気的および電磁的な分離は、画素素子を隣り合う画素素子と独立して駆動制御でき、電気的または電磁的な相互作用が最小限もしくは全くないこと、特に光学的な相互作用が全くないことを保証するためのものである。これは、ディスプレイ上で特定の画像コンテンツを表示するために、各ピクセルを互いに独立して生成することができるという唯一の理由のために重要である。この光学的分離はまた、ディスプレイ上で個々のピクセルが互いに十分な鮮鋭度とコントラストもしくは描写力とを得るために必要である。

【0065】

一態様では、複数の画素素子が共通のエピタキシャル層を有している。画素素子分離層は、トレンチ状に構成されており、エミッタチップの発光方向にエピタキシャル層面に対して横方向に広がっている。つまり、言い換えれば、画素素子分離層は、トレンチ、スリット、スロットなどの凹部として構成されており、固体材料を含まないか、または例えば反射性もしくは吸収性の材料を有している。一例では、画素分離素子には、ミラー層が組み込まれた絶縁材料が充填されている。絶縁材料は、隣り合う２つの画素を電気的に分離し、ミラー素子は光漏話を防ぐ。いくつかの構成では、ミラー素子はまた、光のコリメーションのために提供されるか、またはこれを促進する。

【0066】

画素素子分離層は、一方の画素素子から他方の画素素子に電気信号または電磁信号が伝わるのを防止するためのものである。同時に、画素素子分離層は、画素素子から隣り合う画素素子への光の放射が可能な限り少ないか、または一切起こらないようにするためのものである。一例では、画素素子分離層は、分離された２つの画素素子を配置の際に互いに隣接して配置し、それによって対応する絶縁性または反射性の界面層を生じさせることによってのみ形成することができる。一実施例によれば、トレンチはエピタキシャル層平面に対して垂直であり、画素素子分離層の長さはエピタキシャル層の厚さ以下である。

【0067】

更なる態様によれば、画素素子分離層のトレンチ深さは、サブ画素分離層のトレンチ深さよりも大きい。これには、特に、画素素子分離層の長さが長くなることで、電気的分離と光学的分離との両方が可能になるという利点がある。一方、サブ画素間のトレンチ深さが浅いと、光漏話はたしかに望ましいものの、電気的な分離しか得られない。いくつかの態様では、画素素子分離層の深さは、第２の隣り合う画素の活性層を抜けて、これを分離している。さらに、画素素子分離層は、放射面までか、またはそのすぐ下まで延びていてもよい。

【0068】

別の態様では、画素素子を較正する方法が提案されている。この方法は、ディスプレイを起動させた時点で最適な駆動制御が可能になっているべきという考えに基づいている。つまり、例えば、欠陥のあるサブ画素をそのようなものとして検出し、その後、必要に応じてそれ以上の駆動制御を行わないことを意味している。これにより、例えば、エラーメッセージや誤動作を回避することができる。サブ画素を有する画素素子の構造により、各サブ画素を個別に駆動制御して試験することができる。

【0069】

そのため、第１のステップでは、画素素子のサブ画素が、例えば、駆動制御電子回路または制御ユニットによって駆動制御される。次のステップでは、サブ画素の欠陥情報の検知が行われる。言い換えれば、誤動作や欠陥が検知されるように駆動制御電子回路が設計・構成されていてもよい。このために、例えば、電流強度を測定したり、他の電気的パラメーターを評価したりすることができる。

【0070】

更なるステップでは、欠陥情報が制御ユニットの記憶ユニットに記憶される。この情報は、例えば、駆動制御電子回路による最適な駆動制御を行うために使用することができる。例えば、ある特定の輝度を実現したい場合に、ある特定のサブ画素に欠陥があることがわかっている場合、駆動制御電子回路は、例えば輝度を補正するために、隣り合うサブ画素を適宜区別して駆動制御することができる。その結果、サブ画素に欠陥があっても、画素素子から放出された光の強さは全く変化しないか、またはほとんど変化せず、見る人には気づかれないことになる。

【0071】

この方法の別の態様では、駆動制御、検知および記憶は、画素素子のすべての個々のサブ画素について順次実行される。言い換えれば、駆動制御電子回路は、画素素子全体の機能状態を検出するために、個別にアドレス指定可能なエミッタチップにより利用可能なすべてのサブ画素を連続してチェックするように構成されていてもよい。一実施例によれば、ディスプレイの電源を入れたときに一度だけ行う場合と、一定の時間が推移した後に行う場合とがある。

【0072】

光学的および電気的な漏話が低減される画素化エミッタまたはそれ以外のエミッタの拡張は、以下のコンセプトで提示されている。

【0073】

従来のモノリシック画素アレイでは、いくつかの態様では、活性ゾーンをエッチングして個々の画素を分離し、個別にアドレス指定可能にすることが一般的に行われる。しかしながら、活性層のエッチングプロセスにより、一方では縁部でのリーク電流の増加につながる可能性があったり、他方では更なる非放射再結合をもたらしたりする欠陥が発生する。画素が小さければ小さいほど、相対的なダメージ領域は実質的に大きくなる。従来、エッチングされた活性ゾーンの縁部は、さまざまな方法でパッシベーションされていた。このような方法としては、再成長（regrowth）、in situパッシベーション層の成膜、ｐｎ接合をシフトさせ、活性ゾーンの周りバンドギャップを増大させるための種の拡散、および可能な限りダメージを取り除くためのウェットエッチング洗浄が挙げられる。

【0074】

提案された原理によれば、少なくとも活性層を含む材料ブリッジを有する画素構造が提案される。これにより、活性層の領域での欠陥密度の増加を抑えることができる。

【0075】

このように、光電子画素またはサブ画素のアレイは、ｎ型ドープ層とｐ型ドープ層との間に活性ゾーンを形成するそれぞれの画素もしくはサブ画素を含む。提案された原理によれば、隣接して形成された２つの画素間で、層シーケンスの材料は、ｎ型ドープ側およびｐ型ドープ側からクラッド層までもしくはクラッド層内まで、または活性ゾーンまでもしくは少なくとも部分的に活性ゾーン内まで中断または除去されている。このようにして、最大厚さｄ_ｃの材料遷移部が形成され、これにより材料遷移部における電気的および／または光学的な伝導性が低下することになる。

【0076】

第２の態様によれば、光電子画素もしくはサブ画素のアレイを製造する方法が提案されており、第１のステップでは、ｎ型ドープ層およびｐ型ドープ層を有する全体的に平面な層シーケンスがアレイに沿って設けられ、発光に適した活性ゾーンがそれらの層の間に形成される。引き続き、隣接して形成される画素間で、層シーケンスの材料が、ｎ型ドープ側およびｐ型ドープ側から非ドープのクラッド層までもしくは非ドープのクラッド層内まで、または活性ゾーンの直前までもしくは活性ゾーンまで除去される。この除去は、エッチングプロセスによって実行されてもよい。

【0077】

しかしながら、除去した後も、隣り合う画素間には、活性ゾーンと、任意に上側、下側または両側の小さな領域とを含む材料遷移部が残る。これは、電気的および／または光学的な伝導性が材料遷移部によって効果的に低下する最大厚さｄ_ｃを含む。

【0078】

コンセプト案では、一方では、面状に画素のアレイを生成することができる。エッチングプロセスによって材料は除去されるが、隣り合う画素もしくはサブ画素の間には、活性層を含む材料遷移部が残る。したがって、エッチングプロセスによって、活性層の領域、特に画素領域の欠陥密度が高くなることはない。とはいえ、個々の画素もしくはサブ画素は、光学的および電気的に互いに分離されている。そこで、光学的および電気的な漏話ならびにエッチングされた活性ゾーンの性能および信頼性の低下を回避するように、活性ゾーンを介してエッチングすることなく、画素－エミッタ－アレイを製造することが提案される。このようにして、エッチングの欠陥を回避したり、欠陥の数を効果的に減らしたりする。

【0079】

これに関連して、画素またはサブ画素は、それぞれ、動作時に発光する少なくとも１つの光電子構造素子またはＬＥＤを含んでいる。原則的には、色の異なる複数のサブ画素を組み合わせて１つの画素とし、これは画像素子とも呼ばれる。

【0080】

一構成によれば、除去された材料は、充填材料で少なくとも部分的に置き換えられてもよい。言い換えれば、材料、特にｎ型ドープまたはｐ型ドープ層を部分的に除去した後、得られた空間を再充填することで、平面状の表面が得られる。これにより、機械的支持、ボンディングおよび／または電気絶縁の機能を提供することができる。

【0081】

更なる構成によれば、相対的に小さなバンドギャップを有し、ひいては活性ゾーンの光を吸収する材料で、除去された材料が少なくとも部分的に置き換えられていてもよい。これにより、光漏話が効果的に低減される。あるいは除去された材料の少なくとも一部を、高い屈折率、特にクラッド層または活性ゾーンの屈折率よりも高い屈折率を有する材料で置き換えてもよい。これにより、基本的なモードの伝搬を妨げる高屈折率の界面を効果的に作り出すことができる。さらに、代替的に、一態様では、それぞれの材料遷移部に、光を吸収する材料および／または高い屈折率の材料を適用してもよい。このように、かかる材料が材料遷移部の導波路（Wellenleitung）に影響を与えることで、漏話を防ぐことができる。

【0082】

更なる構成によれば、高い屈折率を有する材料は、屈折率を高める材料を、充填材料に、特にそれぞれのクラッド層までの拡散または注入によって形成することができる。このように、エッチングを必要としない簡単な方法で、漏話に関してアレイを効果的に改善することができる。

【0083】

他の１つの観点は、電気漏話の低減に関するものである。それに基づいて、光吸収を高める材料および／または電気抵抗を高める材料を、それぞれの材料遷移部の活性ゾーンに導入することができる。対応する方法は比較的簡単に行うことができる。このように、エッチングを必要としない簡単な方法で、漏話に関してアレイを効果的に改善することができる。

【0084】

更なる構成によれば、少なくとも１つの光学構造体、特にフォトニック結晶および／またはブラッグミラーが、材料遷移部に沿って、その上にまたはその内部に作製されていてもよい。これらは特に光漏話の低減に有効な素子である。このようなフォトニック結晶または構造体は、光のコリメーションを改善するために利用することもできる。

【0085】

他の態様では、２つの互いに対向する電気的コンタクトによって材料遷移部の２つの主表面に電気バイアス（Bias）を印加し、それぞれの材料遷移部を通して電界を発生させてもよい。これは、光漏話の低減に有効な素子である。この場合の電界は、バイアスを印加することで発生する。このバイアスは、例えば、画素を動作させるための電圧に由来したものである、またはこれに由来するものであってもよい。しかしながら、いくつかの態様では、かかる界は、固有の材料特性によって決定されることもある。このように、一態様では、材料遷移部の２つの主表面のうちの少なくとも一方の面に施与されたまたは成長されたｎ型ドープ材料および／またはｐ型ドープ材料によって、それぞれの材料遷移部に電界を発生させることが提案される。このように、電界は対応するアレイに導入されるので、電圧を印加する必要がない。

【0086】

更なる構成によれば、材料遷移部の露出した主表面および／または画素の露出した表面領域は、特に二酸化ケイ素を有するそれぞれのパッシベーション層によって、電気的に絶縁され、パッシベーションされていてもよい。このようにして、アレイの選択された領域を流れる電流フロー、特に導波路（Wellenleiter）として機能する材料遷移物を流れる電流フローを、効果的かつ特定的に防止することができる。画素の主表面をコンタクト層によって電気的に接触接続させることで、縦型の光学構造素子を作製することができる。ここで、一方の主表面は、共有層を介して互いに電気的に接続されていてもよい。更なる構成によれば、１つの画素とその隣り合う画素との間の材料および／または材料遷移部は、特に方向に応じて互いに異なって形成されていてもよい。

【0087】

画素サイズのアクティブな光源を有するディスプレイ用に、特にＯＬＥＤが提案されていた。輝度が低く、寿命が限られているのが欠点である。長寿命で高効率、さらに高速応答が可能な自発光型光源の代わりとして、例えばＧａＮまたはＩｎＧａＮをベースとするマトリクス状に配置されたＬＥＤがある。これらは、高解像度のディスプレイを形成するための高い充填密度を有するディスプレイ配置構造に特に適している。

【0088】

この考察の出発点は、ＩＣ基板部品と当該部品上に載置されたモノリシック画素化オプトチップとを含むディスプレイ配置構造である。本明細書では、モノリシック画素化オプトチップとは、共通の製造プロセスによってコヒーレントなチップ基板上に形成される、発光する光電子構造素子のマトリクス状の配置であると理解される。ＩＣ基板部品はモノリシック集積回路を有し、これらも共通の製造プロセスから得られたものである。さらに、モノリシック画素化オプトチップに面しているＩＣ基板部品の上面には、マトリクス状に配置されたＩＣ基板コンタクトが存在している。

【0089】

モノリシック画素化オプトチップは、第１のドーピングを有する第１の半導体層と、第２のドーピングを有する第２の半導体層とを有する半導体層シーケンスを含み、第１の半導体層の電荷キャリアの極性は、第２の半導体層の電荷キャリアの極性とは異なる。好ましくは、第１の半導体層と第２の半導体層とは、モノリシック画素化オプトチップ全体の横方向に延びている。一構成形態では、第１の半導体層がｐ型ドーピングを有し、第２の半導体層がｎ型ドーピングを有していてもよい。逆のドーピングも可能で、ドーピング強度および／または半導体材料に関して異なる半導体層の少なくとも１つに対して、同じドーピングの複数の部分層を使用することも同様に可能である。特に、半導体層シーケンスはダブルヘテロ構造体を形成していてもよい。第１の半導体層と第２の半導体層との間には、ディスプレイの動作時に発光活性ゾーンが形成される接合部を有する領域がある。可能な一構成では、活性ゾーンは、ドープまたは非ドープの活性層に位置し、この層は、第１の半導体層と第２の半導体層との間に置かれ、例えば、１つ以上の量子井戸構造を有する。

【0090】

画素化オプトチップの個々の発光する光電子光源は、それぞれマトリクス状に配置されたＬＥＤを表し、各ＬＥＤは、ＩＣ基板部品に面しているＬＥＤ背面と、第１の光源コンタクトとを有し、当該第１の光源コンタクトは、第１の半導体層に接触する形で隣接し、ＩＣ基板コンタクトのそれぞれ１つに電気的に接続されている。言い換えれば、画素化オプトチップの各ＬＥＤは、上記のいずれかの活性層の領域を構成するように形成されている。隣り合うＬＥＤの間では、漏話を回避するために、活性層あるいは上記の他の層が中断されていてもよい。

【0091】

本発明者らは、第１の光源コンタクトのＬＥＤ背面への投影面積が、最大でもＬＥＤ背面の面積の半分に相当し、第１の光源コンタクトが横方向に背面側アブソーバで取り囲まれていれば、高い充填密度で製造上簡素化されたディスプレイ配置構造が実現できることを認識した。本明細書では、横方向とは、半導体層シーケンスの表面法線を平均化して決定される積層方向に対して垂直な方向であると理解される。

【0092】

関連するＬＥＤの画素面積よりもかなり小さい小面積で適用された第１の光源コンタクトにより、半導体層スタックの電流経路が横方向に狭くなる。その結果、活性ゾーンの横方向の拡大はμｍ寸法に制限され、半導体層スタック内の局所的な再結合ゾーンにより、個別に駆動制御可能なＬＥＤは互いに区切られることになる。ここでは、ＬＥＤ背面の最大対角線領域として定義される各ＬＥＤの画素サイズは、１５００μｍ未満、好ましくは９００μｍ未満、特に２００μｍ～１２００μｍの範囲となるように選択されることが好都合である。また、好ましい第１の光源コンタクトは小さく、有利な構成では、第１の光源コンタクトのＬＥＤ背面への投影面積は、ＬＥＤ背面の面積の最大２５％、好ましくは最大１０％を占めている。

【0093】

活性ゾーンの横方向の拡大を制限するために、好ましくは、第１の半導体層および第２の半導体層は、１０^４Ｓｍ^－１よりも小さい、好ましくは３・１０^３Ｓｍ^－１よりも小さい、さらに好ましくは１０^３Ｓｍ^－１よりも小さいｐ型またはｎ型の伝導性で形成されている。さらに、積層方向における第１の半導体層の層厚は、横方向における第１の光源コンタクトの最大対角線の最大１０倍、好ましくは最大５倍であると有利である。

【0094】

更なる設計として、モノリシック画素化オプトチップ上の第１の光源のコンタクトは、関連するＩＣ基板コンタクトに直接は隣接していない。その代わりに、積層方向を基準として、第１の光源コンタクトの下には、第１の光源コンタクトよりも横断面積が大きい実際のオプトチップコンタクト素子がある。この措置により、電流経路の横方向の制限を悪化させることなく、ＩＣ基板部品上でのモノリシック画素化オプトチップの位置決めおよび相互接触接続が簡素化される。

【0095】

本発明によれば、小型構造の第１の光源コンタクトの領域を利用して、隣り合うＬＥＤの間の光漏話を低減する背面側アブソーバを配置している。特に、活性ゾーンからの角度位置で発せられる下向きの電磁放射は、積層方向に対する制限角度を超える限りにおいて吸収される。背面側アブソーバの材料としては、ケイ素、ゲルマニウムおよびガリウムヒ素を有するパターニング層が好ましい。グラフェンまたはカーボンブラックの粒子を背面側アブソーバに組み込むことも可能である。

【0096】

背面側アブソーバは、第１の光源コンタクトを横方向に囲み、第１の光源コンタクトから横方向に延びており、隣り合うＬＥＤの背面側アブソーバは互いに隣接しており、好ましくは一体的に形成されている。一構成では、背面側アブソーバは、積層方向に少なくとも第１の半導体層まで延びている。更なる設計として、背面側アブソーバの一部の領域が、適宜パターニングされた第１の半導体層内に広がり、隣り合うＬＥＤ間の境界領域を遮蔽する。このためにアルミニウム、金または銀などのリフレクタ材料や、屈折率が第１の半導体層の屈折率よりも小さい誘電体材料などの反射作用のある光線遮断材を追加的または代替的に使用することができる。更なる設計として、背面側アブソーバは光学的な機能を果たすだけでなく、電流経路を横方向に制限する電気的な絶縁体としても機能する。

【0097】

このディスプレイ配置構造体は、各ＬＥＤの第２の半導体層の上で積層方向に第２の光源コンタクトを有しており、これは、ＩＴＯ（酸化インジウムスズ）などの透明な材料からなり、画素化オプトチップの正面側の透明でフラットに拡張されたコンタクト層に電気的に接続されている。有利な構成では、第２の光源コンタクトは、大面積のコンタクト層自体によって形成されているので、マトリクス状に配置されたＬＥＤの第２の光源コンタクトの全体を共通の面積コンタクトとして適用することができる。光漏話をさらに低減する代替的な構成では、第２の光源コンタクトは、それぞれ１つのコンタクト層に接触する形で隣接しており、隣接して配置されたＬＥＤの第２の光源コンタクトは、積層方向に対して垂直方向を指し示す横方向において正面側アブソーバで互いに分離されている。正面側アブソーバは、活性ゾーンから放出される電磁放射を吸収する材料またはこの放射を反射する材料からなっていてもよい。追加的または代替的に、正面側アブソーバは、電気絶縁体として機能し、再結合ゾーンをμｍ寸法の範囲に局在化するために、電流経路の横方向への制限に寄与し得る。

【0098】

更なる可能な設計として、正面側アブソーバは、第２の半導体層の少なくとも一部では積層方向とは逆向きに延在している。さらに、第２の光源コンタクトの下面および／または上面および／またはコンタクト層および／または第２の半導体層の上面は、光取り出しを改善するための光学的に有効なパターニング部を有していてもよい。

【0099】

提案されているディスプレイ配置構造体を製造する方法では、モノリシック集積回路とマトリクス状に配置されたＩＣ基板コンタクトとを有するＩＣ基板部品が、モノリシック画素化オプトチップに電気的に接続されている。先のモノリシック画素化オプトチップの製造では、第１のドーピングを有する第１の半導体層と第２のドーピングを有する第２の半導体層とを有する半導体層シーケンスをエピタキシャル成長させることが好ましく、第１の半導体層の電荷キャリアの極性は第２の半導体層の電荷キャリアの極性とは異なり、半導体層シーケンスは積層方向を規定している。さらに、画素化オプトチップには、ＬＥＤがマトリクス状に配置されており、各ＬＥＤは、ＩＣ基板部品に面している背面と、第１の光源コンタクトとを有しており、当該第１の光源コンタクトは、第１の半導体層に接触する形で隣接し、かつＩＣ基板のコンタクトのそれぞれ１つに電気的に接続される。本発明によれば、第１の光源コンタクトは、積層方向に対して垂直な面法線を有する投影面積が、ＬＥＤ背面の面積の最大でも半分を占めるような大きさで形成されている。さらに、第１の光源コンタクトは、積層方向に対して垂直方向を指し示す横方向において背面側アブソーバで取り囲まれている。

【0100】

以下では、図面を参照しながら本発明をより詳細に説明する。

【図面の簡単な説明】

【0101】

【図1】提案された原理のいくつかの態様に従った、ＬＥＤ半導体素子と誘電体フィルターとを備えた光電子デバイスの一構成例を表した図である。

【図2A】複数の半導体素子のアレイを有する光電子デバイスの一構成例を表した図である。

【図2B】複数の半導体素子のアレイを有する光電子デバイスの一構成例を表した図である。

【図3A】いくつかの態様に従った、複数のＬＥＤを有する光電子デバイスの更なる２つの構成例を表した図である。

【図3B】いくつかの態様に従った、複数のＬＥＤを有する光電子デバイスの更なる２つの構成例を表した図である。

【図3C】いくつかの態様に従った、複数のＬＥＤを有する光電子デバイスの更なる２つの構成例を表した図である。

【図3D】いくつかの態様に従った、複数のＬＥＤを有する光電子デバイスの更なる２つの構成例を表した図である。

【図3E】いくつかの態様に従った、複数のＬＥＤを有する光電子デバイスの更なる２つの構成例を表した図である。

【図4】画素素子が行と列とに配置されたディスプレイの簡略化された構造を示す図である。

【図5】前図に従ったディスプレイの画素素子とサブ画素の拡大部分図である。

【図6】画素素子分離層とサブ画素分離素子とを有する、コンセプト案に従ったディスプレイの一部分の模式的な垂直断面図である。

【図7】画素素子分離層とサブ画素分離素子とを有する画素素子を較正する方法のステップを示す図である。

【図8】提案された原理のいくつかの態様に従った画素アレイの第１の構成例であって、隣り合う画素が材料の薄いブリッジによって接続されていることを示す図である。

【図9】２つのＬＥＤを材料ブリッジで接続した画素アレイの第２の構成例を示す図である。

【図10A】提案された原理によるいくつかの態様を有する画素アレイの第３の構成例を示す図である。

【図10B】前図の構成例に関連した、材料ブリッジに関するエネルギー曲線を示す図である。

【図11】提案された原理によるいくつかの態様を有する画素アレイの第４の構成例を示す図である。

【図12A】画素アレイの第５の構成例を示す図である。

【図12B】本明細書で開示されているいくつかの態様に従った取り出し構造体が追加的に設けられている、隣り合うＬＥＤ、材料ブリッジを有する画素アレイの一構成形態を示す図である。

【図13】画素アレイの第６の構成例を示す図である。

【図14】更なる態様を有する画素アレイの第７の構成例を示す図である。

【図15】画素アレイの第８の構成例を示す図である。

【図16】画素アレイの第９の構成例を示す図である。

【図17】コンセプト案に従った画素アレイの製造方法のさまざまなステップを有する一構成例を示す図である。

【図18】コンセプト案のいくつかの態様に従った、モノリシックＩＣを備えたモノリシック画素アレイからなるディスプレイ装置の一構成例を横断面図で示したものである。

【図19】提案されたディスプレイ装置の前述の構成例を、可能な光路を描写して横断面図で示したものである。

【図20】モノリシック画素アレイとＩＣとを備えた提案されたディスプレイ装置の第２の構成例を横断面図で示したものである。

【図21】追加の光誘導手段を設けた、提案されたディスプレイ装置の第４の構成例を横断面図で示したものである。

【0102】

詳細な説明
以下の構成は、主に表示デバイスおよびディスプレイ、ひいてはモノリシックに統合された光電子構造素子を有するベースユニットおよびモジュールに関するものである。しかしながら、本発明は、この用途または図示のモノリシックな構成要素に限定されるものではない。むしろ、提示された原理および構成は、スケーリングが必要な広範囲の電子用途およびアプリケーションに適しているように一般化することができる。特に、指向性を持った放射に関する態様は、図１８の画素の冗長性および観点に関する態様と組み合わせることができる。同じことが、図１８～図２１の構成にも当てはまり、それらの原理は、例えば、図５と図６あるいは図８～図１６の構成との組み合わせに適している。ここで示した例は、図１あるいは図２Ｂのようにミラーと組み合わせることもできる。これは、構成だけでなく、主に特許請求の範囲に記載されているこれらの態様の特徴にも当てはまる。

【0103】

モノリシックディスプレイでは、個々の光電子構造素子が定義された距離だけ離れているため、いくつかの用途では定義された放射パターンが必要となる。ランベルト放射体を必要とする他の用途は、ディフューザ要素を追加することで、指向性を持った放射に基づいて簡単に変更することができる。したがって、ＬＥＤの放射パターンを改善し、指向性を持たせた上で、反射面を追加した誘電体フィルターを取り付けた解決策が、さまざまなモノリシックディスプレイの用途に適した出発点となる。

【0104】

図１は、光電子構造素子１０の概略的な横断面図を示している。以下では、光電子構造素子１０の構造、動作モードおよび製造について説明する。

【0105】

光電子構造素子１０は、ＬＥＤ半導体素子１２とも呼ばれるＬＥＤの形態の光電子構造素子を備えた画素１１を含んでいる。ＬＥＤ半導体素子１２は、光を発生させるように構成された活性ゾーン１３を含み、１～２μｍの範囲の高さを有している。ＬＥＤ半導体素子１２は、第１の主表面１４と、第１の主表面１４に対向する第２の主表面１５と、例えば４つの側面１６とを有している。側面１６のそれぞれは、下側の領域において面取りされており、当該側面１６は、この面取りされた領域で第１の主表面１４と９０°未満の角度αを形成している。活性ゾーン１３は、面取りされた領域の高さに位置している。

【0106】

ＬＥＤ半導体素子１２の第１の主表面１４には、ランダムまたは決定論的なトポロジーを含む層１７が存在している。あるいは対応するトポロジーをＬＥＤ半導体素子１２の第１の主表面１４にエッチングしてもよい。

【0107】

図１には示されていないが、層１７の上には、層１７とは異なる屈折率を有する更なる層が堆積されている。層１７は、その上に堆積された層との組み合わせにより、ＬＥＤ半導体素子１２から第１の主表面１４に対して垂直に出射してこない光は、例えば層１７とその上に配置された層との界面での反射により、他の方向に偏向させられる。さらに、層１７の上に配置された層は、誘電体ミラー層を施与することができる平滑な表面を提供する機能を有している。

【0108】

層１７とその上の平滑な上面を有する層の上には、誘電体層のスタックからなる誘電体フィルター１８が存在しており、所定の円錐角内の光成分のみを透過させ、より平坦なビームは反射させるように構成されている。この円錐角は、その軸線がＬＥＤ半導体素子１２の第１の主表面１４に対して垂直になるように配向されている。

【0109】

さらに、ＬＥＤ半導体素子１２のすべての側面１６には、導電性を有し、例えば金属からなる反射材料１９が堆積されている。反射材料１９は、ＬＥＤ半導体素子１２のｎ型ドープ領域と接触している。ＬＥＤ半導体素子１２の第２の主表面１５の下方には、同じく導電性を有する反射層２０が存在している。反射層２０は、ＬＥＤ半導体素子１２のｐ型ドープ領域と接触している。

【0110】

ＬＥＤ半導体素子１２の面取りされた側面１６は、電気絶縁性の第１の材料２１で覆われている。電気絶縁性の第１の材料２１は、材料１９と層２０との間に配置されており、ＬＥＤ半導体素子１２のｎ型コンタクトとｐ型コンタクトとの間に電気絶縁性を与える。さらに、材料２１は、面取りされた側面１６でＬＥＤ半導体素子１２から出射した光を反射させるように、低い屈折率を有している。

【0111】

反射材料１９から形成された層は、水平方向では画素１１を完全に取り囲み、垂直方向では画素１１全体に広がるように形成されている。すなわち、反射材料１９からなる層は、ＬＥＤ半導体素子１２を覆う電気絶縁性の第１の材料２１の下側から誘電体フィルター１８の上側まで延びている。画素１１から横方向に出射する光は、反射材料１９によって反射して戻されるので、指向性の高い光は光電子デバイス１０の上側でしか出射することができない。

【0112】

図２Ａおよび２Ｂは、光電子構造素子３０をそれぞれ上から見た平面図と横断面図とで概略的に示している。光電子構造素子３０は、上述したように複数の画素１１を含んでいる。画素１１は、アレイ状に配置されており、光電子構造素子３０を介して格子状に広がる反射材料１９によって互いに分離されている。光電子構造素子３０の片側には、外部端子３１が設けられており、この外部端子３１により、光電子構造素子３０の外部からＬＥＤ半導体素子１２のｎ型領域を接触させることができる。本構成例では、ＬＥＤ半導体素子１２のアノードが互いに接続されており、これをコモンアノード配置と呼ぶ。また、カソードが互いに接続されているコモンカソード配置も同様に可能である。

【0113】

画素１１のアレイは、キャリア３２上に配置されている。キャリア３２は、各ｐ型コンタクト用のｐ型コンタクト端子３３を有しており、各画素１１のｐ型コンタクトを、例えばＩＣによって個別に駆動制御できるようになっている。光電子デバイス３０は、非常に高い画素密度を可能にする。さらに、モノリシックなデザインによって、配置構造体を広範にスケーリングすることができる。

【0114】

図３Ａ、３Ｂおよび３Ｃは、光電子構造素子４０をそれぞれ上から見た平面図と横断面図とで示しており、図３Ｂおよび３Ｃには２つの異なる変形例が示されている。

【0115】

光電子構造素子４０は、複数の画素１１を含み、画素１１は、図２Ａおよび２Ｂに示している光電子構造素子３０のように、互いに直接隣接して配置されておらず、間隔を空けて配置されている。各画素１１は、光電子構造素子４０内でその４つの側面が反射材料１９によって完全に覆われている。画素１１の間の空間には、電気絶縁性の第２の材料４１、例えばポッティング材料が充填されている。

【0116】

画素１１内のＬＥＤのｎ型コンタクトは、光電子構造素子４０の下側で接続されていたり、上側で接続されていたり、上側と下側との間で接続されていたりしてもよい。図３Ｂでは、画素１１は、当該画素１１のｎ型コンタクトを互いに接続するｎ型コンタクト端子４３が組み込まれたキャリア４２上に配置されている。さらに、キャリア４２は、各画素１１のｐ型コンタクトを個別に駆動制御できるように、各ｐ型コンタクト用のｐ型コンタクト端子４４を有している。キャリア４２は、ＩＣをさらに内蔵していてもよい。光電子デバイス４０内でＬＥＤ半導体素子１２の互いに間隔を空けた配置構造により、さらに、各画素１１のｎ型コンタクトとｐ型コンタクトとの両方を個別に駆動制御することのできる接触接続が可能となる。

【0117】

図３Ｃは、キャリア４５が、当該キャリア４５上に配置された各画素１１の個別のｐ型コンタクト端子４６のみを含む代替的な変形例を示している。もちろん、Ｐ型ドープ層とｎ型ドープ層を入れ替えることも可能である。電気絶縁性の第２の材料４１の上には、導体トラック４７が格子状に配置されており、この導体トラック４７は、図３Ａが示すように、画素１１のｎ型コンタクトを相互に接続し、光電子デバイス４０の片側に配置された外部端子４８に配線されている。

【0118】

図３Ｄは、誘電体層１９’が、実質的に長方形の半導体素子またはＬＥＤ１２の２つの対向する側面に形成された構成を示している。図３Ｅの平面図からは、誘電体素子１９，１９’が、半導体素子１２と誘電体フィルター１８とを交互に包み込んでいることがわかる。誘電体素子１９と１９’とは異なる構成を有している。素子１９’は、例えば、ＬＥＤ１２の側壁に沿った表面の形で、あるいは側壁に沿って延びる複数のストリップの形で、少なくとも１つの導電性の部分領域を含んでいる。素子１９は、ＬＥＤ１２に電気的に接続されておらず、つまり、素子１２への電流供給に寄与していない。

【0119】

図３Ｄでは、電流の方向を矢印で示している。電流は、表面まで流れるか、当該表面から誘電体フィルター１８を通って半導体層に入り、活性領域に流れる。あるいは誘電体素子の導電性の部分領域がＬＥＤのコンタクト層に接続している場合もある。コンタクト層は、例えば、誘電体フィルターとＬＥＤとの間に配置されており、図３Ａで素子１２と１８との間の符号が付けられていない薄い層で示されているように、カバー電極として構成されていてもよい。いずれの場合も、コンタクト層は電流を全面に広げる役割を果たす。

【0120】

以下の構成は、半導体構造の特性を改善するため、あるいは新たな応用分野または実現可能性を生み出すために、半導体構造に用いることができる処理のさまざまな態様に関するものである。

【0121】

図４は、電気的に分離されたサブ画素と光学的に結合されたサブ画素とを有する画素素子の態様を説明するために、例えば、モニタ、テレビ、表示パネルあるいはスマートウォッチやスマートフォンなどの小型デバイスで頻繁に使用されるような、電子ディスプレイ１０の簡略化された概略図を示している。この場合、基本構造は、複数の画素または画素素子１２を平面内で密接に隣り合って配置することで実現されることが知られている。画素素子１２は、行と列とに構成されており、電子的に個別に駆動制御することができる。駆動制御は、画素素子１２の光強度だけでなく、色調や発光波長もこのようにして変化するように行われる。後者の場合、各画素は３つのサブ画素を含んでいることが多く、それぞれのサブ画素は異なる波長を発するように構成されている。画素素子１２は、多くの場合、基板またはキャリア構造体１４の上に施与され、この態様では、主に配置構造の機械的安定性を確保する必要がある。

【0122】

この図では、十分に高い解像度を作り出すためには、数百万個のかかる画素素子１２を空間に密集させて機械的に配置するだけでなく電気的にも接続する必要があることがよくわかる。同時に、多くの場合、欠陥のある画素１２は、アクティブな画素の間の暗いドットとして見えることがある。特に、例えばＬＥＤ用の寸法が非常に小さいものでは、かかるディスプレイの密度や解像度が向上する一方で、可能な限りエラーのない機能と低不良率の生産とが他方では求められる。

【0123】

図５では、ここで説明した解決策の特徴をより正確に説明できるように、図４に示したセクションＡＡを拡大している。このように、駆動制御素子を含むと同時に、画素用のキャリア構造体としても機能する基板１４が示されている。基板１４の上には、個々の画素素子１２が設けられており、ここでは長方形の形状をしており、同じサイズを有している。画素素子１２のこれらの同一のサイズは、多くの場合、製造上の理由で有利であるが、一実施例によれば、それらは異なる形状またはサイズで構成されていてもよい。ここに示す例では、画素素子１２は、長さｌ_１と幅ｂ_１とを有している。画素素子１２の間には、画素素子分離層１６が設けられている。画素素子分離層１６は、数μｍの範囲、例えば２μｍ～１００μｍの範囲にある。

【0124】

画素素子分離層１６は、隣り合う画素素子１２が、それぞれの画素素子の駆動制御に関して電気的に分離されるように構成されている。図６は、画素素子のセクションを横断面図で示している。画素素子１２は、画素素子分離層１６によって分離されており、それぞれサブ画素１８を含んでいる。画素素子分離層１６によって、画素素子１２の間で電気的および光学的な分離が行われる。これは、光漏話によって、１つの画素素子１２から発せられた光が、隣接して配置された画素素子１２に入り込んで、そこから発せられるのを防ぐためのものである。

【0125】

画素素子１２において、選択された画素素子１２についてのサブ画素１８への本発明による更なる細分化をここで例示的に示している。いわゆるフィールドとも呼ばれるサブ画素１８は、ここでは同じサイズと形状を有している。サブ画素１８の長さｌ_２が定義され、一実施例によれば、画素素子１２の長さｌ_１は、場合によっては隙間を含む同じサイズのサブ画素１_２の長さｌ_２の倍数から得ることができる。同様に、サブ画素の幅ｂ_２が示されており、ここでも、一実施例によれば、画素素子の幅ｂ_１は、場合によっては隙間を含む同じサイズのそれぞれのサブ画素１８の幅ｂ_２のほぼ倍数から得ることができる。ここで選択された図では、画素素子１２のサブ画素１８もしくはいわゆるフィールドへの細分化は、１つの画素素子１２についてのみ示されている。しかしながら、パターニングは、ディスプレイ１０に配置されたすべての画素素子１２に適用可能である。

【0126】

さらに、同じ画素素子１２の隣り合う２つのサブ画素１８の間には、サブ画素分離素子２０が設けられている。このサブ画素分離素子２０は、関連するサブ画素（長さｌ_２）（図６参照）の駆動制御に関して電気的な分離が行われるように構成されている。サブ画素分離素子２０はさらに、サブ画素１８が発する光に関して、光結合または光漏話を可能にするように構成されている。これは言い換えれば、１つの画素素子１２内で１つのサブ画素１８からのフォトンまたは光が、同じ画素素子１２内に存在する１つ以上のサブ画素１８にクロストークし得るが、２つの画素素子１２の間ではクロストークし得ないということを意味している。

【0127】

例えば、画素素子１２の発光可能な異なる色の生成は、基本色である赤色、緑色および青色の組み合わせによって実現することができる。その結果、画素素子１２は、異なる波長の光を発することができるサブ画素１８を含むことができる。図５では、例示的に、合計９つのサブ画素１８にＡ～Ｋの頭文字で印をつけている。一実施例によれば、サブ画素Ａ、ＤおよびＧは赤色ＬＥＤ、サブ画素Ｂ、ＥおよびＨは緑色ＬＥＤ、サブ画素Ｃ、ＦおよびＫは青色ＬＥＤとして構成されている。例えば、画素素子１２で赤色の光を発光させたい場合は、駆動制御電子回路により、サブ画素Ａ、ＤおよびＧを同時に駆動制御する。場合によっては、駆動制御電子回路により、すべてのサブ画素Ａ、ＤおよびＧが正常な機能を有しているかどうかをテストすることができる。こうして、所望の輝度を設定することができる。

【0128】

例えば、サブ画素Ａ、ＤまたはＧのいずれかに欠陥があっても、残りの画素は電気的に分離されていることから、正常に駆動制御することができる。しかしながら、サブ画素分離素子２０によって可能となった光漏話により、欠陥のあるサブ画素１８の欠落した光は、相接するサブ画素１８によって補うことができる。つまり、ある群の同色のサブ画素１８が１つ機能していて、その群の残りのサブ画素１８に欠陥がある限り、この残った機能しているサブ画素１８が欠陥のあるサブ画素の故障を補償することができ、ひいては冗長性によって画素素子１２の機能を保証することができる。一例として、光漏話は、画素素子１２内の複数のサブ画素間でも発生する可能性がある。他の配置として、例えば、それぞれ３つのサブ画素１８を、赤色、緑色または青色のいずれかの基本色に割り当てることも可能である。これに関する例が、Ａ／Ｂ／Ｃ、Ｄ／Ｅ／ＦおよびＧ／Ｈ／Ｋのような組分けである。しかしながら、対角線上に割り当てることも可能であり、その場合、有利に光漏話が可能となり得る。

【0129】

図６は、ディスプレイ１０の部分領域を示す断面図である。図の下部には基板１４が示されているが、これは特に、他の構造要素を収容するための十分に機械的に安定したキャリア構造体を提供することを目的としている。一実施例によれば、これはシリコンＩＣのウェハであり得る。基板１４はさらに、ドライバ回路または駆動制御電子回路（図示せず）と各種電気端子とを有することができる。これらは、例えば、集積回路内の導体構造によって実現されていてもよい。さらに、サブ画素領域２６を駆動制御するために用いることができるコンタクト構造体２４が設けられている。ここに示す例では、サブ画素領域２６は、コンタクト構造体２４に直接相接して配置されている。コンタクト構造体２４を介して、エミッタチップ２６を個別的かつ選択的に駆動制御電子回路により駆動制御することが可能である。

【0130】

エピタキシャル層２６は、例えば、特に発光ダイオードの機能性を可能にするさまざまに異なる層を有している。例えば、ｐｎ接合は、相応して異なるドープ層によって実装されていてもよいし、１つ以上の量子井戸構造を有していてもよい。概略的に、かつ単純化のために、ここではｐｎ接合２８の領域を破線で示している。それに、画素素子１２とサブ画素１８の構造体がエピタキシャル層２６に導入されている。

【0131】

詳細には、個々の画素素子１２は、画素素子分離層１６を介して識別可能である。これらはそれぞれ、２つの画素素子分離層１６の間の距離に相当する長さｌ_１を有している。この場合、画素素子１２では、長手方向に３つのサブ画素１８を区切ることができる。これらのサブ画素１８は、それぞれ長さｌ_２を有している。個々のサブ画素１８の間には、サブ画素分離素子２０が配置されている。

【0132】

ここに示す例では、画素素子分離層１６とサブ画素分離素子２０とは、それぞれトレンチなどの構造体として構成されている。つまり、画素素子分離層１６とサブ画素分離素子２０とは、それぞれトレンチ状、ギャップ状などの構造体として、例えばエッチング処理によってエピタキシャル層２６に導入されていることを意味している。次いで、トレンチ内に電気絶縁材料、例えばＳｉＯ_２が堆積される。そのときに、例えば、これらのトレンチの電気的および光学的特性を決定するために、画素素子分離層１６のトレンチ深さｄ_１は、サブ画素分離素子２０のトレンチ深さｄ_２よりも大きくなるように選択されている。これにより、サブ画素分離素子２０のトレンチの深さｄ_２が小さくなることにより、サブ画素１８間の光漏話を可能にすることができる。

【0133】

一方、２つの画素素子１２の間では、画素素子分離層１６のトレンチｄ_１が深くなることで、光漏話３０と電気漏話との両方が防止される。一実施例によれば、サブ画素分離素子２０のトレンチの深さｄ_２は、ｐｎ接合２８の領域を通過するように選択されている。これにより、隣り合う２つのサブ画素１８もしくは関連するエミッタチップ２２が電気的に相互作用すること、および／または電気的もしくは光学的な漏話が発生することを有利には防止することができる。

【0134】

上記の例では、画素素子分離層１６は、活性層を通って反対側の放射表面の縁部まで延びているが、当該表面を切断していない。このように、表面に近い領域は、すべての画素とサブ画素とを潜在的に接続する共通のコンタクトとして形成されていてもよい。さらに、画素素子分離層１６は、画素により生成された光を光学的に偏向させるように、ミラー層を含んでいてもよい。図１３３の例では、サブ画素分離素子２０は、活性層を通って延びているが、その後すぐに終端することも示されている。これにより、電気漏話は防止されるが、光漏話は防止されない。設計および製造パラメーターに応じて、サブ画素分離素子２０は、活性層と同じくらいまでしか延びていないか、または僅かにその内部に入っていてもよい。

【0135】

本構成では、画素素子分離層１６とサブ画素分離素子２０とは、実質的に垂直な側壁を有するトレンチとして構成されているが、本発明はこれに限定されるものではない。例えば光のコリメートまたは光の誘導などの更なる機能を追加で有する他の形状を意図的に選択することもできる。これに関する例として、画素素子分離層１６の傾斜した側壁を挙げることができる。

【0136】

図７は、画素素子１２を較正するための本発明による方法１００を示している。これに関して、第１のステップ１１０では、画素素子１２のサブ画素１８を、上述および後述のように駆動制御する。このサブ画素１８の駆動制御は、当該サブ画素１８の機能のテストを可能にするためのものである。これは、例えば、駆動制御電子回路の制御信号によって行うことができ、この結果、個々のサブ画素１８を個別に接触接続させることが可能となり得る。続くステップ１２０では、サブ画素１８の欠陥情報が検知される。言い換えれば、ここでは、当該サブ画素１８が正常に機能しているかどうかの情報が生成される。

【0137】

かかる欠陥情報は、例えば、サブ画素１８の正常な機能に関する情報を含むフラグまたは特定の値であってもよい。この欠陥情報は、次のステップ１３０によれば、例えば、駆動制御電子回路の記憶ユニットに記憶することができる。これにより、欠陥のあるサブ画素を、関連する同一波長のサブ画素の駆動制御信号を適切に調整することで補正し、画素素子１２全体の正常な機能を実現することができる。

【0138】

一例では、サブ画素分離素子２０は、同じ色または波長のサブ画素１８間の光漏話が可能になるように構成されていてもよく、サブ画素分離素子２０は、異なる色または波長のサブ画素１８間を光学的に分離するように構成されている。

【0139】

アレイの画素間の光学的および電気的な漏話が材料ブリッジを備えた画素構造によって防止される、画素化されたまたは他のエミッタの拡大図を、図８に示している。これは、隣り合う２つの光電子画素Ｐが材料ブリッジによって接続されているアレイＡのセクションを横断面図で示している。

【0140】

アレイＡは、縦型ＬＥＤの形をした全体的に平面に製造された２つの光電子画素Ｐを有している。各画素Ｐは、ｎ型ドープ層１と、ｐ型ドープ層３と、発光に適した活性ゾーン５とを含んでいる。形成された２つの画素Ｐの間では、ｎ型ドープ側およびｐ型ドープ側から層シーケンスの材料が除去された。活性層５と薄いクラッド層７とを含む最大厚さｄ_ｃの薄い材料遷移部９だけが残る。製造技術上の観点から、クラッド層は層３もしくは５と同じ材料から形成することができる。この材料遷移部は、厚さよりもかなり長い。厚さｄ_ｃは、電磁波が材料遷移部で伝搬しないように選択されている。このようにして、光学モードが抑制される。言い換えれば、図８の材料遷移部９の電気的および／または光学的な伝導性は、水平方向に効果的に減少している。

【0141】

層シーケンスの材料を除去した結果として露出した材料遷移部９の２つの主表面と、画素Ｐの露出した表面領域１１とは、特に二酸化ケイ素を有するそれぞれのパッシベーション層１３によって電気的に絶縁され、パッシベーションされている。さらに、層シーケンスの材料が除去された領域は、充填材料１５によって充填されている。最後に、画素Ｐの２つの主表面は、端部コンタクトを形成することができるコンタクト層３３によって電気的に接触接続されている。コンタクト層３３は、画素Ｐで発生または受光した光が透明な材料を通過するように、透明な材料、例えばＩＴＯを有していてもよい。

【0142】

活性ゾーン５は、１つ以上の量子井戸などの構造体を含んでいる。そのバンドギャップは、放出される光の所望の波長に合わせられる。最大厚さｄ_ｃは、すべての基本モードが材料遷移部９の活性ゾーン５に沿って次の画素Ｐに伝搬するのを防ぐように選択されている。この条件での材料遷移部９の活性ゾーン５の最大厚さｄ_ｃは、導波路に対応する材料遷移部９の活性ゾーン５とクラッド層７との間の屈折率差に依存している。一般的に、これは材料遷移部が可能な限り薄くなっているのが望ましいことを意味している。これにより、一方では、水平方向に波が伝搬し得ないため、光学モードの漏話が難しくなる。他方では、最大厚さｄ_ｃが小さいことで、更なる電気漏話の発生が難しくなる。活性ゾーンを取り囲む活性ゾーン５の薄いクラッド層７は、一般的に高いシート抵抗を示し、僅かな電流しか流すことができない。さらに薄くすると、この場合も抵抗が増加するため、電気漏話が減少する。

【0143】

さらに、最大厚さｄ_ｃは、屈折率と活性ゾーン５の厚さとに依存する。ここで、最大厚さｄ_ｃは、活性ゾーン５の厚さ以上である。最大厚さｄ_ｃは、隣り合う画素Ｐの間の距離にも依存する。距離が長くなればなるほど、最大厚さｄ_ｃを大きくすることができる。最大厚さｄ_ｃの推奨範囲は１００ｎｍ～４μｍ、特に１００ｎｍ～１μｍである。

【0144】

図８に示した各層の厚さは、ドーピング材料を含めた使用される材料、濃度と深さとの関係を示すドーピングプロファイル、側壁の角度、画素サイズ、画素間の隙間およびアレイ全体のサイズによって異なる。総厚さの下限は約１００ｎｍである。

【0145】

画素Ｐに適した材料系は、例えばＩｎ（Ｇａ，Ａｌ）Ａｓ（Ｓｂ，Ｐ）、ＳｉＧｅ、Ｚｎ（Ｍｇ，Ｃｄ）Ｓ（Ｓｅ，Ｔｅ）、Ｇａ（Ａｌ）Ｎ、ＨｇＣｄＴｅである。コンタクト層３３に適した材料としては、例えばＡｕ、Ａｇ、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｒ、Ｒｈ、Ａｌ、Ｎｉなどの金属が、単独でまたはＺｎ、Ｇｅ、Ｂｅとの合金として挙げられる。さらに、この材料を充填材料１５として使用することで、充填機能に加えて結合材料としての役割も果たすことができる。さらに、導電性を有する材料は、反射性などの特性も期待できる。例えばＺｎＯまたはＩＴＯ（ＩｎＳｎＯ）などの透明な導電性酸化物も接触接続用のコンタクト層３３として用いることができ、アレイのｐ側またはｎ側のいずれかに共通のコンタクトを提供する。

【0146】

透明な絶縁体として、例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｎｂ、Ａｌ、Ｓｉ、Ｍｇのフッ化物、酸化物および窒化物などの誘電体を用いることができる。この材料はパッシベーション層１３に使用することができる。さらに、この材料を充填材料１５として使用することができ、この場合、この材料は、充填機能に加えて電気絶縁体としての役割も果たすことができる。活性ゾーン５とクラッド層７の屈折率の値は、使用される材料に完全に依存する。

【0147】

最大厚さｄ_ｃは、パッシベーション層１３および／または充填材料１５によって作り出される誘電体の屈折率にも依存する。活性ゾーン５と誘電体との屈折率差が小さいほど、漏話が等しくなるように最大厚さｄ_ｃを大きくすることができる。

【0148】

図９は、画素アレイＡの第２の構成例を横断面図で示したものである。ここで図９に示すアレイＡは、比較的小さなバンドギャップを有する光吸収材料１７が、層シーケンスの除去された材料の領域を少なくとも部分的に埋めているという点で、図８に示すアレイＡとは異なる。さらに、材料遷移部９にはパッシベーション層１３が形成されていないため、光吸収材料１７は材料遷移部９に直接隣接している。画素Ｐの露出した表面領域１１のみが、それぞれのパッシベーション層１３によって、電気的に絶縁され、パッシベーションされている。パッシベーション層の材料は、材料３と１７との間で電気的な短絡が起こらないように、例えば二酸化ケイ素を有していてもよい。

【0149】

あるいは図９では－そこには示されていないが－２つの画素Ｐの間の材料遷移部９の片側－図９では上側または下側だけ－が光吸収材料１７によって満たされている。他方では、例えば、パッシベーション層１３を間に挟んで、材料遷移部９に充填材料１５を形成する。光吸収材料１７を使用することで、光漏話がさらに抑制される。画素Ｐの間の光吸収材料１７は、材料遷移部９の領域で活性ゾーン５から出射する光を吸収することで、導波路を縮小させる。材料遷移部９に沿って導波路の減衰が起こる。

【0150】

光吸収材料１７として適切なのは、最初に導波路として機能する材料遷移部９のバンドギャップよりも小さいバンドギャップを有する金属、合金、誘電体または半導体である。これにより、光のエネルギーも大きくなり、材料１７によって吸収されることになる。例えば、赤色の波長を５０％吸収するフローティングアイ（floatendes Auge）を使用することができる。光吸収材料１７は、材料遷移部９において、例えばＣＶＤ（化学気相成長法；chemical vapour deposition）またはＰＶＤ（物理気相成長法；physical vapour deposition）によりエピタキシャル層を作製することで成長する。ここでは、クラッド層７の上に光吸収材１７を施与または成長させた。

【0151】

図１０Ａは、本発明による画素アレイＡの第３の構成例を横断面図で示したものである。ｎ型ドープ側および／またはｐ型ドープ側から除去された画素アレイの層シーケンスの材料の位置には、除去された材料、特にドープされた材料または充填材料１５に比べて屈折率が高められた材料１９が形成されるが、この屈折率は、クラッド層７または活性ゾーン５の屈折率よりも大きくならないようにすることが望ましい。これにより、材料遷移部９での導波路も減衰する。最後に、基板３５上の層シーケンスは、保護トップ層３７によって覆われている。

【0152】

屈折率を高めた材料１９は、例えば、化学的または物理的な気相成長により、材料遷移部９でエピタキシャル成長させられる。施与または成長は、それぞれ２つの画素Ｐの間の元のｎ型ドープおよび／またはｐ型ドープされた層材料を除去した後と、画素Ｐの露出した表面領域１１、特に側面をパッシベーション層１３の施与によってパッシベーションした後に行われる。

【0153】

ここでは、屈折率を高めた材料１９をクラッド層７上に施与または成長させた。材料遷移部９にはパッシベーション層１３は形成されていない。これは、材料遷移部９より下の領域を表している。例えば、ＡｌＧａＡｓを有する材料遷移部９の活性ゾーン５上に、屈折率を高めた材料１９としてＧａＡｓを成長させてもよい。あるいは屈折率を高めた材料１９は、屈折率を高める材料２１を、クラッド層７までか、またはクラッド層７内の充填材料１５に拡散または注入することによって形成される。これは、図１０Ａでは、材料遷移部９の上の領域で表されている。屈折率を高めた材料１９は、図１０Ａにおいて、材料遷移部９の上方および／または材料遷移部９の下方に形成されていてもよい。屈折率が大きい材料１９のない領域は、充填材料１５で充填されていてもよい。

【0154】

図１０Ｂは、提案された原理に従った画素アレイの第３の構成例の材料遷移部の領域における光の伝搬のシミュレーションを示している。上側のみがエッチングされ、屈折率を高めた材料１９が充填された材料遷移部９の横断面図が示されている。屈折率を高めた材料１９は、量子井戸材料５と同等の屈折率を有している。すなわち、このグラフでは、活性ゾーン５と屈折率を高めた材料１９とを濃い灰色で示している。クラッド層７もしくはｎ型ドープ層１の非エッチング半導体材料と充填材料１５とは白色で示している。

【0155】

このシミュレーションでは厚さ数０．１μｍの層は、活性ゾーン５もしくは量子井戸材料の領域である。厚さ０．０５μｍの層は、依然として「残留クラッド」もしくは「残留クラッド層７」である。厚さ１μｍの層は、屈折率を高めた材料１９である。ＬＥＤと選択した材料との距離に応じて、個々のセクションを大きくしたり小さくしたりすることができる。

【0156】

２つの画素Ｐの間の材料遷移部９の領域では、屈折率が３．５で層厚が０．１μｍの活性ゾーン５が、屈折率が３の下側の非エッチングｎ型ドープ層１の上に配置されている。この第１の内層の上には、材料遷移部９の第２の内層として、屈折率３のクラッド層７が層厚０．０５μｍで形成されている。当該クラッド層７上には、屈折率が３．５に高められており、層厚が１μｍである材料１９の比較的厚い第３の内層が形成されている。第３の内層は、屈折率が例えば約３の充填材料１５を有する層で覆われている。

【0157】

この層構造のシミュレーションでは、真空光の波長を０．６３μｍと仮定した。ここで発生した光は、ＴＭ偏光および／またはＴＥ偏光されていてもよい。磁界の方向が、入射ベクトルと表面法線とで構成される面（「入射面」）に対して垂直な場合をＴＭ偏光（ＴＭ＝直交磁界）、電界が入射面に対して垂直な場合をＴＥ偏光（ＴＥ＝直交電界）と言う。

【0158】

このシミュレーションでは、図１０Ｂは、空間的な広がりｘの値をμｍ単位でｘ軸とともに示している。ｙ軸は電界強度Ｅのｙ成分の値を示している。図１０Ｂは、基本モードＴＥ０が活性ゾーン５から発生し、導波路として機能する材料遷移部９の上方および／または下方の２つの画素Ｐの間に存在する更なる光学障壁によって停止される様子を示している。光学障壁は、ここでは、上述した図１０Ａの層構造に従って、屈折率の異なる層間の界面である。基本モードＴＥ０は、屈折率を高めた材料１９の厚い第３の内層に入り、隣り合う画素Ｐには入らない。

【0159】

実際には、屈折率の大きい材料は、特にバンドギャップが小さいことから、吸収性の高い材料でもある場合が多い。

【0160】

図１１は、画素アレイＡの第４の構成例を横断面図で示したものである。図１１では、他の図と同じ参照符号は、同一の特徴を示している。図８に記載の構造とは対照的に、ここでは２つの充填層１５と２つのパッシベーション層１３との間で追加の材料２３，２４が材料遷移部９の活性ゾーン５内に導入されており、これは導波路として機能する材料遷移部９の電気的および／または光学的な伝導性を効果的に低減する。追加の材料は、一方では、材料遷移部９の活性ゾーン５における光吸収を高める材料２３である。画素Ｐの間の活性ゾーン５における吸収の増加は、活性ゾーン５の材料のバンドギャップを減少させることによって行われる。このために、バンドギャップを減少させる要素が、材料遷移部９の活性ゾーン５内に注入または拡散される。特に、画素Ｐの間の活性ゾーン５の中心領域には、ドーパントが拡散または注入される。バンドギャップの減少は、いわゆるバンドギャップの繰り込みによって行われる。材料遷移部９に沿って導入される材料２３の量が多いほど、活性ゾーン５内での光の吸収は大きくなる。

【0161】

代替的または累加的に、追加の材料は、他方では、材料遷移部９の活性ゾーン５内で電気抵抗を高める材料２４である。このために、電気抵抗を高める要素が、材料遷移部９の活性ゾーン５内に注入または拡散される。こうした電気抵抗の更なる増加は、１つの画素Ｐから隣り合う画素Ｐへの電気クロストークをさらに減少させる役割を果たす。例えば、電気抵抗を高めるために、ＩｎＧａＡｓＰを有する材料遷移部９の活性ゾーン５にＦｅを導入してもよい。材料遷移部９に沿って導入される材料２４の量が多いほど、２つの画素Ｐの間の材料遷移部９の活性ゾーン５の電気抵抗の増加が大きくなる。

【0162】

両方の材料２３，２４は、パッシベーション層１３の施与に先立って、それぞれの材料遷移部９の活性ゾーン５内に拡散または注入される。

【0163】

図１２Ａは、画素アレイＡの更なる構成例を横断面図で示したもので、図８の構造とは対照的に、材料遷移部の領域に光学構造体２５が導入されている。構造体２５は、材料遷移部９の活性ゾーン５に沿って、２つの充填層１５と２つのパッシベーション層１３との間に導入されている。これにより、２つの画素Ｐの間の導波路として機能する材料遷移部９の光伝導性が低下する。導波路が縮小される。光学構造体２５は、フォトニック結晶やブラッグミラーなどの誘電体構造体であってもよい。構造体２５は、活性ゾーン５の上側、下側または両側の材料遷移部９に沿って屈折率の周期的な構造体を形成し、この結果、光学的バンドギャップが生じ、材料遷移部に沿ってフォトンの伝搬が防止される。

【0164】

光学構造体の周期性は、光の波長、光学構造体の大きさ、パターニングされた材料遷移部９の長さや、使用される材料の屈折率に依存する。図１２Ａでは、導波路として機能する材料遷移部９の下側には、１つの光学構造体２５のみが示されている。この光学構造体２５はまた、導波路として機能する材料遷移部９の上側に形成されていてもよい。図１２Ａに示す光学構造体２５はブラッグミラーである。光学構造体２５を形成した後、パッシベーション層１３の施与が行われる。

【0165】

図１２Ａの例の延長線上にあるものが図１２Ｂに示されている。表面上には変換材料４１もしくは４２が施与されている。変換材料４１，４２のそれぞれは、２つのＬＥＤの間のほぼ中央にまで達している。ＬＥＤの壁自体が反射性であるため、ＬＥＤの活性層で生成された光は、当該壁によって変換材料の方向に向けられる。ＬＥＤから変換材料に入射した光は、そこで変換される。任意の反射層を変換材料の間に設けることで、漏話を防ぐことができる。

【0166】

各画素の変換材料の表面には、光を導くためのフォトニック構造体３４，３７が堆積されている。あるいは上述のように誘電体ミラーが設けられていてもよい。

【0167】

図１３は、本発明による画素アレイＡの第６の構成例を横断面図で示したものである。図１３に記載の構造とは対照的に、ここでは、２つの充填層１５において、材料遷移部９の活性ゾーン５に沿って、導波路として機能する材料遷移部９の両方の主表面に、２つの互いに対向する電気的コンタクト２７がさらに導入されており、これにより、２つの画素Ｐの間の導波路として機能する材料遷移部９の電気的および／または光学的な伝導性が効果的に低減される。これらの互いに対向する電気的コンタクト２７は、２つの画素Ｐの間のそれぞれの材料遷移部９の両主表面に電気バイアス（Bias）を印加する。

【0168】

印加された電気バイアスにより静電界が発生し、それによって、最初に導波路として機能する材料遷移部９の光学的特性は、材料遷移部９に沿った導波路が効果的に減少するように変化する。

【0169】

最初は導波路として機能する画素Ｐの間の材料遷移部９に電気バイアス（Bias）を印加すると、例えば電気吸収変調器などで用いられる、いわゆる「量子閉じ込めシュタルク」効果（ＱＣＳＥ）により、導波路での光の吸収が増加させられる。電気吸収変調器では、電界を印加することによって、半導体の基本的な吸収が効果的に増加させられる。それに応じて、画素Ｐの間の光漏話が低減される。電気的コンタクト２７としては、従来のショットキーコンタクトまたは金属絶縁体のコンタクトが適している。さらに、電流を流さずにストリップ片を曲げるために従来から使われているものすべてが適している。

【0170】

２つの互いに対向する電気的コンタクト２７を形成した後、この２つの互いに対向する電気的コンタクト２７、特に充填材料１５が形成された表面であって画素Ｐに隣り合う表面にパッシベーション層１３の施与が行われる。他の図８～図１２Ａと同一の参照符号は、図１３における同一の特徴を示している。

【0171】

図１４は、本発明による画素アレイＡの第７の構成例を横断面図で示したものである。図１３の構成とは対照的に、ここでは電界は内在的に、すなわち適切な材料系を選択することによって生成される。このために、ｎ型ドープ材料２９および／またはｐ型ドープ材料３１の少なくとも１つの層が、材料遷移部９の２つの主表面のうちの少なくとも１つの面に、これによって電界が発生するように配置され、その結果、電界は材料遷移部９に更なる手段なしに導入されることになる。ドープされた材料の層のみが、材料遷移部９の２つの主表面の一方の主表面に形成され、材料遷移部９の他方の主表面の層はドープされていない場合、材料遷移部９内での光吸収を増加させるための電界として十分な、いわゆるディプリーション電界（Verarmungsfeld）が供給される。あるいは材料遷移部９内での光吸収を増加させるための電界は、材料遷移部９の一方の主表面にｎ型ドープ材料の層２９を形成し、材料遷移部９の反対側の主表面にｐ型ドープ材料の層３１を形成することによって生成される。

【0172】

電界を供給するために使用される材料、特にｎ型ドープ材料２９、ｐ型ドープ材料３１、および場合によっては非ドープ材料は、ＣＶＤ（化学気相成長法）またはＰＶＤ（物理気相成長法）によってエピタキシャル成長され、薄い導波路上の隣り合う画素Ｐの間にビルトインバイアス（Bias）が供給されるようになっている。ｎ型およびｐ型ドーピングのために、例えば、ＩｎＧａＡｌＰにＳｉおよびＺｎをドープすることができる。

【0173】

ドープされた材料２９および／または３１によって、図１３に記載の構成形態と同じ効果を有するバイアス（Bias）が供給される。さらに、材料遷移部９にパッシベーション層１３が必要ないため、電界を供給する材料は、材料遷移部９に直接隣接している。画素Ｐの露出した表面領域１１のみが、それぞれのパッシベーション層１３によって電気的に絶縁され、パッシベーションされている。この層の材料は、例えば二酸化ケイ素を有していてもよい。画素Ｐは、電気的コンタクト層３３によって電気的に接続されている。

【0174】

図１５は、画素アレイＡの第８の構成例を横断面図で示したものである。この場合、活性ゾーン５は制御された方法でエッチングされた。言い換えれば、活性ゾーン５のダメージまたは材料遷移部の領域における活性ゾーン５の欠陥の形成は、ここでは制御された方法で許可されている。図１５によれば、材料遷移部９は、その中心で、材料遷移部９が形成されている２つの画素Ｐに完全に割り込んでいる。２つの画素Ｐへの遷移部には、最大厚さｄ_ｃの材料遷移部９が形成されている。

【0175】

図１６は、画素アレイＡの第９の構成例を示している。左側には、隣り合う２つの画素Ｐの間の漏話を抑制する２つの異なる構成例が横断面図で示されている。上側の変形例Ｖ１は、図８に記載の第１の構成例を示しており、下側の変形例Ｖ２は、図１２Ａに記載の第４の構成例を示している。右側には、４つの互いに隣り合う画素Ｐの平面図が示されている。

【0176】

各画素Ｐには４つの隣り合う画素Ｐが割り当てられており、第２の変形例Ｖ２に従って、ここではｘ方向に沿って材料遷移部９が形成されている。第１の変形例Ｖ１によれば、ｙ方向に沿って材料遷移部９が形成されている。原則的には、特に本願で説明した構成例に従って、各材料遷移部９は他の材料遷移部９とは異なるように構成されていてもよい。原則的には、材料遷移部９は、それぞれの空間方向に沿って同じ構成にされていてもよい。材料遷移部９は、所望のパターンに従って形成されていてもよい。それぞれの空間方向に沿った材料遷移部９の構成形態は交互に現れてもよい。

【0177】

このようにして、本願に記載のアレイＡは、材料遷移部９の構成例の組み合わせだけでなく、すべての可能な構成例もしくは変形例を含む。図１６の平面図に基づき、例えば方向に応じてすべての変形例Ｖの組み合わせが可能であることがわかる。このことは、画素Ｐのすべての可能な形状にも当てはめられ、画素Ｐは、丸みを帯びていても角張っていてもよいが、この場合は特に長方形である。

【0178】

図１７は、画素アレイＡを製造するための本発明による方法の一構成例を示している。光電子画素ＰのアレイＡを製造するための方法は、以下のステップを有している。第１のステップＳ１では、アレイＡに沿って、ｎ型ドープ層１とｐ型ドープ層３との全体的に平面な層シーケンスが作製され、その間に活性ゾーン５が形成される。本出願では、さまざまな技術が説明および開示されている。

【0179】

第２のステップＳ２では、形成される画素Ｐの間で、ｎ型ドープ側およびｐ型ドープ側から、特にエッチングによって、層シーケンスの材料が除去される。これは、少なくとも活性ゾーンが材料遷移部として残るように行われる。同様に、薄いクラッド層７も、材料遷移部９の活性ゾーン５の上側、下側または両側に残すことができる。そのため、厚さｄ_ｃが大幅に減少し、光学モードが画素間の横方向に伝搬し得なくなる。同様に、抵抗値が高いため、電気漏話も減少する。総じて、材料遷移部９の電気的および／または光学的な伝導性が低下する。

【0180】

厚さｄ_ｃは、アレイＡの仕様や、輝度または応答感度など所望のデバイスの仕様に応じて要求される十分な薄さである。材料遷移部の領域の厚さは、特に材料系と放出された光の波長とに依存する。

【0181】

一態様では、すべての基本モードが活性ゾーン５に沿って直近の画素Ｐに伝搬するのを防ぐように、活性ゾーン５のそれぞれの側の薄いクラッド層７までもしくは薄いクラッド層７内に、または活性ゾーン５まで両側からエッチングが行われる。この条件における材料遷移部９の活性ゾーン５の最大厚さｄ_ｃは、活性ゾーン５と、導波路として機能する材料遷移部９のクラッド層７との間の屈折率差に依存する。

【0182】

最大厚さｄ_ｃを小さくすると、より多くの光が導波路から出射するため、光漏話が減少することになる。さらに、厚さｄ_ｃを減らすことは、電気漏話を減らすことを意味している。個々の画素Ｐの間に残る活性ゾーン５の薄い非ドープのクラッド層７は、ほとんど電流を流すことができない。そのため、電気漏話が少なくなる。

【0183】

更なるステップＳ３～Ｓ５では、エッチング後に、個々の画素Ｐと導波路とを他の必要な材料で覆い、導波路の外側での光学的および／または電気的な漏話をさらに抑制することができる。ステップＳ３では、材料遷移部９の露出した主表面と画素Ｐの露出した表面領域１１とが、特に二酸化ケイ素を有するそれぞれのパッシベーション層１３によって、電気的に絶縁され、パッシベーションされる。漏話を低減するために、第４のステップＳ４でどのような措置を施すかによって、材料遷移部９の露出した主表面の電気的な絶縁とパッシベーションとを省くことができる。

【0184】

第４のステップＳ４では、ｎ型ドープ側および／またはｐ型ドープ側から、除去された材料が、例えば充填材料１５によって、少なくとも部分的に置き換えられる。ステップＳ５では、画素Ｐの主表面にコンタクト層３３を成膜し、構造体を電気的に接触接続させる。一構成によれば、ステップＳ１～Ｓ５は、まずアレイの一方の主表面に対して行い、その後に、基板交換後にアレイの他方の主表面に対して行う。

【0185】

光学的および／または電気的な漏話をさらに低減するために、最大厚さｄ_ｃを有する材料遷移部９の形成に累加して、第４ステップＳ４において更なる措置を講じることができる。ここでは、いくつかの例を挙げているが、その他の例は、さまざまな構成について上述している。したがって、ｎ型ドープ側および／またはｐ型ドープ側から、除去された材料の領域を、充填材料１５の代わりに、光吸収材料１７および／または光屈折率を高めた材料１９で代替的に充填することができる。この場合、材料遷移部９にはパッシベーション層１３は形成されない。

【0186】

さらに、第４のステップＳ４では、代替的または累加的に、活性ゾーン５の光吸収および／または電気抵抗を増加させることができる。この場合、さらに、パッシベーション層１３も材料遷移部９に施与することが望ましい。

【0187】

これらのコンセプトを適用することで、光電子画素ＰのアレイＡ、特にエミッタ－アレイおよびディテクタ－アレイを、活性ゾーン５を介したエッチングを行わずに、光学的および電気的な漏話を起こさずに、また活性ゾーンをエッチングした解決策と比較して性能および信頼性の問題を起こさずに製造することが可能である。

【0188】

高解像度の、特にモノリシック構造のディスプレイ配置構造体は、さまざまな用途で関心を持たれている。画素サイズの光源を有するディスプレイには、特にＧａＮまたはＩｎＧａＮをベースとした、いわゆるマトリクス型のディスプレイが提案されている。

【0189】

図１８は、第１の構成例として、ＩＣ基板部品とその上に載置されたモノリシック画素化オプトチップとを含むディスプレイ配置構造を横断面図で示している。モノリシック集積回路２．１，２．１，２．３と、これらによって駆動制御されるＩＣ基板コンタクト３．１，３．２，３．３とを備えたＩＣ基板部品１が示されている。ＩＣ基板コンポーネント１は、制御回路、電力供給回路、および周辺機器との信号交換のための更なるコンポーネントを有することができ、ここでは、インターフェース２３を例として示している。

【0190】

ＩＣ基板コンタクト３．１，３．２，３．３は金属性で構成されており、それぞれ絶縁層で分離されている。モノリシック画素化オプトチップ４がＩＣ基板部品１上に配置されており、ＩＣ基板のコンタクト３．１，３．２，３．３に電気的・機械的に接続されている。より正確に述べると、コンタクト２２．１，２２．２および２２．３は、ＩＣ上に正確に配置されたときにＩＣ基板コンタクト３．１，３．２，３．３と向き合うように、画素化オプトチップ４の表面に導入される。図示するように、コンタクトはそれぞれ同じ大きさなので、図示するような小さなオフセットがあっても悪影響はなく、短絡が回避されている。このような接続のためのさまざまな技術が本願では開示されている。

【0191】

モノリシック画素化オプトチップ４は、ｐ型ドーピングされた第１の半導体層６とｎ型ドーピングされた第２の半導体層７とを有する半導体層シーケンス５を含み、ここで、第１の半導体層６と第２の半導体層７とは大面積に適用され、積層方向８に対して垂直に延びる横方向において実質的にモノリシック画素化オプトチップ４全体に延在している。詳細には示されていないが、異なるドーピング厚さまたは異なる半導体材料の複数の個別の層を有する半導体層６，７の構成変形例がある。第１の半導体層６と第２の半導体層７との間には、詳細には示していない量子井戸を有する活性層があり、その領域には、電流が半導体層シーケンス５を積層方向８に流れたときに電磁放射を発する活性ゾーン２４が形成されている。

【0192】

半導体層シーケンス５の上の正面１７には、例えばＩＴＯ（酸化インジウムスズ）からなる透明なコンタクト層１６が２次元的にフラットに適用されている。本構成例では対角線サイズが２００μｍ～１２００μｍと小型の画素サイズＰのＬＥＤ９を得るために、ＩＣ基板部品１に対向する第１の半導体層６の下側の第１の光源コンタクト１０．１，１０．２，１０．３は、画素サイズＰよりもかなり小さくなっている。本構成例では、ＬＥＤ背面１２の第１の光源コンタクト１０．１，１０．２，１０．３の投影面積１３が最大でＬＥＤ背面１２の面積の半分であるという特徴が満たされるように、２０μｍの第１の光源コンタクト１０．１，１０．２，１０．３の最大対角線ＭＤが選択される。本構成例では、投影面積１３は、対角線が２０μｍのときはＬＥＤ背面１２の面積の約５％である。この結果、第１の光源コンタクト１０．２と透明なコンタクト層１６の一部分によって形成された第２の光源コンタクト１１との間でＬＥＤ９内に横方向に制限された電流経路２５が形成され、これにより横方向に制限された活性ゾーン２４が生じる。さらに、活性ゾーン２４の縁部では非放射再結合が抑制される。電流経路２５の横方向の制限を改善するために、好ましくは、第１の半導体層６および第２の半導体層７のドーパントは、これらが１０^４Ｓｍ^－１よりも小さい、好ましくは３・１０^３Ｓｍ^－１よりも小さい、さらに好ましくは１０^３Ｓｍ^－１よりも小さいｐ型またはｎ型の伝導性を有するように選択される。さらに、第１の半導体層６の層厚ＳＤは小さいものを選択するのが有利である。この場合、積層方向８における第１の半導体層６の層厚ＳＤは、横方向における第１の光源コンタクト１０．１，１０．２，１０．３の最大対角線ＭＤの最大１０倍、好ましくは最大５倍であることが好ましい。

【0193】

本発明によれば、第１の光源コンタクト１０．２は、積層方向８に対して垂直に対向する横方向に、光学的遮断効果を有する背面側アブソーバ１５．１，１５．２によって囲まれており、ここで、背面側アブソーバ１５．１，１５．２は、好ましくは、シリコン、ゲルマニウムもしくはガリウムヒ素からなり、かつ／またはグラフェンもしくはカーボンブラック粒子のインターカレーションを有する。第１の構成例の図１９に示す光路２６から、この措置により、駆動制御されたＬＥＤ９から隣り合う画素への漏話が低減されることがわかる。

【0194】

図２０に示す第２の構成例では、第１の構成例に一致している構成要素に同じ参照符号を使用している。図示されているのは、第２の半導体層７の上側にある３次元構造体で、これにより正面１７への光の取り出しが改善される。全反射の度合いが低くなり、取り出しコーンが大きくなっていることがわかる。詳細には示されていない代替的な構成では、フレネルレンズ構造体が正面１７に設けられている。別の選択肢では、フォトニック結晶構造体が表面に配置されている。

【0195】

図２１に示す第４の構成例では、第２の光源コンタクト１１．１，１１．２，１１．３を横方向に囲む前面側アブソーバ２１．１，２１．２，２１．３，２１．４によって、隣り合うＬＥＤ９の間の光漏話がさらに低減される。前面側アブソーバ２１．１，２１．２，２１．３，２１．４を電気的に絶縁性に形成すると、活性ゾーン２４を局在化するための電流経路の横方向の制限をさらに改善することができる。

【0196】

図に示す構成例では、オプトチップコンタクト素子２２．１，２２．２，２２．３が、第１の光源コンタクト１０．１，１０．２，１０．３と、それぞれの関連するＩＣ基板コンタクト３．１，３．２，３．３との間に配置されている。オプトチップコンタクト素子２２．１，２２．２，２２．３の横断面積は、第１の光源コンタクト１０．１，１０．２，１０．３の横断面積よりも大きいので、モノリシック画素化オプトチップ４をＩＣ基板部品１上に簡略化して接触接続させることが可能となる。

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4-5】

【図6】

【図7】

【図8】

【図9】

【図10A-10B】

【図11】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【手続補正書】

【提出日】2022-01-13

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

光電子構造素子であって、
光を発生させるように形成された活性ゾーンを有する、少なくとも１つの半導体素子と、
前記少なくとも１つの半導体素子の第１の主表面の上に配置されており、所定の方向にのみ光を透過するように形成された誘電体フィルターと、
前記少なくとも１つの半導体素子の少なくとも一方の側面および前記誘電体フィルターの少なくとも一方の側面に配置された反射材料と
を有する、光電子構造素子。

【請求項2】

前記少なくとも１つの半導体素子の少なくとも１つの側面が、前記活性ゾーンの高さで傾斜して延びている、請求項１記載の光電子構造素子。

【請求項3】

前記少なくとも１つの半導体素子が、第１の端子と第２の端子とを有しており、
前記反射材料が、導電性であり、前記少なくとも１つの半導体素子の第１の端子に結合されている、請求項１または２記載の光電子構造素子。

【請求項4】

前記反射材料が、電流供給用の前記第１の端子に接触するように、光源の対向する２つの側面でのみ導電性に形成されている、請求項３記載の光電子構造素子。

【請求項5】

前記反射材料が、電流供給用の前記端子から絶縁されるように、他の２つの側では非導電性に形成されている、請求項４記載の光電子構造素子。

【請求項6】

前記誘電体フィルターが、放射方向に隣り合う前記半導体素子の層に少なくとも部分的に形成されている、請求項１から５までのいずれか１項記載の光電子構造素子。

【請求項7】

前記誘電体フィルターが、異なる屈折率を有する第１の領域および第２の領域を有しており、変換材料が前記第１の領域を形成している、請求項１から６までのいずれか１項記載の光電子構造素子。

【請求項8】

前記少なくとも１つの半導体素子が、前記第１の主表面に対向する第２の主表面を有しており、
前記少なくとも１つの半導体素子の第２の主表面の下には、反射層が配置されている、請求項１から７までのいずれか１項記載の光電子構造素子。

【請求項9】

前記反射層が、少なくとも部分的に導電性であり、前記少なくとも１つの半導体素子の第２の端子に結合されている、請求項１から８までのいずれか１項記載の光電子構造素子。

【請求項10】

前記反射層が電気的に絶縁されており、１つ以上の導電層が前記反射層の上および／または下に配置されている、請求項８記載の光電子構造素子。

【請求項11】

電気絶縁性の第１の材料が、前記反射材料と前記反射層との間に配置されており、特に前記電気絶縁性の第１の材料は、前記少なくとも１つの半導体素子よりも低い屈折率を有している、請求項１から１０までのいずれか１項記載の光電子構造素子。

【請求項12】

前記少なくとも１つの半導体素子と前記誘電体フィルターとの間に、表面が粗面化された層が配置されている、請求項１から１１までのいずれか１項記載の光電子構造素子。

【請求項13】

前記光電子構造素子が、
光出射面にあり、無機色素または量子ドットを有している変換材料；または
前記誘電体フィルターと前記半導体材料との間にあり、無機色素または量子ドットを有している変換材料
をさらに含む、請求項１から１２までのいずれか１項記載の光電子構造素子。

【請求項14】

前記少なくとも１つの半導体素子の第１の主表面が、粗面化された表面を有している、請求項１から１３までのいずれか１項記載の光電子構造素子。

【請求項15】

前記少なくとも１つの半導体素子が、少なくとも１４０μｍの横方向の広がりおよび／または少なくとも５μｍの高さを有している、請求項１から１４までのいずれか１項記載の光電子構造素子。

【請求項16】

前記少なくとも１つの半導体素子が、アレイ状に配置された複数の半導体素子を含んでおり、隣り合う半導体素子は、反射材料によって互いに分離されている、請求項１から１５までのいずれか１項記載の光電子構造素子。

【請求項17】

前記反射材料が導電性であり、前記半導体素子の前記第１の端子が前記反射材料を介して共通の外部端子に接続されている、請求項１１記載の光電子構造素子。

【請求項18】

前記少なくとも１つの半導体素子が、並置された複数の半導体素子を含んでおり、隣り合う半導体素子の間には、電気絶縁性の第２の材料が配置されている、請求項１から１７までのいずれか１項記載の光電子構造素子。

【請求項19】

前記反射材料が導電性であり、前記電気絶縁性の第２の材料の上および／または下および／または内部には、前記半導体素子の前記第１の端子を共通の外部端子に接続する導体トラックが延在している、請求項１から１８までのいずれか１項記載の光電子構造素子。

【請求項20】

前記半導体素子の前記第２の端子が、個別に駆動制御可能である、請求項１から１９までのいずれか１項記載の光電子構造素子。

【請求項21】

前記光電子構造素子が、前記誘電体フィルターの上に配置されたレンズをさらに含む、請求項１から２０までのいずれか１項記載の光電子構造素子。

【請求項22】

光電子構造素子を製造する方法であって、
光を発生させるように形成された活性ゾーンを有する、前述または後述の請求項のうちいずれか１項記載の少なくとも１つの半導体素子を提供するステップと、
前記少なくとも１つの半導体素子の第１の主表面の上に誘電体フィルターを配置するステップであって、前記誘電体フィルターは、所定の方向にのみ光を透過するように形成されている、ステップと、
前記少なくとも１つの半導体素子の少なくとも１つの側面および前記誘電体フィルターの少なくとも１つの側面に、反射材料を配置するステップと
を含む、方法。

【請求項23】

ディスプレイのピクセルを生成するための光電子構造素子を備えた画素であって、
前記画素は、少なくとも２つのサブ画素、特に同色発光の２つのサブ画素から形成されており、特に各サブ画素は光電子構造素子によって形成されており、
同一の画素素子の隣り合う２つのサブ画素の間にはサブ画素分離素子が設けられており、
前記サブ画素分離素子は、それぞれのサブ画素の電気駆動制御に関して分離を行うように構成されており、それぞれ前記サブ画素が発する光に関して光学的に結合を行うように構成されている、画素。

【請求項24】

前記サブ画素が共通のエピタキシャル層を有しており、前記サブ画素分離素子が、主発光方向のエピタキシャル層平面に対して横方向に前記エピタキシャル層内でトレンチ状に延在している、請求項２３記載の画素。

【請求項25】

前記画素のサブ画素が、互いに独立して電気的に接触接続可能であるかつ／または駆動制御可能である、請求項２３または２４記載の画素。

【請求項26】

少なくとも２つの前記サブ画素が、前記サブ画素分離素子によって分離された共通の活性層を有している、請求項２３から２５までのいずれか１項記載の画素。

【請求項27】

前記サブ画素分離素子が、前記画素の活性層まで延在しているか、または少なくとも部分的に当該画素を貫通するように延在している、請求項２３から２６までのいずれか１項記載の画素。

【請求項28】

前記サブ画素分離素子が、特に前記活性層の領域において、拡散されたドーパントによって生じた量子井戸インターミキシングによって形成されている、請求項２３から２７までのいずれか１項記載の画素。

【請求項29】

前記画素が、前記画素の表面にわたって延在しているレンズをさらに含む、請求項２３から２８までのいずれか１項記載の画素。

【請求項30】

透明な導電層が表面に形成されている、請求項２３から２９までのいずれか１項記載の画素。

【請求項31】

少なくとも１つのサブ画素を接触接続させるための少なくとも１つのコンタクト面が、前記光出射面と反対側の面に設けられている、請求項２３から３０までのいずれか１項記載の画素。

【請求項32】

請求項２３から３１までのいずれか１項記載の複数の画素を有するディスプレイ配置構造体であって、
隣り合う２つの画素の間に画素素子分離層が設けられており、前記画素素子分離層は、それぞれの画素の駆動制御に関して前記隣り合う画素を電気的に分離し、かつ前記画素が発する光に関して前記隣り合う画素を光学的に分離するように構成されている、ディスプレイ配置構造体。

【請求項33】

前記画素と関連する前記サブ画素とが共通のエピタキシャル層を有しており、前記画素素子分離層が、主発光方向の前記エピタキシャル層平面に対して横方向に前記エピタキシャル層内にトレンチ状に延在している、請求項３２記載のディスプレイ配置構造体。

【請求項34】

前記画素素子分離層のトレンチ深さｄ１は、前記サブ画素分離素子のトレンチ深さよりも大きい、請求項３２または３３記載のディスプレイ配置構造体。

【請求項35】

前記隣り合う画素またはサブ画素が、画素素子分離層および／またはサブ画素分離素子によって分離された活性層を含んでいる、請求項３２から３４までのいずれか１項記載のディスプレイ配置構造体。

【請求項36】

前記ディスプレイ配置構造体が、前記画素のコンタクト領域に対応するコンタクト領域を有するキャリア層をさらに含み、前記キャリア層には、次の素子、すなわち
前記画素の電流供給のための導電線、
電流ドライバ回路または供給回路、および
輝度を調整するための制御回路
のうちの少なくとも１つが設けられている、請求項３２から３５までのいずれか１項記載のディスプレイ配置構造体。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０１９６

【補正方法】変更

【補正の内容】

【0196】

図に示す構成例では、オプトチップコンタクト素子２２．１，２２．２，２２．３が、第１の光源コンタクト１０．１，１０．２，１０．３と、それぞれの関連するＩＣ基板コンタクト３．１，３．２，３．３との間に配置されている。オプトチップコンタクト素子２２．１，２２．２，２２．３の横断面積は、第１の光源コンタクト１０．１，１０．２，１０．３の横断面積よりも大きいので、モノリシック画素化オプトチップ４をＩＣ基板部品１上に簡略化して接触接続させることが可能となる。
更なる光電子構造素子、ディスプレイ配置構造体、光電子デバイス、画素、アレイ、および種々の方法を、以下に対象として述べる。
［対象１］
光電子構造素子であって、
光を発生させるように形成された活性ゾーンを有する、少なくとも１つの半導体素子と、
前記少なくとも１つの半導体素子の第１の主表面の上に配置されており、所定の方向にのみ光を透過するように形成された誘電体フィルターと、
前記少なくとも１つの半導体素子の少なくとも一方の側面および前記誘電体フィルターの少なくとも一方の側面に配置された反射材料と
を有する、光電子構造素子。
［対象２］
前記少なくとも１つの半導体素子の少なくとも１つの側面が、前記活性ゾーンの高さで傾斜して延びている、対象１記載の光電子構造素子。
［対象３］
前記少なくとも１つの半導体素子が、第１の端子と第２の端子とを有しており、
前記反射材料が、導電性であり、前記少なくとも１つの半導体素子の第１の端子に結合されている、対象１または２記載の光電子構造素子。
［対象４］
前記反射材料が、電流供給用の前記第１の端子に接触するように、光源の対向する２つの側面でのみ導電性に形成されている、対象３記載の光電子構造素子。
［対象５］
前記反射材料が、電流供給用の前記端子から絶縁されるように、他の２つの側では非導電性に形成されている、対象４記載の光電子構造素子。
［対象６］
前記誘電体フィルターが、放射方向に隣り合う前記半導体素子の層に少なくとも部分的に形成されている、対象１から５までのいずれか１つ記載の光電子構造素子。
［対象７］
前記誘電体フィルターが、異なる屈折率を有する第１の領域および第２の領域を有しており、変換材料が前記第１の領域を形成している、対象１から６までのいずれか１つ記載の光電子構造素子。
［対象８］
前記少なくとも１つの半導体素子が、前記第１の主表面に対向する第２の主表面を有しており、
前記少なくとも１つの半導体素子の第２の主表面の下には、反射層が配置されている、対象１から７までのいずれか１つ記載の光電子構造素子。
［対象９］
前記反射層が、少なくとも部分的に導電性であり、前記少なくとも１つの半導体素子の第２の端子に結合されている、対象１から８までのいずれか１つ記載の光電子構造素子。
［対象１０］
前記反射層が電気的に絶縁されており、１つ以上の導電層が前記反射層の上および／または下に配置されている、対象８記載の光電子構造素子。
［対象１１］
電気絶縁性の第１の材料が、前記反射材料と前記反射層との間に配置されており、特に前記電気絶縁性の第１の材料は、前記少なくとも１つの半導体素子よりも低い屈折率を有している、対象１から１０までのいずれか１つ記載の光電子構造素子。
［対象１２］
前記少なくとも１つの半導体素子と前記誘電体フィルターとの間に、表面が粗面化された層が配置されている、対象１から１１までのいずれか１つ記載の光電子構造素子。
［対象１３］
前記光電子構造素子が、
光出射面にあり、無機色素または量子ドットを有している変換材料；または
前記誘電体フィルターと前記半導体材料との間にあり、無機色素または量子ドットを有している変換材料
をさらに含む、対象１から１２までのいずれか１つ記載の光電子構造素子。
［対象１４］
前記少なくとも１つの半導体素子の第１の主表面が、粗面化された表面を有している、対象１から１３までのいずれか１つ記載の光電子構造素子。
［対象１５］
前記少なくとも１つの半導体素子が、少なくとも１４０μｍの横方向の広がりおよび／または少なくとも５μｍの高さを有している、対象１から１４までのいずれか１つ記載の光電子構造素子。
［対象１６］
前記少なくとも１つの半導体素子が、アレイ状に配置された複数の半導体素子を含んでおり、隣り合う半導体素子は、反射材料によって互いに分離されている、対象１から１５までのいずれか１つ記載の光電子構造素子。
［対象１７］
前記反射材料が導電性であり、前記半導体素子の前記第１の端子が前記反射材料を介して共通の外部端子に接続されている、対象１１記載の光電子構造素子。
［対象１８］
前記少なくとも１つの半導体素子が、並置された複数の半導体素子を含んでおり、隣り合う半導体素子の間には、電気絶縁性の第２の材料が配置されている、対象１から１７までのいずれか１つ記載の光電子構造素子。
［対象１９］
前記反射材料が導電性であり、前記電気絶縁性の第２の材料の上および／または下および／または内部には、前記半導体素子の前記第１の端子を共通の外部端子に接続する導体トラックが延在している、対象１から１８までのいずれか１つ記載の光電子構造素子。
［対象２０］
前記半導体素子の前記第２の端子が、個別に駆動制御可能である、対象１から１９までのいずれか１つ記載の光電子構造素子。
［対象２１］
前記光電子構造素子が、前記誘電体フィルターの上に配置されたレンズをさらに含む、対象１から２０までのいずれか１つ記載の光電子構造素子。
［対象２２］
光電子構造素子を製造する方法であって、
光を発生させるように形成された活性ゾーンを有する、前述または後述の対象のうちいずれか１つ記載の少なくとも１つの半導体素子を提供するステップと、
前記少なくとも１つの半導体素子の第１の主表面の上に誘電体フィルターを配置するステップであって、前記誘電体フィルターは、所定の方向にのみ光を透過するように形成されている、ステップと、
前記少なくとも１つの半導体素子の少なくとも１つの側面および前記誘電体フィルターの少なくとも１つの側面に、反射材料を配置するステップと
を含む、方法。
［対象２３］
ディスプレイのピクセルを生成するための光電子構造素子を備えた画素であって、
前記画素は、少なくとも２つのサブ画素、特に同色発光の２つのサブ画素から形成されており、特に各サブ画素は光電子構造素子によって形成されており、
同一の画素素子の隣り合う２つのサブ画素の間にはサブ画素分離素子が設けられており、
前記サブ画素分離素子は、それぞれのサブ画素の電気駆動制御に関して分離を行うように構成されており、それぞれ前記サブ画素が発する光に関して光学的に結合を行うように構成されている、画素。
［対象２４］
前記サブ画素が共通のエピタキシャル層を有しており、前記サブ画素分離素子が、主発光方向のエピタキシャル層平面に対して横方向に前記エピタキシャル層内でトレンチ状に延在している、対象２３記載の画素。
［対象２５］
前記画素のサブ画素が、互いに独立して電気的に接触接続可能であるかつ／または駆動制御可能である、対象２３または２４記載の画素。
［対象２６］
少なくとも２つの前記サブ画素が、前記サブ画素分離素子によって分離された共通の活性層を有している、対象２３から２５までのいずれか１つ記載の画素。
［対象２７］
前記サブ画素分離素子が、前記画素の活性層まで延在しているか、または少なくとも部分的に当該画素を貫通するように延在している、対象２３から２６までのいずれか１つ記載の画素。
［対象２８］
前記サブ画素分離素子が、特に前記活性層の領域において、拡散されたドーパントによって生じた量子井戸インターミキシングによって形成されている、対象２３から２７までのいずれか１つ記載の画素。
［対象２９］
前記画素が、前記画素の表面にわたって延在しているレンズをさらに含む、対象２３から２８までのいずれか１つ記載の画素。
［対象３０］
透明な導電層が表面に形成されている、対象２３から２９までのいずれか１つ記載の画素。
［対象３１］
少なくとも１つのサブ画素を接触させるための少なくとも１つのコンタクト面が、前記光出射面と反対側の面に設けられている、対象２３から３０までのいずれか１つ記載の画素。
［対象３２］
対象２３から３１までのいずれか１つ記載の複数の画素を有するディスプレイ配置構造体であって、
隣り合う２つの画素の間に画素素子分離層が設けられており、前記画素素子分離層は、それぞれの画素の駆動制御に関して前記隣り合う画素を電気的に分離し、かつ前記画素が発する光に関して前記隣り合う画素を光学的に分離するように構成されている、ディスプレイ配置構造体。
［対象３３］
前記画素と関連する前記サブ画素とが共通のエピタキシャル層を有しており、前記画素素子分離層が、主発光方向の前記エピタキシャル層平面に対して横方向に前記エピタキシャル層内にトレンチ状に延在している、対象３２記載のディスプレイ配置構造体。
［対象３４］
前記画素素子分離層のトレンチ深さｄ１は、前記サブ画素分離素子のトレンチ深さよりも大きい、対象３２または３３記載のディスプレイ配置構造体。
［対象３５］
前記隣り合う画素またはサブ画素が、画素素子分離層および／またはサブ画素分離素子によって分離された活性層を含んでいる、対象３２から３４までのいずれか１つ記載のディスプレイ配置構造体。
［対象３６］
前記ディスプレイ配置構造体が、前記画素のコンタクト領域に対応するコンタクト領域を有するキャリア層をさらに含み、前記キャリア層には、次の素子、すなわち
前記画素の電流供給のための導電線、
電流ドライバ回路または供給回路、および
輝度を調整するための制御回路
のうちの少なくとも１つが設けられている、対象３２から３５までのいずれか１つ記載のディスプレイ配置構造体。
［対象３７］
画素を較正する方法であって、次のステップ、すなわち
対象２３から３１までのいずれか１つ記載の画素のサブ画素を駆動制御するステップと、
サブ画素の欠陥情報を検出するステップと、
前記欠陥情報を前記制御ユニットの記憶ユニットに記憶するステップと
を含む、方法。
［対象３８］
画素のすべての個々のサブ画素について、駆動制御、検出および記憶が順次実行される、対象３７記載の方法。
［対象３９］
少なくとも２つの光電子構造素子を有し、ｎ型ドープ層とｐ型ドープ層との間にあるそれぞれの構造素子が発光に適した活性ゾーンを形成しているアレイにおいて、
隣接して形成された２つの光電子構造素子の間で、ｎ型ドープ側およびｐ型ドープ側からクラッド層までもしくはクラッド層内まで、または活性ゾーンまでもしくは少なくとも部分的に活性ゾーン内まで、最大厚さｄ _c の材料遷移部が形成されるように、層シーケンスの材料が中断または除去されており、これにより前記材料遷移部における電気的および／または光学的な伝導性が低下する
ことを特徴とする、アレイ。
［対象４０］
前記材料遷移部が、前記活性ゾーンと、前記活性ゾーンの少なくとも片側にある厚さの小さい残留層とを有している、対象３９記載のアレイ。
［対象４１］
除去された材料が、充填材料で少なくとも部分的に置き換えられている、対象３９または４０記載のアレイ。
［対象４２］
除去された材料が、相対的に小さなバンドギャップを有し、ひいては前記活性ゾーンの光を吸収する材料で少なくとも部分的に置き換えられている、対象３９から４１までのいずれか１つ記載のアレイ。
［対象４３］
除去された材料が、高い屈折率、特にドープされた材料または充填材料の屈折率よりも高い屈折率を有する材料で少なくとも部分的に置き換えられている、対象３９から４２までのいずれか１つ記載のアレイ。
［対象４４］
前記光を吸収する材料および／または前記高い屈折率を有する材料が、それぞれの材料遷移部に施与されている、対象３９から４３までのいずれか１つ記載のアレイ。
［対象４５］
前記高い屈折率を有する材料が、屈折率を高める材料を前記充填材料に、特にそれぞれのクラッド層までの拡散または注入によって、形成されている、対象３９から４４までのいずれか１つ記載のアレイ。
［対象４６］
光吸収を高める材料および／または電気抵抗を高める材料が、それぞれの材料遷移部の前記活性ゾーンに拡散または注入されている、対象３９から４５までのいずれか１つ記載のアレイ。
［対象４７］
少なくとも１つの光学構造体、特にフォトニック結晶および／またはブラッグミラーが、前記材料遷移部に沿って、前記材料遷移部の上に、または前記材料遷移部内に作製されている、対象３９から４６までのいずれか１つ記載のアレイ。
［対象４８］
２つの互いに対向する電気的コンタクトによって前記材料遷移部の２つの主表面に電気バイアスが印加され、それぞれの材料遷移部を通して電界が発生する、対象３９から４７までのいずれか１つ記載のアレイ。
［対象４９］
前記材料遷移部の前記２つの主表面の少なくとも一方の面に施与されたまたは成長させたｎ型ドープ材料および／またはｐ型ドープ材料によって、それぞれの材料遷移部を通して電界が発生する、対象３９から４８までのいずれか１つ記載のアレイ。
［対象５０］
前記材料遷移部の露出した主表面および／または前記光電子構造素子の露出した表面領域が、特に二酸化ケイ素を有するそれぞれのパッシベーション層によって、電気的に絶縁され、パッシベーションされている、対象３９から４９までのいずれか１つ記載のアレイ。
［対象５１］
前記光電子構造素子の前記主表面が、コンタクト層によって電気的に接触接続されている、対象３９から５０までのいずれか１つ記載のアレイ。
［対象５２］
光電子構造素子とそれに隣り合う光電子構造素子との間の前記材料および／または前記材料遷移部が、特に方向に応じて互いに異なるように形成されている、対象３９から５１までのいずれか１つ記載のアレイ。
［対象５３］
前記アレイが、主放射方向に面している表面に施与された変換材料をさらに含む、対象３９から５２までのいずれか１つ記載のアレイ。
［対象５４］
光電子画素のアレイを製造する方法であって、次のステップ、すなわち
ｎ型ドープ層およびｐ型ドープ層の全体的に平面な層シーケンスをアレイに沿って提供するステップであって、これらの間に発光に適した活性ゾーンを形成する、ステップと、
－形成される隣り合う画素間の材料をｎ型ドープ側およびｐ型ドープ側から少なくとも部分的に除去するステップであって、それにより前記活性ゾーンを含む最大厚さｄ _ｃ の材料遷移部を残し、隣り合う画素間の電気的および／または光学的な伝導性を低下させるステップと
を含む、方法。
［対象５５］
前記材料を除去するステップが、前記ｎ型ドープ側およびｐ型ドープ側から非ドープのクラッド層までもしくは非ドープのクラッド層内まで、または活性ゾーンまでもしくは少なくとも部分的に活性ゾーン内まで層シーケンスを除去することを含む、対象５４記載の方法。
［対象５６］
前記ｎ型ドープ側および／またはｐ型ドープ側から除去された材料が、充填材料で少なくとも部分的に置き換えられる、対象５４記載の方法。
［対象５７］
前記ｎ型ドープ側および／またはｐ型ドープ側から除去された材料が、相対的に小さなバンドギャップを有し、ひいては前記活性ゾーンの光を吸収する材料で少なくとも部分的に置き換えられる、対象５４から５６までのいずれか１つ記載の方法。
［対象５８］
前記ｎ型ドープ側および／またはｐ型ドープ側から除去された材料が、高い屈折率、特にドープされた材料または充填材料の屈折率よりも高い屈折率を有する材料で置き換えられる、対象５４から５７までのいずれか１つ記載の方法。
［対象５９］
前記光を吸収する材料および／または前記高い屈折率を有する材料が、それぞれの材料遷移部に施与される、対象５４から５８までのいずれか１つ記載の方法。
［対象６０］
前記高い屈折率を有する材料が、前記充填材料に、特にそれぞれのクラッド層までの拡散または注入によって形成される、対象５４から５９までのいずれか１つ記載の方法。
［対象６１］
前記ｎ型ドープ側および／またはｐ型ドープ側から光吸収を高める材料および／または電気抵抗を高める材料が前記活性ゾーンに拡散または注入される、対象５４から６０までのいずれか１つ記載の方法。
［対象６２］
前記ｎ型ドープ側および／またはｐ型ドープ側から前記材料遷移部に沿って、前記材料遷移部の上にまたは前記材料遷移部内に、少なくとも１つの光学構造体、特にフォトニック結晶および／またはブラッグミラーが作製される、対象５４から６１までのいずれか１つ記載の方法。
［対象６３］
前記ｎ型ドープ側およびｐ型ドープ側から２つの互いに対向する電気的コンタクトが形成されて、前記材料遷移部の２つの主表面に電気バイアスが印加され、それぞれの材料遷移部を通して電界が発生する、対象５４から６２までのいずれか１つ記載の方法。
［対象６４］
前記材料遷移部の前記２つの主表面のうちの少なくとも一方の面に施与されたまたは成長させたｎ型ドープ材料および／またはｐ型ドープ材料によって、それぞれの材料遷移部を通して電界が導入される、対象５４から６３までのいずれか１つ記載の方法。
［対象６５］
前記方法が、前記材料遷移部の露出した主表面および／または前記画素の露出した表面領域を、特に二酸化ケイ素を有するそれぞれのパッシベーション層によって、電気的に絶縁し、パッシベーションすることを含む、対象５４から６４までのいずれか１つ記載の方法。
［対象６６］
前記方法が、前記画素の主表面をコンタクト層によって電気的に接触接続することを含む、対象５４から６５までのいずれか１つ記載の方法。
［対象６７］
前記画素とその隣り合う画素との間の材料および／または材料遷移部が、特に方向に応じて互いに異なるように形成される、対象５４から６６までのいずれか１つ記載の方法。
［対象６８］
前記ステップが、最初は前記アレイの一方の主表面に対して実行され、その後、基板交換後に前記アレイの他方の主表面に対して実行される、対象５４から６７までのいずれか１つ記載の方法。
［対象６９］
ディスプレイ配置構造体であって、
モノリシック集積回路とマトリクス状に配置されたＩＣ基板コンタクトとを備えたＩＣ基板部品と、
第１のドーピングを有する第１の半導体層と第２のドーピングを有する第２の半導体層とを有する半導体層シーケンスを含むモノリシック画素化オプトチップであって、前記第１の半導体層の電荷キャリアの極性は、前記第２の半導体層の電荷キャリアの極性とは異なり、前記半導体層シーケンスは積層方向を規定している、モノリシック画素化オプトチップと
を含み、
前記モノリシック画素化オプトチップ内には、マトリクス状に配置された光電子構造素子が存在し、
各光電子構造素子は、前記ＩＣ基板部品に面している背面と、第１の光源コンタクトとを有しており、前記第１の光源コンタクトは、前記第１の半導体層に接触する形で隣接し、前記ＩＣ基板コンタクトのそれぞれ１つに電気的に接続されている、ディスプレイ配置構造体において、
前記第１の光源コンタクトの前記背面への投影面積が、最大でも前記背面の面積の半分に相当し、
前記第１の光源コンタクトが、積層方向に対して垂直方向を指し示す横方向において背面側アブソーバで取り囲まれている
ことを特徴とする、ディスプレイ配置構造体。
［対象７０］
前記第１の半導体層および前記第２の半導体層が、１０ ^４ Ｓｍ ^－１ 未満、好ましくは３・１０ ^３ Ｓｍ ^－１ 未満、さらに好ましくは１０ ^３ Ｓｍ ^－１ 未満のｐ型またはｎ型の伝導性を有している、対象６９記載のディスプレイ配置構造体。
［対象７１］
積層方向における前記第１の半導体層の層厚が、横方向における前記第１の光源コンタクトの最大対角線の最大１０倍、好ましくは最大５倍である、対象６９または７０記載のディスプレイ配置構造体。
［対象７２］
前記光電子構造素子の画素サイズが１００μｍ超、特に１２０μｍ超、特に２００μｍ～１０００μｍの範囲である、対象６９から７１までのいずれか１つ記載のディスプレイ配置構造体。
［対象７３］
前記第１の光源コンタクトの前記背面への投影面積が、前記背面の面積の最大２５％、好ましくは最大１０％に相当している、対象６９から７２までのいずれか１つ記載のディスプレイ配置構造体。
［対象７４］
前記背面側アブソーバが、積層方向に前記半導体シーケンス内へ延在している、対象６９から７３までのいずれか１つ記載のディスプレイ配置構造体。
［対象７５］
各光電子構造素子の前記第２の半導体層の上で積層方向に、透明な材料からなる第２の光源コンタクトが配置されており、前記光源コンタクトは、モノリシック画素化オプトチップの正面側の透明なコンタクト層に電気的に接続されている、対象６９から７４までのいずれか１つ記載のディスプレイ配置構造体。
［対象７６］
前記第２の光源コンタクトが、透明なコンタクト層自体によって形成されている、対象７５記載のディスプレイ配置構造体。
［対象７７］
前記第２の光源コンタクトが透明なコンタクト層に隣接しており、隣接して配置された前記光電子構造素子の前記第２の光源コンタクトは、積層方向に対して垂直方向を指し示す横方向において正面側アブソーバで互いに分離されている、対象６９から７６までのいずれか１つ記載のディスプレイ配置構造体。
［対象７８］
前記正面側アブソーバは、積層方向とは逆向きに第２の半導体層まで、好ましくは第２の半導体層内まで延在している、対象６９から７７までのいずれか１つ記載のディスプレイ配置構造体。
［対象７９］
積層方向を基準として、前記第１の光源コンタクトの下には、前記第１の光源コンタクトよりも横断面積が大きいオプトチップコンタクト素子が隣接している、対象６９から７８までのいずれか１つ記載のディスプレイ配置構造体。
［対象８０］
前記ディスプレイ配置構造体が、前記モノリシック画素化オプトチップの表面に光変換素子をさらに含んでいる、対象６９から７９までのいずれか１つ記載のディスプレイ配置構造体。
［対象８１］
ディスプレイ配置構造体を製造する方法であって、
モノリシック集積回路とマトリクス状に配置されたＩＣ基板コンタクトとを備えたＩＣ基板部品と、モノリシック画素化オプトチップとが電気的に接続されており、
前記モノリシック画素化オプトチップ内では、第１のドーピングを有する第１の半導体層と第２のドーピングを有する第２の半導体層とを有する半導体層シーケンスが成長され、前記第１の半導体層の電荷キャリアの極性は、前記第２の半導体層の電荷キャリアの極性とは異なり、前記半導体層シーケンスは積層方向を規定し、
前記モノリシック画素化オプトチップ内には、マトリクス状に配置された光電子構造素子が設置され、各光電子構造素子は、前記ＩＣ基板部品に面している背面と、第１の光源コンタクトとを有しており、前記第１の光源コンタクトは、前記第１の半導体層に接触する形で隣接し、前記ＩＣ基板コンタクトのそれぞれ１つに電気的に接続されている、方法において、
前記第１の光源コンタクトを、積層方向に対して垂直な投影面積が、前記背面の面積の最大でも半分を占めるような大きさで設置し、
前記第１の光源コンタクトを、積層方向に対して垂直方向を指し示す横方向において背面側アブソーバで取り囲む
ことを特徴とする、方法。

【国際調査報告】