▶ クオンタム モーション テクノロジーズ リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-07-25
(54)【発明の名称】量子情報プロセッサのためのプロセッサ・エレメント
(51)【国際特許分類】
H01L 21/336 20060101AFI20220715BHJP
H01L 29/06 20060101ALI20220715BHJP
【ＦＩ】
H01L29/78 301J
H01L29/06 601D
【審査請求】未請求
【予備審査請求】有
(21)【出願番号】P 2021568194
(86)(22)【出願日】2020-05-12
(85)【翻訳文提出日】2022-01-12
(86)【国際出願番号】 GB2020051151
(87)【国際公開番号】W WO2020229808
(87)【国際公開日】2020-11-19
(31)【優先権主張番号】1906934.3
(32)【優先日】2019-05-16
(33)【優先権主張国・地域又は機関】GB
(81)【指定国・地域】
(71)【出願人】
【識別番号】521435167
【氏名又は名称】クオンタム モーション テクノロジーズ リミテッド
(74)【代理人】
【識別番号】110001416
【氏名又は名称】特許業務法人 信栄特許事務所
(72)【発明者】
【氏名】フォガーティ、ミッチェル
(72)【発明者】
【氏名】スカーマンズ、マシュー
(72)【発明者】
【氏名】モートン、ジョーン
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AC20
5F140BA01
5F140BA16
5F140BB05
5F140BB19
5F140BD05
5F140BF04
5F140BF60
5F140BJ05
5F140BJ27
5F140CC03
(57)【要約】
プロセッサ・エレメントが述べられている。プロセッサ・エレメントは、シリコン層を具備する。さらにプロセッサ・エレメントは、１つ以上の導電性電極を具備する。プロセッサ・エレメントは、さらに、非一様な厚さを有する誘電体材料を具備し、誘電体材料は、少なくとも、シリコン層と１つ以上の導電性電極の間に配置される。使用時に、導電性電極のうちの１つ以上にバイアス電位が印加されるとき、１つ以上の導電性電極の位置と誘電体材料の非一様な厚さが、シリコン層と誘電体層の間の界面に量子ドットを誘導する電界プロファイルを画定する。ここには、また、方法も述べられている。
【特許請求の範囲】
【請求項1】
プロセッサ・エレメントであって、シリコン層と、
１つ以上の導電性電極と、
非一様な厚さを有し、少なくとも前記シリコン層と前記１つ以上の導電性電極の間に配置された誘電体材料と、
を具備し、
使用時において、前記導電性電極の１つ以上にバイアス電位が印加されるとき、前記１つ以上の導電性電極の位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の界面に量子ドットを誘導する電界プロファイルを画定する、
プロセッサ・エレメント。
【請求項2】
前記誘電体材料は、最大と最小の厚さの間において厚さが変化し、前記最小の厚さは、前記最大の厚さの半分より小さく、かつ１ｎｍより大きい、請求項１に記載のプロセッサ・エレメント。
【請求項3】
前記シリコン層は、非一様な厚さを有する、先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項4】
前記プロセッサ・エレメントは、さらに、ソース電極および／またはドレイン電極を具備し、前記量子ドットは、前記ソースおよび／または前記ドレインから、量子トンネリング・バリアによって離隔される、請求項１乃至３のいずれかに記載のプロセッサ・エレメント。
【請求項5】
前記量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものである、請求項４に記載のプロセッサ・エレメント。
【請求項6】
前記プロセッサ・エレメントは、さらに、ソース電極と、
ドレイン電極と、
を具備し、
前記１つ以上の導電性電極は、ゲート電極を備え、
前記誘導される量子ドットは、単電子トランジスタ（ＳＥＴ）島を供給する、
先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項7】
前記１つ以上の導電性電極は、少なくとも第２の電極を備え、使用時に、前記第２の導電性電極にバイアス電位が印加されるとき、前記１つ以上の導電性電極の前記位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の第２の界面に第２の量子ドットを誘導する電界プロファイルを画定する、
先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項8】
前記量子ドットと前記第２の量子ドットは、量子トンネリング・バリアによって離隔される、請求項７に記載のプロセッサ・エレメント。
【請求項9】
前記第２の量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものである、請求項８に記載のプロセッサ・エレメント。
【請求項10】
前記１つ以上の電極は、ドープしたポリシリコン電極を備える、先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項11】
前記プロセッサ・エレメントは、相補型金属酸化膜半導体製造プロセスを使用して製造可能である、先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項12】
プロセッサ・エレメントであって、シリコン層と、
２つ以上の導電性電極と、
非一様な厚さを有する誘電体材料であって、少なくとも前記シリコン層と前記２つ以上の導電性電極の間に配置された誘電体材料と、
を具備し、
使用時において、前記導電性電極のうちの前記２つ以上のそれぞれにバイアス電位が印加されるとき、前記導電性電極の位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の界面に第１の量子ドットを誘導し、かつ前記シリコン層と前記誘電体層の間の第２の界面に第２の量子ドットを誘導する電界プロファイルを画定し、前記第１の量子ドットは、単電子トランジスタの島として使用するためのものであり、前記第２の量子ドットは、キュービットとして使用するための電荷担体を閉じ込めるためのものである、
プロセッサ・エレメント。
【請求項13】
先行する請求項のいずれかに記載のプロセッサ・エレメントを複数個有する量子情報プロセッサ。
【請求項14】
請求項１乃至１２のいずれかに記載のプロセッサ・エレメントを製造する方法であって、シリコン層を提供することと、
前記シリコン層の上に、少なくとも、導電性電極のための接点において誘電体層を堆積し、前記誘電体層が誘電体材料から形成されることと、
前記誘電体層の上の接点において１つ以上の導電性電極を堆積することと、
前記１つ以上の導電性電極の下の空隙を満たす誘電体材料をさらに堆積することと、
を具備する、プロセッサ・エレメントを製造する方法。
【請求項15】
請求項１乃至１２のいずれかに記載のプロセッサ・エレメントを製造する方法であって、フィンを有するシリコン層を提供することと、
前記シリコン層の前記フィン内にトレンチをエッチングすることと、
前記シリコン層の上に誘電体材料を堆積して前記エッチングされたトレンチを満たすことと、
前記誘電体材料の上に１つ以上の導電性電極を堆積することと、
を具備する、プロセッサ・エレメントを製造する方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、量子情報処理において使用するプロセッサ・エレメントに関する。詳細に述べれば、本出願は、キュービットとしての使用のための電荷担体をストアする量子ドット等の閉じ込め領域を使用し、かつ相補型金属酸化膜半導体製造プロセスによって製造可能なプロセッサ・エレメントに関する。
【背景技術】
【0002】
本発明は、少なくとも部分的に量子力学、量子情報、および量子コンピュテーションに基づく。興味ある読者のために付言するが、非特許文献１の中に原理が詳説されている。詳細に述べれば、非特許文献１は、キュービットの基本属性および相補的原理における量子測定の基礎を含み、かつ量子誤り訂正およびフォールト・トレラント量子コンピューティングへの導入を提供する。また非特許文献１は、量子物理学の分野において慣習的に使用されている表記法も読者に習熟させる。
【0003】
量子コンピュータは、古典的コンピュータが処理している古典的情報（離散的な古典的なビット、すなわち０および１等）の普遍化である量子情報を処理するデバイスである。量子コンピュータは、古典的コンピュータより、多くの演算をより効率的に実行可能であることから、少なくともいくつかのプロセスにおいて、遙かにパワフルなものとなる潜在能力を有する。
【0004】
別称「キュービット」として知られる量子ビットの処理のためのコンピュータにおいては、各キュービットを２つの状態のうちの１つになりえる。しかしながら、量子ビットの性質に起因して、これらの２つの状態の重ね合わせにもなりえる。コンピュータのすべてのキュービットが、適切な状態の重ね合わせであれば、コンピュータの規模における状態の全体的な重ね合わせは、キュービットの数をｍで表すと、２ｍとして求められる。コンピュータをこの状態の重ね合わせに置くことによって、量子アルゴリズムを使用して、遙かにより迅速に多様な問題を解決することが可能である。そのことは、キュービットが、それぞれの可能な状態を順次通って走るのではなく、むしろ、同時に状態のすべての可能な組み合わせで存在するという事実の結果として見ることが可能である。キュービットは、古典的な０、古典的な１、またはこれら２つの状態の重ね合わせとして考えられる一方、キューディットキューディットは、０、１、・・・ｄ－１、またはｄ個の状態の任意の重ね合わせとして考えられ得る。
【0005】
ユニバーサル量子コンピュータは、大きな数の因数分解、サーチ・アルゴリズム、および量子シミュレーション等のいくつかの演算のための処理時間の高速化を約束するが、未だその種の量子コンピュータの開発の進捗は、必要とされる量子状態の高精度コントロール、および多くのキュービットまたはキューディットの処理を可能にするべく量子コンピュータをスケール・アップすることの困難性によって妨げられている。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】「クアンタム・コンピュテーション・アンド・クアンタム・インフォメーション（Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｑｕａｎｔｕｍ Ｉｎｆｏｒｍａｔｉｏｎ）」マイケル・エー・ニールセン（Ｍｉｃｈａｅｌ Ａ Ｎｉｅｌｓｅｎ）、アイザック・エル・チュアン（Ｉｓａａｃ Ｌ Ｃｈｕａｎｇ）著
【発明の概要】
【発明が解決しようとする課題】
【0007】
この開示は、上に述べた問題のいくつかを軽減する能力を有するプロセッサ・デバイス、アーキテクチャ、および装置を提供する。
【課題を解決するための手段】
【0008】
上で述べたとおり、ユニバーサル量子コンピュータの確立が長いこと望まれているが、ユニバーサル量子コンピュータを作り出す前途には多くの障害が立ちはだかっている。詳細に述べれば、量子コンピュータの開発に対する主要な障害は、デコヒーレンス、すなわち、量子状態と外部の世界との意図しないインタラクションが量子情報の喪失を招くことである。量子誤り訂正を、デコヒーレンスおよびそのほかのノイズ源に起因する誤りからの量子情報の保護に使用することが可能である。実際において、複数の物理キュービットから論理キュービットを、いずれの個別の物理キュービットよりも論理キュービットがより高い精度を伴って処理されることが可能となるように構築することが可能である。
【0009】
量子コンピュータを確立する上での２つめの主要な障害は、スケーラビリティである。イオン・トラップ・アーキテクチャおよび超電導キュービット・アーキテクチャといったいくつかの競い合うアーキテクチャがキュービットを実装するために存在している一方、数キュービットを超えて持続可能なデバイスを確立することが非常に困難である。大規模ユニバーサル量子コンピューティングへのもっとも有望なアプローチの多くは、理想的な論理キュービットを、誤りがフォールト・トレランス・スレッショルドより低いことを前提として、複数の（ノイズの多い）物理キュービットを使用することによってシミュレーションすることが可能であるという量子誤り訂正に頼っている。その種のアプローチは、非常に大きなキュービット数までスケール・アップが可能なアーキテクチャを必要とする。信頼性をもって大きな物理キュービット数で動作するべく充分にスケール・アップすることが不可能ないかなるアーキテクチャを用いても、大規模量子コンピュータを達成することは困難であると判明するであろう。
【0010】
発明者らは、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを使用して量子コンピューティング・アーキテクチャを製造することが可能であれば、その種のアーキテクチャをスケール・アップして多くの物理キュービットを含めることが可能になる見込みがあると認識した。
【0011】
この中に述べられているエレメント／アーキテクチャ／設計は、既存のＣＭＯＳテクノロジ、たとえば、４０ｎｍＣＭＯＳプロセスを使用して加工が可能なスピン・キュービット量子プロセッサのための基本ビルディング・ブロックを形成できる。その種のプロセスは、通常、デバイスの生産に使用される材料、特定の寸法、および加工方法を限定するが、それらの高度に開発され、かつ良好にコントロールされた性質は、比較的低いコストにおいて、非常に大きな規模で高い一様性および非常に高い歩留まりを伴って複雑なデバイスの生産が可能であることを意味する。しかしながら、プロセス制約に起因して、このテクノロジを使用して適切なスピン・キュービットのビルディング・ブロックを生産するには、多くの進歩性が要求される。しばしば、ＣＭＯＳ互換の原理が想定されるが、たとえば使用される材料に起因して、現実は、むしろ、デバイスの規模またはパターニングにおけるそのほかの複雑性が、それらと標準ＣＭＯＳプロセスを互換性のないものにしている。たとえば、小さいフィーチャー・サイズおよびピッチは、いくつかの設計が電子ビーム・リソグラフィを使用してのみ加工可能であることを意味する。別個の領域の間が数ナノメートルしかない金属領域のパターニングは、極めて挑戦的な標準ＣＭＯＳ製造プロセスの使用である。さらにまた、多くの量子プロセッサ・エレメントを小さな空間内に嵌め込むことを試みるときには、コントロール・エレクトロニクスとのインターフェースに多くの困難を伴う。この中に述べられているアーキテクチャの策定において、発明者らは、ＣＭＯＳ製造プロセスのための標準設計規則の多くを「破壊」してきた。
【0012】
半導体内の局在スピンは、量子情報の基本ビットのエンコードに使用することが可能である。シリコン（Ｓｉ）量子ドット（ＱＤ）は、スピン・キューディットの実現のための有望な候補である。量子ドット構造の画定を助けるゲート等の金属領域は、実質的に一様な厚さの誘電体層上に金属層をパターニングしてシリコン半導体領域から金属を分離することによって実現することが可能である。量子ドットは、従来的に、いくつかのその種のゲートの静電ポテンシャルの組み合わせを通じて画定されている。これは、古典的コントロール・エレクトロニクスとのインターフェースのために金属ゲート小領域から電極領域に金属接続をファンアウトすることによって、多くのゲートへの信号をどのようにして得るかといった問題を生み出す。プロセッサ内の量子ドット領域が増えるほど、これがより大きな困難を呈し、したがって、量子コンピュータのために必要とされるような数千の量子ドットのスケーラブル・アレイを作ることが重大な挑戦を置き去りにするが、ここに述べられている例は、その種の問題を軽減する助けとなる。
【0013】
本発明の一側面によれば、ここに、プロセッサ・エレメントが提供される。前記プロセッサ・エレメントは、シリコン層を具備する。さらに前記プロセッサ・エレメントは、１つ以上の導電性電極を具備する。前記プロセッサ・エレメントは、さらに、非一様な厚さを有する誘電体材料を具備し、前記誘電体材料は、少なくとも、前記シリコン層と前記１つ以上の導電性電極の間に配置される。使用時に、前記導電性電極のうちの１つ以上にバイアス電位が印加されるとき、前記１つ以上の導電性電極の位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の界面に量子ドットを誘導する電界プロファイルを画定する。
【0014】
好都合なことに、この中に述べられているプロセッサ・エレメントは、金属またはドープされたポリシリコン層の精密パターニングの必要性を伴うことなく、それらの間にゲートおよびトンネリング・バリアが画定されることを可能にする。それに代えて、領域（たとえば、量子ドット）に電子を閉じ込めるために必要とされる静電界プロファイルを、変動する（非一様な）厚さの誘電体層の上に、たとえばポリシリコンのトップ・ゲートを堆積させることによって提供できる。したがって、この中に述べられているプロセッサ・エレメントは、プロセスの中でＣＭＯＳ製造のための多くの伝統的な設計規則は破られるが、ほかの設計より製造がより容易である。
【0015】
この明細書全体を通じて、「上方」および「下方」、または「上側」および「下側」といった方向を示す用語への参照がなされている。その種の用語に対してなされる参照は、この中に開示されている実施態様の特徴の相対的な位置を純粋に示す。たとえば、電極は誘電体層の上方であり、シリコン層は当該誘電体層の下方であると述べられている場合には、電極とシリコン層がその誘電体層の反対側に形成されているものと理解される必要がある。言い換えると、この中に述べられているようなこれらの方向を示す用語は、観察者の視点に対しての方向を参照しているのではなく、それに代えて、あらゆる面で相対的な用語として考慮されるものとする。
【0016】
さらにまた、以下においては、構成要素の相対的な向きおよび位置を定義するためにデカルト軸が使用されている。詳細に述べれば、ｘ軸およびｙ軸が水平平面の座標系の記述に使用されており、ｚ軸が、「垂直」方向の記述に使用されている。当業者は理解することになろうが、その種の軸の使用は、説明的な目的だけのためのものであり、読者が、この中に述べられているいくつかのプロセッサ・エレメントの構造を理解する上での補助である。いかなる形においても、これらの軸が本発明の範囲を限定することはない。
【0017】
前記誘電体材料は、最大の厚さと最小の厚さの間の厚さにおいて変化できる。前記最小の厚さは、前記最大の厚さの半分より小さく、かつ１ｎｍより大きい。最大の厚さは、ＣＭＯＳプロセスにおける「厚い酸化物の厚さ」として考えることができ、最小の厚さは、ＣＭＯＳプロセスにおける「薄い酸化物の厚さ」として考えることができる。ＣＭＯＳプロセスにおける厚い酸化物は、電極と接点およびそのほかの導電性の特徴との間における絶縁を提供し、非常に高いレベルの絶縁を提供する例示として使用されている。ＣＭＯＳプロセスにおける薄い酸化物は、シリコン基板からのゲート電極を分離し、電界がシリコン基板に浸透することを可能にし、かつ１－１０ｎｍの間の厚さを有することが可能な例示として使用されている。短い横方向の距離（たとえば、＜４０ｎｍ）における薄い酸化物から厚い酸化物への変化は、厚い酸化物が完全に形成されなくなり、そのため良好な絶縁が提供されなくなることから、従来的に非推奨であり、ＣＭＯＳ「設計規則」を破ることである。しかしながら、この開示の目的については、厚い酸化物領域が、シリコン基板に浸透する電界を単に減ずるために使用され、そのためこの設計規則を破ることが可能であり、厚い酸化物が画定されるところでは、「中間の」厚さの酸化物の領域が形成される。
【0018】
前記シリコン層は、非一様な厚さを有し得る。たとえば、シリコン層内のトレンチ／チャンネル内に誘電体材料を満たすことが可能となるようにシリコン層をエッチングすることができ、誘電体材料が非一様な厚さを有するようにできる。
【0019】
前記１つ以上の導電性電極は、非一様な厚さを有し得る。たとえば、１つ以上の導電性電極は、電極内の溝に誘電体材料を満たし得るように形作ることができる。
【0020】
前記プロセッサ・エレメントは、さらに、ソース電極を具備できる。前記プロセッサ・エレメントは、さらに、ドレイン電極を包含できる。前記１つ以上の導電性電極は、１つ以上のゲート電極を包含できる。前記誘導される第１の量子ドットは、単電子トランジスタ（ＳＥＴ）島を提供できる。したがって、前記プロセッサ・エレメントは、単電子トランジスタを包含できる。
【0021】
前記プロセッサ・エレメントは、ソース電極および／またはドレイン電極を包含でき、前記第１の量子ドットは、前記ソース電極および／または前記ドレイン電極から、量子トンネリング・バリアによって離隔され得る。
【0022】
前記第１の量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるために適したものとなり得る。このようにして、ＣＭＯＳプロセッサ・エレメントを、量子情報のプロセッサとして使用できる。
【0023】
前記１つ以上の導電性電極は、少なくとも第２の電極を包含できる。使用時に、前記第２の導電性電極にバイアス電位が印加されるとき、前記１つ以上の導電性電極の前記位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の第２の界面に第２の量子ドットを誘導する電界プロファイルを画定できる。
【0024】
前記導電性電極と前記第２の導電性電極の間の距離は、１０ｎｍと１４０ｎｍの間であり得る。たとえば、その距離は３０ｎｍと６０ｎｍの間であってよい。たとえば、その距離は４０ｎｍと５０ｎｍの間であってよい。
【0025】
前記界面と前記第２の界面は、前記シリコン層と前記誘電体材料の間の別個の接点であり得る。前記界面と前記第２の界面は、前記誘電体と前記シリコン層の間の同一の連続する平面上であり得る。この「第２の界面」という言い回しは、荷電粒子を閉じ込めることができる第２の電極によって画定される第２の領域に対する参照のみが意図されている。
【0026】
前記第１の量子ドットと前記第２の量子ドットは、量子トンネリング・バリアによって離隔できる。このようにして、前記第１の量子ドットのコントロールを、前記第２の量子ドット内に閉じ込められている電子のスピン状態の操作または読み出しに使用できる（またはその逆）。前記第１の量子ドットまたは前記第２の量子ドットは、ＳＥＴ島であってもよい。
【0027】
前記第２の量子ドットは、キュービットとして使用するための電子または正孔を定義するためのものであり得る。
【0028】
前記１つ以上の電極は、ドープしたポリシリコン電極を包含できる。
【0029】
前記プロセッサ・エレメントは、相補型金属酸化膜半導体製造プロセスを使用して製造可能となり得る。
【0030】
本発明の一側面によれば、プロセッサ・エレメントが提供される。前記プロセッサ・エレメントは、シリコン層を包含する。前記プロセッサ・エレメントは、２つ以上の導電性電極を包含する。前記プロセッサ・エレメントは、さらに、非一様な厚さを有する誘電体材料を包含し、前記誘電体材料は、少なくとも、前記シリコン層と前記２つ以上の導電性電極の間に配置される。使用時に、前記導電性電極のうちの前記２つ以上のそれぞれにバイアス電位が印加されるとき、前記導電性電極の位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の界面に第１の量子ドットを誘導し、かつ前記シリコン層と前記誘電体層の間の第２の界面に第２の量子ドットを誘導する電界プロファイルを画定する。前記第１の量子ドットは、単電子トランジスタの島として使用するためのものであり、前記第２の量子ドットは、キュービットとして使用するための電荷担体を閉じ込めるためのものである。
【0031】
本発明の一側面によれば、量子情報プロセッサが提供され、前記量子情報プロセッサは、この中に述べられているとおりのプロセッサ・エレメントを複数個包含する。
【0032】
本発明の一側面によれば、この中に述べられているとおりのプロセッサ・エレメントを製造する方法が提供される。前記方法は、シリコン層を提供することを包含する。前記方法は、さらに、前記シリコン層の上に、少なくとも、導電性電極のための接点において誘電体層を堆積することを包含し、前記誘電体層は、誘電体材料から形成される。前記方法は、さらに、前記誘電体層の上の接点において１つ以上の導電性電極を堆積することを包含する。前記方法は、さらに、前記１つ以上の導電性電極の下の空隙を満たす誘電体材料をさらに堆積することを包含する。その種の製造方法は、金属またはドープされたポリシリコン層の精密パターニングを必要としない。
【0033】
本発明の一側面によれば、この中に述べられているとおりのプロセッサ・エレメントを製造する方法が提供される。前記方法は、フィンを有するシリコン層を提供することを包含する。前記方法は、さらに、前記シリコン層の前記フィン内にトレンチをエッチングすることを包含する。前記方法は、さらに、前記シリコン層の上に誘電体材料を堆積して前記エッチングされたトレンチを満たすことを包含する。前記方法は、さらに、前記誘電体材料の上に１つ以上の導電性電極を堆積することを包含する。
【0034】
以下、次に挙げる添付図面を参照し、例を示す意図でのみ本発明の実施態様を説明する。
【図面の簡単な説明】
【0035】
【図1A】プロセッサ・エレメントの断面の平面図である。
【図2A】プロセッサ・エレメントの断面の平面図である。
【図3A】第１の角度からのフィン電界効果トランジスタ（ＦＥＴ）ナノワイヤを図解した説明図である。
【図3B】第２の角度からのＦＩＮＦＥＴナノワイヤを図解した説明図である。
【図3C】第３の角度からのＦＩＮＦＥＴナノワイヤを図解した説明図である。
【図4A】エッチングされた非一様な厚さのシリコン・フィンを有するＦＩＮＦＥＴナノワイヤを図解した説明図である。
【図5】１つ以上のこの中に述べられているとおりのプロセッサ・エレメントを動作させるためのコントローラのブロック図である。
【発明を実施するための形態】
【0036】
説明ならびに図面全体を通じて、類似の参照番号は類似の部品を参照する。
【0037】
以下においては、多様な実施態様が説明されるが、本発明がそれらの実施態様に限定されることはなく、それらの実施態様の変形は、優に、付随する特許請求の範囲によってのみ限定される本発明の範囲内に入り得る。
【0038】
図１Ａ～１Ｃは、一例に従ったプロセッサ・エレメント１００を図示している。図１Ａは、ｚ軸に沿って第１の高さとなるｘ－ｙ平面内におけるプロセッサ・エレメント１００の切断図を示している。言い換えると、図１Ａは、プロセッサ・エレメント１００内の第１の高さを上から見たときのプロセッサ・エレメント１００（平面図）を図解している。詳細に述べれば、これは、図１Ｂの線Ａによって示される高さにおける平面図である。図１Ｂは、実質的に（図１Ａに示されている）方向Ｂに沿って見たときのプロセッサ・エレメント１００の断面図を示している。図１Ｂのソースおよびドレイン電極は、図１Ａに示されていない。図１Ｃは、実質的に（図１Ａに示されている）方向Ｃに沿って見たときのプロセッサ・エレメント１００の第２の断面図を示している。破線内に示されている特徴（たとえば、図１Ｂおよび１Ｃ内の特徴１０４Ａおよび１０４Ｂ）は、隠れて見えないが、表示目的のためにのみ示されている。
【0039】
図１Ａ～１Ｃのプロセッサ・エレメント１００は、複数のこれらのプロセッサ・エレメントを包含する量子コンピュータのためのキュービット・コントロール・エレメントとして実装できる。以下において説明するとおり、図１Ａ～１Ｃのプロセッサ・エレメント１００においては、電子等の電荷担体を、単電子レジームまたは小数電子レジームをもたらすことが可能な半導体の小領域（すなわち、量子ドット）に閉じ込めることが可能である。図１Ａ～１Ｃのプロセッサ・エレメント１００は、２つの量子ドットを提供し、その１つは、単電子トランジスタ（ＳＥＴ）の島として使用するためのものであり、１つはスピン・キュービットとして使用するための電荷担体を閉じ込めるためのものである。
【0040】
図１Ａ～１Ｃを参照すると、プロセッサ・エレメント１００は、シリコン層１０６を含む。シリコン層は、同位体濃縮のそれであり得る。この例においては、同位体濃縮シリコン２８Ｓｉが使用される。２８Ｓｉは、従来的なシリコン基板上に成長させたエピタキシャル層であり得る。
【0041】
プロセッサ・エレメント１００は、さらに、金属のソース電極１１２Ａと金属のドレイン電極１１２Ｂを包含し、それぞれ対応する金属のビア１０８Ａ、１０８Ｂに接続されている。ソース電極１１２Ａの下には、抵抗領域１０７Ａが存在する。ドレイン電極１１２Ｂの下には、抵抗領域１０７Ｂが存在する。ソース／ドレイン領域は、標準ＣＭＯＳテクニックによって形成できる。
【0042】
プロセッサ・エレメントは、さらに、それぞれが専用のビア１０４Ａ、１０４Ｂによって、外部電圧接続へのファンアウトのための金属のルーティングに結合される２つの導電性ポリシリコン電極１０５Ａおよび１０５Ｂを包含する。ポリシリコン・ゲート電極１０５Ａおよび１０５Ｂは、この例においては（それぞれ１０２Ｃおよび１０２Ｄとラベル付けされた薄い誘電体領域と接触するこれらの電極のポイントにおいて）約４０ｎｍの距離で互いに離隔されている。
【0043】
図１Ａ～１Ｃからわかるとおり、プロセッサ・エレメント１００は、さらに薄い誘電体材料の領域、詳細に述べれば、薄い誘電体材料１０２Ａの第１の領域と、薄い誘電体材料１０２Ｂの第２の領域と、薄い誘電体材料１０２Ｃの第３の領域と、薄い誘電体材料１０２Ｄの第４の領域とを包含する。この例においては、誘電体材料が二酸化ケイ素（ＳｉＯ２）を包含する。薄い誘電体材料１０２Ａ－１０２Ｄの領域に加えて、プロセッサ・エレメントは、さらに、１つ以上のより厚い誘電体材料１０１の領域を、プロセッサ・エレメント内の誘電体材料が非一様な厚さになるように包含する。この例における「厚い」誘電体材料もまたＳｉＯ２を包含するが、実施態様においては、位置１０２Ａ－１０２Ｄに使用されている誘電体材料と異なっていてもよい。言い換えると、厚い領域１０１内に使用される誘電体材料は、誘電体材料１０２Ａ－１０２Ｄと同じであり得て、製造の間に、薄い誘電体領域１０２Ａ－１０２Ｄと同じ段階において同じ密度で適用され得る。なお、図１Ａ～１Ｃの網掛けおよびラベル付けは、表示目的のみのためのものである。薄い誘電体領域と厚い誘電体領域は、製造の間に同時に堆積させ得る。言い換えると、非一様な誘電体層を、電極のための導電性材料の提供に先行して堆積させることができる。代替例として、最初に薄い酸化物領域を形成し、その後、マスクを通した堆積によって厚い酸化物領域を成長させることができる。さらなる代替例として、最初に厚い酸化物領域を成長させ、その後、マスクにより選択的にシリコン層までエッチングした後、薄い酸化物をトップに成長させることができる。
【0044】
このようにして、プロセッサ・エレメント１００が、誘電体材料１０１、１０２Ａ－１０２Ｄを、誘電体材料が少なくともシリコン層１０６とポリシリコン電極１０５Ａ、１０５Ｂの間に配置され、かつシリコン層１０６とポリシリコン電極１０５Ａ、１０５Ｂの間において多様な厚さを有するように包含する。「薄い」場所１０２Ａ－１０２Ｄにおける誘電体材料の厚さは、この例では約５ｎｍであるが、約１０ｎｍまでであってもよい。誘電体材料は、最大と最小の厚さの間の厚さにおいて変化し、最小の厚さは、最大の厚さの半分より小さく、かつ１ｎｍより大きい。
【0045】
第１および第２の導電性電極１０５Ａおよび１０５Ｂは、相応じて薄い誘電体材料１０２Ａ－１０２Ｄの領域および厚い誘電体材料１０１の領域を覆う。金属のビア１０４Ａおよび１０４Ｂは、プロセッサ・エレメント１００の動作の間に導電性電極を適切なバイアス電位に保持するために使用できる。
【0046】
誘電体材料は、シリコン層１０６と第１の導電性電極１０５Ａの間の領域内において非一様な厚さである。詳細に述べれば、薄い誘電体材料１０２Ａの第１の領域と薄い誘電体材料１０２Ｃの第３の領域から横方向に離隔されている厚い誘電体材料の第１の領域（図１Ｂのピークの高さ“ｈ”において約６０ｎｍ）が存在し、また同様に、薄い誘電体材料１０２Ｃの第３の領域と薄い誘電体材料１０２Ｂの第２の領域から横方向に離隔されている厚い誘電体材料の第２の領域（図１Ｂのピークの高さ“ｈ”において約６０ｎｍ）が存在する。言い換えると、誘電体材料および電極のための導電性材料は、使用において、誘電体材料とシリコン層の間の界面に非一様な静電ポテンシャルが形成されるように形作られる。薄い誘電体材料１０２Ａの第１の領域と誘電体材料１０２Ｃの第３の領域は、約４０ｎｍの距離で離隔されている。薄い誘電体材料１０２Ｂの第２の領域と誘電体材料１０２Ｃの第３の領域は、約４０ｎｍの距離で離隔されている。
【0047】
当業者は認識されることになろうが、図１Ｂにおけるピークの高さ“ｈ”は、約１５０ｎｍまでであり得る。当業者は認識されることになろうが、薄い誘電体材料１０２Ａ／１０２Ｂの第１／第２の領域と薄い誘電体材料１０２Ｃの第３の領域の間の離隔は、１０ｎｍと１４０ｎｍの間の離隔である得る。
【0048】
金属ビア１０４Ａに電位を印加することによって、誘導される電荷担体１０９の領域が、シリコン層１０６と二酸化ケイ素１０２Ａ、１０２Ｂ、１０２Ｃの間の界面のシリコン層１０６内に生じる。
【0049】
使用時においては、バイアス電位を、第１の金属ビア１０４Ａを通して第１の導電性電極１０５Ａに印加できる。バイアス電位は、（ブレークダウン電圧に対する）許容可能範囲および有効範囲（スレッショルド電圧）の両方を支配する酸化物の厚さに応じて－５Ｖと＋５Ｖの間であり得る。第１の導電性電極１０５Ａに対するバイアス電位の印加は、プロセッサ・エレメント内に電界を生み出す。導電性電極１０５Ａとシリコン層１０６の間に位置を占める誘電体材料は、シリコン－誘電体境界における電界の効果を減じる。導電性電極とシリコン層１０６の間に厚い誘電体が位置を占めるシリコン－誘電体境界の領域は、導電性電極とシリコン層１０６の間に薄い誘電体材料だけが位置を占める境界の領域に対して低減された電界効果を有することになる。したがって、シリコン層１０６と第１のポリシリコン電極１０５Ａの間の誘電体材料の非一様な厚さは、誘電体材料とシリコンの間の界面に非一様な静電ポテンシャルを形作る。第１の境界領域１０９における電界は、境界に反転層を誘導するに充分な大きさとなり得る。しかしながら、誘導される電荷担体１０９の領域におけるシリコンおよび誘電体と量子ドット１１０の間の界面における電界が、シリコン層１０６と第１の導電性電極１０５Ａ（上に述べられているとおり）の間に位置を占める厚い誘電体の領域に起因して実質的に減じられる。これにより、境界における電界が反転層を誘導するには大きさが充分でなく、したがって、量子ドット１１０とソース／ドレイン電極の間の誘電体領域がトンネリング・バリアとして作用する領域が結果としてもたらされる。第１の領域１０９の反転層における電荷担体は、誘導された量子ドット１１０へ到達するためにはトンネリング・バリアをトンネリングして通らなければならない。Ｓｉ／ＳｉＯ２界面における領域１１０は、電子または正孔のいずれも隔離され得る領域である。金属ビア１０４Ａの遠位端に充分な正電位が印加された場合には、電子が領域１１０内に隔離されることになり；一方、ビア１０４Ａの遠位端に充分な負電位が印加された場合には、正孔が領域１１０内に隔離されることになる。一例においては、ビア１０４Ａに印加される電位は、量子ドット１１０とソースおよびドレイン電極１１２Ａ、１１２Ｂの間に量子トンネリング・バリアを伴って、量子ドット領域１１０内に単電子を隔離するに充分であり得る。このようにして、単電子トランジスタ（ＳＥＴ）が形成される。
【0050】
単電子トランジスタは、したがって、ソースおよびドレイン電極に接続されたトンネル接合の間のシリコン層１０６内に形成されるＳＥＴ島１１０を包含し、ＳＥＴ島１１０との間のトンネリングは、ゲート電極１０５Ａに印加される電位によってコントロールされる。トンネリングを通して、ＳＥＴ島１１０を負または正のいずれかに荷電してそれへ電子を加えること、またはそれから減ずることが可能である。
【0051】
ＳＥＴ島１１０における過剰な電子の存在は、ＳＥＴの荷電エネルギに依存するシステムの静電エネルギに影響を及ぼす。
Ｅｃｈａｒｇｅ＝（１／２）×（Ｑｉｓｌａｎｄ／Ｃ）
これにおいて、Ｑｉｓｌａｎｄは、過剰な電子の数をｎとし、１つの電子の電荷をｅとするとき、ｎｅによって与えられる島の電荷であり、Ｃは、ＳＥＴ島１１０の総キャパシタンスである。ＳＥＴ島１１０の総キャパシタンスＣは、ソースおよびドレイン電極に対するトンネル接合の固有キャパシタンスと、電極１０５Ａによってコントロールされるときのゲート・キャパシタンスを含む。
Ｅｃｈａｒｇｅ＝（１／２）×（Ｑｉｓｌａｎｄ／Ｃ）
これにおいて、Ｑｉｓｌａｎｄは、過剰な電子の数をｎとし、１つの電子の電荷をｅとするとき、ｎｅによって与えられる島の電荷であり、Ｃは、ＳＥＴ島１１０の総キャパシタンスである。ＳＥＴ島１１０の総キャパシタンスＣは、ソースおよびドレイン電極に対するトンネル接合の固有キャパシタンスと、電極１０５Ａによってコントロールされるときのゲート・キャパシタンスを含む。
【0052】
ＳＥＴの静電エネルギは、近似的に次式によって与えられる。
ＥＳＥＴ＝（１／２）×（（ｅ２×（ｎ－ｎｇａｔｅ）２）／Ｃ）
これにおいて、ｎｇａｔｅは、ゲートの電荷素量の数である。ＳＥＴの静電エネルギは、ソースとドレイン電極の間における所定の電位差に対して接合を通るトンネリングが禁止されるか、または許可されるかを決定する。これは、クーロン・ブロッケード効果である。ドレイン－ソース電圧は、接合の前の電子のエネルギを決定する、つまり、電圧がクーロン・ブロッケードより高いときには、電子がブロッケードに打ち勝つことになり、トンネリングが生じる。ブロッケードの高さは、ＳＥＴ島１１０上の過剰な電子の数およびゲート電荷によって決定され得る。
ＥＳＥＴ＝（１／２）×（（ｅ２×（ｎ－ｎｇａｔｅ）２）／Ｃ）
これにおいて、ｎｇａｔｅは、ゲートの電荷素量の数である。ＳＥＴの静電エネルギは、ソースとドレイン電極の間における所定の電位差に対して接合を通るトンネリングが禁止されるか、または許可されるかを決定する。これは、クーロン・ブロッケード効果である。ドレイン－ソース電圧は、接合の前の電子のエネルギを決定する、つまり、電圧がクーロン・ブロッケードより高いときには、電子がブロッケードに打ち勝つことになり、トンネリングが生じる。ブロッケードの高さは、ＳＥＴ島１１０上の過剰な電子の数およびゲート電荷によって決定され得る。
【0053】
ＳＥＴ島とソース／ドレインの間の結合は、導電性電極１０５Ａに印加される電位バイアスと、薄い誘電体材料１０２Ａの第１の領域および薄い誘電体材料１０２Ｂの第２の領域に対する薄い誘電体材料１０２Ｃの第３の領域の近接度を介して設定される。第１の導電性電極１０５Ａに印加される電位バイアスは、１つ以上の電子がＳＥＴ島１１０に閉じ込められるように、ドット領域の電気化学ポテンシャルを調整する。通常、ＳＥＴ島は、１０個から１００個までの間の電子を閉じ込め得る。
【0054】
図１Ｃは、ｙ－ｚ平面内におけるプロセッサ・エレメントの断面図を図示している（図１Ｂの破線Ｃに沿った断面図）。薄い誘電体材料１０２Ｄの第４の領域は、シリコン層１０６と第２の導電性電極１０５Ｂの間に位置を占める。シリコン層１０６と第１および第２の導電性電極１０５Ａ、１０５Ｂの間の誘電体材料は、誘電体材料（第１または第２の導電性電極とシリコン層の間）の厚さがｙ座標に伴って変化するように、非一様な厚さを有し得る。第１の導電性電極１０５Ａと第２の導電性電極１０５Ｂは、厚い誘電体材料の領域によって横方向に離隔され、その厚さもまた、第１と第２の導電性電極の間においてｙ座標に伴って変化し得る。この例においては、第１と第２の導電性電極が４０ｎｍの距離で離隔されているが、当業者が認識するとおり、任意の適切な、たとえば１０ｎｍと１４０ｎｍの間の距離も充分となるであろう。第２の量子ドット１１１を、シリコン層１０６と薄い誘電体材料１０２Ｄの第４の領域の間の境界に画定できる。
【0055】
電位バイアスは、第２の金属ビア１０４Ｂを通して第２の導電性電極１０５Ｂに印加できる。第１の導電性電極１０５Ａおよび第２の導電性電極１０５Ｂへの電位バイアスの印加は、第１の導電性電極１０５Ａと第２の導電性電極１０５Ｂを横方向に離隔する厚い誘電体材料の領域との組み合わせで、結果として量子ドット１１０（ＳＥＴ島１１０）と第２の量子ドット１１１の間におけるトンネリング・バリアをもたらす。導電性電極の電位バイアスは、電荷担体がトンネリング・バリアを通って、ＳＥＴ島１１０から第２の量子ドット１１１へトンネリングできるように調整できる。電位バイアスは、電界が第２の量子ドット１１１に単電子を閉じ込め、その電子をキュービットとして使用できるように調整できる。ＳＥＴ島１１０と、量子ドット１１１内のキュービットは、それらの近接度に起因して容量結合できる。
【0056】
したがって、プロセッサ・エレメント１００は、第１の量子ドットを有するＳＥＴ（ＳＥＴ島１１０として作用する）と、近位にある、スピン・キュービットとしての使用のための電子を閉じ込めるための第２の量子ドット１１１とを包含する。ＳＥＴ島１１０は、量子ドット１１１内にストアされているキュービットを読み出すために操作され得る。２つの量子ドット１１０および１１１の占有は、ビア１０４Ａおよび１０４Ｂに印加される電圧によってコントロールされ、比較的少数のＮ個の電子が量子ドットに閉じ込められるように調整され得る。単純なシナリオにおいては、各量子ドット１１０、１１１が、占有Ｎが奇数のときにはＳ＝１／２のスピンを、占有Ｎが偶数のときにはＳ＝０のスピンを担持する。ＳＥＴ島１１０と量子ドット１１１の間におけるトンネリングは、パウリのスピン・ブロッケード・メカニズムに依存する。詳細に述べれば、ＳＥＴ島１１０と量子ドット１１１の中のスピンが同じときには、２つの領域の間のトンネリングがパウリの排他原理によって禁止される。その反対に、ＳＥＴ島１１０と量子ドット１１１の中のスピンが同じでない場合には、トンネリングが生じることを可能にできる。ソースとドレイン電極の間を流れる電流の差異によって、ユーザは、これら２つの状態の間を区別することが可能になる。詳細に述べれば、ＳＥＴ島１１０における総キャパシタンスＣが、第２の量子ドット１１１内に保持されているスピン・キュービットの状態に依存し、したがって、第２の量子ドット１１１内のスピン・キュービットの状態は、ＳＥＴの静電エネルギに打ち勝つために必要なドレイン－ソース電圧を分析することによって決定することが可能である。
【0057】
量子ドット１１０、１１１は、したがって、電極１０５Ａと１０５Ｂの静電ポテンシャル、および誘電体材料の非一様な厚さの組み合わせによって画定される。
【0058】
プロセッサ・エレメント１００は、４０ｎｍ ＣＭＯＳプロセス等の任意の適切な製造プロセスによって形成できる。たとえば、シリコン層１０６を提供できる。厚い酸化物層１０１は、シリコン層１０６の上に提供でき、厚い酸化物層１０１は、導電性ビアおよび電極のための空間が提供され、かつ導電性ビアが、残りの薄い酸化物層１０２Ａ－１０２Ｄによってシリコン層１０６から離隔されるようにエッチングすることができる。導電性ビアおよび電極は、厚い酸化物層内に形成される空間内に挿入できる。
【0059】
図２Ａ～２Ｃは、いくつかの観点からこの開示の別の例に従ったプロセッサ・エレメント２００を図解している。図２Ａは、ｚ軸に沿って第１の高さのｘ－ｙ平面内におけるプロセッサ・エレメント２００の切断図を示している。言い換えると、図２Ａは、プロセッサ・エレメント２００内の第１の高さ、詳細に述べれば、図２Ｂにおいて線Ｄによって示されるとおりの高さを上から見たとき（平面図）のプロセッサ・エレメント２００の断面を図解している。図２Ｂは、実質的に（図２Ａに示されている）方向Ｅに沿って見たときのこのプロセッサ・エレメントの断面図を示している。図２Ｃは、実質的に（図２Ａに示されている）方向Ｆに沿って見たときのプロセッサ・エレメント２００の断面図を示している。図２Ｂのソースおよびドレイン電極は、図２Ａに示されていない。
【0060】
図２Ａ～２Ｃを参照すると、このプロセッサ・エレメントは、シリコン層２０７と、１つ以上の導電性電極２０５Ａ－２０５Ｄと、薄い誘電体材料２０２の領域とを含む。薄い誘電体材料２０２の領域に加えて、プロセッサ・エレメント内の誘電体材料が非一様な厚さになるように厚い誘電体材料２０１の領域が存在する。誘電体材料２０１は、少なくとも、シリコン層２０７と１つ以上の導電性電極２０５Ａ－２０５Ｄの間に配置される。
【0061】
図２Ａ～２Ｃに示されているプロセッサ・エレメントは、薄い酸化物領域と厚いそれとの間の遷移にパターン化されたポリシリコン境界を使用することに起因して、より良好に画定される量子ドット領域を都合よく（使用時に）誘導する。
【0062】
図２Ａは、薄い誘電体材料２０２の領域および厚い誘電体材料２０１の領域に加えて、第１の導電性電極２０５Ａと、第２の導電性電極２０５Ｂと、第３の導電性電極２０５Ｃと、第４の導電性電極２０５Ｄと、を図示している。薄い誘電体材料２０２の領域は、より厚い誘電体材料２０１の領域によって取り囲まれており、より厚い誘電体材料２０１の厚さは、必ずしも一様でない。誘電体材料は、ｚ方向（すなわち、紙面の外に出る方向）において非一様な厚さを有する。薄い誘電体材料の領域は、ゲート層または誘電体材料のゲート領域と呼ぶことができる。薄い誘電体材料の領域と厚い誘電体材料の領域は、同一の誘電体材料からなり得て、かつその誘電体材料はシリコン酸化物とすることができる。薄い誘電体材料の領域は、厚い誘電体材料の領域をエッチングすることによってプロセッサ・エレメント内に形成できる。第１、第２、第３、および第４の導電性電極は、薄い誘電体材料の領域および厚い誘電体材料の領域を少なくとも部分的に覆う。導電性電極は、ポリシリコンから形成できる。
【0063】
第１の金属ビア２０４Ａの第１の端部は、第１の導電性電極２０５Ａに接続されており、第１の金属ビア２０４Ａの第２の端部は、金属クロスバー２０６に接続されている。同様に、第２の金属ビア２０４Ｂの第１の端部は、第２の導電性電極２０５Ｂに接続されており、第２の金属ビア２０４Ｂの第２の端部は、金属クロスバー２０６に接続されている。第３の金属ビア２０４Ｃは、第３の導電性電極２０５Ｃに接続されており、第４の金属ビア２０４Ｄは、第４の導電性電極２０５Ｄに接続されている。これらの金属ビアは、プロセッサ・エレメントの動作の間にわたって導電性電極をバイアス電位に保持するために使用できる。第１の金属ビア２０４Ａおよび第２の金属ビア２０４Ｂが同一の金属クロスバー２０６に接続されていることから、これらは、両方ともに同一電位に保持される。第３の金属ビア２０４Ｃおよび第４の金属ビア２０４Ｄは、独立に、同一の電位バイアスまたは異なる電位バイアスに保持できる。
【0064】
図２Ｂは、ｘ－ｚ平面内におけるプロセッサ・エレメントの断面図を図示している（図２Ａの破線Ｅに沿った断面図）。図２Ｂは、さらに、シリコン層内の金属ソース電極１１２Ａおよび金属ドレイン電極１１２Ｂを、シリコン層内の電極の下に形成された抵抗領域２０８Ａおよび２０８Ｂとともに図示している。ソース電極１１２Ａおよびドレイン電極１１２Ｂは、それぞれ、第５の金属ビア２０９Ａおよび第６の金属ビア２０９Ｂに接続される。
【0065】
第１の導電性電極２０５Ａと第２の導電性電極２０５Ｂと第４の導電性電極２０５Ｄは、薄い誘電体材料２０２の領域によってシリコン層２０７から離隔され、厚い誘電体材料の領域によってｘ方向において互いに横方向に離隔される。誘電体材料は、ｚ方向において厚さが非一様であり、薄い誘電体材料２０２の領域と充分に厚い誘電体材料の間において交互に導電性電極を離隔する。それらの導電性電極は、１００ｎｍ－１５０ｎｍ（厚い酸化物の層の厚さの範囲内）の距離で離隔される。
【0066】
第１の導電性電極２０５Ａおよび第２の導電性電極２０５Ｂに近位の領域内のシリコン層２０７と薄い誘電体材料２０２の領域の間の境界は、第１の境界領域２１０と考えることが可能である。第４の導電性電極２０５Ｄに近位の薄い誘電体材料２０２の領域とシリコン層２０７の間の境界は、第２の境界領域、または量子ドット２１１と考えることが可能である。
【0067】
使用時においては、第１の金属ビア２０４Ａ、第２の金属ビア２０４Ｂ、および第４の金属ビア２０４Ｄのそれぞれを通して第１の導電性電極２０５Ａ、第２の導電性電極２０５Ｂ、第４の導電性電極２０５Ｄにバイアス電位を印加でき、第１の金属ビア２０４Ａおよび第２の金属ビア２０４Ｂは、同一の金属クロスバー２０６に接続される。当業者は認識するであろうが、第１の金属ビア２０４Ａおよび第２の金属ビア２０４Ｂが同一の金属クロスバー２０６に接続される必要性はない。図１Ａ～１Ｃの例を用いるときは、バイアス電位は－５Ｖと＋５Ｖの間であり得る。
【0068】
導電性電極に対するバイアス電位の印加は、プロセッサ・エレメント内に電界を生み出す。導電性電極とシリコン層２０７の間に位置を占める誘電体材料は、シリコン－誘電体境界における電界の効果を減じるべく作用できる。導電性電極とシリコン層２０７の間に厚い誘電体が位置を占めるシリコン－誘電体境界の領域は、導電性電極とシリコン層２０７の間に薄い誘電体材料だけが位置を占める境界の領域に対して低減された電界効果を有することになる。このようにして、誘導される電荷担体２１０の領域を、ソースおよびドレイン電極に近いシリコン層２０７内に形成できる。電極２０５Ｄの下のＳｉ／ＳｉＯ２界面において量子ドット２１１を誘導できる。
【0069】
図１Ａ～１Ｃに関して説明した例と同様に、図２Ａ～２Ｃのプロセッサ・エレメント２００は、ＳＥＴを含む。詳細に述べれば、量子ドット２１１は、ソース電極２１２Ａとドレイン電極２１２Ｂの間においてＳＥＴ島として作用する。好都合なことに、プロセッサ２００は、電極２０５Ａおよび２０５Ｂに印加される電位とは独立に、ＳＥＴ島２１１のサイズが電極２０５Ｄによってコントロールされることを可能にする。
【0070】
図２Ｃは、ｙ－ｚ平面内におけるプロセッサ・エレメント２００の断面図を図示している（図２Ａの破線Ｆに沿った断面図）。薄い誘電体材料２０２の領域は、シリコン層２０７と、第３の導電性電極２０５Ｃおよび第４の導電性電極２０５Ｄの両方との間に位置を占め得る。シリコン層２０７と第３および第４の導電性電極の間の誘電体材料は、誘電体材料（第３または第４の導電性電極とシリコン層の間）の厚さがｙ座標に伴って変化するように、非一様な厚さを有し得る。第３の導電性電極２０５Ｃおよび第４の導電性電極２０５Ｄは、厚い誘電体材料の領域によってｙ方向において横方向に約４０ｎｍ（ただし、オプションとして１０ｎｍと１４０ｎｍの間の値）で離隔される。第２の量子ドット２１５を、シリコン層２０７と薄い誘電体材料２０２の領域の間の界面の量子ドット２１１に近位の場所に誘導できる。
【0071】
電位バイアスは、第３の金属ビア２０４Ｃを通して第３の導電性電極２０５Ｃに印加できる。第１、第２、および第４の導電性電極への電位バイアスの印加は、第３の導電性電極２０５Ｃと第４の導電性電極２０５Ｄを横方向に離隔する厚い誘電体材料の領域との組み合わせで、結果として第１の量子ドット２１１（またはＳＥＴ島２１１）と第２の量子ドット２１５の間におけるトンネリング・バリアをもたらす。導電性電極の電位バイアスは、電荷担体がトンネリング・バリアを通って、ＳＥＴ島２１１から第２の量子ドット２１５へトンネリングできるように調整され得る。電位バイアスは、電界が第３の境界領域２１５に単電子を閉じ込め、スピン・キュービットとして使用するための電子を第２の量子ドットがストアできるように調整され得る。
【0072】
図２Ｃに示されているＳＥＴおよびＳＥＴ島２１１は、図１Ａ～１Ｃに関して上で説明したとおり、ＳＥＴ島２１１と量子ドット２１５のキュービットの間における結合（たとえば、容量結合）を測定することによって量子ドット２１５内のキュービットの量子状態を測定するための読み出しデバイスとして利用できる。
【0073】
図３Ａ～３Ｂは、フィン電界効果トランジスタ（ＦＩＮＦＥＴ）ナノワイヤを図示している。ＦＩＮＦＥＴは、近代的プロセッサの設計に使用されている非平面、または「３Ｄ」トランジスタ・タイプである。図３Ａは、ｘ－ｙ平面内において見たときのナノワイヤを図示しており、図３Ｂは、ｘ－ｚ平面内において見たときのナノワイヤを図示しており、図３Ｃは、ｙ－ｚ平面内において見たときのナノワイヤを図示している。ＦＩＮＦＥＴナノワイヤは、層３０１を包含し、その上にリッジ３０２（または「フィン」）が位置を占める。ナノワイヤは、シリコンから形成できる。ここでは「フィン」を、エッチングされたバルク・シリコン内に形成されたＦＩＮＦＥＴとして、「ナノワイヤ」をＳＯＩテクノロジにおいてエッチングされたシリコン・フィンまたはワイヤとして考えることができる。
【0074】
図３Ａ～３ＣのＦＩＮＦＥＴナノワイヤは、プロセッサ・エレメントを生産するための起点として使用できる。図４Ａ～４Ｃは、ＦＩＮＦＥＴナノワイヤを使用して形成されるプロセッサ・エレメントの別の例を図示している。図４Ａは、図３Ａ～３Ｃに関して説明したとおり、第１のトレンチまたはチャンネル３０３Ａおよび第２のトレンチまたはチャンネル３０３Ｂがナノワイヤのフィン３０１から材料を除去することによってエッチングされたナノワイヤを図示している。そのエッチングが、この例においては、シリコン層３０１が非一様な厚さであることを意味する。
【0075】
図４Ｂは、図４Ｂに示されているとおり、少なくとも第１および第２のトレンチが、シリコン酸化物等の誘電体材料３０４で満たされたエッチング後のフィンを図示している。この構造は、フィン３０１内にエッチングされたトレンチに起因する領域内でより厚くなる誘電体材料３０４の非一様な層が存在するエッチング後のシリコン・フィン３０１を包含する。
【0076】
図４Ｃは、誘電体材料３０４上に材料の層を堆積させて導電性電極３０５を形成することによって形成される単電子トランジスタ（ＳＥＴ）を図示している。導電性電極３０５は、ポリシリコンから形成できる。第１の境界領域３０６、第２の境界領域３０７、第３の境界領域３０８をシリコン・フィン３０１と誘電体材料の薄い領域３０４の間の界面に画定できる。図１Ａ～１Ｃおよび２Ａ～２Ｃに関して上で述べた実施態様と同様に、非一様な誘電体層と電極３０５の位置が、誘電体材料３０４とシリコン層３０１の間の界面に非一様な静電ポテンシャルを画定する。このようにして、閉じ込め領域３０７がＳＥＴ島を画定できる。
【0077】
バイアス電位を、ＳＥＴ内に電界が生成されるように導電性電極３０５に印加できる。誘電体層３０４とフィン３０１の間の境界層における電界は、薄い誘電体材料とフィンの領域（すなわち、第１、第２、および第３の境界領域）の間の境界においてもっとも強くなる。誘電体材料は、シリコン・フィン３０１との間の境界、およびそれの中において電界を減ずるべく作用する。したがって、第１、第２、および第３の境界領域内の電界は、充分に強く、境界に反転層を誘導できる。しかしながら、第１の境界領域３０６と第２の境界領域３０７の間、および第２の境界領域３０７と第３の境界領域３０８の間の境界の領域（すなわち、厚い誘電体材料の領域に近位の領域）においては、電界が、反転層を誘導するだけ充分な強さとならない。この領域における反転層の欠如は、第１の境界領域３０６内の電荷が、第２の境界領域３０７に到達するためにトンネリングしなければならないように、反転層内の電荷担体のトンネリング・バリアを作り出す（同様に、電荷担体は、第２と第３の境界領域の間においてもトンネリングしなければならない）。
【0078】
導電性電極の電位バイアスは、電荷担体がトンネリング・バリアを通って、第１の境界領域３０６から第２の境界領域３０７へトンネリングできるように調整できる。電位バイアスは、電界が第２の境界領域３０７に単電子を閉じ込めるように調整できる。第２の境界領域は、したがって、ＳＥＴ島の画定、またはスピン・キュービットとして使用するための電荷担体のストアに使用することが可能である。
【0079】
図５は、上で説明したプロセッサ・エレメント１００および２００等のプロセッサ・エレメントを１つ以上包含する量子プロセッサを動作させるための（古典的）コントローラ／コンピューティング装置５００のブロック図である。たとえば、コンピューティング装置５００は、コンピューティング・デバイスを包含できる。コンピューティング装置５００は、接続された複数のデバイスにわたって分散され得る。図５内に示されているそのほかのアーキテクチャは、当業者によって認識されるとおりに使用され得る。
【0080】
図を参照すると、コントローラ／コンピューティング装置５００は、１つ以上の（古典的）プロセッサ５１０と、１つ以上のメモリ５２０と、視覚的ディスプレイ５３０および仮想または物理キーボード５４０等のいくつかのオプションのユーザ・インターフェースと、通信モジュール５５０と、オプションのポート５６０と、オプションの電源５７０とを含む。構成要素５１０、５２０、５３０、５４０、５５０、５６０、および５７０のそれぞれは、多様なバスを使用して相互接続されている。古典的プロセッサ５１０は、コンピューティング装置５００内における実行のための、通信モジュール５５０を介するか、またはポート５６０を介して受信され、メモリ５２０内にストアされているインストラクションを含むインストラクションを処理することが可能である。
【0081】
メモリ５２０は、コンピューティング装置５００内においてデータをストアするためのものである。１つ以上のメモリ５２０は、揮発性メモリ・ユニット（複数可）を含み得る。この１つ以上のメモリは、不揮発性メモリ・ユニット（複数可）を含み得る。また、１つ以上のメモリ５２０は、磁気または光ディスク等の別の形式のコンピュータ可読媒体であってもよい。１つ以上のメモリ５２０は、コンピューティング装置５００のための大容量ストレージを提供できる。この中に述べられているとおりの方法を実施するためのインストラクションは、１つ以上のメモリ５２０内にストアされてもよい。
【0082】
装置５００は、視覚的ディスプレイ５３０等の可視化手段およびキーボード５４０等の仮想または専用ユーザ入力デバイスを含むいくつかのユーザ・インターフェースを含んでいる。
【0083】
通信モジュール５５０は、プロセッサ５１０と遠隔システムの間における通信の送受に適している。たとえば、通信モジュール５５０は、インターネット等の通信ネットワークを介した通信の送受に使用できる。
【0084】
ポート５６０は、たとえば、プロセッサ５１０によって処理されることになるインストラクションが収められた非一過性のコンピュータ可読媒体の受け入れに適している。
【0085】
プロセッサ５１０は、データを受け取り、メモリ５２０にアクセスし、前記メモリ５２０またはポート５６０に接続されたコンピュータ可読ストレージ媒体から、通信モジュール５５０から、またはユーザ入力デバイス５４０から受け取ったいずれかのインストラクションに応答して作用するべく構成される。
【0086】
図１Ａ～１Ｃのプロセッサ・エレメント１００を参照するが（図２Ａ～２Ｃのプロセッサ・エレメント２００に対しても等しく適用可能であるが）、図５の古典的プロセッサ５１０は、誘電体層１０２Ｃとシリコン層１０６の間の界面に量子ドット１１０を誘導するためにプロセッサ・エレメント１００の導電性ビア１０４Ａの遠位端に対してバイアス電位を印加するべく構成されている。
【0087】
プロセッサ５１０は、さらに、誘電体層１０２Ｄとシリコン層１０６の間の第２の界面に第２の量子ドット１１１を、すなわち、１つ以上の電子または正孔をシリコン層内に閉じ込めるための第２の量子ドット１１１を誘導するためにプロセッサ・エレメント１００の導電性ビア１０４Ｂの遠位端に対してバイアス電位を印加するべく構成されている。
【0088】
さらにプロセッサ５１０は、プロセッサ・エレメント１００のソースとドレイン電極の間に電圧を印加するべく構成できる。上で説明したとおり、ドレイン－ソース電圧は、第２の量子ドット１１１内にストアされているスピン・キュービットの論理状態を読み出すために使用できる。プロセッサ５１０は、さらに、ＳＥＴ島１１０内に閉じ込められている電子または正孔の状態を操作することによって第２の量子ドット１１１内に閉じ込められているキュービットの論理状態を操作するべく構成できる。
【0089】
説明した実施態様には変形が企図される。たとえば、開示されたすべての実施態様の特徴を任意の方法で組み合わせることが可能である。
【0090】
上に提供されているプロセッサ・エレメントの例の多くにおいては、ＳＥＴおよび第２の量子ドットの両方が備えられている。当業者は認識されるであろうが、この中に述べられているテクニックおよび設計は、ＳＥＴ単独、または量子ドット単独の生成に使用することが可能である。
【0091】
その種のプロセッサ・エレメントのアレイを形成できる。たとえば、プロセッサが、その種のプロセッサ・エレメントのアレイを包含できる。
【0092】
上では二酸化ケイ素が述べられているが、当業者は、任意の適切な誘電体材料、たとえば酸化ハフニウムを使用できることを認識するであろう。
【0093】
第１の量子ドットおよび第２の量子ドットは、１０ｎｍから１４０ｎｍの間で離隔できる。典型的な量子ドットのサイズは、１ｎｍから１００ｎｍまでの間であり得る（すなわち、中に単電子を有するに充分に小さく、かつエネルギ・レベルの間の開きが充分に大きく、より高いエネルギ・レベルの熱占有を非常に起こりにくくする）。
【0094】
認識されるであろうが、この中に述べられているとおりの多様な方法、または少なくともその一側面は、コンピュータ・プログラムによって実装できる。コンピュータ・プログラムは、コンピュータに指示して、上で述べた多様な方法のうちの１つ以上の機能、たとえば、この中に説明されている製造方法のコントロールの実施を生じさせるべく整えられたコンピュータ・コードを含み得る。その種の方法を実施するためのコンピュータ・プログラムおよび／またはコードは、コンピュータ等の装置に、コンピュータ可読媒体またはコンピュータ・プログラム・プロダクト上で提供できる。コンピュータ可読媒体は、たとえば、電子、磁気、光、電磁気、赤外線、または半導体システム、あるいはデータ送信のための、たとえば、インターネット経由でコードをダウンロードするための伝播媒体とすることが可能である。それに代えて、コンピュータ可読媒体は、半導体またはソリッド・ステート・メンター、磁気テープ、リムーバブル・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、固定磁気ディスク、およびＣＤ－ＲＯＭ、ＣＤ－Ｒ／Ｗ、またはＤＶＤ等の光ディスク等の物理コンピュータ可読媒体の形式をとることが可能である。
【0095】
コンピュータ等の装置は、その種のコードに従って、この中に論じられている多様な方法に従った１つ以上のプロセスを実施するべく構成できる。その種の装置は、データ処理システムの形式をとってもよい。その種のデータ処理システムは、分散型システムであってもよい。たとえば、その種のデータ処理システムは、ネットワークにわたって分散させ得る。
【0096】
上記の実施態様は、例を示す意図でのみ記述されており、記述された実施態様は、あらゆる点において限定ではなく、説明的なものとしてのみ考慮されるものとする。認識されることになろうが、記述されている実施態様の変形は、本発明の範囲からの逸脱を伴うことなく行い得る。
【符号の説明】
【0097】
１００ プロセッサ・エレメント
１０１ 厚い誘電体材料、厚い酸化物層
１０２Ａ－１０２Ｄ 誘電体材料、誘電体領域、薄い誘電体材料、薄い酸化物層
１０２Ａ、１０２Ｂ、１０２Ｃ 二酸化ケイ素
１０２Ｃ 誘電体層
１０２Ｄ 誘電体層
１０４ 第１の金属ビア
１０４Ａ ビア、金属ビア、導電性ビア
１０４Ｂ ビア、第２の金属ビア
１０５Ａ 導電性ポリシリコン電極、第１の導電性電極、第１のポリシリコン電極、ゲート電極、電極、導電性電極
１０５Ａ、１０５Ｂ ポリシリコン電極
１０５Ａおよび１０５Ｂ 第１および第２の導電性電極
１０５Ｂ 第２の導電性電極
１０６ シリコン層
１０７Ａ 抵抗領域
１０７Ｂ 抵抗領域
１０８Ａ、１０８Ｂ ビア
１０９ 第１の境界領域、第１の領域
１１０ 量子ドット、領域、量子ドット領域、ＳＥＴ島
１１１ 第２の量子ドット、量子ドット
１１２Ａ 金属ソース電極、ソース電極
１１２Ｂ 金属ドレイン電極、ドレイン電極
２００ プロセッサ・エレメント
２０１ 誘電体材料、厚い誘電体材料、より厚い誘電体材料
２０２ 薄い誘電体材料
２０４Ａ 第１の金属ビア
２０４Ｂ 第２の金属ビア
２０４Ｃ 第３の金属ビア
２０４Ｄ 第４の金属ビア
２０５Ａ 第１の導電性電極
２０５Ａ－２０５Ｄ 導電性電極
２０５Ｂ 第２の導電性電極
２０５Ｃ 第３の導電性電極
２０５Ｄ 第４の導電性電極
２０６ 金属クロスバー
２０７ シリコン層
２０８Ａ 抵抗領域
２０９Ａ 第５の金属ビア
２０９Ｂ 第６の金属ビア
２１０ 第１の境界領域
２１１ 量子ドット、ＳＥＴ島
２１５ 第２の量子ドット、第３の境界領域
３０１ 層、ナノワイヤのフィン、シリコン層、フィン、シリコン・フィン
３０２ リッジ
３０４ 誘電体材料、誘電体層
３０５ 導電性電極
３０６ 第１の境界領域
３０７ 第２の境界領域、閉じ込め領域
３０８ 第３の境界領域
５００ コンピューティング装置、コントローラ／コンピューティング装置
５１０ 古典的プロセッサ、プロセッサ
５２０ メモリ
５３０ 視覚的ディスプレイ
５４０ キーボード、ユーザ入力デバイス
５５０ 通信モジュール
５６０ ポート
５７０ 電源
１０１ 厚い誘電体材料、厚い酸化物層
１０２Ａ－１０２Ｄ 誘電体材料、誘電体領域、薄い誘電体材料、薄い酸化物層
１０２Ａ、１０２Ｂ、１０２Ｃ 二酸化ケイ素
１０２Ｃ 誘電体層
１０２Ｄ 誘電体層
１０４ 第１の金属ビア
１０４Ａ ビア、金属ビア、導電性ビア
１０４Ｂ ビア、第２の金属ビア
１０５Ａ 導電性ポリシリコン電極、第１の導電性電極、第１のポリシリコン電極、ゲート電極、電極、導電性電極
１０５Ａ、１０５Ｂ ポリシリコン電極
１０５Ａおよび１０５Ｂ 第１および第２の導電性電極
１０５Ｂ 第２の導電性電極
１０６ シリコン層
１０７Ａ 抵抗領域
１０７Ｂ 抵抗領域
１０８Ａ、１０８Ｂ ビア
１０９ 第１の境界領域、第１の領域
１１０ 量子ドット、領域、量子ドット領域、ＳＥＴ島
１１１ 第２の量子ドット、量子ドット
１１２Ａ 金属ソース電極、ソース電極
１１２Ｂ 金属ドレイン電極、ドレイン電極
２００ プロセッサ・エレメント
２０１ 誘電体材料、厚い誘電体材料、より厚い誘電体材料
２０２ 薄い誘電体材料
２０４Ａ 第１の金属ビア
２０４Ｂ 第２の金属ビア
２０４Ｃ 第３の金属ビア
２０４Ｄ 第４の金属ビア
２０５Ａ 第１の導電性電極
２０５Ａ－２０５Ｄ 導電性電極
２０５Ｂ 第２の導電性電極
２０５Ｃ 第３の導電性電極
２０５Ｄ 第４の導電性電極
２０６ 金属クロスバー
２０７ シリコン層
２０８Ａ 抵抗領域
２０９Ａ 第５の金属ビア
２０９Ｂ 第６の金属ビア
２１０ 第１の境界領域
２１１ 量子ドット、ＳＥＴ島
２１５ 第２の量子ドット、第３の境界領域
３０１ 層、ナノワイヤのフィン、シリコン層、フィン、シリコン・フィン
３０２ リッジ
３０４ 誘電体材料、誘電体層
３０５ 導電性電極
３０６ 第１の境界領域
３０７ 第２の境界領域、閉じ込め領域
３０８ 第３の境界領域
５００ コンピューティング装置、コントローラ／コンピューティング装置
５１０ 古典的プロセッサ、プロセッサ
５２０ メモリ
５３０ 視覚的ディスプレイ
５４０ キーボード、ユーザ入力デバイス
５５０ 通信モジュール
５６０ ポート
５７０ 電源
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図5】
【手続補正書】
【提出日】2021-06-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
プロセッサ・エレメントであって、シリコン層と、
導電性電極と、
薄い誘電体材料の複数の領域と、１つ以上のより厚い誘電体材料の領域を有し、前記シリコン層と前記導電性電極の間に非一様な厚さを有し、少なくとも前記シリコン層と前記導電性電極の間に配置された誘電体材料と、
を具備し、
前記導電性電極にバイアス電位が印加されるとき、前記導電性電極の位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の界面に１つ以上の電荷担体を前記薄い誘電体材料の複数の領域において誘導する電界プロファイルを画定し、
前記薄い誘電体材料の複数の領域の１つにおいて前記誘導された１つ以上の電荷担体は量子ドットである、
プロセッサ・エレメント。
【請求項2】
前記誘電体材料は、最大と最小の厚さの間において厚さが変化し、前記最小の厚さは、前記最大の厚さの半分より小さく、かつ１ｎｍより大きい、請求項１に記載のプロセッサ・エレメント。
【請求項3】
前記シリコン層は、非一様な厚さを有する、先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項4】
前記プロセッサ・エレメントは、さらに、ソース電極および／またはドレイン電極を具備し、前記量子ドットは、前記ソースおよび／または前記ドレインから、量子トンネリング・バリアによって離隔される、請求項１乃至３のいずれかに記載のプロセッサ・エレメント。
【請求項5】
前記量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものである、請求項４に記載のプロセッサ・エレメント。
【請求項6】
前記プロセッサ・エレメントは、さらに、ソース電極と、
ドレイン電極と、
を具備し、
前記１つ以上の導電性電極は、ゲート電極を備え、
前記誘導される量子ドットは、単電子トランジスタ（ＳＥＴ）島を供給する、
先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項7】
前記導電性電極は第１の電極であり、前記プロセッサ・エレメントはさらに少なくとも第２の電極を備え、前記非一様な厚さを有した誘電体材料は少なくとも前記シリコン層と前記第２の電極の間に配置され、
前記第２の導電性電極にバイアス電位が印加されるとき、前記第２の導電性電極の前記位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の前記界面に第２の量子ドットを誘導する電界プロファイルを画定する、
先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項8】
前記量子ドットと前記第２の量子ドットは、量子トンネリング・バリアによって離隔される、請求項７に記載のプロセッサ・エレメント。
【請求項9】
前記第２の量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものである、請求項８に記載のプロセッサ・エレメント。
【請求項10】
前記１つ以上の電極は、ドープしたポリシリコン電極を備える、先行する請求項のいずれかに記載のプロセッサ・エレメント。
【請求項11】
先行する請求項のいずれかに記載のプロセッサ・エレメントを複数個有する量子情報プロセッサ。
【請求項12】
請求項１乃至１０のいずれかに記載のプロセッサ・エレメントを製造する方法であって、シリコン層を提供することと、
前記シリコン層の上に、誘電体層を堆積し、前記誘電体層が薄い誘電体材料の複数の領域と、１つ以上のより厚い誘電体材料の領域を有し、前記誘電体層は非一様な厚さを有することと、
前記誘電体層を覆うように導電性電極を堆積し、前記誘電体層は前記シリコン層と前記導電性電極の間の前記領域に非一様な厚さを有することと、
を具備し、
前記導電性電極にバイアス電位が印加されるとき、前記導電性電極の位置と前記誘電体材料の前記非一様な厚さが、前記シリコン層と前記誘電体層の間の界面に１つ以上の電荷担体を前記薄い誘電体材料の複数の領域において誘導する電界プロファイルを画定し、
前記薄い誘電体材料の複数の領域の１つにおいて前記誘導された１つ以上の電荷担体は量子ドットである、プロセッサ・エレメントを製造する方法。
【請求項13】
請求項１２に記載のプロセッサ・エレメントを製造する方法であって、
前記方法は、相補型金属酸化膜半導体製造プロセスである、プロセッサ・エレメントを製造する方法。
【請求項14】
請求項１乃至１０のいずれかに記載のプロセッサ・エレメントを製造する方法であって、フィンを有するシリコン層を提供することと、
前記シリコン層の前記フィン内にトレンチをエッチングすることと、
前記シリコン層の上に誘電体材料を堆積して前記エッチングされたトレンチを満たすことと、
前記誘電体材料の上に１つ以上の導電性電極を堆積することと、
を具備する、プロセッサ・エレメントを製造する方法。
【請求項15】
請求項１４に記載のプロセッサ・エレメントを製造する方法であって、
前記方法は、相補型金属酸化膜半導体製造プロセスである、プロセッサ・エレメントを製造する方法。
【国際調査報告】