特表 2022-533613 量子情報プロセッサのためのプロセッサ・エレメント

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-07-25

(54)【発明の名称】量子情報プロセッサのためのプロセッサ・エレメント

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220715BHJP

   H01L 29/06 20060101ALI20220715BHJP

【ＦＩ】

H01L29/78 301J

H01L29/06 601D

【審査請求】未請求

【予備審査請求】有

(21)【出願番号】P 2021568195

(86)(22)【出願日】2020-05-12

(85)【翻訳文提出日】2022-01-12

(86)【国際出願番号】 GB2020051152

(87)【国際公開番号】W WO2020229809

(87)【国際公開日】2020-11-19

(31)【優先権主張番号】1906936.8

(32)【優先日】2019-05-16

(33)【優先権主張国・地域又は機関】GB

(81)【指定国・地域】

(71)【出願人】

【識別番号】521435167

【氏名又は名称】クオンタム モーション テクノロジーズ リミテッド

(74)【代理人】

【識別番号】110001416

【氏名又は名称】特許業務法人 信栄特許事務所

(72)【発明者】

【氏名】フォガーティ、ミッチェル

(72)【発明者】

【氏名】スカーマンズ、マシュー

(72)【発明者】

【氏名】モートン、ジョーン

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AC20

5F140BA01

5F140BA16

5F140BD05

5F140BF04

5F140BF46

5F140BF60

5F140BJ05

5F140BJ27

5F140CC03

(57)【要約】

プロセッサ・エレメントが開示されている。プロセッサ・エレメントは、シリコン層を具備する。プロセッサ・エレメントは、さらに、シリコン層の上に配置されてそれとの界面を形成する誘電体層を具備する。プロセッサ・エレメントは、さらに、誘電体層と接触している導電性ビアであって、誘電体層にもっとも近い界面端および遠位端を有する金属部分を有する導電性ビアを具備する。導電性ビアの金属部分の界面端の断面積は、１００ｎｍ×１００ｎｍ以下である。使用時において、導電性ビアの遠位端へのバイアス電位の印加が、誘電体層とシリコン層の間の界面に量子ドットを誘導し、量子ドットは、シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものである。また、方法についても述べられている。

【特許請求の範囲】

【請求項1】

プロセッサ・エレメントであって、
シリコン層と、
前記シリコン層の上に配置されて前記シリコン層との界面を形成する誘電体層と、
前記誘電体層と接触していて、前記誘電体層と接触している界面端および遠位端を有する金属部分を備える導電性ビアと、
を具備し、
前記導電性ビアの前記金属部分の前記界面端の断面積が、１００ｎｍ×１００ｎｍ以下であり、
使用時において、前記導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記界面に量子ドットを誘導し、前記量子ドットは、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものである、
プロセッサ・エレメント。

【請求項2】

前記導電性ビアは、全金属ビアである、請求項１に記載のプロセッサ・エレメント。

【請求項3】

前記導電性ビアの前記金属部分は、前記金属部分の断面積が、前記界面端より前記遠位端の方が大きいテーパーを有する、先行するいずれかの請求項に記載のプロセッサ・エレメント。

【請求項4】

使用時における前記導電性ビアの遠位端へのバイアス電位の前記印加は、前記量子ドットに単電子を閉じ込める、先行するいずれかの請求項に記載のプロセッサ・エレメント。

【請求項5】

前記プロセッサ・エレメントは、さらに、ソース電極と、ドレイン電極と、２つのポリシリコン・ゲート電極を具備し、前記量子ドットは、単電子トランジスタ（ＳＥＴ）島を供給する、先行するいずれかの請求項に記載のプロセッサ・エレメント。

【請求項6】

前記プロセッサ・エレメントは、
前記誘電体層と接触している第２の導電性ビアを具備し、前記第２の導電性ビアは、界面端および遠位端を有する第２の金属部分を備え、
前記第２の導電性ビアの前記第２の金属部分の前記界面端の前記断面積が、１００ｎｍ×１００ｎｍ以下であり、
使用時は、前記第２の導電性ビアの前記遠位端へのバイアス電位の前記印加が、前記誘電体層と前記シリコン層の間の前記第２の界面に第２の量子ドットを誘導し、前記第２の量子ドットは、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものである、
先行するいずれかの請求項に記載のプロセッサ・エレメント。

【請求項7】

前記量子ドットと前記第２の量子ドットは、量子トンネリング・バリアによって離隔される、請求項６に記載のプロセッサ・エレメント。

【請求項8】

前記第２の量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものである、請求項７に記載のプロセッサ・エレメント。

【請求項9】

前記第２の金属部分の前記界面端は、前記誘電体層と接触している、請求項６乃至８のいずれかに記載のプロセッサ・エレメント。

【請求項10】

前記第２の導電性ビアは、全金属ビアである、請求項９に記載のプロセッサ・エレメント。

【請求項11】

前記第２の導電性ビアは、さらに、前記第２の金属部分と前記誘電体層の間にあり、かつ前記誘電体層と接触している第２のポリシリコン部分を備える、請求項６乃至８のいずれかに記載のプロセッサ・エレメント。

【請求項12】

前記第２の導電性ビアの前記第２の金属部分は、前記第２の金属部分の断面積が、前記界面端より前記遠位端の方が大きくなるようにテーパーを有する、請求項６乃至１１のいずれかに記載のプロセッサ・エレメント。

【請求項13】

前記量子ドットは、前記第２の量子ドットから、６０ｎｍ以下の距離で離隔される、請求項６乃至１２のいずれかに記載のプロセッサ・エレメント。

【請求項14】

プロセッサ・エレメントであって、
シリコン材料の層および前記シリコン材料の層との界面を形成する誘電体材料の層と、
前記誘電体層と接触し、それぞれ前記誘電体層と接触している界面端および遠位端を有する金属部分を備える導電性ビアのペアと、
を具備し、
前記導電性ビアのペアの各導電性ビアの前記金属部分の前記界面端の断面積が、１００ｎｍ×１００ｎｍ以下であり、
使用時は、前記導電性ビアのペアの各導電性ビアの前記遠位端へのバイアス電位の印加が、前記界面に第１の量子ドットおよび第２の量子ドットを誘導し、前記第１の量子ドットは、単電子トランジスタの島として使用するためのものであり、前記第２の量子ドットは、キュービットとして使用するための電荷担体を閉じ込めるためのものである、
プロセッサ・エレメント。

【請求項15】

先行するいずれかの請求項に記載のプロセッサ・エレメントを複数個包含するプロセッサ。

【請求項16】

プロセッサ・エレメントを動作させる方法であって、前記量子プロセッサ・エレメントが、
シリコン層と、
前記シリコン層の上に配置されてそれとの界面を形成する誘電体層と、
前記誘電体層と接触している導電性ビアであって、前記誘電体層と接触している界面端および遠位端を有する金属部分を有する導電性ビアと、
を備え、
前記導電性ビアの前記金属部分の前記界面端の断面積が、１００ｎｍ×１００ｎｍ以下であり、
使用時において、前記導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記界面に量子ドットを誘導し、前記量子ドットは、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものであり、
前記方法が、
前記導電性ビアの前記金属部分の遠位端にバイアス電位を印加して単電子または正孔を前記量子ドット内に閉じ込めること、
を具備する、プロセッサ・エレメントを動作させる方法。

【請求項17】

前記量子ドットは、単電子トランジスタ（ＳＥＴ）島であり、
前記エレメントは、さらに、
前記誘電体層と接触している第２の導電性ビアを備え、前記第２の導電性ビアは、前記界面に第２の量子ドットを画定するためのものであり、かつ第２の金属部分を備え、前記第２の量子ドットは、使用時に、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものであり、前記第２の量子ドットは、前記ＳＥＴ島からトンネリング・バリアによって離隔され、
前記方法が、さらに、
前記第２の導電性ビアの前記第２の金属部分の遠位端にバイアス電位を印加して、キュービットとして使用するための前記第２の量子ドット内に単電子または正孔を閉じ込めること、
を具備する、請求項１６に記載の方法。

【請求項18】

前記ＳＥＴ島内に閉じ込められている電子または正孔の状態を操作することによって前記第２の量子ドット内に閉じ込められているキュービットの論理状態を操作することをさらに具備する、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、量子情報処理における使用のためのプロセッサ・エレメントに関する。詳細に述べれば、本出願は、キュービットとしての使用のための電荷担体をストアする量子ドット等の閉じ込め領域を使用し、かつ相補型金属酸化膜半導体製造プロセスによって製造可能なプロセッサ・エレメントに関する。

【背景技術】

【0002】

本発明は、少なくとも部分的に量子力学、量子情報、および量子コンピュテーションに基づく。興味ある読者のために付言するが、非特許文献１の中に原理が詳説されている。詳細に述べれば、非特許文献１は、キュービットの基本属性および相補的原理における量子測定の基礎を含み、かつ量子誤り訂正およびフォールト・トレラント量子コンピューティングへの導入を提供する。また非特許文献１は、量子物理学の分野において慣習的に使用されている表記法も読者に習熟させる。

【0003】

量子コンピュータは、古典的コンピュータが処理している古典的情報（離散的な古典的なビット、すなわち０および１等）の普遍化である量子情報を処理するデバイスである。量子コンピュータは、古典的コンピュータよりも、多くの演算をより効率的に実行可能であることから、少なくともいくつかのプロセスにおいて、遙かにパワフルなものとなる潜在能力を有する。

【0004】

別称「キュービット」として知られる量子ビットの処理のためのコンピュータにおいては、各キュービットを２つの状態のうちの１つになりえる。しかしながら、量子ビットの性質に起因して、これらの２つの状態の重ね合わせにもなりえる。コンピュータのすべてのキュービットが、適切な状態の重ね合わせであれば、コンピュータの規模における全体的な状態の重ね合わせは、キュービットの数をｍで表すと、２^ｍとして求められる。コンピュータをこの状態の重ね合わせに置くことによって、グローバーのアルゴリズム等の量子アルゴリズムを使用して、遙かにより迅速に多様な問題を解決することが可能である。そのことは、キュービットが、それぞれの可能な状態を順次通って走るのではなく、むしろ、同時に状態のすべての可能な組み合わせで存在するという事実の結果として見ることが可能である。キュービットは、古典的な０、古典的な１、またはこれら２つの状態の重ね合わせとして考えられる一方、キューディットは、０、１、・・・ｄ－１、またはｄ個の状態の任意の重ね合わせとして考えられる。

【0005】

ユニバーサル量子コンピュータは、大きな数の因数分解、サーチ・アルゴリズム、および量子シミュレーション等のいくつかの演算のための処理時間の高速化を約束するが、未だその種の量子コンピュータの開発の進捗は、必要とされる量子状態の高精度コントロール、および多くのキュービットまたはキューディットの処理を可能にするべく量子コンピュータをスケール・アップすることの困難性によって妨げられている。

【先行技術文献】

【非特許文献】

【0006】

【非特許文献1】「クアンタム・コンピュテーション・アンド・クアンタム・インフォメーション（Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｑｕａｎｔｕｍ Ｉｎｆｏｒｍａｔｉｏｎ）」マイケル・エー・ニールセン（Ｍｉｃｈａｅｌ Ａ Ｎｉｅｌｓｅｎ）、アイザック・エル・チュアン（Ｉｓａａｃ Ｌ Ｃｈｕａｎｇ）著

【発明の概要】

【発明が解決しようとする課題】

【0007】

この開示は、上に述べた問題のいくつかを軽減する能力を有するプロセッサ・デバイス、アーキテクチャ、および装置を提供する。

【課題を解決するための手段】

【0008】

上に述べたとおり、ユニバーサル量子コンピュータの確立が長いこと望まれているが、ユニバーサル量子コンピュータを作り出す前途には多くの障害が立ちはだかっている。詳細に述べれば、量子コンピュータの開発に対する主要な障害は、デコヒーレンス、すなわち、量子状態と外部の世界との意図しないインタラクションが量子情報の喪失を招くことである。量子誤り訂正を、デコヒーレンスおよびそのほかのノイズ源に起因する誤りからの量子情報の保護に使用することが可能である。実際において、複数の物理キュービットから論理キュービットを、いずれの個別の物理キュービットよりも論理キュービットがより高い精度を伴って処理されることが可能となるように構築することが可能である。

【0009】

量子コンピュータを確立する上での２つ目の主要な障害は、スケーラビリティである。イオン・トラップ・アーキテクチャおよび超電導キュービット・アーキテクチャといったいくつかの競い合うアーキテクチャがキュービットを実装するために存在している一方、数キュービットを超えて持続可能なデバイスを確立することが非常に困難である。大規模ユニバーサル量子コンピューティングへのもっとも有望なアプローチの多くは、誤りがフォールト・トレランス・スレッショルドより低いことを前提として、複数の（ノイズの多い）物理キュービットを使用することによって理想的な論理キュービットをシミュレーションすることが可能であるという量子誤り訂正に頼っている。その種のアプローチは、非常に大きなキュービット数までスケール・アップが可能なアーキテクチャを必要とする。信頼性をもって大きな物理キュービット数で動作するべく充分にスケール・アップすることが不可能ないかなるアーキテクチャを用いても、大規模量子コンピュータを達成することは困難であると判明するであろう。

【0010】

発明者らは、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを使用して量子コンピューティング・アーキテクチャを製造することが可能であれば、その種のアーキテクチャをスケール・アップして多くの物理キュービットを含めることが可能になる見込みがあると認識した。

【0011】

この中に述べられているエレメント／アーキテクチャ／設計は、既存のＣＭＯＳテクノロジ、たとえば、４０ｎｍＣＭＯＳプロセスを使用して加工が可能なスピン・キュービット量子プロセッサのための基本ビルディング・ブロックを形成できる。その種のプロセスは、通常、デバイスの生産に使用される材料、特定の寸法、および加工方法を限定するが、それらの高度に開発され、かつ良好にコントロールされた性質は、比較的低いコストにおいて、非常に大きな規模で高い一様性および非常に高い歩留まりを伴って複雑なデバイスの生産が可能であることを意味する。しかしながら、プロセス制約に起因して、このテクノロジを使用して適切なスピン・キュービットのビルディング・ブロックを生産するには、多くの進歩性が要求される。しばしば、ＣＭＯＳ互換の原理が想定されるが、たとえば使用される材料に起因して、現実は、むしろ、デバイスの規模またはパターニングにおけるそのほかの複雑性が、それらと標準ＣＭＯＳプロセスを互換性のないものにしている。たとえば、小さいフィーチャー・サイズおよびピッチは、いくつかの設計が電子ビーム・リソグラフィを使用してのみ加工可能であることを意味する。別個の領域の間が数ナノメートルしかない金属領域のパターニングは、極めて挑戦的な標準ＣＭＯＳ製造プロセスの使用である。さらにまた、多くの量子プロセッサ・エレメントを小さな空間内に嵌め込むことを試みるときには、コントロール・エレクトロニクスとのインターフェースに多くの困難を伴う。この中に述べられているアーキテクチャの策定において、発明者らは、ＣＭＯＳ製造プロセスのための標準設計規則の多くを「破壊」してきた。

【0012】

半導体内の局在スピンは、量子情報の基本ビットのエンコードに使用することが可能である。シリコン（Ｓｉ）量子ドット（ＱＤ）は、スピン・キューディットの実現のための有望な候補である。量子ドット構造の画定を助けるゲート等の金属領域は、実質的に一様な厚さの誘電体層上に金属層をパターニングしてシリコン半導体領域から金属を分離することによって実現することが可能である。量子ドットは、いくつかのその種のゲートの静電ポテンシャルの組み合わせを通じて画定されている。これは、古典的コントロール・エレクトロニクスとのインターフェースのために金属ゲート小領域から電極領域に金属接続をファンアウトすることによって、多くのゲートへの信号をどのようにして得るかといった問題を生み出す。プロセッサ内の量子ドット領域が増えるほど、これがより大きな困難を呈し、したがって、量子コンピュータのために必要とされるような数千の量子ドットのスケーラブル・アレイを作ることが重大な挑戦を置き去りにするが、ここに述べられている例は、その種の問題を軽減する助けとなる。

【0013】

本発明の一側面によれば、プロセッサ・エレメントが提供される。前記プロセッサ・エレメントは、シリコン層を包含する。前記プロセッサ・エレメントは、さらに、前記シリコン層の上に配置されてそれとの界面を形成する誘電体層を包含する。前記プロセッサ・エレメントは、さらに、前記誘電体層と接触している導電性ビアであって、前記誘電体層にもっとも近い界面端および遠位端を有する金属部分を包含する導電性ビアを包含する。前記導電性ビアの前記金属部分の前記界面端の断面積は、１００ｎｍ×１００ｎｍ以下である。使用時は、前記導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記界面に量子ドットを誘導し、前記量子ドットは、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものである。

【0014】

従来的に、ＣＭＯＳ製造プロセスの流れは、基板工程（ＦＥＯＬ）と配線工程（ＢＥＯＬ）のプロセスに分割することが可能である。概して言えば、ＦＥＯＬは、サリサイデーション（すなわち、シリサイド形成）に先行するすべての処理を参照し、出発材料の選択（たとえば、使用されることになるシリコン・ウェファ）からソース／ドレイン領域の形成までを含む。ＢＥＯＬは、概して言えば、サリサイデーション後のすべての処理を参照する。用語「サリサイド」は、自己整合シリサイド（ｓｅｌｆ－ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）を短縮した言葉である。サリサイド・プロセスは、デバイスの能動領域内における金属薄膜のシリコンとの反応を含み、一連のアニーリングおよび／またはエッチング・プロセスを通って、最終的に金属シリサイド接触を形成する。サリサイド・プロセスは、通常、完全に形成され、かつパターン化された半導体デバイス（たとえば、トランジスタ）の上に、薄い遷移金属層を堆積させることを伴って開始される。ウェファが加熱され、遷移金属と、半導体デバイスの能動領域内の露出されたシリコン（たとえば、ソース、ドレイン、ゲート）の反応が可能になり、低抵抗遷移金属シリサイドが形成される。遷移金属は、二酸化ケイ素誘電体層またはウェファ上に存在する窒化ケイ素絶縁体のいずれとも反応しない。反応に続いて、残存している遷移金属を、通常、化学エッチングによって取り除き、デバイスの能動領域内にのみシリサイド接触を残すことができる。

【0015】

これに対して、この中に述べられているプロセッサ・エレメントの導電性ビアは、サリサイドの層との接触と対立するものとして、誘電体層と接触している。通常は順当とされるシリサイドを通した抵抗接続ではなく、むしろ、薄い酸化物によってシリコンからビアが離隔されていることから、ビア上の電圧を使用して量子ドットを形成すること、およびコントロールすることが可能である。

【0016】

この明細書全体を通じて、「上方」および「下方」、または「上側」および「下側」といった方向を示す用語への参照がなされている。その種の用語に対してなされる参照は、この中に開示されている実施態様の特徴の相対的な位置を純粋に示す。たとえば、電極は誘電体層の上方であり、シリコン層は当該誘電体層の下方であると述べられている場合には、電極とシリコン層がその誘電体層の反対側に形成されているものと理解される必要がある。言い換えると、この中に述べられているようなこれらの方向を示す用語は、観察者の視点に対しての方向を参照しているのではなく、それに代えて、あらゆる面で相対的な用語として考慮されるものとする。「垂直」方向は、層構造を通る方向を意味することが意図されている。

【0017】

前記導電性ビアの前記金属部分の前記界面端の断面積は、１００ｎｍ×１００ｎｍ以下である。たとえば、前記断面積は、８０ｎｍ×８０ｎｍ以下であり得る。たとえば、前記断面積は、６０ｎｍ×６０ｎｍ以下であってもよい。たとえば、前記断面積は、約４０ｎｍ×４０ｎｍであってよい。

【0018】

前記誘電体層は、１０ｎｍより小さい厚さを有し得、たとえば、前記誘電体層は、約５ｎｍの厚さを有し得る。

【0019】

前記金属部分は、任意の適切な金属、たとえばタングステンを包含できる。

【0020】

前記金属部分の前記界面端は、前記誘電体層と接触できる。

【0021】

前記導電性ビアは、全金属ビアであり得る。たとえば、前記ビアは、テーパーが施されたタングステンの部分からなり得る。

【0022】

前記導電性ビアは、さらに、前記金属部分と前記誘電体層の間にあり、かつ前記誘電体層と接触しているポリシリコン部分を包含できる。

【0023】

前記導電性ビアの前記金属部分は、前記金属部分の断面積が、前記界面端におけるより前記遠位端における方がより大きくなるようにテーパーを有し得る。たとえば、その後金属電極が垂直ファンアウトに続いて水平接続を供給するトップにおいてより大きくなるエッチング孔に起因してテーパリングを生じさせてもよい。これらのキャップは、誘電体層と直接接触しているか、またはそれにもっとも近い端部より大きくすることが可能である。

【0024】

ビアは、垂直相互接続アクセス（ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ａｃｃｅｓｓ）としても知られ、１つ以上の隣接する層の平面を通る物理電子回路内の層の間の電気接続である。好都合なことに、ＣＭＯＳスタックを通る垂直方向にその種のテーパー付きプロファイルを有する導電性ビアを供給することによって、古典的コントロール装置を使用して電位をコントロールすることが可能になるが、それでもなお、プロセッサ・エレメントの量子ドット領域をより良好に画定することが可能である。このようにして、シリコン層と誘電体層の間の界面から垂直に離れる方向にファンアウトする導電性ビアの金属部分を伴う量子ドットを形成することによって、プロセッサ・エレメントによって占められる空間エリアが低減され、したがって、製造の間に多くのその種のプロセッサ・エレメントを同一ウェファ上に含めることが可能になる。したがって、小さい形状ファクタ内に遙かに多くのプロセッサ・エレメントを含ませることが可能である。

【0025】

使用時には、前記導電性ビアの遠位端へのバイアス電位の前記印加が、前記量子ドットに単電子を閉じ込め得る。

【0026】

前記プロセッサ・エレメントは、さらに、ソース電極を包含できる。前記プロセッサ・エレメントは、さらに、ドレイン電極を包含できる。前記プロセッサは、さらに、１つ以上のポリシリコン・ゲート電極を包含でき、詳細に述べれば、２つのポリシリコン・ゲート電極を包含できる。前記量子ドットは、単電子トランジスタ（ＳＥＴ）島を供給できる。

【0027】

前記プロセッサ・エレメントは、さらに、前記誘電体層と接触している第２の導電性ビアを包含でき、前記第２の導電性ビアは、界面端および遠位端を有する第２の金属部分を包含する。前記導電性ビアの前記第２の金属部分の前記界面端の前記断面積は、１００ｎｍ×１００ｎｍ以下であり得る。使用時は、前記第２の導電性ビアの前記遠位端へのバイアス電位の前記印加が、前記誘電体層と前記シリコン層の間の前記第２の界面に第２の量子ドットを誘導し得て、前記第２の量子ドットは、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものである。

【0028】

前記第２の導電性ビアの前記第２の金属部分は、前記第２の金属部分の断面積が、前記界面端におけるより前記遠位端における方がより大きくなるようにテーパーを有し得る。

【0029】

前記量子ドットと前記第２の量子ドットは、量子トンネリング・バリアによって、たとえば前記誘電体層を通して離隔され得る。

【0030】

前記第２の量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものであり得る。

【0031】

前記第２の金属部分の前記界面端は、前記誘電体層と接触できる。

【0032】

前記第２の導電性ビアは、全金属ビアであり得る。

【0033】

前記第２の導電性ビアは、さらに、前記第２の金属部分と前記誘電体層の間にあり、かつ前記誘電体層と接触している第２のポリシリコン部分を包含できる。

【0034】

前記第２の導電性ビアの前記第２の金属部分は、前記第２の金属部分の断面積が、前記界面端におけるより前記遠位端における方がより大きくなるようにテーパーを有し得る。

【0035】

前記導電性ビアの前記金属部分の前記界面端は、前記第２の導電性ビアの前記第２の金属部分の前記界面端から、６０ｎｍ以下の距離で離隔され得る。たとえば、これらのビアを、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下の距離で離隔できる。同様に前記量子ドットと前記第２の量子ドットを、６０ｎｍ以下の距離で離隔できる。たとえば、これらの量子ドットを、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下の距離で離隔できる。

【0036】

本発明の一側面によれば、プロセッサが述べられており、前記プロセッサは、この中に述べられているとおりのプロセッサ・エレメントを複数個包含する。

【0037】

本発明の一側面によれば、プロセッサ・エレメントが提供される。前記プロセッサ・エレメントは、シリコン材料の層および前記シリコン材料の層との界面を形成する誘電体材料の層を包含する。前記プロセッサ・エレメントは、さらに、前記誘電体層と接触している導電性ビアのペアであって、前記誘電体層にもっとも近い界面端および遠位端を有する金属部分をそれぞれが包含する導電性ビアのペアを包含する。前記導電性ビアのペアの各導電性ビアの前記金属部分の前記界面端の断面積は、１００ｎｍ×１００ｎｍ以下である。使用時は、前記導電性ビアのペアの各導電性ビアの前記遠位端へのバイアス電位の印加が、前記界面に第１の量子ドットおよび第２の量子ドットを誘導し、前記第１の量子ドットは、単電子トランジスタの島として使用するためのものであり、前記第２の量子ドットは、キュービットとして使用するための電荷担体を閉じ込めるためのものである。

【0038】

前記導電性ビアのペアの各導電性ビアの前記金属部分は、前記金属部分の断面積が、前記界面端におけるより前記遠位端における方がより大きくなるようにテーパーを有し得る。

【0039】

本発明の一側面によれば、本開示のプロセッサの動作方法が提供される。前記プロセッサ・エレメントは、シリコン層を包含する。前記プロセッサ・エレメントは、さらに、前記シリコン層の上に配置されてそれとの界面を形成する誘電体層を包含する。前記プロセッサ・エレメントは、さらに、前記誘電体層と接触している導電性ビアであって、前記誘電体層にもっとも近い界面端および遠位端を有する金属部分を包含する導電性ビアを包含する。前記導電性ビアの前記金属部分の前記界面端の断面積が、８０ｎｍ×８０ｎｍ以下である。前記導電性ビアの前記金属部分は、前記金属部分の断面積が、前記界面端におけるより前記遠位端における方がより大きくなるようにテーパーを有する。使用時は、前記導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記界面に量子ドットを誘導し、前記量子ドットは、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものである。前記方法は、前記導電性ビアの前記金属部分の遠位端にバイアス電位を印加して、単電子または正孔を前記量子ドット内に閉じ込めることを包含する。

【0040】

前記量子ドットは、単電子トランジスタ（ＳＥＴ）島であり得、前記プロセッサ・エレメントは、さらに、前記誘電体層と接触している第２の導電性ビアを包含でき、前記第２の導電性ビアは、前記界面に第２の量子ドットを画定するためのものであり、かつ第２の金属部分を包含し、前記第２の量子ドットは、使用時に、前記シリコン層内に１つ以上の電子または正孔を閉じ込めるためのものであり、前記第２の量子ドットは、前記ＳＥＴ島からトンネリング・バリアによって離隔される。前記方法は、さらに、前記第２の導電性ビアの前記第２の金属部分の遠位端にバイアス電位を印加して、キュービットとして使用するための前記第２の量子ドット内に単電子または正孔を閉じ込めることを包含できる。

【0041】

前記方法は、さらに、前記ＳＥＴ島内に閉じ込められている電子または正孔の状態を操作することによって前記第２の量子ドット内に閉じ込められているキュービットの論理状態を操作することを包含できる。

【0042】

以下、次に挙げる添付図面を参照し、例を示す意図でのみ本発明の実施態様を説明する。

【図面の簡単な説明】

【0043】

【図1】第１の例に従ったプロセッサ・エレメントの断面の平面図である。

【図2】第１の例に従ったプロセッサ・エレメントの断面の第１の側面図である。

【図3】第１の例に従ったプロセッサ・エレメントの断面の第２の側面図である。

【図4】第２の例に従ったプロセッサ・エレメントの断面の平面図である。

【図5】第２の例に従ったプロセッサ・エレメントの断面の第１の側面図である。

【図6】第２の例に従ったプロセッサ・エレメントの断面の第２の側面図である。

【図7】１つ以上のこの中に述べられているとおりのプロセッサ・エレメントを動作させるためのコントローラのブロック図である。

【図8】プロセッサ・エレメントの図である。

【図9】プロセッサ・エレメントのアレイの図である。

【発明を実施するための形態】

【0044】

説明ならびに図面全体を通じて、類似の参照番号は類似の部品を参照する。

【0045】

以下においては、多様な実施態様が説明されるが、本発明がそれらの実施態様に限定されることはなく、それらの実施態様の変形は、優に、付随する特許請求の範囲によってのみ限定される本発明の範囲内に入り得る。

【0046】

図１～３は、いくつかの異なる観点からこの開示の例に従ったプロセッサ・エレメント１００を図解している。図１は、ｚ軸に沿って第１の高さとなるｘ－ｙ平面内におけるプロセッサ・エレメントの切断図を示している。言い換えると、図１は、プロセッサ・エレメント１００内の第１の高さを上から見たときのプロセッサ・エレメント１００（平面図）を図解している。図２は、実質的に（図１に示されている）方向Ａに沿って見たときのプロセッサ・エレメント１００の断面図を示している。図３は、実質的に（図１に示されている）方向Ｂに沿って見たときのプロセッサ・エレメント１００の第２の断面図を示している。破線内に示されている特徴（たとえば、図２の特徴１１４Ａ、１１４Ｂ、１０８Ａ、および１０８Ｂ）は、隠れて見えないが、表示目的のためにのみ示されている。

【0047】

図１～３のプロセッサ・エレメントは、複数のこれらのプロセッサ・エレメントを包含する量子コンピュータのためのキュービット・コントロール・エレメントとして実装され得る。以下において説明するとおり、図１～３のプロセッサ・エレメントにおいては、電子等の電荷担体を、単電子レジームまたは小数電子レジームをもたらすことが可能な半導体の小領域（すなわち、量子ドット）内に閉じ込めることが可能である。図１～３のプロセッサ・エレメントは、２つの量子ドットを供給し、その１つは、単電子トランジスタ（ＳＥＴ）の島として使用するためのものであり、１つはスピン・キュービットとして使用するための電荷担体を閉じ込めるためのものである。

【0048】

図を参照すると、プロセッサ・エレメント１００は、シリコン層１１０を包含する。シリコン層は、同位体濃縮のそれであり得る。この例においては、同位体濃縮シリコン^２８Ｓｉが使用される。^２８Ｓｉは、従来的なシリコン基板上に成長させたエピタキシャル層であり得る。

【0049】

プロセッサ・エレメント１００は、さらに、金属のソース電極１１２Ａと金属のドレイン電極１１２Ｂを包含し、それぞれ対応する金属のビア１１４Ａ、１１４Ｂに接続されている。ソース電極１１２Ａの下には、抵抗領域１１６Ａが存在する。ドレイン電極１１２Ｂの下には、抵抗領域１１６Ｂが存在する。

【0050】

二酸化ケイ素（ＳｉＯ_２）から形成された薄い誘電体ゲート層１０４が、シリコン層１１０の上に位置決めされている。この例においては、この誘電体層が約５ｎｍの厚さを有する。誘電体層１０４の上には、ポリシリコン・ゲート電極１０６Ａおよびポリシリコン・ゲート電極１０６Ｂが位置決めされ、それぞれは、専用の金属ビア１０８Ａ、１０８Ｂによって、デバイスのより高い層内の電極（図示せず）に結合される。この例においては、これらのポリシリコン・ゲート電極１０６Ａ、１０６Ｂが、互いに、約１０５ｎｍの距離で離隔されている。金属ビア１０８Ａおよび１０８Ｂに電位を印加することによって、誘導される電荷担体の領域１２０Ａおよび１２０Ｂが、シリコン層１１０と、ポリシリコン電極１０６Ａ、１０６Ｂの下の二酸化ケイ素１０４との間の界面のシリコン層１１０内に生じる。

【0051】

導電性ビアは、この例においては金属ビア１０９であるが、それがプロセッサ・エレメント１００のより高い平面から下に薄い誘電体層１０４まで延びている。誘電体層１０４と接触している金属ビア１０９の端部は、この中ではビア１０９の金属部分の界面端とも呼ばれているが、１００ｎｍ×１００ｎｍ以下の断面積を有する。この例においては、その断面積が６５ｎｍ×６５ｎｍである。導電性ビア１０９の金属部分は、金属部分の断面積が、薄い誘電体層１０４にもっとも近い界面端におけるより遠位端（図示せず）における方がより大きくなるようにテーパーを有し得る。ビア１０９の下のＳｉ／ＳｉＯ_２界面は、電子または正孔のいずれも隔離され得る領域である。ビア１０９の遠位端に充分な正電位が印加された場合には、電子が領域１１８内に隔離されることになり；一方、ビア１０９の遠位端に充分な負電位が印加された場合には、正孔が領域１１８内に隔離されることになる。一例においては、ビア１０８Ａ、１０８Ｂ、および１０８Ｃに印加される電位は、量子ドット１１８とソースおよびドレイン電極１１２Ａ、１１２Ｂの間に量子トンネリング・バリアを伴って、量子ドット領域１１８内に単電子を隔離するに充分であり得る。このようにして、単電子トランジスタ（ＳＥＴ）が形成される。

【0052】

単電子トランジスタは、したがって、ソースおよびドレイン電極に接続されたトンネル接合（酸化物層１０４内）の間のシリコン層１１０内に形成されるＳＥＴ島１１８を包含し、ＳＥＴ島１１８間のトンネリングは、ゲート電極１０６Ａおよび１０６Ｂに印加される電位によってコントロールされる。トンネリングを通して、ＳＥＴ島１１８を負または正のいずれかに荷電してそれへ電子を加えること、またはそれから減ずることが可能である。

【0053】

ＳＥＴ島１１８における過剰な電子の存在は、ＳＥＴの荷電エネルギに依存するシステムの静電エネルギに影響を及ぼす。
Ｅ_{ｃｈａｒｇｅ}＝（１／２）×（Ｑ_{ｉｓｌａｎｄ}／Ｃ）
これにおいて、Ｑ_{ｉｓｌａｎｄ}は、過剰な電子の数をｎとし、１つの電子の電荷をｅとするとき、ｎｅによって与えられる島の電荷であり、Ｃは、ＳＥＴ島１１８の総キャパシタンスである。ＳＥＴ島１１８の総キャパシタンスＣは、ソースおよびドレイン電極に対するトンネル接合の固有キャパシタンスと、電極１０６Ａおよび１０６Ｂによってコントロールされるときのゲート・キャパシタンスを含む。

【0054】

電極１０６Ａおよび１０６Ｂにおける電位が実質的に同じであると仮定すると、ＳＥＴの静電エネルギが次式によって与えられる。
Ｅ_ＳＥＴ＝（１／２）×（（ｅ^２×（ｎ－ｎ_ｇａｔｅ）^２）／Ｃ）
これにおいて、ｎ_ｇａｔｅは、ゲートの電荷素量の数である。ＳＥＴの静電エネルギは、ソースとドレイン電極の間における所定の電位差に対して接合を通るトンネリングが禁止されるか、または許可されるかを決定する。これは、クーロン・ブロッケード効果である。ドレイン－ソース電圧は、接合の前の電子のエネルギを決定する、つまり、電圧がクーロン・ブロッケードより高いときには、電子がブロッケードに打ち勝つことになり、トンネリングが生じる。ブロッケードの高さは、ＳＥＴ島１１８上の過剰な電子の数およびゲート電荷によって決定され得る。

【0055】

プロセッサ・エレメント１００は、さらに、誘電体層１０４と接触している第２の導電性ビア１２２を包含し、この第２の導電性ビアは、界面端および遠位端を有する第２の金属部分を包含する。第２の導電性ビアの第２の金属部分の界面端の断面積は、８０ｎｍ×８０ｎｍ以下であり、この例においては、これも６５ｎｍ×６５ｎｍである。第２の金属ビア１２２もまた、第２の金属部分の断面積が、界面端におけるより遠位端（図示せず）における方がより大きくなるようにテーパーを有する。

【0056】

厚い酸化物材料１０２（この例においては、これもＳｉＯ_２）もまた、プロセッサ・エレメント１００の多様な構成要素を取り囲んでいる。

【0057】

第１および第２の金属ビア１０９、１２２は、互いの近くにあり、ＳｉＯ_２層１０４において約６０ｎｍの距離で離隔されている。使用時は、実質的にビア１２２の下の界面のシリコン層１１０内に電子または正孔を閉じ込めるために、ビア１２２の遠位端に電位が印加され得る。使用時は、第２の量子ドット１２０をシリコン層内に形成し、単電子の閉じ込めに使用できる。単一のキュービットは、量子ドット１２０内に隔離される電子のスピン状態にエンコードされ得る。

【0058】

したがって、プロセッサ・エレメント１００は、第１の量子ドットを有するＳＥＴ（ＳＥＴ島１１８として作用する）と、スピン・キュービットとして使用のため電子を閉じ込めるための、近位にある第２の量子ドット１２０とを包含する。ＳＥＴ島１１８は、量子ドット１２０内にストアされているキュービットを読み出すために操作することが可能である。２つの量子ドット１１８および１２０の占有は、ビア１０９および１２２に印加される電圧によってコントロールされ、比較的少数の電子が量子ドットに閉じ込められるように調整することが可能である。単純なシナリオにおいては、各量子ドット１１８、１２０が、占有Ｎが奇数のときにはＳ＝１／２のスピンを、占有Ｎが偶数のときにはＳ＝０のスピンを担持する。ＳＥＴ島１１８と量子ドット１２０の間におけるトンネリングは、パウリのスピン・ブロッケード・メカニズムに依存する。詳細に述べれば、ＳＥＴ島１１８と量子ドット１２０の中のスピンが同じときには、２つの領域の間のトンネリングがパウリの排他原理によって禁止される。その反対に、ＳＥＴ島１１８と量子ドット１２０の中のスピンが同じでない場合には、トンネリングが生じることを可能にできる。ソースとドレイン電極の間を流れる電流の差異によって、ユーザは、これら２つの状態の間を区別することが可能になる。詳細に述べれば、ＳＥＴ島１１８における総キャパシタンスＣが、第２の量子ドット１２０内に保持されているスピン・キュービットの状態に依存し、したがって、第２の量子ドット内のスピン・キュービットの状態は、ＳＥＴの静電エネルギに打ち勝つために必要なドレイン－ソース電圧を分析することによって決定することが可能である。

【0059】

量子ドット１１８、１２０は、したがって、存在するすべての電子構成要素（たとえば、電極１０６Ａ、１０６Ｂ）およびビア１０８Ａ、１０８Ｂ、１０９、および１２２の静電ポテンシャルの組み合わせによって画定される。テーパー付きのビアは、プロセッサ・エレメント１００を動作させるためのコントロール信号の送信を補助する。

【0060】

プロセッサ・エレメント１００は、４０ｎｍＣＭＯＳプロセス等の任意の適切な製造プロセスによって形成できる。たとえば、シリコン層１１０が供給される。厚い酸化物層１０２は、シリコン層１１０の上に供給され、厚い酸化物層１０２には、導電性ビアおよび電極のための空間が設けられ、かつ導電性ビアが、残りの薄い酸化物層１０４によってシリコン層１１０から離隔されるようにエッチングされ得る。導電性ビアおよび電極は、厚い酸化物層内に形成される空間内に挿入できる。

【0061】

それに代えて、シリコン層１１０が供給され得る。薄い誘電体層１０４を供給するために、シリコン層上に薄いＳｉＯ_２の層が堆積される。導電性ビアは薄い層１０４上に配置され、その後、厚いＳｉＯ_２層を堆積することによって取り囲まれ得る。

【0062】

図４～６は、別の例（特許請求の範囲内ではない）に従ったプロセッサ・エレメント２００をいくつかの異なる観点から図解している。図４は、ｚ軸に沿って第１の高さとなるｘ－ｙ平面内におけるプロセッサ・エレメントの切断図を示している。言い換えると、図４は、プロセッサ・エレメント２００内の第１の高さを上から見たときのプロセッサ・エレメント２００（平面図）の断面を図解している。図５は、実質的に（図４に示されている）方向Ｃに沿って見たときのプロセッサ・エレメント２００の断面図を示している。図６は、実質的に（図４に示されている）方向Ｄに沿って見たときのプロセッサ・エレメント２００の第２の断面図を示している。破線内に示されている特徴（たとえば、図５の特徴１１４Ａ、１１４Ｂ、１０８Ａ、および１０８Ｂ）は、隠れて見えないが、表示目的のためにのみ示されている。

【0063】

図４～６に示されている例は、図１～３に示されているそれと、第１の導電性ビア１２４が、ポリシリコン部分１２８上にマウントされた金属部分１２６を包含するという点で異なる。図１～３の例と同様に、金属部分１２６は、誘電体層１０４にもっとも近い界面端（すなわち、この例においては、ポリシリコン部分１２８と接触している）および遠位部分（図示せず）を有する。金属部分の界面端と遠位端の間は、遠位端における金属部分１２６の断面積が、界面端における金属部分１２６の断面積より大きくなるようにテーパーが付けられている。界面端における金属部分１２６の断面積は、８０ｎｍ×８０ｎｍ以下である。

【0064】

図４～６のプロセッサ・エレメント２００は、さらに、第２の導電性ビア１３０が、第２のポリシリコン部分１３４上にマウントされた第２の金属部分１３２を包含するという点で図１～３のプロセッサ・エレメント１００とは異なる。図１～３のプロセッサ・エレメント１００と同様に、金属部分１３２は、誘電体層１０４にもっとも近い界面端（すなわち、この例においては、第２のポリシリコン部分１３４と接触している）および遠位部分（図示せず）を有する。第２の金属部分１３２の界面端と遠位端の間は、遠位端における第２の金属部分１３２の断面積が、界面端における第２の金属部分１３２の断面積より大きくなるようにテーパーが付けられている。界面端における金属部分１３２の断面積は、８０ｎｍ×８０ｎｍ以下である。

【0065】

第２のプロセッサ・エレメント２００は、単一のポリシリコン層を供給し、その後、ポリシリコン層をエッチングして別個の電極１０６Ａおよび１０６Ｂ、ならびに導電性ビアのポリシリコン部分１２８および１３４を画定することによって部分的に作ることが可能である。

【0066】

図７は、上に述べられているプロセッサ・エレメント１００および２００等のプロセッサ・エレメントを１つ以上包含する量子プロセッサを動作させるための（古典的）コントローラ／コンピューティング装置７００のブロック図である。たとえば、コンピューティング装置７００は、コンピューティング・デバイスを包含できる。コンピューティング装置７００は、接続された複数のデバイスにわたって分散させ得る。図７内に示されているそのほかのアーキテクチャは、当業者によって認識されるとおりに使用され得る。

【0067】

図を参照すると、コントローラ／コンピューティング装置７００は、１つ以上の（古典的）プロセッサ７１０と、１つ以上のメモリ７２０と、視覚的ディスプレイ７３０および仮想または物理キーボード７４０等のいくつかのオプションのユーザ・インターフェースと、通信モジュール７５０と、オプションのポート７６０と、オプションの電源７７０とを含む。構成要素７１０、７２０、７３０、７４０、７５０、７６０、および７７０のそれぞれは、多様なバスを使用して相互接続されている。古典的プロセッサ７１０は、コンピューティング装置７００内における実行のための、通信モジュール７５０を介するか、またはポート７６０を介して受信され、メモリ７２０内にストアされているインストラクションを含むインストラクションを処理することが可能である。

【0068】

メモリ７２０は、コンピューティング装置７００内においてデータをストアするためのものである。１つ以上のメモリ７２０は、揮発性メモリ・ユニット（複数可）を含み得る。この１つ以上のメモリは、不揮発性メモリ・ユニット（複数可）を含み得る。また、１つ以上のメモリ７２０は、磁気または光ディスク等の別の形式のコンピュータ可読媒体であってよい。１つ以上のメモリ７２０は、コンピューティング装置７００のための大容量ストレージを供給できる。この中に述べられているとおりの方法を実施するためのインストラクションは、１つ以上のメモリ７２０内にストアされ得る。

【0069】

装置７００は、視覚的ディスプレイ７３０等の可視化手段およびキーボード７４０等の仮想または専用ユーザ入力デバイスを含むいくつかのユーザ・インターフェースを含んでいる。

【0070】

通信モジュール７５０は、プロセッサ７１０と遠隔システムの間における通信の送受に適している。たとえば、通信モジュール７５０は、インターネット等の通信ネットワークを介した通信の送受に使用できる。

【0071】

ポート７６０は、たとえば、プロセッサ７１０によって処理されることになるインストラクションが収められた非一過性のコンピュータ可読媒体の受け入れに適している。

【0072】

プロセッサ７１０は、データを受け取り、メモリ７２０にアクセスし、前記メモリ７２０またはポート７６０に接続されたコンピュータ可読ストレージ媒体から、通信モジュール７５０から、またはユーザ入力デバイス７４０から受け取ったいずれかのインストラクションに応答して作用するべく構成される。

【0073】

図１～３のプロセッサ・エレメント１００を参照するが（図４～６のプロセッサ・エレメント２００に対しても等しく適用可能であるが）、図７の古典的プロセッサ７１０は、誘電体層１０４とシリコン層１１０の間の界面に量子ドット１１８を誘導するためにプロセッサ・エレメント１００の導電性ビア１０９の遠位端に対してバイアス電位を印加するべく構成されている。プロセッサ７１０は、さらに、ビア１０８Ａおよび１０８Ｂに電位を印加してポリシリコン電極１０６Ａおよび１０６Ｂのゲート電位をコントロールし、それによって、さらにシリコン層１１０内に閉じ込め領域１１８を画定するべく構成され得る。

【0074】

プロセッサ７１０は、さらに、誘電体層１０４とシリコン層１１０の間の第２の界面に第２の量子ドット１２０を、すなわち、１つ以上の電子または正孔をシリコン層内に閉じ込めるための第２の量子ドット１２０を誘導するために、プロセッサ・エレメント１００の第２の導電性ビア１２２の遠位端に対してバイアス電位を印加するべく構成されている。

【0075】

さらにプロセッサ７１０は、プロセッサ・エレメント１００のソースとドレイン電極の間に電圧を印加するべく構成できる。上に述べられているとおり、ドレイン－ソース電圧は、第２の量子ドット１２０内にストアされているスピン・キュービットの論理状態を読み出すために使用できる。プロセッサ７１０は、さらに、ＳＥＴ島１１８内に閉じ込められている電子または正孔の状態を操作することによって第２の量子ドット内に閉じ込められているキュービットの論理状態を操作するべく構成できる。

【0076】

図８は、プロセッサ・エレメントを図解している。プロセッサ・エレメント１００およびプロセッサ・エレメント２００と同様に、図８のプロセッサ・エレメントは、シリコン層８０６と、シリコン層８０６の上に配置されてそれとの界面を形成する誘電体層８０４とを包含する。このプロセッサ・エレメントは、さらに、誘電体層８０４と接触している導電性ビア８１０を包含し、この例においてはそれがタングステン・ビアである。導電性ビア８１０と誘電体層８０４の間にサリサイドはまったく存在しない。包含されている導電性ビア８１０は、誘電体層８０４と接触している界面端を有する。導電性ビア８１０の遠位端は、この例においては、金属電極８１２と接触しており、一方それは、たとえば、図７の装置７００によってコントロールされ、導電性ビア８１０に電位を印加する。使用時は、導電性ビアへのバイアス電位の印加が、誘電体層８０４とシリコン層８０６の間の界面に量子ドット８０８を、すなわちシリコン層８０６内に１つ以上の電子または正孔を閉じ込めるための量子ドット８０８を誘導する。このプロセッサ・エレメントは、さらに、導電性ビアの周りにさらなる誘電体材料８０２を包含している。

【0077】

図９は、この種のプロセッサ・エレメントのアレイを図解している。詳細に述べれば、いくつかの導電性ビアが、導電性ビアの１次元アレイを形成して示されており、それぞれがシリコン層内に量子ドットを形成するべく並べられている。量子ドットは、たとえば、６０ｎｍ以下の距離で離隔され得る。アレイの導電性ビアに印加されるバイアス電位をコントロールするための金属電極は、垂直軸に沿って異なる高さにそれぞれがある。２次元アレイもまた、この種のプロセッサ・エレメントから形成できる。プロセッサは、プロセッサ・エレメントのアレイを包含できる。

【0078】

説明した実施態様には変形が企図される。たとえば、開示されたすべての実施態様の特徴は任意の方法で組み合わせられ得る。たとえば、アレイは、図１～３および／または４～６および／または８に示されている実施態様に従ったプロセッサ・エレメントをいくつか包含できる。プロセッサは、いくつかのプロセッサ・エレメントのアレイを包含できる。

【0079】

一例として述べるが、プロセッサ・エレメントの異なる特徴の間の距離が異なってもよい。たとえば、ポリシリコン・ゲート電極１０６Ａ、１０６Ｂが、約１２５ｎｍの距離で互いに離隔される。ポリシリコン・ゲート電極１０６Ａ、１０６Ｂは、約１４５ｎｍの距離で互いに離隔される。ポリシリコン・ゲート電極１０６Ａ、１０６Ｂは、約１８５ｎｍの距離で互いに離隔される。

【0080】

第１および第２の金属ビア１０９、１２２は、互いの近くにあり、ＳｉＯ_２層１０４において約６０ｎｍまたは約４０ｎｍの距離で離隔できる。

【0081】

認識されるであろうが、この中に述べられている多様な方法、または少なくともその一側面は、コンピュータ・プログラムによって実装できる。コンピュータ・プログラムは、コンピュータに指示して、上に述べられている多様な方法のうちの１つ以上の機能を実施させるべく整えられたコンピュータ・コードを含み得る。その種の方法を実施するためのコンピュータ・プログラムおよび／またはコードは、コンピュータ等の装置に、コンピュータ可読媒体またはコンピュータ・プログラム・プロダクト上で供給される。コンピュータ可読媒体は、たとえば、電子、磁気、光、電磁気、赤外線、もしくは半導体システム、またはデータ送信のための、たとえば、インターネット経由でコードをダウンロードするための伝播媒体であってよい。それに代えて、コンピュータ可読媒体は、半導体またはソリッド・ステート・メモリ、磁気テープ、リムーバブル・コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、固定磁気ディスク、およびＣＤ－ＲＯＭ、ＣＤ－Ｒ／Ｗ、またはＤＶＤ等の光ディスク等の物理コンピュータ可読媒体の形式をとることが可能である。

【0082】

コンピュータ等の装置は、その種のコードに従って、この中に論じられている多様な方法に従った１つ以上のプロセスを実施するべく構成できる。その種の装置は、データ処理システムの形式をとることが可能である。その種のデータ処理システムは、分散型システムであってよい。たとえば、その種のデータ処理システムは、ネットワークにわたって分散させ得る。

【0083】

上記の実施態様は、例を示す意図でのみ述べられており、述べられた実施態様は、あらゆる点において限定ではなく、説明的なものとしてのみ考慮されるものとする。認識されることになろうが、述べられた実施態様の変形は、本発明の範囲からの逸脱を伴うことなく行い得る。

【符号の説明】

【0084】

１００ プロセッサ・エレメント
１０２ 厚い酸化物材料
１０４ 薄い誘電体ゲート層、二酸化ケイ素、薄い誘電体層、誘電体層、酸化物層、ＳｉＯ_２層、厚い酸化物層、薄い層
１０６Ａ ポリシリコン・ゲート電極
１０６Ａ、１０６Ｂ ポリシリコン電極、ポリシリコン・ゲート電極
１０６Ｂ ポリシリコン・ゲート電極
１０８Ａ、１０８Ｂ、１０８Ｃ ビア
１０９ 金属ビア、ビア、導電性ビア
１１０ シリコン層
１１２Ａ ソース電極
１１２Ｂ ドレイン電極
１１４Ａ、１１４Ｂ 金属のビア
１１６Ａ 抵抗領域
１１６Ｂ 抵抗領域
１１８ 領域、量子ドット、量子ドット領域、ＳＥＴ島、閉じ込め領域
１２０ 第２の量子ドット、量子ドット
１２２ 第２の導電性ビア、第２の金属ビア、ビア
１２４ 第１の導電性ビア
１２６ 金属部分
１２８ ポリシリコン部分
１３０ 第２の導電性ビア
１３２ 第２の金属部分、金属部分
１３４ ポリシリコン部分、第２のポリシリコン部分
２００ プロセッサ・エレメント、第２のプロセッサ・エレメント
７００ コントローラ／コンピューティング装置、コンピューティング装置、装置
７１０ プロセッサ
７２０ メモリ
７３０ 視覚的ディスプレイ
７４０ 仮想または物理キーボード、キーボード
７５０ 通信モジュール
７６０ ポート
７７０ 電源
８０２ 誘電体材料
８０４ 誘電体層
８０６ シリコン層
８０８ 量子ドット
８１０ 導電性ビア
８１２ 金属電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【手続補正書】

【提出日】2021-09-13

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

プロセッサ・エレメントであって、
シリコン層と、
前記シリコン層の上に配置されて前記シリコン層との界面を形成する誘電体層と、
前記誘電体層と接触し、前記誘電体層と接触している界面端および遠位端を有する金属部分を備える導電性ビアと、
前記誘電体層と接触し、前記誘電体層と接触する界面端および遠位端を有する第２の金属部分を備える第２の導電性ビアと、
ソース電極と、
ドレイン電極と、
２つのポリシリコン・ゲート電極と、
を具備し、
前記導電性ビアの前記金属部分の前記界面端の断面積が、１００ｎｍ×１００ｎｍ以下であり、前記第２の導電性ビアの前記第２の金属部分の前記界面端の断面積が、１００ｎｍ×１００ｎｍ以下であり、
前記導電性ビアが電気的に接続されて、前記導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記界面に量子ドットを誘導し、前記量子ドットは、前記シリコン層内に電子または正孔を閉じ込めるためのものであり、
前記第２の導電性ビアが電気的に接続されて、前記第２の導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記第２の界面に第２の量子ドットを誘導し、前記第２の量子ドットは、前記シリコン層内に電子または正孔を閉じ込めるためのものであり、
前記量子ドットは、前記ソースおよびドレイン電極に接続されたトンネル接合の間のシリコン層内に形成された単電子トランジスタ（ＳＥＴ）島を供給し、前記ＳＥＴ島と前記ソースおよびドレイン電極の間のトンネリングは、前記２つのポリシリコン・ゲート電極に印加される電位によってコントロールされ、
前記量子ドットと前記第２の量子ドットは、量子トンネリング・バリアによって離隔され、
前記第２の量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものである、
プロセッサ・エレメント。

【請求項2】

前記導電性ビアは、全金属ビアである、請求項１に記載のプロセッサ・エレメント。

【請求項3】

前記導電性ビアの前記金属部分は、前記金属部分の断面積が、前記界面端より前記遠位端の方が大きいテーパーを有する、先行するいずれかの請求項に記載のプロセッサ・エレメント。

【請求項4】

使用時における前記導電性ビアの遠位端へのバイアス電位の前記印加は、前記量子ドットに単電子を閉じ込める、先行するいずれかの請求項に記載のプロセッサ・エレメント。

【請求項5】

前記第２の導電性ビアは、全金属ビアである、請求項１に記載のプロセッサ・エレメント。

【請求項6】

前記第２の導電性ビアの前記第２の金属部分は、前記第２の金属部分の断面積が、前記界面端より前記遠位端の方が大きくなるようにテーパーを有する、請求項１乃至５のいずれかに記載のプロセッサ・エレメント。

【請求項7】

前記量子ドットは、前記第２の量子ドットから、６０ｎｍ以下の距離で離隔される、請求項１乃至６のいずれかに記載のプロセッサ・エレメント。

【請求項8】

先行するいずれかの請求項に記載のプロセッサ・エレメントを複数個包含するプロセッサ。

【請求項9】

プロセッサ・エレメントを動作させる方法であって、前記量子プロセッサ・エレメントが、
シリコン層と、
前記シリコン層の上に配置されてそれとの界面を形成する誘電体層と、
前記誘電体層と接触している導電性ビアであって、前記誘電体層と接触している界面端および遠位端を有する金属部分を有する導電性ビアと、
前記誘電体層と接触し、前記誘電体層と接触する界面端および遠位端を有する第２の金属部分を備える第２の導電性ビアと、
ソース電極と、
ドレイン電極と、
２つのポリシリコン・ゲート電極と、
を備え、
前記導電性ビアの前記金属部分の前記界面端の断面積が、１００ｎｍ×１００ｎｍ以下であり、前記第２の導電性ビアの前記第２の金属部分の前記界面端の断面積が、１００ｎｍ×１００ｎｍ以下であり、
使用時において、前記導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記界面に量子ドットを誘導し、前記量子ドットは、前記シリコン層内に電子または正孔を閉じ込めるためのものであり、前記第２の導電性ビアの前記遠位端へのバイアス電位の印加が、前記誘電体層と前記シリコン層の間の前記第２の界面に第２の量子ドットを誘導し、前記第２の量子ドットは、前記シリコン層内に電子または正孔を閉じ込めるためのものであり、
前記量子ドットは、前記ソースおよびドレイン電極に接続されたトンネル接合の間のシリコン層内に形成された単電子トランジスタ（ＳＥＴ）島であり、前記ＳＥＴ島と前記ソースおよびドレイン電極の間のトンネリングは、前記２つのポリシリコン・ゲート電極に印加される電位によってコントロールされ、
前記量子ドットと前記第２の量子ドットは、量子トンネリング・バリアによって離隔され、
前記第２の量子ドットは、キュービットとして使用するための電子または正孔を閉じ込めるためのものであり、
前記方法が、
前記導電性ビアの前記金属部分の遠位端にバイアス電位を印加して単電子または正孔を前記量子ドット内に閉じ込めること、
前記第２の導電性ビアの前記第２の金属部分の遠位端にバイアス電位を印加して単電子または正孔を前記量子ドット内に閉じ込めること、
を具備する、プロセッサ・エレメントを動作させる方法。

【請求項10】

前記ＳＥＴ島内に閉じ込められている電子または正孔の状態を操作することによって前記第２の量子ドット内に閉じ込められているキュービットの論理状態を操作することをさらに具備する、請求項９に記載の方法。

【国際調査報告】