ホーム > 特許ランキング > ゼナージック エービー
特表2022-533622シフト可能メモリ、およびシフト可能メモリを動作させる方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-07-25
(54)【発明の名称】シフト可能メモリ、およびシフト可能メモリを動作させる方法
(51)【国際特許分類】
G11C 19/28 20060101AFI20220715BHJP
G11C 19/18 20060101ALI20220715BHJP
G06F 12/00 20060101ALI20220715BHJP
【ＦＩ】
G11C19/28 120
G11C19/18 115
G11C19/28 210
G06F12/00 560F
【審査請求】未請求
【予備審査請求】有
(21)【出願番号】P 2021568299
(86)(22)【出願日】2020-05-14
(85)【翻訳文提出日】2022-01-12
(86)【国際出願番号】 EP2020063513
(87)【国際公開番号】W WO2020229620
(87)【国際公開日】2020-11-19
(31)【優先権主張番号】19174890.4
(32)【優先日】2019-05-16
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】521417325
【氏名又は名称】ゼナージック エービー
(74)【代理人】
【識別番号】100114775
【弁理士】
【氏名又は名称】高岡 亮一
(74)【代理人】
【識別番号】100121511
【弁理士】
【氏名又は名称】小田 直
(74)【代理人】
【識別番号】100202751
【弁理士】
【氏名又は名称】岩堀 明代
(74)【代理人】
【識別番号】100208580
【弁理士】
【氏名又は名称】三好 玲奈
(74)【代理人】
【識別番号】100191086
【弁理士】
【氏名又は名称】高橋 香元
(72)【発明者】
【氏名】モハマディ，ババク
(72)【発明者】
【氏名】プラブ，ヘマンス
(72)【発明者】
【氏名】メラジ，レザ
【テーマコード（参考）】
5B074
5B160
【Ｆターム（参考）】
5B074AA10
5B074BA03
5B074DA01
5B160MM20
(57)【要約】
本開示は、シフト可能メモリに関し、行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルと、少なくとも１つの第１のシリアル出力データポートであって、出力データ論理は、メモリセルのチェーンのいずれかの出力を、第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するためのものである、第１のシリアル出力データポート、および／または、少なくとも１つの第１のシリアル入力データポートであって、入力データ論理は、第１のシリアル入力データポートを、メモリセルのチェーンのいずれかの入力、または少なくとも１つのパラレル入力データポート、および入力データをメモリセルのチェーンのいずれかの入力に直列にシフトするための少なくとも１つの書込みシフトレジスタに接続するためのものである、第１のシリアル入力データポートと、メモリセルのチェーン内のデータのシフトを制御するように構成されたコントローラであって、出力データ論理および／または入力データ論理を制御するようにさらに構成されているコントローラとを含む。本開示はさらに、シフト可能メモリを動作させるための方法に関する。
【選択図】なし
【選択図】なし
【特許請求の範囲】
【請求項1】
シフト可能メモリであって、行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルと、
少なくとも１つの第１のシリアル出力データポートであって、出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するためのものである、第１のシリアル出力データポート、および／または
少なくとも１つの第１のシリアル入力データポートであって、入力データ論理は、前記第１のシリアル入力データポートを、メモリセルの前記チェーンのいずれかの入力、または少なくとも１つのパラレル入力データポート、および入力データをメモリセルの前記チェーンのいずれかの前記入力に直列にシフトするための少なくとも１つの書込みシフトレジスタに接続するためのものである、第１のシリアル入力データポートと、
メモリセルの前記チェーン内の前記データの前記シフトを制御するように構成されたコントローラであって、前記出力データ論理および／または前記入力データ論理を制御するようにさらに構成されているコントローラと
を含むシフト可能メモリ。
【請求項2】
前記シフト可能メモリは、前記列内の前記メモリセルを相互接続するビット線なしで動作可能である、請求項１に記載のシフト可能メモリ。
【請求項3】
各メモリセルは、ビットセルなど２つの直列に接続されたメモリ素子を含む、請求項１～２のいずれかに記載のシフト可能メモリ。
【請求項4】
前記２つの直列に接続されたメモリ素子のシフトは、２つの異なる制御信号を使用して制御され、前記２つの異なる制御信号は、２つの異なる位相で動作する、請求項３に記載のシフト可能メモリ。
【請求項5】
少なくとも１つの第２のシリアル出力データポートをさらに含み、前記出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第２のシリアル出力データポート、または少なくとも１つの第２のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの第２の読取りシフトレジスタに接続するようにさらに構成されている、請求項１～４のいずれかに記載のシフト可能メモリ。
【請求項6】
前記コントローラは、前記第１および第２のシリアル出力データポートにそれぞれ並列にメモリセルの２つのチェーンをシフトするように構成されている、請求項５に記載のシフト可能メモリ。
【請求項7】
前記コントローラは、メモリセルの前記２つのチェーン間で任意に構成可能な遅延で並列にメモリセルの２つのチェーンをシフトするように構成されている、請求項５～６のいずれかに記載のシフト可能メモリ。
【請求項8】
算術論理などの出力論理をさらに含み、前記コントローラは、前記出力論理を使用して、前記第１のシリアルデータ出力および／または前記第２のシリアル出力データポート、および任意選択で構成可能な数のｎ個のシリアル出力データポートにおいて論理演算を実行するように構成されている、請求項５～７に記載のシフト可能メモリ。
【請求項9】
前記コントローラは、外部コマンドに基づいて、または前記シフト可能メモリの入力ポート上の論理値に基づいて演算を実行するように構成されている、請求項８に記載のシフト可能メモリ。
【請求項10】
前記コントローラは、前記論理演算の結果を前記少なくとも１つの第１のシリアル入力データポートに接続し、前記結果をメモリセルの前記チェーンのいずれかに直列にシフトするようにさらに構成可能である、請求項８～９のいずれかに記載のシフト可能メモリ。
【請求項11】
前記コントローラは、前記出力データポートに向かってデータをシフトするようにさらに構成されており、前記出力データポートに向かって次の隣接するメモリセル内に有効なデータを有さないメモリセル内のデータのみがシフトされ、前記メモリは、行内のビットごとに別々の制御信号をさらに含む、請求項１～１０のいずれかに記載のシフト可能メモリ。
【請求項12】
前記メモリセルは、第１のトランジスタのような第１のスイッチ素子、および第２のトランジスタのような第２のスイッチ素子など、２つの直列に接続されたスイッチ素子によって分離されている、請求項１～１１のいずれかに記載のシフト可能メモリ。
【請求項13】
各行は、前記行の前記第１のスイッチ素子のすべてに接続されたワード線信号に接続され、各列は、前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続され、好ましくは、各行は、少なくとも２つのワード線信号に接続され、前記少なくとも２つのワード線信号は、前記行の前記第１のスイッチ素子に交互に接続され、各列は、前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続される、請求項１～１２のいずれかに記載のシフト可能メモリ。
【請求項14】
前記メモリは、同時に前記シリアル入力データポートを介してデータをシフトインし、前記シリアル出力データポートを介してデータをシフトアウトするように構成されている、請求項１～１３のいずれかに記載のシフト可能メモリ。
【請求項15】
前記コントローラは、複数の行を並列にシフトするように構成されている、請求項１～１４のいずれかに記載のシフト可能メモリ。
【請求項16】
前記シフト可能メモリは、メモリセルの前記チェーン内のデータをシフトするための内部の動的に構成可能なイネーブル信号を含み、前記内部の動的に構成可能なイネーブル信号は、構成可能な周波数を有する、請求項１～１５のいずれかに記載のシフト可能メモリ。
【請求項17】
前記シフト可能メモリは、リセット命令を、すべてのメモリセルが書き込まれるまですべての行をシフトする動作にデコードするように構成されている、請求項１～１６のいずれかに記載のシフト可能メモリ。
【請求項18】
前記シフト可能メモリは、ダイナミックランダムアクセスメモリであり、前記ダイナミックランダムアクセスメモリのリフレッシュ動作は、各行を少なくとも１ステップシフトすることによって実行される、請求項１～１７のいずれかに記載のシフト可能メモリ。
【請求項19】
前記コントローラは、前記リフレッシュ動作と、メモリセルの前記チェーンからの／へのデータの読取りおよび／または書込みとを同時に実行するように構成されている、請求項１８に記載のシフト可能メモリ。
【請求項20】
シフト可能メモリを動作させる方法であって、行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップと、
メモリセルの前記チェーンのいずれかの出力に接続された前記シフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して前記内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルの前記チェーンのいずれかの入力に接続された前記シフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、前記内部書込みシフトレジスタからメモリセルの前記チェーンのいずれかの入力にデータを順次シフトするステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリなどのシフト可能メモリ、およびシフト可能メモリを動作させる方法に関する。
【背景技術】
【0002】
多くの現代の高度なシステムオンチップ（ＳｏＣ）設計では、様々な要件のために、大規模メモリサブシステム（ＭＳＳ）が必要である。多くのアプリケーションは、記憶素子の数に関して大きいメモリを必要とする。たとえば、コンピュータは、通常、算術および論理演算、ならびに他の演算を提供するための中央処理装置（ＣＰＵ）を含み、典型的には、いくつかのＣＰＵ演算は、メモリからのデータの読取り、またはメモリへのデータの書込みを伴う。
【0003】
ＲＡＭには、スタティックランダムアクセスメモリ（ＳＲＡＭ）とダイナミックランダムアクセスメモリ（ＤＲＡＭ）の２つのタイプがある。コンピュータのメインメモリは、典型的にはＤＲＡＭである。スタティックランダムアクセスメモリは、集積回路において広く使用されており、回路の面積および電力消費のかなりの部分を占める可能性がある。ＳＲＡＭは、ＤＲＡＭよりも高速で高価であり、たとえば、ＣＰＵキャッシュに使用され得る。ＳＲＡＭは、典型的には、速度がコストおよび面積よりも重要である場合に使用される。ＳＲＡＭメモリの典型的なメモリセルは、６個のＭＯＳＦＥＴから構成される６トランジスタ（６Ｔ）メモリセルである。各ビットは、２つの交差結合インバータを形成する４つのトランジスタに記憶される。４つのトランジスタに加えて、２つの交差結合インバータは、標準シングルポート６Ｔ ＳＲＡＭセル内の共通ワード線によって制御される２つのさらなるアクセストランジスタを介して、ビット線および反転ビット線に接続される。
【0004】
ＤＲＡＭは、充電または放電のいずれかが可能な小さいキャパシタに各ビットを記憶する。ＤＲＡＭの利点は、メモリセルのサイズが小さく、単純であることである。しかしながら、ＤＲＡＭは、定期的にリフレッシュされなければならず、これは、複雑なタイミングおよび電力消費の点で不利である。ＤＲＡＭは、低コストで大容量のメモリが必要とされるデジタル電子機器に広く使用されている。
【0005】
メモリのメモリセルは、典型的にはトランジスタを介してストレージノードに接続されたメモリセルアレイの列の方向に配列されたビット線によってアクセスされる。アクセスは、典型的にはメモリセルアレイの行の方向に配列されたワード線によって制御される。個々のビット線およびワード線の制御は、典型的には、メモリポート上の命令またはアドレスに基づく。同時に複数の読取りまたは書込みを可能にするメモリのタイプであるデュアルポート（またはマルチポート）ＲＡＭの場合、追加のビット線および追加の論理をメモリに追加しなければならず、典型的には、面積および電力の点で高価である。
【0006】
様々な目的のためにメモリにシフト機能を導入する試みがなされてきた。この種のシフト機能は、典型的には、マルチプレクサおよび／または追加の論理を伴い、しばしば、データの再配列、たとえばデータマトリックス内のデータの操作、ベクトル再配置、またはデータ処理関連のタスクの目的を有する。シフト機能は、典型的には、メモリに機能を追加するが、複雑さおよびサイズも追加する。
【発明の概要】
【0007】
本開示の第１の態様は、複雑さを低減し、それによって面積および電力コストまたはオーバーヘッドを低減することを目的としたシフト可能メモリに関する。特に、一実施形態では、本開示のシフト可能メモリは、内部ビット線なく完全に実装することができ、これにより、電力消費を大幅に低減することができる。シフト可能メモリは、好ましい実施形態では、
行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルと、
少なくとも１つの第１のシリアル出力データポートであって、出力データ論理は、メモリセルのチェーンのいずれかの出力を、第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するためのものである、第１のシリアル出力データポート、および／または
少なくとも１つの第１のシリアル入力データポートであって、入力データ論理は、第１のシリアル入力データポートを、メモリセルのチェーンのいずれかの入力、または少なくとも１つのパラレル入力データポート、および入力データをメモリセルのチェーンのいずれかの入力に直列にシフトするための少なくとも１つの書込みシフトレジスタに接続するためのものである、第１のシリアル入力データポートと、
メモリセルのチェーン内のデータのシフトを制御するように構成されたコントローラであって、出力データ論理および／または入力データ論理を制御するようにさらに構成されているコントローラと
を含む。
行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルと、
少なくとも１つの第１のシリアル出力データポートであって、出力データ論理は、メモリセルのチェーンのいずれかの出力を、第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するためのものである、第１のシリアル出力データポート、および／または
少なくとも１つの第１のシリアル入力データポートであって、入力データ論理は、第１のシリアル入力データポートを、メモリセルのチェーンのいずれかの入力、または少なくとも１つのパラレル入力データポート、および入力データをメモリセルのチェーンのいずれかの入力に直列にシフトするための少なくとも１つの書込みシフトレジスタに接続するためのものである、第１のシリアル入力データポートと、
メモリセルのチェーン内のデータのシフトを制御するように構成されたコントローラであって、出力データ論理および／または入力データ論理を制御するようにさらに構成されているコントローラと
を含む。
【0008】
したがって、一実施形態によれば、シフト可能メモリは、内部ビット線を必要とせずに動作することができる。読取りアクセスでは、コントローラは、データが順次読み取られるまで、シリアル出力データポートまたは読取りシフトレジスタのいずれかに行のデータをシフトし、次いで、パラレル出力データポートからアクセスすることができるように構成されている。書込みアクセスでは、コントローラは、第１のシリアル入力データポートをメモリセルのチェーンのいずれかの入力に接続し、データを順次シフトするように構成されており、代替的に、パラレル入力データポートから書込みシフトレジスタにデータを書き込み、次いで、メモリセルのチェーンのいずれかの入力にデータを直列にシフトする。
【0009】
本発明者らは、シフト可能メモリが、特に、デュアルポートメモリおよびマルチポートメモリについて非常に効率的であり得ることを見出した。いくつかの行を並列にシフトすることによって、いくつかの構成可能ポートからの／への読取りおよび書込みは、従来のメモリのデュアルおよびマルチポート機能とは対照的に、非常に低い追加コストで行われる。出力データ論理は、メモリセルのチェーンのいずれかの出力を、第２のシリアル出力データポート、または少なくとも１つの第２のパラレル出力データポート、およびメモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するように構成された少なくとも１つの第２の読取りシフトレジスタに接続するように構成され得る。これは、メモリセルのｎ個のチェーンをｎ個のシリアル出力データポートまたはｎ個のシフトレジスタに並列にシフトすることができるように、いくつかの行に対して行うことができる。同様に、入力データ論理は、第２のシリアル入力データポートを、メモリセルのチェーンのいずれかの入力、または第２のパラレル入力データポート、および入力データをメモリセルのチェーンのいずれかの入力に直列にシフトするための第２の書込みシフトレジスタに接続するように構成され得る。これは、メモリセルのｍ個のチェーンをシフトすることができるように、いくつかの行に対して行うことができ、コントローラは、ｍ個のシリアル入力データポートからメモリセルのｍ個のチェーンに並列にデータをシフトインするように構成される。また、読取りおよび書込みを同時に行うことができる。
【0010】
行内のメモリセルの相互接続は、スイッチ素子によって実施することができる。単純でロバストな実装を維持するために、メモリセルは、たとえばトランジスタによって分離されてもよい。イネーブル信号は、ワード線信号が従来のメモリセル内のビット線によるストレージノードのアクセスを制御するように、シフトを制御することができる。値がチェーンの誤った方向にシフトされ、値が偶然にオーバーライドされることを回避するために、本シフト可能メモリの各メモリセルは、トランジスタなどのさらなるスイッチ素子によって分離されたビットセルなど、２つの直列に接続されたメモリ素子を含み得る。これは、各メモリセルが２つのメモリ素子および２つのスイッチ素子を有し得ることを意味する。２つの直列に接続されたメモリ素子のシフトは、２つの異なる制御信号を使用して制御され得、２つの異なる制御信号は、２つの異なる位相で動作する。これは、たとえば、第１のクロック信号、および第１のクロックに対して反転または遅延された第２のクロック信号とすることができる。
【0011】
本開示のシフト可能メモリのさらなる使用は、ダイナミックランダムアクセスメモリのためのリフレッシュプロセスを含む。本発明者らは、すべての行の並列シフト、またはすべての行のシフトを含むシーケンスが、わずか１ステップだけシフトすることで、すべてのメモリセルが再度書き込まれ、その結果リフレッシュされるという結果をもたらすことに気づいた。
【0012】
本開示はさらに、シフト可能メモリを動作させるための方法に関する。第１の実施形態では、この方法は、
行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップと、
メモリセルのチェーンのいずれかの出力に接続されたシフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルのチェーンのいずれかの入力に接続されたシフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、内部書込みシフトレジスタからメモリセルのチェーンのいずれかの入力にデータを順次シフトするステップと
を含む。
行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップと、
メモリセルのチェーンのいずれかの出力に接続されたシフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルのチェーンのいずれかの入力に接続されたシフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、内部書込みシフトレジスタからメモリセルのチェーンのいずれかの入力にデータを順次シフトするステップと
を含む。
【0013】
一実施形態は、各行を少なくとも１ステップシフトするさらなるステップに関する。本発明者らは、これがダイナミックランダムアクセスメモリのリフレッシュ動作を実行する効率的な方法であり得ることに気づいた。リフレッシュプロセスは、メモリの読取り／書込み動作と並行してシームレスに行うこともできる。ＤＲＡＭの場合、典型的には、リフレッシュ動作は、メモリアクセスを阻止しており、すなわち、メモリの一部または全部がリフレッシュ状態になり、通常の読取り／書込み動作が阻止される。本発明者らは、メモリのリフレッシュは、読取り／書込みアクセスと並行して行うことができることに気づいた。したがって、一実施形態では、コントローラは、リフレッシュ動作と、メモリセルのチェーンからの／へのデータの読取りおよび／または書込みとを同時に実行するように構成される。さらに、リフレッシュは、保持時間に基づいて構成することもできる、より遅いクロックを使用して実行することができる。
【図面の簡単な説明】
【0014】
【図1】本開示のシフト可能メモリの概念的なトップレベルの例示的な図である。
【図2】本開示のシフト可能メモリのシフトおよび読取り動作の例を示す図である。
【図3】２つの読取りポートについての本開示のシフト可能メモリのシフトおよび読取り動作の例を示す図である。
【図4】複数の並列シフト動作の一例を示す図である。
【図5】同じ行のデータを同時に読み書きする一例を示す図である。
【図6】リセット動作の一例を示す図である。
【図7】スタティックランダムアクセスメモリのメモリセルのチェーンの実施形態を示す図である。
【図8】スタティックランダムアクセスメモリのメモリセルのチェーンのメモリセルまたはメモリ素子の一実施形態を示す図である。
【図9】ダイナミックランダムアクセスメモリのメモリセルのチェーンの実施形態を示す図である。
【図10】シフト可能メモリ内のデータをシフトするための制御信号の改良された構成の一例を示す図である。
【図11】シフト可能メモリ内のデータをシフトするための制御信号の改良された構成のさらなる一例を示す図である。
【図12】データが個々にシフトされる、本開示のシフト可能メモリのためのクロッキングスキームの一例を示す図である。
【図13】行内のメモリセルごとの別々の制御信号の一例を示す図である。
【図14】メモリセルのチェーンからシフトアウトされたデータに対して論理演算を実行するための、算術論理などの出力論理を有する、本開示のシフト可能メモリの一例を示す図である。
【図15】複数の演算ユニットを含む出力論理を有する本開示のシフト可能メモリの一例を示す図である。
【発明を実施するための形態】
【0015】
本開示は、行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを含むシフト可能メモリに関する。シフト可能メモリは、少なくとも１つの第１のシリアル出力データポート、およびメモリセルのチェーンのいずれかの出力を第１のシリアル出力データポートに接続するための出力データ論理をさらに含み得る。出力データ論理は、コントローラによって制御されるマルチプレクサとして実装することができ、メモリセルのチェーンの出力は、マルチプレクサを介して第１のシリアル出力データポートに接続可能である。代替的に、シフト可能メモリは、メモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するための少なくとも１つの内部読取りシフトレジスタを有してもよい。読み取られたデータが収集されると、データは、第１のパラレル出力データポートによって読み取ることができる。好ましくは、シフト可能メモリは、少なくとも１つの第１のシリアル入力データポート、および第１のシリアル入力データポートをメモリセルのチェーンのいずれかの入力に接続するための入力データ論理をさらに含む。入力データ論理は、たとえば、コントローラによって制御されるメモリセルのチェーンの各入力上のスイッチとすることができる。代替的に、データは、パラレル入力データポートから書込みシフトレジスタに書き込まれ、次いで、メモリセルのチェーンのいずれかの入力に直列にシフトされ得る。コントローラは、メモリセルのチェーン内のデータのシフトを制御するように構成され得る。コントローラは、出力データ論理および入力データ論理を制御するようにさらに構成されてもよい。コントローラは、メモリのアドレスおよびイネーブル信号をデコードし、それらをシフト動作に転送するためのデコーダを含み得る。一例として、たとえば、読取りイネーブル信号および読取りアドレスによって提供される特定のアドレスの読取り動作は、メモリの特定の行をシフトし、チェーンの出力を、オプションで内部読取りシフトレジスタを介して、出力ポートにルーティングするための内部イネーブル信号を生成し得る。好ましくは、読取り動作中、チェーン内の最後のセルの出力は、チェーンの同時の書込みがない限り、チェーンの最初のメモリセルの入力にルーティングバックされる。
【0016】
シフト可能メモリは、メモリセルへのデータのアクセスを制御するためのワード線または他の制御線を有し得る。
【0017】
シフト可能メモリは、従来のメモリとしてビット線を使用して並列読取りまたは書込みを依然として実行することができるという意味で、並列メモリと直列メモリの組合せでもよい。この実施形態では、メモリは、たとえば、従来のパラレル読取りのための１つのポートと、シフトされたシリアル読取りのための別のポートとを含み得る。
【0018】
本開示のシフト可能メモリは、列内の内部ビット線なしに実装され、動作され得る。これにより、メモリの面積と消費電力の両方を低減し得る。ビット線を列内のメモリセルに接続する代わりに、メモリセルは、シフト論理素子を使用して互いに接続されてもよい。シフト論理素子は、ゲート素子として、たとえば、単一のトランジスタの形態で実装することができるスイッチなどでもよい。
２段メモリセル
２段メモリセル
【0019】
上述のように、メモリセルは、たとえば、各セル間のトランジスタの形態のスイッチによって分離されてもよい。イネーブル信号は、スイッチを閉じることによってチェーンのシフトを制御し得る。本シフト可能メモリの各メモリセルは、トランジスタなど別のスイッチ素子によって分離されたビットセルなど、２つの直列に接続されたメモリセルを含み得る。一例が図７Ｄに見られ得る。各メモリセル（２）は、２つの直列に接続されたメモリ素子（３）として実装される。データは２ステップでシフトされ、第１のイネーブル信号（ＥＮ１、図７Ｄ、ＳＨＩＦＴ ＥＮ１、図７Ｂ）が第１のメモリ素子のシフトを制御し、第２のイネーブル信号（ＥＮ２、図７Ｄ、ＳＨＩＦＴ ＥＮ２、図７Ｂ）が第２のメモリ素子のシフトを制御する。これにより、各メモリセルは、２つのメモリ素子と２つのスイッチ素子とを含み得る。２つの直列に接続されたメモリ素子のシフトは、２つの異なる制御信号を使用して制御され得、２つの異なる制御信号は、２つの異なる位相で動作する。これは、たとえば、図７Ｂおよび図９Ｂに示されるように、第１のクロック信号、および第１のクロックに対して反転または遅延された第２のクロック信号とすることができる。制御信号（クロック信号および／またはイネーブル信号）は、たとえば、互いに対して反転またはスキューされてもよい。したがって、制御信号は、シフト論理素子を制御することができる。
動作
動作
【0020】
本開示のシフト可能メモリの１つの利点は、いくつかの行を並列にシフトし、任意の所望の数の入力および／または出力および／または双方向ポートを追加することによって、比較的低い追加コストでデュアルおよびマルチポートメモリを取得することができることである。従来のメモリでは、真のデュアルポート機能の実装は、たとえば、追加のトランジスタの必要性およびビット線の複雑なルーティングのためにコストがかかる。さらなるポートは、さらに複雑であり、輻輳のために実際には不可能であることさえある。次いで、コントローラは、複数のメモリポート上のアクセスまたは命令に基づいて、チェーンの個々のシフトを制御し得る。加えて、同時に行を読み取り、書き込み、および／または読取りおよび書込みの組合せを自由に組み合わせることが可能であり得る。したがって、シフト可能メモリは、同時にシリアル入力データポートを介してデータをシフトインし、シリアル出力データポートを介してデータをシフトアウトするように構成されてもよい。図３は、複数の並列シフト動作の例を示す。図３Ａでは、２つの行が、２つのシリアル出力ポート上で直列に読み取られ、シフトアウトされる。図３Ｂでは、２つの行が２つの読取りシフトレジスタにシフトされ、次いで、パラレルデータポートによってアクセスすることができる。図４は、複数の並列シフト動作のさらなる例を示す。第１行のシフトは、読取り動作と書込み動作の両方によって利用される。第２の行についても同様である。第３の行のデータが読み取られる。第４の行のデータが書き込まれる。第６の行のデータが読み取られ、循環シフトレジスタにおけるように、最後のメモリセルのデータが、最初のセルにシフトバックされる。一実施形態では、コントローラは、行内の最後のメモリセルから行内の最初のメモリセルにデータをシフトするようにさらに構成されている。コントローラは、外部コマンドに基づいて、またはシフト可能メモリの入力ポート上の論理値に基づいて、メモリセルのチェーンのうちの１つまたはいくつかのシフト動作を実行するように構成され得る。
【0021】
出力データ論理は、メモリセルのチェーンのいずれかの出力を、第２のシリアル出力データポート、または少なくとも１つの第２のパラレル出力データポート、およびメモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するように構成された少なくとも１つの第２の読取りシフトレジスタに接続するように構成され得る。これは、メモリセルのｎ個のチェーンを並列にシフトすることができるように、いくつかの行に対して行うことができる。したがって、シフト可能メモリは、少なくとも１つの第２のシリアル出力データポートを含み得、出力データ論理は、メモリセルのチェーンのいずれかの出力を、第２のシリアル出力データポート、または少なくとも１つの第２のパラレル出力データポート、およびメモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するように構成された少なくとも１つの第２の読取りシフトレジスタに接続するようにさらに構成されている。したがって、コントローラは、第１および第２のシリアル出力データポートにそれぞれ並列にメモリセルの２つのチェーンをシフトするように構成されてもよい。一実施形態では、シフト可能メモリは、構成可能な数のｎ個のシリアル出力データポートをさらに含み、コントローラは、ｎ個のシリアル出力データポートに並列にメモリセルのｎ個のチェーンをシフトするように構成されている。一実施形態によれば、コントローラは、メモリセルの２つのチェーン間で任意に構成可能な遅延で並列にメモリセルの２つのチェーンをシフトするように構成されている。これは、たとえば、データが何のために使用されるか、およびいつ必要とされるかに応じて、メモリセルのチェーンを個々にシフトすることが有用であり得ることを意味する。
【0022】
いくつかのチェーンをシフトし、それによって並列に読み取ることができるので、チェーンの出力または読取りシフトレジスタとメモリ出力ポートとの間に接続された算術論理などの出力論理を追加することは、さらなる選択肢であり得る。好ましくは、算術論理は、読み取られたデータに対して演算を実行するように構成可能である。このようにして、メモリは、たとえば、いくつかの行を並列に読み取り、読取り動作中に読取りデータに対して論理演算を実行するために使用することができる。コントローラは、出力論理を使用して、第１のシリアルデータ出力、第２のシリアル出力データポート、および任意選択で構成可能な数のｎ個のシリアル出力データポートにおいて論理演算を実行するように構成され得る。一実施形態では、本開示のシフト可能メモリは、算術論理などの出力論理をさらに含み、コントローラは、出力論理を使用して、第１のシリアルデータ出力および／または第２のシリアル出力データポート、および任意選択で構成可能な数のｎ個のシリアル出力データポートにおいて論理演算を実行するように構成されている。そのような演算は、外部コマンドに基づいて、またはシフト可能メモリの入力ポート上の論理値に基づいて実行され得る。コントローラは、論理演算の結果を少なくとも１つの第１のシリアル入力データポートに接続し、その結果をメモリセルのチェーンのいずれかに直列にシフトするようにさらに構成可能であってもよい。出力論理は、いくつかの演算ユニットを含み得、各演算ユニットの出力は、メモリ出力ポートに、別の演算ユニットに、または元に戻って少なくとも１つの第１のシリアル入力データポートに、接続することができる。本開示のシフト可能メモリは、「メモリ内論理」、すなわち、メモリ内に論理演算を統合することによってエネルギーおよび待ち時間を低減することを含み得る。本発明者らは、これらの論理演算を、シフト可能メモリに関連する本開示の特徴と組み合わせることにより、かなりの利点を達成することができることに気づいた。
【0023】
シフト可能メモリは、少なくとも１つの第２のシリアル入力データポートをさらに含み得、入力データ論理は、第２のシリアル入力データポートを、メモリセルのチェーンのいずれかの入力、または少なくとも１つの第２のパラレル入力データポート、および入力データをメモリセルのチェーンのいずれかの入力に直列にシフトするための少なくとも１つの第２の書込みシフトレジスタに接続するようにさらに構成されている。このようにして、デュアルポートメモリを実装することができる。コントローラは、第１および第２のシリアル入力データポートからのデータを並列にメモリセルのチェーンのうちの２つに並列にシフトインするように構成されてもよい。この概念は、任意の数の行／チェーンに拡張することができる。したがって、一実施形態では、シフト可能メモリは、構成可能な数のｍ個のシリアル入力データポートをさらに含み、コントローラは、データをｍ個のシリアル入力データポートからメモリセルのｍ個のチェーンに並列にシフトインするように構成されている。
【0024】
シフト可能メモリのリセットは、すべてのメモリセルが所定のリセット値に書き込まれるまですべての行をシフトすることによって行うことができる。そのような動作は、書込みプロセスを介して行にアクセスすることによって手動で、好ましくはすべての行を並列に書き込むことによって開始することができる。代替的に、メモリは、リセットポートを有してもよく、これは、すべてのメモリセルが書き込まれるまで、すべての行をシフトする動作へのリセット命令をトリガし得る。
【0025】
本開示は、シフト可能メモリに関する。シフト可能メモリは、ビット線なしで実装され得る。他の実施形態では、ビット線が依然として使用されてもよい。ビット線のない一実施形態では、データは、書込みおよび読取り動作中に、メモリセルのチェーンに／から直列にシフトインおよびシフトアウトされなければならない。これは、動作がいくつかのクロックサイクルを要する可能性があること、すなわち、たとえば、データが読み取られるとき、メモリから読み取るプロセスまたはユニットは、データが出力ポート上で準備されるまで、いくつかのクロックサイクルを待たなければならないことを意味する。アプリケーションによっては、この遅延は許容可能であり得る。許容可能であり得る遅延は、典型的には、アプリケーション間で変わるので、本発明者らは、内部のより高速で構成可能なクロック信号（またはシフトプロセスのためのイネーブル信号）を有することが、シフト可能メモリの電力および面積効率を有するが、依然としてアプリケーションに適切なアクセス速度を維持する解決策を提供し得ることに気づいた。一実施形態では、シフト可能メモリは、メモリセルのチェーン内のデータをシフトするための内部の動的に構成可能なイネーブル信号を含み、内部の動的に構成可能なイネーブル信号は、構成可能な周波数を有する。メモリは、クロック信号など、そのような信号をポートから受信し得る。スイッチ論理素子は、ポート上のクロックに基づくイネーブル信号によって制御され得る。一実施形態では、シフト可能メモリは、メモリセルのチェーン内のデータをシフトするための第１のクロック信号またはイネーブル信号を受信し、シフト可能メモリは、第１のクロック信号に基づいて第２のクロック信号またはイネーブル信号を生成するためのクロック生成ユニットを含む。
【0026】
本開示のシフト可能メモリの一実施形態では、コントローラは、出力データポートに向かってデータをシフトするようにさらに構成されており、出力データポートに向かって次の隣接するメモリセル内に有効なデータを有さないメモリセル内のデータのみがシフトされる。これは図１２に例示されている。この実施形態では、データは、１つずつ個々にシフトされてもよい。この例では、データ１は、出力ポートに最も近いデータである。第１のクロックサイクルでは、データ１がシフトアウトされる。第２のクロックサイクルでは、データ２は、出力ポートに向かって１ステップシフトされる。第３のクロックサイクルでは、データ２とデータ３との間に１つのメモリセルがあり、占有されていないので、データ２とデータ３の両方をシフトすることができる。一実施形態では、シフト可能メモリは、行内のビットごとに別々の制御信号をさらに含む。
【0027】
行内のメモリセルの相互接続は、スイッチ素子によって実施することができる。一実施形態では、図１０および図１１に示されるように、メモリセルは、第１のトランジスタのような第１のスイッチ素子、および第２のトランジスタのような第２のスイッチ素子など、２つの直列に接続されたスイッチ素子によって分離されており、図中、２０および２１は、第１および第２のスイッチ素子を示す。
【0028】
各行は、図１１に示されるように、行の第１のスイッチ素子のすべてに接続されたワード線信号に接続されてもよい。各列は、図１１に示されるように、列の第２のスイッチ素子のすべてに接続された選択信号に接続されてもよい。代替的に、各行は、少なくとも２つのワード線信号に接続されてもよく、少なくとも２つのワード線信号は、図１０に示されるように、行の第１のスイッチ素子に交互に接続される。わかるように、第１の行については、２つのワード線信号ＷＬＡ０およびＷＬＢ０があり、ＷＬＡ０は第１のスイッチング素子の第１および第３に接続され、ＷＬＢ０は第１のスイッチング素子の第２および第４に接続される。また、この場合、各列は、列の第２のスイッチ素子のすべてに接続された選択信号に接続されてもよい。
【0029】
一実施形態では、シフト可能メモリの行は、複数のセクションに分割される。各セクションは、上述したように、入力および／または出力データポート、または読取りおよび／または書込みシフトレジスタに接続され得る。セクションを並列にシフトすることによって、行全体の順次シフトと比較して、読取りおよび書込み動作をより高速に実行することができる。
【0030】
本開示のシフト可能メモリのコントローラは、行および／または列の、および／またはシフト可能メモリの個々のメモリセルの供給電圧レベルを制御するようにさらに構成され得る。一実施形態では、６Ｔビットセルなどのメモリセルへの書込み動作中に、コントローラは、書込みを容易にするために列全体の電圧を低減するように構成することができる。一実施形態では、読取り動作中に、コントローラは、読取りがより容易／より高速になるように、読み取られるビットセルの供給電圧を増加させるように構成されてもよい。供給電圧調整は、行方向、列方向、または個々のセルレベルでさえ、一時的に昇圧または降圧するものと見ることができる。
スタティックランダムアクセスメモリ
スタティックランダムアクセスメモリ
【0031】
一実施形態では、シフト可能メモリは、スタティックランダムアクセスメモリである。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、絶縁ゲートを有し、その電圧がデバイスの導電率を決定する。印加電圧の量に応じて導電率を変化させるこの能力は、電子信号を増幅または切り替えるために使用することができる。本開示のシフト可能メモリの一実施形態では、メモリセルはＭＯＳＦＥＴを使用して実装される。ＭＯＳＦＥＴ技術は、ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴをビルディングブロックとして使用するデジタル相補型金属酸化膜半導体（ＣＭＯＳ）論理において使用される。
【0032】
本開示のシフト可能メモリの一実施形態では、メモリセルは、５トランジスタ（５Ｔ）または６トランジスタ（６Ｔ）ＣＭＯＳスタティックランダムアクセスメモリタイプのものであり、好ましくはビット線接続なしおよび／またはビット線パスゲートなしである。この例では、メモリセルは、
第１のストレージノード（Ｑ）および反転された第１のストレージノード
を画定する２つの交差結合インバータを形成する第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、および第４のトランジスタ（Ｍ４）と、
反転された第１のストレージノード
との間に接続された第５のトランジスタ（Ｍ５）と、
任意選択で、第１のストレージノード（Ｑ）に接続された第６のトランジスタ（Ｍ６）と、
第５のトランジスタ（Ｍ５）に接続された第１のワード線（ＷＬ１）であって、前記第１のワード線（ＷＬ１）は、第１の反転ストレージノード
へのアクセスを制御する、第１のワード線（ＷＬ１）と、
任意選択で、第６のトランジスタ（Ｍ６）に接続された第２のワード線（ＷＬ２）であって、前記第２のワード線（ＷＬ２）は、第１のストレージノード（Ｑ）へのアクセスを制御する、第２のワード線（ＷＬ２）と
を含む。
第１のストレージノード（Ｑ）および反転された第１のストレージノード
【数1】
反転された第１のストレージノード
【数2】
任意選択で、第１のストレージノード（Ｑ）に接続された第６のトランジスタ（Ｍ６）と、
第５のトランジスタ（Ｍ５）に接続された第１のワード線（ＷＬ１）であって、前記第１のワード線（ＷＬ１）は、第１の反転ストレージノード
【数3】
任意選択で、第６のトランジスタ（Ｍ６）に接続された第２のワード線（ＷＬ２）であって、前記第２のワード線（ＷＬ２）は、第１のストレージノード（Ｑ）へのアクセスを制御する、第２のワード線（ＷＬ２）と
を含む。
【0033】
図８は、６Ｔメモリセルの一例を示す。本開示のシフト可能メモリでは、アクセスノード（１０）をメモリのビット線に接続する代わりに、ノードを隣接する列のメモリセルに接続することができる。そのような直列接続の一例が図７Ｄに示される。メモリセル内のデータをシフトするための制御／シフトイネーブル信号は、メモリセルのワード線（１１）および／または供給線に接続されてもよい。
【0034】
メモリセルはまた、実際には、ラッチ（２つのバックツーバックインバータ）およびスイッチとして実装されてもよい。メモリセルはまた、標準セルベースのラッチおよびフリップフロップとして実装されてもよい。
ダイナミックランダムアクセスメモリ
ダイナミックランダムアクセスメモリ
【0035】
一実施形態では、シフト可能メモリは、ダイナミックランダムアクセスメモリである。ＤＲＡＭは、充電または放電のいずれかが可能な小さいキャパシタに各ビットを記憶する。ＤＲＡＭの利点は、メモリセルのサイズが小さく、単純であることである。本開示のシフト可能メモリのＤＲＡＭ実施形態では、メモリセルは、インバータなどのデータ復元および増幅ユニットとして実装される。図９Ｅは、メモリセルがどのように実装され得るかの一例を示す。復元および増幅ユニットは、相補型トランジスタの対として、この例では１つのＮＭＯＳゲートおよび１つのＰＭＯＳゲートとして実装され得る。各メモリセルは、２つの直列に接続されたメモリ素子を含み得る。代替的に、各メモリセルは、単一のメモリ素子を含んでいてもよい。各メモリ素子は、直列に接続されたデータ復元および増幅ユニットならびにスイッチ素子と、並列に接続されたビット値を記憶するためのキャパシタとを含み得る。
【0036】
ＤＲＡＭは、ＳＲＡＭと比較して、電力および面積の点でビット当たり非常に安価である。しかしながら、ＤＲＡＭの１つの欠点は、ＤＲＡＭが定期的にリフレッシュされなければならないことである。したがって、従来のＤＲＡＭは、外部メモリリフレッシュ回路を必要とする。本発明者らは、本開示のシフト可能メモリは、すべてのチェーンを少なくとも１ビットシフトすることによってすべてのビットがリフレッシュされ得るので、ダイナミックランダムアクセスメモリとして一実装形態において非常に有用であることに気づいた。すべての行の１ビットシフトは、すべてのビットが更新されるという結果を有する。このプロセスは、特別なリフレッシュ命令によって、たとえば、特別なリフレッシュポートをイネーブルすることによって、または、たとえば、並列に、１つずつ、またはグループで、すべての行から読み取ることによって、トリガすることができる。この実施形態では、各行は、循環シフトレジスタとして実施することができ、行の最後のビットは、行がシフトされたときに行の最初のビットに書き込まれ、その結果、読み取られたデータは、読み取られた後、行に維持される。一実施形態では、シフト可能メモリのコントローラは、メモリセルのチェーン内のビットの現在位置を追跡するようにさらに構成される。ダイナミックランダムアクセスメモリのリフレッシュ動作は、各行を少なくとも１ステップシフトすることによって実行され得る。すべての行が同時にシフトされ得る。
シフト可能メモリを動作させる方法
シフト可能メモリを動作させる方法
【0037】
本開示は、さらに、シフト可能メモリを動作させる方法に関し、この方法は、
行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップと、
メモリセルのチェーンのいずれかの出力に接続されたシフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルのチェーンのいずれかの入力に接続されたシフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、内部書込みシフトレジスタからメモリセルのチェーンのいずれかの入力にデータを順次シフトするステップと
を含む。
行および列に配列された複数のメモリセルであって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップと、
メモリセルのチェーンのいずれかの出力に接続されたシフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルのチェーンのいずれかの入力に接続されたシフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、内部書込みシフトレジスタからメモリセルのチェーンのいずれかの入力にデータを順次シフトするステップと
を含む。
【0038】
上述のように、各メモリセルは、２つの直列に接続されたメモリ素子を含み得、２つの直列に接続されたメモリ素子のシフトは、２つの異なる制御信号を使用して制御され、２つの異なる制御信号は、２つの異なる位相で動作する。したがって、一実施形態では、この方法は、第１の制御信号を使用して２つのメモリ素子のうちの第１のメモリ素子をシフトすることによってシフト可能メモリの少なくとも１つの行をシフトし、第２の制御信号を使用して２つのメモリ素子のうちの第２のメモリ素子をシフトするステップをさらに含む。第１および第２の制御信号は、２つの異なる位相で動作し得る。たとえば、第１および第２の制御信号は、互いに対して反転またはスキューされてもよい。
【0039】
一実施形態では、少なくとも２つの行が並列にシフトされる。デュアルポート構成では、たとえば、２つの行を並列にシフトして、デュアルポートメモリ構成で２つの異なるポートから同時にデータを読み取ることができる。２つの行は、同じ行であっても他の行であっても、並列にシフトされて、デュアルポートメモリ構成で２つの異なるポートから同時にデータを書き込むことができる。この方法は、ｎが３以上であるマルチポートメモリ構成において、ｎ個の異なるポートから同時にデータを読み取るために、ｎ行を並列にシフトするステップをさらに含み得る。代替的に、または組み合わせて、この方法は、ｍが３以上であるマルチポートメモリ構成において、ｍ個の異なるポートから同時にデータを書き込むために、ｍ行を並列にシフトするステップをさらに含む。
【0040】
シフト可能メモリを動作させる方法は、メモリセルのデータを個々にシフトすることもできる。一実施形態では、データは、出力データポートに向かってシフトされ、出力データポートに向かって次の隣接するメモリセル内に有効なデータを有さないメモリセル内のデータのみがシフトされる。これは図１２に例示されている。この実施形態では、データは、１つずつ個々にシフトされてもよい。
【0041】
シフト可能メモリを動作させる方法は、各行を少なくとも１ステップシフトし、それによってシフト可能メモリのリフレッシュ動作を実行するステップをさらに含み得る。少なくとも１つのステップで各行をシフトするステップは、並列に、すなわち、同時にすべての行をシフトするように実行されてもよく、これは、たとえば、特別なリフレッシュポートをイネーブルすることによって、または、たとえば、最後のセルの出力を最初のセルの入力にルーティングしながら、すべての行から読み取ることによってなど、特別なリフレッシュ命令によってトリガすることができる。このプロセスは、１つずつ、またはグループで、行をシフトすることによって実行することもできる。
【0042】
一実施形態では、シフト可能メモリの行は、複数のセクションに分割される。したがって、シフト可能メモリを動作させる方法は、複数のセクションへのおよび／またはそれからのデータの入力または出力を並列に行うために、セクション内のデータを並列にシフトするステップを含み得る。
【0043】
当業者は、この方法が、本開示に記載されるようなシフト可能メモリの任意の変形を提供するステップを含み得ることを認識されよう。
図面の詳細な説明
図面の詳細な説明
【0044】
以下、添付の図面を参照して本発明をより詳細に説明する。図面は、例示的なものであり、本開示のシフト可能メモリの特徴のいくつか、およびシフト可能メモリを動作させる方法を示すことを意図しており、本開示の発明を限定するものと解釈されないものとする。
【0045】
図１は、本開示のシフト可能メモリ（１）の概念的なトップレベルの例示的な図である。シフト可能メモリ（１）は、行（４）および列（１２）に配列された、いくつかのメモリセル（２）であって、行のメモリセルが相互接続され、それによってメモリセルのチェーンが形成される、いくつかのメモリセル（２）を有する。シフト可能メモリ（１）は、メモリセルのチェーン（４）内のデータのシフトを制御し、出力データ論理（７）および入力データ論理（８）を制御するように構成されたコントローラ（５）をさらに含む。シフト可能メモリは、たとえば、アドレスおよびデータポート、書込みイネーブル、読取りイネーブル、およびクロック信号も有する標準インターフェースを有し得る。周辺論理は、読取りおよび／または書込みデコーダおよび／またはセンス増幅器および／または制御および／またはタイミング論理およびドライバおよびさらなる論理を含み得る。イネーブルおよび／またはクロック生成ユニット（９）は、チェーンへのシフトイネーブル信号を生成するように構成されてもよい。
【0046】
図２は、本開示のシフト可能メモリ（１）のシフトおよび読取り動作の例を示す。図２Ａでは、行２からシフトアウトされたデータは、データ出力ポート（１３）に直列にシフトされる。図２Ｂでは、行２からシフトアウトされたデータは、内部読取りシフトレジスタ（１４）にシフトされ、そこからパラレルデータポートによって読み取ることができる。
【0047】
図３は、２つの読取りポートについての本開示のシフト可能メモリ（１）のシフトおよび読取り動作の例を示す。図３Ａでは、データが２行に並列にシフトされている。データは２つのデータ出力ポート（１３）に直列にシフトアウトされる。図３Ｂでは、行からシフトアウトされたデータは、２つの内部読取りシフトレジスタ（１４）にシフトされ、そこからパラレルデータポートによって読み取ることができる。
【0048】
図４は、複数の並列シフト動作の一例を示す。第１のデータは、第１の行（４ａ）に／から読み取られ、書き込まれる。第２のデータは、第２の行（４ｂ）に／から読み取られ、書き込まれる。第３のデータは、第３の行（４ａ）から読み取られる。第３の行（４ｃ）のデータのシフトは、循環シフトレジスタにおけるように、最後のセルからのデータがチェーンの最初のセルにルーティングバックされるように構成される。第４のデータは、第４の行（４ｄ）に書き込まれる。第５のデータは、第５の行（４ｆ）から読み取られる。第５の行（４ｆ）のデータのシフトは、循環シフトレジスタにおけるように、最後のセルからのデータがチェーンの最初のセルにルーティングバックされるように構成される。
【0049】
図６は、行（４）のリセット動作の一例を示す。１または０をシフトすることによって、行をリセットすることができる。このようにすべての行を並列にシフトすることにより、メモリ全体をリセットすることができる。
【0050】
図７は、スタティックランダムアクセスメモリのメモリセルのチェーンの実施形態を示す。図７Ａは、スイッチ（１５）の形態のシフト論理素子（１５）によって分離されたメモリセルのチェーンを示す。図７Ｂは、２つの異なる制御信号（ＳＨＩＦＴ ＥＮ１およびＥＮ２）によってスイッチがどのように制御され得るかを示す。図７Ｃは、メモリセルが交差結合インバータ（１６）として実装される一例を示す。図７Ｄにおいて、各メモリセル（２）は、２つの直列に接続されたメモリ素子（３）として実装される。データは２つのステップでシフトされ、第１のイネーブル信号（ＥＮ１）は第１のメモリ素子のシフトを制御し、第２のイネーブル信号（ＥＮ２）は第２のメモリ素子のシフトを制御する。各メモリセルは、可能である。メモリ素子は、たとえば、５Ｔまたは６Ｔのメモリセルとして実装されてもよい。図７Ｄの例では、メモリ素子は、６Ｔメモリセルとして実装される。
【0051】
図８は、スタティックランダムアクセスメモリのメモリセルのチェーンのメモリセル（２）またはメモリ素子（３）の一実施形態を示す。メモリセルは、第１のストレージノード（Ｑ）および反転された第１のストレージノード
を画定する２つの交差結合インバータを形成する第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、および第４のトランジスタ（Ｍ４）を含む。メモリセルは、反転された第１のストレージノード
に接続された第５のトランジスタ（Ｍ５）と、第１のストレージノード（Ｑ）に接続された第６のトランジスタ（Ｍ６）と、第５のトランジスタ（Ｍ５）に接続された第１のワード線（ＷＬ１，１１）であって、前記第１のワード線（ＷＬ１）は、第１の反転ストレージノード
へのアクセスを制御する、第１のワード線（ＷＬ１）と、第６のトランジスタ（Ｍ６）に接続された第２のワード線（ＷＬ２、１１’）であって、前記第２のワード線（ＷＬ２）は、第１のストレージノード（Ｑ）へのアクセスを制御する、第２のワード線（ＷＬ２）とをさらに含む。アクセスノード（１０、１０’）は、隣接するメモリセルの対応するアクセスノードに直列に接続することができる。これは、たとえば、１つのセルの第５のトランジスタ（Ｍ５）を隣接セルの第５のトランジスタ（Ｍ５）に接続し、１つのセルの第６のトランジスタ（Ｍ６）を隣接セルの第６のトランジスタ（Ｍ６）に接続することによって実施することができる。これにより、チェーンは、Ｍ５－Ｍ５－（Ｍ１／Ｍ２／Ｍ３／Ｍ４インバータ）－Ｍ６－Ｍ６－（Ｍ１／Ｍ２／Ｍ３／Ｍ４インバータ）－Ｍ５－Ｍ５などのシーケンスによって形成され得る。第５および第６のトランジスタ（Ｍ５、Ｍ６）は、チェーンのスイッチ論理素子とすることができる。
【数4】
【数5】
【数6】
【0052】
図９は、ダイナミックランダムアクセスメモリのメモリセルのチェーンの実施形態を示す。図９Ａは、スイッチ（１５）の形態のシフト論理素子（１５）によって分離されたメモリセル（２）のチェーンを示す。図９Ｂは、スイッチが２つの異なる制御信号（ＳＨＩＦＴ ＥＮ１およびＥＮ２）によってどのように制御され得るかを示す。図９Ｃは、メモリセルが復元および増幅ユニット（１７）として実装される一例を示す。図９Ｄにおいて、各メモリセル（２）は、ビット値を記憶するためのキャパシタ（１９）と、復元および増幅ユニット（１７）とキャパシタ（１９）との間に配列されたトランジスタの形態のスイッチ素子（１８）とを有する復元および増幅ユニット（１７）として実装される。データは２つのステップでシフトされ、第１のイネーブル信号（ＥＮ１）が第１のメモリ素子のシフトを制御し、第２のイネーブル信号（ＥＮ２）が第２のメモリ素子のシフトを制御する。図９Ｅは、メモリセル（２）がどのように実装され得るかの一例を示す。復元および増幅ユニット（１７）は、相補型トランジスタの対として、この例では１つのＮＭＯＳゲートおよび１つのＰＭＯＳゲートとして実装され得る。各メモリセル（２）は、２つの直列に接続されたメモリ素子（３）を含む。
【0053】
図１０は、シフト可能メモリ内のデータをシフトするための制御信号の改良された構成の一例を示す。各メモリセルの間には、第１のスイッチング素子２０および第２のスイッチング素子２１がある。第１の行については、２つのワード線信号ＷＬＡ０およびＷＬＢ０があり、ＷＬＡ０は第１のスイッチング素子の第１および第３に接続され、ＷＬＢ０は第１のスイッチング素子の第２および第４に接続される。第２の行については、２つのワード線信号ＷＬＡ１およびＷＬＢ１があり、ＷＬＡ１は第２の行の第１のスイッチング素子の第１および第３に接続され、ＷＬＢ１は第２の行の第１のスイッチング素子の第２および第４に接続される。第３および第４の行は、それぞれＷＬＡ２およびＷＬＢ２ならびにＷＬＡ３およびＷＬＢ３を使用して同様に制御される。この例では、各列は、列の第２のスイッチ素子（２１）のすべてに接続された選択信号（ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３）に接続されている。
【0054】
図１１は、シフト可能メモリ内のデータをシフトするための制御信号の改良された構成のさらなる一例を示す。各メモリセルの間には、第１のスイッチング素子２０および第２のスイッチング素子２１がある。行ごとに、その行の第１のスイッチ素子（２０）のすべてに接続されたワード線信号がある。第１の行については、第１の行の第１のスイッチ素子（２０）のすべてに接続されたワード線信号ＷＬ０がある。第２の行については、第２の行の第１のスイッチ素子（２０）のすべてに接続されたワード線信号ＷＬ１があり、以下同様である。各列は、列のすべての第２のスイッチ素子（２１）に接続された選択信号（ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３）に接続されている。
【0055】
図１２は、データが個々にシフトされる、本開示のシフト可能メモリのためのクロッキングスキームの一例を示す。この例では、データ１は、出力ポートに最も近いデータである。第１のクロックサイクルでは、データ１がシフトアウトされる。第２のクロックサイクルでは、データ２は、出力ポートに向かって１ステップシフトされる。第３のクロックサイクルでは、データ２とデータ３との間に１つのメモリセルがあり、占有されていないので、データ２とデータ３の両方をシフトすることができる。第４のクロックサイクルでは、データ３およびデータ４がシフトされる。第５および第６のクロックサイクルでは、データ４がシフトされる。
【0056】
図１３は、行内のメモリセルごとの別々の制御信号（ビットｃｎｔｒｌ１、ビットｃｎｔｒｌ２、ビットｃｎｔｒｌ３およびビットｃｎｔｒｌ４）の一例を示す。図面は、データの個々のシフトのための最初の４クロックサイクルの間に制御信号がどのようにアクティブであり得るかを示す。
【0057】
図１４は、メモリセルのチェーンからシフトアウトされたデータに対して論理演算を実行するための、算術論理などの出力論理（２２）を有する、本開示のシフト可能メモリ（１）の一例を示す図である。メモリは、好ましくは、メモリセルのチェーンのいずれかの出力を、第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルのチェーンのいずれかの出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するための出力データ論理を含む。次いで、出力を使用して論理／算術演算を実行することができる。そのような演算の結果は、次いで、メモリ読取りポートを介して送出されるか、またはメモリ（１）に書き戻される（２３）。論理／算術演算がない場合、読取りデータは出力論理（２２）をバイパスすることができる。
【0058】
図１５は、複数の演算ユニット（２４）を含む出力論理（２２）を有する本開示のシフト可能メモリ（１）の一例を示す。各演算ユニット（２４）の出力は、メモリ出力ポートに、別の演算ユニット（２４）に、または元に戻って少なくとも１つの第１のシリアル入力データポートに、接続することができる。
【0059】
本発明のさらなる詳細
１．シフト可能メモリであって、
行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルと、
少なくとも１つの第１のシリアル出力データポートであって、出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するためのものである、第１のシリアル出力データポート、および／または
少なくとも１つの第１のシリアル入力データポートであって、入力データ論理は、前記第１のシリアル入力データポートを、メモリセルの前記チェーンのいずれかの入力、または少なくとも１つのパラレル入力データポート、および入力データをメモリセルの前記チェーンのいずれかの前記入力に直列にシフトするための少なくとも１つの書込みシフトレジスタに接続するためのものである、第１のシリアル入力データポートと、
メモリセルの前記チェーン内の前記データの前記シフトを制御するように構成されたコントローラであって、前記出力データ論理および／または前記入力データ論理を制御するようにさらに構成されているコントローラと
を含むシフト可能メモリ。
２．前記シフト可能メモリは、前記列内の前記メモリセルを相互接続するビット線なしで動作可能である、項目１に記載のシフト可能メモリ。
３．前記入力データポートおよび出力データポートの一方がパラレルポートである、項目１～２のいずれかに記載のシフト可能メモリ。
４．前記行の前記メモリセルは、スイッチ素子および／またはゲート素子および／またはトランジスタなどのシフト論理素子によって分離される、項目１～３のいずれかに記載のシフト可能メモリ。
５．各メモリセルは、ビットセルなど２つの直列に接続されたメモリ素子を含む、項目１～４のいずれかに記載のシフト可能メモリ。
６．前記２つの直列に接続されたメモリ素子のシフトは、２つの異なる制御信号を使用して制御され、前記２つの異なる制御信号は、２つの異なる位相で動作する、項目５に記載のシフト可能メモリ。
７．前記制御信号はクロック信号であり、かつ／または前記２つの制御信号が互いに対して反転またはスキューされる、項目６に記載のシフト可能メモリ。
８．前記制御信号は、前記シフト論理素子を制御する、項目６～７のいずれかに記載のシフト可能メモリ。
９．前記メモリセルはＭＯＳＦＥＴからなる、項目１～８のいずれかに記載のシフト可能メモリ。
１０．前記メモリセルは、ビット線接続なしおよび／またはビット線パスゲートなしの５トランジスタ（５Ｔ）または６トランジスタ（６Ｔ）ＣＭＯＳスタティックランダムアクセスメモリタイプのものである、項目１～９のいずれかに記載のシフト可能メモリ。
１１．各メモリセルは、
第１のストレージノード（Ｑ）および反転された第１のストレージノード
を画定する２つの交差結合インバータを形成する第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、および第４のトランジスタ（Ｍ４）と、
前記反転された第１のストレージノード
に接続された第５のトランジスタ（Ｍ５）と、
任意選択で、前記第１のストレージノード（Ｑ）に接続された第６のトランジスタ（Ｍ６）と、
前記第５のトランジスタ（Ｍ５）に接続された第１のワード線（ＷＬ１）であって、前記第１のワード線（ＷＬ１）は、前記第１の反転ストレージノード
への前記アクセスを制御する、第１のワード線（ＷＬ１）と、
任意選択で、前記第６のトランジスタ（Ｍ６）に接続された第２のワード線（ＷＬ２）であって、前記第２のワード線（ＷＬ２）は、前記第１のストレージノード（Ｑ）への前記アクセスを制御する、第２のワード線（ＷＬ２）と
を含む、項目１０に記載のシフト可能メモリ。
１２．前記制御信号は、前記メモリセルの前記ワード線または制御線に接続されている、項目６および項目１１に記載のシフト可能メモリ。
１３．前記メモリセルは、インバータなどのデータ復元および増幅ユニットとして実装される、項目１～１２のいずれかに記載のシフト可能メモリ。
１４．前記復元および増幅ユニットは、相補トランジスタの対として実装される、項目１３に記載のシフト可能メモリ。
１５．各メモリセルは、直列に接続されたデータ復元および増幅ユニットならびにスイッチ素子と、並列に接続されたビット値を記憶するためのキャパシタとを含む、項目１３～１４のいずれかに記載のシフト可能メモリ。
１６．メモリセルの前記チェーンの前記出力は、１つ以上のマルチプレクサを介して前記第１のシリアル出力データポートに接続可能である、項目１～１５のいずれかに記載のシフト可能メモリ。
１７．少なくとも１つの第２のシリアル出力データポートをさらに含み、前記出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第２のシリアル出力データポート、または少なくとも１つの第２のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの第２の読取りシフトレジスタに接続するようにさらに構成されている、項目１～１６のいずれかに記載のシフト可能メモリ。
１８．前記コントローラは、前記第１および第２のシリアル出力データポートにそれぞれ並列にメモリセルの２つのチェーンをシフトするように構成されている、項目１７に記載のシフト可能メモリ。
１９．前記コントローラは、前記出力データポートに向かってデータをシフトするようにさらに構成されており、前記出力データポートに向かって次の隣接するメモリセル内に有効なデータを有さないメモリセル内のデータのみがシフトされる、項目１～１８のいずれかに記載のシフト可能メモリ。
２０．行内のビットごとに別々の制御信号をさらに含む、項目１９に記載のシフト可能メモリ。
２１．前記メモリセルは、第１のトランジスタのような第１のスイッチ素子、および第２のトランジスタのような第２のスイッチ素子など、２つの直列に接続されたスイッチ素子によって分離されている、項目１～２０のいずれかに記載のシフト可能メモリ。
２２．各行は、前記行の前記第１のスイッチ素子のすべてに接続されたワード線信号に接続され、各列は、前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続される、項目１～２１のいずれかに記載のシフト可能メモリ。
２３．各行は少なくとも２つのワード線信号に接続され、前記少なくとも２つのワード線信号は前記行の前記第１のスイッチ素子に交互に接続され、各列は前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続される、項目１～２１のいずれかに記載のシフト可能メモリ。
２４．前記コントローラは、行および／または列の、および／または前記シフト可能メモリの個々のメモリセルの供給電圧レベルを制御するようにさらに構成されている、項目１～２３のいずれかに記載のシフト可能メモリ。
２５．構成可能な数のｎ個のシリアル出力データポートをさらに含み、前記コントローラは、ｎ個のシリアル出力データポートに並列にメモリセルのｎ個のチェーンをシフトするように構成されている、項目１～２４のいずれかに記載のシフト可能メモリ。
２６．出力論理をさらに含み、前記コントローラは、前記出力論理を使用して、前記第１のシリアルデータ出力、前記第２のシリアル出力データポート、および任意選択で前記構成可能な数のｎ個のシリアル出力データポートにおいて論理演算を実行するように構成されている、項目１８～２５のいずれかに記載のシフト可能メモリ。
２７．前記コントローラは、外部コマンドに基づいて、または前記シフト可能メモリの入力ポート上の論理値に基づいて演算を実行するように構成されている、項目２６に記載のシフト可能メモリ。
２８．少なくとも１つの第２のシリアル入力データポートをさらに含み、前記入力データ論理は、前記第２のシリアル入力データポートを、メモリセルの前記チェーンのいずれかの入力、または少なくとも１つの第２のパラレル入力データポート、および入力データをメモリセルの前記チェーンのいずれかの前記入力に直列にシフトするための少なくとも１つの第２の書込みシフトレジスタに接続するようにさらに構成されている、項目１～２７に記載のシフト可能メモリ。
２９．前記コントローラは、前記第１および第２のシリアル入力データポートからのデータを並列にメモリセルの前記チェーンのうちの２つに並列にシフトインするように構成されている、項目２８に記載のシフト可能メモリ。
３０．構成可能な数のｍ個のシリアル入力データポートをさらに含み、前記コントローラは、データを前記ｍ個のシリアル入力データポートからメモリセルのｍ個のチェーンに並列にシフトインするように構成されている、項目１～２９に記載のシフト可能メモリ。
３１．前記メモリは、同時に前記シリアル入力データポートを介してデータをシフトインし、前記シリアル出力データポートを介してデータをシフトアウトするように構成されている、項目１～３０のいずれかに記載のシフト可能メモリ。
３２．前記コントローラは、複数の行を並列にシフトするように構成されている、項目１～３１のいずれかに記載のシフト可能メモリ。
３３．前記シフト可能メモリは、メモリセルの前記チェーン内のデータをシフトするための第１のクロック信号またはイネーブル信号を受信し、前記シフト可能メモリは、前記第１のクロック信号に基づいて第２のクロック信号またはイネーブル信号を生成するためのクロック生成ユニットを含む、項目１～３２のいずれかに記載のシフト可能メモリ。
３４．前記シフト可能メモリは、メモリセルの前記チェーン内のデータをシフトするための内部の動的に構成可能なイネーブル信号を含み、前記内部の動的に構成可能なイネーブル信号は、構成可能な周波数を有する、項目１～３３のいずれかに記載のシフト可能メモリ。
３５．前記コントローラは、行内の最後のメモリセルから前記行内の最初のメモリセルにデータをシフトするようにさらに構成されている、項目１～３４のいずれかに記載のシフト可能メモリ。
３６．メモリセルの前記チェーン内の前記データの前記シフトは、前記シフト可能メモリの入力ポートのデコードされた論理値に基づく、項目１～３５のいずれかに記載のシフト可能メモリ。
３７．前記シフト可能メモリは、リセット命令を、すべてのメモリセルが書き込まれるまですべての行をシフトする動作にデコードするように構成されている、項目１～３６のいずれかに記載のシフト可能メモリ。
３８．前記シフト可能メモリは、スタティックランダムアクセスメモリである、項目１～３７のいずれかに記載のシフト可能メモリ。
３９．前記シフト可能メモリは、ダイナミックランダムアクセスメモリである、項目１～３８のいずれかに記載のシフト可能メモリ。
４０．前記ダイナミックランダムアクセスメモリのリフレッシュ動作は、各行を少なくとも１ステップシフトすることによって実行される、項目３９に記載のシフト可能メモリ。
４１．前記行が複数のセクションに分割され、入力データポートおよび／または出力データポートが各セクションに接続可能である、項目１～４０のいずれかに記載のシフト可能メモリ。
４２．シフト可能メモリを動作させる方法であって、
行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップと、
メモリセルの前記チェーンのいずれかの出力に接続された前記シフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して前記内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルの前記チェーンのいずれかの入力に接続された前記シフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、前記内部書込みシフトレジスタからメモリセルの前記チェーンのいずれかの入力にデータを順次シフトするステップと
を含む方法。
４３．少なくとも２つの行が並列にシフトされる、項目４２に記載のシフト可能メモリを動作させる方法。
４４．２つの行が、デュアルポートメモリ構成において２つの異なるポートから同時にデータを読み取るために並列にシフトされる、項目４２～４３のいずれかに記載のシフト可能メモリを動作させる方法。
４５．２つの行が、デュアルポートメモリ構成において２つの異なるポートから同時にデータを書き込むために並列にシフトされる、項目４２～４４のいずれかに記載のシフト可能メモリを動作させる方法。
４６．ｎ個の行が、マルチポートメモリ構成においてｎ個の異なるポートから同時にデータを読み取るために並列にシフトされる、項目４２～４５のいずれかに記載のシフト可能メモリを動作させる方法。
４７．ｍ個の行が、マルチポートメモリ構成においてｍ個の異なるポートから同時にデータを書き込むために並列にシフトされる、項目４２～４６のいずれかに記載のシフト可能メモリを動作させる方法。
４８．各メモリセルは、ビットセルなどの２つの直列接続されたメモリ素子を含み、前記２つのメモリ素子のうちの第１のメモリ素子は、第１の制御信号を使用してシフトされ、前記２つのメモリ素子のうちの第２のメモリ素子は、第２の制御信号を使用してシフトされる、項目４２～４７のいずれかに記載のシフト可能メモリを動作させる方法。
４９．前記第１および第２の制御信号は、２つの異なる位相で動作し、かつ／または、前記第１および第２の制御信号は、互いに対して反転またはスキューされる、項目４３に記載のシフト可能メモリを動作させる方法。
５０．各行を少なくとも１ステップシフトし、それによってシフト可能メモリのリフレッシュ動作を実行するステップをさらに含む、項目４２～４９のいずれかに記載のシフト可能メモリを動作させる方法。
５１．前記シフト可能メモリは、項目１～４０のいずれか一項に記載のメモリである、項目４２～５０のいずれかに記載のシフト可能メモリを動作させる方法。
５２．前記行が複数のセクションに分割され、前記複数のセクションへのおよび／またはそれからのデータの入力または出力を並列に行うために、前記セクション内の前記データが並列にシフトされる、項目４２～５１のいずれかに記載のシフト可能メモリを動作させる方法。
１．シフト可能メモリであって、
行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルと、
少なくとも１つの第１のシリアル出力データポートであって、出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するためのものである、第１のシリアル出力データポート、および／または
少なくとも１つの第１のシリアル入力データポートであって、入力データ論理は、前記第１のシリアル入力データポートを、メモリセルの前記チェーンのいずれかの入力、または少なくとも１つのパラレル入力データポート、および入力データをメモリセルの前記チェーンのいずれかの前記入力に直列にシフトするための少なくとも１つの書込みシフトレジスタに接続するためのものである、第１のシリアル入力データポートと、
メモリセルの前記チェーン内の前記データの前記シフトを制御するように構成されたコントローラであって、前記出力データ論理および／または前記入力データ論理を制御するようにさらに構成されているコントローラと
を含むシフト可能メモリ。
２．前記シフト可能メモリは、前記列内の前記メモリセルを相互接続するビット線なしで動作可能である、項目１に記載のシフト可能メモリ。
３．前記入力データポートおよび出力データポートの一方がパラレルポートである、項目１～２のいずれかに記載のシフト可能メモリ。
４．前記行の前記メモリセルは、スイッチ素子および／またはゲート素子および／またはトランジスタなどのシフト論理素子によって分離される、項目１～３のいずれかに記載のシフト可能メモリ。
５．各メモリセルは、ビットセルなど２つの直列に接続されたメモリ素子を含む、項目１～４のいずれかに記載のシフト可能メモリ。
６．前記２つの直列に接続されたメモリ素子のシフトは、２つの異なる制御信号を使用して制御され、前記２つの異なる制御信号は、２つの異なる位相で動作する、項目５に記載のシフト可能メモリ。
７．前記制御信号はクロック信号であり、かつ／または前記２つの制御信号が互いに対して反転またはスキューされる、項目６に記載のシフト可能メモリ。
８．前記制御信号は、前記シフト論理素子を制御する、項目６～７のいずれかに記載のシフト可能メモリ。
９．前記メモリセルはＭＯＳＦＥＴからなる、項目１～８のいずれかに記載のシフト可能メモリ。
１０．前記メモリセルは、ビット線接続なしおよび／またはビット線パスゲートなしの５トランジスタ（５Ｔ）または６トランジスタ（６Ｔ）ＣＭＯＳスタティックランダムアクセスメモリタイプのものである、項目１～９のいずれかに記載のシフト可能メモリ。
１１．各メモリセルは、
第１のストレージノード（Ｑ）および反転された第１のストレージノード
【数7】
前記反転された第１のストレージノード
【数8】
任意選択で、前記第１のストレージノード（Ｑ）に接続された第６のトランジスタ（Ｍ６）と、
前記第５のトランジスタ（Ｍ５）に接続された第１のワード線（ＷＬ１）であって、前記第１のワード線（ＷＬ１）は、前記第１の反転ストレージノード
【数9】
任意選択で、前記第６のトランジスタ（Ｍ６）に接続された第２のワード線（ＷＬ２）であって、前記第２のワード線（ＷＬ２）は、前記第１のストレージノード（Ｑ）への前記アクセスを制御する、第２のワード線（ＷＬ２）と
を含む、項目１０に記載のシフト可能メモリ。
１２．前記制御信号は、前記メモリセルの前記ワード線または制御線に接続されている、項目６および項目１１に記載のシフト可能メモリ。
１３．前記メモリセルは、インバータなどのデータ復元および増幅ユニットとして実装される、項目１～１２のいずれかに記載のシフト可能メモリ。
１４．前記復元および増幅ユニットは、相補トランジスタの対として実装される、項目１３に記載のシフト可能メモリ。
１５．各メモリセルは、直列に接続されたデータ復元および増幅ユニットならびにスイッチ素子と、並列に接続されたビット値を記憶するためのキャパシタとを含む、項目１３～１４のいずれかに記載のシフト可能メモリ。
１６．メモリセルの前記チェーンの前記出力は、１つ以上のマルチプレクサを介して前記第１のシリアル出力データポートに接続可能である、項目１～１５のいずれかに記載のシフト可能メモリ。
１７．少なくとも１つの第２のシリアル出力データポートをさらに含み、前記出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第２のシリアル出力データポート、または少なくとも１つの第２のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの第２の読取りシフトレジスタに接続するようにさらに構成されている、項目１～１６のいずれかに記載のシフト可能メモリ。
１８．前記コントローラは、前記第１および第２のシリアル出力データポートにそれぞれ並列にメモリセルの２つのチェーンをシフトするように構成されている、項目１７に記載のシフト可能メモリ。
１９．前記コントローラは、前記出力データポートに向かってデータをシフトするようにさらに構成されており、前記出力データポートに向かって次の隣接するメモリセル内に有効なデータを有さないメモリセル内のデータのみがシフトされる、項目１～１８のいずれかに記載のシフト可能メモリ。
２０．行内のビットごとに別々の制御信号をさらに含む、項目１９に記載のシフト可能メモリ。
２１．前記メモリセルは、第１のトランジスタのような第１のスイッチ素子、および第２のトランジスタのような第２のスイッチ素子など、２つの直列に接続されたスイッチ素子によって分離されている、項目１～２０のいずれかに記載のシフト可能メモリ。
２２．各行は、前記行の前記第１のスイッチ素子のすべてに接続されたワード線信号に接続され、各列は、前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続される、項目１～２１のいずれかに記載のシフト可能メモリ。
２３．各行は少なくとも２つのワード線信号に接続され、前記少なくとも２つのワード線信号は前記行の前記第１のスイッチ素子に交互に接続され、各列は前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続される、項目１～２１のいずれかに記載のシフト可能メモリ。
２４．前記コントローラは、行および／または列の、および／または前記シフト可能メモリの個々のメモリセルの供給電圧レベルを制御するようにさらに構成されている、項目１～２３のいずれかに記載のシフト可能メモリ。
２５．構成可能な数のｎ個のシリアル出力データポートをさらに含み、前記コントローラは、ｎ個のシリアル出力データポートに並列にメモリセルのｎ個のチェーンをシフトするように構成されている、項目１～２４のいずれかに記載のシフト可能メモリ。
２６．出力論理をさらに含み、前記コントローラは、前記出力論理を使用して、前記第１のシリアルデータ出力、前記第２のシリアル出力データポート、および任意選択で前記構成可能な数のｎ個のシリアル出力データポートにおいて論理演算を実行するように構成されている、項目１８～２５のいずれかに記載のシフト可能メモリ。
２７．前記コントローラは、外部コマンドに基づいて、または前記シフト可能メモリの入力ポート上の論理値に基づいて演算を実行するように構成されている、項目２６に記載のシフト可能メモリ。
２８．少なくとも１つの第２のシリアル入力データポートをさらに含み、前記入力データ論理は、前記第２のシリアル入力データポートを、メモリセルの前記チェーンのいずれかの入力、または少なくとも１つの第２のパラレル入力データポート、および入力データをメモリセルの前記チェーンのいずれかの前記入力に直列にシフトするための少なくとも１つの第２の書込みシフトレジスタに接続するようにさらに構成されている、項目１～２７に記載のシフト可能メモリ。
２９．前記コントローラは、前記第１および第２のシリアル入力データポートからのデータを並列にメモリセルの前記チェーンのうちの２つに並列にシフトインするように構成されている、項目２８に記載のシフト可能メモリ。
３０．構成可能な数のｍ個のシリアル入力データポートをさらに含み、前記コントローラは、データを前記ｍ個のシリアル入力データポートからメモリセルのｍ個のチェーンに並列にシフトインするように構成されている、項目１～２９に記載のシフト可能メモリ。
３１．前記メモリは、同時に前記シリアル入力データポートを介してデータをシフトインし、前記シリアル出力データポートを介してデータをシフトアウトするように構成されている、項目１～３０のいずれかに記載のシフト可能メモリ。
３２．前記コントローラは、複数の行を並列にシフトするように構成されている、項目１～３１のいずれかに記載のシフト可能メモリ。
３３．前記シフト可能メモリは、メモリセルの前記チェーン内のデータをシフトするための第１のクロック信号またはイネーブル信号を受信し、前記シフト可能メモリは、前記第１のクロック信号に基づいて第２のクロック信号またはイネーブル信号を生成するためのクロック生成ユニットを含む、項目１～３２のいずれかに記載のシフト可能メモリ。
３４．前記シフト可能メモリは、メモリセルの前記チェーン内のデータをシフトするための内部の動的に構成可能なイネーブル信号を含み、前記内部の動的に構成可能なイネーブル信号は、構成可能な周波数を有する、項目１～３３のいずれかに記載のシフト可能メモリ。
３５．前記コントローラは、行内の最後のメモリセルから前記行内の最初のメモリセルにデータをシフトするようにさらに構成されている、項目１～３４のいずれかに記載のシフト可能メモリ。
３６．メモリセルの前記チェーン内の前記データの前記シフトは、前記シフト可能メモリの入力ポートのデコードされた論理値に基づく、項目１～３５のいずれかに記載のシフト可能メモリ。
３７．前記シフト可能メモリは、リセット命令を、すべてのメモリセルが書き込まれるまですべての行をシフトする動作にデコードするように構成されている、項目１～３６のいずれかに記載のシフト可能メモリ。
３８．前記シフト可能メモリは、スタティックランダムアクセスメモリである、項目１～３７のいずれかに記載のシフト可能メモリ。
３９．前記シフト可能メモリは、ダイナミックランダムアクセスメモリである、項目１～３８のいずれかに記載のシフト可能メモリ。
４０．前記ダイナミックランダムアクセスメモリのリフレッシュ動作は、各行を少なくとも１ステップシフトすることによって実行される、項目３９に記載のシフト可能メモリ。
４１．前記行が複数のセクションに分割され、入力データポートおよび／または出力データポートが各セクションに接続可能である、項目１～４０のいずれかに記載のシフト可能メモリ。
４２．シフト可能メモリを動作させる方法であって、
行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップと、
メモリセルの前記チェーンのいずれかの出力に接続された前記シフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して前記内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルの前記チェーンのいずれかの入力に接続された前記シフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、前記内部書込みシフトレジスタからメモリセルの前記チェーンのいずれかの入力にデータを順次シフトするステップと
を含む方法。
４３．少なくとも２つの行が並列にシフトされる、項目４２に記載のシフト可能メモリを動作させる方法。
４４．２つの行が、デュアルポートメモリ構成において２つの異なるポートから同時にデータを読み取るために並列にシフトされる、項目４２～４３のいずれかに記載のシフト可能メモリを動作させる方法。
４５．２つの行が、デュアルポートメモリ構成において２つの異なるポートから同時にデータを書き込むために並列にシフトされる、項目４２～４４のいずれかに記載のシフト可能メモリを動作させる方法。
４６．ｎ個の行が、マルチポートメモリ構成においてｎ個の異なるポートから同時にデータを読み取るために並列にシフトされる、項目４２～４５のいずれかに記載のシフト可能メモリを動作させる方法。
４７．ｍ個の行が、マルチポートメモリ構成においてｍ個の異なるポートから同時にデータを書き込むために並列にシフトされる、項目４２～４６のいずれかに記載のシフト可能メモリを動作させる方法。
４８．各メモリセルは、ビットセルなどの２つの直列接続されたメモリ素子を含み、前記２つのメモリ素子のうちの第１のメモリ素子は、第１の制御信号を使用してシフトされ、前記２つのメモリ素子のうちの第２のメモリ素子は、第２の制御信号を使用してシフトされる、項目４２～４７のいずれかに記載のシフト可能メモリを動作させる方法。
４９．前記第１および第２の制御信号は、２つの異なる位相で動作し、かつ／または、前記第１および第２の制御信号は、互いに対して反転またはスキューされる、項目４３に記載のシフト可能メモリを動作させる方法。
５０．各行を少なくとも１ステップシフトし、それによってシフト可能メモリのリフレッシュ動作を実行するステップをさらに含む、項目４２～４９のいずれかに記載のシフト可能メモリを動作させる方法。
５１．前記シフト可能メモリは、項目１～４０のいずれか一項に記載のメモリである、項目４２～５０のいずれかに記載のシフト可能メモリを動作させる方法。
５２．前記行が複数のセクションに分割され、前記複数のセクションへのおよび／またはそれからのデータの入力または出力を並列に行うために、前記セクション内の前記データが並列にシフトされる、項目４２～５１のいずれかに記載のシフト可能メモリを動作させる方法。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【手続補正書】
【提出日】2021-03-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
シフト可能メモリであって、行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルと、
少なくとも１つの第１のシリアル出力データポートであって、出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第１のシリアル出力データポート、または少なくとも１つの第１のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの読取りシフトレジスタに接続するためのものである、第１のシリアル出力データポート、および／または
少なくとも１つの第１のシリアル入力データポートであって、入力データ論理は、前記第１のシリアル入力データポートを、メモリセルの前記チェーンのいずれかの入力、または少なくとも１つのパラレル入力データポート、および入力データをメモリセルの前記チェーンのいずれかの前記入力に直列にシフトするための少なくとも１つの書込みシフトレジスタに接続するためのものである、第１のシリアル入力データポートと、
メモリセルの前記チェーン内の前記データの前記シフトを制御するように構成されたコントローラであって、前記出力データ論理および／または前記入力データ論理を制御するようにさらに構成されているコントローラと
を含み、前記コントローラは、メモリセルの前記チェーンを個々にシフトさせるように構成されている、
シフト可能メモリ。
【請求項2】
前記シフト可能メモリは、前記列内の前記メモリセルを相互接続するビット線なしで動作可能である、請求項１に記載のシフト可能メモリ。
【請求項3】
各メモリセルは、ビットセルなど２つの直列に接続されたメモリ素子を含む、請求項１～２のいずれかに記載のシフト可能メモリ。
【請求項4】
前記２つの直列に接続されたメモリ素子のシフトは、２つの異なる制御信号を使用して制御され、前記２つの異なる制御信号は、２つの異なる位相で動作する、請求項３に記載のシフト可能メモリ。
【請求項5】
少なくとも１つの第２のシリアル出力データポートをさらに含み、前記出力データ論理は、メモリセルの前記チェーンのいずれかの出力を、前記第２のシリアル出力データポート、または少なくとも１つの第２のパラレル出力データポート、およびメモリセルの前記チェーンのいずれかの前記出力からシリアル出力データを直列に収集するように構成された少なくとも１つの第２の読取りシフトレジスタに接続するようにさらに構成されている、請求項１～４のいずれかに記載のシフト可能メモリ。
【請求項6】
前記コントローラは、前記第１および第２のシリアル出力データポートにそれぞれ並列にメモリセルの２つのチェーンをシフトするように構成されている、請求項５に記載のシフト可能メモリ。
【請求項7】
前記コントローラは、メモリセルの前記２つのチェーン間で任意に構成可能な遅延で並列にメモリセルの２つのチェーンをシフトするように構成されている、請求項５～６のいずれかに記載のシフト可能メモリ。
【請求項8】
算術論理などの出力論理をさらに含み、前記コントローラは、前記出力論理を使用して、前記第１のシリアルデータ出力および／または前記第２のシリアル出力データポート、および任意選択で構成可能な数のｎ個のシリアル出力データポートにおいて論理演算を実行するように構成されている、請求項５～７に記載のシフト可能メモリ。
【請求項9】
前記コントローラは、外部コマンドに基づいて、または前記シフト可能メモリの入力ポート上の論理値に基づいて演算を実行するように構成されている、請求項８に記載のシフト可能メモリ。
【請求項10】
前記コントローラは、前記論理演算の結果を前記少なくとも１つの第１のシリアル入力データポートに接続し、前記結果をメモリセルの前記チェーンのいずれかに直列にシフトするようにさらに構成可能である、請求項８～９のいずれかに記載のシフト可能メモリ。
【請求項11】
前記コントローラは、前記出力データポートに向かってデータをシフトするようにさらに構成されており、前記出力データポートに向かって次の隣接するメモリセル内に有効なデータを有さないメモリセル内のデータのみがシフトされ、前記メモリは、行内のビットごとに別々の制御信号をさらに含む、請求項１～１０のいずれかに記載のシフト可能メモリ。
【請求項12】
前記メモリセルは、第１のトランジスタのような第１のスイッチ素子、および第２のトランジスタのような第２のスイッチ素子など、２つの直列に接続されたスイッチ素子によって分離されている、請求項１～１１のいずれかに記載のシフト可能メモリ。
【請求項13】
各行は、前記行の前記第１のスイッチ素子のすべてに接続されたワード線信号に接続され、各列は、前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続され、好ましくは、各行は、少なくとも２つのワード線信号に接続され、前記少なくとも２つのワード線信号は、前記行の前記第１のスイッチ素子に交互に接続され、各列は、前記列の前記第２のスイッチ素子のすべてに接続された選択信号に接続される、請求項１～１２のいずれかに記載のシフト可能メモリ。
【請求項14】
前記メモリは、同時に前記シリアル入力データポートを介してデータをシフトインし、前記シリアル出力データポートを介してデータをシフトアウトするように構成されている、請求項１～１３のいずれかに記載のシフト可能メモリ。
【請求項15】
前記コントローラは、複数の行を並列にシフトするように構成されている、請求項１～１４のいずれかに記載のシフト可能メモリ。
【請求項16】
前記シフト可能メモリは、メモリセルの前記チェーン内のデータをシフトするための内部の動的に構成可能なイネーブル信号を含み、前記内部の動的に構成可能なイネーブル信号は、構成可能な周波数を有する、請求項１～１５のいずれかに記載のシフト可能メモリ。
【請求項17】
前記シフト可能メモリは、リセット命令を、すべてのメモリセルが書き込まれるまですべての行をシフトする動作にデコードするように構成されている、請求項１～１６のいずれかに記載のシフト可能メモリ。
【請求項18】
前記シフト可能メモリは、ダイナミックランダムアクセスメモリであり、前記ダイナミックランダムアクセスメモリのリフレッシュ動作は、各行を少なくとも１ステップシフトすることによって実行される、請求項１～１７のいずれかに記載のシフト可能メモリ。
【請求項19】
前記コントローラは、前記リフレッシュ動作と、メモリセルの前記チェーンからの／へのデータの読取りおよび／または書込みとを同時に実行するように構成されている、請求項１８に記載のシフト可能メモリ。
【請求項20】
シフト可能メモリを動作させる方法であって、行および列に配列された複数のメモリセルであって、前記行の前記メモリセルが相互接続され、それによってメモリセルのチェーンが形成される、複数のメモリセルを有するシフト可能メモリの少なくとも１つの行のデータをシフトするステップであって、メモリセルの前記チェーンが個々にシフトされる、シフトするステップと、
メモリセルの前記チェーンのいずれかの出力に接続された前記シフト可能メモリの第１のシリアル出力データポートからシフトされたデータを順次読み取るステップ、またはデータを内部読取りシフトレジスタに順次シフトし、パラレル出力データポートを介して前記内部読取りシフトレジスタからデータを読み取るステップ、またはメモリセルの前記チェーンのいずれかの入力に接続された前記シフト可能メモリの第１のシリアル入力ポートにデータを順次書き込むステップ、またはパラレル入力データポートから内部書込みシフトレジスタにデータを書き込み、前記内部書込みシフトレジスタからメモリセルの前記チェーンのいずれかの入力にデータを順次シフトするステップと
を含む方法。
【国際調査報告】