特表2022-534478交互の材料のスタックを通って延伸する導電性ポストを有する集積アセンブリ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-08-01
(54)【発明の名称】交互の材料のスタックを通って延伸する導電性ポストを有する集積アセンブリ
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220725BHJP
H01L 27/11575 20170101ALI20220725BHJP
H01L 21/336 20060101ALI20220725BHJP
H01L 21/8234 20060101ALI20220725BHJP
H01L 27/11556 20170101ALI20220725BHJP
H01L 27/11548 20170101ALI20220725BHJP
H01L 21/768 20060101ALI20220725BHJP
【ＦＩ】
H01L27/11582
H01L27/11575
H01L29/78 371
H01L27/088 E
H01L27/11556
H01L27/11548
H01L21/90 A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021568703
(86)(22)【出願日】2020-04-21
(85)【翻訳文提出日】2021-11-17
(86)【国際出願番号】 US2020029130
(87)【国際公開番号】W WO2020242647
(87)【国際公開日】2020-12-03
(31)【優先権主張番号】16/422,150
(32)【優先日】2019-05-24
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ルオ シュアンチャン
(72)【発明者】
【氏名】シャリー インドラ ヴィー．
(72)【発明者】
【氏名】ドルハウト ジャスティン ビー．
(72)【発明者】
【氏名】クライン リタ ジェイ．
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033JJ19
5F033KK04
5F033KK19
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5F033KK28
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5F101BD30
5F101BD34
(57)【要約】
幾つかの実施形態は、導電性ノードの上方に導電性拡張部を有する集積アセンブリを含む。導電性ノードは、第１の組成物を含む。導電性拡張部の底面は、第１の組成物とは異なる組成物である第２の組成物を含む。スタックは導電性拡張部の上方にある。スタックは、交互の第１及び第２のレベルを含む。ピラー構造体は、スタックを通って垂直方向に延伸する。ピラー構造体の各々は、絶縁ライナーによって横方向に取り囲まれた導電性材料のポストを含む。ポストの内の少なくとも１つは、導電性ノードの内の１つに直接接触するように導電性拡張部を通って延伸する。幾つかの実施形態は、集積アセンブリを形成する方法を含む。
【特許請求の範囲】
【請求項1】
導電性ノードの上方の導電性拡張部であって、前記導電性ノードは、第１の組成物を含み、前記導電性拡張部の底面は、前記第１の組成物とは異なる組成物である第２の組成物を含む、前記導電性拡張部と、前記導電性拡張部の上方のスタックであって、交互の第１及び第２のレベルを含む、前記スタックと、
前記スタックを通って垂直方向に延伸するピラー構造体であって、前記ピラー構造体の各々は、絶縁ライナーによって横方向に取り囲まれた導電性材料のポストを含み、前記導電性材料は前記第１の組成物を含み、前記ポストの内の１つ以上は、前記導電性ノードの内の１つ以上に直接接触するように前記導電性拡張部を通って延伸する、前記ピラー構造体と
含む、集積アセンブリ。
【請求項2】
前記第１のレベルはＮＡＮＤワード線レベルであり、前記第２のレベルは絶縁レベルである、請求項１に記載の集積アセンブリ。
【請求項3】
前記ＮＡＮＤワード線レベルは金属を含み、前記絶縁レベルは二酸化ケイ素を含む、請求項２に記載の集積アセンブリ。
【請求項4】
前記導電性拡張部及び前記スタックは第１のティア内にあり、直接接触する前記導電性ノードの内の少なくとも１つは、前記第１のティアの下の第２のティアの回路と結合される、請求項１に記載の集積アセンブリ。
【請求項5】
前記第２のティアの前記回路は、ＣＭＯＳ回路を含む、請求項４に記載の集積アセンブリ。
【請求項6】
前記スタックは、メモリアレイ領域、前記メモリアレイ領域に隣接する階段領域、及び前記メモリアレイ領域に隣接する周辺領域を含み、前記ピラー構造体の第１のセットは、前記メモリアレイ領域を通って延伸し、前記ピラー構造体の第２のセットは、前記周辺領域を通って延伸し、前記ピラー構造体の第３のセットは、前記階段領域を通って延伸する、請求項１に記載の集積アセンブリ。
【請求項7】
前記メモリアレイ領域は、相互に積み重ねられたメモリレベルの少なくとも２つのデッキを含む、請求項６に記載の集積アセンブリ。
【請求項8】
前記ピラー構造体の前記第１のセットからの前記ポスト、前記ピラー構造体の前記第２のセットからの前記ポスト、及び前記ピラー構造体の前記第３のセットからの前記ポストは、前記導電性拡張部を通って延伸する前記ポストの内の前記１つ以上の中にある、請求項６に記載の集積アセンブリ。
【請求項9】
前記ピラー構造体の前記第１及び第２のセットからの前記ポストのみは、前記導電性拡張部を通って延伸する前記ポストの内の前記１つ以上の中にある、請求項６に記載の集積アセンブリ。
【請求項10】
前記導電性拡張部を通って延伸する前記ポストの内の前記１つ以上の領域を取り囲むカラーを更に含み、前記領域は、前記導電性拡張部の前記底面の直下にある、請求項１に記載の集積アセンブリ。
【請求項11】
前記カラーは、前記第１及び第２の組成物とは異なる第３の組成物を含む、請求項１０に記載の集積アセンブリ。
【請求項12】
前記第１の組成物は本質的にタングステンからなり、前記第２の組成物はケイ化タングステンを含み、
前記第３の組成物は、金属ケイ化物、金属炭化物、及び金属窒化物の内の１つ以上を含む、
請求項１１に記載の集積アセンブリ。
【請求項13】
前記第３の組成物は窒化チタンを含む、請求項１２に記載の集積アセンブリ。
【請求項14】
導電性ノードの上方の導電性拡張部であって、前記導電性ノードは、第１の組成物を含み、前記導電性拡張部の底面は、前記第１の組成物とは異なる第２の組成物を含む、前記導電性拡張部と、前記導電性拡張部の上方のスタックであって、前記スタックは、交互の第１及び第２のレベルを含み、前記スタックは、メモリアレイ領域、前記メモリアレイ領域に隣接する階段領域、及び前記メモリアレイ領域に隣接する周辺領域を含み、前記導電性ノードの第１のセットは、前記メモリアレイ領域の下にある、前記スタックと、
前記スタックを通って垂直方向に延伸するピラー構造体であって、前記ピラー構造体の各々は、絶縁ライナーによって横方向に取り囲まれた導電性材料のポストを含み、前記ピラー構造体の第１のセットは、前記メモリアレイ領域を通って延伸し、前記ピラー構造体の第２のセットは、前記周辺領域を通って延伸し、前記ピラー構造体の第３のセットは、前記階段領域を通って延伸し、前記ピラー構造体の前記第１のセットの前記ポストは、前記導電性ノードの前記第１のセットに直接接触するように前記導電性拡張部を通って延伸する、前記ピラー構造体と
を含む集積アセンブリ。
【請求項15】
前記第１のレベルは導電性ワード線材料を含み、前記第２のレベルは絶縁レベルである、請求項１４に記載の集積アセンブリ。
【請求項16】
前記周辺領域の下に前記導電性ノードの第２のセットを更に含み、前記ピラー構造体の前記第２のセットの前記ポストは、前記導電性ノードの前記第２のセットに直接接触するように前記導電性拡張部を通って延伸する、請求項１４に記載の集積アセンブリ。
【請求項17】
前記階段領域の下に前記導電性ノードの第３のセットを更に含み、前記ピラー構造体の前記第３のセットの前記ポストは、前記導電性ノードの前記第３のセットに直接接触するように前記導電性拡張部を通って延伸する、請求項１６に記載の集積アセンブリ。
【請求項18】
前記メモリアレイ領域は、ＮＡＮＤメモリアレイ領域である、請求項１４に記載の集積アセンブリ。
【請求項19】
前記ポストの前記導電性材料は前記第１の組成物を含む、請求項１４に記載の集積アセンブリ。
【請求項20】
前記ピラー構造体の前記第１のセットの前記ポストの領域を取り囲むカラーの第１のセットを更に含み、前記領域は、前記導電性拡張部の前記底面の直下にある、請求項１４に記載の集積アセンブリ。
【請求項21】
前記周辺領域の下に前記導電性ノードの第２のセットを含み、前記ピラー構造体の前記第２のセットの前記ポストは、前記導電性ノードの前記第２のセットに直接接触するように前記導電性拡張部を通って延伸し、前記カラーの第２のセットは、前記ピラー構造体の前記第２のセットの前記ポストの領域を取り囲み、前記ピラー構造体の前記第２のセットの前記ポストの前記領域は、前記導電性拡張部の前記底面の直下にある、請求項２０に記載の集積アセンブリ。
【請求項22】
前記導電性拡張部は、第１の領域の上方に第２の領域を含み、前記第１の領域は前記第２の組成物を含み、前記第２の領域は第３の組成物を含み、導電性ノードの第３のセットが前記第２の領域内にあり、前記ピラー構造体の前記第３のセットの前記ポストは、前記第３のセットの前記導電性ノードにおいて終端する、請求項２１に記載の集積アセンブリ。
【請求項23】
前記第２の組成物は、ケイ化タングステンを含み、前記第３の組成物は、導電的にドープされたシリコンを含み、
前記第３のセットの前記導電性ノードは、タングステンを含む、
請求項２２に記載の集積アセンブリ。
【請求項24】
前記階段領域の下に前記導電性ノードの第３のセットを含み、前記ピラー構造体の前記第３のセットの前記ポストは、前記導電性ノードの前記第３のセットに直接接触するように前記導電性拡張部を通って延伸し、前記カラーの第３のセットは、前記ピラー構造体の前記第３のセットの前記ポストの領域を取り囲み、前記ピラー構造体の前記第３のセットの前記ポストの前記領域は、前記導電性拡張部の前記底面の直下にある、請求項２１に記載の集積アセンブリ。
【請求項25】
導電性ノードの上方に導電性拡張部を有する構築物を形成することであって、前記導電性ノードは、導電性の第１の材料を含み、前記導電性拡張部は、導電性の第２の材料の上方に導電性の第３の材料を含み、前記第１、第２、及び第３の材料は、相互に組成的に異なることと、前記導電性拡張部の上方に交互の第１及び第２のレベルのスタックを形成することであって、前記第１のレベルは窒化ケイ素を含み、前記第２のレベルは二酸化ケイ素を含み、前記スタックは、メモリアレイ領域、前記メモリアレイ領域に隣接する階段領域、及び前記メモリアレイ領域に隣接する周辺領域を含み、前記導電性ノードの第１のセットは、前記メモリアレイ領域の下にあることと、
前記スタックを通って前記導電性拡張部中に延伸するように開口部を形成することであって、前記開口部の第１のセットは、前記メモリアレイ領域を通って延伸し、前記開口部の第２のセットは、前記周辺領域を通って延伸し、前記開口部の第３のセットは、前記階段領域を通って延伸することと、
前記開口部を絶縁材料でライニングすることと、
ライニングされた前記開口部の底部を突き抜くことであって、ライニングされた前記開口部の前記底部を前記突き抜くことは、前記第１のセットの前記導電性ノードの前記導電性の第１の材料を露出するために前記第１のセットの前記開口部の前記底部を突き抜くことを含むことと、
ライニングされた前記開口部の前記底部を前記突き抜いた後、ライニングされた前記開口部内に導電性の第４の材料を形成することであって、ライニングされた前記開口部内の前記第４の材料は、導電性ポストとして構成され、前記導電性ポストの第１のセットは、前記メモリアレイ領域を通って延伸し、前記導電性ポストの第２のセットは、前記周辺領域を通って延伸し、前記導電性ポストの第３のセットは、前記階段領域を通って延伸することと、
前記第１のセットの前記導電性ポストは、前記第１のセットの前記導電性ノードに直接接触することと、
ボイドを残すために前記第１のレベルの前記窒化ケイ素を除去することと、
前記ボイド内に導電性ワード線材料を形成することと
を含む、アセンブリを形成する方法。
【請求項26】
前記第４の材料は、前記第１の材料と同じ組成物である、請求項２５に記載の方法。
【請求項27】
前記第１及び第４の材料が共にタングステンからなる、請求項２６に記載の方法。
【請求項28】
前記導電性拡張部を形成することの前に、前記第１のセットの前記導電性ノードの上方に第５の材料を形成し、前記第５の材料に直接接触する前記導電性拡張部の前記第１の材料を形成することであって、前記第５の材料は、前記第１、第２、第３、及び第４の材料とは異なる組成物であることと、前記第１のセットの前記導電性ノードの前記第１の導電性材料を前記露出することの間に、前記第１のセットの前記開口部を前記第５の材料を通って延伸することであって、前記第５の材料は、前記第１のセットの前記開口部の下部領域に沿ってカラーとして残ることと、
前記第１のセットの前記導電性ポストは、前記カラーによって横方向に取り囲まれる領域を有することと
を含む、請求項２５に記載の方法。
【請求項29】
前記導電性ノードの第２のセットは前記周辺領域の下にあり、前記導電性ノードの前記第１のセットの上方に前記第５の材料を前記形成することと同時に、前記第２のセットの前記導電性ノードの上方に前記第５の材料を形成することと、
前記第２のセットの前記導電性ノードの前記第１の導電性材料を露出するために、前記第２のセットの前記開口部を前記第５の材料を通って延伸することであって、前記第５の材料は、前記第２のセットの前記開口部の下部領域に沿って前記カラーの第２のセットとして残ることと、
前記第２のセットの前記導電性ポストは、前記第２のセットの前記カラーによって横方向に取り囲まれる領域を有することと
を含む、請求項２８に記載の方法。
【請求項30】
前記導電性ノードの第３のセットは前記階段領域の下にあり、前記導電性ノードの前記第１及び第２のセットの上方に前記第５の材料を前記形成することと同時に、前記第３のセットの前記導電性ノードの上方に前記第５の材料を形成することと、
前記第３のセットの前記導電性ノードの前記第１の導電性材料を露出するために、前記第３のセットの前記開口部を前記第５の材料を通って延伸することであって、前記第５の材料は、前記第３のセットの前記開口部の下部領域に沿って前記カラーの第３のセットとして残ることと、
前記第３のセットの前記導電性ポストは、前記第３のセットの前記カラーによって横方向に取り囲まれる領域を有することと
を含む、請求項２９に記載の方法。
【請求項31】
前記第１、第２、及び第３のセットの前記導電性ノードの上方に前記第５の材料を前記形成することは、前記第１、第２、及び第３のセットの前記導電性ノードの上面を、前記導電性ノードに隣接する絶縁支持材料の上面に対して凹ませることと、
前記絶縁支持材料の上方に、及び凹んだ前記上面に渡って前記第５の材料の層を形成することと、
前記第５の材料の残部領域を凹んだ前記上面の上方に残しながら、前記絶縁支持材料の上方から前記第５の材料を除去するために、平坦化プロセスを利用することであって、前記平坦化プロセスは、前記絶縁支持材料及び前記第５の材料の前記残部領域に渡って延伸する平坦化された表面を形成することと、
平坦化された前記表面上に前記導電性拡張部を形成することと
を含む、請求項３０に記載の方法。
【請求項32】
前記第１の材料は、本質的にタングステンからなり、前記第２の材料は、ケイ化タングステンを含み、
前記第３の材料は、導電的にドープされたシリコンを含み、
前記第４の材料は、本質的にタングステンからなり、
前記第５の材料は、窒化チタンを含む、
請求項３１に記載の方法。
【請求項33】
前記第１のセットの前記開口部の前記底部を前記突き抜くことは、前記第１のセットの前記導電性ノードの前記導電性の第１の材料中に突き抜く、請求項２５に記載の方法。
【請求項34】
前記開口部は、前記第２の材料中に延伸するように形成され、前記絶縁材料でその後ライニングされる、請求項２５に記載の方法。
【請求項35】
前記導電性ノードの第２のセットは、前記周辺領域の下にあり、前記導電性ノードの第３のセットは、前記階段領域の下にあり、
前記導電性ノードの前記第２のセットは、前記導電性拡張部の下にあり、
前記導電性ノードの前記第３のセットは、前記導電性拡張部の前記第２の材料内にあり、
前記導電性ノードの前記第２及び第３のセットは、前記第１の材料を含み、
前記第２のセットの前記導電性ポストは、前記第２のセットの前記導電性ノードに直接接触し、
前記第３のセットの前記導電性ポストは、前記第３のセットの前記導電性ノードに直接接触する、
請求項３４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
［関連する特許データ］
この出願は、２０１９年５月２４日に出願された米国仮特許出願シリアル番号１６／４２２，１５０の優先権及び利益を主張し、その開示は参照により本明細書に組み込まれる。
この出願は、２０１９年５月２４日に出願された米国仮特許出願シリアル番号１６／４２２，１５０の優先権及び利益を主張し、その開示は参照により本明細書に組み込まれる。
【0002】
［技術分野］
交互の材料（例えば、ワード線材料と絶縁材料との交互のレベル）のスタックを通って延伸する導電性ポストを有する集積アセンブリ（例えば、ＮＡＮＤアセンブリ）。
交互の材料（例えば、ワード線材料と絶縁材料との交互のレベル）のスタックを通って延伸する導電性ポストを有する集積アセンブリ（例えば、ＮＡＮＤアセンブリ）。
【背景技術】
【0003】
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されたときにそれをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
【0004】
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
【0005】
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れの１つがアクセスされるかを判定にするために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０を通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセル１００３から読み出される又はメモリセル１００３中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
【0006】
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００のブロック図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（例えば、ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８つの第２のグループの各第２のグループは、８つのデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ／ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
【0007】
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
【0008】
ＮＡＮＤメモリデバイス２００は、代替的には、図４の概略図を参照して説明される。
【0009】
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
【0010】
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
【0011】
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置され、一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
【0012】
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
【0013】
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
【0014】
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通に結合されたそれらのトランジスタである。
【0015】
改善されたＮＡＮＤアーキテクチャ及びＮＡＮＤアーキテクチャを製造するための改善された方法を開発することが望まれる。
【図面の簡単な説明】
【0016】
【図1】メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。
【図4】従来技術のＮＡＮＤメモリアレイの概略図である。
【図5】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図6】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図7】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図8】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図9】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図10】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図11】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図20】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図21】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図22】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図23】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図24】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図25】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図26】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図27】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図28】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図29】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図30】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図31】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図32】例示的なメモリアレイを形成するための例示的な方法の例示的な連続プロセス段階における集積アセンブリの領域の概略断面側面図である。
【図34】複数のティアを含む集積アセンブリの領域の概略断面側面図である。
【発明を実施するための形態】
【0017】
幾つかの実施形態は、交互のレベルのスタックを通じてピラー構造体を形成する方法を含む。スタックの他のあらゆるレベルは、ＮＡＮＤアセンブリのワード線レベルを形成するために、導電性材料と最終的に置き換えられ得る。スタックの部分は、メモリ領域、メモリアレイ領域の周辺の階段領域、及びメモリアレイ領域の周辺の別の領域によって構成され得る。ピラー構造体の各々は、導電性ポストを含み得る。スタックの階段領域を通って延伸するピラー構造体は、電気的接続のためではなく、むしろ支持のためのものであり得、一方、スタックの他の領域を通って延伸するピラー構造体は、電気的接続のためのものであり得る。幾つかの実施形態は、スタックの下の導電性ノードと同じ高導電性材料のものであるようにポストを形成する方法、及び電気的接続のために提供されるピラー構造体で利用されるそれらのポストのためにノードからポストへの低抵抗（すなわち、高導電性）を実現するように、こうした導電性ノードに直接接触するようにポストを形成する方法を含む。幾つかの実施形態は、主に構造的支持体として提供されるピラー構造体で利用されるそれらのポストのために、下にある材料中への導電性ポストの過剰進入から保護する方法を含む。例示的な実施形態は、図５～図３４を参照して説明される。
【0018】
【0019】
図５を参照すると、構築物（すなわち、構造体、アセンブリ等）１０は、メモリアレイ領域１２、メモリアレイ領域に隣接する階段領域１６、及びメモリ領域にも隣接する周辺領域１４を含む。
【0020】
導電性ノード１８の第１のセットはメモリアレイ領域１２内にあり、導電性ノード２０の第２のセットは周辺領域１４内にあり、導電性ノード２２の第３のセットは階段領域１６内にある。導電性ノード１８、２０、及び２２は、導電性材料２４を含む。導電性材料２４は、任意の適切な導電性材料であり得、幾つかの実施形態では、金属含有材料であり得る。実例として、金属含有材料２４は、タングステンを含み得、本質的にそれからなり得、又はそれからなり得る。幾つかの実施形態では、導電性材料２４は、第１の組成物を含むとみなされ得る。
【0021】
導電性ノード１８、２０、及び２２は、絶縁支持材料２６内にある。絶縁支持材料２６は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0022】
導電性ノード１８は回路２８と電気的に結合され、導電性ノード２０は回路３０と電気的に結合される。回路２８及び３０は、（示されるように）ノード１８及び２０の下にあり得、又はノードに関連する任意の他の適切な場所にあり得る。幾つかの実施形態では、ノード１８、２０、及び２２は、第１のティア内にあり、回路２８及び３０は、第１のティアの下の別のティア内にある。回路２８及び３０は、任意の適切な構成を含み得、幾つかの実施形態では、ＣＭＯＳ（相補的金属酸化物半導体）を含み得る。
【0023】
導電性ノード１８及び２０は、それらが回路への（具体的には、示された実施形態における回路２８及び３０への）電気的接続を形成するために利用されるという点で“ライブ（ｌｉｖｅ）”であるとみなされ得る。対照的に、導電性ノード２２は“ライブ”ではないが、代わりに、示された実施形態では電気的にフローティングしている。他の実施形態では、導電性ノード２２は、リファレンス電圧と結合され得るが、導電性ノード２２が活性化回路と結合されていない場合、導電性ノード１８及び２０が“ライブ”であることと同じ意味では、依然として“ライブ”ではなくてもよい。
【0024】
図６を参照すると、導電性ノード１８、２０、及び２２の上面は、絶縁支持材料２６の上面に対して凹んでいる。
【0025】
図７を参照すると、材料３２の層は、絶縁支持材料２６の上方に、及び導電性ノード１８、２０、及び２２の凹んだ上面に渡って形成される。材料３２は、任意の適切な組成物を含み得、幾つかの実施形態では、金属ケイ化物、金属炭化物、及び金属窒化物の内の１つ以上を含み得る。実例として、材料３２は、窒化チタンを含み得、本質的にそれからなり得、又はそれからなり得る。幾つかの実施形態では、材料３２は、他の材料からそれを区別するために、第３の組成物と称され得、幾つかの実施形態では、材料３２は、他の材料からそれを区別するために、第５の組成物と称され得る。また、幾つかの実施形態では、材料３２は、カラーを製造するために最終的に利用され、そうした実施形態では、材料３２は、カラー材料又はカラー組成物と称され得る。
【0026】
図８を参照すると、構築物１０は、材料３２の領域をノード１８、２０、及び２２の凹んだ上面の上方に残しながら、絶縁支持材料２６の上方から材料３２を除去するために、平坦化（例えば、化学機械研磨）を受ける。平坦化は、絶縁支持材料２６及び材料３２の残部領域に渡って延伸する平坦化された表面３３を形成する。
【0027】
図９を参照すると、導電性拡張部３４が、平坦化された表面３３上に形成される。導電性拡張部は、２つの材料３６及び３８を含む。幾つかの実施形態では、材料３６及び３８は、それらを導電性ノード１８、２０、及び２２の第１の材料２４から区別するために、第２及び第３の材料と夫々称され得る。
【0028】
材料３６は、任意の適切な導電性組成物を含み得、幾つかの実施形態では、金属ケイ化物を含み得る。実例として、材料３６は、ケイ化タングステン（ＷＳｉｘ、ここで、ｘは０より大きい）を含み得、本質的にそれからなり得、又はそれからなり得る。示される実施形態では、導電性拡張部３４の底面３５は、材料３６を含み、したがって、ケイ化タングステンを含み得、本質的にそれからなり得、又はそれからなり得る。
【0029】
材料３８は、任意の適切な導電性組成物を含み得、幾つかの実施形態では、導電的にドープされた半導体材料を含み得、本質的にそれからなり得、又はそれからなり得る。実例として、材料３８は、導電的にドープされたシリコン（例えば、ｎ型多結晶シリコン）を含み得、本質的にそれからなり得、又はそれからなり得る。
【0030】
幾つかの実施形態では、第２及び第３の材料３６及び３８は、第２及び第３の組成物を夫々含むとみなされ得る。幾つかの実施形態では、材料３６は、導電性拡張部３４の第１の領域４０を画定するとみなされ得、材料３８は、導電性拡張部３４の第２の領域４２を発見するとみなされ得、第２の領域は第１の領域の上方にある。
【0031】
図１０を参照すると、スタック４４が導電性拡張部３４の上方に形成される。スタック４４は、相互に交互である第１及び第２のレベル４６及び４８を含む。第１及び第２のレベル４６及び４８は、第１及び第２の材料５０及び５２を夫々含む。幾つかの実施形態では、第１の材料５０は、窒化ケイ素を含み得、本質的にそれからなり得、それからなり得、第２の材料５２は、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。幾つかの実施形態では、第１の材料５０は、犠牲材料（すなわち、最終的に除去されて他のものと交換される材料）に対応し得、第２の材料５２は、絶縁材料に対応し得る。
【0032】
スタック４４の部分は、メモリアレイ領域１２、周辺領域１４、及び階段領域１６内にある。こうした部分は、スタックのメモリアレイ領域、スタックの周辺領域、及びスタックの階段領域に夫々対応するとみなされ得る。導電性ノード１８は、スタック４４のメモリアレイ領域１２の下にあり、導電性ノード２０は、スタック４４の周辺領域１４の下にあり、導電性ノード２２は、スタック４４の階段領域１６の下にある。
【0033】
追加の絶縁材料５４がスタック４４の上方に形成される。絶縁材料５４は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。したがって、幾つかの実施形態では、材料５４は、スタック４４の材料５２と同じ組成物を含み得る。
【0034】
図１１を参照すると、開口部５６、５８、及び６０は、スタック４４を通って導電性拡張部３４中に延伸するように形成される。開口部５６は、スタック４４のメモリアレイ領域１２を通って延伸する開口部の第１のセットであり、開口部５８は、スタック４４の周辺領域１４を通って延伸する開口部の第２のセットであり、開口部６０は、スタック４４の階段領域１６を通って延伸する開口部の第３のセットである。
【0035】
示される実施形態では、開口部５６、５８、及び６０は、導電性拡張部３４の上部領域４２を通って、導電性拡張部の下部領域４０中に延伸する。言い換えれば、開口部５６、５８、及び６０は、導電性拡張部３４の導電的にドープされた半導体材料３８を通って、導電性拡張部の金属ケイ化物（例えば、チタンケイ化物）３６中に延伸する。
【0036】
図１１Ａは、図１１の断面Ａ－Ａに沿った図を示し、開口部５６、５８、及び６０が、水平方向の断面に沿って見た場合に円（すなわち、円形）であり得ることを示す。他の実施形態では、開口部は、例えば、楕円形、長方形、正方形、多角形等、水平方向の断面に沿って他の形状を有し得る。
【0037】
図１２を参照すると、開口部５６、５８、及び６０は、絶縁材料６２でライニングされる。絶縁材料６２は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
【0038】
【0039】
図１３を参照すると、ライニングされた開口部５６、５８、及び６０の底部を突き抜く（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）ために、それによって、開口部の底部において金属ケイ化物３６を露出するために、異方性エッチングが利用される。
【0040】
図１４を参照すると、開口部５６、５８、及び６０は、ノード１８、２０、及び２２の導電性材料２４中に延伸される。幾つかの実施形態では、図１４の処理は、図１３の“突き抜き”ステップの続きであるとみなされ得、したがって、導電性ノード１８、２０、及び２２の導電性の第１の材料２４を露出するために、ライニングされた開口部５６、５８、及び６０の底部を突き抜くことを説明するとみなされ得る。
【0041】
延伸された開口部５６、５８、及び６０は、材料３２を通過し、材料３２をカラー６４に形成する。こうしたカラーは、拡張部３４の底面３５に直接隣接し、こうした底面に直接接触する。幾つかの実施形態では、カラー６４は、導電性ノード（すなわち、導電性ノード１８）の第１のセットに沿ったカラー６４ａの第１のセット、導電性ノード（すなわち、導電性ノード２０）の第２のセットに沿ったカラー６４ｂの第２のセット、及び導電性ノード（すなわち、導電性ノード２２）の第３のセットに沿ったカラー６４ｃの第３のセットを含むとみなされ得る。
【0042】
図１５を参照すると、導電性材料６６は、開口部５６、５８、及び６０内に形成される。導電性材料６６は、第１、第２、及び第３の材料２４、３６、及び３８からそれを区別するために第４の材料と称され得る。導電性材料６６は、任意の適切な組成物を含み得、好ましくは、導電性材料２４と同じ組成物を含む。したがって、導電性材料２４及び６６は、導電性ノード１８、２０、及び２２から開口部５６、５８、及び６０の最上部まで延伸する連続的な単一の組成物を有する電気的接続を共に形成し得る。幾つかの実施形態では、そうした連続的な単一の組成物は、タングステンを含み得、本質的にそれからなり得、又はそれからなり得る。連続的な単一の組成物は、低抵抗（高導電率）を有し得、具体的には、２つ以上の異なる組成物を有する電気的接続よりも低抵抗を有し得る。
【0043】
導電性材料６６は、開口部５６、５８、及び６０内に導電性ポスト（又はピラー）６８を形成する。幾つかの実施形態では、メモリアレイ領域１２内のポストは、ポスト６８ａの第１のセットに対応すると見なされ得、周辺領域１４内のポストは、ポスト６８ｂの第２のセットに対応するとみなされ得、階段領域１６内のポストは、ポスト６８ｃの第３のセットに対応するとみなされ得る。幾つかの実施形態では、ポスト６８ａ、６８ｂ、及び６８ｃは、スタック４４のメモリアレイ領域１２、周辺領域１４、及び階段領域１６を夫々通って延伸するとみなされ得る。
【0044】
ポスト６８ａ、６８ｂ、及び６８ｃは、導電性ノード１８、２０、及び２２に夫々直接接触する。
【0045】
ポスト６８は、そうしたポストを取り囲む絶縁材料６２と共に、ピラー構造体７０とみなされ得る。こうしたピラー構造体は、メモリアレイ領域１２内のピラー構造体７０ａの第１のセット、周辺領域１４内のピラー構造体７０ｂの第２のセット、及び階段領域１６内のピラー構造体７０ｃの第３のセットを含み得る。
【0046】
従来の処理に伴う問題は、図１５のポスト６８に類似したポストの形成が、開口部５６、５８、及び６０に沿って金属ケイ化物３６を露出することに加えて、ポリシリコン材料３８を露出し得ることにあり得る。したがって、シリコン含有材料３８からのシリコンは、ポストの幾つかの部分の抵抗を増加させるようにポスト６８に有害に組み込まれ得る。更に、ポスト中へのシリコンの組み込みは、導電性拡張部３４の隣接領域からシリコンを除去し得、導電性拡張部内にボイド及び／又は他の欠陥を導く。本明細書に説明する処理は、有利には、開口部５６、５８、及び６０の側壁に沿って金属ケイ化物３６を露出させるだけであり、したがって、拡張部３４の材料３８からのシリコンは、ポスト６８中に有害に組み込まれない。
【0047】
階段領域１６のポスト６８ｃは、構造的支持のみに利用され得、したがって、導電性ノード２２まで延伸する必要がないことに留意されたい。従来の処理では、階段領域と関付けられるポストは、一般的に、導電性ノードまで延伸しない。しかしながら、従来の処理と関連付けられる問題は、階段領域内に形成された開口部６０が導電性拡張部３４に過剰に進入し、その後、そうした開口部内に形成されたポストが、導電性拡張部３４の下にあるコンポーネントへの電気的接続を、問題を引き起こす方法で創出することであり得る。図５～図１５の処理は、階段領域１６と関連付けられるポスト６８ｃを捕捉するために追加の導電性ノード２２を有利に利用し、それにより、そうしたポストが階段領域の下に深く延伸しすぎることと関連付けられる問題を回避し得る。
【0048】
チャネル材料７２は、メモリアレイ領域１２内のスタック４４を通って延伸するように示されている。チャネル材料７２は、領域７４によって横方向に取り囲まれる。領域７４は、電荷遮断材料、電荷蓄積材料、及びトンネリング材料（すなわち、ゲート誘電体材料）を含み得る。チャネル材料７２及び周囲の領域７４は、チャネル材料構造体７６であると共にみなされ得る。
【0049】
チャネル材料７２は、任意の適切な半導体組成物を含み得、幾つかの実施形態では、シリコンを含み得る。チャネル材料７２は、導電性拡張部３４に直接接触する。示される実施形態では、チャネル材料７２は、界面７３で接合する２つの部分を含むように示される。こうしたことは、スタック４４が、相互に積み重ねられた２つのデッキ７８ａ及び７８ｂを含み得ることを指し示すために利用される。デッキは、（以下に説明する）ワード線レベルが第１のデッキ７８ａ内に形成され、その後、スタック４４の第２のデッキ７８ｂが形成され、第２のデッキ内にワード線レベルを形成するように処理されるように、相互に対して別々に処理され得る。本明細書で説明される処理は、スタック４４全体が同時に処理されていることを示すことによって簡略化されているが、幾つかの実施形態では、スタックは、順次処理される２つ以上のデッキの間で細分化され得ることは理解されるべきである。
【0050】
図１６は、図１５の構築物１０からの拡大された領域“Ｄ”を示す。図１６の領域“Ｄ”は、材料３２のカラー６４ａを含む。図１６Ａは、図１６の線Ａ－Ａに沿った断面を示し、ポスト６８ａの領域８０を取り囲むカラー６４ａを示す。図１５の他のカラーは、関連するポスト６８の領域を同様に取り囲む。
【0051】
図１７を参照すると、第１の材料５０（図１５）は、第１のレベル４６に沿ってボイド８２を残すように除去される。ピラー構造体７０は、チャネル材料構造７６と共に、ボイドがレベル４６に沿って形成された後に、レベル４８の絶縁材料５２を支持し得る。構造体７０ｃは、階段領域１６内の唯一の支持構造体である。幾つかの実施形態では、階段領域１６内の構造体７０ｃの主な役割は、図１７の処理段階でレベル４８に支持を提供することである。そうした実施形態では、構造体７０ｃは、最終アセンブリにおいて何ら電気的機能を有しなくてもよい。
【0052】
図１８を参照すると、導電性ワード線材料８４がボイド８２（図１７）内に形成される。レベル４６は、したがって、導電性ワード線レベルになり、スタック４４は、交互の絶縁レベル４８及び導電性ワード線レベル４６のスタックになる。幾つかの実施形態では、ワード線レベル４６は、ＮＡＮＤワード線レベルであり得る。したがって、図１８の構築物１０は、メモリアレイ領域１２内にＮＡＮＤメモリアレイを含む集積アセンブリであり得る。こうしたメモリアレイは、図１～図４を参照して上で説明したＮＡＮＤメモリアレイに類似し得る。任意の適切な数のワード線レベル４６は、ＮＡＮＤメモリアレイで利用され得、例えば、８つのレベル、１６個のレベル、３２個のレベル、６４個のレベル、１２８個のレベル、２５６個のレベル、５１２個のレベル、１０２４個のレベル等を含む。ＮＡＮＤストリングは、チャネル材料構造体７６に沿っていてもよく、こうしたＮＡＮＤストリングは、導電性拡張部３４に対応するソース構造体と結合される。
【0053】
【0054】
【0055】
【0056】
【0057】
【0058】
図２３を参照すると、開口部５６、５８、及び６０は、ノード１８、２０、及び２２の導電性材料２４中に延伸される。開口部の底部は金属ケイ化物３６内にあり、開口部の側壁がライナー６２によって保護されるので、導電性拡張部３４の半導体材料３８（例えば、シリコン）は、開口部に沿って露出されない。幾つかの実施形態では、図２２及び図２３のステップは、ライニングされた開口部５６、５８、及び６０の底部を通って、第２の材料４０を通って、第１の材料２４中に突き抜かれているとみなされ得る。
【0059】
図２４を参照すると、導電性材料６６は、ピラー構造体７０の導電性ピラー６８を形成するために、開口部５６、５８、及び６０（図２３）内に形成される。半導体材料３８は、（図２３を参照して上で説明したように）開口部５６、５８、及び６０に沿って露出されないので、ピラー６８の導電性材料６６は、半導体材料によって修正されない。したがって、導電性ピラー６８は、導体ノード１８、２０、及び２２の導電性材料２４に直接接触し、幾つかの実施形態では、単一の連続的な材料が導電性ノード１８、２０、及び２２からピラー６８の上面まで延伸するように、導電性材料２４と同じ材料であり得る。そうした単一の連続的な材料は、２つ以上の異なる組成物を含む材料と比較して低抵抗（高導電性）を有し得、それは、メモリアレイ領域１２及び周辺領域１４と関連付けられる“ライブ”接続に有利であり得る。
【0060】
図２４はまた、レベル４６に沿って形成された導電性ワード線材料８４、及びメモリアレイ領域１２内に形成されたチャネル材料構造体７６を示す。したがって、図２４の構築物１０は、図１８を参照して上で説明したものと類似のＮＡＮＤアセンブリを含み得る。
【0061】
上で論じたように、ピラー構造体７０を形成する、上で説明した方法論を利用して対処される２つの異なる問題があり得る。問題の１つは、従来のアーキテクチャのポストが、ポストの形成の間に問題を引き起こす方法で導電性拡張部３４を通って進入し得るという点で階段領域と関連付けられる。他の問題は、従来のアーキテクチャのポストが所望よりも高い抵抗を有し得るという点で、メモリアレイ領域１２及び周辺領域１４と関連付けられる。第１の問題は、ポスト６８ａを“捕捉”し、それらが、下にある導電性材料に過剰に進入することを防止するために、導電性拡張部３４の下に導電性ノード２２を提供することによって対処し得る。第２の問題は、ポスト６８ａ及び６８ｂの導電性材料６６を、導電性ノード１８及び２０と同じ材料を含むように形成することによって対処し得、ポスト６８ａ及び６８ｂのこうした材料は、導電性ノードの材料に直接接触（ａｇａｉｎｓｔ）する。
【0062】
幾つかの実施形態では、階段領域１２のポスト６８ｃを“捕捉”するために利用される構造体は、導電性拡張部の下に提供されるのではなく、むしろ導電性拡張部３４内に提供され得る。そうした実施形態の例は、図２５～図３２を参照して説明される。
【0063】
【0064】
図２６を参照すると、構築物１０は、図９を参照して上記で説明したものと類似のプロセス段階で示されている。カラー材料３２は、領域１２及び１４内のノード１８及び２０の上方に形成される。拡張部３４は、ノード１８及び２０の上方にその後形成される。拡張部３４は、金属ケイ化物材料３６、及び金属ケイ化物材料の上方の半導体材料３８を含む。図２６の実施形態は、半導体材料３８内に停止構造体９０を更に含む。幾つかの実施形態では、構造体９０は、導電性構造体であり得、導電性ノードと称され得る（ただし、構造体９０は、一般的に、“ライブ”接続を形成するために利用されない）。ノード９０は、それらをノード１８及び２０の第１及び第２のセットから区別するために、ノードの第３のセットと称され得る。
【0065】
停止構造体９０は、停止材料９２を含む。そうした材料は、任意の適切な組成物を含み得、幾つかの実施形態では、金属（例えば、タングステン）を含み得、本質的にそれからなり得、又はそれからなり得る。したがって、幾つかの実施形態では、停止構造体９０の材料９２は、ノード１８及び２０の材料２４と同じ組成物を含み得る。
【0066】
【0067】
図２８を参照すると、開口部５６、５８、及び６０は、図１１を参照して上で説明されたものと類似の処理を用いて形成される。開口部５６及び５８は、導電性拡張部３４の金属ケイ化物３６中に延伸する。開口部６０は、停止構造体９０中に延伸する。
【0068】
【0069】
【0070】
図３１を参照すると、開口部５６、５８、及び６０は、ノード１８及び２０の導電性材料２４中に延伸され、停止材料９２中に延伸される。説明される実施形態では、開口部６０は、開口部５６及び５８が材料３６、３２、及び２４中に延伸するよりも短い距離を停止材料９２中に延伸する。他の実施形態では、開口部６０は、開口部５６及び５８が材料３６、３２、及び３４中に延伸するのとほぼ同じ距離を停止材料９２中に延伸し得、又は、開口部６０は、開口部５６及び５８が材料３６、３２、及び２４中に延伸するよりも、停止材料９２中に更に延伸し得る。開口部が停止材料９２中に延伸する量は、停止材料９２に対して適切な組成物を選択することによって調整され得る。また、停止材料９２の厚さは、開口部６０が停止材料中に延伸するであろう距離に適応するように調整され得る。
【0071】
図３２を参照すると、導電性材料６６は、ピラー構造体７０の導電性ピラー６８を形成するために、開口部５６、５８、及び６０（図３１）内に形成される。図３２はまた、導電性ワード線材料８４がレベル４６に沿って形成され、チャネル材料構造体７６がメモリアレイ領域１２内に形成されることを示している。したがって、図３２の構築物１０は、ＮＡＮＤアセンブリを含み得る。
【0072】
図３２の実施形態は、ピラー６８ａ及び６８ｂの下部領域の周りにカラー６４ａ及び６４ｂを有する。他の実施形態では、カラーは省略されてもよい。実例として、図３３は、図３２のものと類似の構築物１０を示すが、カラー６４を欠く。
【0073】
以前に論じたように、幾つかの実施形態では、上で説明したＮＡＮＤアセンブリは、第１のティア内にあり得、回路２８及び３０は、第２のティア内にあり得る。図３４は、相互に垂直方向に積み重ねられた２つのティアを有する例示的構成を図式的に説明する。ＮＡＮＤメモリアレイは上部のティア１００内にあり、ＣＭＯＳ回路は下部のティア１０２内にある。導電性ノード１８及び２０は、上部のティア１００内にあり、下部のティア内の回路２８及び３０と電気的に結合される。垂直方向に積み重ねられた配列は、示される２つのティアに加えて追加のティアを含み得る。説明するティア１００及び１０２は、異なる半導体ダイ（ウエハ）内にあり得、又は同じ半導体ダイ内にあり得る。
【0074】
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板によって支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
【0075】
特に明記しない限り、本明細書で説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
【0076】
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
【0077】
用語“電気的に接続された”及び“電気的に結合された”は共に、この開示において利用され得る。該用語は同義語とみなされる。幾つかの実例での一方の用語の利用、及び他の実例での他方の用語の利用は、後続する特許請求の範囲内の先行詞を単純化するために、本開示内の言語のバリエーションを提供するものであり得る。
【0078】
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転されるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
【0079】
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
【0080】
構造体が別の構造体に対して“上”、“隣接”、又は“接触（ａｇａｉｎｓｔ）”であると上で言及される場合、それは、別の構造上に直接あり得、又は介在する構造も存在し得る。対照的に、構造が別の構造に対して“直接上”、“直接隣接”、又は“直接接触”であると言及される場合、介在する構造は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
【0081】
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに延伸することを指し示すために“垂直方向に延伸する”と称され得る。垂直方向に延伸する構造体は、ベースの上面に対して実質的に直交して延伸してもよく、しなくてもよい。
【0082】
幾つかの実施形態は、導電性ノードの上方に導電性拡張部を有する集積アセンブリを含む。導電性ノードは、第１の組成物を含む。導電性拡張部の底面は、第１の組成物とは異なる組成物である第２の組成物を含む。スタックは導電性拡張部の上方にある。スタックは、交互の第１及び第２のレベルを含む。ピラー構造体は、スタックを通って垂直方向に延伸する。ピラー構造体の各々は、絶縁ライナーによって横方向に取り囲まれた導電性材料のポストを含む。導電性材料は、第１の組成物を含む。ポストの内の１つ以上は、導電性ノードの内の１つ以上に直接接触するように、導電性拡張部を通って延伸する。
【0083】
幾つかの実施形態は、導電性ノードの上方に導電性拡張部を有する集積アセンブリを含む。導電性ノードは、第１の組成物を含む。導電性拡張部の底面は、第１の組成物とは異なる第２の組成物を含む。スタックは導電性拡張部の上方にある。スタックは、交互の第１及び第２のレベルを含む。スタックは、メモリアレイ領域、メモリアレイ領域に隣接する階段領域、及びメモリアレイ領域に隣接する周辺領域を含む。導電性ノードの第１のセットは、メモリアレイ領域の下にある。ピラー構造体は、スタックを通って垂直方向に延伸する。ピラー構造体の各々は、絶縁ライナーによって横方向に取り囲まれた導電性材料のポストを含む。ピラー構造体の第１のセットは、メモリアレイ領域を通って延伸する。ピラー構造体の第２のセットは、周辺領域を通って延伸する。ピラー構造体の第３のセットは、階段領域を通って延伸する。ピラー構造体の第１のセットのポストは、導電性ノードの第１のセットに直接接触するように、導電性拡張部を通って延伸する。
【0084】
幾つかの実施形態は、アセンブリを形成する方法を含む。構築物は、導電性ノードの上方に導電性拡張部を有するように形成される。導電性ノードは、導電性の第１の材料を含む。導電性拡張部は、導電性の第２の材料の上方に導電性の第３の材料を含む。第１、第２、及び第３の材料は、相互に組成的に異なる。導電性拡張部の上方に、交互の第１及び第２のレベルのスタックが形成される。第１のレベルは窒化ケイ素を含み、第２のレベルは二酸化ケイ素を含む。スタックは、メモリアレイ領域、メモリアレイ領域に隣接する階段領域、及びメモリアレイ領域に隣接する周辺領域を含む。導電性ノードの第１のセットは、メモリアレイ領域の下にある。開口部は、スタックを通って導電性拡張部中に延伸するように形成される。開口部の第１のセットは、メモリアレイ領域を通って延伸する。開口部の第２のセットは、周辺領域を通って延伸する。開口部の第３のセットは、階段領域を通って延伸する。開口部は絶縁材料でライニングされる。ライニングされた開口部の底部は、突き抜かれる。ライニングされた開口部の底部を突き抜くことは、第１のセットの導電性ノードの導電性の第１の材料を露出するために、第１のセットの開口部の底部を突き抜くことを含む。ライニングされた開口部の底部を突き抜いた後、導電性の第４の材料がライニングされた開口部内に形成される。ライニングされた開口部内の第４の材料は、導電性のポストとして構成される。導電性ポストの第１のセットは、メモリアレイ領域を通って延伸する。導電性ポストの第２のセットは、周辺領域を通って延伸する。導電性ポストの第３のセットは、階段領域を通って延伸する。第１のセットの導電性ポストは、第１のセットの導電性ノードに直接接触する。第１のレベルの窒化ケイ素は、ボイドを残すために除去される。導電性ワード線材料はボイド内に形成される。
【0085】
法令に準拠して、本明細書に開示される主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示される手段は例示的な実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことは理解されるべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図11A】
【図12】
【図12A】
【図13】
【図14】
【図15】
【図16】
【図16A】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【手続補正書】
【提出日】2021-11-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
導電性ノードの上方の導電性拡張部であって、前記導電性ノードは、第１の組成物を含み、前記導電性拡張部の底面は、前記第１の組成物とは異なる第２の組成物を含み、前記導電性拡張部の前記底面は、前記導電性ノードの最上面のベースの上方の高さ以上である前記ベースの上方の高さにある、前記導電性拡張部と、前記導電性拡張部の上方のスタックであって、前記スタックは、交互の第１及び第２のレベルを含み、前記スタックは、メモリアレイ領域、前記メモリアレイ領域に隣接する階段領域、及び前記メモリアレイ領域に隣接する周辺領域を含み、前記導電性ノードの第１のセットは、前記メモリアレイ領域の下にある、前記スタックと、
前記スタックを通って垂直方向に延伸するピラー構造体であって、前記ピラー構造体の各々は、絶縁ライナーによって横方向に取り囲まれた導電性材料のポストを含み、前記絶縁ライナーは、前記導電性拡張部の上方の前記ポストの全体に沿って導電性材料の前記ポストと直接物理的に接触し、前記導電性拡張部の前記底面の下に延伸せず、前記ピラー構造体の第１のセットは、前記メモリアレイ領域を通って延伸し、前記ピラー構造体の第２のセットは、前記周辺領域を通って延伸し、前記ピラー構造体の第３のセットは、前記階段領域を通って延伸し、前記ピラー構造体の前記第１のセットの前記ポストは、前記導電性ノードの前記第１のセットに直接接触するように前記導電性拡張部を通って延伸する、前記ピラー構造体と
を含む集積アセンブリ。
【請求項2】
前記第１のレベルは導電性ワード線材料を含み、前記第２のレベルは絶縁レベルである、請求項１に記載の集積アセンブリ。
【請求項3】
前記周辺領域の下に前記導電性ノードの第２のセットを更に含み、前記ピラー構造体の前記第２のセットの前記ポストは、前記導電性ノードの前記第２のセットに直接接触するように前記導電性拡張部を通って延伸する、請求項１に記載の集積アセンブリ。
【請求項4】
前記メモリアレイ領域は、ＮＡＮＤメモリアレイ領域である、請求項１に記載の集積アセンブリ。
【請求項5】
前記ポストの前記導電性材料は前記第１の組成物を含む、請求項１に記載の集積アセンブリ。
【請求項6】
前記ピラー構造体の前記第１のセットの前記ポストの領域を取り囲むカラーの第１のセットを更に含み、前記領域は、前記導電性拡張部の前記底面の直下にある、請求項１に記載の集積アセンブリ。
【請求項7】
導電性ノードの上方に導電性拡張部を有する構築物を形成することであって、前記導電性ノードは、導電性の第１の材料を含み、前記導電性拡張部は、導電性の第２の材料の上方に導電性の第３の材料を含み、前記導電性の第１、第２、及び第３の材料は、相互に組成的に異なることと、前記導電性拡張部の上方に交互の第１及び第２のレベルのスタックを形成することであって、前記第１のレベルは窒化ケイ素を含み、前記第２のレベルは二酸化ケイ素を含み、前記スタックは、メモリアレイ領域、前記メモリアレイ領域に隣接する階段領域、及び前記メモリアレイ領域に隣接する周辺領域を含み、前記導電性ノードの第１のセットは、前記メモリアレイ領域の下にあることと、
前記スタックを通って前記導電性拡張部中に延伸するように開口部を形成することであって、前記開口部の第１のセットは、前記メモリアレイ領域を通って延伸し、前記開口部の第２のセットは、前記周辺領域を通って延伸し、前記開口部の第３のセットは、前記階段領域を通って延伸することと、
前記開口部を絶縁材料でライニングすることと、
ライニングされた前記開口部の底部を突き抜くことであって、ライニングされた前記開口部の前記底部を前記突き抜くことは、前記第１のセットの前記導電性ノードの前記導電性の第１の材料を露出するために前記第１のセットの前記開口部の前記底部を突き抜くことを含むことと、
ライニングされた前記開口部の前記底部を前記突き抜いた後、ライニングされた前記開口部内に導電性の第４の材料を形成することであって、ライニングされた前記開口部内の前記導電性の第４の材料は、導電性ポストとして構成され、前記導電性ポストの第１のセットは、前記メモリアレイ領域を通って延伸し、前記導電性ポストの第２のセットは、前記周辺領域を通って延伸し、前記導電性ポストの第３のセットは、前記階段領域を通って延伸することと、
前記第１のセットの前記導電性ポストは、前記第１のセットの前記導電性ノードに直接接触することと、
ボイドを残すために前記第１のレベルの前記窒化ケイ素を除去することと、
前記ボイド内に導電性ワード線材料を形成することと
を含む、アセンブリを形成する方法。
【請求項8】
前記導電性の第４の材料は、前記導電性の第１の材料と同じ組成物である、請求項７に記載の方法。
【請求項9】
前記導電性拡張部を形成することの前に、前記第１のセットの前記導電性ノードの上方に第５の材料を形成し、前記第５の材料に直接接触する前記導電性拡張部の前記導電性の第２の材料を形成することであって、前記第５の材料は、前記導電性の第１、第２、第３、及び第４の材料とは異なる組成物であることと、前記第１のセットの前記導電性ノードの前記導電性の第１の材料を前記露出することの間に、前記第１のセットの前記開口部を前記第５の材料を通って延伸することであって、前記第５の材料は、前記第１のセットの前記開口部の下部領域に沿ってカラーとして残ることと、
前記第１のセットの前記導電性ポストは、前記カラーによって横方向に取り囲まれる領域を有することと
を含む、請求項７に記載の方法。
【請求項10】
前記導電性ノードの第２のセットは前記周辺領域の下にあり、前記導電性ノードの前記第１のセットの上方に前記第５の材料を前記形成することと同時に、前記第２のセットの前記導電性ノードの上方に前記第５の材料を形成することと、
前記第２のセットの前記導電性ノードの前記導電性の第１の材料を露出するために、前記第２のセットの前記開口部を前記第５の材料を通って延伸することであって、前記第５の材料は、前記第２のセットの前記開口部の下部領域に沿って前記カラーの第２のセットとして残ることと、
前記第２のセットの前記導電性ポストは、前記第２のセットの前記カラーによって横方向に取り囲まれる領域を有することと
を含む、請求項９に記載の方法。
【請求項11】
前記第１のセットの前記開口部の前記底部を前記突き抜くことは、前記第１のセットの前記導電性ノードの前記導電性の第１の材料中に突き抜く、請求項７に記載の方法。
【請求項12】
前記開口部は、前記導電性の第２の材料中に延伸するように形成され、前記絶縁材料でその後ライニングされる、請求項７に記載の方法。
【国際調査報告】