(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-08-12
(54)【発明の名称】メモリデバイスのラッチ回路
(51)【国際特許分類】
G11C 11/419 20060101AFI20220804BHJP
【ＦＩ】
G11C11/419
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022513053
(86)(22)【出願日】2020-06-30
(85)【翻訳文提出日】2022-04-25
(86)【国際出願番号】 US2020040364
(87)【国際公開番号】W WO2021040883
(87)【国際公開日】2021-03-04
(31)【優先権主張番号】16/551,432
(32)【優先日】2019-08-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】赤松 宏
(72)【発明者】
【氏名】ラヴェット サイモン ジェイ．
【テーマコード（参考）】
5B015
【Ｆターム（参考）】
5B015HH03
5B015JJ11
5B015KB62
(57)【要約】
メモリデバイス（１０）で使用するためのデータをラッチするように構成されたラッチ回路（１３）。ラッチ回路（１３）は、それぞれがデータのビットを格納するように構成されたラッチセル（５２）を含む。ラッチ回路（１３）はまた、ラッチセル（５２）の第１の側に結合されたデータライン（７２）、及びラッチセル（５２）の第２の側に結合されたデータ偽ライン（６８）を含む。ラッチ回路（１３）はまた、ラッチセル（５２）に格納されるデータを受信するように構成された入力（６７）を含む書き込みドライバ（５５）と、入力（６７）に結合され、ラッチセル（５２）の第１の側にデータ信号を出力するように構成されたインバータのペア（６６、７０）とを含む。ラッチ回路（１３）はまた、入力に結合され、ラッチセル（５２）の第２の側にデータ偽信号を生成するように構成されたインバータ（１１２）を含む。データ偽信号を生成するために使用されるデータは、インバータのペア（６６、７０）を通過しない。
【選択図】図５
【選択図】図５
【特許請求の範囲】
【請求項1】
メモリデバイスであって、前記メモリデバイスで使用するためのデータをラッチするように構成されたラッチ回路を備え、
前記ラッチ回路は、
それぞれが前記データのビットを格納するように構成された複数のラッチセルと、
書き込みドライバであって、
前記複数のラッチセルに格納される前記データを受信するように構成された入力と、
前記入力に結合され、データ信号を前記複数のラッチセルの第１の側に出力するように構成されたインバータのペアと、
前記入力に結合され、前記複数のラッチセルの第２の側にデータ偽信号を生成するように構成されたインバータであって、前記データ偽信号を生成するために使用される前記データが、前記インバータのペアを通過しない、前記インバータと
を備える、前記書き込みドライバと
を備える、前記メモリデバイス。
【請求項2】
前記第１の側が、前記複数のラッチセルの左側を含み、前記第２の側が、前記複数のラッチセルの右側を含む、請求項１に記載のメモリデバイス。
【請求項3】
前記ラッチセルに供給される動的電圧を生成するように構成された生成回路を備える、請求項１に記載のメモリデバイス。
【請求項4】
前記生成回路が、それぞれが前記複数のラッチセルのうちのラッチセルに対応する複数のサブ回路を備える、請求項３に記載のメモリデバイス。
【請求項5】
各サブ回路が、対応する前記ラッチセルのために高に遷移するワードライン信号に少なくとも部分的に基づいて、供給電圧からそれぞれの動的電圧を選択的に切り離すように構成されたＰＭＯＳトランジスタを備える、請求項４に記載のメモリデバイス。
【請求項6】
各サブ回路が、供給電圧からそれぞれの動的電圧を選択的に切り離すように構成されたＰＭＯＳトランジスタと、
前記それぞれの動的電圧を第２の電圧に選択的に結合するように構成されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートに結合され、第１の極に選択的に接続して前記それぞれの動的電圧を前記供給電圧に駆動するか、または第２の極に選択的に接続して前記それぞれの動的電圧を前記第２の電圧に駆動するスイッチと
を備える、請求項４に記載のメモリデバイス。
【請求項7】
各ラッチセルが、前記複数のラッチセルの前記第１の側を介して前記ラッチセルへのアクセスを選択的に提供する第１のアクセストランジスタと、
前記複数のラッチセルの前記第２の側を介して前記ラッチセルへのアクセスを選択的に提供する第２のアクセストランジスタと
を備える、請求項１に記載のメモリデバイス。
【請求項8】
各ラッチセルが、前記第１のアクセストランジスタと前記第２のアクセストランジスタとの間に結合された第１のインバータと、
前記第１のアクセストランジスタと前記第２のアクセストランジスタとの間に結合された第２のインバータと
を備え、
前記第１及び第２のインバータが、前記第１のアクセストランジスタ及び前記第２のアクセストランジスタに対して逆向きに配置されている、
請求項７に記載のメモリデバイス。
【請求項9】
前記第１のインバータが、第１のＮＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのゲートが前記第１のアクセストランジスタに結合され、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのドレイン端子が前記第２のアクセストランジスタに結合される、前記第１のＰＭＯＳトランジスタと
を備え、
前記第２のインバータが、
第２のＮＭＯＳトランジスタと、
第２のＰＭＯＳトランジスタであって、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのゲートが前記第２のアクセストランジスタに結合され、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのドレイン端子が前記第１のアクセストランジスタに結合される、前記第２のＰＭＯＳトランジスタと
を備える、
請求項８に記載のメモリデバイス。
【請求項10】
前記第１及び第２のＰＭＯＳトランジスタのソース端子が、電圧源に結合される、請求項９に記載のメモリデバイス。
【請求項11】
前記第１及び第２のアクセストランジスタを介してアクセスを制御するように構成されたワードライン信号に少なくとも部分的に基づいて、前記第１及び第２のＰＭＯＳトランジスタのソース端子を電圧源に選択的に結合するように構成された電圧トランジスタを備える、請求項９に記載のメモリデバイス。
【請求項12】
前記電圧トランジスタが、前記ワードライン信号のアサーションに少なくとも部分的に基づいて、前記電圧源から前記第１及び第２のＰＭＯＳトランジスタの前記ソース端子を切り離すように構成されたＰＭＯＳトランジスタを備える、請求項１１に記載のメモリデバイス。
【請求項13】
方法であって、複数のラッチセルに格納されるデータを受信することと、
前記データを反転させるためにデータ偽インバータを使用してデータ偽信号を生成することと、
インバータペアを使用してデータ信号を生成することであって、前記データ偽信号を生成するために使用される前記データが、前記データ信号を生成するために使用される前記インバータペアを通過しない、前記生成することと、
前記データ偽信号を使用して前記複数のラッチセルの第１の側を駆動することと、
前記データ信号を使用して前記複数のラッチセルの第２の側を駆動することと
を含む、前記方法。
【請求項14】
ラッチセルに記憶された電圧をプルダウンするときに、前記複数のラッチセルのうちのラッチセルのインバータのｐチャネルを電圧源から切り離すことを含む、請求項１３に記載の方法。
【請求項15】
前記ラッチセルの前記インバータの前記ｐチャネルを切り離すことが、ワードライン信号に少なくとも部分的に基づく、請求項１４に記載の方法。
【請求項16】
前記ラッチセルの前記第１及び第２の側を駆動することが、前記ワードライン信号に少なくとも部分的に基づいて前記ラッチセルに書き込み、第１のアクセストランジスタを介した前記ラッチセルの前記第１の側から、及び第２のアクセストランジスタを介した前記ラッチセルの前記第２の側から前記ラッチセルへのアクセスを可能にすることを含む、請求項１５に記載の方法。
【請求項17】
ラッチ回路装置であって、それぞれがデータのビットを格納するように構成された複数のラッチセルと、
前記複数のラッチセルの第１の側に結合されたデータラインと、
前記複数のラッチセルの第２の側に結合されたデータ偽ラインと、
書き込みドライバであって、
前記データを受信するように構成された入力と、
前記入力に結合され、前記データを反転させることによって前記データ偽ライン上にデータ偽信号を生成するように構成されたデータ偽インバータと、
前記入力に結合され、前記データライン上にデータ信号を生成するように構成されたインバータのペアであって、前記データ偽信号を生成するために使用される前記データが前記インバータのペアを通過しない、前記インバータのペアと
を備える、前記書き込みドライバと
を備える、前記ラッチ回路装置。
【請求項18】
前記データが、前記ラッチ回路を含むメモリデバイスのためのメモリ冗長性スキームでメモリデータをルーティングする際に使用されるように構成されたヒューズデータを含む、請求項１７に記載のラッチ回路装置。
【請求項19】
前記データ信号及び前記データ偽信号を介して前記書き込みドライバによるそれぞれのラッチセルへのアクセスを制御するために使用されるワードライン信号に少なくとも部分的に基づいて電圧源から前記それぞれのラッチセルのラッチインバータを切り離すことによって、前記書き込みドライバが前記複数のラッチセルのうちの対応するラッチセルで電圧をプルダウンするのを支援するようにそれぞれ構成された複数の書き込み支援トランジスタを備える、請求項１７に記載のラッチ回路装置。
【請求項20】
前記データ信号及び前記データ偽信号が、前記ワードライン信号に少なくとも部分的に基づいて前記データを前記ラッチセルに格納するために使用される差動信号である、請求項１９に記載のラッチ回路装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、一般に、半導体デバイスの分野に関する。より具体的には、本開示の実施形態は、メモリデバイスのためのラッチ回路の使用に関する。
【背景技術】
【0002】
半導体デバイス（例えば、メモリデバイス）は、データを格納するためにセルをラッチし得る。例えば、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）をラッチセルとして使用し得る。６Ｔ ＳＲＡＭ及び／または他の適切な回路は、ラッチ領域のフットプリントとダイサイズを削減する方法として、ローカル冗長性ヒューズラッチに使用し得る。ただし、これらのコンパクトなラッチセルは、複数のセルの書き込み中に発生するノイズ（例えば、メモリデバイスの電源投入時のリセット）の影響を受けやすく、１つまたは複数のセルでデータが破損する可能性がある。
【0003】
本開示の実施形態は、上記の問題の１つまたは複数を対象とし得る。
【図面の簡単な説明】
【0004】
【図1】本開示の一実施形態による、１つまたは複数のラッチセルを有するラッチ回路を含むメモリデバイスの特定の特徴を示す簡略化されたブロック図である。
【発明を実施するための形態】
【0005】
１つまたは複数の特定の実施形態を以下に説明する。これらの実施形態の簡潔な説明を提供するために、実際の実装の全ての特徴が本明細書に記載されているわけではない。任意のエンジニアリングまたは設計プロジェクトと同様に、このような実際の実装の開発では、実装ごとに異なる場合がある、システム関連の制約及びビジネス関連の制約への準拠など、開発者固有の目標を達成するために、実装固有の多数の決定を行う必要があることを理解されたい。さらに、そのような開発努力は複雑で時間がかかる可能性があるが、それにもかかわらず、本開示の利益を有する通常の技術者にとって、設計、製作、及び製造の日常的な作業であるであろうことを理解されたい。
【0006】
半導体デバイスのヒューズラッチセルは、コンパクトであるが、セル内でデータを反転させるために駆動回路を使用すると、ノイズの影響を受けやすい場合があるアーキテクチャ（例えば、６Ｔ ＳＲＡＭ）を使用する場合がある。セルは、メモリセルに定期的に圧力を加え、圧力を緩和して負のバイアス温度不安定性（ＮＢＴＩ）の低下を緩和するために、定期的に反転させ得る。ただし、これらのメモリセルの書き込みドライバを使用して定期的なデータ反転でデータを反転させると、ラッチされたデータが、意図しない動作を引き起こす可能性があるエラーをキャプチャする場合がある。具体的には、データの反転により、Ｄｆラインに外乱が発生する場合がある。セルのデータ（Ｄ）側がＤｆラインから派生したＤラインを使用して書き込まれると、Ｄｆラインの外乱により、Ｄラインのデータが破損する場合がある。代わりに、独立した書き込みドライバを使用して、ＤラインとＤｆラインを分離し得る。さらに、ｐチャネルソース端子がＤプルダウンとＤｆプルダウンと戦っているために、書き込みドライバが様々な電力状態（例えば、低電圧プロセスコーナー）でプルダウンするのに十分な強度がない場合がある。この状況を支援するために、生成回路を使用して、ｐチャネルソース端子にカットオフ電力を印加して、ｐチャネルソース端子がプルダウンと戦うのをブロックし得る。
【0007】
ここで図に目を向けると、図１は、メモリデバイス１０の特定の特徴を示す簡略化されたブロック図である。具体的には、図１のブロック図は、メモリデバイス１０の特定の機能を示す機能ブロック図である。一実施形態によれば、メモリデバイス１０は、ダブルデータレートタイプ５の同期ダイナミックランダムアクセスメモリ（ＤＤＲ５ ＳＤＲＡＭ）デバイスであり得る。ＤＤＲ５ ＳＤＲＡＭの様々な機能により、前世代のＤＤＲ ＳＤＲＡＭと比較して、消費電力の削減、帯域幅の拡大、及びストレージ容量の拡大が可能になる。
【0008】
メモリデバイス１０は、いくつかのメモリバンク１２を含み得る。メモリバンク１２は、例えば、ＤＤＲ５ ＳＤＲＡＭメモリバンクであり得る。メモリバンク１２は、デュアルインラインメモリモジュール（ＤＩＭＭ）上に配置された１つまたは複数のチップ（例えば、ＳＤＲＡＭチップ）上に設け得る。各ＤＩＭＭは、理解されるように、いくつかのＳＤＲＡＭメモリチップ（例えば、ｘ８またはｘ１６メモリチップ）を含み得る。各ＳＤＲＡＭメモリチップは、１つまたは複数のメモリバンク１２を含み得る。メモリデバイス１０は、いくつかのメモリバンク１２を有する単一のメモリチップ（例えば、ＳＤＲＡＭチップ）の一部分を表す。ＤＤＲ５の場合、メモリバンク１２は、バンクグループを形成するようにさらに配置され得る。例えば、８ギガバイト（Ｇｂ）のＤＤＲ５ ＳＤＲＡＭの場合、メモリチップは、各バンクグループが２つのメモリバンクを含む、８つのバンクグループに配置された１６のメモリバンク１２を含み得る。１６ギガバイト（Ｇｂ）のＤＤＲ５ ＳＤＲＡＭの場合、メモリチップは、例えば、各バンクグループが４つのメモリバンクを含む、８つのバンクグループに配置された３２のメモリバンク１２を含み得る。システム全体の用途及び設計に応じて、メモリデバイス１０上のメモリバンク１２の様々な他の構成、編成、及びサイズを利用し得る。メモリバンク１２は、情報（例えば、ヒューズデータ）を格納するためにラッチ回路１３を利用し得る。前述のように、及び以下でより詳細に説明されるように、ラッチ回路１３は、ラッチ回路１３のセルへの書き込みを制御するために使用される書き込みドライバ及び電力支援生成回路を含み得る。図示のラッチ回路１３は、メモリバンク１２に配置されるとして図示し得るが、いくつかの実施形態では、ラッチ回路１３は、メモリデバイス１０内の任意の適切な位置に配置され得る（例えば、メモリバンク１２を制御するために使用されるバンク制御部２２）。
【0009】
メモリデバイス１０は、コマンドインターフェース１４及び入力／出力（Ｉ／Ｏ）インターフェース１６を含み得る。コマンドインターフェース１４は、プロセッサまたはコントローラなどの外部デバイス（図示せず）からのいくつかの信号（例えば、信号１５）を提供するように構成される。プロセッサまたはコントローラは、メモリデバイス１０に書き込まれるか、またはメモリデバイス１０から読み取られるデータの送受信を容易にするために、メモリデバイス１０に様々な信号１５を提供し得る。
【0010】
理解されるように、コマンドインターフェース１４は、例えば、信号１５の適切な処理を確実にするために、クロック入力回路１８及びコマンドアドレス入力回路２０などのいくつかの回路を含み得る。コマンドインターフェース１４は、外部デバイスから１つまたは複数のクロック信号を受信し得る。一般に、ダブルデータレート（ＤＤＲ）メモリは、本明細書では真のクロック信号（Ｃｌｋ＿ｔ／）及びバークロック信号（Ｃｌｋ＿ｂ）と呼ばれるシステムクロック信号の差動ペアを利用する。ＤＤＲの正のクロックエッジは、立ち上がりの真のクロック信号Ｃｌｋ＿ｔ／が立ち下がりのバークロック信号Ｃｌｋ＿ｂと交差するポイントを指し、負のクロックエッジは、立ち下がりの真のクロック信号Ｃｌｋ＿ｔ及びバークロック信号Ｃｌｋ＿ｂの立ち上がりの遷移を示す。コマンド（例えば、読み取りコマンド、書き込みコマンドなど）は通常、クロック信号の正のエッジで入力され、データは正と負の両方のクロックエッジで送信または受信される。
【0011】
クロック入力回路１８は、真のクロック信号（Ｃｌｋ＿ｔ／）とバークロック信号（Ｃｌｋ＿ｂ）を受信し、内部クロック信号ＣＬＫを生成する。内部クロック信号ＣＬＫは、遅延ロックループ（ＤＬＬ）回路３０などの内部クロックジェネレータに供給される。ＤＬＬ回路３０は、受信した内部クロック信号ＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する。位相制御された内部クロック信号ＬＣＬＫは、例えば、Ｉ／Ｏインターフェース１６に供給され、読み取られたデータの出力タイミングを決定するためのタイミング信号として使用される。内部クロック信号（複数可）／位相ＣＬＫはまた、メモリデバイス１０内の他の様々な構成要素に提供され得、様々な追加の内部クロック信号を生成するために使用され得る。例えば、内部クロック信号ＣＬＫは、コマンドデコーダ３２に提供され得る。コマンドデコーダ３２は、コマンドバス３４からコマンド信号を受信し得、コマンド信号をデコードして、様々な内部コマンドを提供し得る。例えば、コマンドデコーダ３２は、バス３６を介してＤＬＬ回路３０にコマンド信号を提供して、位相制御された内部クロック信号ＬＣＬＫの生成を調整し得る。位相制御された内部クロック信号ＬＣＬＫは、例えば、ＩＯインターフェース１６を介してデータを計時するために使用され得る。
【0012】
さらに、コマンドデコーダ３２は、読み取りコマンド、書き込みコマンド、モードレジスタ設定コマンド、アクティベートコマンドなどのコマンドをデコードし、バスパス４０を介して、コマンドに対応する特定のメモリバンク１２へのアクセスを提供し得る。理解されるように、メモリデバイス１０は、メモリバンク１２へのアクセスを容易にするために、行デコーダ及び列デコーダなどの様々な他のデコーダを含み得る。一実施形態では、各メモリバンク１２は、メモリバンク１２との間でのコマンドの実行を容易にするために、必要なデコード（例えば、行デコーダ及び列デコーダ）、ならびにタイミング制御及びデータ制御などの他の機能を提供するバンク制御部２２を含む。例えば、バンク制御部２２は、メモリ冗長性（例えば、行冗長性及び／または列冗長性）のためにラッチ回路１３に格納されたデータを使用して、メモリバンク１２の格納及び／またはメモリバンク１２のストレージセルからの取り出しのためのデータのルーティングを制御し得る。
【0013】
メモリデバイス１０は、プロセッサなどの外部デバイスから受信したコマンド／アドレス信号に基づいて、読み取りコマンドや書き込みコマンドなどの動作を実行する。一実施形態では、コマンド／アドレスバスは、コマンド／アドレス信号（ＣＡ＜１３：０＞）を収容するための１４ビットバスであり得る。コマンド／アドレス信号は、クロック信号（Ｃｌｋ＿ｔ／及びＣｌｋ＿ｂ）を使用してコマンドインターフェース１４に合わせて計時される。コマンドインターフェースは、例えば、コマンドデコーダ３２を通してメモリバンク１２にアクセスを提供するためにコマンドを送受信するように構成されたコマンドアドレス入力回路２０を含み得る。さらに、コマンドインターフェース１４は、チップセレクト信号（ＣＳ＿ｎ）を受信し得る。ＣＳ＿ｎ信号は、メモリデバイス１０が着信ＣＡ＜１３：０＞バス上でコマンドを処理することを可能にする。メモリデバイス１０内の特定のバンク１２へのアクセスは、コマンドを用いてＣＡ＜１３：０＞バス上でエンコードされる。
【0014】
さらに、コマンドインターフェース１４は、他のいくつかのコマンド信号を受信するように構成され得る。例えば、ダイターミネーション信号でのコマンド／アドレス（ＣＡ＿ＯＤＴ）は、メモリデバイス１０内の適切なインピーダンス整合を容易にするために提供され得る。リセットコマンド（ＲＥＳＥＴ＿ｎ）は、例えば、電源投入時にコマンドインターフェース１４、ステータスレジスタ、状態機械などをリセットするために使用され得る。コマンドインターフェース１４はまた、例えば、特定のメモリデバイス１０のコマンド／アドレスのルーティングに応じて、コマンド／アドレスバス上のコマンド／アドレス信号ＣＡ＜１３：０＞の状態を反転させるために提供され得るコマンド／アドレス反転（ＣＡＩ）信号を受信し得る。ミラー機能を容易にするために、ミラー（ＭＩＲ）信号も提供し得る。ＭＩＲ信号は、信号を多重化するために使用され得、その結果、特定のアプリケーションでの複数のメモリデバイスの構成に基づいて、メモリデバイス１０への信号の特定のルーティングを可能にするために信号をスワップすることができる。テストイネーブル（ＴＥＮ）信号などのメモリデバイス１０のテストを容易にするための様々な信号も提供され得る。例えば、ＴＥＮ信号は、接続性テストのためにメモリデバイス１０をテストモードにするために使用され得る。
【0015】
コマンドインターフェース１４はまた、検出され得る特定のエラーについてシステムプロセッサまたはコントローラにアラート信号（ＡＬＥＲＴ＿ｎ）を提供するために使用され得る。例えば、巡回冗長検査（ＣＲＣ）エラーが検出された場合、アラート信号（ＡＬＥＲＴ＿ｎ）がメモリデバイス１０から送信され得る。他のアラート信号も生成される場合がある。さらに、メモリデバイス１０からアラート信号（ＡＬＥＲＴ＿ｎ）を送信するためのバス及びピンは、上記のように、ＴＥＮ信号を使用して実行される接続性テストモードなどの特定の動作中に入力ピンとして使用され得る。
【0016】
データは、ＩＯインターフェース１６を介してデータ信号４４を送受信することによって、上記のコマンド及びクロック信号を利用して、メモリデバイス１０との間で送受信され得る。より具体的には、データは、複数の双方向データバスを含むデータパス４６を介してメモリバンク１２に送信またはメモリバンク１２から取り出し得る。一般にＤＱ信号と呼ばれるデータＩＯ信号は、通常、１つまたは複数の双方向データバスで送受信される。ＤＤＲ５ ＳＤＲＡＭメモリデバイスなどの特定のメモリデバイスの場合、ＩＯ信号は上位バイトと下位バイトに分割される場合がある。例えば、ｘ１６メモリデバイスの場合、ＩＯ信号は、例えば、データ信号の上位バイトと下位バイトに対応する上位ＩＯ信号と下位ＩＯ信号（例えば、ＤＱ＜１５：８＞とＤＱ＜７：０＞）に分割される場合がある。
【0017】
メモリデバイス１０内でより高いデータレートを可能にするために、ＤＤＲメモリデバイスなどの特定のメモリデバイスは、一般にＤＱＳ信号と呼ばれるデータストローブ信号を利用し得る。ＤＱＳ信号は、データを送信する外部プロセッサまたはコントローラ（例えば、書き込みコマンドの場合）によって、またはメモリデバイス１０（例えば、読み取りコマンドの場合）によって駆動される。読み取りコマンドの場合、ＤＱＳ信号は、事実上、所定のパターンを持つ追加のデータ出力（ＤＱ）信号である。書き込みコマンドの場合、ＤＱＳ信号は、対応する入力データをキャプチャするためにクロック信号として使用される。クロック信号（Ｃｌｋ＿ｔ／及びＣｌｋ＿ｂ）と同様に、ＤＱＳ信号はデータストローブ信号の差動ペア（ＤＱＳ＿ｔ／及びＤＱＳ＿ｂ）として提供されて、読み取り及び書き込み中に差動ペア信号を提供する。ＤＤＲ５ ＳＤＲＡＭメモリデバイスなどの特定のメモリデバイスの場合、ＤＱＳ信号の差動ペアは、例えばメモリデバイス１０との間で送信されるデータの上位バイトと下位バイトに対応する上位データストローブ信号と下位データストローブ信号（例えば、ＵＤＱＳ＿ｔ／とＵＤＱＳ＿ｂ、ＬＤＱＳ＿ｔ／とＬＤＱＳ＿ｂ）に分割され得る。
【0018】
インピーダンス（ＺＱ）較正信号はまた、ＩＯインターフェース１６を介してメモリデバイス１０に提供され得る。ＺＱ較正信号は基準ピンに提供され得、プロセス、電圧、及び温度（ＰＶＴ）値の変化にわたってメモリデバイス１０のプルアップ及びプルダウン抵抗を調整することによって、出力ドライバ及びＯＤＴ値を調整するために使用され得る。ＰＶＴ特性はＺＱ抵抗値に影響を与える可能性があるため、ＺＱ較正信号は、抵抗を調整して入力インピーダンスを既知の値に較正するために使用されるＺＱ基準ピンに提供され得る。理解されるように、精密抵抗は、一般に、メモリデバイス１０上のＺＱピンとメモリデバイス１０の外部のＧＮＤ／ＶＳＳとの間に結合される。この抵抗は、内部ＯＤＴとＩＯピンの駆動強度を調整するための基準として機能する。
【0019】
さらに、ループバック信号（ＬＯＯＰＢＡＣＫ）は、ＩＯインターフェース１６を介してメモリデバイス１０に提供され得る。ループバック信号は、メモリデバイス１０を、信号が同じピンを介してメモリデバイス１０を通ってループバックされるモードに設定するためにテスト段階またはデバッグ段階で使用され得る。例えば、ループバック信号は、メモリデバイス１０のデータ出力（ＤＱ）をテストするようにメモリデバイス１０を設定するために使用され得る。ループバックには、データとストローブの両方、または場合によってはデータピンのみが含まれる場合がある。これは一般に、ＩＯインターフェース１６でメモリデバイス１０によってキャプチャされたデータを監視するために使用されることを目的とする。
【0020】
理解されるように、電源回路（外部ＶＤＤ及びＶＳＳ信号を受信するため）、モードレジスタ（プログラム可能な動作及び構成の様々なモードを定義するため）、読み取り／書き込み増幅器（読み取り／書き込み動作中に信号を増幅するため）、温度センサ（メモリデバイス１０の温度を感知するため）などの他の様々なコンポーネントもまた、メモリデバイス１０に組み込まれ得る。したがって、図１のブロック図は、後続の詳細な説明を支援するために、メモリデバイス１０の特定の機能的特徴を強調するためにのみ提供されることを理解されたい。
【0021】
図２は、ラッチ回路１３の一実施形態の概略図を示している。図示のように、ラッチ回路１３は、行冗長性ヒューズラッチセット５４として機能する複数のラッチセル５２を含む。ラッチ回路１３は、書き込みドライバ５５からのヒューズデータを共有する任意の数のラッチセル５２を含み得る。例えば、１６の行冗長性ヒューズラッチセット５４は、１６の行アドレスごとに各ラッチ回路１３に含まれ得る。追加的または代替的に、ラッチセル５２は、列冗長性スキームなどの他のタイプの冗長性スキームに使用され得る。前述のように、ラッチセル５２は、６Ｔ ＳＲＡＭセルであり得る。具体的には、ラッチセル５２は、図３に関して以下に説明されるように、それぞれがデュアルトランジスタを使用して実装され得るインバータ５６及び５８を含み得る。各ラッチセル５２はまた、対応するワードライン（ＷＬ）信号６４に基づいてインバータ５６及び５８をデータ偽（Ｄｆ）ライン６８及びデータライン（Ｄ）７２に選択的に結合する左アクセストランジスタ６０及び右アクセストランジスタ６２を含む。インバータ５６及び５８は、左アクセストランジスタ６０及び右アクセストランジスタ６２に対して互いに逆向きに結合されている。Ｄｆライン６８及びＤライン７２は、インバータ５６及び５８にデータを書き込む、及び／またはインバータ５６及び５８からデータを読み取るために使用される。インバータ５６及び５８にデータを書き込むために、書き込みドライバ５５は、インバータ５６及び５８に電圧をアサートする。
【0022】
図３は、インバータ５６及び５８を備えた６Ｔ ＳＲＡＭ構成を有するラッチセル５２の一実施形態の概略図である。図示のように、インバータ５６は、それぞれそれらのゲートが左アクセストランジスタ６０（ここでは、ＮＭＯＳトランジスタとして示されている）に結合され、それらの間の出力が右アクセストランジスタ６２（ここでは、ＮＭＯＳトランジスタとして示されている）に結合されるＮＭＯＳトランジスタ１００及びＰＭＯＳトランジスタ１０２を含む。出力は、ＮＭＯＳトランジスタ１００とＰＭＯＳトランジスタ１０２の両方のドレイン端子が一緒に結合されている場所に配置されている。換言すれば、ＮＭＯＳトランジスタ１００及びＰＭＯＳトランジスタ１０２のドレイン端子は、一緒に、そして右アクセストランジスタ６２に結合されている。インバータ５８は、それぞれそれらのゲートが右アクセストランジスタ６２に結合され、それらの間の出力が左アクセストランジスタ６０に結合されている、ＮＭＯＳトランジスタ１０４及びＰＭＯＳトランジスタ１０６を含む。出力は、ＮＭＯＳトランジスタ１０４とＰＭＯＳトランジスタ１０６の両方のドレイン端子が一緒に結合されている場所に配置されている。換言すれば、ＮＭＯＳトランジスタ１０４及びＰＭＯＳトランジスタ１０６のドレイン端子は、一緒に、そして右アクセストランジスタ６２に結合されている。電圧１０８は、ＰＭＯＳトランジスタ１０２及び１０６のソースを介して、ＰＭＯＳトランジスタ１０２及び１０６に電力を供給する。ＮＭＯＳトランジスタ１００及び１０４のソース端子は、接地に結合し得る。
【0023】
図２に戻ると、書き込みドライバ５５は、ヒューズデータ入力（Ｄｉｎ）６７を反転させてＤｆライン６８を生成するＤｉｎ６７を受信するインバータ６６を含む。同様に、インバータ７０は、Ｄｆライン６８を反転させてＤライン７２を生成するために使用される。しかしながら、書き込みドライバが複数のラッチセル５２間で共有され、いくつかの状況（例えば、データ反転）で複数のラッチセル５２を同時に駆動するために書き込みドライバ５５が使用されると、書き込みドライバ５５は、Ｄライン７２を通して正しい値を書き込むことができない場合がある。
【0024】
具体的には、図４は、複数のラッチセル５２に同時に書き込みを試みるときに、書き込みエラー８２を引き起こすラッチセル５２の電圧を反映するグラフ８０を示している。グラフ８０は、Ｄｉｎ６７に対応する書き込みデータライン８４を含む。グラフ８０はまた、それぞれのＷＬ信号６４に対応するＷＬライン８６を含む。さらに、グラフ８０は、Ｄライン７２に対応するドライバ出力ライン８８を含む。さらに、グラフ８０は、Ｄｆライン６８に対応するドライバ出力偽ライン９０を含む。さらに、グラフ８０は、インバータ５６及び５８に記憶された電圧にそれぞれ対応するラッチノードライン９２を含む。時間９４において、それぞれのＷＬ信号６４が高に遷移するとき、左右のアクセストランジスタ６０及び６２は、ラッチセル５２を書き込みドライバ５５に結合する。Ｄｆライン６８が複数のラッチセル５２に同時に駆動されるとき、駆動によりＤｆライン６８上にノイズが生成される。このノイズは、次に、インバータ７０を介してＤｆライン６８からＤライン７２に伝播され、Ｄライン７２上のデータが不正確になる。
【0025】
この書き込みエラーに対処するために、図５は、Ｄライン７２とは独立してＤｆライン６８を生成する書き込みドライバ１１１を使用するラッチ回路１３の一実施形態を示している。具体的には、書き込みドライバ１１１は、Ｄｆライン６８の生成がＤライン７２の生成から分割されるノード１１０を含む。Ｄライン７２の生成は、書き込みドライバ５５におけるＤライン７２の生成と同様に、インバータ６６及び７０を通って進行する。Ｄｆライン６８の生成は、インバータ６６を使用するのではなく、書き込みドライバ１１１内の別個のインバータ１１２を通って流れる。Ｄｆライン６８とＤライン７２の生成を分離することにより、Ｄｆライン６８及び／またはＤライン７２で生じるいかなるノイズも他のラインに伝播されず、それにより、エラー８２などのそのような伝播ベースの書き込みエラーをブロックする。
【0026】
Ｄｆライン６８とＤライン７２との間のフィードバック伝播に基づく書き込みエラーに加えて、書き込みドライバ５５及び／または書き込みドライバ１１１は、特定の状態（例えば、低電圧及び／またはプロセスコーナー）で複数のラッチセル５２のインバータ５６及び５８をプルダウンする問題を経験する場合がある。プルダウンを完了する上でこの難題は、ＰＭＯＳトランジスタ１０２及び１０６がプルダウンと戦うことに起因する。換言すれば、書き込みドライバ５５及び／または１１１は、ラッチセル５２の電圧１０８から書き込みドライバ１１１のＶＳＳへの比較的に大きい電流の流れのために、特定の状態ではインバータ５６及び５８をプルダウンするのに十分な強度ではない場合がある。このバス競合は、ラッチセル５２の書き込み速度を損なう。
【0027】
この潜在的な問題に対処するために、ラッチ回路１３は、インバータ５６及び５８への電圧１０８の接続を動的電圧１４２とインバータ５６及び５８との間の接続に置き換えることによって、書き込み支援パワーゲーティングを提供し得る。動的電圧１４２は、ＷＬ信号６４が高であるセル書き込み期間中に遮断され得る。そのような書き込み支援を提供するために、メモリデバイス１０の少なくともいくつかの実施形態は、ＰＭＯＳトランジスタ１０２及び１０６からの電圧を遮断する１つまたは複数のラッチセル５２を含み得る。例えば、図６は、書き込みドライバ１１１を支援するために、生成回路１４０を使用してラッチセル５２のために動的電圧を生成して、電圧１０８からそれぞれのＰＭＯＳトランジスタ１０２及び１０６を遮断する書き込みドライバ１１１を備えたラッチ回路１３の一実施形態を示す。図６のラッチ回路１３が、ラッチセル５２のために動的電圧１４２を生成する生成回路１４０を含む点を除き、図６のラッチ回路１３は図５のラッチ回路１３と同じである。
【0028】
図７は、生成回路１４０の一実施形態の概略図である。図示のように、各ラッチセル５２についてサブ回路１４３を含む生成回路１４０は、それぞれのラッチセル５２に対応するＷＬ信号６４がアサートされない限り、対応するラッチセル５２の動的電圧１４２に電圧１０８を結合するＰＭＯＳトランジスタ１４４を含む。それぞれのラッチセル５２に対応するＷＬ信号６４がアサートされると、ＰＭＯＳトランジスタ１４４は、電圧１０８と動的電圧１４２との間の接続を遮断する。電圧１０８と動的電圧１４２との間の接続を遮断すると、インバータ５６及び５８のＰＭＯＳトランジスタ１０２及び１０６から電力が除去される。インバータ５６及び５８のＰＭＯＳトランジスタ１０２及び１０６から電力を除去することにより、それぞれのサイクルでインバータ５６及び５８をプルダウンするために書き込みドライバ１１１によってアサートされる必要がある強度の量が緩和される。
【0029】
図８は、生成回路１４０の一部分の代替の実施形態を示している。図８の生成回路の部分では、ＮＭＯＳトランジスタ１４５は、対応する動的電圧１４２を結合し、ＶＳＳ１４８から分離するために使用される。スイッチは、駆動電圧１４７及びＶＳＳ１４８の接続を選択的に切り替えるために使用される。ＮＭＯＳトランジスタ１４５及びＰＭＯＳトランジスタ１４４は、それらのゲートがスイッチ１４６に結合されているためである。スイッチ１４６が駆動電圧１４７をＮＭＯＳトランジスタ１４５及びＰＭＯＳトランジスタ１４４のゲートに結合するとき、ＰＭＯＳトランジスタ１４４は、動的電圧１４２をＶＳＳ１４８に結合しながら、電圧１０８と動的電圧１４２との間の接続を遮断する。換言すれば、スイッチ１４６が駆動電圧１４７を通過させるとき、スイッチ１４６は動的電圧１４２をＶＳＳ１４８に結び付けるようにする。そうでなければ、動的電圧１４２は電圧１０８に結び付けられる。
【0030】
図９は、図６のラッチ回路１３内の信号の一実施形態のグラフ１５０を示している。図示のように、グラフ１５０は、それぞれのラッチセル５２について、Ｄｉｎ６７に対応する書き込みデータライン１５２と、ＷＬ信号６４に対応するＷＬライン１５４とを含む。グラフ１５０はまた、Ｄｆライン６８及びＤライン７２に対応する書き込みドライバ出力ライン１５６を含む。グラフ１５０はまた、ラッチセル５２に格納されたデータに対応するラッチライン１５８を含む。さらに、グラフ１５０は、ラッチセル５２の動的電圧１４２に対応する動的電圧ライン１６０を含む。別々に生成されたＤｆライン６８及びＤライン７２の使用に少なくとも部分的に基づいて、ノイズは、書き込みドライバ出力ライン１５６に示されるように、Ｄｆライン６８とＤライン７２との間で伝播されない。具体的には、データ反転で複数のラッチセル５２に同時に書き込むとき、時間９４で、ラッチライン１５８に伝播ベースのエラーは発生しない。さらに、生成回路１４０からの書き込み支援を使用して、ラッチセル５２の（動的電圧ライン１６０で示されるような）動的電圧１４２は、時間９４で遮断される。動的電圧１４２はまた、時間１６２、１６４、及び１６６でＷＬライン１５４の後続の各パルスで遮断される。インバータ５６または５８の１つが書き込みのたびにプルダウンされるので、ＷＬライン１５４の各パルスは、ＰＭＯＳトランジスタ１０２及び１０６への電力を遮断して、時間９４、１６２、１６４、及び１６６でラッチセル５２に記憶された対応する電圧のプルダウンを支援する動的電圧ライン１６０の対応する変化を引き起こす。前述のように、ＰＭＯＳトランジスタ１０２及び１０６への供給電圧のこの遮断により、書き込みドライバ１１１は、インバータ５６及び５８のプルダウンが、書き込みドライバが書き込み支援パワーゲーティングなしで印加可能であるよりも多くのプルダウン力を利用するであろう状態でも、インバータ５６及び５８をプルダウンできる。図示された動的電圧１４２のターンオフタイミングは、ＷＬライン１５４に基づいて特定の時間に発生するが、いくつかの実施形態では、動的電圧１４２のターンオフタイミングは特定の時間よりも柔軟であり得る。例えば、ＷＬライン１５４のアサートと動的電圧１４２との間の遅延が発生する場合がある。追加的または代替的に、スイッチ１４７は、ＳＲＡＭが変化している間であっても、任意の適切な時間に切り替え得る。例えば、ＳＲＡＭが変化している期間を含めた、動的電圧ターンオフ期間１６８内の任意の期間を使用することができる。
【0031】
前述は、様々な論理低及び／または論理高のアサーション極性について説明しているが、これらの極性の少なくともいくつかは、いくつかの実施形態では反転する場合がある。さらに、いくつかの実施形態では、本明細書に説明される論理ゲートは、単一のＮＡＮＤゲート及び／または増幅器または他の類似する変更で置き換えられたインバータ（例えば、インバータ６６）などの同様の論理関数で置き換えられ得る。同様に、前述では、様々なタイプの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の使用について説明しているが、いくつかの実施形態では、少なくとも１つのＭＯＳＦＥＴを、バイポーラ接合トランジスタ（ＢＪＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）などの別の適切なタイプのトランジスタに置き換え得る。
【0032】
本開示は、様々な修正及び代替の形態の影響を受ける場合があるが、特定の実施形態を、例として図面に示し、本明細書に詳細に記載してきた。しかしながら、本開示は、開示される特定の形態に限定されることを意図するものではないことを理解されたい。むしろ、本開示は、以下に添付される特許請求の範囲によって定義される本開示の趣旨及び範囲内に含まれる全ての修正、均等物、及び代替物を包含することを意図する。
【0033】
本明細書で提示及び特許請求される技術は、現在の技術分野を明らかに改善し、したがって、抽象的、無形、または純粋に理論的ではない、実用的な性質の物質的対象及び具体的な例に参照及び適用される。さらに、本明細書の末尾に追加された請求項に、「・・・の［機能］を［実行する］ための手段」または「・・・の［機能］を［実行する］ためのステップ」として指定された１つまたは複数の要素が含まれている場合、そのような要素は米国特許法第１１２条（ｆ）の下で解釈されることが意図される。ただし、他の方法で指定された要素を含むいずれの請求項については、そのような要素が米国特許法第１１２条（ｆ）に基づいて解釈されないことが意図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2022-04-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリデバイスであって、前記メモリデバイスで使用するためのデータをラッチするように構成されたラッチ回路を備え、
前記ラッチ回路は、
それぞれが前記データのビットを格納するように構成された複数のラッチセルと、
書き込みドライバであって、
前記複数のラッチセルに格納される前記データを受信するように構成された入力と、
前記入力に結合され、データ信号を前記複数のラッチセルの第１の側に出力するように構成されたインバータのペアと、
前記入力に結合され、前記複数のラッチセルの第２の側にデータ偽信号を生成するように構成されたインバータであって、前記データ偽信号を生成するために使用される前記データが、前記インバータのペアを通過しない、前記インバータと
を備える、前記書き込みドライバと
を備える、前記メモリデバイス。
【請求項2】
前記第１の側が、前記複数のラッチセルの左側を含み、前記第２の側が、前記複数のラッチセルの右側を含む、請求項１に記載のメモリデバイス。
【請求項3】
前記ラッチセルに供給される動的電圧を生成するように構成された生成回路を備える、請求項１に記載のメモリデバイス。
【請求項4】
前記生成回路が、それぞれが前記複数のラッチセルのうちのラッチセルに対応する複数のサブ回路を備える、請求項３に記載のメモリデバイス。
【請求項5】
各サブ回路が、対応する前記ラッチセルのために高に遷移するワードライン信号に少なくとも部分的に基づいて、供給電圧からそれぞれの動的電圧を選択的に切り離すように構成されたＰＭＯＳトランジスタを備える、請求項４に記載のメモリデバイス。
【請求項6】
各サブ回路が、供給電圧からそれぞれの動的電圧を選択的に切り離すように構成されたＰＭＯＳトランジスタと、
前記それぞれの動的電圧を第２の電圧に選択的に結合するように構成されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートに結合され、第１の極に選択的に接続して前記それぞれの動的電圧を前記供給電圧に駆動するか、または第２の極に選択的に接続して前記それぞれの動的電圧を前記第２の電圧に駆動するスイッチと
を備える、請求項４に記載のメモリデバイス。
【請求項7】
各ラッチセルが、前記複数のラッチセルの前記第１の側を介して前記ラッチセルへのアクセスを選択的に提供する第１のアクセストランジスタと、
前記複数のラッチセルの前記第２の側を介して前記ラッチセルへのアクセスを選択的に提供する第２のアクセストランジスタと
を備える、請求項１に記載のメモリデバイス。
【請求項8】
各ラッチセルが、前記第１のアクセストランジスタと前記第２のアクセストランジスタとの間に結合された第１のインバータと、
前記第１のアクセストランジスタと前記第２のアクセストランジスタとの間に結合された第２のインバータと
を備え、
前記第１及び第２のインバータが、前記第１のアクセストランジスタ及び前記第２のアクセストランジスタに対して逆向きに配置されている、
請求項７に記載のメモリデバイス。
【請求項9】
前記第１のインバータが、第１のＮＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのゲートが前記第１のアクセストランジスタに結合され、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのドレイン端子が前記第２のアクセストランジスタに結合される、前記第１のＰＭＯＳトランジスタと
を備え、
前記第２のインバータが、
第２のＮＭＯＳトランジスタと、
第２のＰＭＯＳトランジスタであって、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのゲートが前記第２のアクセストランジスタに結合され、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのドレイン端子が前記第１のアクセストランジスタに結合される、前記第２のＰＭＯＳトランジスタと
を備える、
請求項８に記載のメモリデバイス。
【請求項10】
前記第１及び第２のＰＭＯＳトランジスタのソース端子が、電圧源に結合される、請求項９に記載のメモリデバイス。
【請求項11】
前記第１及び第２のアクセストランジスタを介してアクセスを制御するように構成されたワードライン信号に少なくとも部分的に基づいて、前記第１及び第２のＰＭＯＳトランジスタのソース端子を電圧源に選択的に結合するように構成された電圧トランジスタを備える、請求項９に記載のメモリデバイス。
【請求項12】
前記電圧トランジスタが、前記ワードライン信号のアサーションに少なくとも部分的に基づいて、前記電圧源から前記第１及び第２のＰＭＯＳトランジスタの前記ソース端子を切り離すように構成されたＰＭＯＳトランジスタを備える、請求項１１に記載のメモリデバイス。
【請求項13】
方法であって、複数のラッチセルに格納されるデータを受信することと、
前記データを反転させるためにデータ偽インバータを使用してデータ偽信号を生成することと、
インバータペアを使用してデータ信号を生成することであって、前記データ偽信号を生成するために使用される前記データが、前記データ信号を生成するために使用される前記インバータペアを通過しない、前記生成することと、
前記データ偽信号を使用して前記複数のラッチセルの第１の側を駆動することと、
前記データ信号を使用して前記複数のラッチセルの第２の側を駆動することと
を含む、前記方法。
【請求項14】
ラッチセルに記憶された電圧をプルダウンするときに、前記複数のラッチセルのうちのラッチセルのインバータのｐチャネルを電圧源から切り離すことを含む、請求項１３に記載の方法。
【請求項15】
前記ラッチセルの前記インバータの前記ｐチャネルを切り離すことが、ワードライン信号に少なくとも部分的に基づく、請求項１４に記載の方法。
【請求項16】
前記ラッチセルの前記第１及び第２の側を駆動することが、前記ワードライン信号に少なくとも部分的に基づいて前記ラッチセルに書き込み、第１のアクセストランジスタを介した前記ラッチセルの前記第１の側から、及び第２のアクセストランジスタを介した前記ラッチセルの前記第２の側から前記ラッチセルへのアクセスを可能にすることを含む、請求項１５に記載の方法。
【請求項17】
ラッチ回路装置であって、それぞれがデータのビットを格納するように構成された複数のラッチセルと、
前記複数のラッチセルの第１の側に結合されたデータラインと、
前記複数のラッチセルの第２の側に結合されたデータ偽ラインと、
書き込みドライバであって、
前記データを受信するように構成された入力と、
前記入力に結合され、前記データを反転させることによって前記データ偽ライン上にデータ偽信号を生成するように構成されたデータ偽インバータと、
前記入力に結合され、前記データライン上にデータ信号を生成するように構成されたインバータのペアであって、前記データ偽信号を生成するために使用される前記データが前記インバータのペアを通過しない、前記インバータのペアと
を備える、前記書き込みドライバと
を備える、前記ラッチ回路装置。
【請求項18】
前記データが、前記ラッチ回路を含むメモリデバイスのためのメモリ冗長性スキームでメモリデータをルーティングする際に使用されるように構成されたヒューズデータを含む、請求項１７に記載のラッチ回路装置。
【請求項19】
前記データ信号及び前記データ偽信号を介して前記書き込みドライバによるそれぞれのラッチセルへのアクセスを制御するために使用されるワードライン信号に少なくとも部分的に基づいて電圧源から前記それぞれのラッチセルのラッチインバータを切り離すことによって、前記書き込みドライバが前記複数のラッチセルのうちの対応するラッチセルで電圧をプルダウンするのを支援するようにそれぞれ構成された複数の書き込み支援トランジスタを備える、請求項１７に記載のラッチ回路装置。
【請求項20】
前記データ信号及び前記データ偽信号が、前記ワードライン信号に少なくとも部分的に基づいて前記データを前記ラッチセルに格納するために使用される差動信号である、請求項１９に記載のラッチ回路装置。
【請求項21】
ラッチ回路であって、
それぞれが前記ラッチ回路で受信したデータのビットを格納するように構成された複数のラッチセルと、
書き込みドライバであって、
前記複数のラッチセルに格納される前記データを受信するように構成された入力と、
前記入力に結合され、データ信号を生成し、前記複数のラッチセルの第１の側に出力するように構成された前記書き込みドライバの第１の部分と、
前記入力に結合され、データ偽信号を生成し、前記複数のラッチセルの第２の側に出力するように構成された前記書き込みドライバの第２の部分であって、前記データ信号及び前記データ偽信号の前記生成が並行して実行される、前記第２の部分と
を備える、前記書き込みドライバと
を備える、前記ラッチ回路。
【請求項22】
前記書き込みドライバの前記第１の部分が、直列で接続されたインバータのペアを備える、請求項２１に記載のラッチ回路。
【請求項23】
前記書き込みドライバの前記第２の部分が、単一のインバータを備える、請求項２１に記載のラッチ回路。
【請求項24】
前記データ偽信号を生成するために使用される前記データが、前記書き込みドライバの前記第１の部分を通過しない、請求項２１に記載のラッチ回路。
【請求項25】
前記第１の側が、前記複数のラッチセルの左側を含み、前記第２の側が、前記複数のラッチセルの右側を含む、請求項２１に記載のラッチ回路。
【請求項26】
前記ラッチセルに供給される動的電圧を生成するように構成された生成回路を備え、前記生成回路が、それぞれが前記複数のラッチセルのそれぞれのラッチセルに対応する複数のサブ回路を備える、請求項２１に記載のラッチ回路。
【請求項27】
各サブ回路が、対応する前記ラッチセルのためのワードライン信号に少なくとも部分的に基づいてそれぞれの動的電圧を供給電圧から選択的に切り離すためにトランジスタを備える、請求項２６に記載のラッチ回路。
【請求項28】
各ラッチセルが、
前記複数のラッチセルの前記第１の側を介して前記ラッチセルへのアクセスを選択的に提供する第１のアクセストランジスタと、
前記複数のラッチセルの前記第２の側を介して前記ラッチセルへのアクセスを選択的に提供する第２のアクセストランジスタと
を備える、請求項２１に記載のラッチ回路。
【請求項29】
各ラッチセルが、
前記第１のアクセストランジスタと前記第２のアクセストランジスタとの間に結合された第１のインバータと、
前記第１のアクセストランジスタと前記第２のアクセストランジスタとの間に結合された第２のインバータと
を備え、
前記第１及び第２のインバータが、前記第１のアクセストランジスタ及び前記第２のアクセストランジスタに対して逆向きに配置されている、
請求項２８に記載のラッチ回路。
【請求項30】
前記第１のインバータが、
第１のＮＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのゲートが前記第１のアクセストランジスタに結合され、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのドレイン端子が前記第２のアクセストランジスタに結合される、前記第１のＰＭＯＳトランジスタと
を備え、
前記第２のインバータが、
第２のＮＭＯＳトランジスタと、
第２のＰＭＯＳトランジスタであって、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのゲートが前記第２のアクセストランジスタに結合され、前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのドレイン端子が前記第１のアクセストランジスタに結合される、前記第２のＰＭＯＳトランジスタと
を備える、
請求項２９に記載のラッチ回路。
【請求項31】
前記第１及び第２のＰＭＯＳトランジスタのソース端子が、電圧源に結合される、請求項３０に記載のラッチ回路。
【請求項32】
前記第１及び第２のアクセストランジスタを介してアクセスを制御するように構成されたワードライン信号に少なくとも部分的に基づいて、前記第１及び第２のＰＭＯＳトランジスタのソース端子を電圧源に選択的に結合するように構成された電圧トランジスタを備える、請求項３０に記載のラッチ回路。
【請求項33】
前記電圧トランジスタが、前記ワードライン信号のアサーションに少なくとも部分的に基づいて、前記電圧源から前記第１及び第２のＰＭＯＳトランジスタの前記ソース端子を切り離すように構成されたＰＭＯＳトランジスタを備える、請求項３２に記載のラッチ回路。
【請求項34】
方法であって、
入力で複数のラッチセルに格納されるデータを受信することと、
書き込みドライバの第１の部分でデータ信号を生成することと、
前記書き込みドライバの第２の部分を使用してデータ偽信号を生成することであって、前記データ信号及び前記データ偽信号を生成することが、前記入力と前記複数のラッチセルとの間で並行して生成される、前記生成することと、
前記データ偽信号を使用して前記複数のラッチセルの第１の側を駆動することと、
前記データ信号を使用して前記複数のラッチセルの第２の側を駆動することと
を含む、前記方法。
【請求項35】
前記データ信号を生成することが、第１及び第２のインバータを使用して前記データを２回反転させることを含む、請求項３４に記載の方法。
【請求項36】
前記データ偽信号を生成することが、第３のインバータを使用して前記データを単回反転させることを含む、請求項３５に記載の方法。
【請求項37】
前記データ信号及び前記データ偽信号を並行して生成することが、前記入力と前記複数のラッチセルとの間で前記書き込みドライバの前記第１の部分と前記第２の部分との間の重複なく、前記入力で前記データを分割することを含む、請求項３４に記載の方法。
【請求項38】
ラッチ回路装置であって、
それぞれがデータのビットを格納するように構成された複数のラッチセルと、
前記複数のラッチセルの第１の側に結合されたデータラインと、
前記複数のラッチセルの第２の側に結合されたデータ偽ラインと、
書き込みドライバであって、
前記データを受信するように構成された入力と、
前記入力に結合され、データ信号を生成し、前記データライン上に出力するように構成された回路の第１の部分と、
前記入力に結合され、データ偽信号を生成し、前記データ偽ラインに出力するように構成された回路の第２の部分であって、前記データ信号及び前記データ偽信号を生成することが、前記入力と前記複数のラッチセルの間で前記回路の前記第１の部分と前記回路の前記第２の部分との間の重複なく並行して実行される、前記第２の部分と
を備える、前記書き込みドライバと
を備える、前記ラッチ回路装置。
【請求項39】
前記回路の前記第１の部分が、直列で接続された第１及び第２のインバータを備える、請求項３８に記載のラッチ回路装置。
【請求項40】
前記第１の側が、前記複数のラッチセルの左側を含み、前記第２の側が、前記複数のラッチセルの右側を含む、請求項３８に記載のラッチ回路装置。
【国際調査報告】