(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-08-15
(54)【発明の名称】メモリセルおよびメモリデバイス
(51)【国際特許分類】
H01L 27/11507 20170101AFI20220805BHJP
H01L 21/336 20060101ALI20220805BHJP
G11C 16/04 20060101ALI20220805BHJP
【ＦＩ】
H01L27/11507
H01L29/78 371
G11C16/04 110
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021571507
(86)(22)【出願日】2020-05-28
(85)【翻訳文提出日】2022-01-31
(86)【国際出願番号】 GB2020051292
(87)【国際公開番号】W WO2020240186
(87)【国際公開日】2020-12-03
(31)【優先権主張番号】1907540.7
(32)【優先日】2019-05-29
(33)【優先権主張国・地域又は機関】GB
(81)【指定国・地域】
(71)【出願人】
【識別番号】521521910
【氏名又は名称】ユニバーシティー オブ ランカスター
【氏名又は名称原語表記】Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｌａｎｃａｓｔｅｒ
(74)【代理人】
【識別番号】100093779
【弁理士】
【氏名又は名称】服部 雅紀
(72)【発明者】
【氏名】ヘイン マヌス
(72)【発明者】
【氏名】レーン ドミニック
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225EB01
5F083EP02
5F083EP22
5F083EP43
5F083ER21
5F083GA01
5F083HA06
5F083JA01
5F083JA31
5F083JA38
5F083JA60
5F101BA01
5F101BB02
5F101BE07
(57)【要約】
【課題】１または複数ビットの情報を記憶するメモリセルおよびメモリデバイスを提供する。
【解決手段】メモリセル１０は、ソース端子１２、ドレイン端子１４、ソース端子１２とドレイン端子１４との間に延在するチャネル１６が設けられた半導体基板１８を含む。メモリセル１０は、制御ゲート２４およびフローティングゲート２６をさらに備える。フローティングゲート２６は、制御ゲート２４とチャネル１６との間に配置されている。フローティングゲート２６は、電荷障壁によって制御ゲート２４およびチャネル１６から電気的に絶縁され、書き込みおよび消去動作において、電荷キャリアがフローティングゲート２６へ選択的に出入りすることを可能にし、フローティングゲート２６の少なくとも第１および第２の占有状態を提供するように構成される。
【選択図】図１
【解決手段】メモリセル１０は、ソース端子１２、ドレイン端子１４、ソース端子１２とドレイン端子１４との間に延在するチャネル１６が設けられた半導体基板１８を含む。メモリセル１０は、制御ゲート２４およびフローティングゲート２６をさらに備える。フローティングゲート２６は、制御ゲート２４とチャネル１６との間に配置されている。フローティングゲート２６は、電荷障壁によって制御ゲート２４およびチャネル１６から電気的に絶縁され、書き込みおよび消去動作において、電荷キャリアがフローティングゲート２６へ選択的に出入りすることを可能にし、フローティングゲート２６の少なくとも第１および第２の占有状態を提供するように構成される。
【選択図】図１
【特許請求の範囲】
【請求項1】
１または複数ビットの情報を記憶するメモリセルであって、ソース端子、ドレイン端子、および、前記ソース端子と前記ドレイン端子との間に延在するチャネルが設けられた半導体基板を備え、
制御ゲートと、フローティングゲートと、をさらに備え、
前記フローティングゲートは、前記制御ゲートと前記チャネルとの間に配置され、電荷障壁によって前記制御ゲートと前記チャネルとから電気的に絶縁され、書き込み動作および消去動作において、電荷キャリアが前記フローティングゲートの内外へ選択的に出入りすることを可能にするように設けられ、フローティングゲートの少なくとも第１および第２の占有状態を提供し、
前記チャネルは、前記制御ゲートと前記半導体基板との間に印加され、前記電荷キャリアを前記半導体基板から前記チャネルへ導入し、前記チャネルを導電性にする最小閾値電圧を提供するように構成され、
前記最小閾値電圧は、前記フローティングゲートの占有状態に依存し、
前記フローティングゲートの前記第１の占有状態に導電性チャネルを提供し、前記フローティングゲートの前記第２の占有状態に非導電性チャネルを提供する読み出し電圧が前記制御ゲートと前記半導体基板との間に印加される、メモリセル。
【請求項2】
前記電荷キャリアが前記チャネルの伝導帯に存在しうる最低エネルギー準位は、前記半導体基板の価電子帯よりも高いエネルギーを有するヘテロ接合を、前記チャネルと前記半導体基板との間の界面に有する、請求項１に記載のメモリセル。
【請求項3】
前記チャネルは、前記チャネル内の前記電荷キャリアを収容する離散的な内部エネルギー準位を有する量子井戸を含む、請求項１または請求項２に記載のメモリセル。
【請求項4】
前記量子井戸は、前記電荷障壁と前記半導体基板との間に設けられている、請求項３に記載のメモリセル。
【請求項5】
前記電荷障壁および前記半導体基板は、量子井戸の壁を画定する、請求項１～４のいずれか一項に記載のメモリセル。
【請求項6】
前記チャネルを横切る任意の印加バイアスの非存在下で、前記チャネルは、前記チャネルと前記電荷障壁との間の界面における電位障壁と、前記チャネルと前記半導体基板との間の界面における前記電位障壁とを備える、請求項１～５のいずれか一項に記載のメモリセル。
【請求項7】
前記チャネルと前記半導体基板との間の界面における前記電位障壁は、前記電荷キャリアが、前記半導体基板と前記チャネルとの間を選択的に通過することを可能にする、請求項６に記載のメモリセル。
【請求項8】
前記チャネルは、前記チャネルと前記電荷障壁との間の界面、および、前記チャネルと前記半導体基板との間の界面にヘテロ接合を形成する伝導帯オフセットおよび／または価電子帯オフセットを備えてなる、請求項１～７のいずれか一項に記載のメモリセル。
【請求項9】
前記チャネルは、２つのワイドバンドギャップ半導体の間に配置される、ナローバンドギャップ半導体によって形成される、請求項１～８のいずれか一項に記載のメモリセル。
【請求項10】
前記チャネルと前記半導体基板との間の界面は、タイプＩＩＩのヘテロ接合である、請求項１～９のいずれか一項に記載のメモリセル。
【請求項11】
前記チャネルはＩｎＧａＡｓ量子井戸であり、隣接するバリア材の１つがＧａＳｂである、請求項１～１０のいずれか一項に記載のメモリセル。
【請求項12】
量子井戸の最低の内部エネルギー準位は、当該メモリセルを横切って印加される電界の非存在下で、前記半導体基板の価電子帯エネルギーよりも高いエネルギーを有する、請求項３～１１のいずれか一項に記載のメモリセル。
【請求項13】
前記量子井戸の最低の前記内部エネルギー準位は、当該メモリセルを横切って印加される電界の非存在下で、前記半導体基板のフェルミエネルギーよりも高いエネルギーを有する、請求項１２に記載のメモリセル。
【請求項14】
使用時に、前記半導体基板と前記チャネルとの間を前記電荷キャリアが選択的に通過することは、前記チャネルと前記半導体基板との間の界面における、前記電位障壁の形状および／または大きさを制御することによって制御可能である、請求項７に記載のメモリセル。
【請求項15】
前記半導体基板と前記チャネルとの間を前記電荷キャリアが通過することは、当該メモリセルを横切る電界を印加することによって制御可能である、請求項１４に記載のメモリセル。
【請求項16】
電界の印加に応答して、量子井戸の最低の閉じ込められた内部状態は、前記半導体基板の少なくとも一部の価電子帯エネルギーよりも低いエネルギーを有する、請求項１５に記載のメモリセル。
【請求項17】
前記チャネルは、印加された電界の非存在下で、前記電荷キャリアによって占有されない、請求項１～１６のいずれか一項に記載のメモリセル。
【請求項18】
前記チャネルは、印加された電界の非存在下で、非導電性および／または絶縁性である、請求項１～１７のいずれか一項に記載のメモリセル。
【請求項19】
請求項１～１８のいずれか一項に記載の複数の当該メモリセルを含むメモリデバイスであって、前記フローティングゲートは、書き込みおよび消去動作において、共鳴トンネルによって、前記電荷キャリアが、前記フローティングゲートへ選択的に出入りすることを可能にするように構成される、メモリデバイス。
【請求項20】
複数の当該メモリセルは、複数の列および複数の行を含むアレイ内に配置され、当該メモリデバイスは、前記アレイの列内にある各当該メモリセルの前記制御ゲートに電圧を供給するように配置された少なくとも１つの第１電気接点と、
前記ソース端子、前記ドレイン端子またはベースゲート端子のうちの少なくとも１つに電圧を供給するように配置された少なくとも１つの第２電気接点と、
を備える、請求項１９に記載のメモリデバイス。
【請求項21】
前記第１電気接点は、必要電圧の第１の部分を前記アレイ内の所望の列に印加するように構成され、前記第２電気接点は、前記アレイ内の所望の行に前記必要電圧の第２の部分を印加するように構成され、
前記アレイ内のターゲットセルは、全ての前記必要電圧を受け取る、請求項２０に記載のメモリデバイス。
【請求項22】
前記必要電圧は、読み出し電圧、書き込み電圧、および消去電圧のいずれかである、請求項２１に記載のメモリデバイス。
【請求項23】
複数の当該メモリセルの前記ソース端子、または、複数の当該メモリセルの前記ドレイン端子のいずれかが、複数の当該メモリセルに共通のベースゲート端子に電気的に接続されている、請求項１９～２１のいずれか一項に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はメモリセルおよびメモリデバイスに関する。特に、フローティングゲートを利用して電荷を蓄積し、したがってデータを蓄積する電子メモリデバイスに関する。
【0002】
現代では、社会がますます膨大な量のデータへのアクセス、およびその操作と保管にますます依存するようになってきており、その速度はますます速くなっている。実際に、大量のロバストに記憶されたデータに高速でアクセスする能力は、多くの産業において極めて重要である。また、例えば、インターネット等にアクセスする場合には、個人にとっても非常に望ましいものである。情報へのアクセスは選択の自由を促進し、効率性を改善し、革新と経済発展を推進し、全体的に生活の質の改善につながる可能性がある。
【0003】
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスによって使用される半導体ベースの集積回路である。メモリには、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、不揮発性フローティングゲートＮＯＲ／ＮＡＮＤフラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）など、多くの異なるタイプがある。
【0004】
フラッシュメモリは、電荷が選択的に蓄積される、電気的に絶縁されたフローティングゲートを利用する半導体デバイスである。従来のフラッシュメモリセルは半導体基板（通常はシリコン）を含み、これをドープして分離されたソース端子およびドレイン端子を形成する。制御ゲート端子も設けられ、電気的に絶縁されたフローティングゲートが制御ゲートと基板との間に配置さる。制御ゲートに印加される、閾値電圧よりも大きい電圧は、ソース端子とドレイン端子との間の半導体基板内の、反転層としても知られる導電性チャネルに沿った電流の流れを可能にする。
【0005】
電荷がフローティングゲート内に位置する場合、フローティングゲートは、チャネルから制御ゲートを部分的に遮蔽する。それによって、閾値電圧の大きさ、すなわちチャネルを通って電流が流れるために必要な制御ゲートでの電圧を増加させる。したがって、デバイスには少なくとも２つの状態が存在する。電荷がフローティングゲートに保持され、デバイスが第１の閾値電圧を有する状態と、電荷がフローティングゲートに保持されず、デバイスが第２の、より低い閾値電圧を有する状態である。状態は、制御ゲートに中間電圧を印加することによって、すなわち、第１および第２の閾値電圧の間に存在する電圧を印加し、チャネル内の電流の流れを感知することによって決定することができる。２つの状態はビットと見なすことができ、したがって、フローティングゲート内の電荷の有無は、デバイスのメモリ機能を提供することができる。
【0006】
フローティングゲートを電気的に絶縁することによって、これは、チャネルとフローティングゲートとの間に酸化物層を配置することによって、および、制御ゲートとフローティングゲートとの間に酸化物層を配置することによって通常達成されるのだが、フローティングゲートから除去されるリスクなしに、電荷がフローティングゲート内に非常に長時間保持され得る。したがって、フラッシュメモリは、データのロバストな記憶を可能にする不揮発性の形態のメモリである。
【発明の概要】
【発明が解決しようとする課題】
【0007】
フラッシュメモリデバイスは、エンハンスメントモードデバイスまたはデプリーションモードデバイスとして構成可能である。エンハンスメントモードデバイスでは、ゲート電圧をデバイスに印加することによって導電性チャネルが誘起されるのに対して、デプリーションモードデバイスは既に既存の導電性チャネルを有し、これはゲート電圧を印加することによって非導電性にすることができる。したがって、エンハンスメントモードデバイスはゲート電圧が印加されていないときには絶縁状態のままであるが、デプリーションモードデバイスはゲート電圧が印加されていないときには導電性で、したがって、有用な用途は少ない。エンハンスメントモードデバイスは、アレイ内のシングルビットアドレッシングを可能にすることが好ましい。
【0008】
また、印加されたゲート電圧に応じてチャネル導電率の向上を最大化し、メモリデバイスを動作させるために必要な電圧を低下させることが好ましい。従来、これは、横方向にチャネルを空間的にドーピングすることによって、すなわち、ゲート電圧が印加される前に、チャネルの固有の導電率を低下させるように達成される。しかし、横方向にチャネルを空間的にドーピングすることは技術的に難しい。
【0009】
従来技術に関連する上記および／または他の欠点を、克服または実質的に軽減するメモリセルが考案された。
【課題を解決するための手段】
【0010】
本発明の第１の態様によれば、１つまたは複数ビットの情報を記憶するメモリセルが提供される。メモリセルは、ソース端子、ドレイン端子、および、ソース端子とドレイン端子との間に延在するチャネルが設けられた半導体基板を備える。メモリセルは、制御ゲートとフローティングゲートとをさらに備える。フローティングゲートは、制御ゲートとチャネルとの間に配置され、電荷障壁によって制御ゲートとチャネルとから電気的に絶縁され、書き込みおよび消去動作において、フローティングゲートの内外へ電荷キャリアが選択的に通過することを可能にするように構成され、フローティングゲートの少なくとも第１および第２の占有状態を提供する。チャネルは、制御ゲートと基板との間に印加され、電荷キャリアを半導体基板からチャネルへ導入し、チャネルを導電性にする最小閾値電圧を提供するように構成される。最小閾値電圧はフローティングゲートの占有状態に依存する。フローティングゲートの第１の占有状態に導電性チャネル提供を提供し、フローティングゲートの第２の占有状態に非導電性チャネルを提供する読み出し電圧が、制御ゲートと基板との間に印加され得る。
【0011】
本発明によるメモリセルは主に、制御ゲートと基板との間に印加され、基板からチャネルに電荷キャリアを導入してチャネルを導電性にする最小閾値電圧を提供するようにメモリセルが配置されるため、有利である。これは、横方向の空間ドーピングを必要とせずに、ゼロ印加電圧でチャネルを非導電性にすることを可能にし、それゆえ、アレイ内のセルのシングルビットアドレッシングが可能となる。
【0012】
メモリセルは、チャネルと半導体基板との間の界面にヘテロ接合を有してもよい。このヘテロ接合において、電荷キャリアがチャネルの伝導帯に存在することができる最低エネルギー準位は、半導体基板の価電子帯よりも高いエネルギーを有する。したがって、チャネルは、印加電界の非存在下では電荷キャリアによって占有されなくてもよい。
【0013】
チャネルは、ウェルを含んでもよい。ウェルは、電荷キャリアが、そこへ通過する、および、そこから通過することができる、１つまたは複数の内部状態を含むことができる。１つまたは複数の内部状態は、閉じ込められた内部状態であってもよい。１つまたは複数の閉じ込められた内部状態は、離散的なエネルギー準位であってもよい。ウェルは、バルク半導体材料を適切に選択することによって形成することができる。例えば、ウェルは、意図的により高いガリウム（Ｇａ）組成物を有するインジウムガリウムアレスナイド（ＩｎＧａＡｓ）で形成することができる。
【0014】
チャネルは、量子井戸を含んでもよい。量子井戸は、チャネル内に電荷キャリアを収容するための離散的な内部エネルギー準位を有し得る。量子井戸は、電荷障壁と半導体基板との間に画定され得る。チャネルの量子井戸は、チャネルを画定する半導体の層によって形成されてもよく、これは電荷キャリアのエネルギー準位が量子化されるほど十分に薄くてもよい。
【0015】
量子井戸は、チャネルと電荷障壁との間、および／またはチャネルと半導体基板との間の界面にヘテロ接合を形成するために、オフセットした伝導帯および／またはオフセットした価電子帯を有するチャネルによって形成することができる。チャネルのオフセットした伝導帯および／またはオフセットした価電子帯は、隣接する層に対して異なる半導体を選択し、それによって伝導帯および／または価電子帯に量子井戸を画定することによって達成することができる。すなわち、チャネルのオフセットした伝導帯および／またはオフセットした価電子帯は、電荷障壁および半導体基板を形成するために使用される半導体（単数または複数）とは異なる半導体でチャネルを形成することによって達成することができる。電荷障壁および／または半導体基板が、２つ以上の半導体を含む場合、チャネルのオフセットした伝導帯および／またはオフセットした価電子帯は、電荷障壁および／または半導体基板の隣接層に使用される半導体とは異なる半導体でチャネルを形成することによって達成されてもよい。
【0016】
したがって、チャネルは、ナローバンドギャップ半導体が２つのワイドバンドギャップ半導体の間に配置され、それによってヘテロ接合構造を提供することによって形成されてもよい。すなわち、チャネルはナローバンドギャップ半導体によって形成されてもよく、電荷障壁および／または半導体基板の隣接層はワイドバンドギャップ半導体によって形成されてもよい。「バンドギャップ」とは、半導体の価電子帯と伝導帯の間のエネルギーギャップを意味する。
【0017】
チャネルの半導体は、電荷障壁および半導体基板に対して必要な障壁電位を提供する任意の半導体、例えば必要なヘテロ接合で形成されてもよい。現在好ましい実施形態では、半導体がＩＩＩ－Ｖ族半導体、またはＩＩＩ－Ｖ族半導体の合金を含む。例えば、チャンネルはＩＩＩ族原子の５０％以上がＩｎであり、Ｖ族原子の５０％以上がＮまたはＡｓである化合物、例えば基材がＧａＳｂであるＩｎxＧａ1-xＡｓを含むことができる。
【0018】
チャネルと電荷障壁との間、および／またはチャネルと基板との間のヘテロ接合は、タイプＩＩヘテロ接合またはタイプＩＩＩヘテロ接合であってもよい。チャネルと基板との間のヘテロ接合は、好ましくは、チャネルのバンドギャップが、基板のバンドギャップと重ならないように、または、少なくとも半導体基板の隣接する層のバンドギャップと重ならないように、タイプＩＩＩヘテロ接合、すなわち、ブレーク・ギャップ・ヘテロ接合である。それにもかかわらず、ゼロ印加バイアスでは、チャネルの最低の内部エネルギー準位は基板の価電子帯よりも高いエネルギーを有していてもよい。
【0019】
チャネルは、１つまたは複数の量子ドット、量子ワイヤまたは量子井戸を含んでもよい。しかしながら、従来の集積デバイスは層状に形成されており、なめらかな界面を有し、欠陥が非常に少ないヘテロ接合を提供する製造技術が存在するため、量子井戸を使用することにより、セル間のばらつきが少なくなる。
【0020】
チャネルの離散的なエネルギー準位は、電荷キャリアが入り、また、出ることができる１つまたは複数の閉じ込められた内部状態に対応することができる。チャネルの最低の閉じ込められた内部状態は、ゼロ印加バイアスで半導体基板の価電子帯エネルギーよりも高いエネルギーを有し得る。チャネルの最低の閉じ込められた内部状態は、ゼロ印加バイアスで半導体基板のフェルミエネルギーよりも高いエネルギーを有し得る。したがって、チャネルは、電荷キャリアが量子井戸に流れ込まないため、ゼロ印加バイアスで電荷キャリアがない、すなわち非占有状態であってもよい。すなわち、量子井戸、すなわちチャネルは、非導電性、すなわちゼロ印加バイアスで絶縁性であってもよい。
【0021】
メモリセルを横切る電界を印加することで、チャネルの形態、および／または半導体基板内の電荷キャリアのエネルギーを変更することができ、その結果、半導体基板内の電荷キャリアの透過係数が増大する。電位障壁の形状および／または大きさは変更されてもよく、例えば、電位障壁は、印加された電界を横切って傾斜するようになってもよい。特に、電位障壁の高さの増加または減少は、印加された電界を横切るその距離に比例し得る。この電界の印加は、一般にレバー電圧と呼ばれる。
【0022】
電界、すなわち印加バイアスの印加に応答して、チャネルの最低の閉じ込められた内部状態は、半導体基板の少なくとも一部の価電子帯エネルギーよりも低いエネルギーを有し得る。したがって、電荷キャリアは、電界の印加に応じて、半導体基板からチャネル内に流れ込むことができる。したがって、チャネルは、電界の印加に応じて、占有され、すなわち伝導性になり得る。電荷キャリアは、トンネルによって半導体基板からチャネル内に移動してもよい。
【0023】
電荷障壁のうちの少なくとも１つは、使用時に、フローティングゲート内への電荷キャリアの選択的な通過を可能にして、メモリセルによって記憶された１つまたは複数のビットの情報を修正する電荷トラッピング障壁とすることができる。フローティングゲートの一方の側への電荷障壁は電荷トラッピング障壁であってもよく、フローティングゲートの他方の側への電荷障壁はそこを通る電荷キャリアの通過を許容しない電荷ブロッキング障壁であってもよい。現在の好ましい実施形態では、電荷トラッピング障壁は、チャネルとフローティングゲートとの間に配置され、書き込み電圧の印加時に、フローティングゲートに導入された電荷キャリアが、基板からチャネルを通過してフローティングゲートに入るように配置される。
【0024】
電荷トラッピング障壁は、使用時に、フローティングゲート内へ電荷キャリアが選択的に通過することを可能にして、メモリセルによって記憶された１つまたは複数ビットの情報を修正するように適合され得る。電荷トラッピング障壁は、メモリセルを横切る電界の印加に応じて、フローティングゲートへ電荷キャリアが選択的に通過することを可能にするように適合されてもよい。電荷トラッピング障壁は、電荷キャリアがフローティングゲートへ選択的通過することを可能にする任意の形態を有し得る。電荷トラッピング障壁は、例えば、電荷キャリアのエネルギーを制御することによって、および／または少なくとも１つの電位障壁の形状および／または大きさを制御することによって、フローティングゲートへ電荷キャリアが選択的に通過することを可能にする少なくとも１つの電位障壁を含んでもよい。フローティングゲートへ電荷キャリアが選択的に通過することは、量子力学的効果の利用によって可能になる可能性がある。特に、少なくとも１つの電位障壁を透過する電荷キャリアのエネルギーは、少なくとも１つの電位障壁の高さ未満であってもよい。電荷キャリアがフローティングゲートへ通過することは、波動力学的トンネルとも呼ばれる量子トンネルによって行うことができ、従って、電荷トラッピング障壁は量子トンネル障壁であることができる。
【0025】
電荷トラッピング障壁は電位障壁の高さよりも小さい共鳴エネルギーを有する少なくとも１つの電位障壁を含んでもよく、この障壁ではフローティングゲートへ電荷キャリアが通過することが可能になる。共鳴エネルギーにおける電荷キャリアの透過係数は、隣接するエネルギーにおける透過係数と比較して、ピークを示すことがある。共鳴エネルギーにおける透過係数は、隣接するエネルギーにおける透過係数よりも何桁も大きくなる可能性がある。電荷キャリアのフローティングゲートへの通過は共鳴トンネルによって行うことができ、従って、電荷トラッピング障壁は、共鳴トンネル障壁とすることができる。
【0026】
共鳴トンネルは、各書き込みおよび／または消去動作に対して、例えば１ｎｓの領域で、１０μｓ未満、１μｓ未満、５００ｎｓ未満、または１００ｎｓ未満などの高速書き込みおよび消去速度を可能にする。
【0027】
電荷トラッピング障壁は、電荷キャリアのフローティングゲートへの選択的バンド間通過、例えば伝導帯と価電子帯との間、を可能にする少なくとも１つの電位障壁を含み得る。したがって、電荷トラッピング障壁は、ｐ－ｎ接合、たとえば高濃度にドープされたｐ－ｎ接合を含むことができる。しかしながら、電荷トラッピング障壁は、電荷キャリアのフローティングゲート内への選択的なバンド内通過、例えば伝導帯内または価電子帯内、を可能にする少なくとも１つの電位障壁を含むことが好ましい。電荷トラッピング障壁は、エネルギー状態が量子化される少なくとも１つの電位障壁を含み得る。これは、障壁内部の状態密度の減少につながる。その結果、特定のエネルギー準位のみが満たされることが可能になる。電荷トラッピング障壁は、１つまたは複数の量子ドット、量子ワイヤまたは量子井戸を含んでもよい。
【0028】
従来の集積デバイスは層状に形成されており、なめらかな界面を有し、欠陥が非常に少ないヘテロ接合を提供する製造技術が存在するので、量子井戸を使用することにより、セル間のばらつきがより少なくなる。電荷トラッピング障壁およびフローティングゲートは、好ましくは、例えば、分子線エピタキシー（ＭＢＥ）、液相エピタキシー（ＬＰＥ）または化学蒸着（ＣＶＤ）などによってエピタキシャルに形成される。
【0029】
電荷キャリアは、電子または正孔であってもよい。しかしながら、現在の好ましい実施形態では、電荷キャリアは電子であり、電荷トラッピング障壁は、電子のフローティングゲートへのバンド内通過を可能にする少なくとも１つの電位障壁を含む。
【0030】
電荷トラッピング障壁は、複数の障壁配置で、２つまたは複数の電位障壁を含んでもよい。例えば、電荷トラッピング障壁は、２つ、３つ、４つ、５つ、またはそれ以上の電位障壁を含むことができる。現在の好ましい実施形態では、電荷トラッピング障壁は３つのポテンシャル障壁を画定する２つの量子井戸を含む。
【0031】
電荷トラッピング障壁は、１つまたは複数の半導体を含んでもよい。電荷トラッピング障壁は、１または複数の量子井戸を含むことができる。１つまたは複数の量子井戸は、１つまたは複数の半導体の層によって形成することができ、隣接する層は、オフセットした伝導帯および／またはオフセットした価電子帯を有し、これらの隣接する層間の界面にヘテロ接合を形成する。半導体の層のオフセット伝導帯および／または価電子帯は、隣接する層について異なる半導体を選択することによって達成され得、それによって、伝導帯および／または価電子帯において１つまたは複数の量子井戸を規定する。
【0032】
したがって、各量子井戸は、ナローバンドギャップ半導体が２つのワイドバンドギャップ半導体の間に配置され、それによってヘテロ接合構造を提供することによって形成され得る。「バンドギャップ」とは、半導体の価電子帯と伝導帯との間のエネルギーギャップを意味する。したがって、電荷トラッピング障壁は、一緒になって１つまたは複数の量子井戸を画定する、２つまたは複数の異なる半導体の複数の層を含むことができる。
【0033】
電荷トラッピング障壁内の半導体の複数の層は、必要な障壁ポテンシャルを提供する任意の半導体、例えば、任意の共鳴エネルギーを含む必要なヘテロ接合から形成されてもよい。半導体の層は２つの異なる半導体の間、例えば、異なる元素または化合物半導体の間で交互になってもよい。あるいは、半導体の層は半導体合金を含み、隣接する、または交互の層に異なる比率のエレメントを含んでいてもよい。
【0034】
電荷トラッピング障壁の層は、共鳴エネルギーにおいて透過係数ピークを提供する伝導帯オフセットおよび／または厚みを有していてもよい。電荷トラッピング障壁の層は、少なくとも１．０ｅＶ、少なくとも２．０ｅＶ、または少なくとも３．０ｅＶの伝導帯オフセットを有し得る。電荷トラッピング障壁は、５０ｎｍ未満、３０ｎｍ未満、または１０ｎｍ未満の厚みを有していてもよい。例えば、不揮発性メモリの場合、電荷トラッピング障壁は１０～２０ｎｍの範囲の厚さを有していてもよく、半揮発性メモリの場合、電荷トラッピング障壁は、５～１５ｎｍの範囲の厚みを有していてもよい。
【0035】
メモリセルは、フローティングゲートへの電荷キャリアの選択的なパッセージを可能にすることによって、メモリセルによって記憶された１つまたは複数ビットの情報を変更するので、電荷トラッピング障壁は、メモリセルの読み出し動作感度に影響を及ぼすことなく、所望の共鳴トンネル障壁を提供するのに十分な厚みを有していてもよい。電荷トラッピング障壁は、電荷ブロッキング障壁の厚みと実質的に同じ厚さを有していてもよい。あるいは、電荷トラッピング障壁が電荷ブロッキング障壁の厚みよりも厚みが厚くてもよい。例えば、電荷トラッピング障壁は、電荷ブロッキング障壁の厚みよりも、少なくとも３０％、５０％、１００％、または５００％大きい厚みを有することができる。
【0036】
電荷トラッピング障壁は、例えば量子トンネルによって、電荷キャリアが、その中へ、および、そこから通過することができる１つまたは複数の閉じ込められた内部状態を含んでもよい。閉じ込められた内部状態は、量子ドット、量子ワイヤ、または量子井戸のいずれかによって形成することができる。したがって、電荷トラッピング障壁は、「中空」障壁であると考えることができる。対照的に、電荷ブロッキング障壁は、電荷キャリアが通過することができる閉じ込められた内部状態を含まなくてもよく、その結果、電荷キャリアは、例えば、量子トンネルによって、電荷ブロッキング障壁を通過することができない。したがって、電荷ブロッキング障壁は、「固体」障壁であると考えることができる。
【0037】
電荷トラッピング障壁の半導体は、結晶性固体、例えば、結晶性無機固体であってもよい。半導体はより高速な動作のために、高い電子移動度を有し得る。半導体はより高い温度で動作し、より低い熱ノイズで動作するために、ワイドバンドギャップを有し得る。
【0038】
現在の好ましい実施形態では、半導体がＩＩＩ―Ｖ族半導体、またはＩＩＩ―Ｖ族半導体の合金を含む。欠陥を低減し、従って誤差を減少させるために、半導体の層を実質的に格子整合してもよい。複数の層は、実質的に格子整合していてもよい。電荷トラッピング障壁内の半導体の複数の層は、５％、１％または０．５％の最大格子不整合を有し得る。
【0039】
現在の好ましい実施形態では、チャネルがインジウムガリウムアレナイド（ＩｎＧａＡｓ）によって形成される。半導体基板は、アンチモン化インジウム（ＩｎＳｂ）、アンチモン化アルミニウムインジウム（ＡｌＩｎＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、ヒ化ガリウム（ＧａＡｓ）およびシリコン（Ｓｉ）を含む、任意の適切な半導体から形成されてもよい。半導体基板は、フローティングゲートの材料と同じまたは、類似の材料であってもよい。現在の好ましい実施形態では、半導体基板がアンチモン化ガリウム（ＧａＳｂ）の層によって画定される。必ずしも必要ではないが、ソース端子およびドレイン端子はｎまたはｐドープされていてもよい。
【0040】
電荷トラッピング障壁の半導体は、窒化ホウ素（ＢＮ）、リン化ホウ素（ＢＰ）、ヒ化ホウ素（ＢＡ）、窒化アルミニウム（ＡｌＮ）、リン化アルミニウム（ＡｌＰ）、ヒ化アルミニウム（ＡｌＡｓ）、アンチモン化アルミニウム（ＡｌＳｂ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、ヒ化ガリウム（ＧａＡｓ）、アンチモン化ガリウム（ＧａＳｂ）、窒化インジウム（ＩｎＮ）、ヒ化インジウム（ＩｎＡｓ）、およびアンチモン化インジウム（ＩｎＳｂ）のいずれかを含んでいてもよい。
【0041】
電荷トラッピング障壁の半導体は、半導体材料の合金を含んでいてもよい。電荷トラッピング障壁の半導体は、また、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムインジウムヒ素（ＡｌＩｎＳｂ）、ガリウムヒ素リン化物（ＧａＡｓＰ）、ガリウムヒ素アンチモン化物（ＧａＡｓＳｂ）、アルミニウムガリウム窒化物（ＡｌＧａＮ）、インジウムガリウムヒ素アンチモン化物（ＩｎＡｓＳｂ）、アルミニウムガリウムリン化物（ＡｌＧａＩｎＰ）、インジウムガリウムヒ素リン化物（ＩｎＧａＡｓＰ）、インジウムガリウムヒ素アンチモン化物（ＩｎＧａＡｓＳｂ）、リン化インジウムヒ素（ＩｎＡｓＳｂＰ）、窒化アルミニウムガリウム（ＡｌＧａＡｓＮ）、窒化インジウムガリウムヒ素（ＩｎＧａＡｓＮ）、窒化インジウムアルミニウムヒ素（ＩｎＡｌＡｓＮ）、窒化ガリウムヒ素アンチモン化物（ＧａＡｓＳｂＮ）、窒化ガリウムインジウムヒ素アンチモン化物（ＧａＩｎＮＡｓＳｂ）、ガリウムインジウムヒ素アンチモン化リン（ＧａＩｎＡｓＳｂＰ）のいずれかを含んでいてもよい。
【0042】
２つまたは複数の元素の合金が言及される場合、合金の元素は、任意の相対比率で存在し得ることが理解される。
【0043】
ＩＩＩ－Ｖ族半導体の使用は、より速い動作のために高いキャリア移動度を提供し、また、より高い温度で、より低い熱ノイズでの動作のためにワイドバンドギャップを提供提供し得る。室温におけるキャリア移動度は、少なくとも５００ｃｍ2／Ｖｓ、少なくとも１，０００ｃｍ2／Ｖｓ、少なくとも５，０００ｃｍ2／Ｖｓ、少なくとも１０，０００ｃｍ2／Ｖｓ、または少なくとも２０，０００ｃｍ2／Ｖｓである。半導体は、各層に対して所望のバンドギャップおよび／または所望の格子定数を提供する元素選択された比率有する半導体材料の合金を含んでもよい。
【0044】
電荷トラッピング障壁内の半導体の１つまたは複数の層は、インジウムヒ素（ＩｎＡｓ）またはガリウムアンチモン化物（ＧａＳｂ）などのナローバンドギャップ半導体を含んでもよい。電荷トラッピング障壁内の半導体の１つまたは複数の層は、アンチモン化アルミニウムガリウム（ＡｌＧａＳｂ）またはヒ化アルミニウムガリウム（ＡｌＧａＡｓ）などのワイドバンドギャップ半導体を含んでもよい。現在の好ましい実施形態では、電荷トラッピング障壁がインジウムヒ素（ＩｎＡｓ）およびアルミニウムガリウムアンチモン化物（ＡｌＧａＳｂ）の層から形成されてもよい。これらのＩＩＩ－Ｖ族半導体は非常に高い伝導帯オフセットを有し、ほぼ格子整合している。電荷トラッピング障壁の層は、少なくとも１．０ｅＶ、少なくとも２．０ｅＶ、または少なくとも３．０ｅＶの伝導帯オフセットを有し得る。電荷トラッピング障壁内の半導体の複数の層は、５％、１％または０．５％の最大格子不整合を有し得る。
【0045】
電荷トラッピング障壁を横切る電界の印加は、１つまたは複数の電位障壁の形態、および／またはチャネルおよび／またはフローティングゲートにおける電荷キャリアのエネルギーの形態を変更し得、その結果、各バリア電位について、チャネルまたはフローティングゲートにおける電荷キャリアの伝達係数が増加する。１つまたは複数の電位障壁の形状および／または大きさは変更されてもよく、例えば、１つまたは複数の電位障壁は印加された電界を横切って傾斜してもよい。特に、１つまたは複数の電位障壁の高さの増加または減少は、印加された電界を横切るその距離に比例してもよい。この電界の印加は、一般にレバー電圧と呼ばれる。
【0046】
電荷トラッピング障壁は、電荷トラッピング障壁を横切って所定の電界が印加されたときに、電位障壁の共鳴エネルギーが実質的に整列するようモデル化することができる。所定の電界は、書き込みまたは消去動作の間、一定であってもよい。あるいは、書き込みまたは消去動作は、電荷キャリアが電荷トラッピング障壁を通過することを可能にするために、電荷トラッピング障壁を横切って順次印加される複数の異なる電界を必要とする、多段階プロセスであってもよい。
【0047】
メモリセルは、少なくとも１つの書き込み電圧を有し、書き込み電圧は、制御ゲートとソース端子との間に印加されると、電荷キャリア、例えば電子の、流れを、半導体基板からチャネルへ、電荷トラッピング障壁を通して、フローティングゲートへと引き起こす。電界を除去したときにフローティングゲート内に保持される電荷キャリアの数は、フローティングゲートの形成に依存する場合がある。メモリセルは少なくとも１つの消去電圧を有し、消去電圧は、制御ゲートとソース端子との間に印加されると、電荷キャリア、例えば電子の、フローティングゲートから、電荷トラッピング障壁を通ってチャネルへの流れを引き起こす。少なくとも１つの消去電圧が引き出されると、電荷キャリアはチャネルから半導体基板に流れ込み、その結果、チャネルは非占有、すなわち非導電性となる。
【0048】
書き込み動作、または消去動作の間に電荷トラッピング障壁を横切って印加される電位差は、電荷キャリアをフローティングゲートに移動させるために必要な従来の電圧よりも実質的に低くてもよい。特に、電位差は、７Ｖ未満、５Ｖ未満、または３Ｖ未満であってもよい。したがって、電荷キャリアは低い運動エネルギーを有し、電荷ブロッキング障壁との衝突時に、先行技術で知られているよりも、障壁に実質的に少ない損傷を引き起こし得る。したがって、メモリセルにデータを書き込むことができる回数は、従来のフラッシュメモリに比べて増加させることができる。例えば、メモリセルは、その寿命において、約１０6、１０10、１０16、またはそれ以上のスイッチングサイクルを可能にしてもよい。
【0049】
電荷トラッピング障壁は、印加された書き込み電圧がない場合に、電荷キャリアがフローティングゲートに入るのを防止するように設けられてもよい。同様に、電荷トラッピング障壁は、印加された消去電圧がない場合に、電荷キャリアがフローティングゲートから離れないように設けられてもよい。電荷トラッピング障壁は、印加された書き込み電圧がない場合にはチャネルからフローティングゲートへ、または、印加された消去電圧がない場合にはフローティングゲートからチャネルへ、電荷トラッピング障壁を通って電子が進む確率を実質的に排除する厚みおよび／または高さを有してもよい。電荷トラッピング障壁は、電荷トラッピング障壁を横切って印加された電界がない場合に、１０，０００年当たり１電子未満、または１，０００年当たり１電子未満、または１００年当たり１電子未満、または１０年当たり１電子未満、または１電子未満がフローティングゲートから離れることを防止するように設けられてもよい。
【0050】
フローティングゲートは、その境界内に電荷キャリア、例えば電子を保持するようになっていてもよい。フローティングゲートは、電荷ブロッキング障壁によって制御ゲートから電気的に絶縁されていてもよい。
【0051】
フローティングゲートは、電荷トラッピング障壁と電荷ブロッキング障壁との間に、エネルギー状態が量子化された電位トラップを含み得る。これはフローティングゲート内部の状態密度の低下をもたらす。その結果、特定のエネルギー準位のみが満たされることが可能になる。フローティングゲートは、１つまたは複数の量子ドット、量子ワイヤまたは量子井戸を含んでもよい。しかしながら、従来の集積デバイスは層状に形成されており、なめらかな界面を有し、欠陥が非常に少ないヘテロ接合を提供する製造技術が存在するため、量子井戸を使用することにより、セル間のばらつきが少なくなる。
【0052】
フローティングゲートは、電荷トラッピング障壁と電荷ブロッキング障壁との間に画定される量子井戸を含んでもよい。特に、電荷トラッピング障壁と電荷ブロッキング障壁はフローティングゲートの量子井戸の壁を規定してもよい。
【0053】
フローティングゲートの量子井戸は、フローティングゲートを規定する半導体の層と、フローティングゲートの各側の半導体の層とによって形成されてもよい。フローティングゲートの各側の半導体の層は、電荷トラッピング障壁および電荷ブロッキング障壁の少なくとも一部を画定してもよい。隣接する層は、隣接する層間の界面にヘテロ接合を形成する伝導帯オフセットおよび／または価電子帯オフセットを有し、それによって、フローティングゲートを規定してもよい。半導体の層の伝導帯オフセットおよび／またはオフセット価電子帯は、隣接する層に異なる半導体を選択し、それによって伝導帯および／または価電子帯に量子井戸を画定することによって達成されてもよい。
【0054】
したがって、フローティングゲートの量子井戸はナローバンドギャップ半導体が２つのワイドバンドギャップ半導体の間に配置され、それによってヘテロ接合構造を提供することによって形成されてもよい。電荷ブロッキング障壁は、フローティングゲートに隣接する電荷トラッピング障壁の電位障壁と実質的に同じサイズの電位障壁を含んでもよい。あるいは、電荷ブロッキング障壁が、フローティングゲートに隣接する電荷トラッピング障壁の電位障壁よりも大きい電位障壁を含んでもよい。したがって、フローティングゲートに隣接する電荷ブロッキング障壁のその部分を規定する材料の層は、フローティングゲートに隣接する電荷トラッピング障壁のその部分を規定する半導体の層よりも広いバンドギャップ材料であり得る。
【0055】
フローティングゲートと電荷トラッピング障壁の層は、少なくとも１．０ｅＶ、少なくとも２．０ｅＶ、または少なくとも３．０ｅＶの伝導帯オフセットを有していてもよい。フローティングゲートおよび電荷ブロッキング障壁の層は、少なくとも１ｅＶ、少なくとも２ｅＶ、または少なくとも３ｅＶの伝導帯オフセットを有していてもよい。
【0056】
フローティングゲートを画定する材料は、電荷トラッピング障壁のより低い電位領域を提供する材料と同様の材料、または実際には同じ材料であってもよい。
【0057】
したがって、フローティングゲートを規定する材料は、半導体、例えば、電荷トラッピング障壁に関連して先に議論した適切な半導体の１つであってもよい。フローティングゲートは、ＩＩＩ－Ｖ族半導体材料で形成されることが最も好ましい。現在の好ましい実施形態では、フローティングゲートがインジウムヒ素（ＩｎＡｓ）またはインジウムガリウムヒ素アンチモン化物（ＩｎＧａＡｓＳｂ）の層によって画定される。
【0058】
電荷ブロッキング障壁は、電荷キャリア、例えば電子が、フローティングゲートと制御ゲートとの間を通過するのを防止するように設けられてもよい。あるいは、電荷キャリアがフローティングゲートと制御ゲートとの間を通過することができる場合、この電荷キャリアの通過は、メモリセルによって記憶された１つまたは複数ビットの情報を変更しない。
【0059】
電荷ブロッキング障壁は、電荷トラッピング障壁の電位障壁と実質的に等しい高さを有する電位障壁であってもよい。あるいは、電荷ブロッキング障壁が電荷トラッピング障壁の電位障壁よりも著しく大きい高さを有する電位障壁であってもよい。電荷ブロッキング障壁は、２０ｎｍ未満、１０ｎｍ未満、または５ｎｍ未満の厚みを有することができる。例えば、不揮発性メモリの場合、電荷ブロッキング障壁は１０～２０ｎｍの範囲の厚みを有することができ、半揮発性メモリの場合、電荷ブロッキング障壁は、５～１５ｎｍの範囲の厚みを有することができる。
【0060】
電荷ブロッキング障壁は、絶縁体、またはフローティングゲートに対して適切に大きな電位障壁を規定する半導体材料で形成されてもよい。電荷ブロッキング障壁は、半導体材料から形成されてもよい。電荷ブロッキング障壁は、ＩＩＩ－Ｖ族半導体物質、例えばアンチモン化アルミニウム（ＡｌＳｂ）、または適当な誘電体、例えば二酸化ケイ素（ＳｉＯ2）または酸化アルミニウム（Ａｌ2Ｏ3）から形成されてもよい。
【0061】
電荷ブロッキング障壁は、フローティングゲートとチャネルとが接近するような厚みを有していてもよい。
【0062】
半導体基板にＩＩＩ－Ｖ族半導体を使用することには利点があるが、ＩＩＩ－Ｖ族半導体は、供給および／または製造するのに費用がかかる可能性がある。現在の好ましい実施形態では、半導体基板が、１つまたは複数の他の半導体の追加のベース基板、例えば、層状ベース基板上に、形成される。実際、ベース基板の層がシリコンである場合、これは、従来のシリコンデバイスとの集積に関して利点をもたらす。半導体基板がアンチモン化ガリウム（ＧａＳｂ）である、特に有利なベース基板は、ヒ化ガリウム（ＧａＡｓ）の層およびシリコンの層である。しかしながら、ＩＩＩ－Ｖ族半導体の他の組み合わせも適切であり得る。
【0063】
電荷トラッピング障壁、フローティングゲート、電荷ブロッキング障壁、チャネル、および半導体基板のうちの１つまたは複数を画定する材料の層は、実質的に格子整合してもよい。したがって、メモリセルのアクティブデバイス領域のヘテロ構造は、実質的に欠陥がなく、高い信頼性を保証することができる。格子不整合は、５％未満、３％未満、または１％未満であり得る。
【0064】
メモリセルは、任意の従来の半導体構造製造手段によって形成され得る。しかしながら、少なくとも電荷トラッピング障壁およびフローティングゲートは例えば、分子線エピタキシー（ＭＢＥ）、液相エピタキシー（ＬＰＥ）、または化学蒸着（ＣＶＤ）等によってエピタキシャルに形成されることが好ましい。
【0065】
各端子は、デバイスの他の部分、例えば集積回路の別の部分に接続可能であってもよい。メモリセルは制御ゲート、ソースおよびドレイン端子に加えて、ＭＯＳＦＥＴ型デバイスにおいて一般的なベースゲート端子を有してもよい。ベースゲート端子は、例えば、ソース端子またはドレイン端子に接続されていてもよい。
【0066】
メモリセルは、メモリデバイス内に多くのビットの情報を記憶するように構成された、メモリセルのアレイの一部を形成してもよい。したがって、本発明のさらなる態様によれば、書き込み、読出し、および消去動作を提供するように構成された、上述のような複数のメモリセルを備えるメモリデバイスが提供される。メモリデバイスは、メモリセルが並列に接続されているＮＯＲ型メモリデバイス、またはメモリセルが直列に接続されているＮＡＮＤ型メモリデバイスのいずれかであってよい。
【0067】
メモリセルは、フローティングゲートに蓄積された電荷キャリアがある場合に、状態“０”を達成し、フローティングゲートに蓄積された電荷キャリアが少ないか、または電荷キャリアがない場合に、状態“１”を達成しうる。メモリセルの状態を読み取るためにソース端子またはベースゲート端子のいずれかに対して、状態“０”のメモリセルの第１の閾値電圧（Ｖth）と、状態“１”のメモリセルの第２のより低い閾値電圧（Ｖth）との間にある読み出し電圧（Ｖread）を制御ゲートに印加することができます。読み出し電圧（Ｖread）は、例えば、ベースゲート端子がソース端子に接続された状態で、制御ゲートとソース端子との間に印加されてもよい。しかしながら、制御ゲートとフローティングゲートとの間の電圧を低減し、したがってそれらの間で電荷キャリアが転送される危険性を低減するために、ベースゲート端子がソース端子に接続されていない状態で、制御ゲートとベースゲート端子との間に読み出し電圧（Ｖread）を印加してもよい。
【0068】
印加された読み出し電圧（Ｖread）は、メモリセルが状態“１”にあるときにはソース端子および／またはドレイン端子に第１の電流を生じさせ、メモリセルが状態“０”にあるときには、第２のより低い電流、または電流が無いか、または無視できる電流のいずれかを生じさせることができる。したがって、デバイスは、メモリセルのソース端子とドレイン端子との間の電流の流れを感知または測定するための構成を含んでもよい。
【0069】
書き込み動作において、ソース端子またはベースゲート端子のいずれかに対して、制御ゲートに書き込み電位（Ｖwrite）を印加することによって、電子がフローティングゲートに押し込まれ得る。書き込み電圧（Ｖwrite）は、例えば、ベースゲート端子がソース端子に短絡された状態で、制御ゲートとソース端子との間に印加することができ、これにより、書き込み電圧をより低くすることを可能にする。
【0070】
消去動作では、制御ゲートに消去電位（Ｖerase）を印加することによって、ソースターミナルまたはベースゲートターミナルのいずれかに対して、フローティングゲートから電子を放出することができる。消去電圧（Ｖerase）は、例えば、ベースゲート端子がソース端子に接続された状態で、制御ゲートとソース端子との間に印加することができ、これにより、消去電圧をより低くすることを可能にする。
【0071】
記憶の間中、電荷はフローティングゲートに保持されてもよい。現在の好ましい実施形態では、記憶の間中、ソース端子に対して制御ゲートに電圧は印加されない。
【0072】
本発明のさらなる態様によれば、上記で定義された複数のメモリセルを備えるメモリデバイスが提供される。
【0073】
本発明のさらなる態様によれば、１つまたは複数のビットの情報を記憶するための複数のメモリセルを備えるメモリデバイスが提供される。各メモリセルは、ソース端子、ドレイン端子、ソース端子とドレイン端子との間に延在するチャネルを含む半導体基板を備える。メモリセルは制御ゲートとフローティングゲートとをさらに備える。フローティングゲートは制御ゲートとチャネルとの間に配置され、電荷障壁によって制御ゲートとチャネルとから電気的に絶縁されている。フローティングゲートは、書き込みおよび消去動作において、共鳴トンネルによってフローティングゲートへ電荷キャリアが選択的に通過すること、および、フローティングゲートから電荷キャリアが選択的に通過することを可能にするように構成され、フローティングゲートの少なくとも第１および第２の占有状態を提供する。フローティングゲートの第１の占有状態のための導電性チャネルと、フローティングゲートの第２の占有状態のための非導電性チャネルを提供する読み出し電圧が、制御ゲートと基板との間に印加され得る。
【0074】
チャネルは、チャネル内に電荷キャリアを収容するための離散的な内部エネルギー準位を有する量子井戸を含んでもよく、制御ゲートと基板との間に印加され、チャネルを導電性にするために基板からチャネルに電荷キャリアを導入する最小閾値電圧を提供するように構成される。
【0075】
メモリセルは、それらのチャネルがメモリセルを横切る電界の印加時にのみ伝導性を有するように適合され得る。メモリデバイスは、複数のメモリセルのそれぞれに関して、書き込み、読み出し、および消去動作を提供するように構成されてもよい。メモリデバイスは、複数のメモリセルの各々のチャネルを流れる電流を感知または測定するための手段を含んでもよい。メモリデバイスは、メモリセルの制御ゲートに読み出し電圧を印加する手段をさらに含んでもよい。
【0076】
複数のメモリセルは、アレイ状に配置されてもよい。アレイは、複数の列および複数の行を含むことができる。行内の各メモリセルは、電気的に接続され得る。列内の各メモリセルは、電気的に接続され得る。メモリデバイスは、アレイの列内の各メモリセルの制御ゲートに電圧を供給するように配置された少なくとも１つの第１電気接点を備えることができる。メモリデバイスは、ソース、ドレインまたはベースゲート端子の少なくとも１つを介して、アレイの行内の各メモリセルの基板に電圧を供給するように配置された少なくとも１つの第２電気接点を含んでもよい。ソース、ドレインおよびベースゲート端子の他の２つはグランドに接続してもよい。
【0077】
使用時に、第１電気接点は、必要電圧の第１の部分をアレイ内の所望の列に印加することができ、第２電気接点は、必要電圧の第２の部分をアレイ内の所望の行に印加することができ、これにより、アレイ内のターゲットセルが、全ての必要電圧を受け取る。必要電圧は、先に説明した読み出し電圧、書き込み電圧、および消去電圧のいずれであってもよい。必要電圧の第１の部分は、全ての必要電圧の少なくとも１０％、２０％、３０％、４０％、または５０％であってもよい。必要電圧の第２の部分は、全必要電圧の少なくとも５０％、６０％、７０％、８０％または９０％であってもよい。
【0078】
これは、ターゲットメモリセルのみが、そのメモリセルからの読み出し、書き込み、または消去に必要な全電圧を受け取り、一方、同じ列または行内の残りのメモリセルは全必要電圧の一部のみを受け取り、したがって影響を受けないという点で有利であり得る。
【0079】
メモリセルは不揮発性であってもよい。メモリセルはパワーを必要とせずに、１つまたは複数のビットの情報を記憶することができる。メモリセルの記憶時間は少なくとも１０，０００年とすることができ、それにより、メモリチップは、少なくとも１０年の間、データを記憶することができる。実際、少なくとも１００，０００年、または少なくとも１，０００，０００年の記憶時間を達成することができる。
【0080】
本出願は主に不揮発性メモリセルに焦点を当てているが、この原理は半揮発性メモリセルを形成するためにより広く適用され得ることも認識されている。このような半揮発性メモリセルは、ＤＲＡＭタイプのメモリとして使用するのに適している。メモリセルが半揮発性である場合、メモリセルの記憶時間は、少なくとも１時間、少なくとも１日、少なくとも１週間、または少なくとも１年とすることができる。これは、キャパシタが約６０ミリ秒毎にリフレッシュされる必要がある現在のＤＲＡＭタイプのメモリよりも著しい利点を提供することができる。
【図面の簡単な説明】
【0081】
【図1】本発明によるメモリセルの概略断面図である。
【図2】本発明によるメモリセルの概略的な伝導帯エネルギー準位図である。
【図3】本発明によるメモリセルの、チャネル―基板界面における、概略的な伝導帯および価電子帯エネルギー準位図である。
【図4】本発明によるメモリセルのアレイの概略図である。
【発明を実施するための形態】
【0082】
図１は本発明によるメモリセルの概略断面図であり、全体的に１０で示されている。メモリセル１０は、ソース端子１２およびドレイン端子１４と、ソース端子１２およびドレイン端子１４の間のチャネル１６と、半導体基板１８のベースにあるベースゲート端子１５と、ソース端子１２およびドレイン端子１４の間の半導体基板１８内のチャネル１６の導電率の変化を誘引するための制御ゲート２４とを備える。メモリセルはまた、制御ゲート２４と半導体基板１８との間に配置されたフローティングゲート２６を含む。
【0083】
フローティングゲート２６は、電荷ブロッキング障壁３０によって制御ゲート２４から電気的に絶縁され、フローティングゲート２６は、電荷トラッピング障壁２８によって、半導体基板１８、したがって半導体基板１８内のチャネル１６から電気的に絶縁されている。電荷トラッピング障壁２８は、使用時に、メモリセル１０によって記憶された１つまたは複数のビット情報を修正するために、半導体基板１８内のフローティングゲート２６とチャネル１６との間を電荷キャリアが選択的に通過することを可能にするように設けられる。対照的に、電荷ブロッキング障壁３０は、制御ゲート２４とフローティングゲート２６との間を電荷キャリアが通過することを阻止する。
【0084】
チャネル１６は、チャネル１６が半導体基板１８の材料上に成長した異なる材料から形成されるという点で、従来のメモリセルのものとは異なる。チャネル１６は例えば、分子線エピタキシー（ＭＢＥ）または任意の他の適切なプロセスによって、半導体基板１８上にエピタキシャルに成長する。半導体基板１８は、アンチモン化ガリウム（ＧａＳｂ）から形成され、より低コストの材料の使用を可能にするベース構造２０、２２の上に配置され、シリコンベースのデバイスへの集積を容易にし得る。特に、ベース構造２０、２２の最上層のベース層２０は、ガリウム砒素（ＧａＡｓ）から形成され、半導体基板１８は、界面ミスフィット方法（ＩＭＦ）を用いて最上層のベース層２０上に配置される。最上層のベース層２０は最下層のベース層２２上に配置され、このベース層はシリコン（Ｓｉ）またはシリコン上のゲルマニウム（Ｇｅ）から形成される。
【0085】
あるいは、半導体基板１８が、より厚い、すなわち、最下層のベース層を追加しない、ＧａＡｓの最上層のベース層２０上に配置されてもよい。これは、ＧａＡｓが一般的な化合物半導体であり、広く入手可能であるため、有利であり得る。
【0086】
あるいは、半導体基板１８が、より厚い、すなわち、最下層のベース層を追加しない、Ｓｉの最上層のベース層２０上に配置されてもよい。これは、Ｓｉが最も一般的な半導体であり、広く入手可能であるため、有利である可能性がある。このような実施態様では、例えば歪み緩和機構を含み、半導体基板１８と最上層のベース層２０との格子不整合という潜在的に有害な影響を軽減することが有利であり得る。このような機構の一例は、半導体基板１８と最上層のベース層２０との間に設けられた１つまたは複数の原子単層を含むことであるが、これは任意の他の公知の適切な手段によって提供され得ることが理解されている。１つまたは複数の原子単層は、ＡｌＳｂを含むことができる。１つまたは複数の原子単層は、１０、１５、または２０原子単層を含むことができる。
【0087】
また、半導体基板１８の厚さを厚くし、アンチモン化ガリウム（ＧａＳｂ）のみで形成してもよい。メモリセル１０は、この形態では製造するのにより費用がかかり得るが、ベース構造との格子整合を必要としない。
【0088】
電荷トラッピング障壁２８は、２つの狭い量子井戸（すなわち、３つの共鳴トンネル障壁）を生成するために、ヒ化インジウム（ＩｎＡｓ）とアンチモン化アルミニウム（ＡｌＳｂ）の交互の層から形成され、チャネル１６の上面に配置される。電荷トラッピング障壁２８の層は実質的に格子整合しており、大きな伝導帯オフセットを有する。
【0089】
フローティングゲート２６は電荷トラッピング障壁２８の上面に配置され、インジウム砒素（ＩｎＡｓ）によって形成されており、その厚さは重要ではないが、典型的には１０～５０ｎｍの領域であってもよい。る。フローティングゲート２６は、電荷トラッピング障壁２８と電荷ブロッキング障壁３０との間に画定された、電気的に孤立した量子井戸であり、有限個の電荷キャリアを、量子化されたエネルギー準位に保持するのに適している。
【0090】
フローティングゲート２６の上方には、電荷ブロッキング障壁３０がある。電荷ブロッキング障壁３０は、１５ｎｍのアンチモン化アルミニウム（ＡｌＳｂ）によって形成されてもよい。このような電荷ブロッキング障壁３０は、電荷トラッピング障壁２８の厚さに実質的に等しい厚さを有する。さらに、電荷ブロッキング障壁３０は、電荷トラッピング障壁２８の電位障壁と実質的に等しい電位障壁を有する。あるいは、電荷ブロッキング障壁は絶縁特性を有するべきであり、デバイスの半導体層の上に配置されるので、誘電体層、例えば二酸化ケイ素（ＳｉＯ2）または酸化アルミニウム（Ａｌ2Ｏ3）のような酸化物によって形成されてもよい。アルミニウムは、分子線エピタキシーおよび気相エピタキシーのような化合物半導体エピタキシーシステムにおいて容易に入手可能であることが多く、そのため、エピタキシー反応器において、エクスシトゥで自然に酸化する薄い層としてインシトゥで堆積させ、その下の半導体層を保護することができ、酸化アルミニウムは好都合な選択である。実際には、追加の誘電体層が半導体層の保護を確実にするように、その場で配置されてもよい。
【0091】
制御ゲート２４は、金属、例えば金などの任意の適切な導電性材料で形成される。
【0092】
電荷トラッピング障壁２８、フローティングゲート２６、および電荷ブロッキング障壁３０は、任意の適切な方法、例えば、分子線エピタキシー（ＭＢＥ）、液相エピタキシー（ＬＰＥ）、または化学蒸着（ＣＶＤ）などによって、半導体基板１８上、すなわちチャネル１６上に形成することができる。
【0093】
成長後、メモリセル１０は、標準的な半導体リソグラフィ技術を用いて処理される。電圧を印加するため、および、メモリセル１０を通る電流の通過を可能にするために、ソース端子１２、ドレイン端子１４、制御ゲート２４およびベースゲート端子１５に接点が作られる。
【0094】
図２に示すように、電荷トラッピング障壁２８は、共鳴トンネルを可能にする一連の量子井戸を規定する電位障壁を規定する。量子井戸はサイズが異なり、具体的にはＡｌＳｂの１．８ｎｍ、ＩｎＡｓの２．４ｎｍ、ＡｌＳｂの１．２ｎｍ，ＩｎＡｓの３．０ｎｍ、ＡｌＳｂの１．８ｎｍの層で形成される。電荷トラッピング障壁２８の電位障壁は、図３に点線で示す共鳴エネルギーを有し、この共鳴エネルギーは、それらのエネルギーで、または実質的にそれらのエネルギーで、電荷キャリアが、それぞれの電位障壁を通過することを可能にする。
【0095】
電荷トラッピング障壁２８は、メモリセル１０に電圧が印加されないときには共鳴エネルギーが整列しないが、電荷トラッピング障壁２８を横切って所定の電界が印加されたときには、電位障壁の共鳴エネルギーが実質的に整列するようにモデル化され、電荷キャリアがチャネル１６からフローティングゲート２６に、またはその逆も同様に、通過できるようになる。
【0096】
メモリセル１０が使用されていないとき、電圧は印加されるべきではない。この状態では、フローティングゲート２６と制御ゲート２４との間の大きな電荷ブロッキング障壁３０が、それらの間の電荷の通過を妨げる。同様に、電荷トラッピング障壁２８内の２つの量子井戸内の閉じ込め状態のエネルギーが高く、互いに一致しないため、フローティングゲート２６とチャネル１６との間に電荷が流れなくてもよい。
【0097】
メモリセル１０に書き込むために、ドレイン端子１４はベースゲート端子１５の接点（グラウンド）に短絡され、制御ゲート２４とソース端子１２との間に約＋２．５Ｖの電圧が印加される。これは、電荷トラッピング障壁２８の一部を形成する２つの量子井戸内の最低量子閉じ込め状態を整列させ、共鳴トンネル過程によって電子がフローティングゲート２６内に急速に通過し得るようにする。
【0098】
メモリセル１０から消去するために、ドレイン端子１４はベースゲート端子１５の接点（グラウンド）に短絡され、制御ゲート２４とソース端子１２との間に約－２．５Ｖの電圧が印加される。これは、フローティングゲート２６内と、電荷トラッピング障壁２８内の隣接する量子井戸内の最低閉じ込め状態を整列させ、共鳴トンネル過程によって、電子が、フローティングゲート２６から、（より高いエネルギー状態の）電荷トラッピング障壁２８内の他の量子井戸へ急速に通過し、その後チャネル１６内に入り込むことができるようになる。
【0099】
近接している制御ゲート２４とフローティングゲート２６との間にかなりの電圧を印加することなくメモセル１０を読み取り、そしてそれによってそれらの間の電荷の流れを回避するために、ソース端子をベースゲート端子１５に短絡されてはならない。代わりに、約＋０．５Ｖの電圧が制御ゲート２４とベースゲート端子１５との間に印加されるべきであり、その結果、フローティングゲート２６内の電荷がない場合、半導体基板１８内のキャリアは、より伝導性を有し、且つ、‘１’の読みを与えるようにチャネル１６内に駆動される。フローティングゲート２６内に電荷が存在する場合、チャネル１６の伝導性は実質的にそれほど増強されず、‘０’の読みを与える。
【0100】
これは、一般に、従来のフラッシュメモリの動作と一致する。しかしながら、従来のフラッシュメモリとは異なり、本発明に係るメモリセル１０では、半導体基板１８内のチャネル１６が自然に非導電性である量子井戸を備えている。これは、図３により詳細に示されている。
【0101】
図３において、チャネル１６は、隣接する半導体基板１８および隣接する電荷トラッピング障壁２８の電位障壁によって規定される量子井戸を含むことが分かる。隣接する半導体基板１８の電位障壁は、半導体基板１８の伝導帯４０である。量子井戸は特に狭く、例えば１５ｎｍであり、量子効果は、量子井戸が、閉じ込められたエネルギー準位として知られる量子化されたエネルギー準位を有することを示し、その最低の準位（すなわち、基底状態のエネルギー準位）は、点線４２によって示される。これらの閉じ込められたエネルギー準位は、電荷キャリアが量子井戸内で占有されなければならないエネルギー準位を表している。
【0102】
ゼロ印加バイアスでは、半導体基板１８の価電子帯４４は、チャネル１６の量子化されたエネルギー状態４２よりも低いエネルギーを有することが分かる。したがって、通常の状態では、電荷キャリアは半導体基板１８からチャネル１６内に移動せず、その結果、チャネル１６は占有されず、すなわち、絶縁性または非導電性である。
【0103】
しかし、制御ゲート２４とベースゲート端子１５との間に、例えば０．３Ｖのバイアスを印加することにより、半導体基板１８の価電子帯エネルギー４６がシフトすることが分かる。価電子帯エネルギー４６は、価電子帯４４の一部が量子井戸の基底状態エネルギーレベル４２を超えるほど高くなるようにシフトする。
【0104】
印加されたバイアスに応答して、価電子帯４４の一部が量子井戸の基底状態エネルギー４２を超えるので、価電子帯４４内の電荷キャリアは量子井戸内に移動し、すなわちチャネル１６が占有され、したがって導通する。
【0105】
制御ゲート２４とソース端子１２との間に印加されると、メモリセル１０は、チャネル１６へ、次いでチャネル１６から、電荷トラッピング障壁２８を通ってフローティングゲート２６へと電子の流れを引き起こす書き込み電圧を有する。電子は、フローティングゲート２６に書き込むために、通常の方法、すなわち共鳴トンネルによって電荷トラッピング障壁２８を通って移動する。電界が除去されたときにフローティングゲート２６内に保持される電子の数は、フローティングゲート２６の形状に依存し得る。メモリセル１０はまた、制御ゲート２４とソース端子１２との間に印加されると、フローティングゲート２６から、電荷トラッピング障壁２８を通ってチャネル１６に入り、その後、チャネル１６から出て半導体基板１８に戻る電子の流れを引き起こす消去電圧を有する。同様に、電子はフローティングゲート２６から消去するために、通常の方法、すなわち共鳴トンネルによって、電荷トラッピング障壁２８を通って反対方向に移動する。記憶中、電子はフローティングゲート２６内に保持され、メモリセルがフローティングゲート２６内の電子の有無によって提供される１つまたは複数のビット情報を記憶するために、制御ゲート２４にバイアスを印加する必要はない。
【0106】
より少ない印加バイアスに応答して、半導体基板１８の価電子帯エネルギーはより少なくシフトし、すなわち、価電子帯の一部が量子井戸の基底状態エネルギーレベル４２を超えるのに十分でなく、チャネル１６は絶縁性のままあろう。より大きな印加バイアスに応答して、価電子帯はよりシフトし、すなわち、価電子帯のより大きな部分が、量子井戸の基底状態エネルギーレベル４２を超えるのに十分なほど、高くシフトするであろう。したがって、チャネル１６内の電荷キャリアの密度、ひいてはチャネル１６の導電率は、制御ゲートとベースゲート端子との間に印加されるバイアスに依存することが理解されよう。
【0107】
したがって、制御ゲート２４とベースゲート端子１５との間、または制御ゲート２４とソース端子１２との間に印加されると、隣接する半導体基板材料１８の価電子帯が量子井戸の基底状態エネルギー４２をちょうど超えるほど高くなり、したがって、チャネル１６を絶縁状態と導電状態との間に遷移させる閾値電圧が存在する。
【0108】
したがって、メモリセル１０の閾値電圧（Ｖth）は、メモリセル１０のソース端子１２とドレイン端子１４とを接続する導電チャンネルの導電率が、空乏状態、すなわち、電荷の空乏化し、したがって絶縁性であり、固有の漏れ電流のみを許容する状態と、導電状態との間で切り替わるときの、制御ゲート－ソース電圧、または、制御ゲート－ベースゲート端子電圧の値として定義することができる。メモリセル１０は１つまたは複数の電荷キャリア、例えば電子がフローティングゲート２６によって保持されるときに、閾値電圧に変化を与えるように配置される。
【0109】
メモリセル１０は、フローティングゲート２６に蓄積された電荷キャリアがある場合には状態“０”を達成し、フローティングゲート２６に蓄積された電荷キャリアが少ない場合には状態“１”を達成し、フローティングゲート２６に蓄積された電荷キャリアがない場合には状態“１”を達成する。メモリセル１０の状態を読み出すために、読み出し電圧（Ｖread）が制御ゲート２４に印加され、読み出し電圧（Ｖread）は、状態“０”にあるメモリセル１０の第１の閾値電圧（Ｖth）と、状態“１”にあるメモリセル１０の第２の、より低い、閾値電圧（Ｖth）との間にある。印加された読み出し電圧（Ｖread）は、メモリセル１０が状態“１”にある場合には、ソース端子１２および／またはドレイン端子１４に第１の電流をもたらす。メモリセル１０が状態“０”にある場合には、電流はないか、または無視できる。したがって、メモリセルが組み込まれるデバイスは、メモリセルのソース端子とドレイン端子との間の電流の流れを感知または測定するための構成を含む。
【0110】
メモリセルは、量子井戸を含むチャネルを有するものとして上述されたが、これに代えて、チャネルが半導体基板とは異なる半導体から形成された半導体層を含むことができることも予想される。ただし、チャネル層の伝導帯が半導体基板の価電子帯より上にあり、電圧を印加することによって、半導体基板の価電子帯の少なくとも一部がチャネルの伝導帯より上に上昇することが条件である。
【0111】
本発明によるメモリセル１０とフラッシュメモリセルとの間の類似性は、本願に開示されるメモリセル１０が、複数のメモリセルが大きなストリングで直列に接続される、例えばＮＡＮＤ型アーキテクチャなどのフラッシュアーキテクチャで実施されることを容易に可能にする。
【0112】
本発明者はまた、本願に開示するメモリセルが、ユーザの要求に応じて、メモリセルのアレイ内の個々のメモリセルへの高速アクセスを可能にするアクティブメモリ、すなわちＲＡＭのアーキテクチャで実現され得ることを発見した。
【0113】
このようなアーキテクチャは、上述したメモリセルを図４に示すようなアーキテクチャで実装することによって可能となる。図４は、アレイ状に配置された複数のメモリセル１０を有するメモリデバイス５０の一部を示す。アレイは、ワード線５２Ａ、５２Ｂ、５２Ｃ、５２Ｄによって電気的に接続されたメモリセル１０の行と、ビット線５４－１、５４－２、５４－３、５４－４によって電気的に接続されたメモリセル１０の列とを含む。
【0114】
図４では、メモリセル１０のドレイン端子が対になって接続され、アレイ５０内のすべてのセルのベースゲート端子にも共通に接続されていることに注目されたい。
【0115】
メモリセル１０の共鳴トンネル障壁２８の性質により、書き込みおよび消去処理のための電流ピークは特に急峻である。すなわち、メモリセル１０への書き込みまたは消去に必要な電圧は、極めて具体的に定量化することができる。これにより、必要な電圧を２つの半電圧を介してメモリデバイス１０に印加することができる。
【0116】
図４の例では、第１の半電圧がワード線５２Ｃを介してターゲットメモリセル５６に印加され、第２の半電圧がビット線５４－１を介してターゲットメモリセル５６に印加される。これにより、ターゲットメモリセル５６は、メモリセル５６のフローティングゲート２６に書き込み／から消去するのに必要な全電圧を受け取ることができる。一方、ワード線５２Ｃまたはビット線５４－１に沿った他のメモリセル１０のいずれも、それぞれのフローティングゲート内の記憶に意図的に影響を及ぼすのに十分な電圧を受け取らないことが保証される。例えば、ターゲットメモリセルのフローティングゲートに書き込むために、０．８～１Ｖの電圧が必要であることが知られている場合、０．５Ｖの電圧を関連するワード線に印加することができ、０．５Ｖを関連するビット線に印加することができる。そのため、ターゲットメモリセルに１Ｖが供給されるが、残りのすべてのメモリセルには０．５Ｖしか供給されず、影響を受けないままである。同様の方法で、読み出し動作はワード線に読み出し閾値電圧を印加し、ビット線上のセルの導電率をテストすることによって実施することができる。
【0117】
メモリデバイス内の個々のメモリセルをターゲットにするこの能力は、個々のセルを選択的にアドレス指定するその速度のために、ＲＡＭアプリケーションに適している。しかしながら、ほとんどのＲＡＭ技術とは異なり、上述のメモリデバイスは不揮発性である。このメモリアクセスの方法は、アレイ内の全てのセルのドレイン端子が互いに接続し、および、共通のベースゲート端子に接続されているので、各ビット線およびワード線への電気的接触のみを必要とするので、必要とされる電気接点の数を減らすという点でも有利である。これにより、メモリデバイスを、同様の記憶容量を有する他のデバイスに比べてはるかにコンパクトにすることができる。
【符号の説明】
【0118】
１０ メモリセル
１２ ソース端子
１４ ドレイン端子
１６ チャネル
１８ 半導体基板
２０ ベース構造、最上層のベース層
２２ ベース構造、最下層のベース層
２４ 制御ゲート
２６ フローティングゲート
２８ 電荷トラッピング障壁、共鳴トンネル障壁
３０ 電荷ブロッキング障壁
４０ 伝導帯
４２ 基底状態エネルギーレベル、量子化されたエネルギー状態
４４ 価電子帯
４６ 価電子帯エネルギー
５０ メモリデバイス、アレイ
５２ ワード線
５４ ビット線
５６ ターゲットメモリセル
１２ ソース端子
１４ ドレイン端子
１６ チャネル
１８ 半導体基板
２０ ベース構造、最上層のベース層
２２ ベース構造、最下層のベース層
２４ 制御ゲート
２６ フローティングゲート
２８ 電荷トラッピング障壁、共鳴トンネル障壁
３０ 電荷ブロッキング障壁
４０ 伝導帯
４２ 基底状態エネルギーレベル、量子化されたエネルギー状態
４４ 価電子帯
４６ 価電子帯エネルギー
５０ メモリデバイス、アレイ
５２ ワード線
５４ ビット線
５６ ターゲットメモリセル
【図1】
【図2】
【図3】
【図4】
【国際調査報告】