特表 2022-538567 マイクロエレクトロニクスにおける信頼性向上及び歩留向上のための直接接合型スタック構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-09-05

(54)【発明の名称】マイクロエレクトロニクスにおける信頼性向上及び歩留向上のための直接接合型スタック構造

(51)【国際特許分類】

   H01L 25/065 20060101AFI20220829BHJP

   H01L 21/60 20060101ALI20220829BHJP

   H01L 23/28 20060101ALI20220829BHJP

【ＦＩ】

H01L25/08 C

H01L21/60 311Q

H01L23/28 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021576501

(86)(22)【出願日】2020-06-25

(85)【翻訳文提出日】2021-12-22

(86)【国際出願番号】 US2020039632

(87)【国際公開番号】W WO2020264167

(87)【国際公開日】2020-12-30

(31)【優先権主張番号】62/866,965

(32)【優先日】2019-06-26

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/911,360

(32)【優先日】2020-06-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】518065991

【氏名又は名称】インヴェンサス ボンディング テクノロジーズ インコーポレイテッド

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100098475

【弁理士】

【氏名又は名称】倉澤 伊知郎

(74)【代理人】

【識別番号】100130937

【弁理士】

【氏名又は名称】山本 泰史

(74)【代理人】

【識別番号】100144451

【弁理士】

【氏名又は名称】鈴木 博子

(74)【代理人】

【識別番号】100159846

【弁理士】

【氏名又は名称】藤木 尚

(72)【発明者】

【氏名】ウゾー シプリアン エメカ

(72)【発明者】

【氏名】カトカール ラジェッシュ

(72)【発明者】

【氏名】ワークマン トーマス

(72)【発明者】

【氏名】ガオ ギリアン

(72)【発明者】

【氏名】ファウンテン ジュニア ガイウス ギルマン

(72)【発明者】

【氏名】ミルカリミ ローラ ウィルズ

(72)【発明者】

【氏名】ハーバ ベルガセム

(72)【発明者】

【氏名】ゲバラ ガブリエル ゼット

(72)【発明者】

【氏名】ワタナベ ジョイ

【テーマコード（参考）】

4M109

5F044

【Ｆターム（参考）】

4M109AA01

4M109CA05

4M109DB17

5F044RR02

5F044RR03

(57)【要約】

マイクロエレクトロニクスにおける信頼性向上と歩留向上のための直接接合スタック構造を提供する。メモリモジュール及び３ＤＩＣ用の構造的特徴及びスタック構成を提供して、垂直に積層されたダイの欠陥を低減する。例示的なプロセスは、より厚いトップダイとその下の直接接合ダイとの間で反り応力を軽減する。トップダイ上のエッチングされた表面は、反り応力を緩和することができる。例示的なスタックは、ダイ間にコンプライアント層を含むことができる。別のスタック構成は、トップダイを成形材料の層に置き換えて、反り応力を回避する。接合面の空洞配列は、応力を軽減することができる。トップダイの側面に又は他のダイ間に、１又は２以上の応力均衡層を設けて、反りを軽減する又は反りを解消することができる。縁を丸くすることで、応力及び押圧力がダイ及び基板層を通して破壊的に伝わらないようにすることができる。これらの手段は、単一のパッケージ内で併せて又は様々な組み合わせで適用することができる。
【選択図】図２

【特許請求の範囲】

【請求項1】

装置であって、
基板と、
前記基板上に形成された直接接合ダイスタックと、
前記直接接合ダイスタックのトップダイを含む第１ダイと、
を備え、
前記トップダイを含む第１ダイが、前記直接接合ダイスタックの残りのダイの何れかを備える第２ダイとは異なる物理的寸法を有する、
ことを特徴とする装置。

【請求項2】

前記トップダイは、前記第２ダイよりも大きい垂直方向厚さを有する、請求項１に記載の装置。

【請求項3】

前記トップダイは、コンプライアント接着剤、アンダーフィル、電気的接続、又ははんだ接合の内の１つによって、前記ダイスタック内の隣接ダイの取り付けられる、請求項１に記載の装置。

【請求項4】

前記トップダイは、前記第２ダイの対応する水平方向寸法よりも大きい、少なくとも１つの水平方向寸法を有する、請求項１に記載の装置。

【請求項5】

前記トップダイは、前記第２ダイの対応する水平方向寸法よりも大きい、２つの水平方向寸法を有する、請求項４に記載の装置。

【請求項6】

前記基板上に前記ダイスタックの少なくとも一部を取り囲んでアンダーフィル又は成形材料を更に備える、請求項１に記載の装置。

【請求項7】

前記トップダイがダミーダイを備える、請求項１に記載の装置。

【請求項8】

前記トップダイは、前記ダイスタック内の隣接ダイと接触する中央領域を備えた表面を有し、前記表面の少なくとも一部を備えた周辺領域は、前記ダイスタック内の隣接ダイと接触しない、請求項１に記載の装置。

【請求項9】

前記トップダイの接合面上に空洞の配列を更に備える、請求項１に記載の装置。

【請求項10】

前記直接接合ダイスタック内の前記ダイの少なくとも１つは、メモリダイを備える、請求項１に記載の装置。

【請求項11】

前記直接接合ダイスタック内の前記ダイの少なくとも１つは、丸みを帯びた縁を有する、請求項１に記載の装置。

【請求項12】

装置であって、
基板と、
前記基板上に形成された直接接合ダイスタックと、
前記直接接合ダイスタック内の非ダイ層と、
を備える装置。

【請求項13】

前記非ダイ層は、成形材料、アンダーフィル材料、電気相互接続部、成形材料に埋め込まれた電気相互接続部、又はアンダーフィル材料に埋め込まれた電気相互接続部の内の１つを備える、請求項１２に記載の装置。

【請求項14】

前記成形材料、前記アンダーフィル材料、又は前記電気相互接続部は、前記ダイスタック内のトップダイと隣接ダイの間に少なくとも部分的に延びる、請求項１３に記載の装置。

【請求項15】

前記非ダイ層は、前記直接接合ダイスタック内に少なくとも１つのコンプライアント層を備える、請求項１２に記載の装置。

【請求項16】

前記少なくとも１つのコンプライアント層は、トップダイと前記トップダイに隣接する第２ダイとの間に介在する、請求項１５に記載の装置。

【請求項17】

前記少なくとも１つのコンプライアント層は、４ＧＰａ未満のヤング率を有する、請求項１４に記載の装置。

【請求項18】

前記非ダイ層は、窒化チタン－タンタル（ＴｉＮ／Ｔａ）層、アルミニウム層、タンタル層、又はアルミニウム層とタンタル層の組み合わせの内の１つを備える、請求項１２に記載の装置。

【請求項19】

前記非ダイ層が曲面を備える、請求項１２に記載の装置。

【請求項20】

前記ダイスタック内の前記ダイの少なくとも一部と接触するダイ支持構造体を更に備え、前記非ダイ層は前記ダイ支持構造体と接触しない、請求項１２に記載の装置。

【請求項21】

前記ダイスタック内の機能ダイは、前記ダイスタック内のトップダイよりも垂直方向に薄い、請求項１２に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本出願は、２０２０年６月２４日出願の米国特許本出願第１６／９１１３６０号に対する優先権の利益を主張し、また、Ｕｚｏｈ他に付与された２０１９年６月２６日出願の米国特許仮出願第６２／８６６９６５号の利益を主張するものであり、これらの内容全体が引用により本明細書に組み込まれる。

【0002】

（技術分野）
本開示は、マイクロエレクトロニクスにおける直接接合スタック構造に関するものである。

【背景技術】

【0003】

高帯域幅メモリモジュール（ＨＢＭ、ＨＢＭ２、ＨＢＭ３）などの従来の３ＤＩＣマイクロエレクトロニック・パッケージの製作中に接合された集積回路マイクロチップ（「ダイ」）のスタックは、垂直積層のせいで特定の種類の欠陥に弱く、これらの欠陥は全体の製造歩留に影響を及ぼす。例えば、ＨＢＭ２モジュールの場合、メモリの仕様により、高さ７００μｍの要件など、組み立てるモジュールについて一部の物理的寸法が指示される可能性がある。

【0004】

図１に示すように、例示的な従来のＨＢＭ２メモリモジュール１００の高帯域幅は、複数のメモリダイ１０２を接合して基板１０４上の垂直スタック１０３にすることで達成される。各個別のダイ１０２は、５５μｍなどの特定の垂直方向厚さを有することができる。垂直スタックの最上部では、追加されるトップダイ１０６は、高さの仕様７００μｍ（又はその他）に到達するように、他のダイ１０２よりも厚く作製されることが多い。例えば、トップダイ１０６より下方の各ダイ１０２の厚さが５５μｍであるのに対し、トップダイ１０６の厚さは９０～４００μｍの場合がある。場合によって、このトップダイ１０６は、ダミー又はスペーサダイであることがある。モジュール１００は、サイドフィラー１０８、アンダーフィル、又は成形材料で充填して完成させることができる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許本出願第１６／９１１３６０号明細書

【特許文献2】米国特許仮出願第６２／８６６９６５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

より厚いトップダイ１０６は、製作中にその下に積層されたダイ１０２に構造上の問題を引き起こし、平均的な信頼度と全体の製造歩留を低下させる可能性がある。様々な理由により、トップダイ１０６の下に垂直メモリスタック１０３を形成する複数の薄いダイ１０２は、負の反りを呈し、その反りは凹面を下に向けた状態１１０になる可能性がある。より厚いトップダイ１０６は、多くの場合、正の反りを持つことになり、凹面を上に向けた状態１１２となる。凹面上向きのトップダイ１０６が、垂直スタック１０３への接合中に、その下にある凹面下向きのダイ１０２のスタックに押し付けられた場合、直接接合されたダイ１０２の割れ１１４、ダイ間の接合の剥離１１６、又は圧力が増加した箇所で垂直スタックの下に横たわる基板１０４の割れ及び欠損１１８など、破壊的な欠陥が一定数発生し、全体の歩留が低下する可能性がある。薄いダイ１０２の割れ１１４は、ダイ１０２間でフットプリントサイズに僅かな差がある場合に、ダイ１０２の縁付近で発生し、押圧力が集中する可能性のある小さなオーバーハングを生じる。

【課題を解決するための手段】

【0007】

マイクロエレクトロニクスにおける信頼性向上と歩留向上のための直接接合型スタック構造を提供する。メモリモジュール及び３ＤＩＣ用の構造的特徴及びスタック構成を提供して、垂直積層ダイの深刻な欠陥と軽微な欠陥の双方を低減する。例示的なプロセスは、より厚いトップダイとその下の直接接合されたダイとの間で反り応力を軽減する。１つの手法では、トップダイ上のエッチングされた表面は、反り応力を緩和することができる。別の手法では、例示的なスタックは、トップダイとその下のダイとの間にコンプライアント層を含むことができる。別の例示的なスタック構成は、トップダイを成形材料の層に置き換えて、反り応力を回避する。トップダイの接合面の空洞配列もまた、応力を軽減することができる。また、別の方法として、トップダイの上面又は裏面に或いは薄いダイ間に、１又は２以上の応力均衡層を設けて、スタックの応力及び反りを緩和することができる。また、縁を丸くすることで、応力及び押圧力がダイ及び基板層を通して破壊的に伝わらないようにすることができる。これらの様々な手法及び構造は相互に排他的なものではなく、パッケージ内で、併せて又は様々な組み合わせで使用することができる。

【0008】

この概要は、請求項に記載する主題の重要な又は本質的な特徴を特定することを意図したものではなく、請求項に記載する主題の範囲を限定するための補助として使用することを意図したものでもない。

【図面の簡単な説明】

【0009】

【図1】信頼性の欠如及び製造歩留の低下をもたらす、接合の剥離、割れ、欠損を含めて、様々な構造上の問題が様々な応力及びダイの反りによって持ち込まれる先行技術の垂直ダイスタックの図である。

【図2】ダイの垂直スタックにおける反り応力を軽減するための研削／エッチング特徴を備えた例示的なモジュールの図である。

【図3】図２の構造を作製するための例示的なプロセスの流れ図である。

【図4】垂直スタックにおける反り応力を軽減するためのコンプライアント層特徴を含む、垂直ダイスタックを備えた例示的なモジュールの図である。

【図5】図４の例示的なモジュールを製作するための例示的なプロセスの流れ図である。

【図6】垂直スタックにおける反り応力を軽減するための成形特徴を含む、ダイスタックを備えた例示的なモジュールの図である。

【図7】図６の例示的なモジュールを製作するための例示的なプロセスの流れ図である。

【図8】垂直スタックにおける反り応力を軽減するための緩和空洞特徴を含む、垂直ダイスタックを備えた例示的なモジュールの図である。

【図9】図８の例示的なモジュールを製作するための例示的なプロセスの流れ図である。

【図10】垂直スタックにおける反り応力を軽減するための応力均衡層特徴を含む、ダイスタックを備えた例示的なモジュールの図である。

【図11】図１０の例示的なモジュールを製作するための例示的なプロセスの流れ図である。

【図12】角部での応力集中を防ぐために少なくともいくつかの丸めた角部又は縁を備えた、垂直積層ダイの例示的なモジュールの図である。

【図13】ダイの垂直スタックを製作する上で、損傷を与える力の集中を防止するための例示的なプロセスの流れ図である。

【図14】ダイスタックの応力反りを低減するために、複数の薄いダイが大きなダイの代わりをする例示的なモジュールの図である。

【図15】垂直ダイスタックを備えたモジュールの製作において、反りの問題を解消して歩留を向上させるために、側方支持体を含む例示的な構造の図である。

【図16】内部応力を低減するために、トップダイ・スペーサがなく、側方支持構造体及び成形物を備えた例示的な構造の図である。

【図17】ダイの垂直スタックの製作中に反り応力を低減するために、温度差を用いるプロセスで形成された例示的な構造の図である。

【図18】内部応力による反りを低減しつつ、複数の予め作製されたダイスタックを合体させることによって、積層ダイの例示的なモジュールを作製するための例示的な構造及び関連プロセスの図である。

【図19】封止材フィレット又はウェッジによって支持された丸みを帯びたダイ角部を含む、ダイスタックにおける反り応力を軽減するための特徴を備えた例示的な構造の図である。

【図20】応力反りに起因する問題を持ち込むことなく、多数の積層されたダイを有するより大きなモジュールを組み立てるための例示的な構造の図である。

【図21】誘電材料の薄い層と内部応力を低減するための特徴とを含む、例示的な構造の図である。

【図22】内部応力を低減するための特徴を含む、可能な例示的構造の別の図である。

【図23】応力緩和手段を組み込んだ１又は２以上の直接接合型ダイスタック、プロセッサ、及び任意のヒートシンクを備えた例示的な構造の図である。

【発明を実施するための形態】

【0010】

概観
本開示は、マイクロエレクトロニクスにおける信頼性向上と歩留向上のための直接接合スタック構造を記載する。メモリモジュール、積層型受動素子、インタポーザ、及び３ＤＩＣ用の構造的特徴とスタック構成を提供して、垂直積層ダイの深刻な欠陥と軽微な欠陥の双方を低減する。例示的なプロセス及び構造は、例えば、より厚いトップダイとその下の直接接合されたダイとの間、又はより薄いトップダイとその下の直接接合されたより厚いダイとの間の反り応力などの応力を軽減する。

【0011】

一実施態様において、トップダイ上で研削又はエッチングされた表面は、ダイスタックの反り応力などの応力を緩和することができる。同じ又は別の実施態様では、例示的なスタックは、反り応力を緩和するために、トップダイとその下のダイとの間にコンプライアント層を含むことができる。別の例示的なスタック構成は、トップダイを成形材料の層に置き換えて、反り応力を回避する。別の実施形態では、トップダイの接合面又は他所に空洞を配列することで、応力を軽減することができる。更にまた、スタックの反り応力を緩和するために、トップダイの上面又は裏面に応力均衡層を設けることもでき、或いは、１又は２以上の応力均衡層をダイスタックの他のダイ間に介在させることもできる。別の例示的な手法及び関連構造では、スタック内の一部のダイの直角角部を丸めて、スタック製作中にダイの四角い角部に押圧力が集中するのを防ぎ、その集中した力が比較的脆いダイ又は上下の基板層に伝わって、それらに割れ及び欠損を発生させないようにする。

【0012】

例示的なプロセス及びシステム
例示的なプロセスは、直接接合ダイの垂直スタックで発生する可能性のある深刻な欠陥及び軽微な欠陥を低減する構造的特徴及び構成を備えたスタック構造を製作する。メモリモジュールは、３ＤＳ（登録商標）、ＨＭＣハイブリッドメモリキューブ、ＨＢＭ、ＨＢＭ２及びＨＢＭ３を含むが、これらに限定されるものではなく、代表例として以下に記載するが、これらの記載する技術は、垂直積層ダイ、特に直接接合されたダイを備えたあらゆるマイクロエレクトロニクス・パッケージに適用することができ、本明細書に記載する構造及び手法はメモリモジュールに限定されるものではない。

【0013】

以下に記載する実施形態は、場合により、以下に記載する各実施形態の特徴を含む単一の実施形態に統合できるということに留意すべきである。以下に説明する実施形態は、相互に排他的であることを意図するものではなく、可能な場合には、一緒に組み合わせることができる。

【0014】

図２は、垂直スタック２０２における反り応力を軽減するための特徴を含むダイスタック２０２を備えた例示的なメモリモジュール２００を示す。スタック２０２のトップダイ１０６は、トップダイ１０６の反り１１２又は内部応力を緩和するために、研削２０４、次いでウェットエッチング２０６又はドライエッチング２０６の何れかによって処理される表面を有し、一部の事例では、これによってその凹み１１２を減らす又は除去する。エッチング２０６は、研削作業２０４で閉じ込められた応力を緩和する。これが今度は、トップダイ１０６とその下のダイ１０２との間に発生する可能性のある応力に起因した欠陥を緩和するのに役立つ。上記のように、基板１０４は、回路基板、パッケージ基板、ダイ、ウェハ、キャリアなどの有機又は無機の構造体とすることができ、少なくとも部分的に直接接合及び／又はハイブリッド接合、共晶接合などを介した結合を含めて、スタック２０２と電気的に結合させることができる。

【0015】

図３は、図２の構造２００を作製するための例示的なプロセス３００を示す。図３では、例示的なプロセスの作業が個別的なブロックに示されている。

【0016】

ブロック３０２において、例示的プロセスは、ダイ１０２を直接接合して垂直スタック２０２の一部を作製するステップを含む。

【0017】

ブロック３０４において、垂直スタック２０２を形成する他のダイ１０２の最上部に接合するために、トップダイ１０６を用意する。

【0018】

ブロック３０６において、トップダイ１０６の裏面を研削する。

【0019】

ブロック３０８において、トップダイ１０６の裏面は次に、応力緩和のためにウェットエッチング２０６又はドライエッチングされる。

【0020】

ブロック３１０では、次いでトップダイ１０６を下のダイ１０２に接合して、内部応力を低減し信頼性を向上させた垂直積層ダイ１０２＆１０６のマイクロエレクトロニクス・パッケージ２００を製造し、それにより、トップダイ１０６とトップダイ１０６の下にある垂直スタックのダイ１０２との間の反り応力を軽減する。

【0021】

図４は、垂直スタック４０２における反り応力を軽減するための特徴を含むダイスタック４０２を備えた例示的なメモリモジュール４００を示す。垂直スタック４０２は、トップダイ１０６と、トップダイ１０６の下で互いに直接接合されたダイ１０２との間に介在するコンプライアント層４０４を用いて製作される。トップダイは、直接接合型ダイスタック４００内の少なくとも１つの他のダイとは異なる垂直方向及び／又は水平方向の寸法を有することができる。

【0022】

コンプライアント層４０４は、トップダイ１０６を垂直スタック４０２に接合する間の不均一な力を緩和し、トップダイ１０６とその下のダイ１０２との間の応力及び反り力に関する継続的な不均一性を打ち消す又は解消することを意図している。コンプライアント材料又はコンプライアント層４０４の厚さは、０．５～５５．０μｍ、好ましくは３．０～３０．０μｍの範囲とすることができる。コンプライアント層４０４は、ダイ間に接着又は接合させることができ、トップダイ１０６がパッケージ４００の上部空間を埋めるためのダミーダイである場合に、反りに対する単一の解決策を提供することができる。コンプライアント層４０４は、ダイ間に接着又は接合させることができ、トップダイ１０６がパッケージ４００の上部空間を埋めるためのダミーダイである場合に、反りに対する単一の解決策を提供することができる。コンプライアント層４０４のヤング率は、好ましくは４ＧＰａ未満である。

【0023】

一部の実施形態では、スタック４００のように、トップダイ１０６の幅は、下のダイ１０２の内の１つの幅と同様である。別の実施形態では、スタック４００’のように、トップダイ１０６’の幅は、垂直スタック４００’内の他のダイの幅とは異なり、例えば、下のダイ１０２よりも広い場合がある。

【0024】

図５は、図４の例示的なモジュール４００を製作するための例示的なプロセス５００を示す。例示的なプロセス５００の作業が個別的なブロックに示されている。

【0025】

ブロック５０２において、例示的プロセス５００は、ダイ１０２を直接接合して垂直スタック４０２の一部を作製するステップを含む。

【0026】

ブロック５０４において、直接接合されたダイ１０２の最上部に接合するために、トップダイ１０６を用意する。

【0027】

ブロック５０６において、コンプライアント層４０４が、例えば、トップダイ１０６と垂直スタック４０２の他のダイ１０２との間に介在するように付与される。

【0028】

ブロック５０８では、次いでトップダイ１０６をコンプライアント層４０４に接合する。コンプライアント層は、例えば、薄膜ダイアタッチで接合された接着材又は別のコンプライアント性材料、印刷された又は型板で刷り出されたダイアタッチ材料、或いは他の接着材とすることができる。垂直積層ダイ１０２＆１０６とコンプライアント層４０４とを備えたマイクロエレクトロニクス・パッケージ４００は、垂直スタック４０２のトップダイ１０６とダイ１０２との間の反り応力を軽減して、内部応力の低減と信頼性の向上を提供する。コンプライアント層４０４には、硬化する流動性材料を使用することができる。分注された材料は流動して、非常に良く反りを調整することになる。薄膜ダイアタッチの実施形態では、高温において流動が達成され、流動した材料は、反りのあるダイ間の高さの違いにも対応して、反りを軽減する。トップダイ１０６の幅は、図４のように、下のダイ１０２の幅と同様でも異なっていてもよい。

【0029】

図６は、垂直スタック６０２における反り応力を軽減するための充填特徴を含む、ダイスタック６０２を備えた例示的なメモリモジュール６００を示す。この例示的なマイクロエレクトロニクス・パッケージ６００では、成形材料６０４、フィラー、アンダーフィル材料などの体積がトップダイ１０６の代わりをし、トップダイ１０６はこの実施形態では削除される。存在しないトップダイの正の反りと、負の反りを有する可能性のあるスタック６０２のダイ１０２との間には、反り応力の競合がないので、垂直スタック６０２の実際のダイ１０２は、僅かではあるが許容できる負の反りを備えたままであり、マイクロエレクトロニクス・パッケージ６００を成形化合物６０４で充填して、マイクロエレクトロニクス・パッケージ６００を完成させる。直接接合ダイ１０２の残留する負の反りは、図１０～１１に関して説明するように、応力均衡層を用いて対処し軽減することもできる。スタック６０２の上に又はその中に１又は２以上の応力均衡層（図６には示されない）を適用して、スタック６０２全体の正味の反りを釣り合わせて相殺することができる。つまり、このような応力均衡層を、接合してスタック６０２となる各個別のダイ１０２と整合させることができる。

【0030】

各応力均衡層は、応力均衡層と反りのあるダイ又はスタックとを合わせて対にする前に、反りのあるダイ又はスタックのキャンバを、それ自身と反対のキャンバで打ち消すように設計されており、その時点でキャンバは互いに相殺し合って、その結果、正味の全体的な反りがゼロの平坦なスタック６０２が得られる。また、マイクロエレクトロニクス・パッケージ６００では、積層されたダイ６０２の何れかの側にある成形材料６０４の横方向の幅は、ダイ１０２の幅よりも小さく、好ましくはダイ１０２の幅の１０％未満である。一部の実施形態では、トップダイ１０２に当接する成形材料の垂直方向厚さは、ダイスタック６０２の厚さよりも小さく、好ましくはダイスタック６０２の垂直方向厚さの５０％未満である。

【0031】

図７は、図６の例示的なモジュール６００を製作するための例示的なプロセス７００を示す。例示的なプロセス７００の作業が個別的なブロックに示されている。

【0032】

ブロック７０２において、例示的プロセス７００は、ダイ１０２を直接接合して垂直スタック６０２を作製するステップを含む。

【0033】

ブロック７０４において、成形材料６０４を垂直スタック６０２の周囲に少なくとも部分的に充填して、欠落したトップダイ１０６の体積に代え、メモリモジュール６００の物理的な外形寸法を仕様どおりに完成させる。垂直スタック６０２の上部にある成形材料６０４の厚さは、垂直スタック６０２内の個々のダイ１０２の厚さの倍数とすることができる。例えば、成形材料６０４の厚さは、垂直スタック６０２内のダイ１０２の厚さの３倍とすることができる。１又は２以上の応力均衡層をスタック６０２内に又はその周囲のどこにでも付加することができる。

【0034】

図８は、垂直スタック８０２における反り応力を軽減するための緩和空洞特徴を含む、ダイスタック８０２を備えた例示的なメモリモジュール８００を示す。この例示的なモジュール８００では、トップダイ１０６とトップダイ１０６の下にある少なくとも次のダイ１０２’’との結合力を緩和するために、トップダイ１０６の接合面に緩和空洞８０４（縮尺どおりではない）が作製される。マイクロエレクトロニクス・パッケージ８００の安定性に有害であることが知られている、又は判定された結合力がある箇所に、一連の緩和空洞８０４を配置することができる。トップダイ１０６が能動ダイであり、メモリモジュール８００の電子回路の一部である（単なるダミーダイではない）場合、トップダイ１０６とその下にある次のダイ１０２’’’との間に、直接接合された相互接続などの金属相互接続が存在する可能性がある。金属相互接続が剛性であっても、一連の緩和空洞８０４は、依然としてトップダイ１０６と垂直スタック８０２との結合力を低減して緩和し、マイクロエレクトロニクス・パッケージ８００における反り力の影響を減らすことができる。

【0035】

例示的な緩和空洞８０４は、一般的に、隣接する相互接続部間の誘電体領域の一部に形成される。他の適用例では、緩和空洞８０４を相互接続部分とダイの縁又は個片化レーンとの間に形成することができる。また、緩和空洞８０４は、連続的でも不連続的でもよく、緩和空洞８０４の幾何学的外形は、三角形、長方形又は曲線でもよい。また、緩和空洞８０４の深さは、数ナノメートルから数ミクロンの範囲とすることができる。実施態様においては、緩和空洞８０４の直近の領域において、トップダイ１０６の接合面が、その下のダイ１０２の表面から不連続であることが重要である。

【0036】

図９は、図８の例示的なモジュール８００を製作するための例示的なプロセス９００を示す。例示的なプロセス９００の作業が個別的なブロックに示されている。

【0037】

ブロック９０２において、例示的プロセス９００は、ダイ１０２を直接接合して垂直スタック８０２を作製するステップを含む。

【0038】

ブロック９０４において、垂直スタック８０２に直接接合するために、トップダイ１０６を用意する。

【0039】

ブロック９０６において、緩和空洞８０４をトップダイ１０６に作製する。

【0040】

ブロック９０８において、トップダイ１０６を垂直スタック８０２に接合又は直接接合して、トップダイ１０６と垂直スタック８０２のダイ１０２との間で反り応力を軽減したマイクロエレクトロニクス・パッケージ８００を作製し、深刻な欠陥の恐れを低減した、より信頼性の高いパッケージを提供する。

【0041】

図１０は、垂直スタック１００２における反り応力を軽減するための特徴を含む、ダイスタック１００２を備えた例示的なメモリモジュール１０００を示す。例示的な一実施形態では、トップダイ１０６の裏面（垂直スタック１００２がトップダイ１０６を含む場合には、垂直スタック１００２の上面）に応力均衡層１００４を作製する。応力均衡層１００４は、第一に反りが発生しないように、例えば物理気相成長法（ＰＶＤ）によって、或いは他の塗布手法によって付与される硬い又は堅固な材料で作製することができる。また、応力均衡層１００４は、パッケージ１０００の組み立てに起因する、又はその後の動作中の熱変化に起因する、ダイ又はスタックの反りを抑制する又は打ち消すための１又は２以上の堅固な材料とすることができる。応力均衡層１００４はまた、特有の反り又はキャンバを有することができ、それが接着又は接合されるダイ又はスタックの反り又は応力に対抗して相殺するように設計されている。応力均衡層１００４は、一部の構成では応力を再分配することもでき、全体的な反りを正味ゼロにするために、局所的な反り及び応力点を、それと反対の反り又は応力を有する他の局所領域と共に水平方向に再分配することで局所的な応力を均衡させる。

【0042】

一部の適用例及び構造１０００’では、応力均衡層１００４をトップダイ１０６の下側にコーティングすることができる。この配置では、応力均衡層１００４は、トップダイ１０６と、スタック１００２’内でトップダイ１０６の直下にある接合ダイ、例えば、図１０の構造１０００’におけるダイ４ １０２’’’などとの間に配置される。

【0043】

構造１０００’’では、１又は２以上の応力均衡層１００４をダイスタック１００２’’内の薄いダイ１０２間に、つまりスタック１００２’’内のどこにでも配置することができる。

【0044】

また、このような応力均衡層を、接合してスタック１００２’’となる各個別のダイ１０２と整合させることができる。各応力均衡層１００４は、反りのあるダイ１０２又はスタック１００２のキャンバを、それ自身と反対のキャンバで打ち消すように設計される。従って、応力均衡層１００４は、ダイ又はスタックに僅かな板ばね作用を加えて、反りを除去することができる。反対のキャンバは、各応力均衡層１００４がその反りのあるダイ又はスタックと対になる時に互いに相殺され、その結果、理想的には正味の全体的な反りがゼロの平坦なスタック１００２、又はより平坦なスタック１００２が得られる。

【0045】

別の実施形態では、応力均衡構造は、応力均衡層１００４と、別個の誘電体層などの接合層（図示せず）とを備えることができ、この接合層は、応力均衡層１００４と、例えば図１０のダイ４ １０２’’など、その直下の接合ダイとの間に配置される。一部の適用例では、誘電体接合層は薄い接着層とすることができ、この接着層の厚さは、接合ダイ１０２の厚さより実質的に薄い。

【0046】

一実施態様では、例示的な応力均衡層１００４を１又は２以上の導電層で作製することができ、例えば、例示的な応力均衡層１００４を窒化チタン及び／又はタンタル（ＴｉＮ／Ｔａ）で、或いは共蒸着又は共スパッタされた層としてのＴａ及びＡｌで作製することができ、又はこれらの金属を連続して互いの上に堆積することができる。しかし、例示的な応力均衡層１００４は、これらの化合物及び元素に限定されない。複数の応力均衡層１００４を適用することができ、それらは、異なる温度で異なる均衡力差を提供するために異なる熱膨張率（ＣＴＥ）を有することができる。更に、酸化物、窒化物、又は同様の材料などの接合層を応力均衡層上に形成して、別表面への直接又はハイブリッド接合を可能にすることができる。応力均衡層１００４が非導体である場合、応力均衡層１００４は、応力均衡層１００４の厚さを通過するＴＳＶ及び／又は金属相互接続などの垂直導体に対応できる可能性がある。

【0047】

一実施態様では、応力均衡層１００４は、光パターン形成型ポリマで作製することができ、このポリマは、湾曲形状に会合する、又はその傾向がある。例えば、差別的に光架橋させたＳＵ－８フォトレジスト膜は、フォトリソグラフィのパターン形成時に湾曲する可能性がある。別の実施態様では、不均一な機械的特性を備えたポリマ薄膜により、湾曲した又は板ばね式の応力均衡層１００４を反りのあるダイに接合させる。

【0048】

図１１は、１又は２以上の応力均衡層１００４を含む、図１０の例示的なモジュール１０００を製作するための例示的なプロセス１１００を示す。例示的なプロセス１１００の作業が個別的なブロックに示されている。

【0049】

ブロック１１０２において、例示的プロセス１１００は、ダイ１０２を直接接合してダイ１０２の垂直スタック１１０２を作製するステップを含む。

【0050】

ブロック１１０４において、垂直スタック１００２と直接接合するために、トップダイ１０６を用意する。

【0051】

ブロック１１０６において、トップダイ１０６が、応力均衡層１００４と関係付けられる。１つの例示的なプロセスでは、垂直スタック１００２への取り付けに先立って、トップダイ１０６を応力均衡層１００４で予めコーティングする。取り付けステップの後、新しいスタックは更に処理され、例えば、熱アニール又は成形作業を受けることができる。

【0052】

ブロック１１０８で、トップダイ１０６及び応力均衡層１００４は、垂直スタック１００２のダイ１０２に接合される。

【0053】

例示的なプロセス１１００の変形形態では、応力を均衡させる、又はダイ、ダイの集団、或いはダイのスタック全体の反りを相殺するために、１又は２以上の応力均衡層１００４がスタック内のどこにでも配置される。

【0054】

図１２は、直接接合された垂直積層型ダイ１０２のメモリモジュール１２００を示す。スタック１２０２における一部のダイ１０２の直角角部１２０４をｘ方向、ｙ方向、及び／又はｚ方向に丸めて、応力集中（スタック製作中のダイ１０２について従来的に四角にされた角部１２０４での押圧力の集中）を防ぐことができる。押圧力１２０５は従来、９０度の角部の下方で、脆いダイ又は基板１０４に割れ及び欠損を発生させる場合がある。通常は鋭利な９０度の角部、又はｚ平面とｘ／ｙ平面の間の縁を丸める、面取りする、又は別の方法で緩やかにすることで、集中した押圧力１２０５の比較的脆弱で脆いダイ又は基板への伝達を防止する又は分散させることができる。一実施形態では、スタック１２０２の接合ダイ１０２の縁を丸めて、角部１２０４での点応力を防ぐ。別の適用例では、トップダイ１０６の縁も丸くすることができる。

【0055】

図１３は、ダイの垂直スタックを製作する上で、損傷を与える力の集中を防止するための例示的なプロセス１３００を示す。例示的なプロセス１３００の作業が個別的なブロックに示されている。

【0056】

ブロック１３０２において、例示的プロセス１３００は、ダイの垂直スタック１２０２にするために選択されたダイの直角角部を丸めるステップを含む。角丸めは、例えば、プラズマエッチング作業中に高圧誘電体エッチングを適用することで達成することができる。エッチング作業は、基板１０４とコーティングされた誘電体層とをエッチングするステップを備えることができる。別の事例では、接合面の誘電体の縁を接合作業の前に丸める必要がある。一部の適用例では、接合面を保護剤で遮蔽することができ、選択された縁をウェットエッチング法で、又は適度な研磨粉ブラスト作業で、又はレーザジェット法で、或いはそれらの組み合わせで丸めることができる。次に、スタック１２０２で使用するダイ１０２を垂直面に従って一列に並べる。少なくともいくつかの丸めた角部１２０４を備えたダイ１０２を直接接合してスタック１２０２にし、丸めた角部１２０４は、押圧力が角部１２０４に集中するのを防ぎ、また、これらの力が伝達されて次のダイ又は下方の基板１０４に破壊、割れ、又は欠損を発生させないようにする。

【0057】

図１４は、モジュール１４００を構成するダイスタック１４０２における応力反りを低減するための１又は２以上の手法に従って組み立てられた、別の例示的なモジュール１４００、メモリモジュール、又は他の積層デバイスを示す。この実施態様では、ダイスタック１４０２の最上部に１つの大きなモノリシックダイを使用する代わりに、２又は３以上のより薄いダイ１４０４が、より小さいダイ１０２のスタック１４０２の最上部に接合される。これら最上部のより薄いダイ１４０４は、下方のスタック１４０２に従う、又は下方のスタック１４０２の反りに逆の反りを課すことができる。一部の配置では、成形材料１４０６が、接合されたダイスタック１４０２を側方に取り囲む。

【0058】

図１５は、メモリモジュールなどのモジュール、並びに積層されたダイを備えた他のデバイスの製作において、反りの問題及び歩留の低下を解消するための別の例示的な構造１５００を示す。

【0059】

ダイ１０２のスタックには、アンダーフィル材料又は別の堅固な中実な又は粒子状の複合層で作製された側部バットレスなどの側方支持体１５０２を設ける。個々のダイ１０２は、厚さが５５μｍなどと非常に薄く、又は更に薄い場合があるので、反りが発生しやすい可能性がある。厚いトップダイ１５０４をスタックに接合する前に、スタックの側部に対して側方支持体１５０２を構築する。これら１又は２以上の側方ダイ支持構造体１５０２は、印刷又は成形方法を含めて様々な分注方法で形成することができる。最上部のダミーダイ１５０４（又は能動ダイ）をダイ１０２のスタックに直接接合する間、例えば、側方支持体１５０２は、ダイの縁を保持し、また、ダイ１０２のスタックを全体として安定させる。側方支持構造体１５０２はまた、型どおりの取扱い作業による接合ダイへの損傷の発生を低減する。この結果、完成したモジュールでは、側方支持体１５０２の中実安定化のために、様々なダイ１０２及び１５０４は、欠損又は割れを生じることが少なくなる。側面成形物１５０６も加えて、スタック１０２＆１５０４を更に安定させ、パッケージを完成させることができる。側方支持構造体１５０２は、接合ダイ１０２の外周に当接し、トップダイ１５０４の外周には当接しないことに注目すべきである。また、側面成形物１５０６は、接合ダイ１０２及びトップダイ１５０４の周囲に配置されるが、側面成形物１５０６は、例えば、ダイ１ １０２及びダイ２ １０２’など、積層接合ダイの下側ダイ１０２とは直接接触していない。このように、側面成形物１５０６は、接合ダイスタックの接合ダイの一部だけに直接当接する。

【0060】

図１６は、図１５の構造１５００に類似した構造１６００の実施例を示すが、例示的なモジュール１６００は、最上部の余分なダイ１５０４を使用しない。この場合、より丈の短いパッケージ１６００を完成させるために、側方支持体１５０２を配置した後で側面成形物１６０２を使用することができる。前述したように、側面成形物１６０２は、最上部のダイ（複数可）の一部に直接当接し、接合ダイスタック内の他の接合ダイには当接しない。一実施形態では、側面成形物１６０２は、積層接合ダイに直接接触しない。

【0061】

図１７は、ダイ１０２がスタック状態に直接接合されている場合に、応力反りを低減しつつ、積層ダイ１０２を備えたモジュールを作製するための付加的な構造例１７００及び１７０２を示す。この例示的な手法は、余分なダミーダイ１７０４が、その下にあるダイ１０２のスタックのものとは異なる可能性のある反りの凹みを備えたそれぞれのスタックの最上部に直接接合される場合にも適用される。

【0062】

まず、例示的なプロセスでは、複数の薄いダイ１０２を、例えば１４０～３５０℃というおおよその範囲にある第１温度で直接接合する。次に、トップダイである余分なダミーダイ１７０４を、好ましくは第１温度よりも低い第２温度で、ダイ１０２のスタックに接合する。一実施形態では、例えば、複数の薄いダイ１０２は、密接に係合したダイ間で対となる金属電気接点間に金属接合を形成するために十分に高い温度で接合することができる。例えば、対向する電気接点と非電気接点に対する係合温度は、４５分から２～４時間の範囲又は更に長い持続時間の場合に、１５０～３００℃、好ましくは１８０～２５０℃の範囲とすることができる。接合温度は、対となる金属層の性質に依存する。実際には、接合温度が高いほど、接合時間は短くなり、逆もまた同様である。

【0063】

ダイ１０２のスタックは、最上部の余分なダミーダイ１７０４をダイ１０２のスタックにおける最終ダイの上面に取り付ける前に、必要に応じて追加処理のために、より低い接合温度まで冷却することができる。次に、取り付けるダミーダイ１７０４を、接合された積層ダイの金属係合温度よりも好ましくは低い温度で接合する。一実施形態では、ダミーダイ１７０４を、室温以下から１３０℃未満、好ましくは１００℃未満の範囲の温度で接合する。トップダイ１７０４の接合温度を下げることで、例示的なスタック６０２（図６）、スタック１４０２（図１４）、及びスタック１８０１（図１８）などでのように、ダイ１７０４から下方の接合ダイに伝わる応力が低減する。

【0064】

一実施態様では、高い温度で直接接合された後で低い温度に冷却されたダイ１０２のスタックの反り状態は、アンダーフィル又は他の固体材料の側方支持体１５０２を加えることによって記憶されて「固定」され、スタックを安定させる。別の実施態様では、必要に応じて側面に成形材料１７０６を用いてパッケージを安定させ、及び／又は完成させる。

【0065】

図１８は、内部応力反りを低減した、及び／又は製作中の反りによる破損が少ないために製造歩留が高い、積層ダイの例示的モジュール１８００を作製するための例示的構造及び関連プロセスを示す。ダイの第１スタック１８０１は、薄いダイ１０２を互いに直接接合することで、又は他の接合手段で組み立てられる。アンダーフィル又は他の固体材料を用いて、ダイ１０２のスタック用の側方支持体１５０２を作製し、それによってダイ１０２のスタックを反りのない状態に安定させる。

【0066】

ダイ１８０２＆１８０４＆１８０６＆１８０８の別スタック１８１０が、本明細書に記載するような反り対策の１又は２以上を適用して、別個に作製される。次に、この予め作製された付加的なダイのスタック１８１０は、個々の付加的なダイ１８０２＆１８０４＆１８０６＆１８０８を１つずつ追加することによって初期の単一スタック１０２を単に継続して、ダイ１０２の初期スタックの負の反りを伝播し、更に強調するのではなく、ダイ１０２の初期スタックに接合又は直接接合される。

【0067】

一実施態様では、ダイ１０２の初期スタックの頂上を成す層１８１２は、従来のモジュールでは余分なダミーダイとなってパッケージの空所を埋めることになるが、組み立てられているマイクロエレクトロニック・デバイス又はモジュール１８００のこの実施態様では、能動ダイ１８０２＆１８０４で作製されており、これらのダイ１８０２＆１８０４はダミーダイではない。今では直接接合されたダイ１０２＆１８１０の２つのスタックを収容するモジュール１８００は、成形材料１８１４で充填して完成させることができる。

【0068】

一実施態様では、例えばアンダーフィル材料で作製された側方支持体１５０２は、ダイ１０２の第１スタックだけに触れ、支持し、安定させる第１の封止を表し、一方、後で付加された成形材料１８１４は、第２スタック１８１０のダイだけに触れ、支持し、安定させる第２の封止を表すことに留意すべきである。このように、２つのスタック１０２及び１８１０内のダイは全て、封止材によって反りのない構成に安定化されるが、モジュール１８００を組み立てる際には、各スタックごとに異なる方法でなされる。ダイ１０２の第１スタックは、バットレス用アンダーフィル材料から側方支持１５０２を受け、一方、ダイの次のスタック１８１０は、パッケージを完成させる側面成形部１８１４から反りのない安定化を受ける。

【0069】

図１９は、特にダイが非常に薄い場合に、ダイ及びマイクロチップのスタックにおける反り応力を軽減するための別の例示的な構造１９００と及び方法を示す。ダイ１０２のスタック１９０２を備えた例示的なモジュール１９００は、半導体ウェハ、キャリア、パネル、又はインタポーザなどの基板１０４上に構築される。

【0070】

一実施態様では、ダイ１０２のスタックにトップダイ１９０４を追加して、パッケージを高さ仕様にする。トップダイ１９０４は、ダミーダイでもよいが、１又は２以上の能動ダイでもよい。一実施態様では、トップダイ１９０４は、その下のスタック１９０２を構成する個々のダイ１０２よりも厚いので、それ自体で反りが生じやすい。トップダイ１９０４の接合面は、フォトリソグラフィ法及び選択的材料法で形成することができる。一例では、ダイ１９０４の接合面を、例えば有機又は無機のレジスト保護層で選択的に保護することができる。接合面の保護されていない部分を乾式又は湿式の方法でエッチングして十分な材料を除去し、エッチングされた領域が接合作業の間に及びその後で直下のダイ１０２の最上部接合面に接触するのを防ぐことができる。

【0071】

ダイ１９０４の材料除去ステップの後、保護層を剥離して、トップダイの底部接合面を洗浄し、用意してダイ１０２の上面に接合する。トップダイ１９０４には、その接合側に丸みを帯びた縁を積極的に付与することができる。トップダイ１９０４は、その中央領域で、その下にあるダイスタックに直接接合され、接合領域を越えて周辺間隙を形成する。この構成では、トップダイ１９０４の用意された接合面は、その下にあるダイ１０２の接合面よりも小さい。トップダイ１９０４とその下のダイ、例えばダイ４ １０２’’’との間の接合領域を削減することで、その下の接合ダイに伝わる力が低減する。一実施形態では、封止材ウェッジ又はフィレット１９０６を適用して、ダイ１９０４の接合領域を越える周辺間隙を埋めることができる。封止材フィレット１９０６は、封止材の熱膨張を低減するために、粒子状材料を備える、又は粒子状材料を組み込むことができる。別の実施形態では、アンダーフィル材料又は成形材料１９０８を適用して、ダイ１０２などの接合ダイ及びダイ１９０４を封止し、トップダイ１９０４とその下のダイ１０２’’’との間のフィレット１９０６を充填することができる。

【0072】

封止材料１９０８は、接合されたダイスタック１０２とトップダイ１９０４とを強固に結合させて一体型の中実構造を形成し、また、保護層として機能することにより、ダイ１０２のスタックとトップダイ１９０４との間の応力割れ及び層間剥離を防止する。また、コンプライアント材料のフィレット１９０６は、スタック１０２＆１９０４の側面周囲の成形物１９０８と同じ材料とすることができ、これによりパッケージ１９００が完成する。

【0073】

図２０は、製作中に歩留を低下させる応力反りに起因する問題を持ち込むことなく、多数の積層ダイを有するより大きなモジュール２０００を組み立てるための別の例示的なスキームを示す。この実施形態では、ダイ１０２の第１集団１０２、ダイ２００２＆２００４＆２００６＆２００８の第２集団２０１０、及び能動ダイ又はダミーダイの第３集団２０１２の間など、ダイの集団間に、コンプライアント層２００１が間隔を空けて追加される。一実施形態では、コンプライアント層２００１は、ダイ４ １０２’’’の裏面の導電性特徴部をダイ５ ２００２の導電性特徴部に電気接続するために１又は２以上の導電性ビアを備える。一部の適用例では、層２００１は、ダイ４ １０２’’’の望ましい部分をダイ５ ２００２の同様の部分に接続するために、１又は２以上の低融点導電材料（例えば、はんだ）を備えることができる。

【0074】

一実施態様では、ダイ１０２とコンプライアント層２００１は、例えば直接接合又は直接ハイブリッド接合によって、一度に１つのダイ１０２又は層２００１が、個々に積み上げられる。別の実施態様では、ダイ１０２＆２０１０＆２０１２の集団が別々に組み立てられ、ダイの集団が集団化ユニットとして全体的なスタックに追加される。

【0075】

ダイ１０２＆２０１０＆２０１２の全体的なスタックが完成すると、スタックは、成形物２０１４又はコンプライアント層２００１で使用されたのと同じコンプライアント材料で封止することができる。

【0076】

図２１は、直接ハイブリッド接合されてスタック２１０４になった薄いダイ２１０２を示す。各スタック２１０４は、例えば共通のウェハ基板２１０６、又はキャリア、パネルなどの上に構築される。ダイ２１０２及び基板２１０６上の誘電体及び金属の薄い層２１０８（直接ハイブリッド接合層２１０８）により、直接ハイブリッド接合が可能となる。すなわち、接合層２１０８は、複数の層で構成されるとすることができ、及び／又は、誘電材料（複数可）と金属（複数可）の組み合わせで構成できる。誘電体は、Ｓｉ、Ｏ、Ｎ、及びＣから成る、接合用の拡散バリア層及び誘電体層を含むがこれらに限定されない多層誘電体で構成できる。更に、層２１０８は、導電性パッドとして金属材料を含むことができ、この場合、直接接合が誘電体表面で生じた後、同じ全体的な直接接合作業のアニールステップで、ダイ２１０２の金属接合パッド、ビア、及び相互接続部の間で直接接合が生じる。各スタック２１０４の最上部にある１又は２以上の余分なダミーダイは、酸化物－酸化物直接接合で各それぞれのスタック２１０４に直接接合させることができる。

【0077】

個片化作業２１１０により、個々のスタック２１０４は、個々の高帯域幅メモリモジュールなどの個々のモジュールユニット２１１２にダイシングされる。

【0078】

図２２は、直接ハイブリッド接合されてスタック２２０４になり、成形材料２２０５で封止された薄いダイ２２０２を示す。各スタック２２０４は、例えば共通のウェハ基板２２０６、又はキャリア、パネルなどの上に構築される。直接ハイブリッド接合層２２０８は、ダイ２２０２及び基板２２０６上の誘電体の極めて薄い層２２０８で構成されて、直接ハイブリッド接合を可能にする。ダイ２２０２及び基板２２０６上の誘電体及び金属の薄い層２２０８（直接ハイブリッド接合層２１０８）により、直接ハイブリッド接合が可能となる。接合層２２０８は、複数の層で構成されるとすることができ、及び／又は、誘電材料（複数可）と金属（複数可）の組み合わせで構成できる。誘電体は、Ｓｉ、Ｏ、Ｎ、及びＣから成る、接合用の拡散バリア層及び誘電体層を含むがこれらに限定されない多層誘電体で構成できる。更に、層２２０８は、導電性パッドとして金属材料を含むことができ、この場合、直接接合が誘電体表面で生じた後、同じ全体的な直接接合作業のアニールステップで、ダイ２２０２の金属接合パッド、ビア、及び相互接続部の間で直接接合が生じる。各スタック２２０４の最上部にある１又は２以上の余分なダミーダイは、例えば、酸化物－酸化物直接接合で各それぞれのスタック２２０４に直接接合させることができる。

【0079】

個片化作業２２１０により、個々のスタック２２０４は、個々のモジュールユニット２２１２にダイシングされる。

【0080】

図２３は、基板２３０４又はボード上の１又は２以上の直接接合ダイスタック２３０２と、同じ基板２３０４又はボード上に実装されたマイクロプロセッサ２３０６及び／又はグラフィクスプロセッサ、又はマイクロコントローラとを備えた例示的なモジュール２３００を示す。１又は２以上の直接接合ダイスタック２３０２の各々は、図２～２２で説明した応力又は反りの緩和手段、或いは応力－反り防止デバイスの内の１つを組み込んでいる。マイクロプロセッサ２３０６又は他の論理ユニット又はプロセッサは、１又は２以上の直接接合ダイスタック２３０２と通信可能に接続される。ダイ２３０５及び基板２３０４上の誘電体及び金属の薄い層２３０３（直接ハイブリッド接合層２３０３）により、直接ハイブリッド接合が可能となる。接合層２３０３は、複数の層で構成されるとすることができ、及び／又は、誘電材料（複数可）と金属（複数可）の組み合わせで構成できる。誘電体は、Ｓｉ、Ｏ、Ｎ、及びＣから成る、接合用の拡散バリア層及び誘電体層を含むがこれらに限定されない多層誘電体で構成できる。更に、層２３０３は、導電性パッドとして金属材料を含むことができ、この場合、直接接合が誘電体表面で生じた後、同じ全体的な直接接合作業のアニールステップで、ダイ２３０５の金属接合パッド、ビア、及び相互接続部の間で直接接合が生じる。

【0081】

一実施態様では、モジュール２３００は、少なくとも１つのヒートシンク２３０８を含み、一実施態様では、１又は２以上のダイスタック２３０２とマイクロプロセッサ２３０６は、共通のヒートシンク２３０８と接触している。
上述の説明及び添付の図面では、開示する実施形態の完全な理解を提供するために、特定の用語及び図面記号を記載した。場合により、これらの用語及び記号は、それらの実施形態を実施するのに必要とされない特定の詳細を暗示する可能性がある。例えば、具体的な寸法、数量、材料の種類、製作ステップなどの何れもが、代替的な実施形態では上述したものとは異なるとすることができる。本明細書では、「結合」という用語は、直接的な接続と共に、１又は２以上の介在する回路又は構造を介した接続を表現するために使用される。「例」、「実施形態」、及び「実施態様」という用語は、選好又は要件ではなく、一例を表現するために使用される。また、「～できる（ｍａｙ）」及び「～できる（ｃａｎ）」という用語は、任意の（許容される）主題を示すために互換的に使用される。どちらの用語もない場合に、所与の特徴又は手法が必要とされることを意味するものと解釈すべきではない。

【0082】

本開示のより広範な趣旨及び範囲から逸脱することなく、本明細書に提示した実施形態に様々な修正及び変更を加えることができる。例えば、実施形態の何れかの特徴又は態様は、実施形態の何れか他のものと組み合わせて、或いはその相当する特徴又は態様に代えて適用することができる。従って、本明細書及び図面は、限定的な意味ではなく、例示的な意味にみなされるべきである。

【0083】

本開示を限られた数の実施形態について開示したが、本開示の恩恵を受ける当業者は、説明を受けて可能な数多くの修正形態及び変形形態を認識するであろう。添付の特許請求の範囲は、本開示の真の趣旨及び範囲に入るような修正形態及び変形形態を網羅するように意図されている。

【符号の説明】

【0084】

１０２ メモリダイ１
１０２’ メモリダイ２
１０２’’ メモリダイ３
１０２’’’ メモリダイ４
１０４ 基板
１０６ トップダイ
１１２ 凹み
２００ メモリモジュール
２０２ ダイスタック
２０４ 裏面研削
２０６ 裏面のウェット又はドライエッチング

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【国際調査報告】