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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-13
(54)【発明の名称】ディスプレイパネル及びその製造方法、表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20220906BHJP
G09F 9/00 20060101ALI20220906BHJP
H01L 27/32 20060101ALI20220906BHJP
H05B 33/02 20060101ALI20220906BHJP
H01L 51/50 20060101ALI20220906BHJP
H05B 33/10 20060101ALI20220906BHJP
H05B 33/12 20060101ALI20220906BHJP
【ＦＩ】
G09F9/30 338
G09F9/00 338
G09F9/30 365
H01L27/32
H05B33/02
H05B33/14 A
H05B33/10
H05B33/12 B
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2020551343
(86)(22)【出願日】2020-04-20
(85)【翻訳文提出日】2020-09-23
(86)【国際出願番号】 CN2020085628
(87)【国際公開番号】W WO2020259030
(87)【国際公開日】2020-12-30
(31)【優先権主張番号】201920973397.0
(32)【優先日】2019-06-26
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】519385216
【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司
【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】▲ハオ▼ 学光
(72)【発明者】
【氏名】▲呉▼ 新▲銀▼
(72)【発明者】
【氏名】▲喬▼ 勇
【テーマコード（参考）】
3K107
5C094
5G435
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107BB08
3K107CC31
3K107CC45
3K107DD39
3K107EE04
5C094AA21
5C094AA43
5C094BA03
5C094BA25
5C094BA27
5C094CA19
5C094DA09
5C094DB04
5C094EA01
5C094FA10
5C094GB01
5C094HA05
5C094HA08
5G435AA17
5G435BB04
5G435BB05
5G435KK05
5G435LL04
5G435LL07
5G435LL08
5G435LL09
5G435LL17
(57)【要約】
ディスプレイパネル及びその製造方法、表示装置を提供する。該ディスプレイパネルは、少なくとも１つのフィレットを備える表示領域（１００）と、前記表示領域（１００）の外周に位置する非表示領域（２００）とを備え、前記非表示領域（２００）は、ゲート駆動回路と、前記表示領域（１００）の前記少なくとも１つのフィレットの外側に位置する複数の第１ダミー画素（４００）とを備え、各前記第１ダミー画素（４００）の第１電源線が前記ゲート駆動回路の高レベル信号線に接続される。
【特許請求の範囲】
【請求項1】
ディスプレイパネルであって、少なくとも１つのフィレットを備える表示領域と、
前記表示領域の外周に位置する非表示領域と、を備え、
前記非表示領域は、
ゲート駆動回路と、
前記表示領域の前記少なくとも１つのフィレットの外側に位置する複数の第１ダミー画素と、を備え、
各前記第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるディスプレイパネル。
【請求項2】
各前記第１ダミー画素は前記ゲート駆動回路と前記表示領域との間に位置し、各前記第１ダミー画素は発光しないように構成される、請求項１に記載のディスプレイパネル。
【請求項3】
前記複数の第１ダミー画素は段差状に配列される、請求項１又は２に記載のディスプレイパネル。
【請求項4】
前記複数の第１ダミー画素は第１方向において少なくとも１列を含み、第２方向において少なくとも１行を含み、前記第１方向と前記第２方向が互いに直交する、請求項３に記載のディスプレイパネル。
【請求項5】
ボンディング領域をさらに備え、前記ボンディング領域は前記表示領域の一方側に位置し、前記表示領域の前記ボンディング領域とは反対側に複数の第２ダミー画素が設けられ、各前記第２ダミー画素は発光しないように構成される、請求項１～４のいずれか一項に記載のディスプレイパネル。
【請求項6】
各前記第２ダミー画素の第２電源線が前記ゲート駆動回路の前記高レベル信号線に接続される、請求項５に記載のディスプレイパネル。
【請求項7】
前記複数の第２ダミー画素は第１方向及び第２方向のうちの少なくとも１つの方向における間隔が同じであり、前記第１方向と前記第２方向が互いに直交する、請求項５又は６に記載のディスプレイパネル。
【請求項8】
前記複数の第２ダミー画素は前記第１方向において少なくとも１列を含み、前記第２方向において少なくとも１行を含む、請求項７に記載のディスプレイパネル。
【請求項9】
前記ボンディング領域に近い第１フィレット及び第２フィレットを備え、前記複数の第１ダミー画素は前記第１フィレット及び前記第２フィレットの外側に設けられる、請求項５～８のいずれか一項に記載のディスプレイパネル。
【請求項10】
前記ボンディング領域から遠い第３フィレット及び第４フィレットを備え、前記複数の第１ダミー画素は前記第３フィレット及び前記第４フィレットの外側に設けられる、請求項５～９のいずれか一項に記載のディスプレイパネル。
【請求項11】
各前記ダミー画素は少なくとも画素駆動回路を備え、前記画素駆動回路は第１走査線、第２走査線及び第３走査線を備え、前記第１走査線、第２走査線及び第３走査線が前記ゲート駆動回路に接続され、又はサスペンド状態である、請求項１～１０のいずれか一項に記載のディスプレイパネル。
【請求項12】
各前記ダミー画素は発光ユニットをさらに備え、前記画素駆動回路は駆動トランジスタを備え、前記駆動トランジスタはドレイン電極を備え、前記発光ユニットは陽極を備えるが、発光層を備えず、前記駆動トランジスタの前記ドレイン電極が前記発光ユニットの前記陽極に電気的に接続される、請求項１１に記載のディスプレイパネル。
【請求項13】
各前記ダミー画素は発光ユニットをさらに備え、前記画素駆動回路は駆動トランジスタを備え、前記駆動トランジスタはドレイン電極を備え、前記発光ユニットは陽極、発光層及び陰極を備え、前記駆動トランジスタのドレイン電極が前記発光ユニットの陽極と電気的に絶縁する、請求項１１に記載のディスプレイパネル。
【請求項14】
各前記ダミー画素は、基板と、
前記基板上に設けられるバッファ層と、
バッファ層上に設けられる活性層と、
前記活性層を被覆する第１絶縁層と、
前記第１絶縁層上に同層に設けられる前記第１走査線、前記第２走査線、前記第３走査線及び第１ゲート電極と、
前記第１走査線、前記第２走査線、前記第３走査線及び前記第１ゲート電極を被覆する第２絶縁層と、
前記第２絶縁層上に同層に設けられる初期電圧線及び第２ゲート電極と、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層と、
前記第３絶縁層上に同層に設けられるデータ線、電源線、接続線及び前記ドレイン電極であって、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続される前記データ線、前記電源線、前記接続線及び前記ドレイン電極と、
前記データ線、前記電源線、前記接続線及び前記ドレイン電極を被覆し、前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層と、
前記第４絶縁層上に設けられ、画素開口を画定し、前記第８ビアが前記画素開口内に位置する画素画定層と、
画素開口内に設けられ、前記第８ビアを介して前記ドレイン電極に接続される前記陽極と、を備える、請求項１２に記載のディスプレイパネル。
【請求項15】
請求項１～１４のいずれか一項に記載のディスプレイパネルを備える表示装置。
【請求項16】
ディスプレイパネルの製造方法であって、表示領域及び前記表示領域の外周に位置する非表示領域を備え、前記表示領域が少なくとも１つのフィレットを備える基板を提供するステップと、
前記非表示領域内にゲート駆動回路を形成するステップと、
前記表示領域の前記少なくとも１つのフィレットの外側に複数の第１ダミー画素を形成し、それぞれの前記複数の第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるステップと、を含む方法。
【請求項17】
前記表示領域内に複数の画素ユニットを形成するステップをさらに含み、各前記画素ユニットは発光するように構成され、各前記ダミー画素は発光しないように構成される、請求項１６に記載の方法。
【請求項18】
前記複数の第１ダミー画素を形成するステップは、前記基板上にバッファ層及び活性層を順に形成するステップと、
前記活性層上に第１走査線、第２走査線、第３走査線及び第１ゲート電極を形成するステップと、
第２絶縁層を形成するステップと、
前記第２絶縁層上に初期電圧線及び第２ゲート電極を形成するステップと、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層を形成するステップと、
前記第３絶縁層上にデータ線、電源線、接続線及びドレイン電極を形成し、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続されるステップと、
前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層を形成するステップと、
前記第４絶縁層上に画素開口を画定する画素画定層を形成し、前記第８ビアが前記画素開口内に位置するステップと、
前記画素開口内に、前記第８ビアを介して前記ドレイン電極に接続される陽極を形成するステップと、を含む、請求項１６又は１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本願は、２０１９年６月２６日に提出された名称が「ディスプレイパネル及び表示装置」である中国特許出願第２０１９２０９７３３９７．０号に基づいてなされ、その優先権を主張し、ここで上記中国特許出願に開示されている全内容が引用により本願の一部として組み込まれている。
本願は、２０１９年６月２６日に提出された名称が「ディスプレイパネル及び表示装置」である中国特許出願第２０１９２０９７３３９７．０号に基づいてなされ、その優先権を主張し、ここで上記中国特許出願に開示されている全内容が引用により本願の一部として組み込まれている。
【0002】
本開示の実施例はディスプレイパネル及びその製造方法、表示装置に関する。
【背景技術】
【0003】
有機発光ダイオード表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）は様々な電子製品に幅広く適用されている。たとえば、ＯＬＥＤディスプレイパネルは長方形スクリーンを利用してもよく、該ＯＬＥＤディスプレイパネルは一般にＧＯＡ（Ｇａｔｅ ｏｎ Ａｒｒａｙ）回路を利用する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の実施例はディスプレイパネル及びその製造方法、表示装置を提供する。
【課題を解決するための手段】
【0005】
本開示の第１態様によれば、
少なくとも１つのフィレットを備える表示領域と、
前記表示領域の外周に位置する非表示領域と、を備え、
前記非表示領域は、
ゲート駆動回路と、
前記表示領域の前記少なくとも１つのフィレットの外側に位置する複数の第１ダミー画素と、を備え、
各前記第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるディスプレイパネルを提供する。
少なくとも１つのフィレットを備える表示領域と、
前記表示領域の外周に位置する非表示領域と、を備え、
前記非表示領域は、
ゲート駆動回路と、
前記表示領域の前記少なくとも１つのフィレットの外側に位置する複数の第１ダミー画素と、を備え、
各前記第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるディスプレイパネルを提供する。
【0006】
たとえば、各前記第１ダミー画素は前記ゲート駆動回路と前記表示領域との間に位置し、各前記第１ダミー画素は発光しないように構成される。
【0007】
たとえば、前記複数の第１ダミー画素は段差状に配列される。
【0008】
たとえば、前記複数の第１ダミー画素は第１方向において少なくとも１列を含み、第２方向において少なくとも１行を含み、前記第１方向と前記第２方向が互いに直交する。
【0009】
たとえば、前記ディスプレイパネルはボンディング領域をさらに備え、前記ボンディング領域は前記表示領域の一方側に位置し、前記表示領域の前記ボンディング領域とは反対側に複数の第２ダミー画素が設けられ、各前記第２ダミー画素は発光しないように構成される。
【0010】
たとえば、各前記第２ダミー画素の第２電源線が前記ゲート駆動回路の前記高レベル信号線に接続される。
【0011】
たとえば、前記複数の第２ダミー画素は第１方向及び第２方向のうちの少なくとも１つの方向における間隔が同じであり、前記第１方向と前記第２方向が互いに直交する。
【0012】
たとえば、前記複数の第２ダミー画素は前記第１方向において少なくとも１列を含み、前記第２方向において少なくとも１行を含む。
【0013】
たとえば、前記ディスプレイパネルは前記ボンディング領域に近い第１フィレット及び第２フィレットを備え、前記複数の第１ダミー画素は前記第１フィレット及び前記第２フィレットの外側に設けられる。
【0014】
たとえば、前記ディスプレイパネルは前記ボンディング領域から遠い第３フィレット及び第４フィレットを備え、前記複数の第１ダミー画素は前記第３フィレット及び前記第４フィレットの外側に設けられる。
【0015】
たとえば、各前記ダミー画素は少なくとも画素駆動回路を備え、前記画素駆動回路は第１走査線、第２走査線及び第３走査線を備え、前記第１走査線、第２走査線及び第３走査線が前記ゲート駆動回路に接続され、又はサスペンド状態である。
【0016】
たとえば、各前記ダミー画素は発光ユニットをさらに備え、前記画素駆動回路は駆動トランジスタを備え、前記駆動トランジスタはドレイン電極を備え、前記発光ユニットは陽極を備えるが、発光層を備えず、前記駆動トランジスタの前記ドレイン電極が前記発光ユニットの前記陽極に電気的に接続される。
【0017】
たとえば、各前記ダミー画素は発光ユニットをさらに備え、前記画素駆動回路は駆動トランジスタを備え、前記駆動トランジスタはドレイン電極を備え、前記発光ユニットは陽極、発光層及び陰極を備え、前記駆動トランジスタのドレイン電極が前記発光ユニットの陽極と電気的に絶縁する。
【0018】
たとえば、各前記ダミー画素は、
基板と、
前記基板上に設けられるバッファ層と、
バッファ層上に設けられる活性層と、
前記活性層を被覆する第１絶縁層と、
前記第１絶縁層上に同層に設けられる前記第１走査線、前記第２走査線、前記第３走査線及び第１ゲート電極と、
前記第１走査線、前記第２走査線、前記第３走査線及び前記第１ゲート電極を被覆する第２絶縁層と、
前記第２絶縁層上に同層に設けられる初期電圧線及び第２ゲート電極と、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層と、
前記第３絶縁層上に同層に設けられるデータ線、電源線、接続線及び前記ドレイン電極であって、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続されるデータ線、電源線、接続線及び前記ドレイン電極と、
前記データ線、前記電源線、前記接続線及び前記ドレイン電極を被覆し、前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層と、
前記第４絶縁層上に設けられ、画素開口を画定し、前記第８ビアが前記画素開口内に位置する画素画定層と、
画素開口内に設けられ、前記第８ビアを介して前記ドレイン電極に接続される前記陽極と、を備える。
基板と、
前記基板上に設けられるバッファ層と、
バッファ層上に設けられる活性層と、
前記活性層を被覆する第１絶縁層と、
前記第１絶縁層上に同層に設けられる前記第１走査線、前記第２走査線、前記第３走査線及び第１ゲート電極と、
前記第１走査線、前記第２走査線、前記第３走査線及び前記第１ゲート電極を被覆する第２絶縁層と、
前記第２絶縁層上に同層に設けられる初期電圧線及び第２ゲート電極と、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層と、
前記第３絶縁層上に同層に設けられるデータ線、電源線、接続線及び前記ドレイン電極であって、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続されるデータ線、電源線、接続線及び前記ドレイン電極と、
前記データ線、前記電源線、前記接続線及び前記ドレイン電極を被覆し、前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層と、
前記第４絶縁層上に設けられ、画素開口を画定し、前記第８ビアが前記画素開口内に位置する画素画定層と、
画素開口内に設けられ、前記第８ビアを介して前記ドレイン電極に接続される前記陽極と、を備える。
【0019】
本開示の第２態様によれば、前記ディスプレイパネルを備える表示装置を提供する。
【0020】
本開示の第３態様によれば、
表示領域及び前記表示領域の外周に位置する非表示領域を備え、前記表示領域が少なくとも１つのフィレットを備える基板を提供するステップと、
前記非表示領域内にゲート駆動回路を形成するステップと、
前記表示領域の前記少なくとも１つのフィレットの外側に複数の第１ダミー画素を形成し、それぞれの前記複数の第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるステップと、を含むディスプレイパネルの製造方法を提供する。
表示領域及び前記表示領域の外周に位置する非表示領域を備え、前記表示領域が少なくとも１つのフィレットを備える基板を提供するステップと、
前記非表示領域内にゲート駆動回路を形成するステップと、
前記表示領域の前記少なくとも１つのフィレットの外側に複数の第１ダミー画素を形成し、それぞれの前記複数の第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるステップと、を含むディスプレイパネルの製造方法を提供する。
【0021】
たとえば、上記方法は、前記表示領域内に複数の画素ユニットを形成するステップをさらに含み、各前記画素ユニットは発光するように構成され、各前記ダミー画素は発光しないように構成される。
【0022】
たとえば、前記複数の第１ダミー画素を形成するステップは、
前記基板上にバッファ層及び活性層を順に形成するステップと、
前記活性層上に第１走査線、第２走査線、第３走査線及び第１ゲート電極を形成するステップと、
第２絶縁層を形成するステップと、
前記第２絶縁層上に初期電圧線及び第２ゲート電極を形成するステップと、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層を形成するステップと、
前記第３絶縁層上にデータ線、電源線、接続線及びドレイン電極を形成し、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続されるステップと、
前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層を形成するステップと、
前記第４絶縁層上に画素画定層を形成し、前記画素画定層が画素開口を画定し、前記第８ビアが前記画素開口内に位置するステップと、
前記画素開口内に、前記第８ビアを介して前記ドレイン電極に接続される陽極を形成するステップと、を含む。
前記基板上にバッファ層及び活性層を順に形成するステップと、
前記活性層上に第１走査線、第２走査線、第３走査線及び第１ゲート電極を形成するステップと、
第２絶縁層を形成するステップと、
前記第２絶縁層上に初期電圧線及び第２ゲート電極を形成するステップと、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層を形成するステップと、
前記第３絶縁層上にデータ線、電源線、接続線及びドレイン電極を形成し、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続されるステップと、
前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層を形成するステップと、
前記第４絶縁層上に画素画定層を形成し、前記画素画定層が画素開口を画定し、前記第８ビアが前記画素開口内に位置するステップと、
前記画素開口内に、前記第８ビアを介して前記ドレイン電極に接続される陽極を形成するステップと、を含む。
【図面の簡単な説明】
【0023】
本開示の実施例の技術案をさらに明確に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下説明される図面は単に本開示のいくつかの実施例に関するが、本開示を限定するものではない。
【0024】
【発明を実施するための形態】
【0025】
本開示の実施例の目的、技術案及び利点をさらに明確にするために、以下、本開示の実施例の図面を参照しながら本開示の実施例の技術案を明確かつ完全に説明する。明らかなように、説明される実施例は本開示の一部の実施例であり、すべての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な努力をせずに想到し得る他の実施例はすべて本開示の保護範囲に属する。
【0026】
別途定義しない限り、ここで使用される技術用語又は科学用語は当業者が理解する一般的な意味を有するべきである。本開示の明細書及び特許請求の範囲に使用される「第１」、「第２」及び類似する単語は順序、数量又は重要性を示すものではなく、単に異なる構成要素を区別する。「備える」又は「含む」等の類似する単語は、「備える」又は「含む」の前にある素子又は物品が「備える」又は「含む」の後に列挙される素子又は物品及びその同等体をカバーするが、他の素子又は物品を除外しない意味を有する。「接続」又は「連結」等の類似する単語は物理的又は機械的接続に限定されず、直接及び間接を問わず電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は相対位置関係のみを示し、説明対象の絶対位置が変わると、該相対位置関係もその分変わる可能性がある。
【0027】
従来、ＯＬＥＤディスプレイパネルのフィレット設計（すなわち、パネルのコーナーがフィレットに設計されているもの、ＯＬＥＤ異形スクリーンと略称する）はますます普及しており、それによってスクリーンが電子製品の外郭形状とマッチングするようなフルスクリーンの概念が実現される。しかしながら、ＯＬＥＤ長方形スクリーンに比べて、従来のフィレット設計を有するＯＬＥＤは表示品質、信頼性及び歩留まりが低い問題がある。従って、どのようにＯＬＥＤの表示品質、信頼性及び歩留まりを向上させるかは解決を急ぐべき技術的課題である。
【0028】
本開示の発明者は研究したところ、従来のＯＬＥＤ異形スクリーンの表示品質、信頼性及び歩留まりが低いという問題の理由として、フィレットの位置がエッチング均一性に悪影響を与えることを見出した。具体的には、フィレットの位置がゲート駆動回路及び画素駆動回路の配置に不利であるため、フィレットの外側に大きなブランク領域が設けられ、その結果、フィレット付近の表示領域の画素ユニットのエッチング均一性が低くなり、信頼性及び歩留まりが低下してしまう。また、エッチング均一性が低くなるため、データ線、電源線、ゲート線等の信号線の線幅及び厚さに大きな偏差が生じ、信号線の抵抗が実際の設計値からずれ、信号遅延が増え、更に信号伝送速度及び伝送能力が損なわれ、表示領域の画素駆動回路の動作安定性が低下し、それにより、表示品質が低下する。
【0029】
少なくとも１つの上記問題を解決するために、本開示の実施例はディスプレイパネルを提供する。本開示のディスプレイパネルは表示領域、及び前記表示領域の外周に位置する非表示領域を備え、前記表示領域は少なくとも１つのフィレットを備え、前記非表示領域はゲート駆動回路、及び前記表示領域の該少なくとも１つのフィレットの外側に位置する複数のダミー画素を備え、各前記ダミー画素の電源線が前記ゲート駆動回路の高レベル信号線に接続される。
【0030】
本開示の実施例に係るディスプレイパネルでは、非表示領域にダミー画素が設けられ、ダミー画素が表示領域のフィレットの外側に位置することで、フィレットの位置でのエッチング均一性を効果的に向上させるとともに、ダミー画素の電源線がゲート駆動回路の高レベル信号線に接続されることで、ゲート駆動回路の負荷を低減させ、表示領域の画素回路の電気的特性を向上させ、従来のＯＬＥＤ異形スクリーンの表示品質、信頼性及び歩留まりが低いという問題を効果的に解決する。
【0031】
上記ディスプレイパネルは有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤと略称する）ディスプレイパネル、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、ＱＬＥＤと略称する）ディスプレイパネル、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、Ｍｉｃｒｏ ＬＥＤと略称する）ディスプレイパネル等であってもよいが、本開示では、それを特に限定しない。以下、上記ディスプレイパネルがＯＬＥＤディスプレイパネルであることを例に、本開示の実施例の技術的解決手段を詳細に説明する。
【0032】
図１は本開示の実施例におけるディスプレイパネルの構造模式図である。図１に示すように、本実施例のディスプレイパネルは、表示領域１００と、表示領域１００の外周に位置する非表示領域２００（たとえば、表示領域１００の四周を囲む）と、表示領域１００の一方側に位置するボンディング領域３００とを備える。表示領域１００は第１側辺Ｌ１及び第２側辺Ｌ２を備え、第１側辺Ｌ１と第２側辺Ｌ２がフィレット（又は、面取りともいう）を介して接続される。たとえば、本開示のディスプレイパネルの表示領域１００に少なくとも１つのフィレットが設けられる。上記第１側辺Ｌ１と第２側辺Ｌ２がフィレットを介して接続され、すなわち、第１側辺Ｌ１がフィレットに対応する円弧を介して第２側辺Ｌ２に移行する。更に、少なくとも一例では、表示領域１００は複数のフィレットを備えてもよい。図１に示すように、表示領域１００は対向して設けられる１組の２つの第１側辺（Ｌ１及びＬ１’）、及び対向して設けられる１組の２つの第２側辺（Ｌ２及びＬ２’）を備え、２つの第１側辺（Ｌ１及びＬ１’）が両端でそれぞれフィレットを介して２つの第２側辺（Ｌ２及びＬ２’）に接続されるようにしてもよい。この場合、表示領域１００は４つのフィレットを備える。ほかの実施例では、表示領域１００は対向して設けられる１組の２つの第１側辺（Ｌ１及びＬ１’）、及び１つの第２側辺（Ｌ２）を備え、２つの第１側辺（Ｌ１及びＬ１’）が第２側辺（Ｌ２）の両端でそれぞれフィレットを介して該第２側辺（Ｌ２）に接続されるようにしてもよい。この場合、表示領域１００は２つのフィレットを備える。以下、図１に示される表示領域１００が４つのフィレットを備えることを例に詳しく説明する。図１に示すように、表示領域１００内に複数のゲート線ＳＬ及び複数のデータ線ＤＬが設けられ、ゲート線ＳＬとデータ線ＤＬが交差して行列状に配列される複数の画素ユニットＰを形成し、複数の画素ユニットＰは正常表示を実現する。複数の画素ユニットＰは少なくとも第１色の画素ユニット、第２色の画素ユニット及び第３色の画素ユニットを備える。第１色、第２色及び第３色は三原色（たとえば、赤色、緑色及び青色）である。
【0033】
図１に示すように、非表示領域２００は表示領域１００の外周に位置し、非表示領域２００内にゲート駆動回路、電源信号回路ＶＤＤ及び複数のダミー（Ｄｕｍｍｙ）画素４００が設けられ、たとえば、表示領域内のゲート線が前記ゲート駆動回路に接続され、ゲート駆動回路がゲート線に駆動電圧を供給する。少なくとも一例では、表示装置の狭額縁化、製造コストの削減のために、ゲート駆動回路がＧＯＡ回路として設けられ、すなわち、上記ゲート駆動回路がディスプレイパネル中のアレイ基板に直接集積される。図１に示すように、ＧＯＡ回路は表示領域１００の両側に位置し、電源信号回路ＶＤＤは表示領域１００の下側に位置し、ダミー画素４００はそれぞれ表示領域１００の左下フィレットの外側及び表示領域１００の右下フィレットの外側に設けられ、且つＧＯＡ回路と表示領域１００との間の領域に位置し、複数のダミー画素４００は、フィレット位置におけるエッチング均一性を向上させることに用いられ、発光不能である。本実施例では、ボンディング領域３００は表示領域１００の一方側（たとえば、下側）に位置し、ボンディングパッド３０１を備え、ＧＯＡ回路が第１リード３０２を介してボンディングパッド３０１に接続され、電源信号回路ＶＤＤが第２リード３０３を介してボンディングパッド３０１に接続される。
【0034】
少なくともいくつかの実施例では、各ダミー画素４００は少なくとも画素駆動回路を備える。たとえば、図１に示すように、表示領域１００の画素ユニットＰに対するダミー画素４００の相違点は、ダミー画素４００では、画素ユニットＰと同じ構造の画素駆動回路のみが設けられ、発光ユニットが設けられず、すなわち、ダミー画素４００が表示を実現できないことである。従って、ダミー画素４００の画素駆動回路がそれぞれ走査線、データ線及び電源線に電気的に接続され、且つ電源線がＧＯＡ回路の高レベル信号線ＶＧＨに接続される。たとえば、図１５に示すように、表示領域の各画素ユニットＰの画素駆動回路は駆動ユニット及び発光ユニット（たとえば、有機発光ダイオードＯＬＥＤ）を備える。駆動ユニットはトランジスタ及びコンデンサを備え、図１５には、該画素駆動回路中の駆動ユニットが２Ｔ１Ｃ（１つの駆動トランジスタＴ１、１つのスイッチングトランジスタＴ２、１つのストレージコンデンサＣｓｔ）構造であることを例に説明するが、本開示の実施例はこれに限定されず、いくつかの実施例では、駆動ユニットは３Ｔ１Ｃ、４Ｔ１Ｃ等の回路構造を利用してもよい。図１５に示すように、駆動トランジスタＴ１の第１電極が電源線ＶＤＤ及びストレージコンデンサＣｓｔの第１電極板に接続され、駆動トランジスタＴ１の第２電極がＯＬＥＤに接続され、駆動トランジスタＴ１のゲート電極がスイッチングトランジスタＴ２の第１電極及びストレージコンデンサＣｓｔの第２電極板に接続され、スイッチングトランジスタＴ２のゲート電極が走査線ＳＬに接続され、スイッチングトランジスタＴ２の第２電極がデータ線ＤＬに接続される。たとえば、ＯＬＥＤは陰極、陽極、及び陰極と陽極との間に位置する発光機能層を備える。発光機能層は有機発光層と、有機発光層と陽極との間に位置する正孔輸送層と、有機発光層と陰極との間に位置する電子輸送層と、を備える。勿論、必要に応じて、いくつかの実施例では、正孔輸送層と陽極との間に正孔注入層が設けられ、電子輸送層ＥＴＬと陰極との間に電子注入層が設けられるなどのようにしてもよく、本開示ではこれを限定しない。
【0035】
少なくともいくつかの実施例では、表示領域１００の左下フィレットの外側における複数のダミー画素４００は、ＧＯＡ回路と表示領域１００との間の領域に位置し、段差状に配列される。同様に、表示領域１００の右下フィレットの外側における複数のダミー画素４００は、ＧＯＡ回路と表示領域１００との間の領域に位置し、段差状に配列され、複数のダミー画素４００をフィレットの向きに従って配列する。このように、垂直方向において、段差状に配列されるダミー画素４００は少なくとも１列を含み、水平方向において、段差状に配列されるダミー画素４００は少なくとも１行を含む。図２ａ、図２ｂ及び図２ｃは本開示の第１実施例における段差状のダミー画素の構造模式図である。図２ａに示される段差状に配列されるダミー画素４００は６行３列を含み、図２ｂに示される段差状に配列されるダミー画素４００は３行６列を含み、図２ｃに示される段差状に配列されるダミー画素４００は６行６列を含む。
【0036】
少なくともいくつかの実施例では、表示領域１００のボンディング領域３００から遠い一方側（上側）の外側にも複数のダミー画素４００が設けられ、すなわち、ボンディング領域３００とは反対側の非表示領域２００内に複数のダミー画素４００が設けられ、複数のダミー画素４００が規則的に配列される。垂直方向において、規則的に配列されるダミー画素４００は少なくとも１列を含み、水平方向において、規則的に配列されるダミー画素４００は少なくとも１行を含む。
【0037】
上記実施例におけるディスプレイパネルでは、表示領域の左下フィレットの外側及び右下フィレットの外側に段差状のダミー画素が設けられ、ダミー画素がフィレットの向きに従ってゲート駆動回路と表示領域との間の領域を充填することで、フィレット領域のおけるエッチングむらの問題を解決し、フィレット領域のエッチングの均一性を向上させ、ディスプレイパネルの信頼性及び歩留まりを向上させる。また、ダミー画素の電源線がゲート駆動回路の高レベル信号線に接続されることで、高レベル信号線をダミー画素の電源線に並列接続し、高レベル信号線の抵抗を低減させ、ゲート駆動回路の負荷を効果的に低減させ、パネルの動作安定性を向上させ、消費電力を削減させることができた。
【0038】
図３ａは本開示の実施例におけるダミー画素の構造模式図、図３ｂは図３ａのＡ－Ａ線断面図である。図３ａ及び図３ｂに示すように、本実施例のディスプレイパネルのダミー画素は、
基板１０と、
基板１０上に設けられるバッファ層１１と、
バッファ層１１に設けられる活性層１２と、
活性層１２を被覆する第１絶縁層１３と、
第１絶縁層１３上に設けられる第１走査線ＧＮ１、第２走査線ＧＮ２、第３走査線ＧＮ３及び第１ゲート電極１４と、
第１走査線ＧＮ１、第２走査線ＧＮ２、第３走査線ＧＮ３及び第１ゲート電極１４を被覆する第２絶縁層１５と、
第２絶縁層１５上に設けられる初期電圧線ＶＩ及び第２ゲート電極１６と、
初期電圧線ＶＩ及び第２ゲート電極１６を被覆し、第２ゲート電極１６を露出させる第１ビア、第２ビア及び第３ビアと、活性層１２を露出させる第４ビア、第５ビア及び第６ビアと、初期電圧線ＶＩを露出させる第７ビアと、を含む複数のビアが設けられる第３絶縁層１７と、
第３絶縁層１７上に設けられるデータ線ＤＡ、電源線ＶＤ、接続線ＬＩ及びドレイン電極１８であって、ドレイン電極１８の一端が第１ビアを介して第２ゲート電極に接続され、ドレイン電極１８の他端が第５ビアを介して活性層１２に接続され、データ線ＤＡが第４ビアを介して活性層１２に接続され、電源線ＶＤが第２ビア及び第３ビアを介して第２ゲート電極１６に接続され、接続線ＬＩの一端が第６ビアを介して活性層１２に接続され、接続線ＬＩの他端が第７ビアを介して初期電圧線ＶＩに接続されるデータ線ＤＡ、電源線ＶＤ、接続線ＬＩ及びドレイン電極１８と、
データ線ＤＡ、電源線ＶＤ、接続線ＬＩ及びドレイン電極１８を被覆し、ドレイン電極１８を露出させる第８ビアが設けられる第４絶縁層１９と、
第４絶縁層１９上に設けられ、画素開口を画定し、第８ビアが画素開口内に位置する画素画定層２０と、
画素開口内に設けられ、第８ビアを介してドレイン電極１８に接続される陽極２１と、を備える。
基板１０と、
基板１０上に設けられるバッファ層１１と、
バッファ層１１に設けられる活性層１２と、
活性層１２を被覆する第１絶縁層１３と、
第１絶縁層１３上に設けられる第１走査線ＧＮ１、第２走査線ＧＮ２、第３走査線ＧＮ３及び第１ゲート電極１４と、
第１走査線ＧＮ１、第２走査線ＧＮ２、第３走査線ＧＮ３及び第１ゲート電極１４を被覆する第２絶縁層１５と、
第２絶縁層１５上に設けられる初期電圧線ＶＩ及び第２ゲート電極１６と、
初期電圧線ＶＩ及び第２ゲート電極１６を被覆し、第２ゲート電極１６を露出させる第１ビア、第２ビア及び第３ビアと、活性層１２を露出させる第４ビア、第５ビア及び第６ビアと、初期電圧線ＶＩを露出させる第７ビアと、を含む複数のビアが設けられる第３絶縁層１７と、
第３絶縁層１７上に設けられるデータ線ＤＡ、電源線ＶＤ、接続線ＬＩ及びドレイン電極１８であって、ドレイン電極１８の一端が第１ビアを介して第２ゲート電極に接続され、ドレイン電極１８の他端が第５ビアを介して活性層１２に接続され、データ線ＤＡが第４ビアを介して活性層１２に接続され、電源線ＶＤが第２ビア及び第３ビアを介して第２ゲート電極１６に接続され、接続線ＬＩの一端が第６ビアを介して活性層１２に接続され、接続線ＬＩの他端が第７ビアを介して初期電圧線ＶＩに接続されるデータ線ＤＡ、電源線ＶＤ、接続線ＬＩ及びドレイン電極１８と、
データ線ＤＡ、電源線ＶＤ、接続線ＬＩ及びドレイン電極１８を被覆し、ドレイン電極１８を露出させる第８ビアが設けられる第４絶縁層１９と、
第４絶縁層１９上に設けられ、画素開口を画定し、第８ビアが画素開口内に位置する画素画定層２０と、
画素開口内に設けられ、第８ビアを介してドレイン電極１８に接続される陽極２１と、を備える。
【0039】
図１及び図１４に示すように、本開示の実施例は上記ディスプレイパネルの製造方法をさらに提供し、
表示領域及び前記表示領域の外周に位置する非表示領域を備え、前記表示領域が少なくとも１つのフィレットを備える基板を提供するステップと、
前記非表示領域内にゲート駆動回路を形成するステップと、
前記表示領域の前記少なくとも１つのフィレットの外側に複数の第１ダミー画素を形成し、それぞれの前記複数の第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるステップと、を含む。
表示領域及び前記表示領域の外周に位置する非表示領域を備え、前記表示領域が少なくとも１つのフィレットを備える基板を提供するステップと、
前記非表示領域内にゲート駆動回路を形成するステップと、
前記表示領域の前記少なくとも１つのフィレットの外側に複数の第１ダミー画素を形成し、それぞれの前記複数の第１ダミー画素の第１電源線が前記ゲート駆動回路の高レベル信号線に接続されるステップと、を含む。
【0040】
本開示の実施例に係るディスプレイパネルの製造方法では、非表示領域内にダミー画素を形成し、ダミー画素が表示領域のフィレットの外側に位置することで、フィレット位置におけるエッチング均一性を効果的に向上させ、また、ダミー画素の電源線がゲート駆動回路の高レベル信号線に接続されることで、ゲート駆動回路の負荷を低減させ、表示領域の画素回路の電気的特性を向上させ、従来のＯＬＥＤ異形スクリーンの表示品質、信頼性及び歩留まりが低いという問題を効果的に解決する。
【0041】
少なくともいくつかの実施例では、上記方法は前記表示領域内に複数の画素ユニットを形成するステップをさらに含み、各前記画素ユニットは発光するように構成され、各前記ダミー画素は発光しないように構成される。
【0042】
少なくともいくつかの実施例では、前記複数の第１ダミー画素を形成することは、
前記基板上にバッファ層及び活性層を順に形成するステップと、
前記活性層上に第１走査線、第２走査線、第３走査線及び第１ゲート電極を形成するステップと、
第２絶縁層を形成するステップと、
前記第２絶縁層上に初期電圧線及び第２ゲート電極を形成するステップと、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層を形成するステップと、
前記第３絶縁層上にデータ線、電源線、接続線及びドレイン電極を形成し、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続されるステップと、
前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層を形成するステップと、
前記第４絶縁層上に画素画定層を形成し、前記画素画定層が画素開口を画定し、前記第８ビアが前記画素開口内に位置するステップと、
前記画素開口内に、前記第８ビアを介して前記ドレイン電極に接続される陽極を形成するステップと、を含む。
前記基板上にバッファ層及び活性層を順に形成するステップと、
前記活性層上に第１走査線、第２走査線、第３走査線及び第１ゲート電極を形成するステップと、
第２絶縁層を形成するステップと、
前記第２絶縁層上に初期電圧線及び第２ゲート電極を形成するステップと、
前記初期電圧線及び前記第２ゲート電極を被覆し、前記第２ゲート電極を露出させる第１ビア、第２ビア及び第３ビアと、前記活性層を露出させる第４ビア、第５ビア及び第６ビアと、前記初期電圧線を露出させる第７ビアとを含む複数のビアが設けられる第３絶縁層を形成するステップと、
前記第３絶縁層上にデータ線、電源線、接続線及びドレイン電極を形成し、前記ドレイン電極の一端が前記第１ビアを介して前記第２ゲート電極に接続され、前記ドレイン電極の他端が前記第５ビアを介して前記活性層に接続され、前記データ線が前記第４ビアを介して前記活性層に接続され、前記電源線が前記第２ビア及び前記第３ビアを介して前記第２ゲート電極に接続され、前記接続線の一端が前記第６ビアを介して前記活性層に接続され、前記接続線の他端が前記第７ビアを介して前記初期電圧線に接続されるステップと、
前記ドレイン電極を露出させる第８ビアが設けられる第４絶縁層を形成するステップと、
前記第４絶縁層上に画素画定層を形成し、前記画素画定層が画素開口を画定し、前記第８ビアが前記画素開口内に位置するステップと、
前記画素開口内に、前記第８ビアを介して前記ドレイン電極に接続される陽極を形成するステップと、を含む。
【0043】
以下、例を挙げてディスプレイパネルの製造方法を更に説明する。本開示に係る「パターニングプロセス」は、膜層堆積、フォトレジスト塗布、マスク露光、現像、エッチング、フォトレジスト剥離等の処理を含む。堆積はスパッタリング、蒸着、化学気相堆積等の公知のプロセスを利用してもよく、塗布は公知の塗布プロセスを利用してもよく、エッチングは公知の方法を利用してもよいが、ここでは特に限定しない。本開示の説明では、「薄膜」とは、ある材料を用いて堆積又はほかのプロセスによって基板上に１層の薄膜を製造することである。全製造方法では、該「薄膜」にパターニングプロセスが不要である場合、該「薄膜」は「層」とも呼ばれてもよい。全製造過程では、該「薄膜」にさらにパターニングプロセスを必要とする場合、該「薄膜」はパターニングプロセス前では「薄膜」と呼ばれ、パターニングプロセス後では「層」と呼ばれる。パターニングプロセス後の「層」は少なくとも１つの「パターン」を含む。
【0044】
（１）基板上にバッファ層パターン及び活性層パターンを形成する。基板上に活性層パターンを形成することは、基板１０上にバッファ薄膜及び活性層薄膜を順に堆積させ、パターニングプロセスによって活性層薄膜をパターニングし、基板１０全体を被覆するバッファ層１１パターン及びバッファ層１１上に設けられる活性層１２パターンを形成するステップを含み、図４ａ及び図４ｂに示すように、図４ｂは図４ａのＡ－Ａ線断面図である。基板はフレキシブル基板であってもよく、ポリイミドＰＩ、ポリエチレンテレフタレートＰＥＴ又は表面処理された重合体ソフトフィルム等の材料を利用する。バッファ薄膜は窒化ケイ素ＳｉＮｘ又は酸化ケイ素ＳｉＯｘ等を利用してもよく、単層であってもよく、窒化ケイ素／酸化ケイ素の多層構造であってもよく、活性層は単結晶シリコン、多結晶シリコン又は酸化物半導体材料を利用してもよい。
【0045】
（２）第１走査線、第２走査線、第３走査線及び第１ゲート電極パターンを形成する。第１走査線、第２走査線、第３走査線及び第１ゲート電極パターンを形成することは、図５ａ及び図５ｂに示されるように、上記構造を形成した基板上に、第１絶縁薄膜及び第１金属薄膜を順に堆積させ、パターニングプロセスによって第１金属薄膜をパターニングし、活性層１２及びバッファ層１１を被覆する第１絶縁層１３と、第１絶縁層１３上に設けられる第１走査線ＧＮ１、第２走査線ＧＮ２、第３走査線ＧＮ３及び第１ゲート電極１４のパターンとを形成するステップを含み、図５ｂは図５ａのＡ－Ａ線断面図である。
【0046】
（３）初期電圧線ＶＩ及び第２ゲート電極パターンを形成する。初期電圧線ＶＩ及び第２ゲート電極パターンを形成することは、図６ａ及び図６ｂに示されるように、上記構造を形成した基板上に、第２絶縁薄膜及び第２金属薄膜を順に堆積させ、パターニングプロセスによって第２金属薄膜をパターニングし、第１走査線ＧＮ１、第２走査線ＧＮ２、第３走査線ＧＮ３及び第１ゲート電極１４を被覆する第２絶縁層１５と、第２絶縁層１５上に設けられる初期電圧線ＶＩ及び第２ゲート電極１６パターンとを形成するステップを含み、図６ｂは図６ａのＡ－Ａ線断面図である。
【0047】
（４）第３絶縁層パターンを形成する。第３絶縁層パターンを形成することは、図７ａ及び図７ｂに示されるように、上記構造を形成した基板上に、第３絶縁薄膜を堆積させ、パターニングプロセスによって第３絶縁薄膜をパターニングし、第２ゲート電極１６を露出させる第１ビアＨ１、第２ビアＨ２及び第３ビアＨ３と、活性層１２を露出させる第４ビアＨ４、第５ビアＨ５及び第６ビアＨ６と、初期電圧線ＶＩを露出させる第７ビアＨ７とを含む複数のビアが設けられる第３絶縁層１７パターンを形成するステップを含み、図７ｂは図７ａのＡ－Ａ線断面図である。
【0048】
（５）データ線、電源線、接続線及びドレイン電極パターンを形成する。データ線、電源線、接続線及びドレイン電極パターンを形成することは、図８ａ及び図８ｂに示されるように、上記構造を形成した基板上に、第３金属薄膜を堆積させ、パターニングプロセスによって第３金属薄膜をパターニングし、データ線ＤＡ、電源線ＶＤ、接続線ＬＩ及び駆動トランジスタのドレイン電極１８パターンを形成するステップを含み、ドレイン電極１８の一端が第１ビアＨ１を介して第２ゲート電極１６に接続され、ドレイン電極１８の他端が第５ビアＨ５を介して活性層１２に接続され、データ線ＤＡが第４ビアＨ４を介して活性層１２に接続され、電源線ＶＤが第２ビアＨ２及び第３ビアＨ３を介して第２ゲート電極１６に接続され、接続線ＬＩの一端が第６ビアＨ６を介して活性層１２に接続され、接続線ＬＩの他端が第７ビアＨ７を介して初期電圧線ＶＩに接続され、図８ｂは図８ａのＡ－Ａ線断面図である。
【0049】
（６）画素画定層及び陽極パターンを形成する。画素画定層及び陽極パターンを形成することは、図３ａ及び図３ｂに示されるように、上記構造を形成した基板上に、まず、データ線ＤＡ、電源線ＶＤ、接続線ＬＩ及びドレイン電極１８を被覆する第４絶縁層１９と、第４絶縁層１９上に設けられる画素画定層２０とを形成し、画素画定層２０が画素開口を画定し、画素開口内の第４絶縁層１９上にドレイン電極１８を露出させる第８ビアが設けられ、続いて、上記パターンを形成した基板上に透明導電性薄膜を堆積させ、パターニングプロセスによって透明導電性薄膜をパターニングし、画素画定層２０により画定された画素開口内に陽極２１パターンを形成するステップを含み、陽極２１が第８ビアを介してドレイン電極１８に接続される。画素画定層はポリイミド、アクリル又はポリエチレンテレフタレート等を利用してもよく、透明導電性薄膜は酸化インジウムスズＩＴＯ又は酸化インジウム亜鉛ＩＺＯを利用してもよい。
【0050】
少なくともいくつかの実施例では、ダミー画素の上記構造は表示領域の画素ユニットと同期して形成され、第１走査線、第２走査線、第３走査線、初期電圧線、データ線、電源線、接続線の構造及び作用は表示領域の画素駆動回路中の対応する線の構造及び作用と同じである。第１絶縁層及び第２絶縁層はゲート絶縁層（ＧＩ）とも呼ばれ、第３絶縁層は層間絶縁層（ＩＬＤ）とも呼ばれ、第４絶縁層は平坦化層（ＰＬＮ）とも呼ばれる。本実施例では、ダミー画素は発光ユニットをさらに備える。ダミー画素は、表示領域中の画素ユニットのＯＬＥＤ発光ユニットとの相違点については、ＯＬＥＤ画素ユニットは後続で陽極上に形成される発光層を備えるが、ダミー画素の位置には、発光層が形成されず、すなわち、陽極及び陰極のみを備え、従って、ダミー画素は発光しない。別の実施形態では、ダミー画素は陽極、陰極及び発光層を備えてもよいが、陽極がドレイン電極に電気的に接続されず、従って、該発光層は同様に発光しない。
【0051】
図９ａは本開示の別の実施例におけるダミー画素の構造模式図、図９ｂは図９ａのＡ－Ａ線断面図である。図９ａ及び図９ｂに示すように、本実施構造は上記図３ａ及び図３ｂに示されるダミー画素の変形であり、上記実施構造との相違点について、本実施構造のダミー画素の画素画定層２０に画素開口が画定されず、第４絶縁層１９上にビアが設けられていない。本実施例では、後続で陽極、発光層及び陰極を表示領域の画素ユニットに形成する時に、ダミー画素の位置には、同様に陽極、発光層及び陰極が形成されてもよく、それによって、フィレット位置におけるエッチング均一性をさらに向上させることができる。一方、ダミー画素の画素駆動回路が発光層に電気的に接続されず、すなわち、ダミー画素の陽極がダミー画素のドレイン電極に接続されず、ドレイン電極が陽極と電気的に絶縁し、従って、ダミー画素は発光しない。
【0052】
本実施例のディスプレイパネルの製造プロセスからわかるように、本実施例のダミー画素の画素駆動回路の構造は表示領域の画素ユニットの画素駆動回路の構造とほぼ同じであり、且つ同期して形成され、このように、フィレットの内側に表示領域の画素ユニットを形成すると同時にフィレットの外側に非表示領域のダミー画素を形成する過程では、フィレットの内側及びフィレットの外側にほぼ同じ膜層構造が同時に形成され、それによってフィレットの内側及びフィレットの外側の構造の連続性を確保し、フィレット位置におけるエッチング均一性を効果的に向上させることができる。フィレット付近の表示領域の画素ユニットのエッチング均一性によって、データ線、電源線、ゲート線等信号線の線幅及び厚さが設計値を満たすことを確保し、信号伝送速度及び伝送能力を損なうことがない。また、ダミー画素のデータ線がデータ駆動回路に接続され、ダミー画素の電源線がゲート駆動回路の高レベル信号線に接続されるように設けられることは、ゲート駆動回路の高レベル信号線配線に電源線が並列接続されることに相当し、高レベル信号線の抵抗を低減させ、ゲート駆動回路の負荷を効果的に低減させ、表示領域の画素駆動回路の動作安定性を向上させることができる。更に、ダミー画素の第１走査線、第２走査線及び第３走査線が「サスペンド」状態であるように設けられてもよく、すなわち、いずれの駆動回路にも電気的に接続されないことで、ダミー画素の画素駆動回路による表示領域の画素駆動回路の動作の影響を回避する。実際に実施する際に、ダミー画素の第１走査線、第２走査線及び第３走査線がゲート駆動回路の出力に接続されるように設けられもよく、ゲート駆動回路の出力が安定した電位を有するため、ダミー画素の画素駆動回路は電気的安定性を向上させることができる。更に、本開示の実施例では、ディスプレイパネルを製造するときのパターニング回数は従来の製造方式のパターニング回数とほぼ同じであり、本開示を実施する際に、従来のプロセスを変更する必要がなく、従来のプロセス機器を変更する必要もなく、プロセスの互換性に優れ、実用性が高く、将来性が期待できる。以上のように、本開示のディスプレイパネルは従来のＯＬＥＤ異形スクリーンの表示品質、信頼性及び歩留まりが低いという問題を効果的に解決する。
【0053】
図１０は本開示の実施例における電源線が高レベル信号線に接続される模式図である。図１０に示すように、ＧＯＡ回路及び高レベル信号線ＶＧＨがダミー画素と同期して製造されるため、データ線ＤＡ及び電源線ＶＤを形成するパターニングプロセスでは、電源線ＶＤ及び高レベル信号線ＶＧＨが同時に形成され、相互に接続された一体構造となる。図１１は本開示の実施例における走査線がゲート駆動回路に接続される模式図である。図１１に示すように、具体的な実施形態として、第１走査線ＧＮ１が第１ＧＯＡユニット（ＧＯＡ１）に接続され、第２走査線ＧＮ２が第２ＧＯＡユニット（ＧＯＡ２）に接続され、第３走査線ＧＮ３が第１制御回路ＥＭＧ１に接続されるが、第３ＧＯＡユニット（ＧＯＡ３）に接続されないように設けられてもよい。実際に実施する際に、上記接続は１回のパターニングプロセスで相互に接続された一体構造を形成してもよく、ビアを介して実現されてもよい。
【0054】
図１２は本開示の別の実施例におけるディスプレイパネルの構造模式図である。本実施例は図１のディスプレイパネルの変形であり、構造がほぼ同様であり、図１２のディスプレイパネルは表示領域１００と、表示領域１００の外周に位置する非表示領域２００と、ボンディング領域３００とを備える。図１のディスプレイパネルとの相違点について、図１２に示される本実施例では、ダミー画素４００はそれぞれ表示領域１００の左上フィレットの外側及び表示領域１００の右上フィレットの外側に設けられ、且つＧＯＡ回路と表示領域１００との間の領域に位置し、また、ボンディング領域３００の反対側に位置する非表示領域２００内に複数のダミー画素４００が設けられる。
【0055】
たとえば、ＧＯＡ回路と表示領域１００との間の領域に設けられる複数のダミー画素４００は段差状に配列される。更に、少なくとも一例では、垂直方向において、段差状のダミー画素４００は少なくとも１列を含み、水平方向において、段差状のダミー画素４００は少なくとも１行を含む。ボンディング領域３００の反対側に設けられる複数のダミー画素４００は規則的に配列され、たとえば、複数のダミー画素４００は等間隔に配列され、このように、製造難度の低下に有利である。少なくとも一例では、垂直方向において、規則的に配列されるダミー画素４００は少なくとも１列を含み、水平方向において、規則的に配列されるダミー画素４００は少なくとも１行を含む。
【0056】
本実施例も、上記図１の実施例の技術的効果を実現し、つまり、フィレット位置におけるエッチング均一性を向上させ、ゲート駆動回路の負荷を低減させ、電気的安定性等を向上させることができる。
【0057】
図１３は本開示のさらに別の実施例のディスプレイパネルの構造模式図である。本実施例は図１実施例の変形であり、構造が上記第１実施例とほぼ同様である。図１３のディスプレイパネルは表示領域１００と、表示領域１００の外周に位置する非表示領域２００と、ボンディング領域３００とを備える。図１の実施例との相違点について、図１３に示される本実施例では、ダミー画素４００はそれぞれ表示領域１００の４つのフィレットの外側に設けられ、４つのフィレットがそれぞれ左上角、右上角、左下角及び右下角であり、且つＧＯＡ回路と表示領域１００との間の領域に位置し、また、ボンディング領域３００の反対側に位置する非表示領域２００内に複数のダミー画素４００が設けられる。
【0058】
たとえば、ＧＯＡ回路と表示領域１００との間の領域に設けられる複数のダミー画素４００は段差状に配列される。少なくとも一例では、垂直方向において、段差状のダミー画素４００は少なくとも１列を含み、水平方向において、段差状のダミー画素４００は少なくとも１行を含む。ボンディング領域３００の反対側に設けられる複数のダミー画素４００は規則的に配列される。たとえば、複数のダミー画素４００は等間隔に配列され、このように、製造難度の低下に有利である。少なくとも一例では、垂直方向において、規則的に配列されるダミー画素４００は少なくとも１列を含み、水平方向において、規則的に配列されるダミー画素４００は少なくとも１行を含む。
【0059】
本実施例も上記図１の実施例の技術的効果を実現し、つまり、フィレット位置におけるエッチング均一性を向上させ、ゲート駆動回路の負荷を低減させ、電気的安定性等を向上させることができる。
【0060】
上記実施例では、表示領域が４つのフィレットを有することを例に説明したが、本開示は表示領域が１つのフィレット、２つのフィレット、３つのフィレット又は複数のフィレットを有する場合にも適用できる。表示領域が４つのフィレットを有する場合、ダミー画素が１つのフィレット又は３つのフィレットの外側のみに設けられてもよく、たとえば、左上フィレット及び左下フィレットの外側に設けられたり、右上フィレット及び右下フィレットの外側に設けられたり、左上フィレット及び右下フィレットの外側に設けられたり、左下フィレット及び右上フィレットの外側に設けられたりする。
【0061】
本開示の実施例は、上記ディスプレイパネルを備える表示装置をさらに提供する。表示装置は携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど表示機能を有する任意の製品又は部材であってもよい。該表示装置は上記ディスプレイパネルの技術的効果を有し、ここでは詳細説明を省略する。
【0062】
本明細書では、なお、以下の点について説明する。
【0063】
（１）本開示の実施例の図面は本開示の実施例に係る構造のみを示しており、ほかの構造は通常の設計を参照すればよい。
【0064】
（２）視認し易さの点から、本開示の実施例を説明するための図面では、層又は領域の厚さが拡大又は縮小されており、すなわち、これらの図面は実際の縮尺で作成されるものではない。
【0065】
（３）矛盾しない限り、本開示の実施例及び実施例の特徴を互いに組み合わせて、新たな実施例を得ることができる。
【0066】
以上、本開示の例示的な実施形態を説明したが、本開示の保護範囲を限定するものではなく、本開示の保護範囲は添付した特許請求の範囲により定められる。
【符号の説明】
【0067】
１０ 基板
１１ バッファ層
１２ 活性層
１３ 第１絶縁層
１４ 第１ゲート電極
１５ 第２絶縁層
１６ 第２ゲート電極
１７ 第３絶縁層
１８ ドレイン電極
１９ 第４絶縁層
２０ 画素画定層
２１ 陽極
１００ 表示領域
２００ 非表示領域
３００ ボンディング領域
３０１ ボンディングパッド
３０２ 第１リード
３０３ 第２リード
４００ ダミー画素
１１ バッファ層
１２ 活性層
１３ 第１絶縁層
１４ 第１ゲート電極
１５ 第２絶縁層
１６ 第２ゲート電極
１７ 第３絶縁層
１８ ドレイン電極
１９ 第４絶縁層
２０ 画素画定層
２１ 陽極
１００ 表示領域
２００ 非表示領域
３００ ボンディング領域
３０１ ボンディングパッド
３０２ 第１リード
３０３ 第２リード
４００ ダミー画素
【図1】
【図2a】
【図2b】
【図2c】
【図3a】
【図3b】
【図4a】
【図4b】
【図5a】
【図5b】
【図6a】
【図6b】
【図7a】
【図7b】
【図8a】
【図8b】
【図9a】
【図9b】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【国際調査報告】