特表 2022-540787 メモリデバイスのための分割ピラーアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-09-20

(54)【発明の名称】メモリデバイスのための分割ピラーアーキテクチャ

(51)【国際特許分類】

   H01L 21/8239 20060101AFI20220912BHJP

【ＦＩ】

H01L27/105 449

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2021577221

(86)(22)【出願日】2020-06-02

(85)【翻訳文提出日】2022-02-25

(86)【国際出願番号】 US2020035689

(87)【国際公開番号】W WO2021002992

(87)【国際公開日】2021-01-07

(31)【優先権主張番号】16/460,875

(32)【優先日】2019-07-02

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】ファンティーニ パオロ

(72)【発明者】

【氏名】ペッリッツェル ファビオ

(72)【発明者】

【氏名】フラティン ロレンソ

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083FZ10

5F083GA10

5F083JA60

5F083PR03

(57)【要約】

メモリデバイスのための分割ピラーアーキテクチャのための方法、システム、及び装置が説明される。メモリデバイスは、アレイに印加される電圧を持続させる誘電体厚を維持しながら開口部間の間隔を減少させ得る、導電材料及び絶縁材料の代替層を通る、あるパターンの導電接点と開口部とを有して構成される基板を含んでもよい。材料をエッチング後、絶縁材料がトレンチに堆積されてもよい。セル材料が堆積される開口部を形成するために、絶縁材料の一部が除去されてもよい。導電性ピラーが導電材料のプレーンと基板とに垂直に延在して、導電接点と結合してもよい。導電性ピラーは、第１及び第２のピラーを形成するために、分割されてもよい。

【特許請求の範囲】

【請求項1】

第１の誘電層、導電層、及び第２の誘電層を露出するために絶縁材料を通る第１の開口部を形成することと、
第１のカルコゲナイド部分と、前記第１のカルコゲナイド部分から分離された第２のカルコゲナイド部分とを前記第１の開口部に形成することであり、前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分の両方が前記導電層、前記第１の誘電層、及び前記第２の誘電層に接触することと、
前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分に接触しているピラーを形成するために導電材料を前記第１の開口部に堆積することと、
前記ピラーを、前記第１のカルコゲナイド部分に接触する第１のピラーと前記第２のカルコゲナイド部分に接触する第２のピラーとに分割するために、前記導電材料をエッチングすることによって、第２の開口部を形成することと
を含む方法。

【請求項2】

前記絶縁材料、前記第１のピラー、及び前記第２のピラーと接触する第２の絶縁材料を前記第２の開口部に堆積すること
をさらに含む、請求項１に記載の方法。

【請求項3】

前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分を形成することは、
カルコゲナイド材料を前記第１の開口部に堆積することであり、前記カルコゲナイド材料が前記絶縁材料に接触することと、
前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分を形成するために、前記カルコゲナイド材料をエッチングすることと
を含む、請求項１に記載の方法。

【請求項4】

前記導電層と接触している基板を通って延在する複数の接点を形成することであり、前記複数の接点は複数のデジット線と関連付けられ、前記絶縁材料を通る前記第１の開口部を形成することは、前記複数の接点のうちの第１の接点を露出すること
をさらに含む、請求項１に記載の方法。

【請求項5】

前記第１のピラーは前記複数の接点のうちの１つの上に形成され、
前記第２のピラーは前記複数の接点のうちの第２の接点の上に形成される、
請求項４に記載の方法。

【請求項6】

前記第２の誘電層上に第２の基板を堆積することであり、前記第２の基板は前記第１のピラー及び前記第２のピラーと接触しており、前記第２の基板は、前記第２の基板を通って延在し、前記第２のピラーと接触している第２の接点を含み、前記第１のピラーは前記基板の前記複数の接点のうちの前記第１の接点と接触している、ことをさらに含む
請求項４に記載の方法。

【請求項7】

前記ピラーを形成するために前記導電材料を堆積することは、
前記第１の開口部を前記導電材料で埋めること
をさらに含む、請求項１に記載の方法。

【請求項8】

前記ピラーを形成するために前記導電材料を堆積することは、
前記第１の開口部を前記導電材料のコンフォーマル層で部分的に埋めること
をさらに含む、請求項１に記載の方法。

【請求項9】

前記第１の誘電層、前記導電層、及び前記第２の誘電層を通るトレンチを形成することと、
前記トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル層を堆積することであり、前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分の両方は前記コンフォーマル層に接触することと
をさらに含む、請求項１に記載の方法。

【請求項10】

前記コンフォーマル層、前記第１の誘電層、及び前記第２の誘電層と接触して前記絶縁材料を前記トレンチに堆積することであり、前記絶縁材料を通る前記第１の開口部を形成することは、前記絶縁材料を堆積することに少なくとも部分的に基づくこと
をさらに含む、請求項９に記載の方法。

【請求項11】

前記第１の誘電層、前記導電層、及び前記第２の誘電層を通る前記トレンチを形成することは、
前記トレンチを垂直にエッチングするために垂直エッチングプロセスを実行することと、
前記導電層に少なくとも１つのリセスを形成するために、前記垂直エッチングプロセスの後に水平エッチングプロセスを実行することと
を含む、請求項９に記載の方法。

【請求項12】

前記導電層によって形成された前記トレンチの側壁の一部は、前記第１の誘電層によって形成された前記トレンチの前記側壁の一部に関して引っ込んだ位置に配置される、
請求項９に記載の方法。

【請求項13】

基板を通って延在する複数の接点を形成することであり、前記複数の接点は複数のデジット線と関連付けられることと、
前記基板上に前記第１の誘電層を形成することと、
前記第１の誘電層上に前記導電層を形成することであり、前記導電層はワード線プレートとして構成されることと、
前記導電層上に前記第２の誘電層を形成することであり、前記第１の開口部を形成することは、前記第２の誘電層を形成することに少なくとも部分的に基づくことと
をさらに含む、請求項１に記載の方法。

【請求項14】

前記第１のカルコゲナイド部分は、第１の自己選択型メモリセルのための第１のストレージ素子を含み、前記第２のカルコゲナイド部分は第２の自己選択型メモリセルのための第２のストレージ素子を含む、請求項１に記載の方法。

【請求項15】

前記第２の誘電層上に第２の導電層を形成することであり、前記第２の導電層はワード線プレートとして構成されることと、
前記第２の導電層上に第３の導電層を形成することであり、前記第１の開口部を形成することは、前記第３の導電層を形成することに少なくとも部分的に基づくことと
をさらに含む、請求項１に記載の方法。

【請求項16】

前記導電層及び前記第２の導電層と関連付けられるメモリセルのアレイがメモリセルの三次元アレイを含む、請求項１５に記載の方法。

【請求項17】

ワード線プレートと、
複数のストレージ素子対であり、前記複数のストレージ素子対の各対は、前記ワード線プレートの第１の壁に接触する第１のストレージ素子と、前記ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、複数のストレージ素子対と、
前記ワード線プレートと相互作用するデジット線として構成された複数のピラー対であって、前記複数のピラー対の各対は、前記第１のストレージ素子と接触している第１のピラーと前記第２のストレージ素子と接触している第２のピラーとを含む、複数のピラー対と、
前記複数のピラー対の各ピラー対の間に延在し前記複数のピラー対の各ピラーに接触している誘電材料と
を含む装置。

【請求項18】

複数のデジット線と関連付けられ、基板を通って延在する複数の接点であり、前記複数のピラー対の各第１のピラーは前記複数の接点のうちの１つと接触している、複数の接点をさらに含む、請求項１７に記載の装置。

【請求項19】

前記複数のピラー対の各第２のピラーは、前記複数の接点のうちの１つと接触している、請求項１８に記載の装置。

【請求項20】

第２の複数のデジット線と関連付けられ、第２の基板を通って延在する第２の複数の接点をさらに含み、前記複数のピラー対の各第２のピラーは、前記第２の複数の接点のうちの１つと接触している、請求項１８に記載の装置。

【請求項21】

前記複数の接点は格子状に配置される、請求項１８に記載の装置。

【請求項22】

前記ワード線プレートと接触し、第１のストレージ素子対のうちの第１のストレージ素子と第２のストレージ素子対のうちの第１のストレージ素子との間に延在するコンフォーマル材料をさらに含む、請求項１７に記載の装置。

【請求項23】

前記複数のストレージ素子対のストレージ素子は、前記ワード線プレートと前記ピラー対のうちのピラーによって形成されたリセスに配置される、請求項１７に記載の装置。

【請求項24】

前記ワード線プレートの上方に配置され前記複数のストレージ素子対及び前記複数のピラー対と接触している誘電層であり、前記複数のピラー対は前記誘電層を通って延在する、誘電層をさらに含む、請求項１７に記載の装置。

【請求項25】

前記誘電層の上方に配置された第２のワード線プレートであり、前記複数のピラー対は前記第２のワード線プレートを通って延在する、第２のワード線プレートと、
第２の複数のストレージ素子対であり、前記第２の複数のストレージ素子対の各対は第３のストレージ素子及び第４のストレージ素子を含む、第２の複数のストレージ素子対と
をさらに含み、
前記第２の複数のストレージ素子対の各対の前記第３のストレージ素子は前記第２のワード線プレートの第３の壁と、前記第１のピラーとに接触し、
前記第２の複数のストレージ素子の各対の前記第４のストレージ素子は、前記第２のワード線プレートの第４の壁と、前記第２のピラーとに接触する、
請求項２４に記載の装置。

【請求項26】

前記ワード線プレートの下方に配置された基板をさらに含み、前記複数のピラー対及び前記誘電材料は前記基板に接触する、請求項１７に記載の装置。

【請求項27】

前記ワード線プレートは導電材料を含む、請求項１７に記載の装置。

【請求項28】

前記複数のストレージ素子対のストレージ素子はカルコゲナイド材料を含む、請求項１７に記載の装置。

【請求項29】

基板と、
前記基板を通って延在しデジット線をサーキットリーに結合するように構成された複数の接点と、
前記基板の上方に配置されたワード線プレートと、
複数のストレージ素子対であり、前記複数のストレージ素子対の各対は、前記ワード線プレートの第１の壁に接触する第１のストレージ素子と、前記第１のストレージ素子と反対側の前記ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、複数のストレージ素子対と、
前記複数の接点と結合され前記デジット線として構成された複数のピラー対であり、前記複数のピラー対の各対は、前記第１のストレージ素子及び前記複数の接点のうちの第１の接点と接触している第１のピラーを含み、前記第２のストレージ素子及び前記複数の接点のうちの第２の接点と接触している第２のピラーを含む、複数のピラー対と、
前記複数のピラー対の各ピラー対と接触し、各ピラー対の間に延在する誘電材料であり、前記誘電材料は前記基板と接触している、誘電材料と
を含む装置。

【請求項30】

前記ワード線プレートと接触し第１のストレージ素子対の第１のストレージ素子と第２のストレージ素子対の第１のストレージ素子との間に延在するコンフォーマル材料をさらに含む、請求項２９に記載の装置。

【請求項31】

第１の基板及び第２の基板と、
前記第１の基板に配置された第１の複数の接点及び前記第２の基板に配置された第２の複数の接点と、
前記第１の基板と前記第２の基板との間に配置されたワード線プレートと、
前記第１の基板と前記第２の基板との間に配置された複数のストレージ素子対であり、前記複数のストレージ素子対の各対は、前記ワード線プレートの第１の壁に接触する第１のストレージ素子と、前記ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、複数のストレージ素子対と、
前記第１の基板と前記第２の基板との間に配置されデジット線として構成された複数のピラー対であり、前記複数のピラー対の各対は、前記第１のストレージ素子と接触している第１のピラーと、前記第１の基板に配置された前記第１の複数の接点のうちの第１の接点とを含み、前記第２のストレージ素子と接触している第２のピラーと、前記第２の基板に配置された前記第２の複数の接点のうちの第２の接点とを含む、複数のピラー対と
を含む装置。

【請求項32】

前記複数のピラー対の各ピラー対の間に延在する誘電材料であり、前記誘電材料が、前記第１の基板、前記第２の基板、及び前記複数のピラー対の各ピラーに接触している、誘電材料をさらに含む、請求項３１に記載の装置。

【請求項33】

第１の基板を堆積することと、
前記第１の基板に配置された第１の複数の接点を形成することと、
前記第１の基板、第１のカルコゲナイド部分、及び第２のカルコゲナイド部分と接触しているピラーを形成することと、
前記ピラーを、前記第１のカルコゲナイド部分と接触する第１のピラーと、前記第２のカルコゲナイド部分と接触する第２のピラーとに分割することと、
前記第１のピラー及び前記第２のピラーの上方に第２の基板を堆積することと、
前記第２の基板に配置された第２の複数の接点を形成することと
を含み、前記第１のピラーは、前記第１の複数の接点のうちの第１の接点に結合され、前記第２のピラーは、前記第２の複数の接点のうちの第２の接点に結合される、方法。

【請求項34】

前記第１のピラーと前記第２のピラーとの間に絶縁材料を堆積することをさらに含み、前記絶縁材料は前記第１の基板及び前記第２の基板に接触し、前記第２の基板を堆積することは、前記絶縁材料を堆積することに少なくとも部分的に基づく、請求項３３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

クロスリファレンス
本特許出願は、２０１９年７月２日に出願されたＦａｎｔｉｎｉ等による「ＳＰＬＩＴ ＰＩＬＬＡＲ ＡＲＣＨＩＴＥＣＴＵＲＥＳ ＦＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ」という名称の米国特許出願第１６／４６０，８７５号に対する優先権を主張するものであり、本願の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。

【背景技術】

【0002】

以下は、一般に、少なくとも１つのメモリデバイスを含むシステムに関し、より詳細には、メモリデバイスのための分割ピラーアーキテクチャに関する。

【0003】

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスにおいて情報を格納するために広く使用される。メモリデバイスの異なる状態をプログラムすることによって、情報が格納される。例えば、二値デバイスは、論理「１」又は論理「０」によって示されることが多い２つの状態のうちの一方を格納することが非常に多い。他のデバイスでは、２よりも多い数の状態が格納される場合がある。格納情報にアクセスするために、デバイスのコンポーネントがメモリデバイスにおける少なくとも１つの格納状態を読み出してもよく、又は感知してもよい。情報を格納するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよく、又はプログラムしてもよい。

【0004】

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期型動的ＲＡＭ（ＳＤＲＡＭ）、強誘電性ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、他のカルコゲナイド系メモリ、その他などを含む様々な種類のメモリデバイスが存在する。メモリデバイスは、揮発性であっても、不揮発性であってもよい。

【0005】

メモリデバイスの改良は、一般に、指標の中でもとりわけ、メモリセル密度増加、読出し／書込み速度増加、信頼性増加、データ保持増加、電力消費減少、又は製造コスト減少を含み得る。メモリアレイ容量の節約、メモリセル密度増加、又は三次元垂直アーキテクチャを有するメモリアレイの総電力使用量削減のための解決策が望まれる場合がある。

【図面の簡単な説明】

【0006】

【図1】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートするシステムの例を示す図である。

【図2A】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図2B】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図2C】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図2D】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図2E】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図2F】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3A】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3B】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3C】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3D】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3E】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3F】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3G】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図3H】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図4A】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図4B】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図5A】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図5B】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図6A】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図6B】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図7A】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図7B】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図8A】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図8B】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイの図である。

【図9】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする方法を図示するフローチャートである。

【図10】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする方法を図示するフローチャートである。

【図11】本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする方法を図示するフローチャートである。

【発明を実施するための形態】

【0007】

本開示は、メモリデバイスのための分割ピラーアーキテクチャ及びそれを処理する方法に関する。メモリデバイスは、メモリデバイスのメモリアレイに印加される電圧を持続させる誘電体厚を維持しながらメモリセル間の間隔を減少させ得る、導電材料及び絶縁材料の代替層を通る導電接点及び開口部の構成を含んでもよい。

【0008】

いくつかの実施例では、メモリデバイスは、あるパターン（例えば幾何学パターン）に配置された接点のセットを有する基板と、その基板上に形成された第１の絶縁材料（例えば誘電材料）とを含んでもよい。導電材料のプレーンのセットは、第２の絶縁材料（例えば誘電材料）によって互いから分離されて、基板材料上に形成されてもよい。すなわち、導電材料と絶縁材料とが交互に重なったプレーンが基板上に形成されてもよい。導電材料のプレーンは、ワード線の例でもよい。

【0009】

メモリデバイスの製造時、導電材料と絶縁材料とが交互に重なったプレーンをエッチングすることによって、１つ又は複数のトレンチが形成されてもよい。トレンチは、互いに平行に延在してもよく、基板を露出してもよい。いくつかの実施例では、導電材料及び誘電材料のプレーンがトレンチの側壁を形成してもよい。導電材料のプレーンは、誘電材料及び導電材料のプレーンがリセスのセットを形成するようにエッチングされてもよく、各リセスはストレージ素子材料（例えばカルコゲナイド材料）を収容するように構成されてもよい。犠牲層（例えばコンフォーマル材料）は、トレンチに積層されてもよく、いくつかの場合では、犠牲層がリセスを埋める。絶縁材料は、犠牲層の上部のトレンチに堆積されてもよい。

【0010】

第１の開口部を形成するために、犠牲層及び絶縁層の一部が除去されてもよい。第１の開口部は、基板の一部、導電接点のセットのうちの少なくともいくつかの導電接点、導電材料のプレーン及び誘電材料のプレーンを露出させてもよい。ストレージ素子材料（例えば、カルコゲナイド材料）は、第１の開口部に堆積されてもよい。ストレージ素子材料は、誘電材料のプレーン及び導電材料のプレーンによって形成されたリセスを埋めてもよい。リセスのストレージ素子材料が残るように、ストレージ素子材料が第１の開口部から部分的に除去されてもよい。リセスに配置されたストレージ素子材料は、ストレージ素子コンポーネント（例えば、カルコゲナイド部分）でもよい。

【0011】

リセスにストレージコンポーネントを含む第１の開口部に、導電性ピラーが形成されてもよい。導電性ピラーは、（例えば導電材料のプレーンにほぼ垂直に）導電材料のプレーンを通って延在するように、さらに基板に接触するように配置されてもよい。各導電性ピラーは、２つのストレージ素子コンポーネントと接触してもよく、それぞれのストレージ素子コンポーネントは導電材料の同一のプレーンに接触してもよい。各導電性ピラーは、１つ又は２つの導電接点とさらに結合されてもよい。いくつかの場合では、ピラーは、バリア材料及び導電材料から形成されてもよい。

【0012】

第２の開口部を形成するために、導電性ピラーの一部が除去されてもよい。第２の開口部は、各ピラーを、第１のピラーと第２のピラーとに分割してもよい。第１及び第２のピラーは、デジット線の例でもよい。第１のピラーは、導電材料のプレーンに結合された第１のストレージ素子コンポーネントと接触していてもよく、第２のピラーは、導電材料のプレーンと結合された第２のストレージ素子コンポーネントと接触していてもよい。いくつかの場合では、第１のピラー及び第２のピラーのそれぞれは、基板上の異なる導電接点と結合されてもよい。いくつかの他の場合では、第１のピラーのそれぞれが基板上の異なる導電接点と結合されてもよく、第２のピラーのそれぞれが第１の基板上方に形成された第２の基板上の異なる導電接点と結合されてもよい。

【0013】

メモリアレイの上記のような構成及び製造方法によって、従来の解決策と比較して高密度のメモリセルが実現され得る。各メモリセル（例えば、ストレージコンポーネント）は、セル絶縁を確実とするために、第１のピラー又は第２のピラーのいずれかの内部において引っ込んだ状態で配置されてもよい。そのような構成によって、いくつかの従来の解決策と比べてセルの厚さ及び寸法に対してより厳密な制御を実現し得る。導電性ピラーと交差する導電材料の各プレーンは、ワード線プレート（例えば導電材料のプレーンに対応）及び第１のメモリセルのための第１のデジット線（例えば第１のピラーと対応）並びに第２のメモリセルのための第２のデジット線（例えば第２のピラーに対応）によってアドレス指定される２つのメモリセルを形成してもよい。各ピラーは、メモリアレイの下部又は上部に配置されたトランジスタによって復号されてもよい。このトランジスタは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。

【0014】

本開示の特徴が、図１を参照して説明されるようなメモリアレイの文脈において最初に説明される。本開示の特徴が、図２Ａ～図８Ｂを参照して説明されるような処理ステップ中の例示のメモリアレイの様々な図の文脈において説明される。本開示の上記及び他の特徴は、図９～図１１を参照して説明されるようなメモリデバイスのための分割ピラーアーキテクチャに関するフローチャートを参照して、さらに例証及び説明される。

【0015】

図１は、本明細書で開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートするメモリアレイ１００（例えば三次元（３Ｄ）メモリアレイ）の例を示す図である。メモリアレイ１００は、基板１０４上方に配置されたメモリセルの第１のアレイ又はデッキ１０５と、第１のアレイ又はデッキ１０５の上部のメモリセルの第２のアレイ又はデッキ１０８とを含んでもよい。

【0016】

メモリアレイ１００は、ワード線１１０と、デジット線１１５とを含んでもよい。第１のデッキ１０５及び第２のデッキ１０８のメモリセルのそれぞれは、１つ又は複数の自己選択型メモリセルを有してもよい。図１に含まれるいくつかの要素に参照番号が付されており、他の対応要素には参照番号が付されていないが、それらは同一である、又は類似していると理解される。

【0017】

メモリセルのスタックは、第１の誘電材料１２０と、ストレージ素子材料１２５（例えばカルコゲナイド材料）と、第２の誘電材料１３０と、ストレージ素子材料１３５（例えばカルコゲナイド材料）と、第３の誘電材料１４０とを含んでもよい。第１のデッキ１０５及び第２のデッキ１０８の自己選択型メモリセルは、いくつかの実施例において、各デッキ１０５及び１０８の対応する自己選択型メモリセルがデジット線１１５又はワード線１１０を共有できるように、共通の導線を有してもよい。

【0018】

いくつかの実施例では、メモリセルは、メモリストレージ素子を含み得るセルに対して電気パルスを供給することによってプログラムされてもよい。このパルスは、第１のアクセス線（例えばワード線１１０）又は第２のアクセス線（例えばデジット線１１５）、又はそれらの組み合わせを介して供給されてもよい。いくつかの場合では、パルス供給時に、メモリセルの極性に応じて、イオンがメモリストレージ素子内で移動してもよい。それによって、メモリストレージ素子の第１の側部又は第２の側部に関するイオン濃度が、第１のアクセス線と第２のアクセス線との間の電圧の極性に少なくとも部分的に基づいてもよい。いくつかの場合では、非対称形状のメモリストレージ素子が、より大きな面積を有する素子の一部におけるイオン濃度を高めてもよい。メモリストレージ素子の特定の部分はより高い抵抗を有してもよく、それによってメモリストレージ素子の他の部分よりも高い閾値電圧を発生させてもよい。イオン移動の上記説明は、本明細書で説明される結果を実現するための自己選択型メモリセルの機構の一例を表す。機構のこの例は限定的であると考えられるべきではない。本開示は、本明細書で説明される結果を実現するための自己選択型メモリセルの機構の他の例も含む。

【0019】

メモリアレイ１００のアーキテクチャは、クロスポイントアーキテクチャと呼ばれる場合があり、いくつかの場合において、メモリセルがワード線１１０とデジット線１１５との間のトポロジ上の交差点に形成される。そのようなクロスポイントアーキテクチャは、他のメモリアーキテクチャと比べて、より安価な製作コストで比較的高密度のデータストレージを実現する場合がある。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比べてメモリセルの面積を縮小し、その結果、メモリセル密度が増加し得る。

【0020】

図１の例は、２つのメモリデッキ１０５及び１０８を示すが、他の構成も可能である。いくつかの実施例では、自己選択型メモリセルの単一のメモリデッキが基板１０４の上方に構築されてもよく、これを二次元メモリと呼ぶ。いくつかの実施例では、三次元クロスポイントアーキテクチャと同様にして、メモリセルの３つ又４つのメモリデッキが構成されてもよい。

【0021】

メモリアレイ１００は、格子状又は千鳥格子状に配置された接点のセットを有する基板１０４を含んでもよい。いくつかの場合では、接点のセットは基板１０４を通って延在してメモリアレイ１００のアクセス線と結合してもよい。メモリアレイ１００は追加基板１０４を含んでもよい（例えば、２つのデッキ１０５及び１０８の上部に配置される）。追加基板１０４は接点のセットを有してもよく（例えば、基板１０４を通って延在）、メモリアレイ１００のアクセス線と結合してもよい。

【0022】

メモリアレイ１００は、基板材料上の第１の絶縁材料上に形成された、第２の絶縁材料によって互いに分離した導電材料のプレーンのセットを含んでもよい。導電材料のプレーンのセットのそれぞれは、その中に形成されたリセスのセットを含んでもよい。プレーンのセット、例えば、同一のデッキ（例えば、メモリデッキ１０５、メモリデッキ１０８）上の１つ又は複数のワード線１１０に対応するワード線プレートは、犠牲層（例えば、コンフォーマル層）を使用して、スタック堆積処理ステップ中にエッチングを行い、セル画定後にコンフォーマル層を除去し、コンフォーマル層をより導電性の高い材料と置き換えることによる置換プロセスによって取得されてもよい。

【0023】

導電性ピラーのセットは、開口部に形成され、導電材料と基板１０４のプレーンのセットにほぼ垂直に延在してもよい。導電性ピラーのセットは、ピラー対のセットに分割されてもよい。ピラー対の各ピラーは、導電接点のうちの異なる接点に結合されてもよい。いくつかの場合では、ピラー対のそれぞれのピラーは、基板１０４上の導電接点に結合されてもよい。追加的又は代替的に、各ピラー対の一方のピラーは、基板１０４上の導電接点に結合されてもよく、各ピラー対の他方のピラーは、（例えば、メモリデッキ１０５及び１０８の上方に配置された）異なる基板１０４上の導電接点に結合されてもよい。

【0024】

いくつかの実施例では、メモリデッキ１０５及び１０８は論理状態を格納するように構成されたカルコゲナイド材料を含んでもよい。例えばメモリデッキ１０５及び１０８のメモリセルは、自己選択型メモリセルの例でもよい。カルコゲナイド材料は、リセスのセットのうちのそれぞれのリセスのカルコゲナイド材料がピラー対のセットの一方のピラーと少なくとも部分的に接触するように、リセスのセットに形成されてもよい。

【0025】

図２Ａ～図２Ｆは、本明細書で開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ａ、２００－ｂ、２００－ｃ、及び２００－ｄの様々な図である。特に、図２Ａ～図２Ｆにおいて、ワード線プレーンを形成し、犠牲層及び絶縁材料を堆積するプロセスが示される。

【0026】

図２Ａは、例示のメモリアレイ２００－ａの側面図である。図２Ｂは、図２Ａに図示されたものの後続のプロセスステップにおける図２Ａの断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｂの上面図である。図２Ｃは、図２Ｂの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｂ（例えば図２Ｂに示す通りの）の断面図である。図２Ｄは、図２Ｂ及び図２Ｃに図示されたものの後続のプロセスステップにおける図２Ｂの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｃの断面図である。図２Ｅは、図２Ｄに図示されたものの後続のプロセスステップにおける図２Ｂの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｄの断面図である。図２Ｆは、図２Ｅの断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｄ（例えば図２Ｄに示す通りの）の上面図である。

【0027】

図２Ａは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ａの側面図である。メモリアレイ２００－ａは、基板１０４－ａ又は１０４－ｂを通って延在する導電接点２３５のセットを含んでもよい。メモリアレイ２００－ａは、材料２４０と絶縁材料２４５（例えば、絶縁材料層、誘電層）とを交互に重ねた層をさらに含んでもよい。いくつかの場合では、材料２４０は（例えば導電層を形成する）導電材料でもよい。他の場合では、材料２４０は犠牲絶縁材料（例えば、絶縁材料２４５とは異なる）でもよい。

【0028】

基板１０４は、誘電膜などの誘電材料でもよい。導電接点２３５のセットのうちの単一の導電接点は、いずれかの単一の垂直ピラー（例えば、デジット線）をトランジスタ（例えばデジット線セレクタ）に結合するように構成されてもよい。

【0029】

いくつかの実施例では、導電接点２３５は、基板１０４－ａ及び１０４－ｂの両方に形成されてもよい。例えば、導電接点２３５－ａは、ピラー対（例えばデジット線に対応）の第１のピラーをトランジスタに結合してもよい。導電接点２３５－ｃは、ピラー対の第２のピラーをトランジスタに結合してもよい。導電接点２３５－ｂ及び導電接点２３５－ｄは、それぞれ、第２のピラー対の一方のピラーをトランジスタに結合してもよい。追加的又は代替的に、導電接点２３５のそれぞれは基板１０４－ｂを通って延在してもよい（例えば、導電接点２３５－ｃ及び２３５－ｄは基板１０４－ｂを通って形成されてもよい）。例えば、導電接点２３５－ａは、ピラー対の第１のピラーをトランジスタに結合してもよく、接点２３５－ｂは、そのピラー対の第２のピラーをトランジスタに結合してもよい。

【0030】

導電接点２３５のセットは、格子状に配置されてもよい。いくつかの実施例では、導電接点２３５のセットのうちのそれぞれの接点は、８つまでの他の導電接点２３５によって囲まれてもよい。追加的又は代替的に、導電接点２３５のセットは、千鳥格子状又は六角形状に配置されてもよい。例えば、導電接点２３５のセットのうちのそれぞれの接点は、６つまでの他の導電接点２３５に囲まれてもよい。

【0031】

メモリアレイ２００－ａは、絶縁材料２４５の積層プレーンのセットと、材料２４０の積層プレーンのセット（例えばワード線プレーン又はワード線プレート）をさらに含んでもよく、材料２４０は導電材料又は絶縁材料でもよい（例えば、図２Ａに図示されたものの後続のプロセスステップにおいて導電材料と置き換えられる）。材料２４０の積層プレーンは、絶縁材料２４５のプレーンのセットによって互いからｚ方向で分離されてもよい（例えば、垂直方向に分離されてもよい）。例えば、第２の絶縁材料２４５の第１のプレーン（例えば、下方プレーン）は基板１０４－ｂのプレーン上に形成（例えば、堆積）されてもよく、その後、材料２４０のプレーンは、第２の絶縁材料２４５の第１のプレーン上に形成されてもよい。いくつかの実施例では、第１の絶縁材料２４５の層は、基板１０４－ｂ上に堆積されてもよい。いくつかの実施例では、材料２４０は、導電性カーボンの層又は活性材料と親和性のある他の導電層でもよい。いくつかの実施例では、材料２４０は、保護バリアを介して活性材料によって分離された導電層を含んでもよい。材料２４０の各層は、少なくとも１つのワード線プレートとして機能するように構成されてもよい。いくつかの実施例では、材料２４０及び絶縁材料２４５は交互に重なった層などの層のセットを形成する。

【0032】

若しくは、材料２４０は犠牲絶縁材料でもよい。ここで、メモリアレイ２００－ａは、犠牲絶縁材料２４０の積層プレーンのセットと、絶縁材料２４５の積層プレーンのセットとを含んでもよい。犠牲絶縁材料２４０は、絶縁材料２４５とは異なる材料（例えば、それぞれ酸化材料と窒化材料）でもよい。図２Ａに図示されたものに後続のプロセスステップにおいて、犠牲絶縁材料２４０は除去されて、導電材料（例えば、導電性カーボンの層又は活性材料と親和性のある他の導電層）と置き換えられてもよい。

【0033】

図２Ａに図示されるように、第２の絶縁材料２４５の追加のプレーンが材料２４０と交互に形成されてもよい。第２の絶縁材料２４５は誘電膜又は層などの誘電材料でもよい。いくつかの実施例では、第２の絶縁材料２４５及び基板１０４－ａは、同一種類の絶縁材料でもよい。本明細書で開示される絶縁材料の例は、酸化ケイ素などの誘電材料を含むが、これに限定されない。

【0034】

材料２４０のプレーンのセットのそれぞれのプレーンは、メモリアレイ２００－ａの異なる高さに存在してもよい（例えば、形成してもよい）。メモリセルを形成する材料の個々のプレーンは、３Ｄメモリアレイ２００－ａのデッキと呼ばれる場合がある。材料２４０（例えば、導電材料）は、特に、金属（半金属）材料又はドープされたポリシリコン材料などの半導体材料を含んでもよい（例えば、それで形成されてもよい）。いくつかの実施例では、材料２４０は導電性カーボンのプレーンでもよい。

【0035】

材料２４０の６つのプレーン及び第２の絶縁材料２４５の７つのプレーンを図２Ａに示す。第２の絶縁材料２４５の７番目のプレーンは、メモリアレイ２００－ａの最上部層でもよい。材料２４０及び第２の絶縁材料２４５のプレーンの量は、図２Ａに示される量に限定されない。材料２４０及び第２の絶縁材料２４５は、６よりも多い数のデッキ又は６未満のデッキに配置されてもよい。

【0036】

図２Ｂは、図２Ａの断面線Ａ－Ａ’に沿ったメモリアレイ２００－ｂの上面図である。図２Ｂは、メモリアレイ２００－ｂの材料２４０（例えば、導電材料、絶縁材料）と第２の絶縁材料２４５とを交互に重ねたプレーンを通る形成トレンチ２５０を示す。トレンチ２５０は、トレンチ２５０の下部において、基板１０４及び導電接点２３５（図２Ａに図示として上述）を露出してもよい。トレンチ２５０は上から下へエッチングされ、線形状にエッチングされてもよい。いくつかの場合では、トレンチ２５０は、トレンチ２５０内にリセスを形成するために垂直及び水平エッチングプロセスの組み合わせによって形成されてもよい。エッチングプロセス及びリセスに関するさらなる詳細は図２Ｃに示され、図２Ｃを参照して説明される。トレンチ２５０は、材料２４０の各プレーン（例えば、ワード線プレーン、導電層）上にほぼ平行方向に延在する開口部のセットを形成してもよい。

【0037】

図２Ｃは、図２Ｂの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｂの側面図である。メモリアレイ２００－ｂは、メモリアレイ２００－ｂのプレーンのそれぞれの材料２４０（例えば、導電材料、絶縁材料）においてリセス２１５のセットの形成を示す。例えば、等方的にトレンチ２５０の側壁２９０及び２９１にリセス２１５のセットを形成するために、選択的エッチング動作が実行されてもよい。いくつかの実施例では、トレンチ２５０は、第２の側壁２９１から離れて配置された第１の側壁２９０を含み、第１の絶縁材料２４５によって形成された第１の側壁２９０の第１の部分２９２は、第１の絶縁材料２４５によって形成された第２の側壁２９１の第１の部分２９３から第１の距離だけ離れて配置される。第１の材料２４０によって形成された第１の側壁２９０の第１の部分２９４は、第１の材料２４０によって形成された第２の側壁２９１の第２の部分２９５から、第１の距離よりも大きい第２の距離だけ離れて配置される。いくつかの実施例では、第１の材料２４０で形成されたトレンチ２５０の側壁２９０及び２９１の一部は、第１の絶縁材料２４５で形成されたトレンチ２５０の側壁２９０及び２９１の一部と比べて引っ込んだ位置に配置される。

【0038】

このエッチング動作は、１つ又は複数の垂直エッチングプロセス（例えば、異方性エッチングプロセス又はドライエッチングプロセス、又はそれらの組み合わせ）又は水平エッチングプロセス（例えば、等方性エッチングプロセス）又はそれらの組み合わせを含んでもよい。例えば、垂直エッチングプロセスは、基板１０４－ｂ及び１つ又は複数の導電接点２３５を露出するために、トレンチ２５０を垂直にエッチングするために実行されてもよく、水平エッチングプロセスは、少なくとも１つの材料２４０において少なくとも１つのリセス２１５を形成するために使用されてもよい。エッチングパラメータは、例えば材料２４０が、第２の絶縁材料２４５よりも速くエッチングされるように選択されてもよい。

【0039】

図２Ｄは、図２Ｂの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｂの側面図である。メモリアレイ２００－ｃは、コンフォーマル材料２２０（例えば、犠牲材料又は犠牲層）の形成を示す。コンフォーマル材料２２０は、メモリアレイ２００－ｃのトレンチ２５０に堆積されてもよい。コンフォーマル材料２２０は、コンフォーマル材料２２０を共形的に堆積することによって、図２Ｃに示すようなリセス２１５に形成されてもよい。コンフォーマル材料２２０は、各トレンチ２５０の第１の側壁２９０、第２の側壁２９１、及び底壁２９５と接触する（例えば、基板１０４－ｂ及び接点２３５と接触している）。図２Ｄは、トレンチ２５０の側壁上（例えば、トレンチ２５０の方向に向かう異なる層における第２の絶縁材料２４５及び材料２４０の表面上）に形成されるコンフォーマル材料２２０を示すが、実施例はそのように限定されない。例えば、いくつかの場合では、コンフォーマル材料２２０は異なる層における材料２４０（例えば、導電材料、絶縁材料）のリセス２１５のセットに閉じ込められてもよい。いくつかの場合ではコンフォーマル材料２２０は、コンフォーマル層又は犠牲層と呼ばれてもよい。

【0040】

いくつかの場合では、エッチング動作はコンフォーマル材料２２０の形成後に実行されてもよい。このエッチング動作において、コンフォーマル材料２２０は開口部又はトレンチ２５０を形成するためにエッチングされてもよい。このエッチング動作によって、結果的に、コンフォーマル材料２２０の表面（例えば、トレンチ２５０に対向する表面）が第２の絶縁材料２４５の表面（例えば、トレンチ２５０の方向に向かう表面）から離れて配置される。いくつかの場合では、このエッチング動作によって、結果的に、コンフォーマル材料２２０の表面（例えば、トレンチ２５０に対向する表面）が第２の絶縁材料２４５の表面（例えば、トレンチ２５０の方向に向かう表面）とほぼ同一平面上に存在するようになり、それによってトレンチの連続した側壁が形成される。このエッチング動作によって、さらに結果的に、基板１０４－ｂ及び接点２３５が露出されてもよい（例えばトレンチ２５０の底壁２９５からコンフォーマル材料２２０を除去。本明細書で説明されるエッチング動作は垂直エッチングプロセス（例えば、異方性エッチングプロセス又はドライエッチングプロセス、又はそれらの組み合わせ）或いは水平エッチングプロセス（例えば、等方性エッチングプロセス）でもよい。例えば、垂直エッチングプロセスは、トレンチ２５０を垂直にエッチングするために実行されてもよく、水平エッチングプロセスは、第１の材料２４０（例えば、第１の導電材料２４０、犠牲絶縁材料２４０）において少なくとも１つのリセスを形成するために使用されてもよい。

【0041】

図２Ｅは、図２Ｂの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｂの側面図である。メモリアレイ２００－ｄは、メモリアレイ２００－ｄのコンフォーマル材料２２０上のトレンチ２５０における誘電材料２１８の堆積を示す。誘電材料２１８はコンフォーマル材料２２０と接触してもよい。誘電材料２１８は、１つ又は複数の接点２３５とさらに接触してもよい。誘電材料２１８及びコンフォーマル材料２２０はトレンチ２５０を埋めるように共に作用してもよい。いくつかの場合では、誘電材料２１８は絶縁材料の一例でもよい。いくつかの実施例では、コンフォーマル材料２２０は、誘電材料２１８と同一平面上の表面を形成するために選択的にエッチバックされてもよい。後退の深さは、所望の厚さに応じて画定されてもよい。

【0042】

図２Ｆは、図２Ｅの断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｄの上面図である。図２Ｆは、誘電材料２１８がトレンチ２５０のセット内に堆積された後のメモリアレイ２００－ｄを示す。メモリアレイ２００－ｄのトレンチ２５０のそれぞれは、コンフォーマル材料２２０でライニングされ、誘電材料２１８で埋められる。トレンチ２５０は、図２Ｅに示すように、材料２４０（例えば、導電材料２４０、犠牲絶縁材料２４０）の層のそれぞれを通って延在してもよい。

【0043】

図３Ａ～図３Ｈは、本明細書で開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｅ、２００－ｆ、２００－ｇ、及び２００－ｈの様々な図である。特に、図３Ａ～図３Ｈにおいて、メモリアレイ２００－ｄ（例えば図２Ｄ及び図２Ｅに示す）にメモリセルを形成するプロセスが示される。

【0044】

図３Ａは、図２Ａに図示されたものの後続のプロセスステップにおける例示のメモリアレイ２００－ｅの上面図の図２Ｆの部分Ｃ－Ｃ’を示す。図３Ｂは、図３Ａの断面線Ｂ－Ｂ’に沿った例示のメモリアレイ２００－ｅの断面図である。図３Ｃ及び図３Ｄは、図３Ａ及び図３Ｂに図示されたものの後続のプロセスステップにおける例示のメモリアレイ２００－ｆを示す。図３Ｃは、例示のメモリアレイ２００－ｆの上面図の部分Ｃ－Ｃ’（図２Ｆに図示）を示し、図３Ｄは、図３Ｃの断面線Ｂ－Ｂ’に沿った例示のメモリアレイ２００－ｆの断面図を示す。図３Ｅ、図３Ｆ、及び図３Ｇは、図３Ｃ及び図３Ｄに図示したものの後続のプロセスステップにおける例示のメモリアレイ２００－ｇを示す。図３Ｅは、（例えば、図３Ｄの断面線Ａ－Ａ’に沿った）例示のメモリアレイ２００－ｇの上面図の部分Ｃ－Ｃ’（図２Ｆに図示）を示す。図３Ｆは例示のメモリアレイ２００－ｇの上面図を示し、図３Ｇは、図３Ｅの断面線Ｂ－Ｂ’に沿った例示のメモリアレイ２００－ｇの断面図を示す。図３Ｈは、図３Ｅ、図３Ｆ、及び図３Ｇに図示したものの後続のプロセスステップにおける例示のメモリアレイ２００－ｈの上面図の図３Ｆの部分Ｃ－Ｃ’を示す。

【0045】

図３Ａは、例示のメモリアレイ２００－ｅの上面図の図２Ｆの部分Ｃ－Ｃ’を示す。例示のメモリアレイ２００－ｅは、図２Ｅ及び図２Ｆに図示したものの後続のプロセスステップにおける、図２Ｆに示すような例示のメモリアレイ２００－ｄの部分Ｃ－Ｃ’を示してもよい。開口部３６０は、誘電材料２１８及び／又はコンフォーマル材料２２０の一部をエッチングして除去することによってトレンチ２５０に形成されてもよい。開口部３６０は接点２３５のうちの１つ又は複数の上に配置されてもよく、それによって開口部３６０の形成が接点２３５のうちの１つの少なくとも一部を露出させる。開口部３６０と接点２３５との関係に関するさらなる詳細は、図３Ｂに示され、図３Ｂを参照して説明される。いくつかの場合では、例示のメモリアレイ２００－ｅは、開口部３６０のセットを含んでもよい。例えば、トレンチ２５０のそれぞれに沿って、ある間隔で、開口部のセットが形成されてもよい。トレンチ２５０内の開口部３６０のそれぞれは、誘電材料２１８によってトレンチ２５０の他の開口部から分離されてもよい。開口部３６０を形成するエッチングプロセスは、垂直エッチングプロセスでもよい。いくつかの実施例では、エッチング動作は、例えば開口部３６０が形成されてない場合に、コンフォーマル材料３２０の全部をエッチングして除去しなくてもよい。

【0046】

図３Ｂは、図３Ａの線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｅの側面図である。図３Ｂに示すように、リセス２１５のセットは、プレーンのそれぞれの材料２４０に形成されてもよい。リセス２１５のセットは、開口部３６０の形成中に形成されてもよい（例えば、図３Ａを参照して説明した通り）。例えば、選択的エッチング動作は、全体的に、又は部分的に等方的な手法でリセス２１５のセットを形成するために実行されてもよい。エッチング化学は、選択的に材料２４０に到達するように選択されてもよい。接点２３５は、トレンチ２５０に開口部３６０を形成することによって露出されてもよい。

【0047】

図３Ｃは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｆの図２Ｆに示した部分Ｃ－Ｃ’の上面図である。この上面図は、図３Ｂの断面線Ａ－Ａ’に沿った図でもよい。例示のメモリアレイ２００－ｆは、例示のメモリアレイ２００－ｅによる図３Ａ及び図３Ｂに示された処理ステップに後続して形成されてもよい。図３Ｃに示すようにストレージ素子材料３６５は開口部３６０に形成されてもよい。いくつかの場合では、ストレージ素子材料３６５は、材料２４０の各側壁に接触するように延在してもよい。ストレージ素子材料３６５はコンフォーマル材料２２０及び誘電材料２１８にさらに接触してもよい。（例えば、開口部３６０にストレージ素子材料３６５を堆積することによって）開口部３６０にストレージ素子材料３６５を形成することによって、開口部３６０の大きさが減少してもよい。

【0048】

ストレージ素子材料３６５は、自己選択型ストレージ素子材料（例えば、選択装置とストレージ素子との両方の役割を果たしてもよい材料）としての役割を果たしてもよいカルコゲナイド合金及び／又はガラスなどのカルコゲナイド材料の例でもよい。例えば、ストレージ素子材料３６５は、プログラムパルスなどの印加電圧に対して反応してもよい。閾値電圧よりも小さい印加電圧に対して、ストレージ素子材料３６５は非導電状態（例えば、「オフ」状態）のままでもよい。若しくは、閾値電圧よりも大きい印加電圧に反応して、ストレージ素子材料３６５は導電状態（例えば、「オン」状態）になってもよい。

【0049】

図３Ｄは、図３Ｃの線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｆの側面図である。ストレージ素子材料３６５は、トレンチ２５０にストレージ素子材料３６５を共形的に堆積することによってリセス２１５のセット中に形成されてもよい。ストレージ素子材料３６５は、コンフォーマル材料３２０のエッチングによって露出されたトレンチ２５０の側壁２９０及び２９１並びに底壁２９５と接触するように堆積されてもよい。ストレージ素子材料３６５がトレンチ２５０の底壁２９５と接触すると、ストレージ素子材料３６５は露出された接点２３５を覆う。ストレージ素子材料３６５は、上部層３６６を含んでもよい。

【0050】

図３Ｅは、（例えば、断面線Ａ－Ａ’に沿った）例示のメモリアレイ２００－ｇの上面図の部分Ｃ－Ｃ’（図２Ｆに図示）を示す。例示のメモリアレイ２００－ｇを作成するために、エッチング動作が図３Ｃ及び図３Ｄに示された例示のメモリアレイ２００－ｆに実行されてもよい。ストレージ素子コンポーネント（例えば、ストレージ素子材料３６５を含む）を作製するために、エッチング動作がストレージ素子材料３６５の一部を除去してもよい。ストレージ素子材料３６５のストレージ素子コンポーネントのそれぞれは、材料２４０（例えば、導電材料２４０）の層と接触していてもよい。いくつかの実施例では、コンフォーマル材料２２０の一部がストレージ素子材料３６５のストレージ素子コンポーネントのいずれかの側部に配置されてもよい。ストレージ素子材料３６５のエッチングによって、ストレージ素子材料３６５のストレージ素子コンポーネントは開口部３６０によって分離される。ストレージ素子コンポーネントは、メモリアレイ２００－ｇ（及びメモリアレイ２００－ｇの後続の処理ステップによって形成されたメモリアレイ２００）をデータ格納可能としてもよい。すなわち、ストレージ素子コンポーネントは、ストレージ素子材料３６５を含んでもよく、論理状態（例えば、論理値「０」又は論理値「１」）を格納するように構成されてもよい。

【0051】

ストレージ素子コンポーネントは、プログラミング閾値を満たすパルス（例えば、プログラミングパルス）を印加することによって目標状態にプログラムされてもよい。プログラミングパルスの振幅、形状、又は他の特性は、ストレージ素子材料３６５に目標状態を示させるように構成されてもよい。例えば、プログラミングパルスを印加後、ストレージ素子コンポーネントのイオンは、ストレージ素子全体にわたって再分散されてもよく、それによって読出しパルスが印加された時に検出されるメモリセルの抵抗を変化させる。いくつかの場合では、ストレージ素子コンポーネントの閾値電圧は、プログラミングパルスの印加に基づいて変化させてもよい。

【0052】

ストレージ素子コンポーネントによって格納された状態は、読出しパルスをストレージ素子コンポーネントに印加することによって、感知、検出、又は読出しが行われてもよい。読出しパルスの振幅、形状、又は他の特性は、どの状態がストレージ素子コンポーネントに格納されているかを感知コンポーネントが判断できるように構成されてもよい。例えば、いくつかの場合では、読出しパルスの振幅は、ストレージ素子コンポーネントが第１の状態に対して「オン」状態となる（例えば、電流が材料に流れる）が、第２の状態に対して「オフ」状態（例えば、材料に皆無かそれに近い量の電流が流れる）となるようなレベルとなるように構成される。

【0053】

いくつかの場合では、ストレージ素子コンポーネントに印加されるパルス（プログラミングパルス又は読出しパルス）の極性は、実行されている動作の成果に影響する場合がある。例えば、ストレージ素子コンポーネントが第１の状態を格納する場合、第１の極性の読出しパルスの結果として、ストレージ素子コンポーネントが「オン」状態を示し、第２の極性の読出しパルスの結果として、ストレージ素子コンポーネントが「オフ」状態を示す。これは、ストレージ素子コンポーネントが状態を格納している時のストレージ素子コンポーネントにおけるイオン又は他の材料の非対称な分散が原因で発生する場合がある。同様の原理が、プログラミングパルス及び他のパルス又は電圧に対しても当てはまる。

【0054】

ストレージ素子コンポーネントとしての役割を果たし得るカルコゲナイド材料の例は、例えば、動作中の相を変化させない合金（例えば、セレン系カルコゲナイド合金）を含むカルコゲナイド材料の中でも特に、Ｉｎ_２Ｓｂ_２Ｔｅ_５、Ｉｎ_１Ｓｂ_２Ｔｅ_４、Ｉｎ_１Ｓｂ_４Ｔｅ_７などのインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、Ｇｅ_８Ｓｂ_５Ｔｅ_８、Ｇｅ_２Ｓｂ_２Ｔｅ_５、Ｇｅ_１Ｓｂ_２Ｔｅ_４、Ｇｅ_１Ｓｂ_４Ｔｅ_７、Ｇｅ_４Ｓｂ_４Ｔｅ_７などのゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料を含む。さらに、カルコゲナイド材料は、低濃度の他のドーパント材料を含んでもよい。カルコゲナイド材料の他の例は、テルル－砒素（Ａｓ）－ゲルマニウム（ＯＴＳ）材料、Ｇｅ、Ｓｂ、Ｔｅ、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、ガリウム（Ｇａ）、Ａｓ、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、酸素（Ｏ）、硫黄（Ｓ）、窒素（Ｎ）、炭素（Ｃ）、イットリウム（Ｙ）、及びスカンジウム（Ｓｃ）材料、及びこれらの組み合わせを含んでもよい。本明細書で使用される場合、ハイフンでつないだ化学組成表記は、特定の混合物又は化合物に含まれる元素を示し、示された元素を含む全化学量論的特性を表すことが意図される。いくつかの実施例では、カルコゲナイド材料は、カルコゲナイドガラス又はアモルファスカルコゲナイド材料でもよい。ある例において、セレン（Ｓｅ）、砒素（Ａｓ）、及びゲルマニウム（Ｇｅ）を主成分とするカルコゲナイド材料は、ＳＡＧ合金と呼ばれる場合がある。いくつかの実施例では、ＳＡＧ合金は、シリコン（Ｓｉ）を含有してもよく、そのようなカルコゲナイド材料はＳｉＳＡＧ合金と呼ばれる場合がある。いくつかの実施例では、カルコゲナイドガラスは、それぞれが原子又は分子形態の水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）などの追加元素を含有してもよい。いくつかの実施例では、伝導率は、様々な化学種を用いたドーピングによって制御されてもよい。例えば、ドーピングは、第３族（例えば、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）など）又は第４族（スズ（Ｓｎ）、炭素（Ｃ）、シリコン（Ｓｉ）など）元素を組成に組み込むことを含んでもよい。

【0055】

図３Ｆは、図３Ｄの断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｇの上面図である。図３Ｆは、図３Ｅに示す部分Ｃ－Ｃ’を含む。例示のメモリアレイ２００－ｇは、トレンチ２５０のセットを示す。トレンチ２５０のそれぞれは、ストレージ素子材料３６５のストレージ素子コンポーネントのセットを含む。ストレージ素子コンポーネントのセットは、開口部３６０及び誘電材料２１８によって他のストレージ素子コンポーネントから分離されてもよい。ストレージ素子コンポーネントはコンフォーマル材料２２０と接触していてもよい。

【0056】

図３Ｇは、図３Ｆの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｇの側面図である。ストレージ素子材料３６５の形成（例えば、図３Ｃ及び図３Ｄを参照して上述した通り）に後続して、エッチング動作が実行されてもよく、それによってストレージ素子材料３６５の表面（例えば、トレンチ２５０の方向に向かう表面）が絶縁材料２４５の層の表面（例えばトレンチ２５０の方向に向かう表面）とほぼ同一平面上に存在するようになる。ストレージ素子材料３６５のエッチングは、図３Ｄに示すように、連続した側壁を形成し、ストレージ素子材料３６５の上部層３６６を除去してもよい。ストレージ素子材料３６５のエッチングは、さらに基板１０４－ｂの接点２３５を露出してもよい。

【0057】

リセスに配置されたストレージ素子材料３６５の部分は、ストレージ素子コンポーネントに対応してもよい。各リセスにおいて、ストレージ素子材料３６５の各ストレージ素子コンポーネントは、単一の導電材料２４０（例えば、ストレージ素子材料３６５のセルに隣り合って配置された単一の導電材料２４０）及び少なくとも２つの誘電層（例えばストレージ素子材料３６５のストレージ素子コンポーネントの上部に配置された上部絶縁材料２４５及びストレージ素子材料３６５のストレージ素子コンポーネントの下部に配置された下部絶縁材料２４５）に接触してもよい。いくつかの場合では、ストレージ素子材料３６５の各ストレージ素子コンポーネントは単一の材料２４０に接触してもよい。ここで、材料２４０は、後で（例えば図３Ｇに示されたものの後続のプロセスステップ中に）除去され、導電材料に置き換えられてもよい。ストレージ素子材料３６５のエッチングは、ストレージ素子材料３６５のストレージ素子コンポーネントでもよい。ストレージ素子材料３６５のエッチングは、さらに基板１０４－ｂの接点２３５を露出してもよい。

【0058】

図３Ｈは、図３Ｅ、図３Ｆ、及び図３Ｇに図示されたものの後続のプロセスステップにおける例示のメモリアレイ２００－ｈの上面図の部分Ｃ－Ｃ’（図３Ｆに図示）を示す。図３Ｈに示すように、導電材料３７０が開口部３６０に堆積される。導電材料３７０は、第１の基板（例えば、図２Ｃを参照して例証された基板１０４－ａ）から第２の基板（例えば、基板１０４－ｂ）へ延在する導電性ピラーを形成してもよい。いくつかの実施例では、導電材料３７０は、図３Ｇに示すように、絶縁材料２４５及びストレージ素子材料３６５の層の少なくとも一部に接触する。いくつかの実施例では、導電材料３７０は活性材料と親和性がある。導電材料３７０は、均一な導電材料（例えば、コンフォーマル導電材料）、又は内部材料を有するバリア層（例えば、バリア層が導電材料を囲む）でもよい。

【0059】

導電材料３７０がバリア層及び内部材料を含む場合、バリア材料は開口部３６０に堆積されてもよい。いくつかの実施例では、バリア材料は、図３Ｇに示すように、絶縁材料２４５及びストレージ素子材料３６５の少なくとも一部に接触してもよい。いくつかの実施例では、バリア材料は活性材料と親和性があってもよい。バリア材料は、導電材料（例えば、コンフォーマル導電材料）又は導電材料を有するバリア層でもよい。例えば、バリア材料は酸化アルミニウムを含んでもよい。内部材料は、導電性ピラーを形成するために（例えばバリア材料と接触するように）開口部３６０に堆積されてもよい。内部材料は、特に、金属（又は半金属）材料又はドープされたポリシリコン材料などの半導体材料でもよい。ただし、他の金属、半金属、又は半導体材料、金属材料又は誘電材料が使用されてもよい。

【0060】

導電材料３７０は、ストレージ素子材料３６５から形成された第１及び第２のストレージ素子コンポーネントと接触してもよい。開口部３６０のセットのうちのそれぞれの開口部に形成されたピラー（例えば、導電材料３７０からなる）は、材料２４０及び絶縁材料２４５の交互に重なったプレーンにほぼ直交して延在するように配置されてもよい。開口部３６０のセットのうちのそれぞれの開口部に形成されたストレージ素子材料３６５及び導電性ピラーは、ほぼ正方形に形成されてもよい。本開示の例は、正確又は準正確な正方形に限定されない。例えば、ストレージ素子材料３６５及び導電性ピラーは、円形又は楕円形を含むいずれかの形状で形成されてもよい。

【0061】

図４Ａ及び図４Ｂは、本明細書に開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｉ及び２００－ｊを示す図である。特に、図４Ａ及び図４Ｂは、図３Ｈに示すメモリアレイ２００－ｈにおいてデジット線を形成するために導電性ピラーを分割するプロセスを示す。

【0062】

図４Ａは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｉの上面図である。トレンチ２５０の第２の開口部４０５は、導電材料３７０の一部をエッチングして除去することによって形成されてもよい。このエッチングプロセスは、他の材料の一部をエッチングして除去することをさらに含んでもよい。例えば、このエッチングプロセスは誘電材料２１８の一部（又は全部）をエッチングしてもよい。エッチングプロセスは、材料２４０及び絶縁材料２４５の交互に重なったプレーンにほぼ直交して発生する垂直エッチングプロセスを含んでもよい。例えば、エッチングプロセスは、例示のメモリアレイ２００－ｉの楕円形の第２の開口部を形成するために単一ゲート垂直チャンネル３Ｄ ＮＡＮＤ（ＳＧＶＣ）技術を含んでもよい。第２の開口部４０５は、１つ又は複数の接点２３５を露出するように、下部基板（例えば、１０４－ｂ）まで延在してもよい。

【0063】

第２の開口部４０５は、ピラーを、第１のピラー及び第２のピラーを含むピラー対に分割してもよい。ピラー対の各ピラーはデジット線に対応してもよい。いくつかの場合では、トレンチ２５０は、延在して、第２の開口部（例えば、誘電材料２１８によって分離されている）のセットを含んでもよく、各開口部はピラーをピラー対に分割する。ピラー対の各ピラーの大きさ（例えば、断面面積）は、メモリアレイ２００－ｉの動作に影響しない場合がある。すなわち、ピラー対の各ピラーの高さ（例えば、基板１０４－ａなどの第１の基板から基板１０４－ｂなどの第２の基板へ延在）は、比較的低くてもよい（例えば、２マイクロメートル未満でもよい）。

【0064】

図４Ｂは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｊの上面図である。メモリアレイ２００－ｊは、図４Ａを参照して説明したようにメモリアレイ２００－ｉに示した開口部４０５に絶縁材料４１０を堆積した後に形成されてもよい。絶縁材料４１０は誘電材料でもよい。いくつかの場合では、絶縁材料４１０は誘電材料２１８と同一の材料でもよい。絶縁材料４１０は導電材料３７０から形成されるピラーに接触してもよい。絶縁材料４１０は上部基板（例えば、図２Ａに示す基板１０４－ａ）から下部基板（例えば、図２Ａに示す基板１０４－ｂ）へ延在してもよく、それによってピラー対の各ピラーを絶縁する。絶縁材料４１０は、絶縁材料２１８と接触するようにさらに延在してもよい。ここで、絶縁材料（例えば、絶縁材料２１８と組み合わせた絶縁材料４１０）は、トレンチ２５０の長さだけ延在してもよい。

【0065】

絶縁材料４１０は、ピラー対内のピラーを互いに絶縁してもよい。これは、第１及び第２のストレージ素子コンポーネントが同一のリセスに配置された場合、第２のストレージ素子コンポーネント上の第１のストレージ素子コンポーネントにアクセスする効果を低減する場合がある。絶縁材料４１０は、トレンチ２５０のいずれかの側部のストレージ素子材料３６５を分離してもよい。すなわち、絶縁材料４１０は、トレンチ２５０の第１の側壁に接触するメモリセル（例えばストレージ素子材料３６５から形成される）を、トレンチ２５０の第２の側壁に接触するメモリセルから（例えば電気的に）絶縁してもよい。

【0066】

図５Ａ及び図５Ｂは、本明細書に開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｋ及び２００－ｌを示す。特に、図５Ａ及び図５Ｂは、図３Ｈに図示したメモリアレイ２００－ｈにおいてデジット線を形成するために導電性ピラーを分割する他のプロセスを示す。

【0067】

図５Ａは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｋの上面図である。図５Ａは、図４Ａに図示する実施形態とは異なる実施形態を示し得る。いくつかの他の場合では、図４Ａ及び図５Ａの組み合わせが使用されてもよい。トレンチ２５０の第２の開口部５０５は、導電材料３７０の一部をエッチングして除去することによって形成されてもよい。このエッチングプロセスは、他の材料の一部をエッチングして除去することをさらに含んでもよい。例えば、このエッチングプロセスは誘電材料２１８の一部（又は全部）をエッチングしてもよい。エッチングプロセスは、材料２４０及び絶縁材料２４５が交互に重なったプレーンにほぼ直交して発生する垂直エッチングプロセスを含んでもよい。エッチングプロセスは、犬骨形の第２の開口部５０５を作成してもよい。いくつかの場合では、第２の開口部５０５を作成するエッチングプロセスは、異なる種類の開口部（例えば、図４Ａを参照して説明したような開口部４０５）を作成するために使用されたエッチングプロセスとは異なってもよい。

【0068】

第２の開口部５０５は、ピラーを、第１のピラー及び第２のピラーを含むピラー対に分割してもよい。ピラー対の各ピラーはデジット線に対応してもよい。いくつかの場合では、トレンチ２５０は、延在して、第２の開口部（例えば、誘電材料２１８によって分離されている）のセットを含んでもよく、各開口部はピラーをピラー対に分割する。ピラー対の各ピラーの大きさ（例えば、断面面積）は、メモリアレイ２００－ｋの動作に影響しない場合がある。すなわち、ピラー対の各ピラーの高さ（例えば、基板１０４－ａなどの第１の基板から基板１０４－ｂなどの第２の基板へ延在する）は、比較的低くてもよい（例えば、２マイクロメートル未満でもよい）。

【0069】

図５Ｂは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｌの上面図である。メモリアレイ２００－ｌは、図５Ａを参照して説明したようにメモリアレイ２００－ｋに示した開口部５０５に絶縁材料５１０を堆積した後に形成されてもよい。絶縁材料５１０は誘電材料でもよい。いくつかの場合では、絶縁材料５１０は誘電材料２１８と同一の材料でもよい。絶縁材料５１０は導電材料３７０から形成されるピラーに接触してもよい。絶縁材料５１０は上部基板（例えば、図２Ａに示す基板１０４－ａ）から下部基板（例えば、図２Ａに示す基板１０４－ｂ）へ延在してもよく、それによってピラー対の各ピラーを絶縁する。絶縁材料５１０は、絶縁材料２１８と接触するようにさらに延在してもよい。ここで、絶縁材料（例えば、絶縁材料２１８と組み合わせた絶縁材料５１０）は、トレンチ２５０の長さだけ延在してもよい。

【0070】

絶縁材料５１０は、ピラー対内のピラーを互いに絶縁してもよい。これは、第１及び第２のストレージ素子コンポーネントが同一のリセスに配置された場合、第２のストレージ素子コンポーネント上の第１のストレージ素子コンポーネントにアクセスする効果を低減する場合がある。絶縁材料５１０は、トレンチ２５０のいずれかの側部でストレージ素子材料３６５を分離してもよい。すなわち、絶縁材料５１０は、トレンチ２５０の第１の側壁に接触するメモリセル（例えばストレージ素子材料３６５から形成される）を、トレンチ２５０の第２の側壁に接触するメモリセルから（例えば電気的に）絶縁してもよい。

【0071】

図６Ａ及び図６Ｂは、本明細書に開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｍ及び２００－ｎを示す。特に、図６Ａ及び図６Ｂは、図３Ｈに図示したメモリアレイ２００－ｈにおいてデジット線を形成するために導電性ピラーを分割する他のプロセスを示す。

【0072】

図６Ａは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｍの上面図である。図６Ａは、図４Ａから図５Ｂに図示する実施形態とは異なる実施形態を示し得る。いくつかの他の場合では、図４Ａから図５Ｂの組み合わせが使用されてもよい。トレンチ２５０の第２の開口部６０５は、導電材料３７０及び誘電材料２１８の一部をエッチングして除去することによって形成されてもよい。このエッチングプロセスは、材料２４０及び絶縁材料２４５が交互に重なったプレーンにほぼ直交して発生する垂直エッチングプロセスを含んでもよい。エッチングプロセスは、トレンチ２５０の長さだけ延在する第２の開口部６０５を作成してもよい。例えば、トレンチ２５０は、誘電材料２１８によって分離された導電材料３７０のセットを含んでもよい。第２の開口部は、導電材料３７０のセット及び誘電材料２１８を通る連続した開口部をエッチングすることによって形成されてもよい。１つ又は複数の接点２３５を露出するために、第２の開口部６０５は下部基板（例えば、図２Ａに示す基板１０４－ｂ）まで延在してもよい。いくつかの場合では、第２の開口部６０５を作成するエッチングプロセスは、異なる種類の開口部（例えば、図４Ａを参照して説明したような開口部５０５、図５Ａを参照して説明したような開口部５０５）を作成するために使用されたエッチングプロセスとは異なってもよい。

【0073】

第２の開口部６０５は、ピラーを、第１のピラー及び第２のピラーを含むピラー対に分割してもよい。ピラー対の各ピラーはデジット線に対応してもよい。いくつかの場合では、トレンチ２５０は、延在して、第２の開口部（例えば、誘電材料２１８によって分離されている）のセットを含んでもよく、各開口部はピラーをピラー対に分割する。ピラー対の各ピラーの大きさ（例えば、断面面積）は、メモリアレイ２００－ｍの動作に影響しない場合がある。すなわち、ピラー対の各ピラーの高さ（例えば、基板１０４－ａなどの第１の基板から基板１０４－ｂなどの第２の基板へ延在する）は、比較的低くてもよい（例えば、２マイクロメートル未満でもよい）。

【0074】

図６Ｂは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｎの上面図である。メモリアレイ２００－ｎは、図６Ａを参照して説明したようにメモリアレイ２００－ｍに示した開口部６０５に絶縁材料６１０を堆積した後に形成されてもよい。絶縁材料６１０は誘電材料でもよい。いくつかの場合では、絶縁材料６１０は誘電材料２１８と同一の材料でもよい。絶縁材料６１０は導電材料３７０から形成されるピラーに接触してもよい。絶縁材料６１０は上部基板（例えば、図２Ａに示す基板１０４－ａ）から下部基板（例えば、図２Ａに示す基板１０４－ｂ）へ延在してもよく、それによってピラー対の各ピラーを絶縁する。絶縁材料６１０は、絶縁材料２１８と接触するようにさらに延在してもよい。ここで、絶縁材料（例えば、絶縁材料２１８と組み合わせた絶縁材料４１０）は、トレンチ２５０の長さだけ延在してもよい。

【0075】

絶縁材料６１０は、ピラー対内のピラーを互いに絶縁してもよい。これは、第１及び第２のストレージ素子コンポーネントが同一のリセスに配置された場合、第２のストレージ素子コンポーネント上の第１のストレージ素子コンポーネントにアクセスする効果を低減する場合がある。絶縁材料６１０は、トレンチ２５０のいずれかの側部でストレージ素子材料３６５を分離してもよい。すなわち、絶縁材料６１０は、トレンチ２５０の第１の側壁に接触するメモリセル（例えばストレージ素子材料３６５から形成される）を、トレンチ２５０の第２の側壁に接触するメモリセルから（例えば電気的に）絶縁してもよい。

【0076】

図７Ａ及び図７Ｂは、本明細書に開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｏ及び２００－ｐを示す。特に、図６Ａ及び図６Ｂは、図３Ｅ、図３Ｆ、及び図３Ｇに図示したメモリアレイ２００－ｇにおいてデジット線を形成するために導電性ピラーを分割する他のプロセスを示す。

【0077】

図７Ａは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｏの上面図である。図７Ａは、図３Ｈから図５Ｂに図示する実施形態とは異なる実施形態を示し得る。追加的又は代替的に、図３Ｈから図５Ｂに図示されたメモリアレイ２００の組み合わせが使用されてもよい。図７Ａは、図３Ｇの後に実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｏを示し得る。

【0078】

導電材料３７０は、導電性ピラーを形成するために開口部３６０に堆積されてもよい。いくつかの場合では、ピラーは、導電材料３７０によって部分的に埋められてもよく、その後、誘電材料７０５によって埋められてもよい。いくつかの場合では、誘電材料７０５は誘電材料２１８と同一でもよい。ピラーは、第１の基板（例えば、基板１０４－ａ）から第２の基板（例えば、基板１０４－ｂ）へ延在してもよい。

【0079】

導電材料３７０は、ストレージ素子材料３６５から形成された第１及び第２のストレージ素子コンポーネントに接触してもよい。開口部３６０のセットのうちのそれぞれの開口部に形成されたピラー（例えば、導電材料３７０及び誘電材料７０５からなる）は、材料２４０及び絶縁材料２４５が交互に重なったプレーンにほぼ直交して延在するように配置されてもよい。

【0080】

図７Ｂは、本明細書に開示されるような実施例による例示のメモリアレイ２００－ｐの上面図である。メモリアレイ２００－ｐは、第２の開口部を形成後に第２の開口部を絶縁材料７１０で埋めた後に、形成されてもよい。いくつかの場合では、誘電材料７０５及び絶縁材料７１０は同一材料の例である。第２の開口部は、図４Ａ、図５Ａ、及び／又は図６Ａを参照して説明された方法にしたがって形成されてもよい。第２の開口部は、ピラー（例えば導電材料３７０及び誘電材料７０５を含む）を、第１のピラー及び第２のピラーを含むピラー対に分割してもよい。ピラー対の各ピラーはデジット線に対応してもよい。ピラー対の各ピラーの大きさ（例えば、断面面積）は、メモリアレイ２００－ｐの動作に影響しない場合がある。すなわち、ピラー対の各ピラーの高さ（例えば、基板１０４－ａなどの第１の基板から基板１０４－ｂなどの第２の基板へ延在する）は、比較的低くてもよい（例えば、２マイクロメートル未満でもよい）。

【0081】

いくつかの場合では、トレンチ２５０は、延在して、第２の開口部（例えば、誘電材料２１８によって分離されている）のセットを含んでもよく、各開口部はピラーをピラー対に分割する。絶縁材料７１０は誘電材料でもよい。いくつかの場合では、絶縁材料７１０は誘電材料２１８と同一の材料でもよい。絶縁材料７１０は導電材料３７０から形成されるピラーに接触してもよい。絶縁材料７１０は上部基板（例えば、図２Ａに示す基板１０４－ａ）から下部基板（例えば、図２Ａに示す基板１０４－ｂ）へ延在してもよく、それによってピラー対の各ピラーを絶縁する。絶縁材料７１０は、絶縁材料２１８と接触するようにさらに延在してもよい。ここで、絶縁材料（例えば、絶縁材料２１８と組み合わせた絶縁材料４１０）は、トレンチ２５０の長さだけ延在してもよい。

【0082】

絶縁材料７１０は、ピラー対内のピラーを互いに絶縁してもよい。これは、第１及び第２のストレージ素子コンポーネントが同一のリセスに配置された場合、第２のストレージ素子コンポーネント上の第１のストレージ素子コンポーネントにアクセスする効果を低減する場合がある。絶縁材料７１０は、トレンチ２５０のいずれかの側部でストレージ素子材料３６５を分離してもよい。すなわち、絶縁材料７１０は、トレンチ２５０の第１の側壁に接触するメモリセル（例えばストレージ素子材料３６５から形成される）を、トレンチ２５０の第２の側壁に接触するメモリセルから（例えば電気的に）絶縁してもよい。

【0083】

図８Ａ及び図８Ｂは、本明細書に開示されるような実施例によるメモリデバイスのための分割ピラーアーキテクチャをサポートする例示のメモリアレイ２００－ｑ及び２００－ｒを示す図である。特に、図８Ａ及び図８Ｂは、デジット線をデジット線セレクタに結合する様々な構成を示す。

【0084】

図８Ａは、メモリアレイ２００－ｑの断面図である。この断面図は、図４Ｂ、図５Ｂ、図６Ｂ、及び図７Ｂのいずれかに示すような断面線Ｂ－Ｂ’に沿ったものでもよい。図８Ａは、導電材料３７０からなる（例えば、ピラー対の）各ピラーが同一基板１０４上の接点２３５に接触する場合のメモリデバイスの構成を示す。基板１０４－ｂが導電材料３７０からなるピラーの下方に配置されて図示されるが、いくつかの他の場合では、接点２３５が導電材料３７０からなるピラーの上方に配置された基板１０４－ａを通って形成されてもよい。

【0085】

メモリアレイ２００－ｑは、基板１０４－ｂの接点２３５－ａと接触している導電材料３７０－ａから形成された第１のピラーを含んでもよい。接点２３５－ａは、導電材料３７０－ａから形成されたピラーを、感知コンポーネント、デコーダ、又は他のサーキットリーなどの他のサーキットリーに結合してもよい。例えば、接点２３５－ａは、ピラー（例えば、デジット線）をトランジスタ８０５－ａに結合してもよい。トランジスタ８０５－ａは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ８０５－ａは、アクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）中の様々な時間にピラー（例えば、デジット線）を選択的に結合又は絶縁するように配置されてもよい。トランジスタ８０５－ａをアクティブ化すると、ストレージ素子材料３６５から形成されるストレージ素子コンポーネントのうちの１つのアクセス動作が開始されてもよい。例えば、トランジスタ８０５－ａをアクティブ化して、電圧を材料２４０－ａに印加する（例えば、ワード線ドライバによって電圧を導電材料に印加する）と、ストレージ素子材料３６５－ａから形成されるストレージ素子コンポーネントがアクセスされてもよい。材料２４０－ａは、導電材料２４０の一例でもよい。いくつかの場合では、材料２４０－ａは導電材料として（例えば図２Ａの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４０－ａは犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４０－ａは除去されて、導電材料２４０－ａと置き換えられていてもよい。

【0086】

メモリアレイ２００－ｑは、基板１０４－ｂの接点２３５－ｂに接触している導電材料３７０－ｂから形成された第２のピラーをさらに含んでもよい。導電材料３７０－ａから形成されたピラー及び導電材料３７０－ｂから形成されたピラーは、ピラー対でもよい。すなわち、導電性ピラーがエッチングプロセスによって分割された時に、導電材料３７０－ａから形成されたピラー及び導電材料３７０－ｂから形成されたピラーが形成されてもよい。接点２３５－ｂは、導電材料３７０－ｂから形成された第２のピラーをトランジスタ８０５－ｂに結合してもよく、トランジスタ８０５－ｂは規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。いくつかの場合では、トランジスタ８０５－ｂは、トランジスタ８０５－ａと同一の高さ（例えば、同一のマトリクスの一部）でもよい。いくつかの他の場合では、トランジスタ８０５－ｂはトランジスタ８０５－ａからオフセットされてもよい。例えば、トランジスタ８０５－ｂはトランジスタ８０５－ａの下方に配置されてもよい。

【0087】

図８Ｂは、メモリアレイ２００－ｒの断面図である。この断面図は、図４Ｂ、図５Ｂ、図６Ｂ、及び図７Ｂのいずれかに示すような断面線Ｂ－Ｂ’に沿ったものでもよい。図８Ｂは、導電材料３７０からなる（例えば、ピラー対の）第１のピラーが第１の基板１０４上の接点２３５に接触し、導電材料３７０からなる（例えば、ピラー対の）第２のピラーが、第１の基板１０４とは異なる第２の基板１０４上の接点２３５に接触する場合のメモリデバイスの構成を示す。基板１０４－ｂが、導電材料３７０からなるピラーの下方に配置されて図示されるが、いくつかの他の場合では、接点２３５が導電材料３７０からなるピラーの上方に配置された基板１０４－ａを通って形成されてもよい。

【0088】

メモリアレイ２００－ｒは、基板１０４－ｂの接点２３５－ｃと接触している導電材料３７０－ａから形成された第１のピラーを含んでもよい。接点２３５－ｃは、導電材料３７０－ａから形成されたピラーを、感知コンポーネント、デコーダ、又は他のサーキットリーなどの他のサーキットリーに結合してもよい。例えば、接点２３５－ｃは、ピラー（例えば、デジット線）をトランジスタ８０５－ｃに結合してもよい。トランジスタ８０５－ｃは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ８０５－ｃは、アクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）中の様々な時間にピラー（例えば、デジット線）を選択的に結合又は絶縁するように配置されてもよい。トランジスタ８０５－ｃをアクティブ化すると、ストレージ素子材料３６５から形成されるストレージ素子コンポーネントのうちの１つのアクセス動作が開始されてもよい。例えば、トランジスタ８０５－ｃをアクティブ化して、電圧を材料２４０－ａに印加する（例えば、ワード線ドライバによって電圧を導電材料に印加する）と、ストレージ素子材料３６５－ａから形成されるストレージ素子コンポーネントがアクセスされてもよい。材料２４０－ａは、導電材料２４０－ａの一例でもよい。いくつかの場合では、材料２４０－ａは導電材料として（例えば図２Ａの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４０－ａは犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４０－ａは除去されて、導電材料２４０－ａと置き換えられてもよい。

【0089】

メモリアレイ２００－ｒは、基板１０４－ａの接点２３５－ｄと接触している導電材料３７０－ｂから形成された第２のピラーをさらに含んでもよい。導電材料３７０－ａから形成されたピラー及び導電材料３７０－ｂから形成されたピラーは、ピラー対でもよい。すなわち、導電性ピラーがエッチングプロセスによって分割された時に、導電材料３７０－ａから形成されたピラー及び導電材料３７０－ｂから形成されたピラーが形成されてもよい。接点２３５－ｄは、導電材料３７０－ｂから形成された第２のピラーをトランジスタ８０５－ｄに結合してもよく、トランジスタ８０５－ｄは規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。

【0090】

図９は、本明細書に開示されるような実施例による、メモリデバイスのための分割ピラーアーキテクチャをサポートする方法９００を図示するフローチャートである。方法９００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用ハードウェアを使用して上述した機能の一部を実行してもよい。

【0091】

９０５において、方法９００は、第１の誘電層、導電層、及び第２の誘電層を露出するために絶縁材料を通る第１の開口部を形成することを含んでもよい。９０５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0092】

９１０において、方法９００は、第１のカルコゲナイド部分と、第１のカルコゲナイド部分から分離された第２のカルコゲナイド部分とを第１の開口部に形成することを含んでもよく、第１のカルコゲナイド部分及び第２のカルコゲナイド部分の両方が導電層、第１の誘電層、及び第２の誘電層に接触する。９１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0093】

９１５において、方法９００は、第１のカルコゲナイド部分及び第２のカルコゲナイド部分に接触しているピラーを形成するために導電材料を第１の開口部に堆積することを含んでもよい。９１５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0094】

９２０において、方法９００は、ピラーを、第１のカルコゲナイド部分に接触する第１のピラーと第２のカルコゲナイド部分に接触する第２のピラーとに分割するために、導電材料をエッチングすることによって、第２の開口部を形成することを含んでもよい。９２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0095】

いくつかの実施例において、本明細書で説明されるような装置は、方法９００などの方法を実行してもよい。この装置は、第１の誘電層、導電層、及び第２の誘電層を露出するために絶縁材料を通る第１の開口部を形成し、第１のカルコゲナイド部分と、第１のカルコゲナイド部分から分離された第２のカルコゲナイド部分とを第１の開口部に形成し、第１のカルコゲナイド部分及び第２のカルコゲナイド部分の両方が導電層、第１の誘電層、及び第２の誘電層に接触するための特徴、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含んでもよい。この装置は、第１のカルコゲナイド部分及び第２のカルコゲナイド部分に接触しているピラーを形成するために導電材料を第１の開口部に堆積し、ピラーを、第１のカルコゲナイド部分に接触する第１のピラーと第２のカルコゲナイド部分に接触する第２のピラーとに分割するために、導電材料をエッチングすることによって、第２の開口部を形成するための特徴、手段、又は命令をさらに含んでもよい。

【0096】

本明細書で説明される方法９００及び装置のいくつかの実施例は、絶縁材料、第１のピラー、及び第２のピラーと接触する第２の絶縁材料を第２の開口部に堆積するための動作、特徴、手段、又は命令をさらに含んでもよい。本明細書で説明される方法９００及び装置のいくつかの場合では、第１のカルコゲナイド部分及び第２のカルコゲナイド部分を形成することは、カルコゲナイド材料を第１の開口部に堆積し、カルコゲナイド材料が絶縁材料に接触し、第１のカルコゲナイド部分及び第２のカルコゲナイド部分を形成するために、カルコゲナイド材料をエッチングするための動作、特徴、手段、又は命令を含んでもよい。

【0097】

本明細書で説明される方法９００及び装置のいくつかの例は、導電層と接触している基板を通って延在する接点のセットを形成するための動作、特徴、手段、又は命令をさらに含んでもよく、接点のセットはデジット線のセットと関連付けられており、絶縁材料を通る第１の開口部を形成することは、接点のセットのうちの第１の接点を露出する。本明細書で説明される方法９００及び装置のいくつかの実施例では、第１のピラーは接点のセットのうちの１つの上に形成されてもよく、第２のピラーは接点のセットのうちの第２の接点の上に形成されてもよい。

【0098】

本明細書で説明される方法９００及び装置のいくつかの場合は、第２の誘電層上に第２の基板を堆積するための動作、特徴、手段、又は命令をさらに含んでもよく、第２の基板は第１のピラー及び第２のピラーと接触している。第２の基板は、第２の基板を通って延在して第２のピラーと接触している第２の接点を含んでもよく、第１のピラーは基板の接点のセットのうちの第１の接点と接触していてもよい。本明細書で説明される方法９００及び装置のいくつかの例において、ピラーを形成するために導電材料を堆積することは、第１の開口部を導電材料で埋めるための動作、特徴、手段、又は命令をさらに含んでもよい。

【0099】

本明細書で説明される方法９００及び装置のいくつかの実施例では、ピラーを形成するために導電材料を堆積することは、第１の開口部を導電材料のコンフォーマル層で部分的に埋めるための動作、特徴、手段、又は命令をさらに含んでもよい。本明細書で説明される方法９００及び装置のいくつかの場合は、第１の誘電層、導電層、及び第２の誘電層を通るトレンチを形成し、トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル層を堆積するための動作、特徴、手段、又は命令をさらに含んでもよい。第１のカルコゲナイド部分及び第２のカルコゲナイド部分の両方はコンフォーマル層に接触してもよい。

【0100】

本明細書で説明される方法９００及び装置のいくつかの例は、コンフォーマル層、第１の誘電層、及び第２の誘電層と接触して絶縁材料をトレンチに堆積するための動作、特徴、手段、又は命令をさらに含んでもよい。絶縁材料を通る第１の開口部を形成することは、絶縁材料を堆積することに基づいてもよい。本明細書で説明される方法９００及び装置のいくつかの実施例では、第１の誘電層、導電層、及び第２の誘電層を通るトレンチを形成することは、トレンチを垂直にエッチングするために垂直エッチングプロセスを実行し、導電層に少なくとも１つのリセスを形成するために、垂直エッチングプロセスの後に水平エッチングプロセスを実行するための動作、特徴、手段、又は命令を含んでもよい。

【0101】

本明細書で説明される方法９００及び装置のいくつかの場合では、導電層によって形成されたトレンチの側壁の一部は、第１の誘電層によって形成されたトレンチの側壁の一部に関して引っ込んだ位置に配置されてもよい。本明細書で説明される方法９００及び装置のいくつかの例は、基板を通って延在する接点のセットを形成し、接点のセットはデジット線のセットと関連付けられ、基板上に第１の誘電層を形成し、第１の誘電層上に導電層を形成し、導電層はワード線プレートとして構成され、導電層上に第２の誘電層を形成するための動作、特徴、手段、又は命令をさらに含んでもよい。第１の開口部を形成することは、第２の誘電層を形成することに基づいてもよい。

【0102】

本明細書で説明される方法９００及び装置のいくつかの実施例では、第１のカルコゲナイド部分は、自己選択型メモリセルのための第１のストレージ素子を含み、第２のカルコゲナイド部分は自己選択型メモリセルのための第２のストレージ素子を含む。本明細書で説明される方法９００及び装置のいくつかの場合は、第２の誘電層上に第２の導電層を形成し、第２の導電層はワード線プレートとして構成され、第２の導電層上に第３の導電層を形成するための動作、特徴、手段、又は命令をさらに含んでもよく、第１の開口部を形成することは、第３の導電層を形成することに基づいてもよい、本明細書で説明される方法９００及び装置のいくつかの例では、導電層及び第２の導電層と関連付けられるメモリセルのアレイがメモリセルの三次元アレイを含む。

【0103】

図１０は、本明細書に開示されるような実施例による、メモリデバイスのための分割ピラーアーキテクチャをサポートする方法１０００を図示するフローチャートを示す。方法１０００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用ハードウェアを使用して上述した機能の一部を実行してもよい。

【0104】

１００５において、方法１０００は、第１の誘電層、導電層、及び第２の誘電層を露出するために絶縁材料を通る第１の開口部を形成することを含んでもよい。１００５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0105】

１０１０において、方法１０００は、第１のカルコゲナイド部分と、第１のカルコゲナイド部分から分離された第２のカルコゲナイド部分とを第１の開口部に形成することを含んでもよく、第１のカルコゲナイド部分及び第２のカルコゲナイド部分の両方が導電層、第１の誘電層、及び第２の誘電層に接触する。１０１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0106】

１０１５において、方法１０００は、第１のカルコゲナイド部分及び第２のカルコゲナイド部分に接触しているピラーを形成するために導電材料を第１の開口部に堆積することを含んでもよい。１０１５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0107】

１０２０において、方法１０００は、ピラーを、第１のカルコゲナイド部分に接触する第１のピラーと第２のカルコゲナイド部分に接触する第２のピラーとに分割するために、導電材料をエッチングすることによって、第２の開口部を形成することを含んでもよい。１０２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0108】

１０２５において、方法１０００は、絶縁材料、第１のピラー、及び第２のピラーと接触する第２の絶縁材料を第２の開口部に堆積することを含んでもよい。１０２５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0109】

図１１は、本明細書に開示されるような実施例による、メモリデバイスのための分割ピラーアーキテクチャをサポートする方法１１００を図示するフローチャートを示す。方法１１００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用ハードウェアを使用して上述した機能の一部を実行してもよい。

【0110】

１１０５において、方法１１００は、第１の基板を堆積することを含んでもよい。１１０５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0111】

１１１０において、方法１１００は、第１の基板に配置された接点の第１のセットを形成することを含んでもよい。１１１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0112】

１１１５において、方法１１００は、第１の基板、第１のカルコゲナイド部分、及び第２のカルコゲナイド部分と接触しているピラーを形成することを含んでもよい。１１１５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0113】

１１２０において、方法１１００は、ピラーを、第１のカルコゲナイド部分と接触する第１のピラーと、第２のカルコゲナイド部分と接触する第２のピラーとに分割することを含んでもよい。１１２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0114】

１１２５において、方法１１００は、第１のピラー及び第２のピラーの上方に第２の基板を堆積することを含んでもよい。１１２５の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0115】

１１３０において、方法１１００は、第２の基板に配置された接点の第２のセットを形成することを含んでもよく、第１のピラーは、接点の第１のセットのうちの第１の接点に結合され、第２のピラーは、接点の第２のセットのうちの第２の接点に結合される。１１３０の動作は、本明細書で説明される方法にしたがって実行されてもよい。

【0116】

いくつかの実施例において、本明細書で説明されるような装置は、方法１１００などの方法を実行してもよい。この装置は、第１の基板を堆積し、第１の基板に配置された接点の第１のセットを形成し、第１の基板、第１のカルコゲナイド部分、及び第２のカルコゲナイド部分と接触しているピラーを形成し、ピラーを、第１のカルコゲナイド部分と接触する第１のピラーと、第２のカルコゲナイド部分と接触する第２のピラーとに分割し、第１のピラー及び第２のピラーの上方に第２の基板を堆積し、第２の基板に配置された接点の第２のセットを形成するための特徴、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含んでもよく、第１のピラーは、接点の第１のセットのうちの第１の接点に結合され、第２のピラーは、接点の第２のセットのうちの第２の接点に結合される。

【0117】

本明細書で説明される方法１１００及び装置のいくつかの場合は、第１のピラーと第２のピラーとの間に絶縁材料を堆積するための動作、特徴、手段、又は命令をさらに含んでもよく、絶縁材料は第１の基板及び第２の基板に接触し、第２の基板を堆積することは、絶縁材料を堆積することに基づいてもよい。

【0118】

上述した方法は可能な実施例を表すものであり、動作及びステップは、再構成されてもよく、又は他の方法で修正されてもよく、他の実施例も可能であることに留意されたい。さらに、上記方法のうちの２つ以上からの部分が組み合わされてもよい。

【0119】

装置が説明される。この装置は、ワード線プレートと、ストレージ素子対のセットであり、ストレージ素子対のセットの各対は、ワード線プレートの第１の壁に接触する第１のストレージ素子と、ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、ストレージ素子対のセットとを含んでもよい。上記装置は、ワード線プレートと相互作用するデジット線として構成されたピラー対のセットであり、ピラー対のセットの各対は、第１のストレージ素子と接触している第１のピラーと第２のストレージ素子と接触している第２のピラーとを含む、ピラー対のセットをさらに含んでもよい。上記装置は、ピラー対のセットの各ピラー対の間に延在しピラー対のセットの各ピラーに接触している誘電材料をさらに含んでもよい。

【0120】

上記装置のいくつかの実施例は、デジット線のセットと関連付けられ、基板を通って延在する接点のセットであり、ピラー対のセットの各第１のピラーは接点のセットのうちの１つと接触してもよい、接点のセットを含んでもよい。いくつかの場合では、ピラー対のセットの各第２のピラーは、接点のセットのうちの１つと接触していてもよい。上記装置のいくつかの例は、デジット線の第２のセットと関連付けられ、第２の基板を通って延在する接点の第２のセットをさらに含んでもよく、ピラー対のセットの各第２のピラーは、接点の第２のセットのうちの１つと接触していてもよい。いくつかの場合では、接点のセットは格子状に配置されてもよい。

【0121】

上記装置のいくつかの実施例は、ワード線プレートと接触し、第１のストレージ素子対のうちの第１のストレージ素子と第２のストレージ素子対のうちの第１のストレージ素子との間に延在するコンフォーマル材料を含んでもよい。いくつかの場合では、ストレージ素子対のセットのストレージ素子は、ワード線プレートとピラー対のうちのピラーによって形成されたリセスに配置されてもよい。

【0122】

上記装置のいくつかの例は、ワード線プレートの上方に配置されストレージ素子対のセット及びピラー対のセットと接触している誘電層であり、ピラー対のセットは誘電層を通って延在する、誘電層をさらに含んでもよい。上記装置のいくつかの実施例は、誘電層の上方に配置された第２のワード線プレートであり、ピラー対のセットは第２のワード線プレートを通って延在する、第２のワード線プレートと、ストレージ素子対の第２のセットであり、ストレージ素子対の第２のセットの各対は第３のストレージ素子及び第４のストレージ素子を含む、ストレージ素子対の第２のセットとを含んでもよい。

【0123】

上記装置のいくつかの場合は、ワード線プレートの下方に配置された基板を含んでもよく、ピラー対のセット及び誘電材料は基板に接触する。いくつかの例では、ワード線プレートは導電材料を含む。いくつかの実施例では、ストレージ素子対のセットのストレージ素子はカルコゲナイド材料を含む。

【0124】

装置が説明される。この装置は、基板と、基板を通って延在しデジット線をサーキットリーに結合するように構成された接点のセットと、基板の上方に配置されたワード線プレートと、ストレージ素子対のセットとを含んでもよい。ストレージ素子対のセットの各対は、ワード線プレートの第１の壁に接触する第１のストレージ素子と、第１のストレージ素子と反対側のワード線プレートの第２の壁に接触する第２のストレージ素子とを含んでもよい。上記装置は、接点のセットと結合されデジット線として構成されたピラー対のセットであり、ピラー対のセットの各対は、第１のストレージ素子及び接点のセットのうちの第１の接点と接触している第１のピラーを含み、第２のストレージ素子及び接点のセットのうちの第２の接点と接触している第２のピラーを含む、ピラー対のセットをさらに含んでもよい。上記装置は、ピラー対のセットの各ピラー対と接触し、各ピラー対の間に延在する誘電材料であり、誘電材料は基板と接触している、誘電材料をさらに含んでもよい。

【0125】

上記装置のいくつかの実施例は、ワード線プレートと接触し第１のストレージ素子対の第１のストレージ素子と第２のストレージ素子対の第１のストレージ素子との間に延在するコンフォーマル材料を含んでもよい。

【0126】

装置が説明される。この装置は、第１の基板及び第２の基板と、第１の基板に配置された接点の第１のセット及び第２の基板に配置された接点の第２のセットと、第１の基板と第２の基板との間に配置されたワード線プレートとを含んでもよい。上記装置は、第１の基板と第２の基板との間に配置されたストレージ素子対のセットであり、ストレージ素子対のセットの各対は、ワード線プレートの第１の壁に接触する第１のストレージ素子と、ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、ストレージ素子対のセットをさらに含んでもよい。上記装置は、第１の基板と第２の基板との間に配置されデジット線として構成されたピラー対のセットをさらに含んでもよい。ピラー対のセットの各対は、第１のストレージ素子と接触している第１のピラーと、第１の基板に配置された接点の第１のセットのうちの第１の接点とを含み、第２のストレージ素子と接触している第２のピラーと、第２の基板に配置された接点の第２のセットのうちの第２の接点とを含んでもよい。

【0127】

上記装置のいくつかの実施例は、ピラー対のセットの各ピラー対の間に延在する誘電材料であり、誘電材料が、第１の基板、第２の基板、及びピラー対のセットの各ピラーに接触している、誘電材料を含んでもよい。

【0128】

本明細書で説明される情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表され得る。例えば、上記説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界又は磁性粒子、光場又は光学粒子、或いはそれらのいずれかの組み合わせによって表され得る。いくつかの図面は信号を単一の信号として図示する場合があるが、当業者には、信号が信号のバスを表す場合があり、バスは様々なビット幅を有し得ることを理解されたい。

【0129】

本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接結合されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器及び抵抗器からなる電圧分割器などの様々な電子回路素子を使用して実現され得る。他の実施例も可能である。「仮想接地すること」又は「仮想的に接地される」とは、約０Ｖに接続されることを意味する。

【0130】

「電子通信」、「導通」、「接続される」及び「結合される」という用語は、構成要素間の信号の流れをサポートする構成要素間の関係を指す場合がある。構成要素間の信号の流れを常にサポートできるいずれかの導電路が構成要素間に存在する場合に、構成要素は互いに電子導通状態にある（又は互いに通電している、若しくは互いに接続又は結合される）と考えられる。いずれかの所与の時において、互いに電子通信状態にある（又は互いに導通状態にある、或いは互いに接続又は結合される）構成要素間の導電路は、その接続された構成要素を含む装置の動作に基づいて開回路又は閉回路でもよい。接続された構成要素間の導電路は、構成要素間の直接的導電路でもよく、又は接続された構成要素間の導電路は、スイッチ、トランジスタ、又は他の構成要素などの中間構成要素を含む場合がある間接的導電路でもよい。いくつかの場合では、接続された構成要素間の信号の流れは、例えば、スイッチ又はトランジスタなどの１つ又は複数の中間構成要素を使用した時に中断されてもよい。

【0131】

「結合」という用語は、信号が導電路を介して構成要素間で現在伝達可能でない構成要素間の開回路関係から、信号が導電度を介して構成要素間で伝達可能である構成要素間の閉回路関係へ移行する状態を指す。制御部などの構成要素が他の構成要素間を結合した場合、その構成要素は、以前は信号が流れることを可能としなかった導電路を介して他の構成要素間で信号が流れることを可能とする変化を開始する。

【0132】

「絶縁された」という用語は、信号が構成要素間を流れることが現在不可能である構成要素間の関係を指す。構成要素は、それらの間に開回路が存在する場合、互いから絶縁される。例えば、構成要素間に配置されたスイッチによって分離された２つの構成要素は、スイッチが開いているとき、互いから絶縁される。制御部が２つの構成要素を絶縁した場合、制御部は、以前信号が流れることを可能としていた導電路を使用して構成要素間で信号が流れることを妨げる変化を発生させる。

【0133】

本明細書で使用される「層」という用語は、幾何学構造物の階層又はシートを指す。各層は、３つの寸法（例えば、高さ、幅、及び深さ）を有してもよく、表面の少なくとも一部を被覆してもよい。例えば、層は、例えば薄膜など、２つの寸法が３番目の寸法よりも大きい三次元構造物であってもよい。層は、異なる素子、構成要素、及び／又は材料を含み得る。いくつかの場合において、１つの層は、２つ以上の副層から構成され得る。添付の図面のいくつかにおいては、三次元層の２つの寸法が、例証の目的のために描写される。

【0134】

本明細書で使用される場合、「ほぼ」という用語は、修飾された特性（例えば、ほぼという用語によって修飾された動詞又は形容詞）は、絶対的である必要はないが、特性の利点を達成するのに十分に近いことを意味する。

【0135】

本明細書で使用される場合、「電極」という用語は、電気伝導体を指す場合があり、いくつかの場合においては、メモリセル又はメモリアレイの他の構成要素への電気接点として用いられ得る。電極は、メモリアレイの素子又は構成要素間に導電路を提供するトレース、ワイヤ、導電線、導電層などを含み得る。

【0136】

メモリアレイを含む、本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成され得る。いくつかの場合において、基板は、半導体ウェハである。他の場合において、基板は、シリコン・オン・ガラス（ＳＯＧ）又はシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であってもよい。基板又は基板の副領域の導電性は、限定するものではないが、リン、ホウ素、又は砒素を含む様々な化学種を使用したドーピングを通して制御されてもよい。ドーピングは、基板の初期形成又は成長中に、イオン注入によって、又はいずれかの他のドーピング手段によって、実行されてもよい。

【0137】

本明細書で論じられる切換構成要素又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、及びゲートを含む三端子デバイスを含み得る。端子は、導電材料、例えば金属を通して、他の電子素子に接続され得る。ソース及びドレインは、導電性であってもよく、高濃度でドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度でドープされた半導体領域又はチャンネルによって分離されてもよい。チャンネルがｎ型である（すなわち、多数キャリアが信号である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれ得る。チャンネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれ得る。チャンネルは、絶縁性ゲート酸化物によってキャップされ得る。チャンネル導電性は、ゲートに電圧を印加することによって制御され得る。例えば、ｎ型ＦＥＴ又はｐ型ＦＥＴに正の電圧又は負の電圧をそれぞれ印加することは、チャンネルが導電性になるという結果をもたらし得る。トランジスタは、トランジスタの閾値電圧よりも大きい又はこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」であり得る、又は「活性化され」得る。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」であり得る、又は「非活性化され」得る。

【0138】

添付の図面に関連して上述された説明は、例示の構成を説明するものであり、実施され得る又は特許請求の範囲内にある全ての例を表すわけではない。本説明において使用されるとき、「例示的」という用語は、「例、事例、又は例証としての機能を果たす」ことを意味し、他の例よりも「好ましい」又は「有利である」ことは意味しない。詳細な説明は、説明される技法の理解を実現する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実践され得る。いくつかの例では、よく知られている構造物及び装置は、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。

【0139】

添付の図面において、類似の構成要素又は特徴は、同一の参照符号を有する場合がある。さらに、同一の種類の様々な構成要素は、参照符号の後にダッシュと、その後に類似の構成要素を区別する第２の符号とを用いることによって区別され得る。第１の参照符号のみが明細書中で使用された場合、その説明は、第２の参照符号に関係なく、同一の第１の参照符号を有する類似の構成要素のうちのいずれか１つに適用可能である。

【0140】

本明細書における本開示に関連して説明される様々な例証的なブロック及びモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、離散ゲート又はトランジスタ論理、離散ハードウェア構成要素、又は本明細書に説明される機能を実施するように設計されたそれらのいずれかの組み合わせを用いて、実現され得る、又は実施され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替形態では、プロセッサは、いずれかのプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサはさらに、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用した１つ又は複数のマイクロプロセッサ、又は他のいずれかのそのような構成）として実現されてもよい。

【0141】

本明細書に説明される機能は、ハードウェア内、プロセッサによって実行されるソフトウェア内、ファームウェア内、又はそれらのいずれかの組み合わせで実現されてもよい。プロセッサによって実行されるソフトウェア内で実現される場合、機能は、１つ又は複数の命令又はコードとしてコンピュータ可読媒体上に記憶され得るか、又はそれらを通じて送信され得る。他の例及び実施例は、本開示及び添付の特許請求の範囲内である。例えば、ソフトウェアの性質により、上述の機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、又はこれらのいずれかの組み合わせを使用して実現され得る。機能を実現する特徴は、さらに、機能の一部が異なる物理的場所において実現されるように分散されることを含めて、様々な位置に物理的に配置されてもよい。さらに、特許請求の範囲内を含めて、本明細書で使用される場合、項目のリストにおいて使用される場合（例えば、「～のうちの少なくとも１つ」又は「～の１つ又は複数」などの句が後に付された項目のリスト）の「又は」という用語は、例えば、Ａ、Ｂ、又はＣのうちの少なくとも１つというリストが、Ａ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包括的なリストを示す。さらに、本明細書で使用される場合、「～に基づいて」という句は、状態の閉じられたセットへの言及として理解されるべきではない。例えば、「状態Ａに基づいて」と記載される例示のステップは、本開示の範囲から逸脱することなく、状態Ａ及び状態Ｂの両方に基づいてもよい。すなわち、本明細書で使用される場合、「～に基づいて」という句は、「～に少なくとも部分的に基づいて」という句と同様にして解釈されるべきである。

【0142】

本明細書における説明は、当業者が本開示を作製又は使用することを可能にするために提供される。本開示に対する様々な修正形態は、当業者にとっては明らかであるものとし、本明細書において規定される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書に説明される例及び設計に限定されず、本明細書で開示される原理及び新規の特徴に合致する最も幅広い範囲が与えられるべきである。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【手続補正書】

【提出日】2022-02-25

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正の内容】

【0001】

［クロスリファレンス］
本特許出願は、２０１９年７月２日に出願されたＦａｎｔｉｎｉ等による「ＳＰＬＩＴ ＰＩＬＬＡＲ ＡＲＣＨＩＴＥＣＴＵＲＥＳ ＦＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ」という名称の米国特許出願第１６／４６０，８７５号に対する優先権を主張する、２０２０年６月２日に出願された、Ｆａｎｔｉｎｉらによる「ＳＰＬＩＴ ＰＩＬＬＡＲ ＡＲＣＨＩＴＥＣＴＵＲＥＳ ＦＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０３５６８９に対する優先権を主張ものであり、各々は、本願の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正の内容】

【0045】

図３Ａは、例示のメモリアレイ２００－ｅの上面図の図２Ｆの部分Ｃ－Ｃ’を示す。例示のメモリアレイ２００－ｅは、図２Ｅ及び図２Ｆに図示したものの後続のプロセスステップにおける、図２Ｆに示すような例示のメモリアレイ２００－ｄの部分Ｃ－Ｃ’を示してもよい。開口部３６０は、誘電材料２１８及び／又はコンフォーマル材料２２０の一部をエッチングして除去することによってトレンチ２５０に形成されてもよい。開口部３６０は接点２３５のうちの１つ又は複数の上に配置されてもよく、それによって開口部３６０の形成が接点２３５のうちの１つの少なくとも一部を露出させる。開口部３６０と接点２３５との関係に関するさらなる詳細は、図３Ｂに示され、図３Ｂを参照して説明される。いくつかの場合では、例示のメモリアレイ２００－ｅは、開口部３６０のセットを含んでもよい。例えば、トレンチ２５０のそれぞれに沿って、ある間隔で、開口部のセットが形成されてもよい。トレンチ２５０内の開口部３６０のそれぞれは、誘電材料２１８によってトレンチ２５０の他の開口部から分離されてもよい。開口部３６０を形成するエッチングプロセスは、垂直エッチングプロセスでもよい。いくつかの実施例では、エッチング動作は、例えば開口部３６０が形成されてない場合に、コンフォーマル材料２２０の全部をエッチングして除去しなくてもよい。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００４９

【補正方法】変更

【補正の内容】

【0049】

図３Ｄは、図３Ｃの線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｆの側面図である。ストレージ素子材料３６５は、トレンチ２５０にストレージ素子材料３６５を共形的に堆積することによってリセス２１５のセット中に形成されてもよい。ストレージ素子材料３６５は、コンフォーマル材料２２０のエッチングによって露出されたトレンチ２５０の側壁２９０及び２９１並びに底壁２９５と接触するように堆積されてもよい。ストレージ素子材料３６５がトレンチ２５０の底壁２９５と接触すると、ストレージ素子材料３６５は露出された接点２３５を覆う。ストレージ素子材料３６５は、上部層３６６を含んでもよい。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００８５

【補正方法】変更

【補正の内容】

【0085】

メモリアレイ２００－ｑは、基板１０４－ｂの接点２３５－ａと接触している導電材料３７０－ａから形成された第１のピラーを含んでもよい。接点２３５－ａは、導電材料３７０－ａから形成されたピラーを、感知コンポーネント、デコーダ、又は他のサーキットリーなどの他のサーキットリーに結合してもよい。例えば、接点２３５－ａは、ピラー（例えば、デジット線）をトランジスタ８０５－ａに結合してもよい。トランジスタ８０５－ａは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ８０５－ａは、アクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）中の様々な時間にピラー（例えば、デジット線）を選択的に結合又は絶縁するように配置されてもよい。トランジスタ８０５－ａをアクティブ化すると、ストレージ素子材料３６５から形成されるストレージ素子コンポーネントのうちの１つのアクセス動作が開始されてもよい。例えば、トランジスタ８０５－ａをアクティブ化して、電圧を材料２４０－ａまたは２４０－ｂに印加する（例えば、ワード線ドライバによって電圧を導電材料に印加する）と、ストレージ素子材料３６５－ａまたは３６５－ｂから形成されるストレージ素子コンポーネントがアクセスされてもよい。材料２４０－ａは、導電材料２４０の一例でもよい。いくつかの場合では、材料２４０－ａは導電材料として（例えば図２Ａの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４０－ａは犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４０－ａは除去されて、導電材料２４０－ａと置き換えられていてもよい。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００８８

【補正方法】変更

【補正の内容】

【0088】

メモリアレイ２００－ｒは、基板１０４－ｂの接点２３５－ｃと接触している導電材料３７０－ａから形成された第１のピラーを含んでもよい。接点２３５－ｃは、導電材料３７０－ａから形成されたピラーを、感知コンポーネント、デコーダ、又は他のサーキットリーなどの他のサーキットリーに結合してもよい。例えば、接点２３５－ｃは、ピラー（例えば、デジット線）をトランジスタ８０５－ｃに結合してもよい。トランジスタ８０５－ｃは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ８０５－ｃは、アクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）中の様々な時間にピラー（例えば、デジット線）を選択的に結合又は絶縁するように配置されてもよい。トランジスタ８０５－ｃをアクティブ化すると、ストレージ素子材料３６５から形成されるストレージ素子コンポーネントのうちの１つのアクセス動作が開始されてもよい。例えば、トランジスタ８０５－ｃをアクティブ化して、電圧を材料２４０－ａまたは２４０－ｂに印加する（例えば、ワード線ドライバによって電圧を導電材料に印加する）と、ストレージ素子材料３６５－ａまたは３６５－ｂから形成されるストレージ素子コンポーネントがアクセスされてもよい。材料２４０－ａは、導電材料２４０－ａの一例でもよい。いくつかの場合では、材料２４０－ａは導電材料として（例えば図２Ａの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４０－ａは犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４０－ａは除去されて、導電材料２４０－ａと置き換えられてもよい。

【手続補正6】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

第１の誘電層、導電層、及び第２の誘電層を露出するために絶縁材料を通る第１の開口部を形成することと、
第１のカルコゲナイド部分と、前記第１のカルコゲナイド部分から分離された第２のカルコゲナイド部分とを前記第１の開口部に形成することであり、前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分の両方が前記導電層、前記第１の誘電層、及び前記第２の誘電層に接触することと、
前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分に接触しているピラーを形成するために導電材料を前記第１の開口部に堆積することと、
前記ピラーを、前記第１のカルコゲナイド部分に接触する第１のピラーと前記第２のカルコゲナイド部分に接触する第２のピラーとに分割するために、前記導電材料をエッチングすることによって、第２の開口部を形成することと
を含む方法。

【請求項2】

前記絶縁材料、前記第１のピラー、及び前記第２のピラーと接触する第２の絶縁材料を前記第２の開口部に堆積すること
をさらに含む、請求項１に記載の方法。

【請求項3】

前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分を形成することは、
カルコゲナイド材料を前記第１の開口部に堆積することであり、前記カルコゲナイド材料が前記絶縁材料に接触することと、
前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分を形成するために、前記カルコゲナイド材料をエッチングすることと
を含む、請求項１に記載の方法。

【請求項4】

前記導電層と接触している基板を通って延在する複数の接点を形成することであり、前記複数の接点は複数のデジット線と関連付けられ、前記絶縁材料を通る前記第１の開口部を形成することは、前記複数の接点のうちの第１の接点を露出すること
をさらに含む、請求項１に記載の方法。

【請求項5】

前記第１のピラーは前記複数の接点のうちの第１の接点の上に形成され、
前記第２のピラーは前記複数の接点のうちの第２の接点の上に形成される、
請求項４に記載の方法。

【請求項6】

前記第２の誘電層上に第２の基板を堆積することであり、前記第２の基板は前記第１のピラー及び前記第２のピラーと接触しており、前記第２の基板は、前記第２の基板を通って延在し、前記第２のピラーと接触している第２の接点を含み、前記第１のピラーは前記基板の前記複数の接点のうちの前記第１の接点と接触している、ことをさらに含む
請求項４に記載の方法。

【請求項7】

前記ピラーを形成するために前記導電材料を堆積することは、
前記第１の開口部を前記導電材料で埋めること
をさらに含む、請求項１に記載の方法。

【請求項8】

前記ピラーを形成するために前記導電材料を堆積することは、
前記第１の開口部を前記導電材料のコンフォーマル層で部分的に埋めること
をさらに含む、請求項１に記載の方法。

【請求項9】

前記第１の誘電層、前記導電層、及び前記第２の誘電層を通るトレンチを形成することと、
前記トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル層を堆積することであり、前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分の両方は前記コンフォーマル層に接触することと
をさらに含む、請求項１に記載の方法。

【請求項10】

前記コンフォーマル層、前記第１の誘電層、及び前記第２の誘電層と接触して前記絶縁材料を前記トレンチに堆積することであり、前記絶縁材料を通る前記第１の開口部を形成することは、前記絶縁材料を堆積することに少なくとも部分的に基づくこと
をさらに含む、請求項９に記載の方法。

【請求項11】

前記第１の誘電層、前記導電層、及び前記第２の誘電層を通る前記トレンチを形成することは、
前記トレンチを垂直にエッチングするために垂直エッチングプロセスを実行することと、
前記導電層に少なくとも１つのリセスを形成するために、前記垂直エッチングプロセスの後に水平エッチングプロセスを実行することと
を含む、請求項９に記載の方法。

【請求項12】

前記導電層によって形成された前記トレンチの側壁の一部は、前記第１の誘電層によって形成された前記トレンチの前記側壁の一部に関して引っ込んだ位置に配置される、
請求項９に記載の方法。

【請求項13】

基板を通って延在する複数の接点を形成することであり、前記複数の接点は複数のデジット線と関連付けられることと、
前記基板上に前記第１の誘電層を形成することと、
前記第１の誘電層上に前記導電層を形成することであり、前記導電層はワード線プレートとして構成されることと、
前記導電層上に前記第２の誘電層を形成することであり、前記第１の開口部を形成することは、前記第２の誘電層を形成することに少なくとも部分的に基づくことと
をさらに含む、請求項１に記載の方法。

【請求項14】

前記第１のカルコゲナイド部分は、第１の自己選択型メモリセルのための第１のストレージ素子を含み、前記第２のカルコゲナイド部分は第２の自己選択型メモリセルのための第２のストレージ素子を含む、請求項１に記載の方法。

【請求項15】

前記第２の誘電層上に第２の導電層を形成することであり、前記第２の導電層はワード線プレートとして構成されることと、
前記第２の導電層上に第３の導電層を形成することであり、前記第１の開口部を形成することは、前記第３の導電層を形成することに少なくとも部分的に基づくことと
をさらに含む、請求項１に記載の方法。

【請求項16】

前記導電層及び前記第２の導電層と関連付けられるメモリセルのアレイがメモリセルの三次元アレイを含む、請求項１５に記載の方法。

【請求項17】

ワード線プレートと、
複数のストレージ素子対であり、前記複数のストレージ素子対の各対は、前記ワード線プレートの第１の壁に接触する第１のストレージ素子と、前記ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、複数のストレージ素子対と、
前記ワード線プレートと相互作用するデジット線として構成された複数のピラー対であって、前記複数のピラー対の各対は、前記第１のストレージ素子と接触している第１のピラーと前記第２のストレージ素子と接触している第２のピラーとを含む、複数のピラー対と、
前記複数のピラー対の各ピラー対の間に延在し前記複数のピラー対の各ピラーに接触している誘電材料と
を含む装置。

【請求項18】

複数のデジット線と関連付けられ、基板を通って延在する複数の接点であり、前記複数のピラー対の各第１のピラーは前記複数の接点のうちの１つと接触している、複数の接点をさらに含む、請求項１７に記載の装置。

【請求項19】

前記複数のピラー対の各第２のピラーは、前記複数の接点のうちの１つと接触している、請求項１８に記載の装置。

【請求項20】

第２の複数のデジット線と関連付けられ、第２の基板を通って延在する第２の複数の接点をさらに含み、前記複数のピラー対の各第２のピラーは、前記第２の複数の接点のうちの１つと接触している、請求項１８に記載の装置。

【請求項21】

前記複数の接点は格子状に配置される、請求項１８に記載の装置。

【請求項22】

前記ワード線プレートと接触し、第１のストレージ素子対のうちの第１のストレージ素子と第２のストレージ素子対のうちの第１のストレージ素子との間に延在するコンフォーマル材料をさらに含む、請求項１７に記載の装置。

【請求項23】

前記複数のストレージ素子対のストレージ素子は、前記ワード線プレートと前記ピラー対のうちのピラーによって形成されたリセスに配置される、請求項１７に記載の装置。

【請求項24】

前記ワード線プレートの上方に配置され前記複数のストレージ素子対及び前記複数のピラー対と接触している誘電層であり、前記複数のピラー対は前記誘電層を通って延在する、誘電層をさらに含む、請求項１７に記載の装置。

【請求項25】

前記誘電層の上方に配置された第２のワード線プレートであり、前記複数のピラー対は前記第２のワード線プレートを通って延在する、第２のワード線プレートと、
第２の複数のストレージ素子対であり、前記第２の複数のストレージ素子対の各対は第３のストレージ素子及び第４のストレージ素子を含む、第２の複数のストレージ素子対と
をさらに含み、
前記第２の複数のストレージ素子対の各対の前記第３のストレージ素子は前記第２のワード線プレートの第３の壁と、前記第１のピラーとに接触し、
前記第２の複数のストレージ素子の各対の前記第４のストレージ素子は、前記第２のワード線プレートの第４の壁と、前記第２のピラーとに接触する、
請求項２４に記載の装置。

【請求項26】

前記ワード線プレートの下方に配置された基板をさらに含み、前記複数のピラー対及び前記誘電材料は前記基板に接触する、請求項１７に記載の装置。

【請求項27】

前記ワード線プレートは導電材料を含む、請求項１７に記載の装置。

【請求項28】

前記複数のストレージ素子対のストレージ素子はカルコゲナイド材料を含む、請求項１７に記載の装置。

【請求項29】

基板と、
前記基板を通って延在しデジット線をサーキットリーに結合するように構成された複数の接点と、
前記基板の上方に配置されたワード線プレートと、
複数のストレージ素子対であり、前記複数のストレージ素子対の各対は、前記ワード線プレートの第１の壁に接触する第１のストレージ素子と、前記第１のストレージ素子と反対側の前記ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、複数のストレージ素子対と、
前記複数の接点と結合され前記デジット線として構成された複数のピラー対であり、前記複数のピラー対の各対は、前記第１のストレージ素子及び前記複数の接点のうちの第１の接点と接触している第１のピラーを含み、前記第２のストレージ素子及び前記複数の接点のうちの第２の接点と接触している第２のピラーを含む、複数のピラー対と、
前記複数のピラー対の各ピラー対と接触し、各ピラー対の間に延在する誘電材料であり、前記誘電材料は前記基板と接触している、誘電材料と
を含む装置。

【請求項30】

前記ワード線プレートと接触し第１のストレージ素子対の第１のストレージ素子と第２のストレージ素子対の第１のストレージ素子との間に延在するコンフォーマル材料をさらに含む、請求項２９に記載の装置。

【請求項31】

第１の基板及び第２の基板と、
前記第１の基板に配置された第１の複数の接点及び前記第２の基板に配置された第２の複数の接点と、
前記第１の基板と前記第２の基板との間に配置されたワード線プレートと、
前記第１の基板と前記第２の基板との間に配置された複数のストレージ素子対であり、前記複数のストレージ素子対の各対は、前記ワード線プレートの第１の壁に接触する第１のストレージ素子と、前記ワード線プレートの第２の壁に接触する第２のストレージ素子とを含む、複数のストレージ素子対と、
前記第１の基板と前記第２の基板との間に配置されデジット線として構成された複数のピラー対であり、前記複数のピラー対の各対は、前記第１のストレージ素子と接触している第１のピラーと、前記第１の基板に配置された前記第１の複数の接点のうちの第１の接点とを含み、前記第２のストレージ素子と接触している第２のピラーと、前記第２の基板に配置された前記第２の複数の接点のうちの第２の接点とを含む、複数のピラー対と
を含む装置。

【請求項32】

前記複数のピラー対の各ピラー対の間に延在する誘電材料であり、前記誘電材料が、前記第１の基板、前記第２の基板、及び前記複数のピラー対の各ピラーに接触している、誘電材料をさらに含む、請求項３１に記載の装置。

【請求項33】

第１の基板を堆積することと、
前記第１の基板に配置された第１の複数の接点を形成することと、
前記第１の基板、第１のカルコゲナイド部分、及び第２のカルコゲナイド部分と接触しているピラーを形成することと、
前記ピラーを、前記第１のカルコゲナイド部分と接触する第１のピラーと、前記第２のカルコゲナイド部分と接触する第２のピラーとに分割することと、
前記第１のピラー及び前記第２のピラーの上方に第２の基板を堆積することと、
前記第２の基板に配置された第２の複数の接点を形成することと
を含み、前記第１のピラーは、前記第１の複数の接点のうちの第１の接点に結合され、前記第２のピラーは、前記第２の複数の接点のうちの第２の接点に結合される、方法。

【請求項34】

前記第１のピラーと前記第２のピラーとの間に絶縁材料を堆積することをさらに含み、前記絶縁材料は前記第１の基板及び前記第２の基板に接触し、前記第２の基板を堆積することは、前記絶縁材料を堆積することに少なくとも部分的に基づく、請求項３３に記載の方法。

【国際調査報告】