特表 2022-541146 プリント回路基板（ＰＣＢ）が両面において薄膜電極アレイと複数の集積回路（ＩＣ）とで挟まれて配置される部品、および製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-09-22

(54)【発明の名称】プリント回路基板（ＰＣＢ）が両面において薄膜電極アレイと複数の集積回路（ＩＣ）とで挟まれて配置される部品、および製造方法

(51)【国際特許分類】

   H01L 25/065 20060101AFI20220914BHJP

   A61B 5/293 20210101ALI20220914BHJP

   H01L 25/18 20060101ALI20220914BHJP

【ＦＩ】

H01L25/08 D

A61B5/293

H01L25/04 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022501014

(86)(22)【出願日】2020-07-09

(85)【翻訳文提出日】2022-03-01

(86)【国際出願番号】 US2020041345

(87)【国際公開番号】W WO2021011286

(87)【国際公開日】2021-01-21

(31)【優先権主張番号】62/873,497

(32)【優先日】2019-07-12

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＪＡＶＡ

２．ＪＡＶＡＳＣＲＩＰＴ

３．Ｐｙｔｈｏｎ

(71)【出願人】

【識別番号】521109589

【氏名又は名称】ニューラリンク コーポレーション

【氏名又は名称原語表記】ＮＥＵＲＡＬＩＮＫ ＣＯＲＰ．

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100213333

【弁理士】

【氏名又は名称】鹿山 昌代

(72)【発明者】

【氏名】スピン チェン

(72)【発明者】

【氏名】カミロ エイ ディアス－ボティア

(72)【発明者】

【氏名】ドンジン セオ

(72)【発明者】

【氏名】ヴァネッサ エム トロサ

【テーマコード（参考）】

4C127

【Ｆターム（参考）】

4C127AA03

4C127JJ03

4C127LL08

4C127LL15

4C127LL18

4C127LL21

(57)【要約】

高密度な複数の電極が使用される薄膜電極アレイを含むサンドイッチ構造が開示されている。関連する複数の電子機器に必要とされる体積を最小限に抑えるために、電極アレイおよび複数の集積回路は、プリント回路基板で挟まれる。プリント回路基板は、反対側に他の複数の集積回路を備えよい。とりわけ、開示された装置、システム、および方法は、プリント回路基板上のカスタムチップと下側のＦＰＧＡとの間の通信を容易にする複数のホールおよび複数のビアを提供することによって、以前のシステムよりも改善される。薄膜電極アレイは、薄膜屈曲回路をリベットで留めるために、積み重ねられた複数の金または他の金属ボールからなる柱をバッキングすることによって、固定されることが可能である。当該システムは、埋め込まれた複数のワイヤトレースおよび複数のホールを有する膜アレイ、複数のホールに複数のビアが位置合わせされたプリント回路基板、薄膜を挟むアナログデジタル変換器を含む複数のチップ、および複数のチップから複数のホールを通って複数のビアへと繋がる複数のはんだ接続を含むことができる。

【特許請求の範囲】

【請求項1】

薄膜電極変換装置であって、
遠位端の電極から導電性パッドの２次元アレイへと繋がる埋め込まれた複数のワイヤトレースを有し、自身を貫通するホールを有する薄膜と、
前記薄膜を貫通する前記ホールと位置合わせされたビアを有するプリント回路基板と、
前記プリント回路基板との間に前記薄膜を挟み、前記薄膜における前記導電性パッドの第１列および第２列の少なくとも何れかに、電気的に接続される複数の入力を有するアナログデジタル変換器と
前記アナログデジタル変換器の出力から前記薄膜の前記ホールを通り前記プリント回路基板の前記ビアまで繋がるはんだ接続と、
を備え、
複数の前記ワイヤトレースの一部は、前記導電性パッドの前記第１列に接続し、複数の前記ワイヤトレースの別の一部は、前記導電性パッドの前記第２列に接続し、前記第２列は、前記第１列より前記遠位端から離れている、
装置。

【請求項2】

前記プリント回路基板における前記薄膜および前記アナログデジタル変換器が設けられている側の逆側に取り付けられた集積回路チップをさらに備え、
前記集積回路チップは、前記プリント回路基板の前記ビアに接続される、
請求項１に記載の装置。

【請求項3】

前記集積回路チップは、ＦＰＧＡを備える、
請求項２に記載の装置。

【請求項4】

前記アナログデジタル変換器は、複数の電極からの複数のアナログ信号を複数のデジタル信号に変換し、それらを多重化するように構成され、
前記はんだ接続は、多重化された前記デジタル信号を、前記薄膜の一方の側に設けられる前記アナログデジタル変換器から、前記薄膜の他方の側に設けられる前記集積回路チップまで、転送するように構成され、
前記集積回路チップは、多重化された複数の前記デジタル信号を、シリアル化されたデータ構造に変換するように構成される、
請求項２に記載の装置。

【請求項5】

前記シリアル化されたデータ構造は、Protocol Buffers、Avro、Thrift、Bond、およびExtensible Markup Language（ＸＭＬ）からなる群から選択されるフォーマットである、
請求項４に記載の装置。

【請求項6】

前記アナログデジタル変換器は、複数のデジタル信号を、一緒に多重化するように構成される、
請求項１に記載の装置。

【請求項7】

前記薄膜におけるそれぞれの導電性パッドは、それぞれのワイヤトレースより少なくとも５倍広い、
請求項１に記載の装置。

【請求項8】

前記第１列と前記第２列との間の前記薄膜を通る第３列の複数のホールと、
前記アナログデジタル変換器の出力から前記薄膜の前記第３列の複数の前記ホールを通り前記プリント回路基板の複数の前記ビアまで繋がる複数のはんだ接続と、
をさらに備える、請求項１に記載の装置。

【請求項9】

前記薄膜のホールの内部に取り付けられた表面実装キャパシタと、
前記表面実装キャパシタの複数の末端から前記プリント回路基板の複数のビアまで繋がる複数のはんだ接続と、
をさらに備える、請求項１に記載の装置。

【請求項10】

前記薄膜の導電性パッドと接地素子との間を接続する静電気放電キャパシタをさらに備える、
請求項１に記載の装置。

【請求項11】

前記プリント回路基板のビアは、ブラインドビアである、
請求項１に記載の装置。

【請求項12】

前記はんだ接続は、金を含む、
請求項１に記載の装置。

【請求項13】

複数の前記電極は、生体適合性がある、
請求項１に記載の装置。

【請求項14】

前記薄膜は、埋め込まれた複数のワイヤトレースの２つ以上の層を含む、
請求項１に記載の装置。

【請求項15】

前記薄膜を貫通する前記ホールは、前記第１列と前記第２列との間にある、
請求項１に記載の装置。

【請求項16】

薄膜電極受容装置を製造する方法であって、
遠位端の電極から導電性パッドの２次元アレイへと繋がる埋め込まれた複数のワイヤトレースを有し、自身を貫通するホールを有する薄膜を提供するステップと、
ビアを有するプリント回路基板とアナログデジタル変換器との間に前記薄膜を挟むステップと、
前記薄膜における前記導電性パッドの第１列および第２列の少なくとも何れかに、前記アナログデジタル変換器の複数の入力の第１セットを電気的に接続するステップと、
前記アナログデジタル変換器の出力から前記薄膜の前記ホールを通り前記プリント回路基板の前記ビアまで繋がるはんだ接続を、加熱し、形成するステップと、
を含み、
複数の前記ワイヤトレースの一部は、前記導電性パッドの前記第１列に接続し、複数の前記ワイヤトレースの別の一部は、前記導電性パッドの前記第２列に接続し、前記第２列は、前記第１列より前記遠位端から離れている、
方法。

【請求項17】

前記プリント回路基板における前記薄膜および前記アナログデジタル変換器が設けられている側の逆側に、集積回路チップを取り付けるステップと、
前記集積回路チップに、前記プリント回路基板の前記ビアを接続するステップと、
をさらに含む、請求項１６に記載の方法。

【請求項18】

薄膜フレックス回路を剛性部品と位置合わせおよび接合する方法であって、
ボールボンダを使用して、剛性部品の上に、底部金属ボールを堆積するステップと、
前記ボールボンダを使用して、前記底部金属ボールの上に、別の金属ボールを積み重ねて、積み重ねられた２つの金属ボールからなる第１柱を形成するステップと、
前記ボールボンダを使用して、積み重ねられた２つの金属ボールからなる第２柱を形成するステップと、
積み重ねられた２つの金属ボールからなる前記第１柱および前記第２柱が、前記薄膜フレックス回路における複数のホールを通って突出するように、前記薄膜フレックス回路を位置合わせして配置するステップと、
を含み、
前記第１柱および前記第２柱は、前記薄膜フレックス回路を、ぴんと張った状態に保ち、しわを防ぐ、
方法。

【請求項19】

それぞれのホールを通って、突き出ている積み重ねられた複数の金属ボールからなるそれぞれの柱をバッキングして、前記それぞれのホールの直径よりも大きい直径を有するバックテイルを形成することで、前記薄膜フレックス回路を、前記剛性部品にしっかりと固定するステップをさらに含む、
請求項１８に記載の方法。

【請求項20】

第１柱および第２柱は、フリップチップボンダを使用して、バッキングされる、
請求項１９に記載の方法。

【請求項21】

前記ボールボンダを使用して、前記ホールを通って、突き出ている第１柱と第２柱との間に、連続するワイヤを引くことで、前記剛性部品の上に、前記薄膜フレックス回路を覆うステープルを形成するステップをさらに含む、
請求項１８に記載の方法。

【請求項22】

位置合わせして配置するステップの後、剛性を有するキャリアから前記薄膜フレックス回路を取り外すステップをさらに含む、
請求項１８に記載の方法。

【請求項23】

前記剛性部品は、集積回路チップであり、
前記集積回路チップのボールグリッドアレイを、前記薄膜フレックス回路の露出されたパッドに結合するステップをさらに含む、
請求項１８に記載の方法。

【請求項24】

前記薄膜フレックス回路は、５μｍから２０μｍまでの範囲の厚さである、
請求項１８に記載の方法。

【請求項25】

前記剛性部品は、プリント回路基板および集積回路チップからなる群から選択される、
請求項１８に記載の方法。

【請求項26】

複数の前記金属ボールは、金、銅、またはアルミニウムを含む、
請求項１８に記載の方法。

【発明の詳細な説明】

【関連出願の相互参照】

【0001】

本出願は、米国特許出願62／873,497号（２０１９年７月１２日出願）の優先権を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。

【技術分野】

【0002】

本発明の実施形態は、一般的な半導体集積回路チップと多層可撓性絶縁基板との間の相互接続構造に関する。より具体的には、実施形態は、生体適合性のある可撓性基板における複数の電極およびプリント回路ボード、ならびに集積回路チップに関しての省スペース部材のための装置およびプロセスに関する。

【背景技術】

【0003】

埋め込み型装置は、脳などの神経組織に埋め込むことができ、ブレイン・コンピュータインターフェースを形成できる。特定の例では、埋め込み型装置は、ニューロン（光、電流、電圧、または薬物など）の刺激および／またはニューロン信号の記録のための電極などの経路を備える生体適合性のある基板を含むことができる。

【0004】

このようなニューロン信号は、アナログの、未処理の信号であってよく、それらがデジタルコンピュータによって処理される前に、アナログからデジタルへの変換、集約、およびデータパケットならびに／または人間もしくは機械で読み取り可能なフォーマットへの変換を必要としてよい。このような変換、前処理、およびフォーマットは、脳のインプラントに、多くの体積を占め、かつ、かなりの重量が加わる電子機器を必要とする場合がある。したがって、ブレイン・コンピュータインターフェースを実行可能にするには、軽量でコンパクトな電子機器パッケージが必要とされる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

一般的に、当該技術分野において、複数の集積回路と外界からの刺激物との間に、よりコンパクトな電子機器およびインターフェースが必要とされている。

【課題を解決するための手段】

【0006】

一般的に、微細加工された薄膜電極と接続する複数のワイヤのリボンケーブルは、アナログデジタル変換器（ＡＤＣ）の集積回路チップの本体とプリント回路基板との間に挟まれている。一部の電極ワイヤは、アナログデジタル変換器のチップの第１側のピンの第１列に接続し、リボンケーブルがアナログデジタル変換器の下を進んだ後、別の一部の電極ワイヤは、アナログデジタル変換器のピンの第２列に接続する。アナログデジタル変換器の出力、デジタルピンは、リボンケーブルのホールを通過して、プリント回路基板の下および／またはプリント回路基板の反対側に取り付けられた別の集積回路チップに到達する。

【0007】

アナログデジタル変換器の集積回路チップは、アナログデジタル変換器およびデジタルアナログ変換器（ＤＡＣ）の二重機能が１つのチップ上にあり、アナログデジタル変換器の出力、デジタルピンが、デジタルアナログ変換器の入力、デジタルピンとして機能するように、デジタルアナログ変換器も収容してよい。

【0008】

一実施形態に係る装置は、薄膜電極変換装置であって、遠位端の電極から導電性パッドの２次元アレイへと繋がる埋め込まれた複数のワイヤトレースを有し、自身を貫通するホールを有する薄膜と、前記薄膜を貫通する前記ホールと位置合わせされたビアを有するプリント回路基板と、前記プリント回路基板との間に前記薄膜を挟み、前記薄膜における前記導電性パッドの第１列および第２列の少なくとも何れかに、電気的に接続される複数の入力を有するアナログデジタル変換器と前記アナログデジタル変換器の出力から前記薄膜の前記ホールを通り前記プリント回路基板の前記ビアまで繋がるはんだ接続と、を備え、複数の前記ワイヤトレースの一部は、前記導電性パッドの前記第１列に接続し、複数の前記ワイヤトレースの別の一部は、前記導電性パッドの前記第２列に接続し、前記第２列は、前記第１列より前記遠位端から離れている。

【0009】

さらに、一実施形態に係る装置において、前記プリント回路基板における前記薄膜および前記アナログデジタル変換器が設けられている側の逆側に取り付けられた集積回路チップをさらに備え、前記集積回路チップは、前記プリント回路基板の前記ビアに接続される。

【0010】

さらに、一実施形態に係る装置において、前記集積回路チップは、ＦＰＧＡを備える。

【0011】

さらに、一実施形態に係る装置において、前記アナログデジタル変換器は、複数の電極からの複数のアナログ信号を複数のデジタル信号に変換し、それらを多重化するように構成され、前記はんだ接続は、多重化された前記デジタル信号を、前記薄膜の一方の側に設けられる前記アナログデジタル変換器から、前記薄膜の他方の側に設けられる前記集積回路チップまで、転送するように構成され、前記集積回路チップは、多重化された複数の前記デジタル信号を、シリアル化されたデータ構造に変換するように構成される。

【0012】

さらに、一実施形態に係る装置において、前記シリアル化されたデータ構造は、Protocol Buffers、Avro、Thrift、Bond、およびExtensible Markup Language（ＸＭＬ）からなる群から選択されるフォーマットである。

【0013】

さらに、一実施形態に係る装置において、前記アナログデジタル変換器は、複数のデジタル信号を、一緒に多重化するように構成される。

【0014】

さらに、一実施形態に係る装置において、前記薄膜におけるそれぞれの導電性パッドは、それぞれのワイヤトレースより少なくとも５倍広い。

【0015】

さらに、一実施形態に係る装置において、前記第１列と前記第２列との間の前記薄膜を通る第３列の複数のホールと、前記アナログデジタル変換器の出力から前記薄膜の前記第３列の複数の前記ホールを通り前記プリント回路基板の複数の前記ビアまで繋がる複数のはんだ接続と、をさらに備える。

【0016】

さらに、一実施形態に係る装置において、前記薄膜のホールの内部に取り付けられた表面実装キャパシタと、前記表面実装キャパシタの複数の末端から前記プリント回路基板の複数のビアまで繋がる複数のはんだ接続と、をさらに備える。

【0017】

さらに、一実施形態に係る装置において、前記薄膜の導電性パッドと接地素子との間を接続する静電気放電キャパシタをさらに備える。

【0018】

さらに、一実施形態に係る装置において、前記プリント回路基板のビアは、ブラインドビアである。

【0019】

さらに、一実施形態に係る装置において、前記はんだ接続は、金を含む。

【0020】

さらに、一実施形態に係る装置において、複数の前記電極は、生体適合性がある。

【0021】

さらに、一実施形態に係る装置において、前記薄膜は、埋め込まれた複数のワイヤトレースの２つ以上の層を含む。

【0022】

さらに、一実施形態に係る装置において、前記薄膜を貫通する前記ホールは、前記第１列と前記第２列との間にある。

【0023】

また、一実施形態に係る方法は、薄膜電極受容装置を製造する方法であって、遠位端の電極から導電性パッドの２次元アレイへと繋がる埋め込まれた複数のワイヤトレースを有し、自身を貫通するホールを有する薄膜を提供するステップと、ビアを有するプリント回路基板とアナログデジタル変換器との間に前記薄膜を挟むステップと、前記薄膜における前記導電性パッドの第１列および第２列の少なくとも何れかに、前記アナログデジタル変換器の複数の入力の第１セットを電気的に接続するステップと、前記アナログデジタル変換器の出力から前記薄膜の前記ホールを通り前記プリント回路基板の前記ビアまで繋がるはんだ接続を、加熱し、形成するステップと、を含み、複数の前記ワイヤトレースの一部は、前記導電性パッドの前記第１列に接続し、複数の前記ワイヤトレースの別の一部は、前記導電性パッドの前記第２列に接続し、前記第２列は、前記第１列より前記遠位端から離れている。

【0024】

さらに、一実施形態に係る方法において、前記プリント回路基板における前記薄膜および前記アナログデジタル変換器が設けられている側の逆側に、集積回路チップを取り付けるステップと、前記集積回路チップに、前記プリント回路基板の前記ビアを接続するステップと、をさらに含む。

【0025】

また、一実施形態に係る方法は、薄膜フレックス回路を剛性部品と位置合わせおよび接合する方法であって、ボールボンダを使用して、剛性部品の上に、底部金属ボールを堆積するステップと、前記ボールボンダを使用して、前記底部金属ボールの上に、別の金属ボールを積み重ねて、積み重ねられた２つの金属ボールからなる第１柱を形成するステップと、前記ボールボンダを使用して、積み重ねられた２つの金属ボールからなる第２柱を形成するステップと、積み重ねられた２つの金属ボールからなる前記第１柱および前記第２柱が、前記薄膜フレックス回路における複数のホールを通って突出するように、前記薄膜フレックス回路を位置合わせして配置するステップと、を含み、前記第１柱および前記第２柱は、前記薄膜フレックス回路を、ぴんと張った状態に保ち、しわを防ぐ。

【0026】

さらに、一実施形態に係る方法において、それぞれのホールを通って、突き出ている積み重ねられた複数の金属ボールからなるそれぞれの柱をバッキングして、前記それぞれのホールの直径よりも大きい直径を有するバックテイルを形成することで、前記薄膜フレックス回路を、前記剛性部品にしっかりと固定するステップをさらに含む。

【0027】

さらに、一実施形態に係る方法において、第１柱および第２柱は、フリップチップボンダを使用して、バッキングされる。

【0028】

さらに、一実施形態に係る方法において、前記ボールボンダを使用して、前記ホールを通って、突き出ている第１柱と第２柱との間に、連続するワイヤを引くことで、前記剛性部品の上に、前記薄膜フレックス回路を覆うステープルを形成するステップをさらに含む。

【0029】

さらに、一実施形態に係る方法において、位置合わせして配置するステップの後、剛性を有するキャリアから前記薄膜フレックス回路を取り外すステップをさらに含む。

【0030】

さらに、一実施形態に係る方法において、前記剛性部品は、集積回路チップであり、前記集積回路チップのボールグリッドアレイを、前記薄膜フレックス回路の露出されたパッドに結合するステップをさらに含む。

【0031】

さらに、一実施形態に係る方法において、前記薄膜フレックス回路は、５μｍから２０μｍまでの範囲の厚さである。

【0032】

さらに、一実施形態に係る方法において、前記剛性部品は、プリント回路基板および集積回路チップからなる群から選択される。

【0033】

さらに、一実施形態に係る方法において、複数の前記金属ボールは、金、銅、またはアルミニウムを含む。

【図面の簡単な説明】

【0034】

【図1】本開示の実施形態に係るプリント回路基板上の薄膜電極アレイの一例を示す上面図である。

【図2】本開示の実施形態に係る複数のビアを備えるプリント回路基板と位置合わせされた複数のホールを有する薄膜電極アレイを含む電子機器パッケージの一例を示す垂直断面図である。

【図3】本開示の実施形態に係るＦＰＧＡ（Field Programmable Gate Array）にチップを接続する複数のビアを備えるプリント回路基板上に、複数のホールを有する薄膜電極アレイの一例を示す正射影図である。

【図4】本開示の実施形態に係る薄膜電極アレイ上のスレッドおよび造られた複数のコンタクトパッドの一例を示す上面図である。

【図5】本開示の実施形態に係る電子機器パッケージに取り付けられたキャパシタの一例を示す垂直断面図である。

【図6A】本開示の実施形態に係るアレイ取り付け構造のための金属小球の配置の一例を示す垂直断面図である。

【図6B】本開示の実施形態に係るアレイ取り付け構造のための複数のリベットポストを形成するための複数の金属小球の積み重ねの一例を示す図である。

【図6C】本開示の実施形態に係るアレイ取り付け構造の組み立ての一例を示す図である。

【図6D】本開示の実施形態に係るアレイ整列構造でリベットを形成するために積み重ねられた複数の金属小球のバッキングの一例を示す図である。

【図6E】本開示の実施形態に係るアレイ整列構造を含む電子機器パッケージの組み立ての一例を示す図である。

【図6F】本開示の実施形態に係るアレイステープル構造のために、積み重ねられた複数の金属小球を有する薄膜のステープル留めした様子の一例を示す図である。

【図7】本発明の実施形態を示すフローチャートである。

【図8】本発明の実施形態を示すフローチャートである。

【発明を実施するための形態】

【0035】

薄膜電極アレイのためのサンドイッチ構造、および埋め込み型ブレイン・コンピュータインターフェースまたは他のセンサインターフェースで使用するための複数の集積回路が開示されている。電極アレイは、脳などの生体内神経組織に埋め込まれた電極に接続されたワイヤ（「スレッド」または「ケーブル」とも呼ばれる）を含んでよく、脳のインプラントシステムは、これらの電極および電子機器を含む電子機器保護筐体（「電子機器パッケージ」または「ピルボックス」とも呼ばれる）からの信号を処理するための電子機器をさらに含んでよい。電子機器保護筐体および／または脳のインプラント全体に必要とされる体積を最小限に抑えるために、電極アレイおよび複数の集積回路は、プリント回路基板上に一緒に挟まれることが可能であり、他のチップは、プリント回路基板の反対側に配置されてよい。電極ワイヤのトレースおよび／または接続の多くの部分は、プリント回路基板上で、実質的に高密度で薄膜アレイ上に配置されることが可能であり、これにより、体積をさらに小さくすることができる。

【0036】

特に、プリント回路基板の一方の側の部品は、チップ（例えば、カスタム特定用途向けの集積回路、またはＡＳＩＣ、ＮＭＩＣとも呼ばれる）、およびチップから情報を収集するために使用される他の部品を含んでよい。チップは、電極から収集された信号をデジタル化するためのアナログデジタル変換器として機能してよく、および／または部品として１つもしくは複数のアナログデジタル変換器を含んでよい。さらに、チップは、信号を増幅および／またはパケット化する、あるいは、他の機能を実行してよい。「チップ」および「ＡＤＣ」という用語は、本明細書では交換可能に使用されてよい。

【0037】

プリント回路基板の他方の側には、ＦＰＧＡなどの集積回路およびその他の部品が、単一のコネクタを介して信号を集約するために、使用されてよい。プリント回路基板上のチップおよびその他の部品が、下の集積回路またはＦＰＧＡと通信できるようにするために、プリント回路基板上の薄膜電極アレイは、複数のホール（貫通穴とも呼ばれる）を含んでいてよく、プリント回路基板は、複数のホールと位置合わせされた複数のビアを含んでいてよく、これにより、２つの面が、電気的に接続されてよい。

【0038】

開示された装置および方法は、そのような複数のホールおよび複数のビアを提供することによって以前のシステムよりも改善され得る。複数の電子部品がプリント回路基板の反対側から通信することを可能にし、これにより、それらが占める体積を減少させる。このシステムはまた、微細加工を使用して薄膜アレイ上に複数のワイヤトレースを高密度で堆積させることにより、体積を低減させる。このシステムは、積み重ねられた金またはその他の複数の金属ボールからなる柱をバッキングして、薄膜屈曲回路をリベットで留めるという接続方法または固定方法を利用することにより、さらなる改善を提供し得る。このシステムは、複数のワイヤトレースおよび複数のホールが埋め込まれた薄膜、薄膜を挟み、ホールと位置合わせされた複数のビアを備えるプリント回路基板、およびチップ（アナログデジタル変換器とも呼ばれる）から複数のホールを通り複数のビアまで繋がるはんだ接続を含むことができる。

【0039】

図１は、本開示の実施形態に係るプリント回路基板１０２上の薄膜アレイ１０８を含む、脳のインプラントの部品１００を示している。薄膜アレイ１０８は、神経組織からの信号を処理する電子機器を収容する電子機器パッケージ（「電子機器パッケージ」または「ピルボックス」とも呼ばれる）の一部であってよい。図１に示されるように、薄膜アレイ１０８は、プリント回路基板１０２と、カスタムＡＳＩＣなどの複数のチップ１０４との間に配置されて（または「挟まれて」）よい。複数のチップ１０４は、電極から受信したアナログ信号をデジタル化するためのアナログデジタル変換器として機能してよく、および／または、部品としてアナログデジタル変換器を含んでよい。複数のチップ１０４は、信号を、さらに増幅および／またはパケット化してよい。本明細書では、複数のチップ１０４は、同じ意味で、アナログデジタル変換器と呼ばれてよい。薄膜アレイ１０８は、例えば、５μｍから２０μｍまでの間の厚さ、５０μｍ未満の厚さであってよく、または、必要に応じて他の厚さであってよい。

【0040】

一実施形態では、薄膜アレイ１０８は、プリント回路基板１０２上に市販の印刷技術で可能な配置よりもはるかに近接して配置された複数の電極ワイヤトレースを有するように微細加工されてよく、これにより、電子機器パッケージ内の面積および／または体積が節約される。電子機器筐体は、プリント回路基板１０２の下で、信号を集約することができるＦＰＧＡなどの集積回路を含んでよい。複数のチップ１０４およびＦＰＧＡをプリント回路基板１０２の反対側に配置することによって、そして、薄膜アレイ１０８上に高密度で複数のワイヤトレースを堆積することによって、開示された電子機器パッケージは、より少ない体積を占めることができ、より小さく、より快適で、より突き出ない脳のインプラントを実現できる。

【0041】

薄膜アレイ１０８は、複数のチップ１０４の入力および／または出力に、電気的に接続される複数のコンタクトパッドを含むことができる。薄膜アレイ１０８は、複数の電極、フレックスケーブル、および複数のワイヤ１０６を含んでよく、あるいは、これらに接続されてよい。そして、これらは、例えば、脳などの神経組織の活動を刺激および／または記録することができる。複数のワイヤ１０６は、非常に薄い直径、直径約２０μm～約３０μｍである支持電極を有する薄膜アレイ上に堆積させることができ、さらに、代わりに、「糸」または「フィラメント」と呼ぶことができる。プリント回路基板１０２は、ケーブルおよび／または他のコネクタをさらに含んでよい。

【0042】

薄膜アレイ１０８は、ポリマーで作製されてよい。薄膜アレイ１０８は、非常に薄い（例えば、５μｍから２０μｍまでの間の厚さ）ため、柔軟であってよい。いくつかの実施形態では、ファンデルワールス力または真空圧などの硬化方法が使用されてよい。いくつかの実施形態では、より厚いポリマーを使用することは、わずか数マイクロメートルの厚さを追加することでも、薄膜アレイ１０８を強化することを可能にし、ワイヤトレースを支持するために薄膜にとって十分な構造強度を提供することを可能にする。薄膜アレイに複数の種類のポリマー（例えば、２種類）を使用することでも、薄膜アレイを強化することが可能である。最後に、積み重ねられた複数の金属小球および／または複数のステープルから形成された複数の柱を使用するアレイ取り付け構造は、以下でさらに説明されるように、薄膜アレイを固定することができる。

【0043】

一実施形態では、薄膜アレイ１０８は、シリコンウェハ上に微細加工されることが可能である。微細加工後、薄膜は、ウェハから取り外されて、剛性を有するキャリアに取り付けられることができ、電子機器筐体のプリント回路基板-薄膜アレイ-カスタムチップという「サンドイッチ」構造を組み立てることができる。あるいは、処理効率を高め、ステップ数を減らすために、薄膜アレイ１０８は、キャリアを使用する代わりに、剛性を有するシリコンウェハ上に残存させたままにすることもできる。この場合、電子機器パッケージが組み立てられている間、薄膜アレイ１０８は、剛性を有するシリコンウェハ上に残存する。シリコンウェハは、電子機器パッケージが組み立てられた後、取り外されて、エッチングで取り除くことができる。

【0044】

図２は、本開示の実施形態に係る複数のビアを備えるプリント回路基板２２０と位置合わせされた複数のホール２１２を有する薄膜電極アレイ２１０を含む電子機器パッケージ２００を示している。一実施形態では、薄膜電極アレイ２１０の複数のホール２１２は、円形または楕円形であり、サイズは約９５μｍ×８５μｍである。プリント回路基板２２０は、略長方形であり、サイズは約１．８ｃｍ×２．３ｃｍである。この例では、複数のホールおよび複数のビアは、薄膜電極アレイ２１０の上のアナログデジタル変換器２０２を、プリント回路基板２２０の下のＦＰＧＡ２３０に電気的に接続することができる。いくつかの実施形態では、ＦＰＧＡ２３０は、別のタイプの集積回路で置き換えることができ、本開示の構成に限定されない。

【0045】

開示されたシステムが適切に機能するためには、薄膜アレイとプリント回路基板とを、厳密な許容範囲内、例えば、２０ｍｍの距離で５μｍまたは１０μｍ以内で、正確に位置合わせすることが重要な場合がある。このような正確な位置合わせは、以下でさらに説明するように、複数の柱および／または複数のリベットを使用するアレイ取り付け構造によって達成されてよい。いくつかの実施形態では、複数のビアは、複数のブラインドビアとすることができる。

【0046】

アナログデジタル変換器２０２上の複数のコンタクトパッド２０６は、フレックスケーブル２１８からアナログデジタル変換器２０２へ延びる複数のワイヤトレースと電気的に接続できる。複数のコンタクトパッド２０６は、はんだから作製されてよく、サイズは、約５０μｍから１００μｍまでの範囲、例えば、８５μｍであってよい。一実施形態では、アナログデジタル変換器２０２は、複数の電極２１６、フレックスケーブル２１８、および複数のワイヤトレースを介して、神経組織から受信したアナログ電気信号をデジタル信号に変換することが可能である。アナログデジタル変換器２０２は、信号を、多重化および／またはパケット化することも可能である。

【0047】

典型的な例では、アナログデジタル変換器２０２から出力されたデジタル信号は、アナログデジタル変換器２０２の接続点２０４からはんだ経路２０８のホール２１２を通ってコンタクトパッド２２２へ送信されることが可能である。信号は、コンタクトパッド２２２から、プリント回路基板２２０のビア２２４を介して、プリント回路基板２２０の反対側、はんだパッド２２６へ送信されることが可能である。そこから、デジタル信号は、ＦＰＧＡ２３０に入力され、集約および／または多重化されることが可能である。したがって、電子機器パッケージ２００は、複数の処理された信号を生成することができ、どのカスタムチップがそれぞれの信号を処理したかを追跡することが可能である。

【0048】

いくつかの実施形態では、ＦＰＧＡ２３０および／または集積回路チップは、デジタル信号を、Protocol Buffers（例えば、Protobuf）、Avro、Thrift、Bond、およびExtensible Markup Language（ＸＭＬ）、あるいは、別のデータ構造などのようなシリアル化されたデータ構造に変換することが可能である。

【0049】

複数のワイヤトレースは、微細加工技術の使用により、非常に狭い間隔で薄膜電極アレイ２１０上に堆積させることができるので、多数のワイヤ（例えば、３，０００または６０００）を限られた体積で、インプラントに接続することができる。アナログデジタル変換器２０２は、カスタムＡＳＩＣなどの複数のカスタムチップ、または、任意の他のタイプのアナログデジタル変換器を含んでよく、本開示の構成に限定されるものではない。

【0050】

図３は、本開示の実施形態に係る複数のチップ３０２、複数のワイヤ３０６および複数のホール３０８を有する薄膜電極アレイ３０４、ならびにＦＰＧＡ３３０に複数のチップ３０２を接続する複数のビア３２２を備えるプリント回路基板３１０を含む電子機器パッケージ３００の正射影図を示す。いくつかの実施形態では、複数のビア３２２のいくつかまたは全ては、ブラインドビアであってよい。

【0051】

この例では、複数の電極および電極からの複数のワイヤ３０６は、複数のコンタクトパッド３１４につながる複数のワイヤトレース（例えば、数千のワイヤトレース）として、薄膜電極アレイ３０４上に続く。一実施形態では、それぞれのワイヤトレースは、自身のコンタクトパッドに終端することが可能である。複数のコンタクトパッド３１４は、例えば、面積を節約するために、薄膜電極アレイ３０４上に列をなして、二次元的に配置されてよい。一実施形態では、複数のワイヤトレースの一部は、複数の導電性パッドのアレイ内の第１列３１５に接続することができ、複数のワイヤトレースの別の一部は、アレイ内の他のそれぞれの列３０９および列３１３に接続することができる。いくつかの実施形態では、薄膜電極アレイ３０４は、埋め込まれた複数のワイヤトレースの複数の層を含むことができる。特に、より細かいピッチで薄膜電極アレイ３０４上に複数のワイヤトレースを印刷すること、複数のワイヤトレースの複数の層を使用すること、および／または、複数のチップ３０２のサイズを小型化することは、所定の体積の電子機器パッケージにおいて、複数のチップ３０２に入力可能な信号の数を増加させる。

【0052】

一実施形態では、複数のチップ３０２（ＮＭＩＣとも呼ばれる）は、複数の電極から複数の入力信号（例えば、３０００または６０００の入力信号）を受け取ることができ、複数の信号を多重化し、および／または、より少ない信号（例えば、１００オーダーの信号）を出力することができる。典型的な例では、それぞれのカスタムチップは、ＦＰＧＡ３３０に送信される複数の入力信号（例えば、６４または２５６の入力信号）のサブセットを、２つのコンタクトパッドに集約することができる。別の例では、複数のチップは、より多くの入力信号を集約するためにスケーリングされてよく、本開示の構成に限定されるものではない。複数の出力信号は、複数のホール３０８および複数のビア３２２を介して、ＦＰＧＡ３３０に渡されることが可能である。したがって、ＦＰＧＡ３３０は、１００オーダーの複数のデジタル信号を受信してよく、さらに、これらのデジタル信号を集約することができる。

【0053】

図４は、本開示の実施形態に係る薄膜電極アレイ上の複数のスレッド４０２，４０４、ならびに、造られた複数のコンタクトパッド４０６，４０８を示している。いくつかの実施形態では、複数の金バンプなどの複数の金属小球は、複数のコンタクトパッド４０６，４０８などの複数のコンタクトパッドの上に配置されることが可能であり、複数のパッドを平らにして水平にするために造られることが可能である。この例では、複数のワイヤトレースまたは複数のスレッド４０２，４０４は、それぞれ、複数のコンタクト４１０，４１２で終端し、複数のコンタクト４１０，４１２は、複数のカスタム集積回路または複数のチップと接続することが可能である。複数のコンタクトパッドは、サイズが、約５０μｍから約１００μｍまでの範囲、例えば、８５μｍの範囲であり、電子機器パッケージの体積を最小化するために、二次元的（例えば、列）におよび／または層状に配置されることが可能である。

【0054】

〔キャパシタの取り付け〕

【0055】

図５は、本開示の実施形態に係る電子機器パッケージに取り付けられた複数のキャパシタ５３４を示している。いくつかの実施形態では、電子機器の体積を最小化するために、複数のキャパシタは、薄膜アレイ５４０の上（例えば、チップの上）に配置され、電子機器パッケージの回路の適切な点に電気的に接続される。この場合、複数のキャパシタ５３４は、プリント回路基板５３０の複数のホールおよび複数のビアを介した接続を利用して、ＦＰＧＡと電気的に接続される。あるいは、複数のキャパシタ５３４は、薄膜アレイ５４０の複数のホールに適合させることが可能である。この場合、複数のキャパシタ５３４は、最初に、プリント回路基板５３０上に組み立てられてよく、次に、薄膜アレイ５４０は、複数のキャパシタ５３４が複数のホールに適合するように、位置合わせされ、適合されてよい。複数のキャパシタ５３４は、表面実装キャパシタ、静電気放電（ＥＳＤ）キャパシタ、および／または任意の種類のキャパシタを含むことができ、本開示の構成に限定されるものではない。

【0056】

複数のキャパシタは、フリップチップボンディングで取り付けられることが可能である。複数の金属小球５３２は、微細加工されてよく、次いで、熱圧着によってキャパシタと相互接続するために結合されてよい。一実施形態では、この堆積は、１８０℃から２５０℃までの範囲の低いはんだ温度の範囲で実行されてよい。複数のキャパシタ５３４は、微細加工されたシリコン固定具５３６に手動で装着され、フリップチップボンディングによって薄膜アレイ５４０および／またはカスタムチップに取り付けられることが可能である。

【0057】

いくつかの実施形態では、複数の金属小球５３２、例えば、複数の金バンプまたは複数の金属ボールは、複数の金属のコンタクトパッドを同じ高さにするため、プリント回路基板のパッドまたはビアの高さを増加させるために使用されることが可能である。特に、複数の金バンプは、複数のチップと接触しない複数の接触パッド５３８に使用されてよい。複数のチップとの接触が有る場合と無い場合とで、複数のパッド間の高さの差を防ぐことは、全体的な電気的接続を改善し得るが、薄膜アレイ５４０は、薄くて柔軟であるため、必ずしも必要であるとは限らない。プリント回路基板５３０は、約３μｍから約２０μｍまでの間、例えば、約１５μｍ凹んでもよい。これらの凹みは、酸素プラズマによるエッチング、反応性イオンエッチング（ＲＩＥ）、レーザ、化学機械研磨（ＣＭＰ）／ラッピング、またはウェットエッチングによって形成可能である。

【0058】

〔アレイの取り付け〕

【0059】

図６Ａ乃至図６Ｆは、本開示の実施形態に係る金、銅、またはアルミニウムから作られた複数のボールまたは複数のバンプなどの複数の金属小球から作られたリベット、および／または、はんだ液滴に基づく薄膜電極アレイのアレイ取り付け構造を示す。様々な実施形態において、複数の金属小球から形成された複数の柱は、プリント回路基板上の薄膜アレイを保持および整列させることができ、リベットを形成するために座屈させられ、および／または、所定の位置にステープルで固定されることが可能である。いくつかの実施形態では、複数の柱は、バッキングまたはステープルで固定されることなく、ガイド用の複数の柱として使用されることも可能である。開示されたアレイ取り付け構造および方法は、薄膜アレイおよびプリント回路基板を非常に厳しい公差、例えば、２０ｍｍの距離で５μｍまたは１０μｍ以内で整列させることができる。このような正確な位置合わせは、複数のワイヤ、複数の接触パッド、および複数の電気的接続の適切な位置合わせにとって重要であり、さらに開示されたシステムを適切に機能させるために重要である。

【0060】

図６Ａは、本開示の実施形態に係るアレイ取り付け構造のための複数の金属小球６４０の配置を示している。この例では、複数の電気的接続のための複数のビアまたは複数のホールに加えて、プリント回路基板６２０および／または薄膜アレイは、複数の柱を保持するために使用される複数のホール（またはくぼみ）６３０，６３２を有することも可能である。これらの複数の柱を使用して、薄膜アレイ（曲がる部品とも呼ばれる）を、プリント回路基板６２０に結合することが可能である。

【0061】

一時的に剛性を有するキャリア（例えば、シリコンまたはガラスでできている）は、プリント回路基板に固定されている間、薄膜を所定の位置に保持ために使用されてよい。特に、キャリアは、薄膜に複数のホールが開けられている間、薄膜を保持してよい。例えば、複数のホールは、複数のピンを使用して機械的に開けられてよい。

【0062】

例示的な実施形態では、複数の金属小球６４０は、直径が約８５μｍで、高さが約６０μｍの複数の金バンプである。複数の金属小球６４０は、ボールボンダで堆積させることができる。複数の小球は、微細加工され、例えば、熱圧着を使用して、他の部品と相互接続するために結合されることができる。この方法は、はんだと比較してより正確に堆積させることがあり、さらに、金属の流れが悪いことで、はんだからの複数のコードを回避し得る。

【0063】

図６Ｂは、本開示の実施形態に係るアレイ取り付け構造のための複数のリベットポストを形成するための複数の金属小球の積み重ねを示している。この例では、第２の金属球６４２（例えば、金、銅、またはアルミニウムのバンプ、および／または、はんだ液滴）は、例えば、ボールボンダを使用して、金属小球６４０の上に積み重ねられる。複数の金属小球により、プリント回路基板６２０における複数のホールまたは複数のホール６３０，６３２に、スタック６４４，６４６（柱または支柱とも呼ばれる）を配置することができる。

【0064】

薄膜アレイ６１０は、薄膜アレイ６１０の複数のホールが、プリント回路基板６２０における複数の柱および／または複数のホール６３０，６３２もしくは複数のビアと並ぶように、プリント回路基板６２０に整列させることができる。一例では、複数のポストは、それぞれ２つの積み重ねられた小球を含むことができるが、別の数を含んでいてもよく、本開示の個数に限定されるものではない。

【0065】

いくつかの実施形態では、複数の柱は、薄膜アレイ６１０および／またはプリント回路基板６２０の穴に、金線などの金属を（例えば、ボールボンダまたはフリップチップを介して）堆積させることによって、金属をせん断するために、ボールボンダまたはフリップチップを少し動かして、引き離すことによって、形成することができる。これにより、リベットを形成するために、積み重ねられたおよび／または座屈させられた複数のバンプ、複数の液滴、または、複数の小球を作り出すことができる。

【0066】

図６Ｃは、本開示の実施形態に係るアレイ取り付け構造の組み立てを示している。図６Ｂの例に示されるように、薄膜アレイ６１０は、薄膜アレイ６１０の複数のホール６３４，６３６が、プリント回路基板６２０の複数の柱および／または複数のホール６３０，６３２もしくは複数のビアと整列するように、プリント回路基板６２０上に配置されることが可能である。一実施形態では、一時的に、剛性を有するキャリアを使用して、薄膜アレイ６１０およびプリント回路基板６２０が永久的に取り付けられるまで（例えば、複数のリベットを形成するために複数のポストをバッキングすることによって、または、ステープルで留めることによって）、薄膜アレイ６１０およびプリント回路基板６２０を整列させておくことができる。

【0067】

いくつかの実施形態では、薄膜アレイ６１０およびプリント回路基板６２０を第１柱の位置に整列させること、ならびに／または、薄膜アレイ６１０およびプリント回路基板６２０における対応する複数のホールを通して第１柱を挿入することにより、薄膜アレイ６１０およびプリント回路基板６２０を非常に正確に整列させることができる。例えば、まず、スタック６４４は、ホール６３４を通して整列させることができる。次に、第１柱は、ピボットとして使用されることができ、残りの複数の柱は、薄膜アレイ６１０およびプリント回路基板６２０の残りの複数のホールに挿入される。このようにして、薄膜アレイ６１０およびプリント回路基板６２０は、非常に厳しい公差、例えば、２０ｍｍの距離で５μｍまたは１０μｍ以内で整列させられることができる。いくつかの実施形態では、この正確な位置合わせは、複数の電極、複数のワイヤトレース、複数のコンタクトパッド、および複数の電子部品が正しく位置合わせされ、正しく機能することを確実にすることができる。

【0068】

いくつかの実施形態では、複数の柱は、リベットを形成するために、バッキングすることなく、ガイドポストとして使用されることも可能である。複数の柱は、薄膜アレイ６１０をぴんと張った状態に保ってよく、しわを防いでよい。

【0069】

図６Ｄは、本開示の実施形態に係るアレイ整列構造で、複数のリベット構造６５０を形成するために積み重ねられた複数の金属小球のバッキングを示している。いくつかの実施形態では、積み重ねられた２つの金属小球のペアを含む柱は、リベット構造６５０を形成するために機械力によって座屈させることができ、リベット構造６５０は、薄膜アレイ６１０をプリント回路基板６２０に固定することができる。特に、複数の柱は、複数のホール６３０～６６０の直径よりも大きい直径を有するバックテイル６４８を形成するように座屈させられることが可能である。これにより、薄膜アレイ６１０をプリント回路基板６２０にしっかりと固定することが可能となる。

【0070】

複数の柱は、フリップチップボンダまたはボールボンダを使用して座屈させられてよい。複数のリベットは、薄膜屈曲回路をぴんと張った状態に保つことができ、しわを防ぐこともできる。いくつかの実施形態では、２つの金属小球の代わりに、３つの小球が、リベットで留める前にアレイを整列させて保持するのに十分な高さの柱を生成するために、且つ、リベットを押し下げるためにバックテイルに十分に大きな直径を提供するために、積み重ねられることが可能である。いくつかの実施形態では、４つの小球などの別の個数の小球が積み重ねられることができ、本開示の個数に限定されるものではない。

【0071】

開示されたアレイ取り付け方法は、比較的低温での位置合わせおよび結合が可能となることにより、従来の技術よりも改善される。金属製の複数の柱は、リベットを形成するために、機械的な力によって座屈させられることが可能である。これにより、結合方法など従来の方法で使用された加熱または硬化によるポリマーへの損傷を避けることが可能となる。一実施形態では、バッキングは、室温で実施されてよい。十分な機械的圧力があれば、金属製の複数の柱は、十分に展性があるため、接着剤を使用せずとも取り付けることができる。あるいは、例えば、複数の小球を物理的に溶解させるために、高い溶融温度が使用されてもよい。

【0072】

一実施形態では、複数の柱は、複数の金属小球から組み立てられ、一度に１つずつ座屈させることができる。特に、第１柱は、薄膜およびプリント回路基板を、第１柱の位置にうまく位置合わせするために組み立てられ、および／または、座屈させることができ、次に、第１柱をピボットとして使用して、他の部分を、よりよく位置合わせすることができる。あるいは、全ての柱は、同時に組み立てられて、座屈させることも可能である。複数の柱をバッキングした後、剛性を有するキャリアは、電子機器パッケージアセンブリから取り外されてよい。

【0073】

図６Ｅは、本開示の実施形態に係るアレイ整列構造を含む電子機器パッケージの組み立てを示している。この例では、複数の柱をバッキングすることによって、薄膜アレイ６１０およびプリント回路基板６２０が、一緒にリベット留めされると、集積回路または複数のチップ６０２は、薄膜アレイ６１０上に配置され、電子機器パッケージの主要なサンドイッチ構造を形成することができる。複数のチップ６０２は、複数のコンタクトパッド６１４と電気的に接続することができる。いくつかの実施形態では、複数のチップ６０２は、複数のはんだボール６０６によって複数のコンタクトパッド６１４と電気的に接続することができる。

【0074】

特に、複数のチップ６０２は、複数のはんだボール６０６が事前に取り付けられた複数のカスタムチップ（ＮＭＩＣとも呼ばれる）のうちの１つとすることができる。一実施形態では、複数のはんだボール６０６は、直径が約８０μｍから１００μｍであり、高さが約６０μｍであることが可能である。複数のはんだボール６０６は、薄膜アレイ６１０のホールを通過することができ、下に存在するプリント回路基板６２０に結合することができる。薄膜アレイ６１０は、非常に薄い（例えば、５μｍから２０μｍ）ので、複数のはんだボール６０６は、複数のホールを通過するのに十分な大きさであり、プリント回路基板６２０、ＦＰＧＡ、および／または他の部品の複数のビアに、複数のチップ６０２を電気的に接続させるのに十分な大きさである。これにより、開示されたシステムおよび方法は、導電的な充填を使用しなければならなかった従来のシステムよりも改善される。さらに、薄膜アレイ６１０は、薄いので、異なるサイズの複数のはんだボールを使用しなくてよい。

【0075】

図６Ｆは、本開示の実施形態に係るアレイステープル構造のために、積み重ねられた複数の金属小球を有する薄膜をステープル留めした様子を示している。いくつかの実施形態では、ステープル６５２は、金線またはアルミニウム線から作製することができる。一実施形態では、ステープル６５２は、薄膜アレイ６１０における複数のホール６３４，６３６、および／または、プリント回路基板６２０における複数のホール６３０，６３２に挿入されることが可能である。ステープル６５２は、積み重ねられた複数の金属小球からなるスタック６４４，６４６、例えば、複数の金バンプ、または、複数のアルミニウムもしくは銅のボールに結合されることも可能である。一実施形態では、ステープルは、例えば、金属がホール（例えば、ホール６３０およびホール６３４）に堆積している間、ボールボンダを引っ張ることによって、ボールボンダを緩やかに引き上げることによって、そして、金属を次のホール（例えば、ホール６３２およびホール６３６）に堆積させることによって、ワイヤとして形成されることが可能である。複数の小球は、同様の技術を使用して形成されることが可能であるが、小球を形成するために金属を引っ張るのではなく、剪断することも可能である。

【0076】

複数の柱または積み重ねられた複数の金属小球からなる６４４，６４６は、正確な位置合わせを可能にするために、ステープル６５２と一緒に使用されることが可能である。あるいは、特に、電子機器パッケージがより大きく、および／または、より高い位置合わせ公差が実行可能である用途の場合、ステープルは、複数の柱なしで堆積させることができる。

【0077】

図７は、一実施形態に係るプロセス７００のフローチャートである。動作７０１において、埋め込まれたワイヤトレースを有する薄膜が提供される。複数のワイヤトレースは、薄膜の遠位端にある複数の電極から、複数の導電性パッドの２次元（２Ｄ）アレイへと導かれる。複数のワイヤトレースの一部は、複数の導電性パッドの第１列に接続し、複数のワイヤトレースの別の一部は、複数の導電性パッドの第２列に接続する。第２列は第１列よりも該遠位端から遠くに存在する。薄膜は、自身を貫通するホールを有している。動作７０２において、薄膜は、ビアを有するプリント回路基板とアナログデジタル変換器との間に挟まれている。動作７０３において、アナログデジタル変換器の複数の入力の第１セットは、薄膜における複数の導電性パッドの第１列および第２列のうちの少なくとも１つと電気的に接続されている。動作７０４において、アナログデジタル変換器の出力から薄膜のホールを通ってプリント回路基板のビアまで繋がるはんだ接続は、加熱され、形成される。

【0078】

図８は、一実施形態に係るプロセス８００のフローチャートである。動作８０１において、底部金属ボールは、ボールボンダを使用して、剛性部品上に堆積される。動作８０２において、別の金属ボールは、ボールボンダを使用して、底部金属ボールの上に積み重ねられて、積み重ねられた２つの金属ボールからなる第１柱を形成する。動作８０３において、積み重ねられた２つの金属ボールからなる第２柱は、ボールボンダを使用して、形成される。動作８０４において、薄膜屈曲回路は、積み重ねられた２つの金属ボールからなる第１柱および第２柱が、薄膜屈曲回路における複数のホールを通って突出するように、位置合わせされ、配置される。

【0079】

脳インプラントまたは他のシステム、および脳インプラントのそれぞれの制御システムは、さらに全体の装置の構成要素となることが可能な１つまたは複数のマイクロプロセッサ／処理装置を有することができることを理解されたい。制御システムは、一般に、電子通信（有線または無線）において、それぞれのデバイスに近接しており、それぞれのシステムを監視し、それぞれの構成を変更するためにユーザーによって処理されるように構成された表示インターフェースおよび／または操作制御を含むこともできる。システム、およびそれぞれのシステムとそのサブ部分のプログラムされた命令を操作、直接ガイド、または設定する。このような処理装置は、バスを介して不揮発性メモリ装置に通信可能に結合することができる。不揮発性メモリデバイスは、電源をオフにしたときに保存された情報を保持する任意のタイプのメモリデバイスを含むことができる。メモリデバイスの非限定的な例には、電気的に消去可能なプログラム可能な読み取り専用メモリ（「ＲＯＭ」）、フラッシュメモリ、または任意の他のタイプの不揮発性メモリが含まれる。いくつかの態様では、メモリデバイスの少なくとも一部は、処理デバイスが命令を読み取ることができる非一時的な媒体またはメモリデバイスを含むことができる。非一時的なコンピュータ可読媒体は、処理装置にコンピュータ可読命令または他のプログラムコードを提供することができる電子、光学、磁気、または他の記憶装置を含むことができる。非一時的なコンピュータ可読媒体の非限定的な例には、磁気ディスク、メモリチップ、ＲＯＭ、ランダムアクセスメモリ（「ＲＡＭ」）、ASIC、設定されたプロセッサ、光記憶装置、および／またはコンピュータプロセッサが命令を読み取ることができるその他の媒体が含まれるが、これらに限定されない。命令には、コンパイラおよび／またはインタプリタによって、たとえばC、C ++、C＃、Java、Python、Perl、JavaScriptなどの適切なコンピュータプログラミング言語で記述されたコードから生成されたプロセッサ固有の命令が含まれてよい。

【0080】

上述した説明は、本発明の様々な実施形態および熟考された最良の様式を説明しているが、上述したテキストがどれほど詳細であるかにかかわらず、本発明は多くの方法で実施することができる。システムの詳細は、本開示に含まれているが、その特定の実装においてかなり異なっていてよい。上述したように、本発明の特定の特徴または側面を説明するときに使用される特定の用語は、その用語が関連する本発明の特定の特性、特徴、または側面に限定されるように本明細書で再定義されていることを意味すると解釈されるべきではない。一般に、以下の特許請求の範囲で使用される用語は、上述した詳細な説明のセクションでそのような用語が明示的に定義されていない限り、本発明を明細書に開示された特定の例に限定すると解釈されるべきではない。したがって、本発明の実施の範囲は、開示された例だけでなく、特許請求の範囲に基づいて本発明を実施または実行する全ての同等の方法も包含する。

【0081】

いくつかの実施形態では、本開示のシステムおよび方法は、神経外科技術に関連して使用することができる。しかしながら、当技術分野の当業者は、神経外科技術が非限定的な用途であり、本開示のシステムおよび方法を任意の生体組織に関連して使用できることを認識するであろう。生物学的組織には、脳、筋肉、肝臓、膵臓、脾臓、腎臓、膀胱、腸、心臓、胃、皮膚、結腸などが含まれ得るが、これらに限定されない。

【0082】

本開示のシステムおよび方法は、無脊椎動物、脊椎動物、魚、鳥、哺乳類、齧歯動物（マウス、ラットなど）、有蹄動物、牛、羊、豚、馬、非ヒト霊長類、およびヒトを含むがこれらに限定されるものではなく、任意の適切な多細胞生物に使用することができる。さらに、生物学的組織は、エクスビボ（例えば、組織外植片）、またはインビボ（例えば、この方法は、患者に対して行われる外科的処置である）であることが可能である。

【0083】

本明細書で提供される本発明の教示は、必ずしも上記のシステムではなく、他のシステムに適用することができる。上記の様々な実施例の要素および行為を組み合わせて、本発明のさらなる実施を提供することができる。本発明のいくつかの代替の実施は、上記の実施に追加の要素を含むだけでなく、より少ない要素を含み得る。さらに、本明細書に記載されている特定の番号は単なる例である。代替の実装は、異なる値または範囲を使用する場合があり、そのような範囲内および境界での値のさまざまな増分および勾配に対応できる。

【0084】

特徴、利点、または同様の言語への前述の説明全体での言及は、本技術で実現され得るすべての特徴および利点が本発明の任意の単一の実施形態であるべきである、またはそうであることを意味するものではない。むしろ、特徴および利点を指す言語は、実施形態に関連して説明される特定の特徴、利点、または特性が、本技術の少なくとも１つの実施形態に含まれることを意味すると理解される。したがって、本明細書全体にわたる特徴および利点、ならびに同様の言語の議論は、必ずしもそうではないが、同じ実施形態を参照することができる。さらに、本技術の記載された特徴、利点、および特徴は、１つまたは複数の実施形態において任意の適切な方法で組み合わせることができる。関連技術の当業者は、本技術が、特定の実施形態の１つまたは複数の特定の特徴または利点なしで実施できることを認識するであろう。他の例では、本技術のすべての実施形態に存在しない可能性がある特定の実施形態では、追加の特徴および利点が認識され得る。

【符号の説明】

【0085】

１００ 部品
１０２ プリント回路基板
１０４ チップ
１０６ ワイヤ
１０８ 薄膜電極アレイ
２００ 電子機器パッケージ
２０２ アナログデジタル変換回路
２０４ 接続点
２０６ コンタクトパッド
２０８ はんだ経路
２１０ 薄膜電極アレイ
２１２ ホール
２１６ 電極
２１８ フレックスケーブル
２２０ プリント回路基板
２２２ コンタクトパッド
２２４ ビア
２２６ はんだパッド
２２８ はんだパッド
２３０ ＦＰＧＡ
３００ 電子機器パッケージ
３０２ チップ
３０４ 薄膜電極アレイ
３０６ ワイヤ
３０８ ホール
３０９ 行
３１３ 行
３１４ コンタクトパッド
３１５ 行
３２０ プリント回路基板
３２２ ビア
３２６ ビア
３３０ ＦＰＧＡ
４０２ スレッド
４０４ スレッド
４０６ コンタクトパッド
４０８ コンタクトパッド
４１０ コンタクト
４１２ コンタクト
５３０ プリント回路基板
５３２ 金属球
５３４ キャパシタ
５３６ シリコン部材
５３８ コンタクトパッド
５４０ 薄膜アレイ
６０２ チップ
６０６ はんだボール
６１０ 薄膜アレイ
６１４ コンタクトパッド
６２０ プリント回路基板
６３０ ホール
６３２ ホール
６３４ ホール
６３６ ホール
６４０ 金属球
６４２ 金属球
６４４ スタック
６４６ スタック
６４８ バックテイル
６５０ リベット構造
６５２ ステープル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図7】

【図8】

【国際調査報告】