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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-26
(54)【発明の名称】高速マルチ係数ＣＭＯＳクロック分周器
(51)【国際特許分類】
H03K 3/354 20060101AFI20220915BHJP
G06F 1/08 20060101ALI20220915BHJP
H03K 3/03 20060101ALI20220915BHJP
H03K 5/00 20060101ALI20220915BHJP
【ＦＩ】
H03K3/354 B
G06F1/08 510
H03K3/03
H03K5/00 F
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022504499
(86)(22)【出願日】2020-07-23
(85)【翻訳文提出日】2022-03-23
(86)【国際出願番号】 US2020043272
(87)【国際公開番号】W WO2021016455
(87)【国際公開日】2021-01-28
(31)【優先権主張番号】16/935,240
(32)【優先日】2020-07-22
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/877,341
(32)【優先日】2019-07-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(72)【発明者】
【氏名】ロバート コーラガン タフト
(72)【発明者】
【氏名】ヴィニースラジ ラジャパン ネア
【テーマコード（参考）】
5J039
5J300
【Ｆターム（参考）】
5J039AC15
5J039KK01
5J039KK27
5J039MM03
5J300AA04
5J300AA22
5J300LL01
(57)【要約】
入力信号の周波数を分周するための高速ＣＭＯＳ論理回路である電子回路（２００）が提供される。この電子回路はリング発振器（２０１）を含む。リング発振器（２０１）は複数のゲートインバータを含む。ゲートインバータ（２９０）の少なくとも１つが、２つの相補入力において発振信号（２８１）と制御信号とを受信するように構成されている。電子回路（２００）は、分周比が選択可能となるように部分的にゲートされるように構成されている。クロック部分ゲーティングと、開ループクロックバッファリングと、データパスにおける低速ゲートロジックを回避することとにより、非常に高速のマルチ係数クロック分周器が達成される。
【特許請求の範囲】
【請求項1】
リング発振器を含む高速ＣＭＯＳ論理回路である電子回路であって、前記リング発振器が複数のゲートインバータを含み、前記ゲートインバータの少なくとも１つが、２つの相補入力において発振信号及び制御信号を受信するように構成され、分周比が選択可能であるように前記電子回路が部分的にゲートされるように構成されている、
電子回路。
【請求項2】
請求項１に記載の電子回路であって、前記電子回路がクロック分周器であり、分周比が選択可能である、電子回路。
【請求項3】
請求項１に記載の電子回路であって、前記リング発振器が少なくとも３つのゲートインバータを含み、前記少なくとも３つのゲートインバータが直列接続で配置され、前記ゲートインバータの各々の出力が前記ゲートインバータの後続の入力に印加される、電子回路。
【請求項4】
請求項１に記載の電子回路であって、前記制御信号が第１の信号及び第２の信号を含み、前記第１の信号及び前記第２の信号が互いに反対である電子回路。
【請求項5】
請求項４に記載の電子回路であって、少なくとも１つのゲートインバータが、入力信号の論理状態に応じて論理高又は論理低を出力し、ＰＭＯＳ又はＮＭＯＳのいずれかに部分ゲーティングを適用することによって選択可能であるように、部分的にゲートされる、電子回路。
【請求項6】
請求項１に記載の電子回路であって、前記制御信号のデューティサイクルが０．５より大きい、電子回路。
【請求項7】
請求項１に記載の電子回路であって、直列接続に配置される少なくとも４つのゲートインバータを含み、前記ゲートインバータの各々の出力が前記ゲートインバータの後続の入力に印加され、前記電子回路が前記ゲートインバータのうちの少なくとも２つの間の少なくとも１つの相互接続を含み、前記相互接続がＰＭＯＳ及びＮＭＯＳのうちの少なくとも１つを含む、電子回路。
【請求項8】
請求項１に記載の電子回路であって、前記ゲートインバータがバスホルダを有する、電子回路。
【請求項9】
請求項１に記載の電子回路であって、前記電子回路が３係数クロック分周器である、電子回路。
【請求項10】
請求項９に記載の電子回路であって、３、４、及び５に対して少なくとも１の分周比が選択可能である電子回路。
【請求項11】
後に互いに結合される複数のゲートインバータを含むクロック分周器であって、前記ゲートインバータの少なくとも１つが、発振信号及び制御信号を受信するように構成され、前記クロック分周器が、前記制御信号に基づいて分周比が選択可能であるように構成される、
クロック分周器。
【請求項12】
請求項１１に記載のクロック分周器であって、リング発振器が少なくとも３つのゲートインバータを含み、前記少なくとも３つのゲートインバータが直列接続で配置され、前記ゲートインバータの各々の出力が、前記ゲートインバータの後続の入力に印加される、クロック分周器。
【請求項13】
請求項１１に記載のクロック分周器であって、前記制御信号が第１の信号及び第２の信号を含み、前記第１の信号と前記第２の信号とが互いに反対であるクロック分周器。
【請求項14】
請求項１３に記載のクロック分周器であって、少なくとも１つのゲートインバータが、２つの相補入力を含み、入力信号の論理状態に応じて論理高又は論理低を出力するように部分的にゲートされ、ＰＭＯＳ又はＮＭＯＳのいずれかに部分ゲーティングを適用することによって選択可能である、クロック分周器。
【請求項15】
請求項１１に記載のクロック分周器であって、前記制御信号のデューティサイクルが０．５より大きい、クロック分周器。
【請求項16】
請求項１１に記載のクロック分周器であって、前記クロック分周器が３係数クロック分周器であるクロック分周器。
【請求項17】
請求項１６に記載のクロック分周器であって、３、４、及び５に対して少なくとも１の分周比が選択可能である、クロック分周器。
【請求項18】
リング発振器を含む電子回路であって、前記リング発振器が複数のゲートインバータを含み、前記ゲートインバータのうちの少なくとも１つが、発振信号と付加的入力における少なくとも１つの補助信号とを受信するように構成され、前記電子回路が、複数の相互接続を含み、前記少なくとも１つの補助信号に基づいて選択可能な分周比を提供する、
電子回路。
【請求項19】
請求項１８に記載の電子回路であって、３、４、及び５のうちの１つの分周比が、１０ＧＨｚより高い周波数で１０年の寿命にわたって達成可能である、電子回路。
【請求項20】
請求項１９に記載の電子回路であって、前記少なくとも１つのゲートインバータが、入力信号の論理状態に応じて論理高又は論理低を出力し、ＰＭＯＳ又はＮＭＯＳのいずれかにゲーティングを適用することによって選択可能である、電子回路。
【発明の詳細な説明】
【技術分野】
【0001】
入力信号の周波数を分周する電子回路が提供される。
【背景技術】
【0002】
クロック分周器は、入力信号の周波数を、出力信号の、より低減された周波数に変換するために用いられる。入力信号と出力信号の周波数の比が分周比である。クロック分周器は、位相ロックループにおいて広く用いられている。
【0003】
位相ロックループでは、生成されたクロックは、基準クロックと比較するために分周される必要がある。クロック分周器全体をいくつかの段に分けることが知られており、その場合、最初の段が、最も高速であり、そのため設計が最も困難である。
【0004】
クロック分周器のネックは、デバイスのエージング又は劣化が存在する場合のプロセス／電圧／温度（ＰＶＴ）変動に鑑みて、安定した分周比を提供しつつ、クロック分周器が動作可能である最大速度である。
【0005】
図１は、従来技術に従った、３分周ＣＭＯＳ論理回路の例１００の簡略化された概略図である。この回路は、直列に接続された４つのゲートインバータ１１０、１２０、１３０、１４０で構成される。第２のゲートインバータ１２０及び第４のゲート反転１４０の出力は、ＮＡＮＤゲート１５０の入力１５２、１５４に接続され、その出力１５６は、第１のゲートインバータ１１０の入力に接続される。各ゲートインバータは相補制御信号入力を有する。一例として、第１のゲートインバータ１１０は、第１及び第２の相補入力１１２、１１４を含む。これらの入力の各々は、非対称クロックドライバ１６０によって駆動される。非対称クロックドライバ１６０は、５０パーセントより高いデューティサイクルクロックを提供し、そのため、ゲートインバータ内の各ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、クロック周期の５０パーセント以上の間オンとなる。これは、動作の最高速度を向上させるためである。いずれにせよ、最大速度は、ＮＡＮＤゲート１５０を介する伝搬遅延によって制限される。ＮＡＮＤゲート１５０を高速化するために、そのサイズを増大させることによってその駆動強度を増大させることができるが、これにより、ノードｄｉｖ３＿ｓｔａｇｅ４ １７０、特にｄｉｖ３＿ｓｔａｇｅ２ １７２に対する負荷が増大し、これが速度ネックとなる。複数の分周比を提供するために単一の分周回路を使用しなければならない場合には、より多くの組み合わせロジックおよびゲートインバータを必要とする回路の複雑さのために、達成可能な最大速度はさらに低下する。
【発明の概要】
【0006】
電子回路が提供される。
【0007】
電子回路は、高速ＣＭＯＳ論理回路であってもよいし、高速ＣＭＯＳ論理回路に適するものであってもよい。
【0008】
電子回路はクロック分周器であってもよい。
【0009】
電子回路はリング発振器を含み得る。リング発振器は、複数のゲートインバータを含み得る。ゲートインバータの少なくとも１つが、２つの相補入力において発振信号および制御信号を受信するように構成され得る。電子回路は、分周比が選択可能となるように部分的にゲートされるように構成され得る。
【0010】
リング発振器は、少なくとも３つのゲートインバータを含み得る。少なくとも３つのゲートインバータは、直列接続で配置され得る。各ゲートインバータの出力が、リング発振器のゲートインバータの後続の入力に印加され得る。
【0011】
制御信号は、第１の信号及び第２の信号を含み得る。第１の信号と第２の信号は互いに逆とし得 る。
【0012】
制御信号のデューティサイクルは、０．５より大きくし得る。
【0013】
少なくとも１つのゲートインバータが、入力信号の論理状態に応じて論理高又は論理低を出力するように、部分的にゲートされ得る。出力信号は、ＰＭＯＳ又はＮＭＯＳのいずれかに対して部分ゲーティングを適用することによって選択可能とし得る。
【0014】
電子回路は相互接続を含み得る。
【0015】
ゲートインバータはバスホルダを有し得る。
【0016】
電子回路は、３係数（tri-modulus）クロック分周器とし得る。
【0017】
３、４、及び５に対して少なくとも１の分周比が選択可能であり得る。
【0018】
別の態様において、クロック分周器が提供される。クロック分周器は、その後互いに結合される複数のゲートインバータを含み得る。ゲートインバータの少なくとも１つが、発振信号及び制御信号を受信するように構成され得る。クロック分周器は、制御信号に基づいて分周比が選択可能であるように構成され得る。
【0019】
さらに別の態様に従って、電子回路が提供される。電子回路はリング発振器を含み得る。リング発振器は、複数のゲートインバータを含み得る。ゲートインバータの少なくとも１つが、発振信号と付加的な入力における少なくとも１つの補助信号とを受信するように構成され得る。電子回路は、複数の相互接続部を含み得る。電子回路は、少なくとも１つの補助信号に基づいて選択可能な分周比を提供し得る。
【0020】
本願のさらなる態様及び特徴が、添付の図面を参照して好ましい実施例の以下の説明から明らかになるであろう。
【図面の簡単な説明】
【0021】
【図1】従来技術に従った、３分周クロック分周器として機能するＣＭＯＳ論理回路の一例の簡略化された概略図である。
【0022】
【図2】マルチ係数クロック分周器として作用するクロック分周器の例の簡略化された概略図である。
【0023】
【図3】一例に従ったクロック分周器の処理信号の簡略化した概略図である。
【0024】
【図4】改良されたマルチ係数クロック分周器であるクロック分周器の別の例の簡略化された概略図である。
【0025】
【図5】ゲートインバータの簡略化された概略図である。
【0026】
【図6】一例に従った、クロック分周器の処理信号の簡略化された概略図である。
【発明を実施するための形態】
【0027】
図２は、クロック分周器２００として構成される電子回路の簡略化された概略例である。クロック分周器２００は、第１～第６のゲートインバータ２０５、２１０、２１５、２２０、２２５、２３０を含む。第１～第６のゲートインバータ２０５、２１０、２１５、２２０、２２５、２３０は、直列接続で配置され、リング発振器２０１の一部である。クロック分周器２００はまた、必要な分周係数３、４、及び５を得るために、ある組み合わせ論理を有する。
【0028】
破線ボックス２９０の中にゲートインバータ２８０の一例がより詳細に示されている。ゲートインバータ２８０は、その動作状態を制御するための付加的な入力を含む。
【0029】
ゲートインバータ２８０は、２つのｐ-金属酸化物半導体トランジスタ２８３、２８４、及び２つのｎ-金属酸化物半導体トランジスタ２８５、２８６を含む。第１のＰＭＯＳ２８３のドレインは、第２のＰＭＯＳ２８４のソースに結合される。第１のＮＭＯＳ２８５のソースは、第２のＮＭＯＳ２８６のドレインに結合される。一対のＰＭＯＳ２８３、２８４と一対のＮＭＯＳ２８５、２８６との間には、出力信号Ｙを提供するノード２８２が配置されている。これは、出力信号Ｙが、第２のＰＭＯＳ２８４のドレインと第１のＮＭＯＳ２８５のドレインとの間のノード２８２に提供されることを意味する。
【0030】
入力信号Ａは、ゲートインバータ２８０の第１のＰＭＯＳ２８３及び第２のＮＭＯＳ２８６のゲートに結合される。制御信号は、第１の信号ＣＬＫ及び第２の信号ＣＬＫＢを含む。第１の信号ＣＬＫは、第１のＮＭＯＳ２８５のゲートに結合される。第２の信号ＣＬＫＢは、第２のＰＭＯＳ２８４のゲートに結合される。第２の信号ＣＬＫＢは、第１の信号ＣＬＫの逆である。これは、ＣＬＫが論理「高」である場合、ＣＬＫＢが論理「低」であることを意味する。
【0031】
第１及び第２の信号ＣＬＫが供給されるゲートインバータ２８０は、第１の信号ＣＬＫが低であり、第２の信号ＣＬＫＢが高である場合、ＣＬＫＢは、高インピーダンス構成とし得る。同様に、ゲートインバータ２８０は、第１の信号ＣＬＫが高であり、第２の信号ＣＬＫＢが低である場合、インバータ構成とし得る。インバータ構成では、ゲートインバータ２８０は、入力信号Ａが低である場合に高を出力することができ、その逆も同様である。ゲートインバータ２８０は、ＣＬＫが低のままであれば、常に高を出力することができる。この構成では、ＣＬＫＢはトグルすることが予期され、入力信号Ａはトグルするか又は低のままである。ＣＬＫＢと入力信号Ａの両方が、ある時間に共に低になることが要求される。ゲートインバータ２８０は、ＣＬＫＢが高のままである場合、常に低を出力することができる。この構成では、ＣＬＫはトグルすることが予期され、入力信号Ａはトグルするか又は高のままである。ＣＬＫＢと入力信号Ａの両方が、ある時間に共に高になることが要求される。
【0032】
供給電圧２８７が、第１のＰＭＯＳ２８３のソースに結合される。第２のＮＭＯＳ２８６のソースは、接地２８８に結合される。クロック分周器２００の第２、第４、及び第６のゲートインバータ２１０、２２０、２３０は、ゲートインバータ２８０に類似している。第１、第３、及び第５のゲートインバータ２０５、２１５、２２５は、第１の信号ＣＬＫ及び第２の信号ＣＬＫＢがゲートインバータ２８０と比較して交換されている点を除き、ゲートインバータ２８０と同様であるが、。
【0033】
クロック分周器２００は、複数の相互接続２３５、２４０、２４５、２５０を含む。第１の相互接続２３５は、接地２３６とノードｄｉｖＮ＿ｓｔａｇｅ７ ２３７との間に配置される。第２の相互接続２４０は、接地２３６とノードｄｉｖＮ＿ｓｔａｇｅ７ ２３７との間に配置される。第３の相互接続２４５は、接地２３６とノードｄｉｖＮ＿ｓｔａｇｅ７ ２３７との間に配置される。第４の相互接続２５０は、供給電圧ＶＡ１１ ２３８とノードｄｉｖＮ＿ｓｔａｇｅ７ ２３７との間に配置される。
【0034】
相互接続２３５、２４０、２４５、２５０は全て、２つのＰＭＯＳの直列接続を含む。第２～第４の相互接続２４０、２４５、２５０の１つのＰＭＯＳのゲートが、ノードｄｉｖＮ＿ｓｔａｇｅ４ ２３９に結合され、従って、これらの相互接続間で共有される。また、第１の相互接続２３５のゲートが、ノードｄｉｖＮ＿ｓｔａｇｅ２ ２４１に結合される。ノードｄｉｖＮ＿ｓｔａｇｅ２ ２４１はまた、第４の相互接続２５０の第２のゲートに結合される。
【0035】
選択信号ｓｅｌ＜３＞２４２が、第１の相互接続２３５の第２のゲートに結合される。選択信号ｓｅｌ＜４＞２４３が、第２の相互接続２４０の第２のゲートに結合される。第３の相互接続２４５の第２のゲートは、ノードｄｉｖＮ＿ｓｔａｇｅ６ ２４４に結合される。
【0036】
安定化、バッファリング、及び／又は実行時間調節のために付加的なインバータ２４８を適用した後、クロック分周器２００のＤＩＶｏｕｔ２４６がノードｄｉｖＮ＿ｓｔａｇｅ３ ２４７において提供される。
【0037】
クロック分周器２００の機能的原理は、相互接続２３５、２４０、２４５、２５０に依存する。第１の相互接続２３５は、１つの期間（１Ｔ）のＤＩＶｏｕｔ高時間を生成する（ＤＩＶｏｕｔが状態論理「高」であることを意味する）。第２の相互接続２４０は、２つの期間（２Ｔ）のＤＩＶｏｕｔ高時間を生成する。第３の相互接続２４５は、３つの期間（３Ｔ）のＤＩＶｏｕｔ高時間を生成する。第４の相互接続２５０は、２つの期間（２Ｔ）のＤＩＶｏｕｔ低時間を生成する（ＤＩＶｏｕｔが状態論理「低」であることを意味する）。
【0038】
選択信号ｓｅｌ＜３＞２４２及びｓｅｌ＜４＞２４３は、ＤＩＶｏｕｔ２４６における異なる分周比の間で切り換えるために用いられ得る。第１～第３の相互接続２３５、２４０、２４５は同じＰＭＯＳ（プルアップ）を共有するので、ＤＩＶｏｕｔ２４６の低時間が全ての分周比に対して等しくなるように、すなわち、ＤＩＶｏｕｔ２４６の低時間が、選択信号ｓｅｌ＜３＞２４２及びｓｅｌ＜４＞２４３の全ての構成に対して２Ｔになるように、負荷が低減される。これによって、クロック分周器２００によって異なる分周比が提供されることになる。クロック分周器２００は３係数であり、そのため、選択信号２４２、２４３によって、１／３、１／４、及び１／５の３つの異なった分周比が提供されるようになっている。従って、制御信号は、分周比が異なり得るように、クロック分周器２００の動作状態を効率的に改変するために用いられ得る。クロック分周器２００は、多数の用途に適用可能である。クロック分周器２００は、数ＭＨｚからＧＨｚまで、広範囲の入力クロック周波数で動作することができる。クロック分周器２００の最大動作速度は、１０ＧＨｚに近くまで、非常に高くし得る。
【0039】
さらなる態様に従って、ゲートインバータ２０５、２１０、２１５、２２０、２２５、２３０のデューティサイクルは歪んでいてもよい。これは、より多くの「オン」時間が提供されるように、０．５より大きいデューティサイクルを適用することができることを意味する。これは、非対称プルアップ（ＰＭＯＳ）及びプルダウン（ＮＭＯＳ）強度を有する付加的なインバータによって、クロック信号、すなわち、第１の信号ＣＬＫ及び第２の信号ＣＬＫＢ、をバッファすることによって達成され得る。これは、クロック分周器２００の最大速度（サンプリング時間、クロック分周器２００が動作可能である最大周波数）をさらに増大させることにつながる。
【0040】
図３は、クロック分周器２００の処理信号３００の概略図を示す。ｘ軸上には、ｎｓ単位の時間が示されている。ｙ軸は、「高」と「低」を切り替えるそれぞれの信号の振幅を示す。
【0041】
Ｃｌｋ＿ｓｔｇ１ｎ３ ３１２及びｃｌｋｂ＿ｓｔｇ１ｎ３ ３１４は、クロック分周器２００のゲートインバータ２０５、２１０、２１５、２２０、２２５、２３０をゲーティングするために用いられる、クロック信号及び反転クロック信号である。クロック信号周波数は、図３では１０ＧＨｚである。
【0042】
ｄｉｖＮ＿ｓｔａｇｅ１～ｄｉｖＮ＿ｓｔａｇｅ７ ３２０は、先に説明したように、クロック分周器２００のゲートインバータ２０５、２１０、２１５、２２０、２２５、２３０の出力信号である。
【0043】
ｓｅｌ＜４＞３２２は、クロック分周器２００の異なる分周比Ｄｉｖ‐３、Ｄｉｖ‐４、及びＤｉｖ‐５の間で選択するための選択信号の１つである。従って、ゲートインバータの出力信号、すなわち、信号ｄｉｖＮ＿ｓｔａｇｅ１～ｄｉｖＮ＿ｓｔａｇｅ７ ３２０は、Ｄｉｖ‐３、Ｄｉｖ‐４、及びＤｉｖ‐５の間の異なる時点におけるｓｅｌ＜４＞３２２のスイッチングに対応して変化する。ＤＩＶｏｕｔ３２４は新品のシリコンのシミュレーションの分周出力を示し、ＤＩＶｏｕｔ３２６は１０年のエージング後の分周出力を示す。それらは、ｓｅｌ＜３＞、特にｓｅｌ＜４＞３２２の状態に基づいて、論理「高」と論理「低」との間に異なる比を提供して、クロック分周器２００が異なる分周比を提供するようにする。クロック分周器２００のＤＩＶｏｕｔ３２４と「エージングされた」ＤＩＶｏｕｔ３２６との比較から、クロック分周器２００は、１０年のエージングの後でも１／３の分周比に対して安定した出力信号を提供することが明らかである。これは、１／３の比率に対して、出力信号ＤＩＶｏｕｔ３２６は、「新品の」ＤＩＶｏｕｔ３２４と実質的に同じ（無視できる許容範囲内）であることを意味する。しかし、残りの分周比１／４及び１／５では、ＤＩＶｏｕｔ３２６は、「新品の」ＤＩＶｏｕｔ３２４とは異なる。これは、クロック分周器２００が、そのようなデバイスの全ての（物理的に意味のある）プロセス／電圧／温度変動を考慮に入れた１０年のシミュレーションされた耐用年数の間、（産業上の必要に応じて）予め定義された許容範囲内で１０ＧＨｚの入力クロック周波数で一定の分周比を提供することがまだ完全には可能ではないことを意味する。
【0044】
図４は、クロック分周器４００として構成された改良された高速ＣＭＯＳ論理回路を示す。この高速分周器４００は、非常に高い入力クロックレートであっても、入力クロック信号を３、４、及び５の係数（ｆａｃｔｏｒ）で分周することができる。それゆえ、これは高速マルチ係数分周器である。
【0045】
クロック分周器４００は、第１～第７のゲートインバータ４１０、４１５、４２０、４２５、４３０、４３５、４４０を含む。クロック分周器４００のゲートインバータ４１０、４１５、４２０、４２５、４３０、４３５、４４０は、クロック分周器２００を参照して詳細に説明したものと同様のタイプである。クロック分周器４００は、ノードｄｉｖＮ＿ｓｔａｇｅ２ ４１６とノードｄｉｖＮ＿ｓｔａｇｅ２ｂ ４７０との間に反対方向に配置される付加的なインバータ４６０を含み、それ自体が第１のゲートインバータ４１０の入力に結合される。
【0046】
クロック分周器４００はまた、ＮＡＮＤ２ ４４５を含み、その第１の入力が、ノードｄｉｖＮ＿ｓｔａｇｅ４ ４２６に結合される。ＮＡＮＤ２ ４４５の第２の入力は、制御信号ｃｌｋｂ＿ｓｔｇ１ｎ３ ４２７に結合される。ＮＡＮＤ２ ４４５の出力は、第１のゲートインバータ４１０のＰＭＯＳ制御入力に結合される。
【0047】
さらに、クロック分周器４００はＮＡＮＤ３ ４５０を含み、第１の入力がノードｄｉｖＮ＿ｓｔａｇｅ５ ４３１に結合される。ＮＡＮＤ３ ４５０の第２の入力がノードｄｉｖＮ＿ｓｔａｇｅ７ ４４１に結合され、ノードｄｉｖＮ＿ｓｔａｇｅ７ ４４１は自体は第７のゲートインバータ４４０の出力に結合される。ＮＡＮＤ３ ４５０の第３の入力は、制御信号ｃｌｋ＿ｓｔｇ２ｎ４ ４４２に結合される。ＮＡＮＤ３ ４５０の出力は、第２のゲートインバータ４１５のＰＭＯＳ制御入力に結合される。
【0048】
制御信号４８０は、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢならびに選択信号ｓｅｌ＜３＞４８１及びｓｅｌ＜４＞４８２に基づいて提供される。この場合も、選択信号ｓｅｌ＜３＞４８１及びｓｅｌ＜４＞４８２に基づいて、クロック分周器４００の異なる分周比が選択可能である。
【0049】
クロック分周器４００のＤＩＶｏｕｔ４９５は、付加的なインバータ４９１、４９２、４９３を用いて実行時間調節、安定化、及び／又はバッファリングを適用した後、ノードｄｉｖＮ＿ｓｔａｇｅ２ｂ ４７０において提供される。
【0050】
ＮＡＮＤ２ ４４５は、２つの期間（２Ｔ）のＤＩＶｏｕｔ４９５高時間を生成する。付加的なインバータ４６０が、１つの期間（１Ｔ）のＤＩＶｏｕｔ４９５低時間を生成する。ノードｄｉｖＮ＿ｓｔａｇｅ５ ４３１は、２つの期間（２Ｔ）のＤＩＶｏｕｔ４９５低時間を生成する。ノードｄｉｖＮ＿ｓｔａｇｅ７ ４４１は、３つの期間（３Ｔ）のＤＩＶｏｕｔ４９５低時間を生成する。ＮＡＮＤ２ ４４５はクロック分周器４００の異なる係数によって共有されるので、異なる分周比は、２つの期間（２Ｔ）のＤＩＶｏｕｔ４９５高時間を有する。
【0051】
さらに、ゲートインバータのＰＭＯＳプルアップへのクロックのゲーティングを用いて、任意のサイクル数の間、その出力の低時間を増加させることができる。
【0052】
クロック分周器４００は異なる係数（分周比）を提供し、これらは、ゲートインバータ４３０（「ハーフラッチ」）又はゲートインバータ４４０内のＮＭＯＳに結合されたクロック信号ＣＬＫ（第１の制御信号）のみをゲーティングすることによって選択可能である。これは、ゲートインバータ４３０又はゲートインバータ４４０が、反転クロック信号ＣＬＫＢ（第２の制御信号）として部分的にゲート（ハーフゲート）され、入ってくる入力信号が、ＰＭＯＳを介して既知の状態にプルすることを意味する。
【0053】
言い換えると、ゲートインバータのＰＭＯＳ及びＮＭＯＳ（プルアップ又はプルダウン）クロックの一方のみがゲートされる。その結果、ゲートインバータの片側のみがゲートされるので、ゲートクロッキングのために必要とする駆動強度が一層低いため、電力消費は低い。ＰＭＯＳサイズはＮＭＯＳよりも少なくとも２倍大きいので、駆動強度が等しい場合、ＮＭＯＳのみがゲートされる場合には、電力消費をさらに低減することができる。ハーフゲーティングを用いることにより、ＰＭＯＳとＮＭＯＳの両方がゲートされる場合と比較して、非常にシンプルでコンパクトである。さらなる態様に従って、両方がゲートされる場合、ゲートインバータは、未定義の出力で「トライステート」になる。例えば、ゲートインバータに入るデータは上下にトグルするので、ＮＭＯＳのみをゲートすることによって、ＰＭＯＳは、出力を既知の状態に定期的にプルアップする。つまり、ゲートインバータに入るデータに基づいて、出力信号が定義される。
【0054】
クロック分周器４００では、クロック分周器２００の場合とは異なるデータ上の組み合わせ論理を用いるのではなく、クロックをゲーティングすることによって３つの異なる係数（分周比）が選択される。クロックは、速度枠（speed box）の突破を可能にするバッファされた「開ループ」とすることができ、すなわち、クロック分周器４００が動作可能な最大速度を、クロック分周器２００が動作可能な最大速度よりもずっと高くすることが可能となる。
【0055】
本明細書に記載されるクロック分周器２００、４００は、高周波数、例えば１００ＭＨｚを超える周波数、好ましくは１ＧＨｚを超える周波数、より好ましくは１０ＧＨｚ又は無線周波数に近いかさらに好ましくはそれを超える周波数に対して構成され得る。クロック分周器２００、４００は、アナログデジタルコンバータ（ＡＤＣ）又は位相ロックループ（ＰＬＬ）での使用に適切なものとし得る。
【0056】
クロック分周器２００、４００は、基礎となる製品の寿命（１０年以上）にわたってロバストに機能するように構成され得る。クロック分周器２００、４００は、そのロバスト性に起因して、デバイスのエージング又は劣化が存在する場合に、全ての（物理的に意味のある）プロセス／電圧／温度（ＰＶＴ）変動に対して、予め定義された仕様を提供するように構成され得る。特に、クロック分周器４００は、デバイスのエージング又は劣化が存在する全ての（物理的に意味のある）ＰＶＴ変動に対して、６５ｎｍトポロジにおいて１０ＧＨｚを超える周波数で動作するように構成され得る。
【0057】
或る使用例において、電子回路をＰＬＬ内のクロック分周器２００、４００として実装することができる。ＰＬＬ生成されたクロックは、基準クロックと比較するために分周する必要がある場合がある。遅くするために、クロック分周器全体が数段階に分けられてもよく、ここで、第１の段階は最高速度（この段階が動作可能であり得る動作周波数）を有し得、設計が最も困難である。ＰＬＬの特定の使用例では、第１の段階のクロック分周器（プリスケーラ）は、１／３、１／４、及び１／５の選択可能な分周比を提供する３係数であることが要求され得る。例示のクロック分周器２００、４００を表す本電子回路は、これらの要件を満たすように構成され得る。
【0058】
しかしながら、電子回路は一般的なものであり、従って、ＡＤＣ又はＰＬＬにおける実装に限定されない。
【0059】
図５は、バスホルダを含むゲートインバータの簡略概略図である。
【0060】
ボックス５１０では、ゲートレベル表示に従ってゲートインバータが示されている。ボックス５３０では、ゲートインバータがトランジスタ表現に従って示されている。
【0061】
ノード５１２に続くボックス５１０には、第１のインバータ５１６及び第２のインバータ５１８を含むリング構成が示されている。ノード５１４で出力信号Ｙが提供される。
【0062】
ボックス５３０において、トランジスタ表現に従って、第１のインバータ５１６及び第２のインバータ５１８が示されている。第１及び第２のインバータ５１６、５１８の各々は、ＰＭＯＳ５３６、５４０及びＮＭＯＳ５３８、５４２を含む。
【0063】
いずれの場合においても、第１及び第２のインバータ５１６、５１８は、容量効果を提供する。従って、ゲートインバータの出力５１４、５３４が弱まったり、その値を変化させたりすることなく、クロックを停止することができる。従って、クローバ（crow-bar）電流が回避される。
【0064】
クロック分周器２００及びクロック分周器４００の全てのゲートインバータはバスホルダを含んでいる。しかしながら、一般に、バスホルダは任意選択であり、クロック分周器２００、４００には必須ではない。
【0065】
図６は、クロック分周器４００に従った例の処理信号６００の簡略概略図である。図６の原理的レイアウトは、クロック分周器２００の処理信号３００を示す図３に対応する。従って、これらの図の比較は、クロック分周器２００、４００の両方の例の性能の尺度を提供する。この場合も、ｘ軸上に、ｎｓ単位の時間が示されている。ｙ軸は、「高」と「低」の間で切り替わるそれぞれの信号の振幅を示す。
【0066】
Ｃｌｋ＿ｓｔｇ１ｎ３ ６１２及びｃｌｋｂ＿ｓｔｇ１ｎ３ ６１４は、ゲートインバータをゲーティングするために用いられるクロック信号及び反転クロック信号である。クロック信号周波数は、図６では１１ＧＨｚである。
【0067】
ｄｉｖＮ＿ｓｔａｇｅ１～ｄｉｖＮ＿ｓｔａｇｅ７ ６２０は、クロック分周器４００のゲートインバータ４１０、４１５、４２０、４２５、４３０、４３５、４４０の出力信号である。
【0068】
ｓｅｌ＜４＞６２２は、クロック分周器４００の、異なる分周比Ｄｉｖ‐３、Ｄｉｖ‐４、及びＤｉｖ‐５の間で選択するための選択信号の１つである。従って、ゲートインバータの出力信号、すなわち、信号ｄｉｖＮ＿ｓｔａｇｅ１～ｄｉｖＮ＿ｓｔａｇｅ７ ６２０は、Ｄｉｖ‐３、Ｄｉｖ‐４、及びＤｉｖ‐５の間の異なる時点のスイッチングｓｅｌ＜４＞に対応して変化する。ＤＩＶｏｕｔ６２６は、新品のシリコンのシミュレーションの分周出力を示し、ＤＩＶｏｕｔ６２８は、１０年のエージング後の分周出力を示す。それらは、ｓｅｌ＜３＞及び特にｓｅｌ＜４＞６２２の状態に基づいて、論理「高」と論理「低」との間で異なる比を提供して、クロック分周器４００が異なる分周比を提供するようにする。
【0069】
「エージングされた」ＤＩＶｏｕｔ６２８と「新品の」ＤＩＶｏｕｔ６２６との比較から明らかなように、両方の信号は、シミュレートされた１０年の寿命及び全ての（物理的に意味のある）ＰＶＴ変動の後でも、全ての分周比１／３、１／４、及び１／５について実質的に同じである。これは、遅い組み合わせ論理がデータに適用されることを回避することによって、ゲートインバータをハーフゲーティングすることのみによって、及び、「開ループ」クロックバッファ構成に従ってクロック分周器４００を構築することによって、クロック分周器４００が高速最大速度を達成することを意味する。クロック分周器４００は、１１ＧＨｚを超える周波数で動作可能であり、１０年以上の寿命の間（無視し得る許容範囲内で）、これらの周波数で一定の分周比を提供する。従って、デバイスのエージング又は劣化が存在する全ての（物理的に意味のある）プロセス／電圧／温度（ＰＶＴ）変動に対してさえも、これらの周波数で分周比が提供される。
【0070】
本開示は、特定の例を参照して上述されているがこれらの例に限定されるものではなく、当業者であれば、特許請求の範囲に記載されたクロック分周器の範囲内でさらなる代替例を思いつくであろう。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】