(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-09-29
(54)【発明の名称】低インダクタンス構成要素
(51)【国際特許分類】
H01G 4/30 20060101AFI20220921BHJP
H01G 4/40 20060101ALI20220921BHJP
H01G 4/228 20060101ALI20220921BHJP
【ＦＩ】
H01G4/30 201H
H01G4/30 201C
H01G4/40 310A
H01G4/30 311Z
H01G4/30 517
H01G4/228 J
H01G4/228 W
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021563204
(86)(22)【出願日】2020-04-17
(85)【翻訳文提出日】2021-12-14
(86)【国際出願番号】 US2020028748
(87)【国際公開番号】W WO2020219359
(87)【国際公開日】2020-10-29
(31)【優先権主張番号】62/838,421
(32)【優先日】2019-04-25
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】500047848
【氏名又は名称】キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100106208
【弁理士】
【氏名又は名称】宮前 徹
(74)【代理人】
【識別番号】100196508
【弁理士】
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100162846
【弁理士】
【氏名又は名称】大牧 綾子
(72)【発明者】
【氏名】カーク，マイケル・ダブリュー
(72)【発明者】
【氏名】ベロリーニ，マリアンヌ
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AC02
5E001AC06
5E001AC08
5E001AF02
5E001AJ03
5E082AB03
5E082BC14
5E082CC03
5E082DD04
5E082EE04
5E082EE23
5E082EE35
5E082FF05
5E082FG04
5E082FG26
5E082FG46
5E082GG08
5E082HH27
5E082LL01
5E082LL15
5E082PP01
5E082PP09
(57)【要約】
低インダクタンス構成要素は、第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続された一対のコンデンサを含む多層モノリシックデバイスを含み得る。リードは、第１のアクティブ端子、第２のアクティブ端子、および／または少なくとも１つの接地端子と結合され得る。リードは、それぞれの長さおよび最大幅を有し得る。リードのそれぞれの最大幅に対する長さの比は、約２０未満であり得る。
【特許請求の範囲】
【請求項1】
第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサを備える多層モノリシックデバイスと、前記第１のアクティブ端子、前記第２のアクティブ端子、または前記少なくとも１つの接地端子のうちの少なくとも１つの端子と結合された少なくとも１つのリードとを備え、前記少なくとも１つのリードは、長さおよび最大幅を有し、前記少なくとも１つのリードの前記最大幅に対する前記長さの比は、約２０未満である、低インダクタンス構成要素。
【請求項2】
前記少なくとも１つのリードは、ほぼ長方形の断面を有し、前記ほぼ長方形の断面は、第１の方向に前記最大幅を有し、前記第１の方向に垂直である第２の方向に最小幅を有する、請求項１に記載の低インダクタンス構成要素。
【請求項3】
前記最小幅に対する前記最大幅の比が、約２より大きい、請求項２に記載の低インダクタンス構成要素。
【請求項4】
前記少なくとも１つのリードは、それぞれ前記第１のアクティブ端子、前記第２のアクティブ端子、および前記少なくとも１つの接地端子と接続された、第１のアクティブリード、第２のアクティブリード、および少なくとも１つの接地リードを備える、請求項１に記載の低インダクタンス構成要素。
【請求項5】
第１の外部バリスタ端子および第２の外部バリスタ端子を備えるディスクリートバリスタをさらに備え、前記少なくとも１つのリードは、前記第１のアクティブ端子および前記第１の外部バリスタ端子の各々と結合された第１のリードを備える、請求項１に記載の低インダクタンス構成要素。
【請求項6】
前記少なくとも１つのリードは、複数の織り込まれた細長い導電性部材を備える、請求項１に記載の低インダクタンス構成要素。
【請求項7】
前記多層モノリシックデバイスはさらに、複数の誘電体層を備える本体と、
前記本体内に配置され、前記第１のアクティブ端子と接続される第１の複数の電極層と、
前記本体内に配置され、前記第２のアクティブ端子と接続される第２の複数の電極層と、
前記少なくとも１つの接地端子と接続される第３の複数の電極層であって、前記第１の複数の電極層および前記第２の複数の電極層の各々と容量結合され、前記第１の複数の電極層と前記第３の複数の電極層との間に、前記第１のコンデンサを、前記第２の複数の電極層と前記第３の複数の電極層との間に、前記第２のコンデンサを形成する、第３の複数の電極層とを備える、請求項１に記載の構成要素。
【請求項8】
前記第３の複数の電極層は、全体的に十字形状である、請求項７に記載の構成要素。
【請求項9】
前記少なくとも１つの接地端子は、第１の接地端子および第２の接地端子を備える、請求項７に記載の構成要素。
【請求項10】
前記第３の複数の電極層の各々は、一対の対向するエッジを備え、前記対向するエッジのうちの一方は、前記第１の接地端子と接続され、前記対向するエッジのうちの他方は、前記第２の接地端子と接続される、請求項９に記載の構成要素。
【請求項11】
前記第１の接地端子は、前記第２の接地端子の反対側に位置する、請求項９に記載の構成要素。
【請求項12】
前記第１のコンデンサは、第１の静電容量を有し、前記第２のコンデンサは、前記第１の静電容量にほぼ等しい第２の静電容量を有する、請求項１に記載の構成要素。
【請求項13】
前記第１の静電容量または前記第２の静電容量のうちの少なくとも一方は、約１０ｎＦから約３μＦの範囲である、請求項１に記載の構成要素。
【請求項14】
前記第３の複数の電極層は、第１のオーバラップ領域に沿って前記第１の複数の電極層とオーバラップし、前記第３の複数の電極層は、前記第１のオーバラップ領域にほぼ等しい第２のオーバラップ領域に沿って、前記第２の複数の電極層とオーバラップする、請求項１に記載の構成要素。
【請求項15】
前記ディスクリートバリスタは、前記多層モノリシックデバイスに対して積み重ねられる、請求項１に記載の構成要素。
【請求項16】
前記ディスクリートバリスタおよび多層モノリシックデバイスをカプセル化するオーバモールド層をさらに備える、請求項１に記載の構成要素。
【請求項17】
前記モノリシック本体の厚さに対する前記電極の積み重ねの厚さの比は、約０．４よりも大きい、請求項１に記載の構成要素。
【請求項18】
前記第１の外部端子と接続された第４の複数の電極と、前記第２の外部端子と接続され、前記第４の複数の電極とインタリーブされて第３のコンデンサを形成する第５の複数の電極とをさらに備える、請求項１に記載の構成要素。
【請求項19】
低インダクタンス構成要素を形成するための方法であって、一対のコンデンサを形成する電極を含む多層モノリシックデバイス本体を提供するステップと、
前記一対のコンデンサが、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、前記多層モノリシックデバイス本体の外部に、前記第１のアクティブ端子、前記第２のアクティブ端子、および少なくとも１つの接地端子を形成するステップと、
少なくとも１つのリードを、前記第１のアクティブ端子、前記第２のアクティブ端子、または前記少なくとも１つの接地端子のうちの少なくとも１つの端子と接続するステップとを備え、前記少なくとも１つのリードは、長さおよび最大幅を有し、前記少なくとも１つのリードの前記幅に対する前記長さの比は、約２０未満である、方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
[001]本出願は、参照によりその全体が本明細書に組み込まれる、出願日が２０１９年４月２５日である米国仮特許出願第６２／８３８，４２１号の出願利益を主張する。
[001]本出願は、参照によりその全体が本明細書に組み込まれる、出願日が２０１９年４月２５日である米国仮特許出願第６２／８３８，４２１号の出願利益を主張する。
【背景技術】
【0002】
[002]しばらくの間、様々な電子構成要素の設計は、機能の向上だけではなく、小型化への一般的な業界の傾向によって推進されてきた。多層セラミックコンデンサやバリスタなどの多層セラミックデバイスは、複数の誘電体電極層で構成される場合がある。製造中に、層はプレスされ、垂直に積み重ねられた構造に形成され得る。多層セラミックデバイスは、単一のコンデンサまたは複数のコンデンサを含むことができる。そのようなデバイスには、他の電気構成要素と接続するためのリード線(lead wire)を設けることができる。しかしながら、リード線は、構成要素の全体的なインダクタンスを望ましくないほど増加させる自己インダクタンスを示す。
【発明の概要】
【課題を解決するための手段】
【0003】
[003]本発明の１つの実施形態によれば、低インダクタンス構成要素は、第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続された一対のコンデンサを含む、多層モノリシックデバイスを含み得る。リードは、第１のアクティブ端子、第２のアクティブ端子、および／または少なくとも１つの接地端子と結合され得る。リードは、それぞれの長さおよび最大幅を有し得る。リードのそれぞれの最大幅に対する長さの比は、約２０未満であり得る。
【0004】
[004]本発明の別の実施形態によれば、低インダクタンス構成要素を形成するための方法は、一対のコンデンサを形成する電極を含む多層モノリシックデバイス本体を提供することと、一対のコンデンサが、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、多層モノリシックデバイス本体の外部に、第１のアクティブ端子、第２のアクティブ端子、および少なくとも１つの接地端子を形成することと、少なくとも１つのリードを、第１のアクティブ端子、第２のアクティブ端子、または少なくとも１つの接地端子のうちの少なくとも１つの端子と接続することとを含み得、少なくとも１つのリードは、長さおよび最大幅を有し、少なくとも１つのリードの幅に対する長さの比は、約２０未満である。
【0005】
[005]本発明の他の特徴および態様は、以下でより詳細に論じられる。
[006]当業者に向けられた、そのベストモードを含む、本開示の主題の完全かつ有効な開示は、以下の添付図面を参照して本明細書に記載される。
[006]当業者に向けられた、そのベストモードを含む、本開示の主題の完全かつ有効な開示は、以下の添付図面を参照して本明細書に記載される。
【図面の簡単な説明】
【0006】
【図1A】[007]本開示の主題による、リードを含む低インダクタンス構成要素の例示的な実施形態の外部斜視図である。
【図2】[009]本開示の主題による、ディスクリートバリスタ(discrete varistor)を含む低インダクタンス構成要素の別の実施形態の外部斜視図である。
【図4A】[0014]本開示の態様による、低インダクタンス構成要素の別の実施形態の電極構成の第１の電極層を示す図である。
【図4B】本開示の態様による、低インダクタンス構成要素の別の実施形態の電極構成の第２の電極層を示す図である。
【図7】[0020]本開示の主題による、低インダクタンス構成要素を形成するための方法のフローチャートである。
【発明を実施するための形態】
【0007】
[0021]本明細書および添付の図面全体で参照符号を繰り返し使用することは、同じまたは類似の特徴、要素、またはそれらのステップを表すことが意図される。
[0022]ここでは、本発明の様々な実施形態が詳細に参照され、そのうちの１つまたは複数の例が以下に示される。各例は、本発明の限定ではなく、本発明の説明として提供される。実際、本発明の範囲または精神から逸脱することなく、本発明において様々な修正および変形がなされ得ることが、当業者に明らかであろう。たとえば、１つの実施形態の一部として例示または説明された特徴は、別の実施形態で使用され、さらに別の実施形態をもたらすことができる。したがって、本発明は、添付の特許請求の範囲およびそれらの均等物の範囲内にあるような修正および変形をカバーすることが意図されている。
[0022]ここでは、本発明の様々な実施形態が詳細に参照され、そのうちの１つまたは複数の例が以下に示される。各例は、本発明の限定ではなく、本発明の説明として提供される。実際、本発明の範囲または精神から逸脱することなく、本発明において様々な修正および変形がなされ得ることが、当業者に明らかであろう。たとえば、１つの実施形態の一部として例示または説明された特徴は、別の実施形態で使用され、さらに別の実施形態をもたらすことができる。したがって、本発明は、添付の特許請求の範囲およびそれらの均等物の範囲内にあるような修正および変形をカバーすることが意図されている。
【0008】
[0023]一般的に言えば、本発明は、低インダクタンス構成要素に関する。低インダクタンス構成要素は、１つまたは複数のコンデンサを含み得る。理論によって限定されることを意図することなく、コンデンサは、電界に電気エネルギーを蓄積する電気構成要素である。いくつかの実施形態では、構成要素はまた、１つまたは複数のコンデンサと接続されたディスクリートバリスタを含み得る。理論によって限定されることを意図することなく、バリスタは、印加電圧によって変化する可能性のある電気抵抗を有する電気構成要素であり、それによって電位依存性レジスタとなる。
【0009】
[0024]構成要素は、低インダクタンスを示すように構成された１つまたは複数のリードを含み得る。特定の用途では、低インダクタンスが非常に望ましい場合がある。たとえば、本開示の態様は、モータの始動停止用途などの自動車用途に特に有用であり得る。
【0010】
[0025]低インダクタンスリードは、構成要素の第１のアクティブ端子、第２のアクティブ端子、および／または接地端子と結合され得る。リードは、それぞれの長さおよび最大幅を有し得る。リードのそれぞれの最大幅に対する長さの比は、約５０未満、いくつかの実施形態では約３０未満、いくつかの実施形態では約２０未満、いくつかの実施形態では約１５未満、いくつかの実施形態では約１０未満、いくつかの実施形態では約８未満、いくつかの実施形態では約５未満、いくつかの実施形態では約４未満、およびいくつかの実施形態では約２未満であり得る。
【0011】
[0026]リードは、様々な適切な断面形状を有し得る。たとえば、１つまたは複数のリードは、ほぼ長方形の断面を有し得る。ほぼ長方形の断面は、第１の方向に最大幅を有し、第１の方向に垂直である第２の方向に最小幅を有し得る。最小幅に対する最大幅の比は、約２を超えてよく、いくつかの実施形態では約３を超えてよく、いくつかの実施形態では約４を超えてよく、いくつかの実施形態では約５を超えてよく、いくつかの実施形態では約８を超えてよく、いくつかの実施形態では約１０を超えてよく、いくつかの実施形態では約２０を超えてよく、いくつかの実施形態では５０を超えてよく、いくつかの実施形態では１００を超えてよい。しかしながら、他の実施形態では、リードは、円形、卵形、多角形、または他の任意の適切な形状である断面形状を有し得る。
【0012】
[0027]いくつかの実施形態では、１つまたは複数のリードは、リードを形成するためにともに織られ(woven)、編まれ(braided)、または他の方式で構成された複数の細長い導電性部材を備え得る。
【0013】
[0028]上記の特徴は、１つまたは複数のコンデンサを含むことができる低インダクタンス構成要素をもたらす可能性がある。たとえば、第１のコンデンサおよび第２のコンデンサは、第１のアクティブ端子、第２のアクティブ端子、および少なくとも１つの接地端子に対して、分割フィードスルータイプの構造(split feedthrough type construction)で構成することができる。第１および第２のコンデンサは、誘電体層によって分離された内部電極によって形成することができる。
【0014】
[0029]いくつかの実施形態では、ディスクリートバリスタが、多層モノリシックデバイスに結合され、コンデンサ機能およびバリスタ機能の両方を備えた低インダクタンス統合構成要素を形成する。ディスクリートバリスタは、多層コンデンサの第１のアクティブ端子と接続された第１の外部バリスタ端子と、第２のアクティブ端子と接続された第２の外部バリスタ端子とを含むことができる。たとえば、ディスクリートバリスタと多層コンデンサとを積み重ねて、単一のモノリシック構成要素を形成できる。コンデンサとバリスタとを組み合わせることで、低インダクタンスのフィルタリングとＥＭＩおよび／またはＥＭＩ／ＥＳＤ回路保護を単一のパッケージで提供でき、これは、スペースが限られている場合に特に役立ち得る。さらに、コンデンサとバリスタの機能を１つの構成要素に統合すると、（たとえば、それぞれのリードによって引き起こされる）それぞれ独自の寄生インダクタンスを示す２つの別々の構成要素と比較して、インダクタンスが減少する。
【0015】
[0030]いくつかの実施形態では、リードを外部端子と接続することができ、および／または構成要素をオーバモールドすることができる。したがって、オーバモールドされた層は、ディスクリートバリスタおよび多層モノリシックコンデンサデバイスをカプセル化することができる。オーバモールドされた層は、たとえば、衝撃や湿気による損傷から構成要素を保護できる。
【0016】
[0031]上記に示したように、第１および第２のコンデンサは、分割フィードスルータイプの構成で構成され得る。たとえば、第１の複数の電極層は、本体内に配置され、第１のアクティブ端子と接続され得る。第２の複数の電極層は、本体内に配置され、第２のアクティブ端子と接続され得る。第３の複数の電極層は、接地端子と接続することができ、（たとえば、分割フィードスルータイプの構成で）第１の複数の電極層および第２の複数の電極層の各々と容量結合できる。第１のコンデンサは、第１の複数の電極層と、第３の複数の電極層との間の第１のオーバラップ領域に形成することができる。第２のコンデンサは、第２の複数の電極層と、第３の複数の電極層との間の第２のオーバラップ領域に形成することができる。
【0017】
[0032]１つの実施形態では、第１のコンデンサは、第１の静電容量を有し得、第２のコンデンサは、第２の静電容量を有し得る。いくつかの実施形態では、第１および第２のオーバラップ領域は、第２の静電容量が第１の静電容量にほぼ等しくなり得るように、ほぼ等しくなり得る。しかしながら、他の実施形態では、第１および第２のオーバラップ領域は、第１の静電容量が第２の静電容量よりも大きいまたは小さい場合があるように、異なっていてもよい。
【0018】
[0033]たとえば、第２の静電容量の第１の静電容量の少なくとも１つは、約１０ｎＦから約３μＦの範囲、いくつかの実施形態では、約２００ｎＦから約２μＦの範囲、いくつかの実施形態では、約４００ｎＦから約１．５μＦの範囲であり得る。第２の静電容量は、第１の静電容量の約５％から約５００％、いくつかの実施形態では、約１０％から約３００％、いくつかの実施形態では、約２５％から約２００％、およびいくつかの実施形態では、約５０％から約１５０％の範囲であり得る。
【0019】
[0034]いくつかの実施形態では、第３の複数の電極層は、全体的に十字形状とすることができ、一対の対向する接地端子と接続することができる。たとえば、第３の複数の電極層は各々、一対の対向するエッジを含むことができる。対向するエッジのうちの一方は、第１の接地端子と接続でき、対向するエッジのうちの他方は、第２の接地端子と接続できる。
【0020】
[0035]多層モノリシックコンデンサデバイスは、モノリシック本体内に形成された任意の追加のコンデンサを含まなくてもよい。たとえば、第１、第２、および第３の複数の電極は、モノリシック本体の厚さの大部分を通って延びる電極の積み重ねで構成され得る。たとえば、モノリシック本体の厚さに対する電極の積み重ねの厚さの比は、約０．５から約０．９７の範囲、いくつかの実施形態では、約０．６から約０．９５の範囲、およびいくつかの実施形態では、約０．７から約０．９の範囲であり得る。
【0021】
[0036]一般に、多層モノリシックデバイスの誘電体層は、当該技術分野で一般的に適用される任意の材料で作ることができる。たとえば、誘電体層は、主成分としてチタン酸塩を含むセラミック材料で作ることができる。チタン酸塩は、チタン酸バリウム（ＢａＴｉＯ３）を含み得るが、これに限定されない。セラミック材料はまた、希土類金属の酸化物、および／または、Ｍｎ、Ｖ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉ、Ｃｕ、Ｃｏなどのようなアクセプタタイプの元素の化合物を含み得る。チタン酸塩はまた、ＭｇＯ、ＣａＯ、Ｍｎ３Ｏ４、Ｙ２Ｏ３、Ｖ２Ｏ５、ＺｎＯ、ＺｒＯ２、Ｎｂ２Ｏ５、Ｃｒ２Ｏ３、Ｆｅ２Ｏ３、Ｐ２Ｏ５、ＳｒＯ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｌｉ２Ｏ、ＳｉＯ２、ＷＯ３などを含み得る。セラミック材料はまた、セラミック粉末に加えて、他の添加剤、有機溶媒、可塑剤、結合剤、分散剤などを含み得る。
【0022】
[0037]一般に、多層モノリシックデバイスの内部電極は、当該技術分野で一般的に適用される任意の材料で作ることができる。たとえば、内部電極は、主成分が貴金属材料である導電性ペーストを焼結する(sinter)ことによって形成することができる。これらの材料は、パラジウム、パラジウム－銀合金、ニッケル、および銅を含むことができるが、これらに限定されない。たとえば、１つの実施形態では、電極は、ニッケルまたはニッケル合金で作られ得る。合金は、Ｍｎ、Ｃｒ、Ｃｏ、Ａｌ、Ｗなどのうちの１つまたは複数を含み得、合金中のＮｉ含有量は、好ましくは９５重量％以上である。ＮｉまたはＮｉ合金は、Ｐ、Ｃ、Ｎｂ、Ｆｅ、Ｃｌ、Ｂ、Ｌｉ、Ｎａ、Ｋ、Ｆ、Ｓなど、０．１重量％以下の様々な微量成分を含み得る。
【0023】
[0038]多層モノリシックデバイスのセラミック本体は、当該技術分野で一般に知られている任意の方法を使用して形成することができる。たとえば、セラミック本体は、セラミックシートと、パターン化された内部電極とが交互に積み重ねられた積層体を形成し、積層体からバインダを除去し、バインダを除去された積層体を、非酸化性雰囲気中、１２００℃から１３００℃の範囲の高温で焼結し、焼結積層体を酸化雰囲気で再酸化することによって形成することができる。
【0024】
[0039]一般に、バリスタは、電気サージを接地にそらすように構成され得る。たとえば、バリスタは、約３ボルトから約１５０ボルト、いくつかの実施形態では、約５ボルトから約１００ボルト、いくつかの実施形態では、約１０ボルトから約５０ボルト、およびいくつかの実施形態では、約１５ボルトから約３０ボルトの範囲のクランプ電圧を有し得る。
【0025】
[0040]バリスタは、外部電極を備えたセラミック本体を含むことができる。セラミック本体は、セラミック層と内部電極とが交互に積み重ねられた積層体を焼結して作製される。隣接する内部電極の各対は、それらの間にセラミック層を挟んで互いに向き合っており、それぞれ、異なる外部電極に電気的に結合することができる。
【0026】
[0041]一般に、誘電体層は、たとえば、チタン酸バリウム、酸化亜鉛、または他の任意の適切な誘電体材料などの任意の適切な誘電体材料を含み得る。たとえば、誘電体材料の電位依存性抵抗を生成または高める様々な添加剤が誘電体材料に含まれ得る。たとえば、いくつかの実施形態では、添加剤は、コバルト、ビスマス、マンガン、またはそれらの組合せの酸化物を含み得る。いくつかの実施形態では、添加剤は、ガリウム、アルミニウム、アンチモン、クロム、ホウ素、チタン、鉛、バリウム、ニッケル、バナジウム、スズ、またはそれらの組合せの酸化物を含み得る。誘電体材料は、約０．５モルパーセントから約３モルパーセントの範囲、およびいくつかの実施形態では、約１モルパーセントから約２モルパーセントの範囲の添加剤でドープされ得る。誘電体材料の平均粒径(average grain size)は、誘電体材料の非線形特性に寄与する可能性がある。いくつかの実施形態では、平均粒径は、約１０ミクロンから１００ミクロンの範囲、いくつかの実施形態では、約２０ミクロンから８０ミクロンの範囲であり得る。バリスタはまた２つの端子を含み得、そして各電極は、それぞれの端子と接続され得る。電極は、電極の長さに沿って、および／または電極と端子との間の接続部に抵抗を提供し得る。
【0027】
[0042]一般に、内部電極は、当該技術分野で一般的に使用される任意の材料で作ることができる。たとえば、内部電極は、主成分が貴金属材料である導電性ペーストを焼結することによって形成することができる。これらの材料は、パラジウム、パラジウム－銀合金、銀、ニッケル、および銅を含むことができるが、これらに限定されない。たとえば、１つの実施形態では、電極は、ニッケルまたはニッケル合金から作られ得る。合金は、Ｍｎ、Ｃｒ、Ｃｏ、Ａｌ、Ｗなどのうちの１つまたは複数を含み得、合金中のＮｉ含有量は、好ましくは９５重量％以上である。ＮｉまたはＮｉ合金は、Ｐ、Ｃ、Ｎｂ、Ｆｅ、Ｃｌ、Ｂ、Ｌｉ、Ｎａ、Ｋ、Ｆ、Ｓなど、０．１重量％以下の様々な微量成分を含み得る。
【0028】
[0043]成分は、様々なサイズを有し得る。たとえば、成分は、ＥＩＡ０５０４以下から、ＥＩＡ２９２０以上の範囲であるケースサイズを有し得る。ケースサイズの例は、０８０５、１２０６、１８０６、２０２０などを含む。
【0029】
[0044]次に、例示的な実施形態を、図面を参照して説明する。図１Ａは、一般に本開示の主題による、低インダクタンス構成要素１００の例示的な実施形態の外部斜視図を示している。例示されるように、構成要素１００は、六面体などの本体１０２を含み得る。構成要素１００は、第１のアクティブ端子１０４、第２のアクティブ端子１０６、第１の接地端子１０８、および第２の接地端子１１０を含み得る。
【0030】
[0045]第１のアクティブリード１１２および第２のアクティブリード１１４はそれぞれ、第１のアクティブ端子１０４および第２のアクティブ端子１０６と接続され得る。第１の接地リード１１６および第２の接地リード１１８はそれぞれ、第１の接地端子１０８および第２の接地端子１１０と接続され得る。
【0031】
[0046]リード１１２、１１４、１１６、１１８のうちの１つまたは複数は、長さおよび最大幅を有し得る。少なくとも１つのリードの最大幅に対する長さの比は、約２０未満であり得る。たとえば、第１のアクティブリード１１２は、Ｚ方向１２２の長さ１２０、Ｘ方向１２６の最大幅１２４、およびＹ方向１２８の最小幅１２７を有し得る。最小幅１２７に対する最大幅１２４の比は、約２より大きくてもよい。第１のアクティブリード１１２は、ほぼ長方形の断面形状を有し得、たとえば、第１のアクティブリード１１２は、全体的に平坦化された、すなわちリボン形状であり得る。いくつかの実施形態では、１つまたは複数のリード１１２、１１４、１１６、１１８の最大幅に対する長さの比は、約２０未満であり得る。いくつかの実施形態では、各リードは、約２０未満であるそれぞれの比を有するそれぞれの長さおよび幅を有し得る。
【0032】
[0047]図１Ｂは、本開示の態様によるリード１３２の別の実施形態を示している。リード１３２は、全体的に円形または卵形の断面形状を有し得る。リード１３２は、最大幅１３４および最小幅１３６を有し得る。他の実施形態では、リードは、複数の細長く編まれた導電性部材を備え得る。
【0033】
[0048]図２は、本開示の主題による構成要素２００の別の実施形態の外部斜視図を示している。構成要素２００は、多層モノリシックデバイス２０１を含み得、これは、たとえば、図１Ａを参照して上記で説明したように、六面体などの本体２０２、第１のアクティブ端子２０４、第２のアクティブ端子２０６、第１の接地端子２０８、および第２の接地端子２１０を含み得る。
【0034】
[0049]構成要素２００は、第１の外部バリスタ端子２４２および第２の外部バリスタ端子２４４を有するディスクリートバリスタ２４０を含み得る。構成要素２００は、多層モノリシックコンデンサデバイス２０１の第１のアクティブ端子２０４、および第１の外部バリスタ端子２４２の各々と結合された第１のアクティブリード２４６を含み得る。構成要素２００は、多層モノリシックコンデンサデバイス２０１の第２のアクティブ端子２０６、および第２の外部バリスタ端子２４４の各々と結合された第２のアクティブリード２４８を含み得る。
【0035】
[0050]リード２４６、２４８、２５０、２５１のうちの１つまたは複数は、たとえば、図１Ａを参照して上記で説明したような長さおよび最大幅を有し得る。リード２４６、２４８、２５０、２５１のうちの１つまたは複数の最大幅に対する長さの比は、約２０未満であり得る。たとえば、図２を参照して示すように、第１のアクティブリード２４８は、Ｚ方向１２２に長さ２５２、Ｘ方向１２６に最大幅２５４、およびＹ方向１２８に最小幅２５６を有し得る。最小幅２５６に対する最大幅２５４の比は、約２より大きくてもよい。第１のアクティブリード２４８は、ほぼ長方形の断面形状を有し得る。たとえば、第１のアクティブリード２４８は、（たとえば、リボン形状のように）全体的に平坦化され得る。いくつかの実施形態では、リード２４６、２４８、２５０、２５１の各々は、リード２４６、２４８、２５０、２５１のそれぞれの最大幅よりも少なくとも２０倍大きい、それぞれの長さを有し得る。
【0036】
[0051]図１Ａの低インダクタンス構成要素１００および／または図２の多層多層モノリシックコンデンサデバイス２０１は、たとえば本明細書に記載されるように、第１の端子と第２の端子との間に直列に形成された２つのコンデンサを含み得る。本明細書に記載されるすべての実施形態に関連する当業者によって理解されるように、対象の多層構造における協調層は、電極層を備え、これは、その後、統合された容量性構造を形成する。
【0037】
[0052]図３Ａは、第１の電極層３２０を示している。第１の電極層３２０は、図１Ａの構成要素１００を参照して説明される。しかしながら、図２の多層モノリシックコンデンサデバイス２０１は、同様に構成され得ることを理解されたい。第１の電極層３２０は、図１Ａの構成要素１００の第１および第２の接地端子１０８、１１０にそれぞれ接続された一対の対向するエッジ３２４、３２６を有する十字形状電極３２２を含み得る。図３Ｂは、第１のアクティブ端子１０４（図１Ａ）と接続された第１の電極３３０と、第２のアクティブ端子１０６（図１Ａ）と接続された第２の電極３３２とを含む第２の電極層３２８を示す。図３Ｃは、交互する第１および第２の電極層３２０、３２８の積み重ねを示している。
【0038】
[0053]図３Ｄは、図１Ａのデバイス１００の概略図３００を示している。デバイス１００は、直列および並列コンデンサを収容するための単一のデバイスソリューションを提供することができる。デバイス１００は、第１のコンデンサ３３８および第２のコンデンサ３４０を含み得る。再び図３Ａおよび図３Ｂを参照して示すように、第１のコンデンサ３３８は、十字形状電極３２２と、第１の電極３３０との間の、第１のオーバラップ領域３３４において形成され得る。第２のコンデンサ３５６は、十字形状電極３２２と、第２の電極３３２との間の、第２のオーバラップ領域３３６において形成され得る。第１のオーバラップ領域３３４は、第１のコンデンサおよび第２のコンデンサがほぼ等しい静電容量を示すように、第２のオーバラップ領域３３６とほぼ等しくてもよい。しかしながら、他の実施形態では、第１のオーバラップ領域３３４は、第２のオーバラップ領域３３６よりも大きくても小さくてもよく、その結果、第１の静電容量は、第２の静電容量よりも大きくても小さくてもよい。第１の静電容量および第２の静電容量のうちの一方または両方は、約１０ｎＦから約３μＦの範囲であり得る。
【0039】
[0054]第１のアクティブリード１１２は、（たとえば、図１に示される第１のアクティブ端子１０４を介して）第１のコンデンサ３３８と接続され得る。第２のアクティブリード１１４は、（たとえば、図１に示される第２のアクティブ端子１０６を介して）第２のコンデンサ３４０と接続され得る。第１および第２の接地リード１１６、１１８は、分割フィードスルー構成で、第１および第２のコンデンサ３３８、３４０の間の位置において接続され得る。たとえば、第１および第２の接地リード１１６、１１８はそれぞれ、接地端子１８０、１１０と接続され得る（図１Ａ）。
【0040】
[0055]図３Ｅは、図２のデバイス２００の概略図３５０を示している。バリスタ３５２は、アクティブリード１１２、１１４の間に電気的に接続され得る。
[0056]図４Ａおよび図４Ｂは、本開示の態様による多層コンデンサの別の実施形態の電極構成を示している。図４Ａを参照して示すように、第１の電極層４２０は、第１および第２の接地端子１０８、１１０（図１Ａ）とそれぞれ接続され得る一対の対向するエッジ４２４、４２６を有する十字形状電極２２２を含み得る。図４Ｂは、第１のアクティブ端子１０４と接続された第１の電極４３０と、第２のアクティブ端子１０６と接続された第２の電極４３２とを含む第２の電極層４２８を示している。図４Ｃは、交互する第１および第２の電極層４２０、４２８の積み重ねを示している。再び図４Ａを参照して示すように、十字形状電極４２２は、第１のオーバラップ領域４３４に沿って第１の電極４３０とオーバラップして、第１のコンデンサ４３８を形成し、第２のオーバラップ領域４３６に沿って第２の電極４３２とオーバラップして、第２のコンデンサ４４０を形成し得る。
[0056]図４Ａおよび図４Ｂは、本開示の態様による多層コンデンサの別の実施形態の電極構成を示している。図４Ａを参照して示すように、第１の電極層４２０は、第１および第２の接地端子１０８、１１０（図１Ａ）とそれぞれ接続され得る一対の対向するエッジ４２４、４２６を有する十字形状電極２２２を含み得る。図４Ｂは、第１のアクティブ端子１０４と接続された第１の電極４３０と、第２のアクティブ端子１０６と接続された第２の電極４３２とを含む第２の電極層４２８を示している。図４Ｃは、交互する第１および第２の電極層４２０、４２８の積み重ねを示している。再び図４Ａを参照して示すように、十字形状電極４２２は、第１のオーバラップ領域４３４に沿って第１の電極４３０とオーバラップして、第１のコンデンサ４３８を形成し、第２のオーバラップ領域４３６に沿って第２の電極４３２とオーバラップして、第２のコンデンサ４４０を形成し得る。
【0041】
[0057]図５Ａおよび図５Ｂは、図３Ａから図４Ｃを参照して上記の電極構成に関して追加のコンデンサを含むそれぞれの追加の電極構成を示す。図５Ａおよび図５Ｂの電極構成は、図１Ａの構成要素１００を参照して説明される。しかしながら、図２の多層モノリシックコンデンサデバイス２０１は、同様に構成され得ることを理解されたい。図５Ａを参照して示すように、第１の電極構成５００は、第１の領域５０１および第２の領域５０８を含み得る。第１の領域は、たとえば、図３Ａから図３Ｃを参照して上記で説明したように、十字形状電極５０２、第１の電極５０４、および第２の電極５０６を含み得る。
【0042】
[0058]第２の領域５０８は、複数の第４の電極５１２とインタリーブされた複数の第３の電極５１０によって形成された第３のコンデンサを含み得る。第３の電極５１０は、第１のアクティブ端子１０４（図１Ａ）と接続され得、第４の電極５１２は、第２のアクティブ端子１０６（図１Ａ）と接続され得る。
【0043】
[0059]図５Ｂは、第１の領域５５２、第２の領域５５４、および第３の領域５５６を含む第２の電極構成５５０を示している。第１の領域５５２は、たとえば、図３Ａから図３Ｃを参照して上記で説明したように、１つまたは複数の十字形状電極５５８、１つまたは複数の第１の電極５６０、および１つまたは複数の第２の電極５６２を含む電極の積み重ねを含み得る。
【0044】
[0060]第２の領域５５４は、複数の第４の電極５６６とインタリーブされた複数の第３の電極５６４を含み得る。第３の電極５６４は、第１のアクティブ端子１０４（図１Ａ）と接続され得、第４の電極５５６は、第２のアクティブ端子１０６（図１Ａ）と接続され得る。
【0045】
【0046】
[0062]図６Ａは、図５Ａのデバイス５００の概略図６００を示している。より具体的には、デバイス５００は、アクティブリード６０２、６０３を含み得る。第１のコンデンサ６０４および第２のコンデンサ６０６は、たとえば、図５Ａに関して上記で説明したように、第１の領域６０７に形成され得る。接地リード６１０は、第１のコンデンサ６０４と第２のコンデンサ６０６との間にある位置において接続され得る（たとえば、図５Ａを参照して上記で説明した十字形状電極５０２と接続される）。第３のコンデンサ６０８は、たとえば図５Ａに関して上記で説明したように、第２の領域６０９において、アクティブリード６０２、６０３の間に、第１および第２のコンデンサ６０４、６０６と並列に、電気的に接続され得る。
【0047】
[0063]図６Ｂは、図５Ｂのデバイス５５０の概略図６５０を示す。デバイス５５０は、一般に、図５Ａのデバイス５００と同様に構成され得る。それに加えて、バリスタ６６０は、アクティブリード６４８および６５２との間に、コンデンサ６５４、６５６、６５８と並列に接続され得る。
【0048】
[0064]図７は、低インダクタンス構成要素を形成するための方法７００のフローチャートである。一般に、方法７００は、図１Ａおよび図２の構成要素１００、２００を参照して本明細書で説明される。しかしながら、開示された方法７００は、任意の適切な構成要素を用いて実施され得ることが理解されるべきである。それに加えて、図７は、例示および説明の目的で特定の順序で実行されるステップを示しているが、本明細書で説明される方法は、特定の順序または配置に限定されない。本明細書で提供される開示を使用する当業者は、本開示の範囲から逸脱することなく、本明細書で開示される方法の様々なステップを、様々な方法で省略、再配置、組み合わせ、および／または適合させることができることを理解するであろう。
【0049】
【0050】
[0066]方法７００は、たとえば、図１Ａから図６Ｂを参照して上記で説明したように、（７０４）において、一対のコンデンサが、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、第１のアクティブ端子と、第２のアクティブ端子と、多層コンデンサ本体の外部の少なくとも１つの接地端子とを形成することを含み得る。
【0051】
[0067]方法７００は、（７０６）において、少なくとも１つのリードを、第１のアクティブ端子、第２のアクティブ端子、または少なくとも１つの接地端子のうちの少なくとも１つの端子と接続することを含み得る。リードは、それぞれの長さおよび最大幅を有し得る。（複数のリードが存在する場合）少なくとも１つのリードのそれぞれの幅に対する長さの比は、約２０未満であり得る。
【0052】
[0068]開示された構成を達成する際における個々のステップは、その代表としてのみ意図されており、他に示された開示の一般的な性質を超える他の態様の必要な使用を示すものではないことを理解されたい。たとえば、当業者は、選択されたステップが、本開示の主題の所与の用途のために選択された特定の設計を生成するために実施され得ることを認識するであろう。
【0053】
[0069]そのような本開示の主題は、その特定の実施形態に関して詳細に説明されているが、当業者は、前述の理解に達すると、そのような実施形態に対する変更、変形、および均等物を容易に生成できることが理解されよう。したがって、本開示の範囲は、限定ではなく例としてであり、主題の開示は、当業者に容易に明らかになるように、本開示の主題へのそのような修正、変形、および／または追加を含めることを排除しない。
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【国際調査報告】