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特表2022-543151複数の異なるマスタによって不揮発性メモリに非干渉アクセスするためのメモリコントローラおよび関連するシステムならびに方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-10-07
(54)【発明の名称】複数の異なるマスタによって不揮発性メモリに非干渉アクセスするためのメモリコントローラおよび関連するシステムならびに方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20220930BHJP
G06F 13/372 20060101ALI20220930BHJP
【ＦＩ】
G06F12/00 570B
G06F12/00 571A
G06F12/00 597U
G06F13/372 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022507413
(86)(22)【出願日】2020-08-03
(85)【翻訳文提出日】2022-03-04
(86)【国際出願番号】 US2020044792
(87)【国際公開番号】W WO2021026095
(87)【国際公開日】2021-02-11
(31)【優先権主張番号】62/883,019
(32)【優先日】2019-08-05
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/719,465
(32)【優先日】2019-12-18
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364997
【氏名又は名称】サイプレス セミコンダクター コーポレーション
【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】ハンス ファン アントウェルペン
(72)【発明者】
【氏名】モーガン アンドリュー ウェイトリー
(72)【発明者】
【氏名】クリフォード ズィットロー
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CA09
(57)【要約】
本装置は、複数の処理ソースと、複数の処理ソースからの読み出し要求を、所定の時分割多重（ＴＤＭ）コマンドスロットに割り当てるように構成されたマルチプレクサ（ＭＵＸ）と、を含むことができる。メモリコントローラは、ＭＵＸから受信した読み出し要求から、前記読み出し要求に割り当てられたＴＤＭコマンドスロットの間に、単方向のコマンドアドレスバス上で不揮発性メモリ（ＮＶＭ）コマンドおよびアドレスデータを生成することができる。アドレスデータは、少なくともバンクアドレスを含むことができる。本装置は、受信したデータクロックの立ち上がりエッジおよび立ち下がりエッジに同期して、読み出されたデータを単方向の並列データバス上で受信することもできる。読み出されたデータは、所定の順序を有するＴＤＭ読み出しスロット内で受信可能である。デマルチプレクサは、それぞれのＴＤＭ読み出しスロットの読み出されたデータを、ＴＤＭ読み出しスロットの位置に基づいて所定の順序で複数の処理ソースのうちの１つに供給することができる。関連する方法およびシステムも開示される。
【特許請求の範囲】
【請求項1】
複数の処理ソースと、マルチプレクサ（ＭＵＸ）と、
メモリコントローラと、
デマルチプレクサ（ＤＭＵＸ）と、
を含む装置であって、
前記マルチプレクサ（ＭＵＸ）は、前記複数の処理ソースからの読み出し要求を、所定の時分割多重（ＴＤＭ）コマンドスロットに割り当てるように構成されており、
前記メモリコントローラは、前記ＭＵＸから受信した読み出し要求から、前記読み出し要求に割り当てられたＴＤＭコマンドスロットの間に、単方向のコマンドアドレスバス上で不揮発性メモリ（ＮＶＭ）コマンドおよびアドレスデータを生成するように構成されており、前記アドレスデータは、少なくともバンクアドレスを含み、
前記メモリコントローラは、受信したデータクロックの立ち上がりエッジおよび立ち下がりエッジに同期して、読み出されたデータを単方向の並列データバス上で受信するように構成されており、前記読み出されたデータは、所定の順序を有するＴＤＭ読み出しスロット内で受信され、
前記デマルチプレクサ（ＤＭＵＸ）は、それぞれのＴＤＭ読み出しスロットの前記読み出されたデータを、前記ＴＤＭ読み出しスロットの位置に基づいて前記所定の順序で前記複数の処理ソースのうちの１つに供給するように構成されている、
装置。
【請求項2】
前記複数の処理ソースは、単一のホスト装置の複数の異なる処理コアである、請求項１記載の装置。
【請求項3】
それぞれの処理ソースは、ＮＶＭ装置の割り当てられたバンクのアドレスにのみ読み出し要求を発行し、１つのバンクは、２つ以下の処理ソースに割り当てられている、
請求項１記載の装置。
【請求項4】
前記ＭＵＸは、同じ１つのバンクにアクセスするための複数の異なる処理ソースに、連続するＴＤＭ読み出しスロットが割り当てられることを阻止するように構成されている、請求項３記載の装置。
【請求項5】
前記複数の処理ソースのうちの複数は、比較的大きなシステムのサブシステムをそれぞれ制御するサブシステム制御プロセスであり、前記複数の処理ソースのうちの少なくとも１つは、前記サブシステム制御プロセスを監視する監督プロセスである、
請求項１記載の装置。
【請求項6】
前記装置は、自動車コントローラであり、前記サブシステムは、自動車のサブシステムである、
請求項５記載の装置。
【請求項7】
前記コマンドアドレスバスおよび前記並列データバスは、ＬＰＤＤＲ４規格に即したシグナリングとの互換性を有する、請求項１記載の装置。
【請求項8】
方法であって、少なくとも１つの不揮発性メモリ（ＮＶＭ）バンクを、コントローラ装置の複数の異なる制御プロセスに割り当て、それぞれの制御プロセスは、割り当てられたＮＶＭバンクにのみアクセス要求を発行し、
前記複数のプロセスからのアクセス要求を、所定の時分割多重（ＴＤＭ）コマンドスロットに多重化し、
前記コントローラ装置のメモリコントローラ回路の動作により、
前記ＭＵＸから受信したアクセス要求から、割り当てられたＴＤＭコマンドスロットの間に、単方向のコマンドアドレスバス上でコマンドおよびアドレスデータを生成し、
受信したデータクロックの立ち上がりエッジおよび立ち下がりエッジに同期して、読み出されたデータを単方向の並列データバス上で受信し、前記読み出されたデータは、所定の順序を有するＴＤＭ読み出しスロット内で受信され、
それぞれのＴＤＭ読み出しスロットからの前記読み出されたデータを、前記ＴＤＭ読み出しスロットの位置に基づいて前記所定の順序で前記複数のプロセスのうちの１つに多重分離する、
方法。
【請求項9】
それぞれの制御プロセスは、プロセッサコアによって実行されるプロセスを含む、請求項８記載の方法。
【請求項10】
１つのバンクが複数の制御プロセスに割り当てられる場合、割り当てられた複数の異なる制御プロセスによる前記バンクへのアクセス要求は、連続するＴＤＭコマンドスロット上では発生しない、請求項８記載の方法。
【請求項11】
前記メモリコントローラは、ＬＰＤＤＲ４規格との互換性を有するシグナリングによってデータを受信および送信する、請求項８記載の方法。
【請求項12】
前記コマンドおよびアドレスデータは、コマンドのシーケンスとして送信され、それぞれのコマンドは、入力クロックの２つのクロックサイクルにわたって送信されたコマンドおよび／またはアドレス値を含み、前記コマンドおよびアドレスデータを生成することは、２つ以下のコマンドによって１つのバンクへの読み出し動作を実行することを含む、
請求項８記載の方法。
【請求項13】
前記ＴＤＭコマンドスロットは、時間の経過と共に繰り返され、前記複数の制御プロセスのうちの少なくとも１つは、他の制御プロセスよりも多くのＴＤＭコマンドスロットに割り当てられる、
請求項８記載の方法。
【請求項14】
前記コントローラ装置は、自動車コントローラ装置であり、前記複数の制御プロセスのうちの複数は、自動車のサブシステムを制御するように構成されており、
少なくとも１つの制御プロセスは、他の制御プロセスを監視する監督プロセスである、
請求項８記載の方法。
【請求項15】
プロセッサ装置と、ＮＶＭ装置と、
単方向のコマンドアドレスバスと、
単方向のデータバスと、
を含むシステムであって、
前記プロセッサ装置は、
複数のプロセッサコアと、
それぞれのプロセッサコアからの読み出し要求を、所定の時分割多重（ＴＤＭ）コマンドスロットに割り当てるように構成されたマルチプレクサ（ＭＵＸ）と、
前記ＭＵＸからの前記読み出し要求に応答して、不揮発性メモリ（ＮＶＭ）コマンドおよびアドレスデータを生成し、読み出されたデータをＴＤＭ読み出しスロット内で受信するように構成されたメモリコントローラと、
それぞれのＴＤＭ読み出しスロットの前記読み出されたデータを、前記複数のプロセッサコアのうちの１つに供給するように構成されたデマルチプレクサ（ＤＭＵＸ）と、
を含み、
前記ＮＶＭ装置は、複数の別個にアドレス指定可能なバンクを含み、
前記単方向のコマンドアドレスバスは、前記コマンドおよびアドレスデータを前記プロセッサ装置から前記ＮＶＭ装置に送信するように構成されており、
前記単方向のデータバスは、前記読み出されたデータを前記ＮＶＭ装置から前記プロセッサ装置に送信するように構成されている、
システム。
【請求項16】
前記ＴＤＭコマンドスロットは、それぞれ同じ持続時間を有し、前記ＮＶＭ装置は、前記コマンドアドレスデータを受信してから対応する読み出されたデータを出力するまでの期間を含むバンクアクセス時間を有し、
前記ＴＤＭコマンドスロットの持続時間は、前記バンクアクセス時間よりも短い、
請求項１５記載のシステム。
【請求項17】
前記ＮＶＭ装置は、前記プロセッサ装置から複数の異なるバンクへの読み出し要求が、連続するＴＤＭコマンドスロット上で受信されたことに応答して、前記複数の別個にアドレス指定可能なバンクのうちの第２のバンクにアクセスしている間に、前記複数の別個にアドレス指定可能なバンクのうちの第１のバンクにアクセスするように構成されている、請求項１５記載のシステム。
【請求項18】
前記プロセッサ装置は、前記ＮＶＭ装置の前記複数の別個にアドレス指定可能なバンクを２つ以下のプロセッサコアに割り当てる構成記憶回路を含み、前記プロセッサ装置は、
それぞれのプロセッサコアを、前記複数の別個にアドレス指定可能なバンクのうちの１つの割り当てられたバンクにのみアクセスするように制約し、
連続するＴＤＭコマンドスロットへのアクセスが、同じ１つの別個にアドレス指定可能なバンクに発行されることを阻止する、
ように構成されている、
請求項１５記載のシステム。
【請求項19】
前記プロセッサ装置は、自動車コントローラ装置であり、前記複数のプロセッサコアの各々は、自動車サブシステムを制御するためのサブシステム制御プロセスを実行するように構成されており、
少なくとも１つのプロセッサコアは、前記サブシステム制御プロセスを監視する監督プロセスとして構成されており、前記監督プロセスは、少なくとも１つの専用のＴＤＭコマンドスロットを有する、
請求項１５記載のシステム。
【請求項20】
前記単方向のコマンドアドレスバスおよび前記単方向のデータバスは、ＬＰＤＤＲ４規格との互換性を有する、請求項１５記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本願は、２０１９年８月５日に出願された米国仮特許出願第６２／８８３，０１９号明細書の利益を主張する２０１９年１２月１８日に出願された米国特許出願第１６／７１９，４６５号明細書の国際出願であり、これら両方の内容全体を参照により本明細書に援用するものとする。
本願は、２０１９年８月５日に出願された米国仮特許出願第６２／８８３，０１９号明細書の利益を主張する２０１９年１２月１８日に出願された米国特許出願第１６／７１９，４６５号明細書の国際出願であり、これら両方の内容全体を参照により本明細書に援用するものとする。
【0002】
技術分野
本開示は、概して、同じ１つの不揮発性メモリ装置にアクセスする複数のマスタ装置およびプロセスを有するシステムに関する。
本開示は、概して、同じ１つの不揮発性メモリ装置にアクセスする複数のマスタ装置およびプロセスを有するシステムに関する。
【背景技術】
【0003】
多くの制御システムは、それぞれ異なるサブシステムを制御する複数のプロセス（例えば、コア）を含むことができる。多くの場合、そのようなプロセスは、不揮発性メモリ（nonvolatile memory：ＮＶＭ）装置にアクセスすることが望まれている。ＮＶＭ装置は、電力の不在下でも重要なデータが格納されることを保証することができる。例えば、自動車は、複数のプロセッサコアを有するコントローラを含むことができ、それぞれのコアは、１つの特定のシステムまたは機能のための専用となっている。プロセッサコアは、対応するＮＶＭ装置からデータを読み出すことができ、かつ対応するＮＶＭ装置にデータを格納することができる。
【0004】
従来のシステムの欠点は、レイテンシであろう。同じ１つのＮＶＭ装置に対して複数のプロセスが競合する場合、アクセスに優先順位を付けるために何らかの調停プロセスを採用しなければならない。このような調停がなければ、複数の異なるプロセス間で衝突が発生する可能性があり、これにより、ある１つのプロセスが優先アクセス要求を有する他のプロセスを中断するので、アクセスにおいて予測不可能なレイテンシがもたらされるか、または性能の低下がもたらされる。
【0005】
ＮＶＭ装置にアクセスする際におけるこのような可変のレイテンシに対処するための１つの方法は、いくつかのＮＶＭ装置を特定のプロセスのための専用にした状態で、ＮＶＭ装置の数を増加させることであってよい。このようなアプローチにより、いくつかのプロセスのためのレイテンシを保証することができるが、結果的に生じるシステムのコストおよびサイズを大幅に増大させる可能性がある。
【図面の簡単な説明】
【0006】
【図1A】各実施形態による、プロセッサ装置による不揮発性メモリ（ＮＶＭ）装置への時分割多重（time division multiplex：ＴＤＭ）アクセスを示す図である。
【図1B】各実施形態による、プロセッサ装置による不揮発性メモリ（ＮＶＭ）装置への時分割多重（time division multiplex：ＴＤＭ）アクセスを示す図である。
【図2】１つの実施形態によるシステムのブロック図である。
【図3A】各実施形態による、プロセッサ装置のためのＴＤＭスロット割り当ておよびバンク割り当てを示す表である。
【図3B】各実施形態による、プロセッサ装置のためのＴＤＭスロット割り当ておよびバンク割り当てを示す表である。
【図4A】各実施形態によるデータアクセス時間を示す図である。
【図4B】各実施形態によるデータアクセス時間を示す図である。
【図5A】各実施形態による、プロセッサ装置の複数の処理コアへのバンク割り当ての例を示す図である。
【図5B】各実施形態による、プロセッサ装置の複数の処理コアへのバンク割り当ての例を示す図である。
【図5C】各実施形態による、プロセッサ装置の複数の処理コアへのバンク割り当ての例を示す図である。
【図6A】各実施形態による、プロセッサ装置によるＮＶＭアクセスを示すタイミング図である。
【図6B】各実施形態による、プロセッサ装置によるＮＶＭアクセスを示すタイミング図である。
【図7】各実施形態によるプロセッサ装置の種々の構成を示す表である。
【図8A】それぞれ異なる実施形態によるプロセッサアクセスを示す図である。
【図8B】それぞれ異なる実施形態によるプロセッサアクセスを示す図である。
【図8C】それぞれ異なる実施形態によるプロセッサアクセスを示す図である。
【図8D】それぞれ異なる実施形態によるプロセッサアクセスを示す図である。
【図9】各実施形態によるプロセッサ装置のデータアクセス性能を示す表である。
【図10】１つの実施形態による方法のフローチャートである。
【図11】各実施形態による自動車制御システムを示す図である。
【図12A】各実施形態に含めることができる読み出しコマンドを示す図である。
【図12B】各実施形態に含めることができる読み出しコマンドを示す図である。
【図13】各実施形態に含めることができるＮＶＭ装置のブロック図である。
【図14】１つの実施形態による自動車システムの図である。
【発明を実施するための形態】
【0007】
各実施形態によれば、コントローラ装置は、複数の処理回路（例えば、コア）を含むことができる。それぞれの処理回路は、ＮＶＭ装置のバンクにアクセスするための要求を発行することができる。このようなアクセス要求には、時分割多重（ＴＤＭ）構成でスロットを割り当てることができる。次いで、メモリコントローラ回路が、これらの要求をＴＤＭ順序でコマンドアドレス値として、ＮＶＭ装置へのコマンドアドレスバスを介して発行することができる。読み出し要求の場合には、引き続き、読み出されたデータを、単方向のダブルデータレート（double data rate：ＤＤＲ）データバスにおいて同様にＴＤＭ方式で受信することができる。特定のＴＤＭスロット内で受信された読み出されたデータは、要求を発行してきたプロセスに対応することができる。
【0008】
いくつかの実施形態では、それぞれのプロセスに、ＮＶＭ装置の少なくとも１つのＮＶＭバンクを割り当てることができ、プロセスは、各自に割り当てられたＮＶＭバンクにのみアクセスする。
【0009】
いくつかの実施形態では、それぞれのプロセスを、ＮＶＭ装置の２つ以下のＮＶＭバンクに割り当てることができる。
【0010】
いくつかの実施形態では、ある１つのプロセスが１つのＴＤＭスロットにおいてＮＶＭバンクにアクセスした場合には、直後に後続するＴＤＭスロットにおいて別のプロセスがその同じＮＶＭバンクにアクセスすることはできない。
【0011】
いくつかの実施形態では、コントローラ装置は、並列メモリインターフェースを介してＮＶＭ装置にアクセスすることができる。並列メモリインターフェースは、ＪＥＤＥＣによって公布されたＬＰＤＤＲ４規格との互換性を有することができる。
【0012】
以下の種々の実施形態において、同様の項目は、同じ参照符号によって参照されるが、ただし、先頭の桁は、図面の番号に対応する。
【0013】
図１Ａおよび図１Ｂは、各実施形態による、プロセッサ装置１００および動作を示すブロック図である。プロセッサ装置１００は、複数の処理コア１０２－０～１０２－３、マルチプレクサ（ＭＵＸ）１０４、デマルチプレクサ（ＤＭＵＸ）１０６、コア割り当てデータ１０７－０、ＴＤＭ割り当てデータ１０７－１および並列ＤＤＲメモリコントローラ１０８を含むことができる。コア（１０２－０～１０２－３）は、それぞれ別個の処理タスクのための専用であってよい処理回路を含むことができる。各実施形態によれば、コア（１０２－０～１０２－３）を、対応するＮＶＭ装置１１２の１つまたは複数のＮＶＭバンク（図示せず）に割り当てることができる。したがって、コア（１０２－０～１０２－３）がＮＶＭバンクに割り当てられると、そのコアは、割り当てられていないバンクへのアクセスを要求することはない。図１Ａ／図１Ｂには４つのコアが図示されているが、プロセッサ装置は、それより多数または少数のコアを有してもよい。
【0014】
ＭＵＸ１０４は、コア（１０２－０～１０２－３）からのアクセス要求を受信し、これらのアクセス要求をＴＤＭ構成で所定のＴＤＭコマンドスロットに割り当てることができる。各実施形態によれば、１つのコア（１０２－０～１０２－３）を２つ以上のＴＤＭコマンドスロットに割り当てることはできるが、複数のコア（１０２－０～１０２－３）を同じ１つのＴＤＭコマンドスロットに割り当てることはできない。ＴＤＭコマンド構成は、所定の順序で循環することができる。いくつかの実施形態では、アクセス要求が、ＭＵＸ１０４において正しいＴＤＭコマンドスロットよりも前に受信されると、ＭＵＸ１０４は、適切なタイムスロットまでその要求をサービスするのを待機することができる。さらに、所与のＴＤＭコマンドスロットに対するアクセス要求がなければ、ＭＵＸ１０４は、要求を発行することができない。
【0015】
ＭＵＸ１０４は、任意の適切な形態をとることができる。ＭＵＸ１０４は、データバッファのような専用の回路を含むことができ、データバッファは、アクセス要求を受信し、これらのアクセス要求をＴＤＭコマンドスロットに対応する場所に格納し、その後、これらのアクセス要求を適切な時間に出力する。しかしながら、ＭＵＸ１０４は、それぞれのコア（１０２－０～１０２－３）上で実行される調整されたプロセスであってもよい。それぞれのコア（１０２－０～１０２－３）は、アクセス要求を、各自の専用のＴＤＭスロットに限定している。これらは、ほんの２つの例にすぎず、限定するものとみなされるべきではない。当業者であれば、種々の他のＭＵＸ構成に想到することができるだろう。
【0016】
ＤＭＵＸ１０６は、任意の適切な形態をとることができる。ＭＵＸ１０４の場合のように、ＤＭＵＸ１０６も、データバッファのような専用の回路を含むことができ、データバッファは、読み出されたデータを受信し、これらの読み出されたデータをＴＤＭスロットに対応する場所に格納する。その後、このような読み出されたデータを、対応するコア（１０２－０～１０２－３）によって読み出すことができる。あるいは、コア（１０２－０～１０２－３）は、データを読み出すための複数のアクセスを調整して、各自に割り当てられたＴＤＭ読み出しスロット内のデータのみを読み出すことができる。
【0017】
コア割り当てデータ１０７－０は、どのＮＶＭバンクがどのコア（１０２－０～１０２－３）に割り当てられているかを記録することができる。コア割り当てデータ１０７－０は、構成レジスタを含む、プロセッサ装置１００のメモリ回路に格納可能である。図示の特定の実施形態では、コア０は、ＮＶＭバンク０および１の両方に割り当てられており、コア１は、ＮＶＭバンク１に割り当てられており、コア２は、ＮＶＭバンク２に割り当てられており、コア３は、ＮＶＭバンク２および３に割り当てられている。ＴＤＭ割り当てデータ１０７－１は、どのコアがどのＴＤＭコマンドスロットを有するかを記録することができる。ＴＤＭ割り当てデータ１０７－１は、構成レジスタを含む、プロセッサ装置１００のメモリ回路に格納可能である。図示の特定の実施形態では、コア３にはＴＤＭスロット０が与えられており、コア０にはＴＤＭスロット１が与えられており、コア２にはＴＤＭスロット２が与えられており、コア１にはＴＤＭスロット３が与えられている。図１Ａ／図１Ｂは、４つのＴＤＭスロットを図示しているが、後で示すように他の実施形態は、これとは異なる数のＴＤＭスロットを含んでいてもよい。
【0018】
メモリコントローラ回路１０８は、ＮＶＭ装置１１２のバンクにアクセスするためのコントローラ回路を含むことができる。各実施形態によれば、メモリコントローラ回路１０８は、コマンドアドレスバス１１０を介して並列ビットのシーケンスとしてコマンドおよびアドレスデータを発行することができる。読み出されたデータは、単方向の読み出しデータバス１１４を介して並列ビットのセットの形態で受信可能である。このような読み出されたデータは、データクロックの立ち下がりエッジおよび立ち上がりエッジと同期してグループ（例えば、バースト）で受信可能である。
【0019】
図１Ａは、１つの実施形態による読み出し動作の開始の一例を示す。
【0020】
円１に示されているように、コア（１０２－０～１０２－３）は、種々のバンクに対して読み出し要求を発行することができる。図１Ａの例では、コア１０２－０がＮＶＭバンク０に読み出し要求を発行し、コア１０２－１がＮＶＭバンク１に読み出し要求を発行し、コア１０２－２がＮＶＭバンク２に読み出し要求を発行し、コア１０２－３がＮＶＭバンク３に読み出し要求を発行する。このような要求は、コア割り当てデータ１０７－０を遵守しているので適切である。種々の読み出し要求は、種々の時間および種々の順序で発生する可能性がある。
【0021】
円２に示されているように、ＭＵＸ１０４は、コア（１０２－０～１０２－３）によって発行された要求を、ＴＤＭ割り当てデータ１０７－１に基づいて順序付けすることができる。読み出し要求は、これらの読み出し要求がいつコア（１０２－０～１０２－３）によって発行されたかに関係なく、ＴＤＭ割り当てデータ１０７－１に従って順序付け可能である。したがって、読み出し要求を、以下の順序で、すなわち、（コア３によって発行された）バンク３への読み出し（すなわち、ＴＤＭスロット０）；（コア０によって発行された）バンク０への読み出し（すなわち、ＴＤＭスロット１）；（コア２によって発行された）バンク２への読み出し（すなわち、ＴＤＭスロット２）；（コア１によって発行された）バンク１への読み出し（すなわち、ＴＤＭスロット３）の順序で、メモリコントローラ回路１０８に発行することができる。
【0022】
円３に示されているように、メモリコントローラ回路１０８は、割り当てられたＴＤＭスロット内のコマンドアドレスバス１１０上で、適切なコマンドおよびアドレスデータを生成することができる。
【0023】
【0024】
円４に示されているように、プロセッサ装置１００によって発行されたコマンドおよびアドレスデータに応答して、ＮＶＭ装置１１２は、これらのコマンドおよびアドレスデータを受信した順序で、結果的に生じた読み出されたデータを出力することができる。このような読み出されたデータを、単方向のデータバス１１４上にＤＤＲ形式で出力することができる。
【0025】
円５に示されているように、メモリコントローラ回路１０８は、ＮＶＭ装置から読み出されたデータを受信して、これをＤＭＵＸ１０６に供給することができる。読み出されたデータのそれぞれのセットは、ＴＤＭ割り当てデータ１０７－１によって設定された順序を有するＴＤＭ読み出しスロット内で受信可能である。
【0026】
円６に示されているように、ＤＭＵＸ１０６は、いつそのような読み出されたデータを受信したか（すなわち、読み出されたデータのＴＤＭ読み出しスロット）に基づいて、コア（１０２－０～１０２－３）によるアクセスのために読み出されたデータを順序付けることができる。
【0027】
このようにして、同じ１つの処理装置の複数の異なるコアが、ＴＤＭ読み出しアクセスと、結果的に生じた読み出されたデータと、を介して同じ１つのメモリ装置の複数の異なるバンクにアクセスすることを保証することができる。
【0028】
図２は、１つの実施形態によるシステム２５０のブロック図である。システム２５０は、プロセッサ装置２００およびＮＶＭ装置２１２を含むことができる。プロセッサ装置２００は、複数のプロセス（例えば、コア）からコマンド／アドレス値（およびオプションとして書き込みデータ値）を受信することができる。図示の実施形態では、コマンド／アドレスデータは、６つの並列ビット２１６－０～２１６－５のセット（ＡＸ［０］～ＡＸ［５］）の形態で受信可能である。コマンド／アドレス値（ＡＸ［０］～ＡＸ［５］）は、複数の異なるプロセスから受信可能であるか、または複数の異なるプロセスからの要求によって生成可能である。さらに、複数のプロセスを１つまたは複数の特定のバンクに割り当てることができる。バンクへのアクセスは、コマンド／アドレス値（ＡＸ［０］～ＡＸ［５］）の形態で受信される上位のアドレスビットによって規定可能である。
【0029】
ＴＤＭコマンドＭＵＸ２０４は、コマンドアドレス値（ＡＸ［０］～ＡＸ［５］）を所定のＴＤＭコマンド順序で物理インターフェース（ＰＨＹ）２０８に適用することができ、なお、ＴＤＭスロットは、特定のプロセス（例えば、コア）のための専用となっている。種々の可能なＴＤＭ割り当ての例を、本明細書でさらに詳細に説明することとする。
【0030】
ＰＨＹ２０８は、コマンド／アドレス値（ＡＸ［０］～ＡＸ［５］）を、コマンドアドレスバス２１０（すなわち、６つのコマンドアドレスライン）上で駆動される対応する信号に変換することができる。このようなシグナリングは、既存の並列データインターフェース規格との互換性を有することができ、いくつかの実施形態では、ＬＰＤＤＲ４規格との互換性を有することができる。コマンド／アドレス値（ＡＸ［０］～ＡＸ［５］）は、既存の規格との互換性を有するコマンドを構築することができる。しかしながら、いくつかの実施形態では、コマンド／アドレス値（ＡＸ［０］～ＡＸ［５］）は、カスタムのコマンドであってよい。すなわち、規格に準拠したシグナリングによってコマンドを受信することができるが、送信されるビット値は、既存の規格の一部ではない。
【0031】
ＮＶＭ装置２１２は、複数のバンク２２８－０～２２８－７、インターコネクト２３０、コマンドキュー２２４、読み出しデータキュー２２６およびメモリＰＨＹ２２２を含むことができる。バンク（２２８－０～２２８－７）は、それぞれ複数のＮＶＭセルを含むことができる。ＮＶＭセルは、データを不揮発的に格納する任意の適切な種類の不揮発性メモリセルであってよい。いくつかの実施形態では、ＮＶＭメモリセルは、ＮＯＲ型アーキテクチャを有する「フラッシュ」型メモリセルであってよい。それぞれのバンク（２２８－０～２２８－７）の内部で、ＮＶＭセルは、１つまたは複数のアレイの形態に配置可能であり、行アドレスおよび列アドレスによってアクセス可能である。バンク（２２８－０～２２８－７）は、別個にアドレス指定可能である。すなわち、ＮＶＭ装置２１２の物理的なアドレス指定は、それぞれのバンク（２２８－０～２２８－７）毎の別個のバンクアドレスを有することができる。全てのバンク（２２８－０～２２８－７）を、インターコネクト２３０に接続することができる。
【0032】
インターコネクト２３０は、バンク（２２８－０～２２８－７）へのアクセスを可能にすることができ、ほんの数例ではあるが、デコーダ、プログラム回路および読み出し回路（例えば、センスアンプ）のような任意の適切な回路を含むことができる。図示の実施形態では、インターコネクト２３０は、コマンドキュー２２４からコマンド／アドレス値を受信し、これに応答して、アドレス指定されたバンク内のＮＶＭセルにアクセスすることができる。インターコネクト２３０は、バンク（２２８－０～２２８－７）から読み出されたデータを受信し、読み出されたデータを読み出しデータキュー２２６に供給することもできる。
【0033】
コマンドキュー２２４は、インターコネクト２３０に供給されたコマンド／アドレス値を受信および格納することができる。いくつかの実施形態では、コマンドキュー２２４は、コマンド／アドレス値を先入れ先出し方式で供給することができる。しかしながら、コマンド／アドレスデータを、プロセッサ装置２００によって規定されたＴＤＭ順序で受信してもよいことが理解される。読み出しデータキュー２２６は、インターコネクト２３０から読み出されたデータを受信して、これをメモリＰＨＹ２２２に供給することができる。いくつかの実施形態では、読み出しデータキュー２２６は、読み出されたデータを、受信したコマンド／アドレス値と同じ順序で供給することができる。したがって、読み出されたデータは、プロセッサ装置２００によって規定された同じＴＤＭ順序に従うことができる。
【0034】
メモリＰＨＹ２２２は、プロセッサ装置２００のＰＨＹ２０８に対応するＰＨＹであってよい。したがって、メモリＰＨＹ２２２は、コマンドアドレスバス２１０上で送信されたコマンドアドレス値を受信し、読み出されたデータをＤＤＲデータバス２１４上に出力することができる。プロセッサＰＨＹ２０８の場合のように、メモリＰＨＹ２２２は、ほんの一例ではあるがＬＰＤＤＲ４規格のような、既存の並列データインターフェース規格との互換性を有する信号を生成することができる。
【0035】
プロセッサ装置２００に戻って参照すると、ＮＶＭ装置２１２から読み出されたデータは、ＰＨＹ２０８によって受信可能である。結果的に生じるデータ値を、ＴＤＭ読み出しデータＤＭＵＸ２０６に供給することができる。ＴＤＭデータＤＭＵＸ２０６は、読み出されたデータ値（ＤＸ［０］～ＤＸ［１５］）を、ＴＤＭコマンドと同じ順序で対応するプロセスに供給することができる。
【0036】
図３Ａは、１つの実施形態によるＴＤＭコマンドスロット割り当てを示す表である。図３Ａは、所望のアクセスの種類に応じて、どのようにして任意の数のＴＤＭスロットを作成することができるかを示す。例えば、ある１つのマスタ（例えば、コア０は、スロット０および４を取得する）を、他のマスタよりも多くのＴＤＭコマンドスロットに割り当てることができる（例えば、コア０がスロット０および４を取得する一方で、コア２は、スロット２のみを取得する）。このような構成は、ある１つのコアに他のコアよりも高い帯域幅を与える。図３Ａは、６つのＴＤＭコマンドスロットが使用される例を示しているが、コマンドスロットの数は、必要に応じて増減可能である。ＴＤＭコマンドの割り当ては、相対的に固定可能である（例えば、パワーオン時またはリセット時にレジスタによって確立される）が、他の実施形態では、ＴＤＭコマンドスロットを動的に割り当てることができるアクティブなＴＤＭ制御を、プロセッサ装置が含んでいてもよい。
【0037】
ＴＤＭコマンドスロットは、任意の適切なプロセスに割り当て可能であり、したがって、ほんの２つの例ではあるがコアまたはスレッドに応じて割り当て可能である。
【0038】
図３Ｂは、１つの実施形態によるバンク割り当てを示す表である。それぞれのプロセス（この場合にはコア）を、同じ１つのＮＶＭ装置内の特定のアドレス範囲に割り当てることができ、なお、アドレス範囲は、別個にアクセス可能なバンクを含む。このようにして、アクセスを非干渉にすることができるか、または非干渉となるようにスケジューリングすることができる。これによって、プロセスを所定の最大レイテンシの範囲内で提供することができることを保証することができる。図示の例では、コア０およびコア１は、同じ１つのバンク（バンク０）のそれぞれ異なる領域にアクセスすることができる。コア２は、３つのバンク（バンク１，２，３）への単独アクセスと、バンク４の１つの部分へのアクセスと、を有することができる。コア３は、バンク４の別の部分へのアクセスと、バンク５～７への単独アクセスと、を有することができる。いくつかの実施形態では、同じ１つのバンクへのアクセスは、連続するＴＤＭコマンドスロット上では発生することができないようになっている。
【0039】
このようにして、複数のプロセスを、１つのＮＶＭ装置の複数の異なるアドレス空間に割り当てることができ、これにより、コアによる全てのアクセスが非干渉となり、固定の最大レイテンシを有することができることが保証される。
【0040】
図４Ａは、プロセッサ装置に供給可能であるか、またはプロセッサ装置によって決定可能である遅延値を示す表である。遅延値は、ＴＤＭ ＩＮ－ＴＤＭ ＯＵＴ値であってよく、このＴＤＭ ＩＮ－ＴＤＭ ＯＵＴ値は、（読み出しアクセスに対応する）コマンド／アドレス値の適用と、結果的に生じた読み出されたデータと、の間のサイクル数を示唆することができる。このような値によって、プロセッサ装置は、対応するＴＤＭコマンドスロットのための適切なＴＤＭ読み出しスロットを確立することが可能となる。
【0041】
図４Ｂは、各実施形態による読み出し動作に対するレイテンシを示す。プロセッサ装置は、読み出しコマンド（ＣＭＤ／ＡＤＤ ＩＮ）を発行することができる。コマンドおよびアドレス値は、レイテンシＬ_ｉｎの後、ＮＶＭ装置に到達することができる。ＮＶＭ装置は、コマンドおよびアドレスデータの処理と、バンクへのアクセスと、出力バス上での読み出されたデータの駆動と、に対応する、ＮＶＭ装置の独自のアクセスレイテンシＬ_ｎｖｍを有する。読み出されたデータは、レイテンシＬ_ｏｕｔの後、プロセッサ装置によって受信可能となり、要求を発行してきたプロセスにとって利用可能となる。全時間は、アクセス時間ｔ_ａｃｃｅｓｓであり得る。本明細書でより詳細に示されるように、複数の異なるバンクへのアクセスを時間的に重複させることができるので、コマンド／アドレス値を、アクセス時間（ｔ_ａｃｃｅｓｓ）よりも高速なレートで発行することができる。
【0042】
ｔ_ａｃｃｅｓｓに加えて、全レイテンシは、コアのためのＴＤＭタイムスロットが利用可能になると含むことができることが理解される。ＴＤＭコマンドスケジュールは繰り返されるので、現在のＴＤＭラウンドでコアがスロットに到達し損なった場合には、次のＴＤＭラウンドにおいてサービスが提供される。すなわち、ＴＤＭ順序の繰り返しによって、いくらかのレイテンシを伴ってコアにサービスが提供されることが保証される。
【0043】
図５Ａ～図５Ｃは、各実施形態による種々のバンク割り当てを示す図である。図５Ａ～図５Ｃは、システムが４つのコア（コア０～コア３）をＮＶＭ装置の８つのバンク（バンク０～バンク７）に割り当てているものと仮定している。
【0044】
図５Ａは、それぞれのコアにバンク全体が割り当てられている構成を示す。すなわち、コア０にはバンク０／１が割り当てられており、コア１にはバンク２／３が割り当てられており、コア２にはバンク４／５が割り当てられており、コア３にはバンク６／７が割り当てられている。このような構成では、アクセスが干渉する可能性がないので、ＴＤＭコマンドのアクセスは、アクセス順序に対する制約を有していなくてもよい。
【0045】
図５Ｂは、図３Ｂに示されているもののような構成を示す。コア０およびコア１には、バンク０のうちのそれぞれ異なる部分が割り当てられている。コア２には、バンク１、バンク２およびバンク３の全部が割り当てられている。さらに、コア２およびコア３には、バンク４のうちのそれぞれ異なる部分が割り当てられている。コア３には、バンク５、バンク６およびバンク７の全部も割り当てられている。このような構成では、それぞれ１つのバンクを共有するコアペアとコアペアとをＴＤＭコマンドの順序で交互にすることによって、衝突を回避することができる。
【0046】
図５Ｃは、コア（コア２）が３つ以上のバンクに割り当てられている構成を示す。特に、コア２は、バンク１の一部、バンク２ならびにバンク３の全部およびバンク４の一部に割り当てられている。このような構成では、プロセッサ装置は、動的なＴＤＭスケジューリングを採用することができる。例えば、コア２によるアクセスは、バンク１へのアクセスではなかった場合を除いて、コア１によるアクセスの直後に後続する（次のＴＤＭスロットで発生する）ことができず、またその逆も同様である。同様にして、コア２によるバンク４へのアクセスと、コア３によるバンク４へのアクセスも、互いに直後に後続することはできないだろう。ＴＤＭ順序におけるコアの位置が固定されていないので、このような動的スケジューリングによって結果的に可変のレイテンシ時間が生じる可能性があることに留意されたい。
【0047】
図６Ａは、１つの実施形態による、ＮＶＭ装置へのＴＤＭアクセスのスケジューリングを示すタイミング図である。図６Ａは、図５Ａのような構成に関するアクセスを示し、ここでは、それぞれのコアに（それぞれ異なる）バンク全体が割り当てられている。ＮＶＭ装置の複数の異なるバンクに同時にアクセスすることができる（が、複数のコアが同じ１つのバンクに同時にアクセスすることはできない）と想定されている。
【0048】
図６Ａは、コントローラ装置から（ＮＶＭ装置に）出力されたコマンドおよびアドレス入力（コマンド／アドレス）と、アドレス指定されたバンクへのアクセス動作（バンクの読み出し）と、を示す。「バンクの読み出し」は、対応するコアによって識別されるが、それぞれ異なるバンクを対象にしていると理解される。
【0049】
時間ｔ０において、コア０のためにアクセス要求を発行することができる。
【0050】
約ｔ１の時点で、コア０のためのアクセス要求は、「バンクの読み出し」におけるコア０によって示されるようにＮＶＭ装置によって処理され始めることができる。ほぼ同時に、コア１のために次のアクセス要求を発行することができる。
【0051】
時間ｔ２では、コア０のためのバンクアクセスを継続することができるが、さらに、コア１のためのバンクアクセスを開始することができる。このようなアクセスは、それぞれ異なるバンクに対するものであるので、同時に発生することができる。このことは、時間ｔ２とｔ３との間でコア０のためのバンクアクセスとコア１のためのバンクアクセスとが重複していることによって示されている。また、約ｔ２の時点で、コア２のためにアクセス要求を発行することができる。
【0052】
約ｔ３において、コア０のためのバンクアクセスを終了することができる。コア１のためのバンクアクセスを継続することができ、コア２のためのバンクアクセスを開始することができる。時間ｔ３とｔ４との間では、コア１のためのバンクアクセスとコア２のためのバンクアクセスとが同時に発生することができる。また、約ｔ３において、コア３のためにアクセスを発行することができる。
【0053】
コアアクセスは、全てのバンクアクセスが完了するまで、時間に関して重複された形式で継続することができる。
【0054】
引き続き図６Ａを参照すると、コマンドアドレストランザクション（コマンド／アドレス）のための時間は、バンクアクセス時間よりも高速なレートで発生することができることに留意されたい。これにより、高いデータスループット動作を可能にすることができる。さらに、本明細書で述べたように、ＴＤＭ順序が繰り返されるという性質により、全てのアクセス要求を固定された最大レイテンシでサービスすることができる。
【0055】
図６Ｂは、別の実施形態による、ＮＶＭ装置へのＴＤＭアクセスのスケジューリングを示すタイミング図である。図６Ｂは、図５Ｂのような構成に関するアクセスを示し、ここでは、コア０とコア１とが１つのバンクを共有することができ、コア２とコア３とが１つのバンクを共有している。図６Ｂのスケジューリングは、１つのバンクを共有しているコア同士によるアクセスは、隣り合うＴＤＭスロットにおいて発生することができないという制約を示す。このことは、コア０の後に（コア１ではなく）コア２が後続していることと、コア２の後に（コア３ではなく）コア１が後続していることと、を示しているＴＤＭ順序によって保証されている。
【0056】
図６Ｂのスケジューリングは、図６Ａと同じ高いスループット動作と、固定の最大レイテンシと、を有するが、ＴＤＭ順序の制約（それぞれ同じ１つのＮＶＭバンクを共有しているコアペアとコアペアとが交互になる）が加わっている。
【0057】
本明細書で述べたように各実施形態によれば、複数のプロセスに対してそれぞれ異なる帯域幅割り当てが得られるようにＴＤＭコマンドスロットを変更することができる。すなわち、所望の性能を達成するために、いくつかのプロセス（例えば、コア）に対しては帯域幅を増大させ、他のプロセスに対しては帯域幅を減少させることができる。そのようなアプローチでは、ＴＤＭスケジューリングが採用されるので、全てのプロセスが、上限が課されたまたは固定されたレイテンシでＮＶＭ装置にアクセスすることを保証することができる。
【0058】
図７では、「コア」は、プロセスの数を示し、「スロット」は、ＴＤＭスロットの数を示し、「帯域幅」は、それぞれのコアのための全メモリ帯域幅（四捨五入）を示し、「最悪レイテンシ」は、（ＴＤＭスロットにおける）それぞれのコアのための最悪ケースのレイテンシを示し、「ＴＤＭスケジュール」は、コア毎のＴＤＭスロット順序（左から右へ）を示す。図７は、３つの例７３２－０～７３２－２を示す。このような例は、限定するものとみなされるべきではない。
【0059】
第１の例７３２－０は、図６Ａのような構成を示す。それぞれのコアには、ＴＤＭスケジュールにおいて同等のアクセス時間が与えられている。ＴＤＭスケジュールは、４つのＴＤＭスロットを含む。最悪レイテンシは、それぞれのコアに対して同じであり得る。
【0060】
第２の例７３２－１は、コア０およびコア１に、コア２およびコア３よりも多く（２倍）のアクセスが与えられている構成を示す。ＴＤＭスケジュールは、６つのＴＤＭスロットを含む。図示のように、より広い帯域幅を有するコアは、ＴＤＭシーケンス内での各自の位置がより頻繁に出現するので、最悪ケースのレイテンシがより小さくなっている。
【0061】
第３の例７３２－２は、コア０に、コア２およびコア３の４倍の帯域幅と、コア１の２倍の帯域幅と、が与えられている構成を示す。ＴＤＭスケジュールは、８つのＴＤＭスロットを含む。ここでも、より広い帯域幅を有するコアは、最悪ケースのレイテンシがより良好になっている。
【0062】
このようにして、いくつかのプロセスのための帯域幅を他のプロセスの帯域幅よりも増加させるためにＴＤＭアクセスを割り当てることができる。
【0063】
図８Ａ～図８Ｄは、本明細書に記載されているようなＴＤＭコマンドスロットを使用するプロセッサ装置による種々のＮＶＭアクセスを示す。図示されている種々の例では、ＮＶＭ装置への読み出しアクセスが、コマンドクロック（図示せず）の４クロックにわたって送信されるコマンド／アドレス値に応答して発生することができると想定されている。図８Ａ～図８Ｄの各々は、コマンド／アドレス値（コマンド／アドレス）と、結果的に生じるＮＶＭ装置におけるバンクアクセス（バンクアクセス）と、結果的に生じるＮＶＭ装置からのデータ出力（データ出力）と、を示す。データ出力値は、ＤＤＲ出力であってよく、クロックサイクル毎に２回、データを並列（例えば、×１６）に供給する。さらに、アクセスは、ＮＶＭ装置の内部でのバンクアクセスよりも高速なレートで発生することができる。
【0064】
図８Ａは、アクセス要求がバンクアクセス速度と同じレートで発行される構成を示す。コマンド／アドレス値は、４クロックにわたって発行可能である（それぞれの値は、「Ａ」として示されている）。結果的に生じるバンクアクセスは、約８クロックを費やすことができる。コマンド／アドレス値は、バンクアクセス値よりも高速なレートでは受信されないので、バンクアクセス同士を時間的に重複させる必要はない。それぞれのバンクから、データを８バースト（それぞれのバーストは、Ｄとして示されている）で出力することができる。１つのバーストは、複数のビット（例えば、×１６）であり得ることが理解される。図８Ａの構成では、コマンドが発行されてから全てのデータが出力されるまでの時間（トランザクションレイテンシ、ｔｒｎ）は、２８クロックサイクルであり得る。最悪ケースのレイテンシ（ｔｗｃ）は、６０クロックサイクルであり得る。したがって、平均レイテンシは、約４４クロックサイクルであり得る。図８Ａの構成では、コアは、任意のバンクにアクセスすることができ、かつ任意のバンクを共有することができる。特定の例では、インターフェースクロック速度（コマンドシーケンスが受信される速度）は、８００ＭＨｚであってよく、その一方で、ＮＶＭ装置の内部速度は、１００ＭＨｚであってよい（すなわち、データバーストを１０ｎｓ毎に供給する）。
【0065】
図８Ｂは、アクセス要求をバンクアクセス速度よりも高速なレートで発行することができる構成を示す。コマンド／アドレス値は、連続する４クロック期間にわたって発行可能である。したがって、バンクアクセス同士は、時間的に重複する。図８Ｂでは、データを８バースト（ＤＤＲレートで４サイクル）で出力することができる。このような構成では、トランザクションレイテンシ（ｔｒｎ）は、２４クロックサイクルであり得る。最悪ケースのレイテンシ（ｔｗｃ）は、４０クロックサイクルであり得る。したがって、平均レイテンシは、約３２クロックサイクルであり得る。図８Ｂの構成では、後続するアクセスを、同じ１つのバンクに対して行うことができない。特定の例では、インターフェースクロック速度は、８００ＭＨｚであってよく、その一方で、ＮＶＭ装置の実効内部速度は、２００ＭＨｚであってよい（すなわち、データバーストを５ｎｓ毎に供給する）。
【0066】
【0067】
図８Ｃは、アクセス要求がバンクアクセス速度の２倍の速度で発行される構成を示す。コマンド／アドレス値は、４クロックにわたって発行可能であり、結果的に生じるバンクアクセスは、約１６クロックを費やすことができる。それぞれのバンクから、データを８バーストで出力することができる。図８Ｃの構成では、トランザクションレイテンシ（ｔｒｎ）は、４４クロックサイクルであり得る。最悪ケースのレイテンシ（ｔｗｃ）は、８０クロックサイクルであり得る。したがって、平均レイテンシは、約６０クロックサイクルであり得る。図８Ｃの構成では、後続するアクセスを、同じ１つのバンクに対して行うことができない。特定の例では、インターフェースクロック速度は、１６００ＭＨｚであってよく、その一方で、ＮＶＭ装置の実効内部速度は、２００ＭＨｚであってよい。
【0068】
図８Ｄは、アクセス要求をバンクアクセス速度の４倍の速度で発行することができる構成を示す。コマンド／アドレス値は、連続する４クロック期間にわたって発行可能である。したがって、それぞれ異なるバンクへのバンクアクセス同士は、時間的に重複する。図８Ｄでは、データを８バーストで出力することができる。このような構成では、トランザクションレイテンシ（ｔｒｎ）は、４４クロックサイクルであり得る。最悪ケースのレイテンシ（ｔｗｃ）は、６０クロックサイクルであり得る。したがって、平均レイテンシは、約５２クロックサイクルであり得る。図８Ｄの構成では、コア間でバンクを共有することはできない。特定の例では、インターフェースクロック速度は、１６００ＭＨｚであってよく、その一方で、ＮＶＭ装置の実効内部速度は、２００ＭＨｚであってよい。
【0069】
図９は、種々の実施形態によるプロセッサ装置に関する性能パラメータを示す表である。図９は、８００ＭＨｚおよび１６００ＭＨｚ（ＭＴ／ｓの単位でも、クロックサイクル持続時間（ｎｓ）でも示されている）の速度の場合における、インターフェースの種々の例に関する値を示す。読み出しバースト（データ出力）は、並列×１６およびＤＤＲ形式であってよい。読み出しバーストは、１６バースト（２５６ｂ）または８バースト（１２８ｂ）であってよい。２つのコアまたは４つのコアによって１つのＮＶＭバンクを共有する例を含む、複数の例に関するバンク共有の可能性が示されている。総トランザクションレイテンシの種々の成分は、アドレス転送（コマンドアドレスデータが装置にクロックされる時間）、発行までの遅延（コマンドおよびアドレスデータがＮＶＭ装置によって処理される時間）、アレイ読み出し（ＮＶＭアレイにアクセスする時間）、データ出力までの遅延（アレイからＮＶＭ出力回路へのデータを取得する時間）およびデータ出力（装置からデータをクロックする時間）として示されている。
【0070】
図９は、１つのコアによる種々の帯域幅共有（すなわち、５０％のＴＤＭスロット、３３％のＴＤＭスロット、２５％のＴＤＭスロット、１２.５％のＴＤＭスロット）に関する最悪ケースのレイテンシおよび平均レイテンシも示す。
【0071】
図示のように、ＮＶＭメモリにアクセスするために複数のコアが競争しなければならないようなシステムに関して、複数のコアは、同じ１つのＮＶＭ装置への高いスループットアクセスを有すると共に、短い最悪ケースのレイテンシおよび短い平均レイテンシを有することができる。
【0072】
図１０は、１つの実施形態による方法１０３４のフローチャートである。方法１０３４は、プロセッサ装置とＮＶＭ装置との間でＴＤＭ動作を開始することを含むことができる１０３４－０。このようなアクションは、プロセッサ装置において特定のモードを開始することおよび／またはＮＶＭ装置を構成することを含むことができる。いくつかの実施形態によれば、このようなアクションは、特定のＴＤＭスロットにマスタを割り当てることを含むことができる。マスタは、ＮＶＭの格納場所にアクセスする必要のある、プロセッサ装置上で実行される種々のプロセスであってよい。さらに、そのようなアクションは、アドレス範囲（例えば、バンク）をマスタに割り当てることを含むことができる。
【0073】
ＴＤＭ動作が開始されると、方法１０３４は、いつマスタからコマンドアドレスデータが受信されたかを特定することができる１０３４－１。受信したコマンドアドレスデータを、マスタ（すなわち、コマンド／アドレスの起点）１０３４－２に基づいて特定のＴＤＭスロットに割り当てることができる。
【0074】
方法１０３４はＴＤＭスロットを循環するので、現在のＴＤＭスロットが、受信したコマンドアドレスデータに割り当てられているＴＤＭスロットであるかどうかを判定することができる１０３４－３。現在のＴＤＭスロットが、割り当てられているＴＤＭスロットである場合（１０３４－３からのＹ）、方法１０３４は、コマンドアドレスデータをＮＶＭ装置に送信することができる１０３４－４。現在のＴＤＭスロットが、割り当てられているＴＤＭスロットではない場合（１０３４－３からのＮ）、方法１０３４は、次のＴＤＭスロットに進むことができる１０３４－５。ＴＤＭ動作が終結していない場合（１０３４－６からのＮ）、方法１０３４は、マスタからコマンドアドレスデータを受信するために戻ることができる１０３４－１。
【0075】
ＴＤＭ動作が開始されると、方法１０３４は、ＴＤＭ ＩＮ－ＯＵＴ遅延タイマを開始することもできる１０３４－７。このようなタイマは、ＴＤＭ読み出しデータシーケンスがいつ開始されるかを示すことができる。ある１つのＴＤＭ読み出しデータスロット内で、読み出されたデータが検出された場合（１０３４－８からのＹ）、そのＴＤＭ読み出しデータスロットのＴＤＭ読み出しスロット番号に基づいて、その割り当てられた場所に対してデータを読み出すことができる１０３４－９。読み出されたデータが検出されなかった場合（１０３４－８からのＮ）、方法は、次のＴＤＭ読み出しデータスロットに進むことができる１０３４－１０。ＴＤＭ動作が終了しない場合（１０３４－１１からのＮ）、方法１０３４は、次のＴＤＭ読み出しデータスロットに進むことができる。
【0076】
図１１は、別の実施形態による自動車制御システム１１５０のブロック図である。システム１１５０は、図１Ａ／図１Ｂまたは図２に示されているシステムの一例であってよい。システム１１５０は、処理コア１１０２－０～１１０２－３、ＭＵＸならびにＤＭＵＸ１１０４／１１０６、メモリコントローラ１１０８およびシステムＩ／Ｏ１１３６を含むことができる。コア（１１０２－０～１１０２－３）は、プロセッサと、関連する回路（例えば、キャッシュメモリ、バスなど）と、を含むことができる。いくつかの実施形態によれば、いくつかのコア（１１０２－１～１１０２－３）を、自動車の１つまたは複数のシステムのための処理タスク（１１３６－１～１１３６－３）のための専用にすることができ、その一方で、１つまたは複数の他のコア（１１０２－０）は、システム１１５０の種々の動作を管理および／または監視するための監督機能１１３６－０を実行することができる。メモリコントローラ１１０８は、コマンドアドレスバス１１１０およびデータバス１１１４に接続可能である。システムＩ／Ｏ１１３８を、種々の自動車システムに接続して、このような他の自動車システムからデータを受信することおよび／またはこのような他の自動車システムにデータを送信することができる。システムＩ／Ｏは、限定するわけではないがコントローラエリアネットワーク（ＣＡＮ）形式のバスを含む、任意の適切なバスシステムのためのインターフェースを含むことができる。
【0077】
コマンドアドレスバス１１１０は、チップセレクトＣＳ、入力クロックＣＫ_ｔおよびコマンドアドレスデータＣＡを含むことができる。データバスは、第１のデータクロックＤＱＳ０_ｔに同期してデータを出力する第１のデータのセットＩ／Ｏ ＤＱ［７：０］と、第２のデータクロックＤＱＳ１_ｔに同期してデータを出力する第２のデータのセットＩ／Ｏ ＤＱ［１５：８］と、を含むことができる。
【0078】
ＮＶＭ装置１１１２は、ＬＰＤＤＲ４ Ｉ／Ｆ１１２２、制御回路１１４０および複数の別個にアクセス可能なＮＶＭバンク１１２８－０～１１２８－７を含むことができる。ＮＶＭ装置１１１２は、本明細書に記載されたＮＶＭ装置のいずれかおよびその均等物と同様の形態をとることができ、かつ／または同様の形態で動作することができる。制御回路１１４０は、コマンドキュー１１２４およびデータキュー１１２６を含むことができる。
【0079】
動作中、コア１１０２－０～１１０２－３には、本明細書に記載する実施形態のいずれかまたはその均等物に従ってＮＶＭバンク１１２８－０～１１２８－７を割り当てることができる。さらに、コア（１１０２－０～１１０２－３）には、それぞれのコアの処理要件に応じてＴＤＭスロットを割り当てることができ、いくつかのコアは、他のコアよりも広い帯域幅を有する。特に、監督機能１１３６－０を実行することができるコア１１４０－０には、所定のレイテンシの保証を含む、そのコアの監督ニーズに適した帯域幅を割り当てることができる。
【0080】
自動車コントローラ１１００の内部では、プロセス１１３６－０～１１３６－３が、必要に応じてメモリ読み出し要求を発行することができる。このような要求を、ＭＵＸ１１０４によって、割り当てられたＴＤＭスロットにおいて出力することができる。メモリコントローラ１１０８は、ＣＳがアクティブである間、そのような要求をコマンドアドレスバスＣＡ上に出力することができる。入力クロックＣＫ_ｔに同期して、ＣＡ上のデータをコマンドシーケンスで出力することができる。いくつかの実施形態では、それぞれのコマンドは、２つのＣＫ_ｔサイクルで入力可能である。コマンドアドレスバス１１１０上の信号は、ＬＰＤＤＲ４規格との互換性を有することができる。
【0081】
ＮＶＭ装置１１１２の内部では、ＴＤＭ要求を、ＬＰＤＤＲ４ Ｉ／Ｆ１１２２によって受信して、コマンドキュー１１２４に格納することができる。その後、そのような要求に従ってＮＶＭバンク（１１２８－０～１１２８－７）にアクセスすることができる。ＮＶＭバンク（１１２８－０～１１２８－７）は、本明細書の各実施形態に関して説明したように別個にアクセス可能である。自動車コントローラ１１００から受信した要求に応答して、ＮＶＭ装置１１１２は、データキュー１１２６にデータを出力することができる。データキュー１１２６内のデータは、ＬＰＤＤＲ４ Ｉ／Ｆ１１２２によってデータバス１１１４上で駆動可能である。特に、ＤＱ［７：０］上のデータは、立ち上がりエッジおよび立ち下がりエッジまたはデータクロックＤＱＳ０_ｔにおいて出力可能であり、ＤＱ［１５：８］上のデータは、立ち上がりエッジおよび立ち下がりエッジまたはデータクロックＤＱＳ１_ｔにおいて出力可能である。
【0082】
自動車コントローラ１１００の内部では、データバス１１１４上で受信した読み出されたデータをＴＤＭ読み出しスロットへと編成することができる。プロセス（１１３６－０～１１３６－３）は、各自に割り当てられたＴＤＭ読み出しスロットからデータを読み出すことができる。
【0083】
図１２Ａおよび図１２Ｂは、１つの実施形態による、プロセッサ装置によって生成することができるメモリ要求動作を示す図である。図１２Ａは、１つの実施形態による、ＬＰＤＤＲ４インターフェースを介した１つの種類の読み出しアクセスを示すタイミング図である。図１２Ａは、入力クロック（ＣＫ_ｔ）、チップセレクトＣＳ、コマンドアドレス値（ＣＡ）、（ＣＡ値によって生成される）対応するコマンド（Ｃｏｍｍａｎｄ）、データクロックＤＱ_ｔおよび並列データ値のセットであると理解されるデータ値ＤＱ（例えば、バイト、ワード、ダブルワードなど）に関する波形を含む。
【0084】
図１２Ａは、標準的なＬＰＤＤＲ４シーケンスよりも高速にアクセスを行うことができるカスタムの読み出しコマンドの一例を示す。図示のように、２つのコマンド（ＮＶＲ－１～ＮＶＲ－２）を、ＬＰＤＤＲ４インターフェースにおいて４サイクルＣＫ_ｔ（全レイテンシに３サイクルを加算する）にわたって受信することができる。読み出しレイテンシおよびクロックスキュー期間（ＲＬ＋ｔｓｋｗ）に後続して、データ（ＤＱ）を、データクロック（ＤＱ_ｔ）に同期してダブルデータレートで出力することができる。図示の実施形態では、データは、８以上のバーストシーケンス（例えば、１６）で出力可能である。
【0085】
いくつかの実施形態では、ＮＶＭセルにアクセスするための読み出しレイテンシ（ＲＬ）は、極めて高速に、すなわち２０ｎｓ未満または約１７.５ｎｓで達成可能である。ｔｓｋｗ値は、４ｎｓ未満または約２.５ｎｓであり得る。したがって、クロック（ＣＫ_ｔ）速度が８００ＭＨｚである場合には、第１のコマンド部分のラッチングからデータの出力までを、たった１９クロックサイクル（ｔ_ＣＭＤ＝３サイクル、ＲＬ＝１４サイクル、ｔｓｋｗ＝２サイクル）とすることができる。図１２Ａに示されているもののような高速のコマンドシーケンスにより、迅速なアクセスが次々に実行されることを可能にすることができる。
【0086】
図１２Ｂは、各実施形態における、プロセッサ装置によって生成することができるＮＶＭセル（例えば、バンク）にアクセスするためのコマンドシーケンスを示す表である。コマンドシーケンスは、２つのコマンド、すなわちＮＶＲ－１およびＮＶＲ－２のみを含むことができる。このことは、４つのコマンド（Ａｃｔｉｖａｔｅ１－Ａｃｔｉｖａｔｅ２－Ｒｅａｄ１－ＣＡＳ２）を含むことができる従来のＬＰＤＤＲ４の読み出しコマンドとは対照的である。図１２Ｂは、コマンドの種類を識別するＣＯＭＭＡＮＤの列、チップセレクト値を識別するＣＳの列、コマンド／アドレスバス値（ＣＡ０～ＣＡ５）の列およびクロック値ＣＫの列を含む。図示のように、それぞれのコマンドは、第１のクロック遷移（ＣＫ＝１）と、直後に後続する同じ種類（例えば、立ち上がりエッジ）の次のクロック遷移（ＣＫ＝２）と、に適用されるビット値のセットを含む。このようなコマンドは、ＬＰＤＤＲ４互換インターフェース上で受信可能であり、ＬＰＤＤＲ４コマンドの一般的な形態をとることができる。しかしながら、ＮＶＲ－１およびＮＶＲ－２は、ＬＰＤＤＲ４規格の一部ではない。
【0087】
図示の特定の実施形態では、第１のコマンドＮＶＲ－１は、上位のアドレス値（例えば、バンクおよび行の値）を含むことができ、その一方で、第２のコマンドＮＶＲ－２は、下位のアドレス値（例えば、行および列の値）を含むことができる。しかしながら、コマンドのこの特定のビット形式は、限定するものとみなされるべきではない。
【0088】
図１３は、各実施形態によるシステムに含めることができるＮＶＭ装置１３１２のブロック図である。ＮＶＭ装置１３１２は、本明細書の各実施形態に示されているもののうちの１つの実装形態であってよい。ＮＶＭ装置１３１２は、ＬＰＤＤＲ４互換ＰＨＹ（ＬＰＤＤＲ４ ＰＨＹと称される）１３２２、ＱＳＰＩ互換ＰＨＹ（ＱＳＰＩ ＰＨＹと称される）１３４０、複数のバンク１３２８－０～１３２８－７、それぞれのバンク（１３２８－０～１３２８－７）のための第１のアクセスパス１３４２－０～１３４２－７、それぞれのバンク（１３２８－０～１３２８－７）のための第２のアクセスパス１３４４－０～１３４４－７、バンクアクセスレジスタ１３４６および組み込み動作セクション１３４８を含むことができる。
【0089】
ＬＰＤＤＲ４ ＰＨＹ１３２２は、チップセレクトＣＳ、クロック入力ＣＫ_ｔ、コマンドアドレスＣＡ入力を受信することができ、対応するデータクロック出力ＤＱＳ０_ｔと共に第１のデータ出力ＤＱ［７：０］と、対応するデータクロック出力ＤＱＳ１_ｔと共に第２のデータ出力ＤＱ［１５：８］と、を出力することができる。いくつかの実施形態では、ＬＰＤＤＲ４ ＰＨＹ１３２２は、いくつかのＬＰＤＤＲ４互換コマンドを処理することができるが、ＬＰＤＤＲ４書き込みコマンドを処理することはできない。ＬＰＤＤＲ４ ＰＨＹ１３２２は、第１のバスシステム１３５２を介してバンク（１３２８－０～１３２８－７）に接続可能である。ＬＰＤＤＲ４ ＰＨＹ１３２２を介して読み出されるデータの転送レートは、ＱＳＰＩ ＰＨＹ１３４０よりも高速であってよい。いくつかの実施形態では、ＬＰＤＤＲ４ ＰＨＹ１３２２は、ＬＰＤＤＲ４ ＰＨＹ１３２２を介してアクセス要求をシグナリングするために、組み込み動作セクション１３４８と通信することができる。
【0090】
ＱＳＰＩ ＰＨＹ１３４０は、シリアルデータラインを介して受信した受信コマンドを処理することができる。そのようなコマンドは、読み出しと書き込みとの両方の（例えば、プログラム）コマンドを含むことができる。
【0091】
バンクアクセスレジスタ１３４６は、それぞれのバンク毎（１３２８－０～１３２８－７）に、バンクへのアクセスを制御することができるバンクアクセスデータを格納することができる。いくつかの実施形態では、あるバンク（１３２８－０～１３２８－７）に対するバンクアクセスデータがある１つの値を有する場合、そのバンクには、ＱＳＰＩ ＰＨＹ１３４０を介してアクセスすることが可能であり、ＬＰＤＤＲ４ ＰＨＹ１３２２によってアクセスすることは不可能である。バンクアクセスデータが別の値を有する場合、そのバンクには、ＬＰＤＤＲ４ ＰＨＹ１３２２によってアクセスすることが可能であり、ＱＳＰＩ ＰＨＹ１３４０によってアクセスすることは不可能である。
【0092】
それぞれのバンク（１３２８－０～１３２８－７）は、行および列の形態で配置された複数のＮＶＭセルを含むことができ、一意のバンクアドレスを介して個別にアクセス可能である。いくつかの実施形態では、ＮＶＭセルは、グループ消去可能であってよい（例えば、フラッシュ型セル）。読み出しパス（１３４２－０～１３４２－７）は、ＬＰＤＤＲ４ ＰＨＹ１３２２から第１のバスシステム１３５２を介して、各自の対応するバンク（１３２８－０～１３２８－７）への読み出しアクセスをイネーブルすることができる。読み出し／書き込みパス（１３４４－０～１３４４－７）は、ＱＳＰＩ ＰＨＹ１３４０から第２のバスシステム１３５４を介して、各自の対応するバンク（１３２８－０～１３２８－７）への読み出しまたは書き込みアクセスをイネーブルすることができる。いくつかの実施形態では、読み出しパス（１３４２－０～１３４２－７）および読み出し／書き込みパス（１３４４－０～１３４４－７）を、バンクアクセス値に応じてイネーブルまたはディスエーブルすることができる。複数の異なるバンク（１３２８－０～１３２８－７）に同時にアクセスすることができる。
【0093】
組み込み動作セクション１３４８は、書き込みバッファ１３４８－０、コマンドプロセッサ１３４８－１およびプロセッサセクション１３４８－２を含むことができる。書き込みバッファ１３４８－０は、アドレス指定されたバンク（１３２８－０～１３２８－７）への後続のプログラミングのために、ＱＳＰＩ ＰＨＹ１３４０から書き込みデータを受信して格納することができる。コマンドプロセッサ１３４８－１は、ＱＳＰＩ ＰＨＹ１３４０上で受信したコマンドデータをデコードして、コマンドを実行するための適切な制御信号を生成することができる。プロセッサセクション１３４８－２は、ＮＶＭ装置１３１２のための種々の機能を実行するために、１つまたは複数の中央処理ユニット（ＣＰＵ）を含むことができる。このような機能は、バンクアクセス値を設定することを含むことができる。さらに、プロセッサセクション１３４８－２は、ほんの数例ではあるが、メンテナンスＮＶＭセル（例えば、ウェアレベリング）、セクタアクセス制御（ブートセクタ）、暗号化／復号化のいずれかを提供することができる。
【0094】
図１４は、１つの実施形態による自動車システム１４６０を示す。自動車システム１４６０は、限定するわけではないが主制御サブシステム１４７８－０、エンジンパワートレイン制御システム１４７８－１、サスペンションタイヤ制御システム１４７８－２、車体制御システム１４７８－３を含む、多数のサブシステムを有することができる。主制御サブシステム１４７８－０は、本明細書に開示された実施形態によるプロセッサ装置１４０００およびＮＶＭ装置１４１２またはその均等物を含むことができる。主制御サブシステム１４７８－０は、インフォテインメント機能（ナビゲーション、通信、エンターテインメント装置、データストレージ、デジタルオーディオ放送）と、他の全てのシステムの監督監視と、を制御することができる。いくつかの実施形態では、主制御サブシステム１４７８－０は、図１１に示されているもののうちの１つの実装形態であってよい。このような構成では、プロセッサ装置１４００は、本明細書に記載されているような複数のプロセスおよびその均等物を有することができ、これらのプロセスおよびその均等物は、ＮＶＭ装置１４１２のバンクにＴＤＭ構成でアクセスすることができ、ＮＶＭ装置１４１２から読み出されたデータをＴＤＭ構成で受信することができる。特に、監督プロセスは、いくらかの最大レイテンシ内で、ＮＶＭ装置１４１２への比較的迅速なアクセス（ＬＰＤＤＲ４互換シグナリング）を有することができる。
【0095】
本明細書全体を通した「１つの実施形態」または「実施形態」への参照は、その実施形態に関連して記載された特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれていることを意味していることが理解されるべきである。したがって、本明細書の種々の部分における「実施形態」または「１つの実施形態」または「代替的な実施形態」への２回以上の参照は、必ずしも全て同じ実施形態を指しているわけではないことが強調され、理解されるべきである。さらに、特定の特徴、構造、または特性を、本発明の１つまたは複数の実施形態において適切となるように組み合わせてもよい。
【0096】
同様に、本発明の例示的な実施形態の前述の説明では、進歩性のある種々の態様のうちの１つまたは複数の態様の理解を促進する本開示を簡素化する目的で、本発明の複数の異なる特徴が、単一の実施形態、図面、またはそれらの説明において一緒にグループ化されているときがあることが理解されるべきである。しかしながら、この開示手法は、特許請求の範囲が、それぞれの請求項に明示的に記載された特徴よりも多くの特徴を必要とするという意図を反映しているとして解釈されるべきではない。むしろ、進歩性のある態様は、上で開示された単一の実施形態の全ての特徴よりも少ないことにある。したがって、詳細な説明に後続する特許請求の範囲は、これにより、この詳細な説明に明示的に組み込まれており、なお、それぞれの請求項は、本発明の別個の実施形態として独立している。
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【国際調査報告】