特表 2022-543269 共振スイッチドキャパシタコンバータ（ＳＣＣ）の最適動作のためのデジタルゼロ電流スイッチングロックインコントローラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-10-11

(54)【発明の名称】共振スイッチドキャパシタコンバータ（ＳＣＣ）の最適動作のためのデジタルゼロ電流スイッチングロックインコントローラ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20221003BHJP

【ＦＩ】

H02M3/155 K

H02M3/155 Q

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022506943

(86)(22)【出願日】2020-08-04

(85)【翻訳文提出日】2022-02-09

(86)【国際出願番号】 IL2020050854

(87)【国際公開番号】W WO2021024255

(87)【国際公開日】2021-02-11

(31)【優先権主張番号】62/882,530

(32)【優先日】2019-08-04

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】522046612

【氏名又は名称】ビー．ジー．ネゲヴ テクノロジーズ アンド アプリケーションズ リミテッド，アト ベン－グリオン ユニバーシティー

(74)【代理人】

【識別番号】110002572

【氏名又は名称】特許業務法人平木国際特許事務所

(72)【発明者】

【氏名】ペレツ，モル モルデカイ

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730BB01

5H730BB57

5H730BB61

5H730DD04

5H730EE57

5H730FD41

5H730FF06

5H730FG05

(57)【要約】

共振タンクと、共振タンクの両端に接続された１つ以上のフライングキャパシタとを有する共振型コンバータのためのデジタルロックインコントローラであって、以下を備える：入力としてゼロ電流検出（ＺＣＤ）信号を受信し、コンバータ内のすべての共振タンクに対するゼロ電流スイッチング（ＺＣＳ）動作を確実にする算術演算を実行することによって同調アルゴリズムを実施するオートチューナ；スイッチング時間コマンドを入力として受信し、コンバータのスイッチングトランジスタのゲートに供給されるパルス幅変調信号を生成するデジタルハイブリッド高分解能（ＨＲ）シーケンサ；ＺＣＤセンサの出力を正確に読み取るための単一遅延素子の時間分解能を有するサンプリングブロック；補助構成に基づいて、すべての同期動作を実行し、コントローラの動作モードを指示するガバナモジュール。
【選択図】なし

【特許請求の範囲】

【請求項1】

共振タンクと前記共振タンクの両端に接続された１つ以上のフライングキャパシタとを有する１つ以上のサブ回路を有する共振型コンバータのためのデジタルロックインコントローラであって、
ａ．入力としてゼロ電流検出（ＺＣＤ）信号を受信し、前記コンバータ内のすべての共振タンクにおけるゼロ電流スイッチング（ＺＣＳ）動作を確実にする算術演算を実行することによってチューニングアルゴリズムを実装する、オートチューナ；
ｂ．スイッチング時間コマンドを入力として受信し、前記コンバータのスイッチングトランジスタのゲートに対して供給されるパルス幅変調信号を生成する、デジタルハイブリッド高分解能（ＨＲ）シーケンサ；
ｃ．ＺＣＤセンサの出力を正確に読み取る、単一遅延素子の時間分解能を持つサンプリングブロック；
ｄ．補助回路構成に基づいて、すべての同期アクションを実行し、前記コントローラの動作モードを指示するガバナモジュール；
を備えるコントローラ。

【請求項2】

前記共振型コンバータは、共振型スイッチドキャパシタコンバータ（ＲＳＣＣ）である、請求項１記載のコントローラ。

【請求項3】

完全なＺＣＳ動作が、単段または多段のＲＳＣＣトポロジーについて得られる、請求項１記載のコントローラ。

【請求項4】

各サブ回路の共振周期は、各フライングキャパシタにおける電荷移動速度を完全に利用するために、オンザフライで特定され、正しいスイッチング時間にロックインされる、
請求項１記載のコントローラ。

【請求項5】

各サブ回路のスイッチング時間は、温度または経年劣化による受動部品の値の任意の変動を補償するために、オンザフライで修正される、
請求項１記載のコントローラ。

【請求項6】

前記コントローラは、単一の供給ドメインを有する変更なしの全デジタル標準セルに基づくアーキテクチャを有し、これにより、汎用デジタルフロープロシージャを使用して設計される、
請求項１記載のコントローラ。

【請求項7】

前記アーキテクチャの実装は、非同期ハードウェアおよび組み合わせ回路に基づいており、これにより、タイミングおよび高速同期のための複雑で電力消費が大きいハードウェアの必要性を排除している、
請求項６記載のコントローラ。

【請求項8】

前記オートチューナは、ＺＣＤ信号を入力として受信するように構成するとともに、
ｃ．前記ＲＳＣＣの各サブ回路のスイッチング時間を表すデジタルワードであって、前記デジタルワードのＭＳＢはシステムのクロックスイッチング周期の時間分解能を有するＲＳＣＣトランジスタに対する駆動信号の粗部分に対応し、前記デジタルワードのＬＳＢは単一の遅延素子の遅延に等しい時間分解能を有する駆動信号の微細部分を表す、デジタルワード；
ｄ．前記コントローラのロックイン状態を示すデジタル信号：
ｉ．始動時における固有遅延計算；
ｉｉ．各サブ回路の正しいスイッチング時間へのロックイン；
ｉｉｉ．１つ以上のサブ回路のロックインプロシージャの処理中；
の補助信号を出力することにより、各サブ回路のスイッチング時間をチューニングするように構成されている、
請求項１記載のコントローラ。

【請求項9】

各共振タンクの共振特性に対するロックインプロセスは、
ａ．所定数のスイッチングサイクルに対する補償なしに、ユーザ構成可能なゲーティングコマンドに従って動作するステップ；
ｂ．前記コントローラと前記コンバータのトランジスタとの間の固有遅延を計算するステップ；
ｃ．ＺＣＤセンサをサンプリングして各共振タンクのスイッチング状態（早期または遅延スイッチング）を取得するステップ；
ｄ．前記取得された前記コンバータのスイッチング状態に基づいてエラー信号を計算するステップ；
ｅ．各共振タンクのスイッチングサイクルの持続時間を、
ｉ．早期スイッチングが発生した場合において前記持続時間を増加させるステップ；または
ｉｉ．遅延スイッチングが発生した場合において前記持続時間を減少させるステップ；
によって変更するステップ；
ｆ．上記ステップｅ．の結果に基づいて前記コンバータのスイッチング周期を計算するステップ；
ｇ．各共振タンクのゲーティングコマンドを更新するステップ；
ｈ．前記コントローラが停止するまで上記ステップｃ～ｆを繰り返すステップ；
を有する、
請求項８記載のコントローラ。

【請求項10】

前記オートチューナは、
ａ．前記サンプリングされたＺＣＤ信号を評価し、前記スイッチング時間の必要な修正を決定する、デジタル補償ユニット；
ｂ．ノイズ変化と前記ＺＣＤセンサの不正確な読取値を平滑化するデジタルローパスフィルタ（ＬＰＦ）；
ｃ．ロックされている間における前記コントローラのロックイン状態のデジタル表現を生成するデジタル論理ブロック；
を備える、
請求項１記載のコントローラ。

【請求項11】

前記ＨＲシーケンサは、
ａ．入力として、各サブ回路のスイッチング時間と、ユーザが構成可能なデッドタイムとを受信するステップ；
ｂ．１つの遅延素子の時間分解能で前記ＲＳＣＣトランジスタに対して駆動信号を出力するステップ；
を実施するように構成されている、
請求項１記載のコントローラ。

【請求項12】

前記ＨＲシーケンサは、
ａ．内部クロック周波数で動作する、デジタルカウンタに基づく粗カウントブロック；
ｂ．論理ブロックであって、
ｂ．１．各サブ回路のスイッチング時間を表すビットの第１部分を入力として受信するステップ；
ｂ．２．カウンタコンパレータ回路により、システム内部クロックの周期と等しい時間分解能の時間ベース信号を生成するステップ；
を実施するように構成された論理ブロック；
ｃ．各サブ回路についての遅延線とマルチプレクサの組み合わせからなる回路を備える微調整ブロックであって、前記微調整ブロックは、
ｃ．１．前記スイッチング時間を表すビットのＬＳＢ部分と、前記論理ブロックからのカウンタベースの信号を入力として受け取るステップ；
ｃ．２．１つの遅延素子の時間分解能で前記ＲＳＣＣトランジスタのゲートを制御するパルス幅変調信号を生成するステップ；
を実施するように構成された、微調整ブロック；
を備える、
請求項１記載のコントローラ。

【請求項13】

前記サンプリングブロックは、
ａ．複合遅延線マルチプレクサユニット；
ｂ．カウンタコンパレータ論理ブロック；
を備え、
前記サンプリングブロックは、
ｃ．入力として、
ｃ．１．補助サンプリング構成；
ｃ．２．前記ＨＲシーケンサと前記ＲＳＣＣトランジスタの導通との間の固有遅延を表すデジタルワード；
を受け取るステップ；
ｄ．前記ＺＣＤセンサの有効な読取値を生成するステップ；
を実施するように構成されている、
請求項１記載のコントローラ。

【請求項14】

前記サンプリング動作は、
ａ．前記コントローラによるターンオフコマンドから、前記適用されたデッドタイムの終了までの間、前記内部クロックの周波数で前記ＺＣＤセンサの連続サンプリングを実行することにより、前記システムの内部クロックを利用し、前記サンプルを処理して前記コンバータのスイッチング状態を取得する、同期手順；
ｂ．システムの内部クロックと遅延線ベースのモジュールを組み合わせて、単一遅延素子の時間分解能で高分解能サンプリングを実施し、単一サンプリング動作を用いて、スタートアップ時の推定固有遅延に基づいて、前記コンバータのスイッチング状態を正確に取得する、非同期手順；
として実行することができ、
前記デッドタイム期間が終了すると、前記サンプリングブロックは、前記ＺＣＤセンサの有効な読取値を前記オートチューナに対して提供する、
請求項１３記載のサンプリングブロック。

【請求項15】

前記コントローラの出力と前記ＲＳＣＣトランジスタの導通インスタンスとの間の固有遅延は、起動時において、
ａ．前記共振タンクの前記受動部品の公称値に従ってデフォルトスイッチング周波数を定義して、すべてのサブ回路における早期スイッチングを意図的に保証するステップ；
ｂ．スイッチングサイクル毎の前記ＺＣＤセンサ出力をサンプリングするステップ；
ｃ．前記取得した読取値を評価し、それに応じてサンプリング位置を修正するステップ；
ｄ．有効な早期スイッチング読取値が取得されるまで、上記ステップｂ～ｃを繰り返すステップ；
ｅ．前記ステップｄの終わりのサンプリング時間に基づいて前記固有遅延を推定するステップ；
によって計算される、
請求項１３記載のサンプリングブロック。

【請求項16】

前記サンプリング動作は、前記ＲＳＣＣのサブ回路ごとに独立して実行される、請求項１３記載のサンプリングブロック。

【請求項17】

前記ガバナモジュールは、
ａ．シングルピンベースのシグマ－デルタアナログ－デジタルコンバータ（ＳＤ－ＡＤＣ）構成回路からの補助構成を入力として受信するステップ；
ｂ．前記補助構成に基づいて、
ｃ．前記固有遅延を計算するためのスタートアップルーチン；
ｄ．サンプリングおよびチューニングをサイクルごとに実行せず消費電力を最小限に抑える軽負荷動作；
ｅ．通常動作モード；
を実施することにより前記コンバータの所望の動作モードを指示するステップ；
を実施するように構成されており、
前記ガバナによって実行されるすべての同期アクションは前記内部システムの内部クロックに基づいており、ロックされている間に前記オートチューナブロックによって提供されるチューニングプロセスに関する情報に基づいている、
請求項１記載のコントローラ。

【請求項18】

ａ．デジタルフロントエンドを有するシグマ－デルタ変調器；
ｂ．インバータベースの比較器；
ｃ．単純化されたＲＣ積分器；
ｄ．カウンタベースのデシメーションおよびフィルタリング出力段；
を備え、
前記シングルピン構成回路は、前記フロントエンドインバータの前記入力における前記電圧の関数としてデジタルワードを生成する、
請求項１７記載のシングルピンベースＳＤ－ＡＤＣ。

【請求項19】

前記ＺＣＤは、前記サンプリングインスタンスにおける前記共振タンク電流の極性を正確に決定することができる２比較器ベースのセンサアーキテクチャを備え、前記ＺＣＤセンサは、前記サンプリングインスタンスにおける前記共振タンク電流の極性のデジタル表現を生成するために、各サブ回路のスイッチングノード内に配置されている、
請求項１記載のＺＣＤセンサ。

【請求項20】

１つ以上の共振タンクと、前記共振タンクの両端に接続された１つ以上のフライングキャパシタとを有する共振型コンバータを制御する方法であって、
ａ．入力としてゼロ電流検出（ＺＣＤ）信号を受信するオートチューナによって、前記コンバータ内のすべての共振タンクのゼロ電流スイッチング（ＺＣＳ）動作を保証する算術演算を実行して、チューニングアルゴリズムを実施するステップ；
ｂ．スイッチング時間コマンドを入力として受信するデジタルハイブリッド高分解能（ＨＲ）シーケンサによって、前記コンバータのスイッチングトランジスタのゲートに対して供給されるパルス幅変調信号を生成するステップ；
ｃ．単一の遅延素子の時間分解能を持つサンプリングブロックによって前記ＺＣＤセンサの出力を正確に読み取るステップ；
ｄ．補助構成に基づいて、すべての同期アクションを実行し、制御動作中に動作モードを指示するステップ；
を有する方法。

【請求項21】

前記共振型コンバータは共振スイッチドキャパシタコンバータ（ＲＳＣＣ）である、請求項２０記載の方法。

【請求項22】

完全なＺＣＳ動作が、単段または多段のＲＳＣＣトポロジーについて得られる、請求項２０記載の方法。

【請求項23】

各サブ回路の共振周期は、各フライングキャパシタにおける電荷移動速度を完全に利用するために、オンザフライで特定され、正しいスイッチング時間にロックインされる、
請求項２０記載の方法。

【請求項24】

各サブ回路のスイッチング時間は、温度または経年劣化による受動部品の値の任意の変動を補償するために、オンザフライで修正される、
請求項２０記載の方法。

【請求項25】

各共振タンクの共振特性に対するロックインプロセスは、
ａ．所定数のスイッチングサイクルに対する補償なしに、ユーザ構成可能なゲーティングコマンドに従って動作するステップ；
ｂ．前記コントローラと前記コンバータのトランジスタとの間の固有遅延を計算するステップ；
ｃ．ＺＣＤセンサをサンプリングして各共振タンクのスイッチング状態（早期または遅延スイッチング）を取得するステップ；
ｄ．前記取得された前記コンバータのスイッチング状態に基づいてエラー信号を計算するステップ；
ｅ．各共振タンクのスイッチングサイクルの持続時間を、
ｉ．早期スイッチングが発生した場合において前記持続時間を増加させるステップ；または
ｉｉ．遅延スイッチングが発生した場合において前記持続時間を減少させるステップ；
によって変更するステップ；
ｆ．上記ステップｅ．の結果に基づいて前記コンバータのスイッチング周期を計算するステップ；
ｇ．各共振タンクのゲーティングコマンドを更新するステップ；
ｈ．前記コントローラが停止するまで上記ステップｃ～ｆを繰り返すステップ；
を有する、
請求項２０記載の方法。

【請求項26】

前記ＨＲシーケンサは、
ａ．入力として、各サブ回路のスイッチング時間と、ユーザが構成可能なデッドタイムとを受信するステップ；
ｂ．１つの遅延素子の時間分解能で前記ＲＳＣＣトランジスタに対して駆動信号を出力するステップ；
を実施するように構成されている、
請求項２０記載の方法。

【請求項27】

前記サンプリングブロックは、
ａ．前記コントローラによるターンオフコマンドから、前記適用されたデッドタイムの終了までの間、前記内部クロックの周波数で前記ＺＣＤセンサの連続サンプリングを実行することにより、前記システムの内部クロックを利用し、前記サンプルを処理して前記コンバータのスイッチング状態を取得する、同期手順；
ｂ．システムの内部クロックと遅延線ベースのモジュールを組み合わせて、単一遅延素子の時間分解能で高分解能サンプリングを実施し、単一サンプリング動作を用いて、スタートアップ時の推定固有遅延に基づいて、前記コンバータのスイッチング状態を正確に取得する、非同期手順；
として実行され、
前記デッドタイム期間が終了すると、前記サンプリングブロックは、前記ＺＣＤセンサの有効な読取値を前記オートチューナに対して提供する、
請求項２０記載の方法。

【請求項28】

前記コントローラの出力と前記ＲＳＣＣトランジスタの導通インスタンスとの間の固有遅延は、起動時において、
ａ．前記共振タンクの前記受動部品の公称値に従ってデフォルトスイッチング周波数を定義して、すべてのサブ回路における早期スイッチングを意図的に保証するステップ；
ｂ．スイッチングサイクル毎の前記ＺＣＤセンサ出力をサンプリングするステップ；
ｃ．前記取得した読取値を評価し、それに応じてサンプリング位置を修正するステップ；
ｄ．有効な早期スイッチング読取値が取得されるまで、上記ステップｂ～ｃを繰り返すステップ；
ｅ．前記ステップｄの終わりのサンプリング時間に基づいて前記固有遅延を推定するステップ；
によって計算される、
請求項２７記載の方法。

【請求項29】

前記サンプリング動作は、前記ＲＳＣＣのサブ回路ごとに独立して実行される、請求項２７記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、共振型コンバータの分野に関する。より詳細には、本発明は、共振スイッチドキャパシタコンバータ（ＲＳＣＣ）の動作を最適化するためのデジタルゼロ電流スイッチングロックインコントローラに関する。

【背景技術】

【0002】

過去２０年間にわたって探求されてきたスイッチドキャパシタコンバータ（ＳＣＣ）は、データセンタおよび他のクラウドコンピューティング関連アプリケーションにおける電力管理において支配的な役割を果たしている。トレンドをリードするオープンコンピューティングプロジェクト（ＯＣＰ）コンソーシアムの影響を大きく受けてきた電力供給構造の標準化の加速に鑑み、４８Ｖレールを極めて高い効率と非常に高い電力密度で１２Ｖまで下げる必要性が、アプリケーションの標準を確立した。この点で、ＳＣＣ技術とその派生品はインダクタベースの代替品よりも優れている。

【0003】

電力密度および変換効率は、ボリューム当たりの計算能力の量を最大にするために、データセンタアプリケーションにおいて重要である。この要件は４８Ｖレベルから１２Ｖレベルへの変換において極めて厳しい性能要件を必要とし、これにより、全体的なソリューションの魅力をさらに低下させることはない。この用途は固定された変換比を必要とするので、ＳＣＣ技術は非常に魅力的な候補となる。中程度の出力レベルにおいては、ＳＣＣは９８％以上のピーク効率を広く実証している。データセンタアプリケーションのための共振スイッチドキャパシタベース電力コンバータ（ＲＳＣＣ）の結果が最近提示され、２００Ｗ付近で９８．５％のピーク効率を実証した。

【0004】

ＲＳＣＣの一般的なケースにおける効率的な電力変換を容易にする主要因は、コンバータの共振条件に関するスイッチング周波数の精度である。各スイッチング状態の伝導時間が共振器の周期のちょうど半分に一致する場合に最適な電荷移動が達成されるので、スイッチング状態間のデッドタイムが最小化される。このようにして、フライングキャパシタの電荷はサイクル毎に完全に利用される。出力のより頻繁な電荷移動を伴うコンバータトポロジーは、本質的に低い等価抵抗をもたらす。その結果、これらのトポロジーは、基本的な充放電パターンを有するトポロジーよりも潜在的に効率的である。

【0005】

充電サイクルを完了するための複数のスイッチング状態を有するトポロジー、または複数の共振器を有する構成においては、各サイクルが各フライングキャパシタからの電荷を完全に利用すると、回路コントローラが複雑になる。伝導経路は共振周期を変化させる各状態毎に異なるので、フライングキャパシタ電流の正確なゼロ交差情報と特定のタイミング設定がスイッチング状態毎（また、いくつかのアプリケーションにおいては個々のスイッチ毎）に必要である。サブ回路あたりの共振パラメータは、部品上の応力、負荷条件、設計の物理的レイアウト、および温度と時間の経過にともなうドリフトの関数として変化する。さらに、タイミングパラメータは、コンポーネントのばらつきと、現在のゼロ交差検出（ＺＣＤ）回路の精度について考慮する必要がある。

【0006】

したがって、本発明の目的は、共振スイッチドキャパシタコンバータ（ＲＳＣＣ）の動作を最適化するためのデジタルゼロ電流スイッチングロックインコントローラを提供することである。

【0007】

本発明の他の目的は、ＺＣＤ情報を取得することに基づいて、各副回路についての共振周期をオンザフライで識別し、正しいスイッチング時間にロックインすることができるコントローラを提供することである。

【0008】

本発明のさらなる目的は、回路のあらゆる変動を自動的に補償することができるコントローラを提供することである。

【0009】

本発明の他の目的および利点は、説明が進むにつれて明らかになるであろう。

【発明の概要】

【0010】

共振タンクと前記共振タンクの両端に接続された１つ以上のフライングキャパシタとを有する１つ以上のサブ回路を有する共振型コンバータのためのデジタルロックインコントローラであって、
ａ．入力としてゼロ電流検出（ＺＣＤ）信号を受信し、前記コンバータ内のすべての共振タンクに対してゼロ電流スイッチング（ＺＣＳ）動作を確実にする算術演算を実行することによってチューニングアルゴリズムを実装する、オートチューナ；
ｂ．スイッチング時間コマンドを入力として受信し、前記コンバータのスイッチングトランジスタのゲートに対して供給されるパルス幅変調信号を生成するデジタルハイブリッド高分解能（ＨＲ）シーケンサ；
ｃ．ＺＣＤセンサの出力を正確に読み取る、単一遅延素子の時間分解能を持つサンプリングブロック；
ｄ．補助構成に基づいて、すべての同期アクションを実行し、前記コントローラの動作モードを指示するガバナモジュール；
を備えるコントローラ。

【0011】

前記共振型コンバータは、共振型スイッチドキャパシタコンバータ（ＲＳＣＣ）であってもよい。

【0012】

完全なＺＣＳ動作は、単段または多段のＲＳＣＣトポロジーについて得ることができる。

【0013】

各サブ回路の共振周期は、各フライングキャパシタについての電荷移動速度を完全に利用するために、オンザフライで特定され、正しいスイッチング時間にロックインすることができる。

【0014】

各サブ回路のスイッチング時間は、温度または経年劣化による受動部品の値のあらゆる変動を補償するために、オンザフライで修正することができる。

【0015】

前記コントローラは、汎用デジタルフロープロシージャを使用して設計されるように、修正なしで単一の供給ドメインを有する全デジタル標準セルに基づくアーキテクチャを有することができる。

【0016】

前記アーキテクチャの実装は、タイミングおよび高速同期のための複雑で電力を消費するハードウェアの必要性を排除するために、非同期ハードウェアおよび組み合わせ回路に基づくことができる。

【0017】

前記オートチューナは、ＺＣＤ信号を入力として受信するように構成するとともに、
ａ．前記ＲＳＣＣの各サブ回路のスイッチング時間を表すデジタルワードであって、前記デジタルワードのＭＳＢはシステムのクロックスイッチング周期の時間分解能を有するＲＳＣＣトランジスタに対する駆動信号の粗部分に対応し、前記デジタルワードのＬＳＢは単一の遅延素子の遅延に等しい時間分解能を有する駆動信号の微細部分を表す、デジタルワード；
ｂ．前記コントローラのロックイン状態を示すデジタル信号：
ｉ．始動時における固有遅延計算；
ｉｉ．各サブ回路の正しいスイッチング時間へのロックイン；
ｉｉｉ．１つ以上のサブ回路のロックインプロシージャの処理中；
の補助信号を出力することにより、各サブ回路のスイッチング時間をチューニングするように構成してもよい。

【0018】

各共振タンクの共振特性に対するロックインプロセスは、
ａ．所定数のスイッチングサイクルに対する補償なしに、ユーザ構成可能なゲーティングコマンドに従って動作するステップ；
ｂ．前記コントローラと前記コンバータのトランジスタとの間の固有遅延を計算するステップ；
ｃ．ＺＣＤセンサをサンプリングして各共振タンクのスイッチング状態（早期または遅延スイッチング）を取得するステップ；
ｄ．前記取得された前記コンバータのスイッチング状態に基づいてエラー信号を計算するステップ；
ｅ．各共振タンクのスイッチングサイクルの持続時間を変更するステップ：
ｆ．早期スイッチングが得られる場合において前記持続時間を増加させるステップ；
ｇ．遅延スイッチングが発生した場合において前記持続時間を減少させるステップ；
ｈ．上記ステップｅ．の結果に基づいてコンバータスイッチング周期を計算するステップ；
ｉ．各共振タンクのゲーティングコマンドを更新するステップ；
ｊ．前記コントローラが停止するまでステップｃ～ｆを繰り返すステップ；
を有することができる。

【0019】

前記オートチューナは、
ａ．前記サンプリングされたＺＣＤ信号を評価し、前記スイッチング時間の必要な修正を決定する、デジタル補償ユニット；
ｂ．ノイズの変化と前記ＺＣＤセンサを不正確な読取値を平滑化するデジタルローパスフィルタ（ＬＰＦ）；
ｃ．ロックされている間に前記コントローラのロックイン状態のデジタル表現を生成するデジタル論理ブロック；
を備えることができる。

【0020】

前記ＨＲシーケンサは、
ａ．入力として、各サブ回路のスイッチング時間と、ユーザが構成可能なデッドタイムとを受信するステップ；
ｂ．１つの遅延素子の時間分解能で前記ＲＳＣＣトランジスタに対して駆動信号を出力するステップ；
を実施するように構成することができる。

【0021】

前記ＨＲシーケンサは、
ａ．内部クロック周波数で動作する、デジタルカウンタに基づく粗カウントブロック；
ｂ．論理ブロックであって、
ｂ．１．各サブ回路のスイッチング時間を表すビットの第１部分を入力として受信するステップ；
ｂ．２．カウンタコンパレータ回路により、システム内部クロックの周期と等しい時間分解能の時間ベース信号を生成するステップ；
を実施するように構成された論理ブロック；
ｃ．各副回路についての遅延線とマルチプレクサの組み合わせからなる回路を備える微調整ブロックであって、前記微調整ブロックは、
ｃ．１．前記スイッチング時間を表すビットのＬＳＢ部分と、前記論理ブロックからのカウンタベースの信号を入力として受け取るステップ；
ｃ．２．１つの遅延素子の時間分解能で前記ＲＳＣＣトランジスタのゲートを制御するパルス幅変調信号を生成するステップ；
を実施するように構成された、微調整ブロック；
を備えることができる。

【0022】

前記サンプリングブロックは、
ａ．複合遅延線マルチプレクサユニット；
ｂ．カウンタコンパレータ論理ブロック；
を備えることができ、
前記サンプリングブロックは、
ｃ．入力として、
ｃ．１．補助サンプリング構成；
ｃ．２．前記ＨＲシーケンサと前記ＲＳＣＣトランジスタの導通との間の固有遅延を表すデジタルワード；
を受け取るステップ；
ｄ．前記ＺＣＤセンサの有効な読取値を生成するステップ；
を実施するように構成することができる。

【0023】

前記サンプリング動作は、
ａ．前記コントローラによるターンオフコマンドから、前記適用されたデッドタイムの終了までの間、前記内部クロックの周波数で前記ＺＣＤセンサの連続サンプリングを実行することにより、前記システムの内部クロックを利用し、前記サンプルを処理して前記コンバータのスイッチング状態を取得する、同期手順；
ｂ．システムの内部クロックと遅延線ベースのモジュールを組み合わせて、単一遅延素子の時間分解能で高分解能サンプリングを実施し、単一サンプリング動作を用いて、スタートアップ時の推定固有遅延に基づいて、前記コンバータのスイッチング状態を正確に取得する、非同期手順；
として実行することができ、
前記デッドタイム期間が終了すると、前記サンプリングブロックは、前記ＺＣＤセンサの有効な読取値を前記オートチューナに対して提供する。

【0024】

前記コントローラの出力と前記ＲＳＣＣトランジスタの導通インスタンスとの間の固有遅延は、起動時において、
ａ．前記共振タンクの前記受動部品の公称値に従ってデフォルトスイッチング周波数を定義して、すべてのサブ回路における早期スイッチングを意図的に保証するステップ；
ｂ．スイッチングサイクル毎の前記ＺＣＤセンサ出力をサンプリングするステップ；
ｃ．前記取得した読取値を評価し、それに応じてサンプリング位置を修正するステップ；
ｄ．有効な早期スイッチング読取値が取得されるまで、上記ステップｂ～ｃを繰り返すステップ；
ｅ．前記ステップｄの終わりのサンプリング時間に基づいて固有遅延を推定するステップ；
によって計算することができる。

【0025】

前記サンプリング動作は、前記ＲＳＣＣのサブ回路ごとに独立して実行することができる。

【0026】

前記ガバナモジュールは、
ａ．シングルピンベースのシグマ－デルタアナログ－デジタルコンバータ（ＳＤ－ＡＤＣ）構成回路からの補助構成を入力として受信するステップ；
ｂ．前記補助構成に基づいて、
ｃ．前記固有遅延を計算するためのスタートアップルーチン；
ｄ．サンプリングおよびチューニングをサイクルごとに実行せず消費電力を最小限に抑える軽負荷動作；
ｅ．通常動作モード；
を実施することにより前記コンバータの所望の動作モードを指示するステップ；
を実施するように構成することができ、
前記ガバナによって実行されるすべての同期アクションは前記内部システムの内部クロックに基づいており、ロックされている間に前記オートチューナブロックによって提供されるチューニングプロセスに関する情報に基づいている。

【0027】

前記シングルピンベースのＳＤ－ＡＤＣは、
ａ．デジタルフロントエンドを有するシグマ－デルタ変調器；
ｂ．インバータベースの比較器；
ｃ．単純化されたＲＣ積分器；
ｄ．カウンタベースのデシメーションおよびフィルタリング出力段；
を備えることができ、
前記シングルピン構成回路は、前記フロントエンドインバータの前記入力における前記電圧の関数としてデジタルワードを生成する。

【0028】

前記ＺＣＤは、前記サンプリングインスタンスにおける前記共振タンク電流の極性を正確に決定することができる２比較器ベースのセンサアーキテクチャを備えることができ、前記ＺＣＤセンサは、前記サンプリングインスタンスにおける前記共振タンク電流の極性のデジタル表現を生成するために、各サブ回路のスイッチングノード内に配置されている。

【0029】

１つ以上の共振タンクと、前記共振タンクの両端に接続された１つ以上のフライングキャパシタとを有する共振型コンバータを制御する方法であって、
ａ．入力としてゼロ電流検出（ＺＣＤ）信号を受信するオートチューナによって、前記コンバータ内のすべての共振タンクのゼロ電流スイッチング（ＺＣＳ）動作を保証する算術演算を実行して、チューニングアルゴリズムを実施するステップ；
ｂ．スイッチング時間コマンドを入力として受信するデジタルハイブリッド高分解能（ＨＲ）シーケンサによって、前記コンバータのスイッチングトランジスタのゲートに対して供給されるパルス幅変調信号を生成するステップ；
ｃ．単一の遅延素子の時間分解能を持つサンプリングブロックによって前記ＺＣＤセンサの出力を正確に読み取るステップ；
ｄ．補助構成に基づいて、すべての同期アクションを実行し、制御動作中に動作モードを指示するステップ。

【図面の簡単な説明】

【0030】

本発明の上記および他の特徴および利点は、添付の図面を参照しながら、以下の本発明の好ましい実施形態の例示的かつ非限定的な詳細な説明によって、より良く理解されるであろう：

【図1】デジタルロックインコントローラＩＣの簡略化された概略図を示す；

【図2】図２（ａ）はオートチューナモジュールの内部ブロック図である；図２（ｂ）はＬＰＦの簡略化されたブロック図である；

【図3】図３（ａ）は遅延スイッチングを示す；図３（ｂ）は早期スイッチングを示す図である；

【図4】図４（ａ）は、シーケンサモジュールの簡略化されたブロック図である；図４（ｂ）は、遅延線ベースの高分解能ＰＷＭ信号を示す；

【図5】ＺＣＤセンサの連続サンプリングベースのアプローチを示す；

【図6】ＺＣＤセンサの単一サンプルベースのアプローチを示す；

【図7】従来の２：１ ＲＳＣＣを示す；

【図8】遅延スイッチング運転時の共振タンク電流を示す；

【図9】コンバータスイッチング状態の関数として負荷に対して配送される電荷を示す；

【図10】図１０（ａ）は、共振タンクの充電動作中における４：１ ＳＴＣの等価回路を示す；図１０（ｂ）は、共振タンクの放電動作中における４：１ ＳＴＣの等価回路を示す；

【図11】スイッチングノード電圧の２ビット表現を生成する２比較器ベースのＺＣＤセンサを示す；

【図12】図１２（ａ）は、４：１ ＳＴＣコンバータのためのコントローラの閉ループ動作中における共振電流を示す；図１２（ｂ）は、４：１ ＳＴＣコンバータのためのコントローラの閉ループ動作中における出力電圧を示す；図１２（ｃ）は、コントローライネーブルコマンド前の共振電流の拡大図を示す；図１２（ｄ）は、収束期間中における共振電流の拡大図を示す；図１２（ｅ）は、定常状態における共振電流の拡大図を示す；

【図13】図１３（ａ）は、シングルピン構成ハードウェアの簡略化されたアーキテクチャである；図１３（ｂ）は、ＳＤ変調器の主要な波形を示す；

【図14】図１４（ａ）は、固有遅延計算手順中におけるコントローラゲーティング信号の波形を示す；図１４（ｂ）は、固有遅延計算手順中におけるＺＣＤセンサの波形を示す；図１４（ｃ）は、固有遅延計算手順中におけるスイッチングノードの波形を示す；図１４（ｄ）は、固有遅延計算手順中におけるサンプリング信号の波形を示す；

【図15】図１５（ａ）は、遅延スイッチングからＺＣＳへの遷移のレイアウト後シミュレーションである；図１５（ｂ）は、開ループ動作のレイアウト後シミュレーションである；図１５（ｃ）は、ＺＣＳ動作への収束後のレイアウト後シミュレーションである；

【図16】図１６（ａ）は、デジタルロックインコントローラによる、開ループ遅延スイッチングからＺＣＳへの４：１ ＳＴＣの遷移の実験結果であり、タンクの電流および出力電圧の全ビューをともに示す；図１６（ｂ）は、デジタルロックインコントローラによる、開ループ遅延スイッチングからＺＣＳへの４：１ ＳＴＣの遷移の実験結果であり、開ループ動作中における以下のズームインビューをともに示す：タンクの電流（Ｉｃｒ１－ｂｌｕｅ、Ｉｃｒ２－ｇｒｅｅｎ）１０Ａ／ｄｉｖ、スイッチングノード（Ｖｓｗ１－ｙｅｌｌｏｗ、Ｖｓｗ２－ｒｅｄ）５Ｖ／ｄｉｖ、時間スケール２μｓ／ｄｉｖ；図１６（ｃ）は、デジタルロックインコントローラによる、開ループ遅延スイッチングからＺＣＳへの４：１ ＳＴＣの遷移の実験結果であり、ＺＣＳ閉ループ動作中における以下のズームインビューをともに示す：タンクの電流（Ｉｃｒ１－ｂｌｕｅ、Ｉｃｒ２－ｇｒｅｅｎ）１０Ａ／ｄｉｖ、スイッチングノード（Ｖｓｗ１－ｙｅｌｌｏｗ、Ｖｓｗ２－ｒｅｄ）５Ｖ／ｄｉｖ、タイムスケール２μｓ／ｄｉｖ；

【図17】図１７（ａ）は、デジタルロックインコントローラによる、開ループ早期スイッチングからＺＣＳへの４：１ ＳＴＣの遷移の実験結果であり、タンクの電流と出力電圧の全ビューともにを示す；図１７（ｂ）は、デジタルロックインコントローラによる、開ループ早期スイッチングからＺＣＳへの４：１ ＳＴＣの遷移の実験結果であり、開ループ動作中における以下のズームインビューをともに示す：タンクの電流（Ｉｃｒ１－ｂｌｕｅ、Ｉｃｒ２－ｇｒｅｅｎ）１０Ａ／ｄｉｖ、スイッチングノード（Ｖｓｗ１－ｙｅｌｌｏｗ、Ｖｓｗ２－ｒｅｄ）５Ｖ／ｄｉｖ、時間スケール２μｓ／ｄｉｖ；図１７（ｃ）は、デジタルロックインコントローラによる、開ループ早期スイッチングからＺＣＳへの４：１ ＳＴＣの遷移の実験結果であり、ＺＣＳ閉ループ動作中における以下のズームインビューをともに示す：タンクの電流（Ｉｃｒ１－ｂｌｕｅ、Ｉｃｒ２－ｇｒｅｅｎ）１０Ａ／ｄｉｖ、スイッチングノード（Ｖｓｗ１－ｙｅｌｌｏｗ、Ｖｓｗ２－ｒｅｄ）５Ｖ／ｄｉｖ、タイムスケール２μｓ／ｄｉｖ。

【図18】同調条件におけるＳＴＣ効率を示す。

【発明を実施するための形態】

【0031】

本発明は、共振ＳＣＣのためのロックイン統合コントローラを提案する。コントローラは各サブ回路の共振周期をオンザフライで識別し、正しいスイッチング時間にロックインして、各フライングキャパシタに対する電荷移動速度を完全に利用する。コントローラはオートチューナおよびシーケンサを有し、これらは、構成要素値または回路構成の任意の不整合、変動、またはドリフトに対応し、各共振器のための同調を独立して実行して、システム内の各フライングキャパシタのための電荷転送を完全に利用する。６５０Ｗ ４：１スイッチドタンクコンバータのフルスケールハードウェアプロトタイプを用いて、コントローラの動作を検証し、優れたロックイン能力を実証し、９８．６％に至る高効率を得た。

【0032】

図１は、正確なスイッチングタイミングを可能にしてスイッチング状態毎の各フライングキャパシタに対する電荷移動を完全に利用するロックイン統合コントローラアーキテクチャを概略的に示す。コントローラは、構成要素値または回路構成における不整合、変動、またはドリフトに適応するように調整する全デジタルＩＣとして実装される。

【0033】

２つのロックインアーキテクチャを提示する。第１ロックインアーキテクチャは同期デジタルハードウェアに基づいており、中間周波数範囲（数百ＫＨｚの範囲）の用途に適している。第２ロックインアーキテクチャは非同期組み合わせ論理に基づいており、ＭＨｚ範囲に適合する非常に高い周波数分解能を提供する。２つの共振器について、サブ回路ごとの個別独立同調とスイッチング状態を用いて、この制御法を実証した。

【0034】

図１は、様々なタイプのＲＳＣＣベースの単一または多段コンバータトポロジに対して適用できる、提案するデジタルロックインコントローラの一般的な形態を示している。コントローラは以下を備える：動作モードを管理し、同期し、かつ指示するシステムガバナモジュール１０１；スイッチの導通時間を調整および較正して、全ての共振タンクにおけるゼロ電流スイッチング（ＺＣＳ）動作を達成するオートチューナモジュール１０２；電力スイッチへの必要な駆動信号を生成するスイッチングシーケンサ１０３；ゼロ電流検出（ＺＣＤ）センサの出力を正確に読み取るサンプリングブロック１０４。

【0035】

駆動周波数を共振特性に同調させるための１つの可能性は、ゼロクロス点センサからの情報に対して即座に応答することによって実行することができる。この方法は、システムにおける待ち時間および遅延に起因して、場合によっては問題となることがある。

【0036】

高スイッチング周波数アプリケーションのために利用される代替アプローチは、スイッチング周波数の共振周波数への遅延ロックループ収束を実行する。このような代替アプローチは、所望の実行周波数にロックインし、システム内の任意の変動または不整合を補償する。この動作は、変動に対するシステムの応答がむしろ遅く、数回のスイッチングサイクルにわたって搬送されるので、特に高Ｑにおいて共振変換に適している。本発明の文脈において、チューニングプロセスの主な動機付けは、システムの最高の効率条件をもたらす最適な伝達条件を達成するための熱的考慮から来ており、ロックインチューニングアーキテクチャによって十分に果たすことができる比較的ゆっくりと変化する対象である。

【0037】

チューニングプロセスは、コントローラＩＣの比較的遅い内部クロックによって実行され、その結果、シーケンサおよびサンプリングブロックが簡単かつ直接的に実現される。より高い周波数で動作するコンバータについては、非同期組み合わせ論理を用いて周波数検出および生成ユニットを実現し、内部同期クロックで得られたものよりも高い分解能での動作を可能にした。

【0038】

ガバナ（制御）モジュール１０１
ガバナモジュール１０１は、（図１のＯＰポートを介して）補助構成に基づいて、コンバータの所望の動作モードを指示する。従来のＲＳＣＣにおいて、ガバナモジュール決定は、コンバータの軽負荷動作、起動および停止シーケンスとともに、適用したデッドタイムを含む。より複雑なトポロジーの場合、ガバナモジュール１０１は、多段コンバータにおけるＺＣＤセンサのようなオンボード周辺機器を最小化し、さらには電圧変換比を決定するために、様々なスイッチング方式を指示することができる。本発明において、システムガバナモジュール１０１によって実行されるすべての同期動作は、内部クロック（この特定のケースにおいては２０ＭＨｚ）に基づく。オートチューナブロック１０２からのフィードバック１０５（図１においてロックされている）は、チューニングプロセスに関する必要な情報をガバナモジュール１０１に対して提供する。広範囲の共振コンバータをサポートするために、スタートアップおよびターンオフシーケンスは、ハードウェアの変更なしに再プログラムすることができる。

【0039】

オートチューナモジュール１０２
オートチューニングモジュール１０２は図２Ａに示すように、いくつかの内部ユニットから構成される。デジタル補償器２０１はサンプリングされたＺＣＤ信号を評価し、トランジスタがオフになるときに共振器電流がゼロであるかどうかを決定する。トランジスタターンオフ時の非ゼロ共振電流は、図３Ａ～図３Ｂに示されているように、「早期」または「遅延」スイッチングの場合に発生する。ターンオフ時の電流の極性の情報に基づいて、補償器２０１は、各共振タンクのオン時間を別々に変更する（図２ＢのＴｘ）。次のスイッチングサイクルのオン時間は、サンプリングされたＺＣＤ信号が「早期」のスイッチングを示す場合には増加し、「遅延」のスイッチングを示す場合には減少する。ＺＣＤのサンプリング信号がＺＣＳを示すと、オンタイムは変わらない。ユニットがプロセスを開始する初期値は、許可されたスタートアップチューニング手順の長さに応じて、前もってプログラムすることができ、またはデフォルトとして使用することができる。

【0040】

補償器ブロック２０１の後には、任意のノイズ変動を平滑化するためのデジタルＬＰＦ２０２が接続され、さらなる遅れ位相が必要とされる場合には補償ネットワークとしても機能する。この例において、フィルタリングは図２Ｂに示すように、構成可能な数の補償器出力を比較することによって実行される。それぞれのスイッチングサイクルの始めにおいて、レジスタ２０３上でシフトオペレーションが実行され、ＬＰＦフィルタ２０２の出力が計算される（図２ＡのＴ_{ｐｕｌｓｅ＿ｘ}）。チューンレジスタは全てのレジスタが同じ値を保持するときにおいてのみ更新され、これはコンバータの動作に対する特異な非ＺＣＳイベントまたはＺＣＤセンサによる不正確な通知の影響を完全に排除する。

【0041】

オートチューナモジュール１０２は、コンバータの動作周波数を決定する共振タンク値の柔軟な選択を可能にする。電源投入時においてロックインルーチンが開始され、その間、オートチューナモジュール１０２は各タンクの共振周波数を特定する。通常の実行モードの間において、オートチューナモジュール１０２は電力ステージの動作を観察し、起動時に受動部品がそれらの値からドリフトする場合においてＺＣＳを確実にするために微調整を提供する。

【0042】

シーケンサモジュール１０３
シーケンサモジュール１０３は、先行モジュールからの情報に基づいて、パワーステージに対してゲーティング信号Ｑ_１，・・・，Ｑ_Ｎを実行する。これは多相高分解能タイマを組み込んでおり、単段または多段のコンバータトポロジに対して正しい正確なパルス長を保証する。ゲーティング信号Ｑ_１，・・・，Ｑ_Ｎはコンバータの共振器（またはサブ回路）ごとに独立して設定され、その結果、ＺＣＳ動作は構成要素の不整合または変動にかかわらず、すべての共振タンクまたはコンバータの段ごとに別々に実現することができる。

【0043】

高分解能タイマを実装する従来のアプローチは、高速クロックカウンタ‐コンパレータ方式によるものである。このように、切り替え周波数ｆｓにおけるｎビット分解能は２^ｎ・ｆｓの基準クロック周波数を必要とし、これは消費電力の増大につながる。この例において、電力スイッチのための高分解能パルス幅駆動信号は、図４Ａに示すように、粗計数ブロック４０１を組み込み、その後の遅延線ベース微調整モジュール４０２によって生成される。これにより、スタンダードセルをベースとした設計が可能となり、低消費電力で直接合成が可能となる。図４Ａに見られるように、カウンタベースの信号は、オートチューナブロックから提供される情報によって、各共振タンクに対して独立して生成される。次いで、この信号は遅延線４０２によって遅延され、図４Ｂに示されるように、オートチューナ１０２によって供給される自己コマンドに従って各マルチプレクサ４０３の入力を設定することによって、すべての共振タンクのＺＣＳ動作のための正確なオン時間を実現する。このシーケンサモジュール１０３には、シーケンスを完全完了することを可能にし、共振タンクが異なる駆動シーケンスで動作する場合において信号の重複を回避するために、保護ロジックおよび他のゲート関連機能も組み込まれている。シーケンサブロック１０３の時間分解能は、マルチプレクサ４０３によって引き起こされる追加の遅延と共に使用されるバッファセルの伝搬遅延と同一である。全ての駆動信号の時間分解能の整合は、全ての遅延線を互いに近接して配置することによって達成される。そうすることにより、温度または製造上の欠陥によって生じるあらゆる変動が排除される。

【0044】

サンプリングブロック１０４
コントローラ内で生成されたゲーティング信号とトランジスタの実際の導通との間の固有の遅延は、すべてのスイッチモードアプリケーションにおいて非常に共通している。この遅延はコントローラの観点からは一般に不明であり、動作点または使用される受動部品、駆動回路および電力トランジスタの関数として著しく変化し得る。トランジスタのターンオフ時の共振電流の極性に関する情報は、トランジスタの早期または遅延スイッチングのインディケータであり、スイッチングイベントに近接するときのみ有効である。ＺＣＤセンサのサンプリングは、正確なステータス情報すなわち早期または遅延スイッチングが得られるように、この固有の遅延を補償するか、または少なくとも考慮することができなければならない。

【0045】

この例においては、上述の遅延を考慮しながらＺＣＤセンサから情報を取得するために、２つの完全に合成可能なアプローチが実現されている。第１のアプローチは図５に示すように、コントローラによるターンオフコマンドから適用されたデッドタイム期間の終了までの内部クロックの周波数におけるＺＣＤセンサの連続サンプリングに基づいている。ここで、ＺＣＤセンサは各クロックサイクルの開始時にサンプリングされ、取得された結果は状態マシンアルゴリズムに従って処理され、コンバータのスイッチング状態を取得する。デッドタイム期間が終了すると、サンプリングブロック１０４はオートチューナ１０２に対して、さらなる処理およびチューニング動作のための有効な読取値を提供する。

【0046】

第２のアプローチは、サンプリングプロセスの間における計算負荷がより少なく、その上でスイッチング動作に対してより接近したサンプリングを可能にし、これにより、トランジスタの遅延または早期スイッチングに起因する電荷損失をさらに最小化する。これは、単一の遅延素子の分解能でサンプリングシグナルを生成する遅延ラインベースの構成に加えて、図６においてΔ_ｓとして示される、スタートアップ時の固有の遅延を正確に推定する遅延推定ロジックを組み込むことによって、実行される。いったんＺＣＤセンサがサンプリングされると、サンプリングブロック１０４は、さらなる処理およびチューニング動作のために、取得された読取値をオートチューナ１０２に対して提供する。

【0047】

電荷移動速度分析
図７に示すように、通常の２：１のＲＳＣＣについて、負荷への電荷移動速度を数学的に導出することができる。遅延スイッチング動作の場合についての共振電流を図８に示すが、早期スイッチングの場合についても変更を加えずに同様の解析が適用される。

【0048】

コンバータの共振特性は、その受動部品の値から得られ、次のように表すことができる：

【0049】

【数1】

【0050】

各スイッチング状態間の短いデッドタイム期間（図８のＤＴ）を含めて、スイッチング周期は次式で求められる：

【0051】

【数2】

【0052】

【数3】

【0053】

αはスイッチング動作モードを表す。Α＜1の場合、コンバータは早期スイッチングで動作し、遅延スイッチングはα＞１の場合において生じる。ＺＣＳ動作は、α＝１のときに得られる。

【0054】

出力ＤＣ電流は、各スイッチングフェーズ中の平均共振電流に等しいので、次式が成り立つ：

【0055】

【数4】

【0056】

（４）を積分することにより、共振電流のピーク値を抽出することができ、次式のように表される：

【0057】

【数5】

【0058】

スイッチング期間の半分の間において負荷に対して転送される電荷は、以下のように（３）を積分することによって導出される：

【0059】

【数6】

【0060】

負荷に対して転送される最大電荷をもたらすαの値は、αに関して（６）の導関数をとり、その結果をゼロに等しくすることによって得られる。得られた方程式を解くと、α＝１の場合に最大電荷が負荷に対して転送され、これはＺＣＳの場合と相関する。

【0061】

図９は、所与の値のピーク共振電流に対するコンバータスイッチング状態の関数として、負荷に対して伝達される電荷の関係を示す。同じ解析は多段ＲＳＣＣにも適用され、この場合、すべての共振タンクについてＺＣＳ動作が得られれば、負荷への最大電荷移動速度が生じる。

【0062】

４：１ ＳＴＣ制御とシミュレーション例
上述のように、各共振タンクについてのオン時間は、ターンオフ時の共振電流の極性に基づいてＺＣＳ動作を達成するために、オートチューナ１０２によって修正される。コントローラの動作は、図１０Ａおよび図１０Ｂに示すように、完全なＺＣＳ動作を実現するために個別に調整された２つの共振器（この例では、Ｃ_ｒ１；L_r１ とＣ_ｒ２；L_ｒ２）を備える４：１スイッチドタンクコンバータ（ＳＴＣ）について実証されている。

【0063】

ＳＴＣの動作はそれぞれ、図１０Ａおよび図１０Ｂに示すように、共振器の充電または放電という２つの状態に分けられ、それらの間に短いデッドタイム期間を有する。フライングキャパシタＣ_ｆ（図１０の中間要素）は、それぞれのアクティブサブ回路において異なった共振器に接続され、その結果、入力から出力への電荷移動が生じる。システム内のすべてのキャパシタについてソフト充電が達成され、コントローラによって指示された正しいタイミングを可能にするために、すべてのスイッチのソフトスイッチングを実現することができる。図１０に示す４：１変換比ＳＴＣの場合、Ｖｓｗ１とＶｓｗ２における電圧は、ターンオフ時の電流極性に対する直接的な指標となる。早期スイッチングにおいて、共振電流はＶｓｗ１またはＶｓｗ２に向かって流れ（図１０Ａに示す）、電圧はＶ_ｏｕｔ＋Ｖ_Ｆにクランプされる（Ｖ_Fはトランジスタのボディダイオードの順方向電圧である）。同じことは、電流がＶｓｗ１またはＶｓｗ２（図１０Ｂに示す）から流れている遅延スイッチングの場合にも当てはまる。ここで、電圧は－ＶＦに等しくなる。したがって、コントローラへのＺＣＤ入力は、Ｖｓｗ１またはＶｓｗ２から得られる。

【0064】

図１１は２コンパレータベースのＺＣＤセンサを示しており、これは、スイッチングノード電圧の２ビット表現を生成する。２つの基準電圧が出力電圧（図１１のＶｔｈ１およびＶｔｈ２）の関数として生成され、それぞれ上側および下側コンパレータの負入力に対して供給される。この構成は、温度コーダとして機能する。ＺＣＤセンサは、遅延スイッチング（２’ｂ００）、早期スイッチング（２’ｂ１１）またはＺＣＳ動作（２’ｂ０１）を示す２ビットの結果を生成し、これは、図１に示すオートチューナモジュール１０２への入力である。

【0065】

ＺＣＤセンサの抵抗（Ｒ_Ａ、Ｒ_Ｂ、Ｒ_Ｃ）は、次のように選択される：

【0066】

【数7】

【0067】

Ｒ_１とＲ_２は検出されたスイッチングノードのゲインを決定し、Ｒ_A、Ｒ_B 、Ｒ_C はリファレンスウィンドウを決定する。ＺＣＤセンサは出力電圧を追跡し、基準電圧を生成し、これにより、始動時のスイッチング状態（すなわち、早期スイッチングまたは遅延スイッチング）にかかわらず、ＺＣＳへの収束が保証されるようにする。コントローラは、トランジスタのターンオフ後にＺＣＤセンサの状態を観察し、各タンクのオン時間はこれにしたがって補償器２０１（図２に示す）によって修正される。

【0068】

コントローラ動作の検証は、ＰＳＩＭ（ＰｏｗｅｒＳｉｍ，Ｉｎｃ．Ｒｏｃｋｖｉｌｌｅ，ＭＤ，米国）が実施した一組のシミュレーションにより、４８Ｖ－１２V ＳＴＣコンバータ上で実施した；受動部品の公称値のパラメータは以下である：Ｃｒ１＝２．３５μＦ，Ｌｒ１＝７０ｎＨ，Ｃｒ２＝２．１μＦ，Ｌｒ２＝６３ｎＨ，ＲＬ＝０．２６Ω。ロックイン同調プロセスの結果は図１２Ａ～１２Ｅに示され、両共振器のオフ同調開始点からの同調条件への収束を実証している。図１２ｃ、図１２ｄ、および図１２ｅは、それぞれ、図１２ａのＣ、Ｄ、およびＥとマークされた領域のズームインである。出力電圧は無負荷ターゲット電圧である約１２Ｖまで増加し、最適電荷移動の文脈において、コントローラがそのタスクを十分に果たすことが分かる。

【0069】

ピンカウントが重要な資産であり、多数の動作モードへのアクセスを提供することが要求される複雑なコントローラＩＣにおいては、シングルピンセットアップが不可欠である。このことは、入力端子に対して印加される電圧レベルに応じて、プログラミング、モード選択、または値の設定が実施されることを意味する。このアプローチにおいて利用できるレベルの量は、入力において許容される電圧範囲、検出ユニットの分解能と精度に依拠する。本研究においては、図１３に概略的に示すように、シグマ－デルタ（ＳＤ）変調器（アナログ－デジタルコンバータに見られるように、アナログ信号をデジタル信号に符号化するための方法に従って）およびデジタル論理回路によって、シングルピン構成を容易にする。

【0070】

ＳＤ変調器は、複雑さおよび有効シリコン面積を低減するために、単純化されたハードウェアで実現されている。これは性能または変換速度をわずかに劣化させる可能性がある。しかしこのＡＤＣの目的は、スタティックまたは準スタティックの電圧レベルを取得することであるので、本手法は十分に適合する。

【0071】

図１３は、ハイロジックレベル（電源）としてＶ_ｏｐを有するデジタルインバータ１２０によって実現される変調器フロントエンドを示す。積分器は、クロック周波数よりも少なくとも１桁低いコーナー周波数を有する単純なＲＣネットワーク（Ｒ１；Ｃ１）によって実現される。量子化器は、別のデジタルインバータ１２１によって実現される。その結果はＤフリップフロップ１２２によって保持され、クロック化されたビットストリームを容易にし、ＡＤＣのオーバーサンプリング周波数を生成する。得られたＳＤベースのＡＤＣはハードウェア効率の良い電圧レベルトランスレータであり、ノードでの平均電圧Ｓｏ（ｔ）は次のように表すことができる：

【0072】

【数8】

【0073】

Ｖｒｅｆは変調プロセスの基準値（インバータベースのコンパレータの閾値電圧）であり、ＣＮＴＲｎは２ｎクロックサイクルのビットストリームにおいて論理ハイが発生する回数である。インバータベースのコンパレータの入力における電圧Ｓｏ（ｔ）を、結果として得られるビットストリームおよびオーバサンプリングクロックとともに図１３Ｂに示す。

【0074】

ビットストリームは計算論理への入力であり、計算論理は、ｓｉｎｃＬＰＦとして動作する専用カウンタを用いて「１」の量（ＣＮＴＲｎに等しい）をカウントし、所定の間隔でリセットしてデシメーションを実行する。この例において、フロントエンドインバータに対して印加される電圧が１０２４クロックサイクル毎にデジタル表現に変換され、その結果、コントローラの所望の動作モードの１０ビット表現が得られる。

【0075】

コントローラのゲーティング信号と電力トランジスタの実際のターンオフとの間の固有遅延の推定は、受動部品の変動を考慮するために、スタートアップ時およびＮ_ｅｓｔ回のＳＴＣスイッチングサイクル毎に実行される（Ｎ_ｅｓｔは、図１のコントローラの構成可能な入力ＯＰによって設定される）。遅延推定手順の開始時に、事前に定義されたスイッチング周波数が両方のタンクに対して適用され、これにより早期スイッチング動作が確保される。その結果、図１４に示すように、スイッチングノードにおける電圧Ｖ_ｓｗ１およびＶ_ｓｗ２は、充電フェーズの最後に電源ステージトランジスタがオフになるとＶ_ｏｕｔ＋Ｖ_Ｆとなるようにクランプされる。固有遅延を推定するために、ＺＣＤセンサのサンプリングは、図１４Ｂ～１４Ｄに示すように、ＺＣＤセンサからの初期スイッチング読取値が取得される（２’ｂ１１）まで、異なる場所のスイッチングサイクル（図１４のΔｘ）ごとに１回実施される。固有遅延Δｓは、コントローラゲーティング信号と、センサから有効な読取値を取得するサンプリングコマンドとの間の最小遅延であると推定される。実際的な理由のために、追加の小さな調整可能な遅延が、測定されたΔｓに対して追加される。

【0076】

ＲＳＣＣ用のデジタル制御器ＩＣを設計し、０．１８μｍ ５Ｖプロセスで作製した。ＩＣレイアウトは４ｍｍ^２でパッド制限された全ダイ面積を持ち、一方、使用される有効シリコンは０．６４ｍｍ^２であった。

【0077】

コントローラＩＣの動作は製造前に、Ｃａｄｅｎｃｅ Ｖｉｒｔｕｏｓｏを用いてレイアウト後シミュレーションで検証されており、ＩＣは０．３Ωの抵抗負荷に給電する４８Ｖ入力電圧を有する４：１ ＳＴＣコンバータに対して接続されている。パワーステージだけでなく、すべての周辺回路（ＺＣＤ センサ、シグマデルタ変調器など）も、実験装置で使用されるコンポーネントに基づいてシミュレーションに追加された。図１５に示すように、遅延スイッチング開ループ動作から閉ループＺＣＳ動作への遷移がシミュレートされ、検証される。図１５Ｂの拡大図は、遅延スイッチングの場合、スイッチングノードの電位Ｖ_ｓｗ２が、ＩＶで説明したようにクランプされ、ターンオフ時の共振電流の極性を正確に示すことを示している。図１５Ｃの拡大図は、閉ループ動作が有効にされると、ＺＣＳが数サイクル以内に達成されることを示す。コントローラＩＣの平均消費電力もまた、レイアウト後のシミュレーションから抽出され、これは２５０μＷであり、コントローラが有効でないときに引き出される電流は無視できる。

【0078】

コントローラＩＣの動作を実証し、本研究で開発した主制御ユニットの能力をさらに調査するために、６５０Ｗ ４：１ ＳＴＣのフルスケールハードウェアプロトタイプと、コントローラ動作に必要なすべての周辺機器を設計し、構築し、試験した。実験用ＳＴＣハードウェアは、１４層ＰＣＢ上に設計され、６５０Ｗと評価されている。４：１パワーステージの有効基板面積は５ｃｍ×２ｃｍである。共振器は、等しい共振周波数および以下の成分値で対称的に設計された：Ｃｒ１＝２．３５μＦ，Ｌｒ１＝７０ｎＨ，Ｃｒ２＝２．３５μＦ，Ｌｒ２＝７０ｎＨ。

【0079】

図１６は、対称的に設計された４：１ ＳＴＣにおけるコントローラのロックイン能力を示す。ここで、コンバータの入力電圧は、電流プローブの制限により２４Ｖである。コントローラが有効になると、出力電圧が上昇する。これは、両方の共振器のＺＣＳに到達することによって達成される、増加した電荷移動レートを直接的に示す。図１６Ｂ～１６Ｃは、遅延スイッチング（図１６Ｂ）およびＺＣＳ（図１６Ｃ）中における共振電流およびスイッチングノードの電圧のズームインである。図からわかるように、スイッチングノードの電圧のクランプは、コンバータがＺＣＳで動作しない場合にのみ発生する。この実験におけるイネーブルコマンドは、他のすべての場合と同様に、コントローラに対してランダムに与えられ、イネーブルコマンド前のスイッチング周波数は任意に選択され、正確なＺＣＳ動作に収束するコントローラの能力に対して影響を与えない。

【0080】

図１７Ａ～１７Ｃは、共振タンク成分値間の意図的な不整合を有するシステムの閉ループ動作のための実験波形を示す（Ｃｒ１＝２．６２μＦ，Ｌｒ１＝７０ｎＨ，Ｃｒ２＝２．３５μＦ，Ｌｒ２＝５０ｎＨ）。図１７Ａは、両共振タンクの開ループ早期スイッチング動作からＺＣＳへの円滑な移行を示す。スイッチングノードと同様に共振電流の拡大図を図１７Ｂ～１７Ｃに示す。図から分かるように、各共振タンクのオン時間は、その共振特性に従って個別に設定される。さらに、スイッチングノードの電圧のＶｏｕｔ＋ＶＦへのクランプは、いったんＺＣＳが達成されると除去される。

【0081】

図１８は、コントローラの動作によって得られたチューニングされた条件下での負荷の関数としての効率曲線を示す。コンバータの入力電圧は４８Ｖである。

【0082】

上記の実施例および説明はもちろん、例示の目的のためにのみ提供されており、いかなる方法においても本発明を限定することを意図していない。当業者には理解されるように、本発明は、本発明の範囲を超えることなく、上記の技術からの２つ以上の技術を用いて、多種多様な方法で実施することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【国際調査報告】