▶ サイプレス セミコンダクター コーポレーションの特許一覧
特表2022-543819誤り検出および誤り訂正のための方法ならびに誤り検出および誤り訂正のための対応するシステムおよび装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-10-14
(54)【発明の名称】誤り検出および誤り訂正のための方法ならびに誤り検出および誤り訂正のための対応するシステムおよび装置
(51)【国際特許分類】
G06F 13/16 20060101AFI20221006BHJP
G06F 12/02 20060101ALI20221006BHJP
G06F 12/00 20060101ALI20221006BHJP
G11C 7/10 20060101ALI20221006BHJP
G06F 11/10 20060101ALI20221006BHJP
【ＦＩ】
G06F13/16 520B
G06F12/02 580J
G06F12/00 597D
G11C7/10 460
G06F11/10 604
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022507414
(86)(22)【出願日】2020-07-22
(85)【翻訳文提出日】2022-03-04
(86)【国際出願番号】 US2020043133
(87)【国際公開番号】W WO2021025864
(87)【国際公開日】2021-02-11
(31)【優先権主張番号】62/882,926
(32)【優先日】2019-08-05
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/826,998
(32)【優先日】2020-03-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】507364997
【氏名又は名称】サイプレス セミコンダクター コーポレーション
【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】モーガン ウェイトリー
(72)【発明者】
【氏名】クリフォード ズィットロー
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CC01
(57)【要約】
方法は、メモリコントローラでの読み出しリクエストの受け取りに応答して、読み出しコマンドおよびアドレス値を、クロックと同期してコマンドアドレスバス上で送ることを含んでいてよく、読み出しコマンドに応答して、少なくとも１つのパラレルデータバス上で、読み出しデータ値の中断のないバーストを受け取ることを含んでいてよく、読み出しデータ値のバーストは、クロックに関してダブルデータレートを有しており、同じ読み出しコマンドに応答して、読み出しデータ値に対する誤り訂正符号（ＥＣＣ）を受け取ることを含んでいてよく、読み出しデータ値のバーストに含まれていないＥＣＣ値は、非ＥＣＣ入出力（Ｉ／Ｏ）上に出力される。非ＥＣＣ Ｉ／Ｏは、既存の標準化機構に従ってＥＣＣデータに割り当てられていないＩ／Ｏである。対応するシステムおよび装置が開示されている。
【特許請求の範囲】
【請求項1】
方法であって、メモリコントローラでの読み出しリクエストの受け取りに応答して、
読み出しコマンドおよびアドレス値を、クロックと同期してコマンドアドレスバス上で送り、
前記読み出しコマンドに応答して、
少なくとも１つのパラレルデータバス上で、読み出しデータ値の中断のないバーストを受け取り、読み出しデータ値の前記バーストは、前記クロックに関してダブルデータレートを有しており、
同じ前記読み出しコマンドに応答して、前記読み出しデータ値に対する誤り訂正符号（ＥＣＣ）値を受け取り、前記ＥＣＣ値は、非ＥＣＣ入出力（Ｉ／Ｏ）上に出力され、
前記非ＥＣＣ Ｉ／Ｏは、既存の標準化機構に従ってＥＣＣデータに割り当てられていないＩ／Ｏである、
方法。
【請求項2】
前記ＥＣＣ値を、読み出しデータ値の前記バーストの後に、前記ダブルデータレートで、前記少なくとも１つのパラレルデータバス上で受け取る、請求項１記載の方法。
【請求項3】
前記方法は、第１のパラレルデータバス上で読み出しデータ値の第１のバーストを受け取ることと、
読み出しデータ値の前記第１のバーストと同期して、第２のパラレルデータバス上で読み出しデータ値の第２のバーストを受け取ることと、
読み出しデータ値の前記第１のバーストの後、前記第１のパラレルデータバス上で第１のＥＣＣ値を受け取ることと、
読み出しデータ値の前記第２のバーストの後に、前記第２のパラレルデータバス上で第２のＥＣＣ値を受け取ることと、
をさらに含んでおり、
前記第１のＥＣＣ値および前記第２のＥＣＣ値は、読み出しデータ値の前記第１のバーストおよび前記第２のバーストに対するＥＣＣ値である、
請求項２記載の方法。
【請求項4】
前記ＥＣＣ値を、前記読み出しデータ値の少なくとも一部と並行して、データコントロールＩ／Ｏ上で受け取る、請求項１記載の方法。
【請求項5】
データコントロールＩ／Ｏを、データマスクＩ／ＯとデータバスインバージョンＩ／Ｏとのグループから選択する、請求項４記載の方法。
【請求項6】
前記方法は、前記読み出しリクエストがホスト装置によって伝送されることと、
前記読み出しデータ値および対応するＥＣＣ値を前記ホスト装置に伝送することと、
前記ホスト装置の動作によって、前記対応するＥＣＣ値による、前記読み出しデータ値に対する誤り検出動作および誤り訂正動作を実行することと、
をさらに含んでいる、
請求項１記載の方法。
【請求項7】
書き込みデータに対する前記ＥＣＣ値を送ることは、前記ＥＣＣ値を、書き込みデータ値のバーストの後に、前記少なくとも１つのパラレルデータバス上で、前記ダブルデータレートで送ることを含んでいる、請求項６記載の方法。
【請求項8】
書き込みデータに対する前記ＥＣＣ値を、書き込みデータ値の少なくとも一部と並行して、データマスクＩ／ＯまたはデータバスインバージョンＩ／Ｏ上で送る、請求項６記載の方法。
【請求項9】
システムであって、前記システムは、データをメモリ装置に格納するように構成されているホスト装置と、
前記ホスト装置からの読み出しリクエストに応答して読み出し動作を実行するように構成されているメモリコントローラと、
を含んでおり、各読み出し動作は、
読み出しコマンドおよび書き込みアドレスを前記メモリ装置に、コマンド－アドレスバス上で送ることと、
前記読み出しコマンドに対応する読み出しデータを前記メモリ装置に、読み出しデータ値の中断のないバーストにおいて、パラレルデータバス上で、データクロック信号の立ち上がりエッジおよび立ち下がりエッジと同期して送ることと、
前記書き込みコマンドの一部として、読み出しデータ値の前記バーストとは別に、前記読み出しデータに対する読み出し誤り訂正符号（ＥＣＣ）値を送ることと、
を含んでいるシステム。
【請求項10】
前記読み出しＥＣＣ値は、前記パラレルデータバス上の読み出しデータ値の前記バーストの最後に追加される、請求項９記載のシステム。
【請求項11】
前記読み出しＥＣＣ値は、前記データクロック信号と同期して複数のデータコントロール入出力（Ｉ／Ｏ）上に出力される、請求項９記載のシステム。
【請求項12】
前記データコントロールＩ／Ｏは、データバスインバージョンＩ／ＯとデータマスクＩ／Ｏとのグループから選択される、請求項１１記載のシステム。
【請求項13】
前記システムは、前記メモリ装置は、書き込みリクエストに応答して書き込み動作を実行するようにさらに構成されており、各書き込み動作は、書き込みコマンドおよび書き込みアドレスを前記メモリ装置に送ることと、
前記メモリ装置で前記書き込みコマンドに対応する書き込みデータを受け取ることと、
前記メモリ装置で前記書き込みデータに対する書き込みＥＣＣ値を受け取ることと、
を含んでいる、
請求項９記載のシステム。
【請求項14】
前記メモリ装置は、前記書き込みデータおよび前記ＥＣＣ値を、シリアルポートを介して受け取り、前記読み出しデータおよび前記ＥＣＣ値を、パラレルポートを介して出力するように構成されている、請求項１３記載のシステム。
【請求項15】
前記メモリコントローラは、前記ホスト装置または前記メモリ装置から受け取ったデータおよび対応するＥＣＣ値に対して、誤り検出動作および誤り訂正動作を実行するように構成されている、請求項９記載のシステム。
【請求項16】
メモリコントローラ（ＭＣ）を含む装置であって、前記メモリコントローラ（ＭＣ）は、ロジックセクションを有しており、前記ロジックセクションは、
データ値と前記データ値に対応する誤り訂正符号（ＥＣＣ）値とを格納するように構成されているデータキューと、
前記対応するＥＣＣ値を伴う前記データ値をダブルデータレート（ＤＤＲ）物理層インタフェース（ＰＨＹ）セクションに転送するように構成されているデータコントロールセクションと、
を含んでおり、
前記ＤＤＲ ＰＨＹセクションは、
データクロックの立ち上がりエッジおよび立ち下がりエッジと同期して、パラレルデータバス上で、データ値の中断のないバーストにおいて前記データ値を転送し、
前記データ値と共に前記対応するＥＣＣ値を転送する、
ように構成されており、
前記データ値と前記対応するＥＣＣ値とは、少なくとも同じ読み出しコマンドまたは書き込みコマンドに応答して伝送される、
装置。
【請求項17】
前記ＤＤＲ ＰＨＹセクションは、前記データクロックの前記立ち上がりエッジおよび前記立ち下がりエッジと同期して、前記パラレルデータバス上の前記データ値の後に、前記対応するＥＣＣ値を転送するように構成されている、請求項１６記載の装置。
【請求項18】
前記ＤＤＲ ＰＨＹセクションは、前記対応するＥＣＣ値を、データバスインバージョン入出力またはデータマスク入出力上で、前記データ値と並行して転送するように構成されている、請求項１６記載の装置。
【請求項19】
前記ＤＤＲ ＰＨＹは、ＬＰＤＤＲ４規格と互換性がある、請求項１６記載の装置。
【請求項20】
前記ロジックセクションは、ＥＣＣ回路を含んでおり、前記ＥＣＣ回路は、前記データ値における誤りを、前記対応するＥＣＣ値によって訂正するように構成されているＥＣＣ復号回路と、前記データ値から前記ＥＣＣ値を生成するＥＣＣ生成回路と、のグループに対して選択されている、請求項１６記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本出願は、２０２０年３月２３日に出願された、第１６／８２６，９９８号の米国仮特許出願の国際出願であり、これは、２０１９年８月５日に出願された、第６２／８８２，９２６号の米国仮特許出願の利益を主張し、その内容は参照により本明細書に組み込まれる。
本出願は、２０２０年３月２３日に出願された、第１６／８２６，９９８号の米国仮特許出願の国際出願であり、これは、２０１９年８月５日に出願された、第６２／８８２，９２６号の米国仮特許出願の利益を主張し、その内容は参照により本明細書に組み込まれる。
【0002】
技術分野
本開示は、一般に、メモリ装置内にデータを格納するシステム、より詳細には、メモリ装置内に、対応する誤り訂正符号を伴うデータを格納するメモリコントローラを有しているシステムに関する。
本開示は、一般に、メモリ装置内にデータを格納するシステム、より詳細には、メモリ装置内に、対応する誤り訂正符号を伴うデータを格納するメモリコントローラを有しているシステムに関する。
【背景技術】
【0003】
誤り検出および誤り訂正は、異なる位置間でデータが伝送および／または格納される際に、データインテグリティの保証を支援することができる。従来のアプローチは、コンポーネントレベルでの誤り訂正および誤り検出の実行に向けられている。他の装置と通信すするホスト装置は、自身の通信に伴って誤り検出符号（たとえばＣＲＣ）を含んでいてよく、これによって、誤りを検出し、次いでメッセージの再伝送を要求する。
【0004】
多くの記憶装置は、データの誤りの検出および訂正のために誤り訂正符号（ＥＣＣ）を使用することができる。たとえば、ＥＣＣ ＤＲＡＭメモリは、データラインに加えて、ＥＣＣデータのためにバスラインを専用に提供することができる。ＥＣＣデータを格納するために、１つまたは複数の集積回路が追加されてよい。さらに、誤り検出を実行し、誤りが検出された場合に、誤り訂正を実行するためにＥＣＣデータを用いる誤り訂正回路が含まれていてよい。ＮＡＮＤフラッシュメモリのような大容量記憶装置は、データインテグリティの問題に悩まされることがよくあり、したがってデータ値と共にＥＣＣ符号を転送することができる。ＥＣＣメモリの欠点は、増大したコンポーネントのコストが追加されること、およびＥＣＣ動作がデータスループット全体を増やすことがあるので、性能が低下することである。
【図面の簡単な説明】
【0005】
【図1A】一実施形態による、エンドツーエンドの誤り検出および誤り訂正を備えるシステムのブロック図である。
【図1B】一実施形態による、エンドツーエンドの誤り検出および誤り訂正を備えるシステムのブロック図である。
【図2A】別の実施形態による、エンドツーエンドの誤り検出および誤り訂正を備えるシステムのブロック図である。
【図2B】別の実施形態による、エンドツーエンドの誤り検出および誤り訂正を備えるシステムのブロック図である。
【図3A】さらなる実施形態による、エンドツーエンドの誤り検出および誤り訂正を備えるシステムのブロック図である。
【図3B】さらなる実施形態による、エンドツーエンドの誤り検出および誤り訂正を備えるシステムのブロック図である。
【図4】ダブルデータレート（ＤＤＲ）インタフェースを備えたメモリ装置の従来の読み出し動作を示すタイミング図である。
【図5A】一実施形態による、誤り訂正符号（ＥＣＣ）値を読み出しデータバーストに追加する読み出し動作を示すタイミング図である。
【図5B】一実施形態による、書き込みデータバーストにＥＣＣ値を追加する書き込み動作を示すタイミング図である。
【図6A】一実施形態による、パラレル読み出しデータバーストにＥＣＣ値を追加する読み出し動作を示すタイミング図である。
【図6B】一実施形態による、パラレル書き込みデータバーストにＥＣＣ値を追加する書き込み動作を示すタイミング図である。
【図7A】一実施形態による、タスクが再割り当てされた既存の入出力（Ｉ／Ｏ）上で、読み出しデータバーストと並行してＥＣＣ値を転送する読み出し動作を示すタイミング図である。
【図7B】一実施形態による、タスクが再割り当てされた既存のＩ／Ｏ上で、書き込みデータバーストと並行してＥＣＣ値を転送する書き込み動作を示すタイミング図である。
【図8】実施形態による種々の読み出し動作を従来の読み出し動作と比較する表である。
【図9A】一実施形態による、読み出しデータバーストおよび／または書き込みデータバーストにＥＣＣ値を追加するメモリコントローラのブロック概略図である。
【図9B】一実施形態による、タスクが再割り当てされた既存のＩ／Ｏ上で、読み出しデータバーストおよび／または書き込みデータバーストと並行してＥＣＣ値を転送するメモリコントローラのブロック概略図である。
【図9C】一実施形態による、誤り検出および誤り訂正回路を含んでいるメモリコントローラのブロック概略図である。
【図10】一実施形態によるメモリ装置のブロック図である。
【図11A】一実施形態による、ＤＤＲインタフェースを備えた不揮発性メモリ装置のブロック図である。
【図11B】一実施形態によるデータ、ＥＣＣ書き込み動作および読み出し動作を示す図である。
【図11C】一実施形態によるデータ、ＥＣＣ書き込み動作および読み出し動作を示す図である。
【図12】一実施形態による方法のフローチャートである。
【図13A】実施形態による、ＥＣＣ値をデータバーストに追加するための読み出し方法のフローチャートである。
【図13B】実施形態による、ＥＣＣ値をデータバーストに追加するための書き込み方法のフローチャートである。
【図14A】実施形態による、タスクが再割り当てされたＩ／Ｏにおけるデータバーストを伴ったＥＣＣ値の伝送のための読み出し方法のフローチャートである。
【図14B】実施形態による、タスクが再割り当てされたＩ／Ｏにおけるデータバーストを伴ったＥＣＣ値を伝送のための書き込み方法のフローチャートである。
【発明を実施するための形態】
【0006】
実施形態によれば、誤り検出および誤り訂正は、介在型メモリコントローラ（ＭＣ）を介した誤り訂正符号（ＥＣＣ）値の伝送を含むことによって、ホスト装置からメモリ装置へ「エンドツーエンド」方式で提供可能である。このような構成は、さまざまなコンポーネントレベルでマルチプルＥＣＣスキームの必要性を削除することができ、かつ／またはＥＣＣ動作をさまざまな段階のいずれかで行うことができる非常にロバストなデータ経路を提供することができる。
【0007】
いくつかの実施形態では、ホスト装置は、データ値およびＥＣＣ値を出力することができ（書き込み動作を要求することができ）、このような値はＭＣによってメモリ装置に書き込まれてよい。次いで、ホスト装置がデータ値およびＥＣＣ値を検索することができ（読み出し動作を要求することができ）、メモリコントローラがデータ値およびＥＣＣ値をメモリ装置から読み出すことができる。その後、ホスト装置は誤り検出を実行することができ、必要に応じて、検索されたデータに対する訂正動作（本明細書ではＥＣＣ動作と称する）を実行することができる。任意選択で、ＭＣは、ホスト装置から受け取った、かつ／またはメモリ装置から受け取ったデータＥＣＣ値に対してＥＣＣ動作を実行することができる。
【0008】
いくつかの実施形態では、ＥＣＣ値が、対応するデータ値のバーストに追加されてよい。
【0009】
いくつかの実施形態では、ＥＣＣ値は、対応するデータ値のバーストに並行して、タスクが再割り当てされた入出力（Ｉ／Ｏ）（たとえばデータバスインバージョン（ＤＢＩ）Ｉ／Ｏまたはデータマスク（ＤＭ）Ｉ／Ｏ）に伝送されてよい。
【0010】
次のさまざまな実施形態において、同様の部材は同じ参照符号によって参照されるが、先頭の桁は図番号に対応している。
【0011】
図１Ａおよび図１Ｂは、一実施形態によるシステム１００のブロック図である。図１Ａおよび図１Ｂは、ホスト装置１０２、ＭＣ１０４およびメモリ装置１０６を示している。ホスト装置１０２は、システムバス１０８によってＭＣ１０４に接続されていてよい。ＭＣ１０４は、メモリバス１１０によってメモリ装置１０６に接続されていてよい。メモリバス１１０は、ダブルデータレート（ＤＤＲ）でマルチビットデータ値を転送するパラレルデータバスを含んでいてよい。ＤＤＲは、クロック信号の立ち上がりエッジおよび立ち下がりエッジと同期してデータバスにデータ値を伝送することができる。コマンドおよびアドレス値は、（たとえばクロック信号の立ち上がりエッジと同期して）シングルデータレートで伝送されてよい。
【0012】
図１Ａは、一実施形態による、データ格納動作を示している。ホスト装置１０２は、格納のためにデータ値１１８を有することができる。ホスト装置１０２は、データ値１１８に対応するＥＣＣ値１２０を生成することができるＥＣＣ符号化機能１１４を含んでいてよい。ＥＣＣ符号化機能１１４は、任意の適切なＥＣＣ符号化機能を含んでいてよく、いくつかの実施形態では、所定のデータビット量に対してブロックＥＣＣ符号を生成することができる。１つの実施形態では、ＥＣＣ符号化機能１１４は、６４ビットのデータごとに８ビットのＥＣＣ符号を生成することができる。
【0013】
ホスト装置１０２は、リクエスト（図示せず）、アドレス（図示せず）を、データ値および対応するＥＣＣ符号（１１８／１２０）と共にＭＣ１０４に送ることによって、データ値１１８を格納するように要求することができる。ＭＣ１０４内で、ロジックセクション１０４－０は、データ／ＥＣＣ（１１８／１２０）を同じ書き込み動作で一緒に伝送するように順序付けることができる。さらに、ロジックセクション１０４－０は、書き込みコマンドおよび書き込みアドレスに対する適切な信号値を生成することができる。ＭＣ１０４の物理層インタフェース（ＰＨＹ）１０４－１は、メモリ装置１０６にデータ値およびＥＣＣ値を書き込む単一の書き込み動作で、コマンド（たとえば書き込み）、アドレス（たとえば書き込みアドレス）、データ値（たとえば書き込みデータ）およびＥＣＣ値を伝送することができる。
【0014】
実施形態によれば、双方向マルチビットデータバスを介して、データ値１１８を、データ値の中断のない連続したバーストにおいて、ＭＣ１０４によって、メモリ装置１０６に転送することができる。データ値は、データ値が連続する半クロックサイクルで送られ、ＥＣＣ値１２０を一切含んでいない点で、中断していないとみなされてよい。ＥＣＣ値１２０は、データ値１１８と共に伝送される。ＥＣＣ値１２０は、データバーストと干渉しない任意の適切な方式で伝送され得る。いくつかの実施形態では、データの拡張されたバーストの後にＥＣＣ値が続く場合、ＥＣＣ値１２０をデータ値バーストの最後に追加することができる。他の実施形態では、ＥＣＣ値１２０は、タスクが再割り当てされたＩ／Ｏに、データ値と並行して伝送されてよい。ＥＣＣデータ用のものではない所定の規格に従って、タスクが再割り当てされたＩ／Ｏは、ＭＣ１０４上に存在しているＩ／Ｏであってよい。このような所定の規格は、ＤＤＲ規格、ＤＤ２規格、ＤＤ３規格、ＤＤ４規格、ＬＰＤＤＲ４規格および将来のＤＤＲ規格を含んでいてよいが、これらに限定されない。
【0015】
図１Ｂは、一実施形態によるデータ検索動作を示している。ホスト装置１０２は、リクエスト（図示せず）およびアドレス（図示せず）をＭＣ１０４に送ることによって、メモリ装置１０６によって格納されているデータ値１１８を要求することができる。ＭＣ１０４内で、ロジックセクション１０４－０は、読み出しコマンドおよび読み出しアドレスに対する適切な信号値を生成することができる。ＭＣ１０４の物理層インタフェース（ＰＨＹ）１０４－１は、コマンド（たとえば読み出し）およびアドレス（たとえば読み出しアドレス）値を伝送することができる。
【0016】
読み出しコマンドに応答して、データ値および対応するＥＣＣ符号（１１８／１２０）が、メモリ装置からＭＣ１０４に転送されてよい。実施形態によれば、メモリ装置１０６からのデータ値１１８は、双方向マルチビットデータバスを介して、データ値の中断のない連続したバーストにおいて、ＭＣ１０４に転送されてよい。ＥＣＣ値１２０は、データ値１１８と共に伝送されてよい。ＥＣＣ値１２０は、本明細書に記載されたようにまたはそれと同等のように、データバーストと干渉しない任意の適切な方法で伝送されてよい。
【0017】
ＭＣ１０４内で、ＰＨＹ１０４－１は、メモリ装置１０６からのデータ／ＥＣＣ値（１１８／１２０）を捕捉し、それらをロジックセクション１０４－０に提供することができる。ロジックセクション１０４－０は、データ／ＥＣＣ値（１１８／１２０）を、システムバス１０８を介してホスト装置１０２に転送することができる。
【0018】
ホスト装置１０２内で、ＥＣＣ復号／訂正機能１１６は、対応するＥＣＣ符号１２０によって、データ値１１８に対して、ＥＣＣ動作を実行することができる。
【0019】
図２Ａおよび図２Ｂは、別の実施形態によるシステム２００のブロック図である。図２Ａおよび図２Ｂは、図１Ａおよび図１Ｂの部材と同様の部材を有しているシステムを示しており、このような同様の部材は図１Ａおよび図１Ｂについて示したような構造を有していてよく、図１Ａおよび図１Ｂについて示したのと同じ変更がなされてよい。
【0020】
図２Ａを参照すると、システム２００は、メモリコントローラ２０４のロジックセクション２０４－０がＥＣＣ回路２１６Ｍを含み得るという点で、図１Ａ／図１Ｂのシステムと異なり得る。ＥＣＣ回路２１６Ｍはホスト装置２０２からデータ値およびＥＣＣ値２１８／２２０を受け取り、これらの値でＥＣＣ動作を実行することができる。その結果、（たとえばシステムバス２０８を介した）ホスト装置２０２からのデータの転送から結果的に生じるデータにおけるあらゆる誤りを、そのようなデータがＭＣ２０４によってメモリ装置２０６に書き込まれる前に、訂正することができる。
【0021】
図２Ｂを参照すると、付加的または択一的に、システム２００は、メモリコントローラ２０４のロジックセクション２０４－０がＥＣＣ回路２１６Ｍ’を含み得るという点で、図１Ａ／図１Ｂのシステムと異なり得る。ＥＣＣ回路２１６Ｍ’はメモリ装置２０６から、ＰＨＹ２０４―１を介してデータ値およびＥＣＣ値２１８／２２０を受け取り、これらの値でＥＣＣ動作を実行することができる。その結果、（たとえばメモリバス２１０を介した）メモリ装置２０６からのデータの転送から結果的に生じるデータにおけるあらゆる誤りを、そのようなデータがホスト装置２０２に送られる前に、訂正することができる。
【0022】
図３Ａおよび図３Ｂは、別の実施形態によるシステム３００のブロック図である。図３Ａおよび図３Ｂは、図１Ａおよび図１Ｂの部材と同様の部材を有しているシステムを示しており、このような同様の部材は図１Ａおよび図１Ｂについて示したような構造を有していてよく、図１Ａおよび図１Ｂについて示したのと同じ変更がなされてよい。
【0023】
図３Ａを参照すると、システム３００は、ＭＣ３０４のロジックセクション３０４－０がＥＣＣ回路３１４Ｍを含み得るという点で、図１Ａ／図１Ｂのシステムと異なり得る。ＥＣＣ回路３１４Ｍはホスト装置３０２からデータ値３１８を受け取り、このようなデータ値３１８からＥＣＣ値３２０を生成することができる。データ値３１８および対応するＥＣＣ値３２０は、その後、任意に、本明細書に記載されたまたはそれと同等の任意の様式に従ってメモリ装置３０６に書き込まれてよい。このような構成では、ホスト装置３０２は、ＥＣＣ値を生成しなくてもよい。
【0024】
図３Ｂを参照すると、システム３００は、ＭＣ３０４のロジックセクション３０４－０がＥＣＣ回路３１６Ｍ’を含み得るという点で、図１Ａ／図１Ｂのシステムと異なり得る。ＥＣＣ回路３１６Ｍ’は、メモリ装置３０６から、ＰＨＹ３０４－１を介してデータ値およびＥＣＣ値３１８／３２０を受け取り、これらの値でＥＣＣ動作を実行することができる。結果として得られたデータ値３１８は、ホスト装置３０２に送られてよい。ＥＣＣ値３２０は、ホスト装置３０２に送られない可能性がある。
【0025】
図４は、実施形態による、動作をより良く理解および認識するために提示された、従来の読み出し動作のタイミング図である。図４は、次の波形を含んでいる：ＣＳはチップセレクト信号であり、ＣＡはコマンドおよびアドレス値であり、ＣＫ＿ｔはコマンドクロック値であり、ＤＱＳはデータストローブ（すなわちデータクロック）信号であり、ＤＱは１６ビットの双方向データバスであってよい。図４はＭＣとメモリ装置との間のメモリバスを介して発出された信号を示している。
【0026】
時点ｔ０において、コマンド－アドレスバス上にコマンドおよびアドレス値ＣＡを発出するＭＣによって、第１の読み出し動作４２２Ａが開始されてよい。コマンド－アドレスバスは、マルチビットバスであってよい。コマンドおよびアドレス値は、クロックＣＫ＿ｔ（すなわち、ＣＫ＿ｔの立ち上がりエッジ）と同期して出されてよい。
【0027】
時点ｔ１において、第２の読み出し動作４２２Ｂが、第１の読み出し動作４２２Ａと同じ様式で開始されてよい。第１の読み出し動作４２２Ａと第２の読み出し動作４２２Ｂとの間の時間は、所定のバースト長（この例では１６のバースト長である）に対する連続的な読み出し動作の最小期間であってよい。
【0028】
時点ｔ２において、第３の読み出し動作４２２Ｃが、第１の読み出し動作４２２Ａと同じ様式で開始されてよい。
【0029】
時点ｔ３において、読み出しレイテンシ期間に続いて、第１の読み出し動作４２２Ａに対応する読み出しデータ４２４ＡがデータバスＤＱ上で駆動されてよい。読み出しデータ４２４Ａは、１６個の値Ｄ０～Ｄ１５の中断されないバーストにおいて出力され得る。
【0030】
時点ｔ４において、第１のバースト読み出しデータ４２４Ａとほぼ同時に終了する読み出しレイテンシ期間に続いて、第２の読み出し動作４２２Ｂに対応する読み出しデータ４２４Ｂが、データバスＤＱ上で駆動されてよい。
【0031】
図５Ａは、一実施形態による読み出し動作のタイミング図である。記載される読み出し動作では、読み出しデータに対応するＥＣＣデータを、読み出しデータバーストの最後に追加することができる。図５Ａは、図４と同じ波形を含んでいる。
【0032】
時点ｔ０において、コマンド－アドレスバス上にコマンドおよびアドレス値ＣＡを発出するＭＣによって、第１の読み出し動作５２２Ａが開始されてよい。
【0033】
時点ｔ１において、第２の読み出し動作５２２Ｂが、第１の読み出し動作５２２Ａと同じ様式で開始されてよい。第１の読み出し動作５２２Ａと第２の読み出し動作５２２Ｂとの間の時間は、データの所定のバースト長、対応するＥＣＣ値、および場合によってはより多くの値（この例では２０である）に対する連続的な読み出し動作に対する最小期間であってよい。
【0034】
時点ｔ３において、第３の読み出し動作５２２Ｃが、第１の読み出し動作５２２Ａと同じ様式で開始されてよい。
【0035】
時点ｔ２において、読み出しレイテンシ期間に続いて、第１の読み出し動作５２２Ａに対応する読み出しデータ５２４ＡがデータバスＤＱ上で駆動されてよい。読み出しデータ５２４Ａは、１６個の値Ｄ０～Ｄ１５の中断されないバーストにおいて受け取られてよい。しかし、従来の動作とは異なり、読み出しデータ５２４Ａのバーストの後に、時点ｔ４でＥＣＣデータ５２６が続いてよい。図示の実施形態では、ＥＣＣデータ５２６は２個のバーストであり得る。これは、６４データビットあたり８ＥＣＣビットを提供することができる。しかし、図５Ａに示されているように、データ値およびＥＣＣ値のバーストに続いて、時点ｔ５で始まって、付加的なデータスロット５２８が設けられてよい。付加的なＥＣＣまたは他の値を提供するために、このような付加的なデータスロットを使用することができる。
【0036】
時点ｔ６において、第２の読み出し動作５２２Ｂに対応する読み出しデータ５２４ＢがデータバスＤＱ上で駆動されてよい。このような読み出しデータ５２４Ｂは、読み出しデータの中断のないバーストであってよく、この後に、このような読み出しデータに対するＥＣＣ値が続く。
【0037】
図５Ｂは、一実施形態による書き込み動作のタイミング図である。記載される書き込み動作では、書き込みデータに対応するＥＣＣデータを、書き込みデータバーストの最後に追加することができる。図５Ｂは、図５Ａと同じ波形を含んでいる。
【0038】
時点ｔ０において、コマンド－アドレスバス上にコマンドおよびアドレス値ＣＡを発出するＭＣによって、書き込み動作５３０が開始されてよい。
【0039】
時点ｔ１において、書き込みレイテンシ期間に続いて、ＭＣのＰＨＹによって、書き込み動作５３０に対応する書き込みデータ５３２がデータバスＤＱ上で駆動されてよい。書き込みデータ５３２は、１６個の値Ｄ０～Ｄ１５の中断のないバーストにおいて受け取られてよい。書き込みデータ５３２のバーストの後に、時点ｔ２でＥＣＣデータ５３４が続いてよい。図示の実施形態では、ＥＣＣデータ５３４は２個のバーストであり得る。しかし、図５Ｂの場合のように、書き込みデータ値およびＥＣＣ値のバーストに続いて、時点ｔ３で始まって、付加的なデータスロット５３６が設けられてよい。付加的なＥＣＣまたは他の値を提供するために、このような付加的なデータスロットを使用することができる。
【0040】
図６Ａは、別の実施形態による読み出し動作のタイミング図である。記載される読み出し動作では、読み出しデータのバーストが、２個の異なるデータレーンまたはバスの部分で受け取られてよく、これに、対応するＥＣＣデータが後続する。図６Ａは、図４と同じ波形を含んでいるが、付加的なデータレーンまたはバス部分ＤＱ［３１：１６］が加わっている。
【0041】
時点ｔ０において、コマンド－アドレスバス上にコマンドおよびアドレス値ＣＡを発出するＭＣによって、第１の読み出し動作６２２Ａが開始されてよい。
【0042】
時点ｔ１において、第２の読み出し動作６２２Ｂが、第１の読み出し動作６２２Ａと同じ様式で開始されてよい。第１の読み出し動作６２２Ａと第２の読み出し動作６２２Ｂとの間の時間は、データの所与のバースト長、対応するＥＣＣ値、および場合によってはより多くの値（この例では１０である）に対する連続的な読み出し動作に対する最小期間であってよい。
【0043】
時点ｔ２において、第３の読み出し動作６２２Ｃが、第１の読み出し動作６２２Ａと同じ様式で開始されてよい。
【0044】
時点ｔ３において、読み出しレイテンシ期間に続いて、第１の読み出し動作６２２Ａに対応する読み出しデータ６２４ＡがデータレーンＤＱ［０：１５］およびＤＱ［３１：１６］上で駆動されてよい。読み出しデータ６２４Ａは、ＤＱ［０：１５］上の偶数の値（Ｄ０，Ｄ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２，Ｄ１４）およびＤＱ［３１：１６］上の奇数の値（Ｄ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，Ｄ１１，Ｄ１３，Ｄ１５）を有する８個の値の中断されないバーストにおいて受け取られてよい。読み出しデータ６２４Ａの各バーストの後に、時点ｔ４でＥＣＣデータ６２６Ａが続いてよい。図示の実施形態では、ＥＣＣデータ６２６Ａは、６４データビットあたり８個のＥＣＣビットに対して、各データレーン（ＤＱ［０：１５］およびＤＱ［３１：１６］）上の単一の１６ビット値であり得る。しかし、図６Ａに示されているように、データ値およびＥＣＣ値のバーストに続いて、時点ｔ５で始まって、付加的なデータスロット６２８Ａが設けられてよい。付加的なＥＣＣまたは他の値を提供するために、このような付加的なデータスロットを使用することができる。
【0045】
時点ｔ６において、第２の読み出し動作６２２Ｂに対応する読み出しデータ６２４ＢがデータレーンＤＱ［０：１５］およびＤＱ［３１：１６］上で駆動されてよい。このような読み出しデータは、第１の読み出しデータ６２４Ａと同じ構成を有していてよい。各データレーンは、８個のデータ値のバーストを有していてよく、その後にはＥＣＣ値（時点ｔ７において）と、付加的なＥＣＣまたは他のデータ（またはデータ無し）と、が時点ｔ８で続く。
【0046】
図６Ｂは、一実施形態による書き込み動作のタイミング図である。記載される書き込み動作では、書き込みデータに対応するＥＣＣデータを、２個の異なるデータレーン上の書き込みデータバーストの最後に、またはデータバスの一部（ＤＱ［０：１５］およびＤＱ［３１：１６］）に追加することができる。図６Ｂは、図６Ａと同じ波形を含んでいる。
【0047】
時点ｔ０において、コマンド－アドレスバス上にコマンドおよびアドレス値ＣＡを発出するＭＣによって、書き込み動作６３０が開始されてよい。
【0048】
時点ｔ１において、書き込みレイテンシ期間に続いて、書き込み動作６２２に対応する書き込みデータ６３２が、ＤＱ［０：１５］上の偶数の値およびＤＱ［３１：１６］上の奇数の値を伴う、中断のない８個のバーストにおいて、データレーンの両方で駆動されてよい。書き込みデータ６３２のバーストの後に、時点ｔ２でＥＣＣデータ６３４が続いてよい。図示の実施形態では、ＥＣＣデータ６３４は、各データレーン（ＤＱ［０：１５］およびＤＱ［３１：１６］）上の１６ビットの値であり得る。しかし、図６Ｂの場合のように、書き込みデータ値およびＥＣＣ値のバーストに続いて、時点ｔ３で始まって、付加的なデータスロット６３６が設けられてよい。付加的なＥＣＣまたは他の値を提供するために、このような付加的なデータスロットを使用することができる。
【0049】
図７Ａは、別の実施形態による読み出し動作のタイミング図である。記載される読み出し動作では、読み出しデータのバーストが、２個の異なるデータレーンまたはバスの部分で受け取られてよい。このようなデータと並行して、対応するＥＣＣデータが、タスクが再割り当てされたＩ／Ｏ上で受け取られてよい。図７Ａは、図６Ａと同じ波形を含んでおり、さらに、タスクが再割り当てされたＩ／ＯであるＤＢＩ［３：０］を示している。タスクが再割り当てされたＩ／ＯはデータバスインバージョンＩ／Ｏであり得るが、他の実施形態では、このようなＩ／Ｏは、一例に過ぎないデータマスクＩ／Ｏを含む、任意の適切なＩ／Ｏであってよい。
【0050】
時点ｔ０において、コマンド－アドレスバス上にコマンドおよびアドレス値ＣＡを発出するＭＣによって、第１の読み出し動作７２２Ａが開始されてよい。
【0051】
時点ｔ１において、第２の読み出し動作７２２Ｂが、第１の読み出し動作７２２Ａと同じ様式で開始されてよい。
【0052】
時点ｔ２において、第３の読み出し動作７２２Ｃが、第１の読み出し動作７２２Ａと同じ様式で開始されてよい。
【0053】
時点ｔ４において、読み出しレイテンシ期間に続いて、第１の読み出し動作７２２Ａに対応する読み出しデータ７２４Ａが、図６Ａについて記載したのと同じ様式で、データレーンＤＱ［０：１５］およびＤＱ［３１：１６］上で駆動されてよい。しかし、図６Ａとは異なり、ＥＣＣデータ７２６Ａが、ＤＢＩ［３：０］上で、読み出しデータ７２４Ａと並行して受け取られてよい。図示の実施形態では、ＥＣＣデータ７２６Ａは、４個のバースト、６４データビットあたり８ＥＣＣビットに対して４ビット値であり得る。しかし、図７Ａに示されているように、ＥＣＣ値のバーストに続いて、時点ｔ５で始まって、付加的なデータスロット７２８Ａが設けられてよい。付加的なＥＣＣまたは他の値を提供するために、このような付加的なデータスロットを使用することができる。さらに、図７Ａは、読み出しデータ７２４Ａと同時に始まるＥＣＣデータ７２６を示しているが、ＥＣＣデータは、時間ｔ４とｔ６との間で、後のスロットまたは非連続的なスロットを占有してよい。
【0054】
時点ｔ６において、第２の読み出し動作７２２Ｂに対応する読み出しデータ７２４ＢがデータレーンＤＱ［０：１５］およびＤＱ［３１：１６］上で駆動されてよい。このような読み出しデータは、第１の読み出しデータ７２４Ａと同じ構成を有していてよい。さらに、ＥＣＣデータ７２６Ｂは、時点ｔ７での付加的なスロットを含めて、ＥＣＣデータ７２６Ａと同じ構成を有していてよい。
【0055】
図７Ｂは、一実施形態による書き込み動作のタイミング図である。記載される書き込み動作では、書き込みデータに対応するＥＣＣデータが、タスクが再割り当てされたＩ／Ｏ上で、書き込みデータバーストと並行して駆動されてよい。図７Ｂは、図７Ａと同じ波形を含んでいる。
【0056】
時点ｔ０において、コマンド－アドレスバス上にコマンドおよびアドレス値ＣＡを発出するＭＣによって、書き込み動作７３０が開始されてよい。
【0057】
時点ｔ１において、書き込みレイテンシ期間に続いて、書き込み動作７３０に対応する書き込みデータ７３２が、ＤＱ［０：１５］上の偶数の値およびＤＱ［３１：１６］上の奇数の値を伴う、中断のない８個のバーストにおいて、データレーンの両方で駆動されてよい。書き込みデータ７３２と並行して、ＥＣＣ値７３４が、タスクが再割り当てされたＩ／Ｏ上で駆動されてよい。このようなＥＣＣ値７３４は、時点ｔ２で利用可能な付加的なスロットを伴って、図７Ａについて示されたものの形式またはそれと同等の形式をとることができる。
【0058】
図８は種々の実施形態による誤り訂正アクセス方法を従来のアプローチと比較する表である。従来のアプローチは「データを読み出す＋ＥＣＣを読み出す」および「Ｉ／Ｏの幅をｘ１６からｘ１８に増やす」として示されている。「データを読み出す＋ＥＣＣを読み出す」の例では、メモリアクセスは、第１の読み出し動作を実行して、読み出しデータ値を検索することができる。これに続いて、対応するＥＣＣ値を検索するための第２の読み出し動作が行われてよい。「Ｉ／Ｏの幅をｘ１６からｘ１８に増やす」の例では、ＥＣＣ値をデータ値と並行して伝送できるようにするために、メモリバスが増やされてよい。この場合、ｘ１６ビット幅からｘ１８ビット幅に増やされてよい。
【0059】
【0060】
第１の比較される特徴は、８００ＭＨｚでｘ１６（またはｘ１８）のバスを想定した帯域幅であってよい。第２の比較される特徴（ＰＨＹを変更するか？）は、この方法が既存のＭＣ ＰＨＹに対する変更を必要とするか否かであってよく、これは非常にコストがかかり、複雑であり得る。第３の比較される特徴（ＭＣを変更するか？）は、この方法が既存のＭＣロジックに対する変更を必要とするか否かであってよく、これには、ＰＨＹの変更よりも格段にコストがかからない。第４の比較される特徴（２５６ｂあたりのＥＣＣ）は、各２５６ｂのデータに対して提供可能なＥＣＣビットの数である。第５の比較される特徴は、メモリ密度であってよい。
【0061】
図８に示されているように、「Ｉ／Ｏの幅をｘ１６からｘ１８に増やす」の従来のアプローチは、高い帯域幅をもたらすことがあるが、ＰＨＹの変更が必要であり、これは望ましくない場合がある。これに対して、この実施形態による方法は、従来の「データを読み出す＋ＥＣＣを読み出す」の場合よりも大幅な帯域幅の増加をもたらすと同時に、ＰＨＹではなくＭＣロジックに対する変更を必要とする。
【0062】
実施形態は、複数のコンポーネントを備えたシステムを含むことができるが、実施形態は、単一の読み出しトランザクションまたは書き込みトランザクションにおいて、データ値を対応するＥＣＣデータと共に転送できるようにするメモリコントローラも含むことができる。
【0063】
図９Ａは、一実施形態による、ＭＣ９０４のブロック図である。ＭＣ９０４は、本明細書に記載されたように、またそれと同等のように、読み出しバーストおよび書き込みバーストにＥＣＣデータを追加することができる。ＭＣ９０４は、ロジック部分９０４－０とＰＨＹ部分９０４－１とを含んでいてよい。ロジック部分９０４－０は、トレーニングコントロール９４０－０、リフレッシュコントロール９４０－１、リクエストキュー９４０－２、コントロールおよびタイミングセクション９４０－３、コマンド／アドレスジェネレータ９４０－４、コンフィギュレーションレジスタ９４０－１０、データキュー９４０－５およびデータコントロールセクション９４０－６を含んでいてよい。トレーニングコントロール９４０－０は、メモリ装置へのリンクを確立および最適化するためにトレーニング動作をコントロールすることができる。リフレッシュコントロール回路９４０－１は、対応するメモリ装置がＤＲＡＭ装置である場合にリフレッシュ動作をコントロールすることができる。いくつかの実施形態は、ＤＲＡＭに類似のインタフェースを備える不揮発性メモリ装置を含むことができると理解される。このような場合には、リフレッシュコントロール９４０－１が無視されてよい、含まれていなくてよい、または無効にされてよい。
【0064】
リクエストキュー９４０－２は、たとえばホスト装置などからのリクエストである、メモリ装置へのアクセスへのリクエスト９３８を受け取り、編成することができる。さらに、リクエストキューは、応答値をリクエスト側の装置に提供することができ、かつ／または応答値がリクエスト側の装置によって検索できるようにすることができる。コントロールおよびタイミングセクション９４０－３は、メモリ装置に対してコマンドおよびデータが発出される方法およびタイミングをコントロールすることができる。コマンド／アドレスジェネレータ９４０－４は、リクエスト９３８に応答して、メモリ装置にアクセスするための適切なコマンドおよびアドレス値を生成することができる。
【0065】
データキュー９４０－５は、入力データおよび出力データを受け取り、編成することができる。図示の実施形態では、これは、このようなデータに対するＥＣＣ値を含むことができる。データキュー９４０－５は、ホスト等から書き込みデータ値および対応するＥＣＣ値９４２を受け取ることができ、かつ／またはホスト等に読み出しデータ値および対応するＥＣＣ値９４２を提供することができる。
【0066】
データコントロールセクション９４０－６は、ＰＨＹ９０４－１から受け取った値またはＰＨＹ９０４－１による伝送のための値を編成することができる。このような動作は、書き込み動作のために、ＥＣＣ値を書き込みデータ値に追加すること９４０－９、および／または読み出し動作において読み出しデータのバーストに続く値としてＥＣＣデータを区別することを含んでいてよい。
【0067】
いくつかの実施形態では、ＭＣ９０４－０は、従来の様式で（すなわちメモリ装置とのトランザクションにおいてＥＣＣデータを含まないで）、またはＥＣＣ様式で（すなわち本明細書に記載されたようにまたはそれと同等のように、トランザクションにおいてＥＣＣデータを含んで）動作するように構成されていてよい。このような構成は、任意の適切な様式で確立され得る。一例として、ＭＣ９０４は、モード値９４３に応答して、このようなモードを切り替えることができる。付加的または択一的に、ＭＣ９０４は、コンフィギュレーションレジスタ９４０－１０に格納されている値に応答して、このようなモードを切り替えることができる。
【0068】
図示の実施形態では、（外部で受け取られた、またはコンフィギュレーションレジスタ９４０－１０内で設定された）ＥＣＣモード値に応答して、コントロールおよびタイミングセクションは、データ値へのＥＣＣ値の追加に起因して生じる、増大したトランザクションサイクル時間に対して動作することができる。いくつかの実施形態では、コマンド／アドレスジェネレータ９４０－４は、ＥＣＣトランザクションを従来のトランザクションと区別するために、異なるコマンド符号値を生成することができる。付加的にもしくは択一的に、コマンド／アドレスジェネレータ９４０－４は、追加されたＥＣＣ値の収容のために、メモリ装置（図示せず）においてバースト長を増大させるレジスタセットコマンドを生成することができる。データコントロールセクション９４０－６は、それらの対応する書き込みデータ値の後に、ＥＣＣ値を順序付けるように動作してよい。しかし、いくつかの実施形態では、ホスト装置から受け取った際に、ＥＣＣ値が、書き込みデータ値の後に自動的に順序付けされてよい。
【0069】
ロジックセクション９０４－０は、コントロール信号９０４－２を介してＰＨＹ９０４－１と通信することができる。コントロール信号９０４－２に応答して、ＰＨＹ９０４－１は、本明細書に記載されたようにまたはそれと同等のように、コマンドアドレスバス９１０－０上にコマンドおよびアドレス信号を生成し、データバス９１０－１上の追加されたＥＣＣ値を伴うデータ値を受け取り、伝送することができる。図８から理解されるように、ＰＨＹ９０４－１は、従来のＰＨＹであってよく、ＥＣＣ能力を提供するためになんらかの変更を必要としない。１つの実施形態では、信号９０４－２は、ＤＤＲ ＰＨＹインタフェース（ＤＦＩ）と互換性があってよい。
【0070】
いくつかの実施形態では、ＭＣ９０４は、ＥＣＣ動作のために固定配線されていてよい（すなわち、従来のように動作しない）。このような場合、ＭＣ９０４はモード値に応答してモードを切り替えないだろう。
【0071】
図９Ｂは、別の実施形態による、ＭＣ９０４Ｂのブロック図である。図９Ｂは、図９Ａの部材と同様の部材を含むことができ、このような同様の部材は、図９Ａについて示したような構造を有していてよく、図９Ａについて示したのと同じ変更がなされてよい。
【0072】
図９Ｂは、データコントロールセクション９４０－６Ｂが、ＰＨＹ９０４－１によってタスクが再割り当てされたＩ／Ｏ９１０－２上で駆動されるデータバスインバージョン値（ｉｆ＿ｄｂｉ）またはデータマスク値（ｉｆ＿ｄｍａｓｋ）としてＥＣＣデータを提示できる点で図９Ａと異なり得る。さらに、タスクが再割り当てされたＩ／Ｏ９１０－２上で受け取られた値がＥＣＣ値として格納されてよい。またさらに、ＥＣＣデータにデータバスインバージョンＩ／Ｏが用いられる場合、ＭＣにおいてデータバスインバージョン動作が無効化されてよい。
【0073】
図９Ｂは、コマンド／アドレスジェネレータ９４０－４が拡張されたバースト長を考慮する必要がないという点でも、図９Ａと異なり得る。なぜなら、ＥＣＣ値が、対応するデータバーストと並行して伝送されるからである。さらに、ＥＣＣ値は、データバス９１０－１上ではなく、タスクが再割り当てされたＩ／Ｏ９１０－２上で受け取られ、伝送される。
【0074】
図９Ｃは、別の実施形態による、ＭＣ９０４Ｃのブロック図である。図９Ｃは、図９Ａの部材と同様の部材を含むことができ、このような同様の部材は、図９Ａについて示したような構造を有していてよく、図９Ａについて示したのと同じ変更がなされてよい。
【0075】
図９Ｃは、ロジックセクション９０４－０がＥＣＣ回路９１６Ｍを含み得るという点で図９Ａと異なり得る。ＥＣＣ回路９１６Ｍは、次のいずれかを実行することができる：ホストから受け取ったデータおよび対応するＥＣＣ値に対するＥＣＣ動作、メモリ装置から受け取ったデータおよび対応するＥＣＣ値に対するＥＣＣ動作、またはメモリ装置に格納するための、ホストから受け取ったデータに対するＥＣＣ値の生成。ＭＣ９０４Ｃは、他の点では、データバーストにＥＣＣデータを追加し、かつ／またはタスクが再割り当てされたＩ／Ｏを介してデータ値と並行してＥＣＣ値を伝送して、図９Ａまたは図９Ｂの場合と同様に動作することができる。
【0076】
実施形態は、システムおよびメモリコントローラを含んでいてよいが、実施形態は、単一の読み出しトランザクションまたは書き込みトランザクションにおいて対応するＥＣＣデータと共にデータ値を格納することを可能にするメモリ装置も含んでいてよい。
【0077】
図１０は、一実施形態による、メモリ装置１００６のブロック図である。メモリ装置１００６は、コマンド復号およびロジック１００６－０、コマンド／アドレスバッファ１００６－１、レジスタ１００６－２、バーストカウンタ１００６－３、メモリ記憶場所（たとえば、バンクまたはアレイ）１００６－４、デコーダ１００６－５／６、センスアンプおよびＩ／Ｏ回路１００６－７、出力バッファおよびロジック１００６－８、書き込みデータラッチおよびロジック１００６－９、データＩ／Ｏ１０１０－１および他のＩ／Ｏ１０１０－２を含むことができる。コマンド復号およびロジック１００６－０は、受け取ったコントロール信号（ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ）に応答してコマンドを実行することができ、これと並んで、コマンド／アドレスバッファ１００６－１で受け取ったコマンド値を実行することができる。
【0078】
いくつかの実施形態では、メモリ装置１００６は、コマンド値に応答して、ＥＣＣトランザクション（すなわち、付随するＥＣＣ値を伴う読み出しまたは書き込み）を実行することができる。すなわち、ＥＣＣ読み出しおよびＥＣＣ書き込みのためのカスタムコマンドが存在し得る。このような場合、データ値にＥＣＣデータが追加されると、追加されたＥＣＣ値を含むためにバーストカウントを増加させるために、値ＥＣＣ＿ＣＭＤがバーストカウンタ１００６－３に提供されてよい。
【0079】
いくつかの実施形態では、メモリ装置１００６は、レジスタ１００６－２内のコンフィギュレーション値に応答してＥＣＣトランザクションを実行することができる。このようなコンフィギュレーション値は、メモリ装置１００６がＥＣＣ機能を実行することができるように、メモリコントローラによってレジスタに書き込まれてよい。たとえば、ＥＣＣデータがデータ値に追加される場合、追加されたＥＣＣ値を含むためにバーストカウントを増加させるために、値ＥＣＣ＿ＭＯＤＥがバーストカウンタ１００６－３に提供されてよい。
【0080】
いくつかの実施形態では、出力バッファおよびロジック１００６－８が、モード値またはコマンド値（ＥＣＣ＿ＣＭＤ／ＥＣＣ＿ＭＯＤＥ）によって変更されてよい。たとえば、ＥＣＣデータが、タスクが再割り当てされたＤＢＩ Ｉ／Ｏを介して転送される場合、ＤＢＩ動作が無効化されてよい。
【0081】
図１１Ａは、一実施形態による、不揮発性メモリ（ＮＶＭ）装置１１０６のブロック図である。ＮＶＭ装置１１０６は、データレーン１１１０－０Ｌ、１１１０－０Ｍ、コマンドアドレスバス１１１０－０および他のＩ／Ｏ１１１０－２を含むＬＰＤＤＲ４互換ポートを含むことができる。ＮＶＭは、クワッドＳＰＩ（ＱＳＰＩ）互換ポート１１０６－１７、ＬＰＤＤＲ４互換ＰＨＹ１１０６－１８、並列するバンク１１０６－４、各バンク１１０６－４に対する第１のアクセスパス１１０６－１５、各バンク１１０６－４に対する第２のアクセスパス１１０６－１６およびコントロールロジック１１０６－１４も含んでいてよい。
【0082】
ＬＰＤＤＲ４ ＰＨＹ１１０６－１８は、ＭＣ等から受け取った信号コマンドを処理することができる。いくつかの実施形態では、これは、ＥＣＣ値を有する書き込みデータの伝送のためのカスタム読み出しコマンドまたはカスタム書き込みコマンドを含んでいてよい。このような動作は、任意の、本明細書に記載された動作またはそれと同等の動作を含んでいてよく、対応するＥＣＣ値が後続するデータレーン１１１０－０Ｌ／Ｍ上の読み出しデータのバーストの出力、対応するＥＣＣ値が後続するデータレーン１１１０－０Ｌ／Ｍ上の書き込みデータのバーストの受け取り、データライン１１１０－０Ｌ／Ｍ上での読み出しデータのバーストと並行した、タスクが再割り当てされたＩ／Ｏ１１１０－２上でのＥＣＣ値の出力およびデータライン１１１０－０Ｌ／Ｍ上での書き込みデータのバーストと並行した、タスクが再割り当てされたＩ／Ｏ１１１０－２上でのＥＣＣ値の受け取りを含んでいるが、これに制限されない。しかし、いくつかの実施形態では、書き込みコマンドは、ＬＰＤＤＲ４ ＰＨＹ１１０６－１８を介しては許可されず、読み出しコマンドのみが許可される。
【0083】
ＱＳＰＩ互換ポート１１０６－１７は、シリアルチップセレクトＳＰＩ＿ＣＳ、シリアルクロックインプットＳＰＩ＿ＣＫおよび４個のシリアルデータＩ／ＯであるＳＰＩ＿ＤＱを含むことができる。ＱＳＰＩ ＰＨＹ１１１２は、ＱＳＰＩ互換コマンドを含め、ポート１１０６－１７を介して受け取ったコマンドを処理することができる。このようなコマンドは、読み出しコマンドと書き込み（たとえばプログラム）コマンドとの両方を含むことができる。いくつかの実施形態では、このような書き込みコマンドは、対応するＥＣＣ値と共にデータ値を書き込むことができる。
【0084】
各バンク１１０６－４は、行および列に配置されているＮＶＭセルを含むことができ、固有のバンクアドレスを介して個別にアクセス可能であってよい。いくつかの実施形態では、ＮＶＭセルは、消去可能なグループであってよい（たとえば、フラッシュ型セル）。読み出しパス１１０６－１２は、第１のバスシステム１１０６－１５を介してＬＰＤＤＲ４ポート１１０６－１８から、それらの対応するバンク１１０６－４への読み出しアクセスを可能にすることができる。読み出し／書き込みパス１１０６－１３は、第２のバスシステム１１０６－１６を介してＱＳＰＩポート１１０６－１７から、それらの対応するバンク１１０６－４への読み出しアクセスまたは書き込みアクセスを可能にすることができる。いくつかの実施形態では、異なるバンク１１０６－４が同時に異なるポート１１０６－１８／１１０６－１７からアクセスされてよい。しかし、両方のポート１１０６－１８／１１０６－１７から、同じバンク１１０６－４に同時にアクセスすることはできない。
【0085】
コントロールロジック１１０６－１４は、実施形態によるメモリ装置１１０６へのＥＣＣアクセスを可能にすることができる。たとえば、ＬＰＤＤＲ４ ＰＨＹ１１０６－１８からの読み出しアクセスの場合、追加されたＥＣＣ値を考慮するためにバースト長が拡張されてよく、かつ／またはＥＣＣ値がＤＢＩ Ｉ／Ｏを介して伝送される場合には、ＤＢＩ動作が無効化されてよい。
【0086】
図１１Ｂは、一実施形態による、データの読み出し動作および書き込み動作を示す図である。図１１Ｂは、シリアルインタフェース１１５８、不揮発性メモリアレイ１１０６－４およびパラレルインタフェース１１６０を有するメモリ装置１１０６Ｂを示している。書き込み（たとえばプログラム）データは、「シリアルデータイン」１１５６として受け取られてよい。このようなシリアルデータは、任意の適切なシリアルリンクを介して受け取られてよく、このシリアルリンクは、シングルシリアルリンク、デュアルシリアルリンクまたはクワッドシリアルリンク（たとえばＱＳＰＩ）を含んでいるが、これらに限定されない。シリアルデータイン１１５６は、データ値（Ｄ０～Ｄ１５）および対応するＥＣＣ符号（ＥＣＣ０／１）を含んでいてよい。データ値（Ｄ０～Ｄ１５）およびＥＣＣ符号（ＥＣＣ０／１）は、不揮発性メモリアレイ１１０６－４に格納されていてよい。ＥＣＣ符号（ＥＣＣ０／１）は、それらがデータ値（Ｄ０～Ｄ１５）と共に出力されることを可能にするために、所定の場所に格納されていてよい。
【0087】
データ値（Ｄ０～Ｄ１５）とＥＣＣ符号（ＥＣＣ０／１）とは、パラレルインタフェース１１６０を介してパラレルデータ値として読み出されてよい。このようなパラレルデータ値は、ｘ４、ｘ８、ｘ１６、ｘ３２、ｘ６４を含む任意の適切な数であってよいが、これらに限定されない。データ値（Ｄ０～Ｄ１５）は、中断のないバーストにおいて出力され、その後に、追加されたＥＣＣ符号（ＥＣＣ０／１）が続く。
【0088】
いくつかの実施形態では、パラレルインタフェース１１６０は、読み出し専用インタフェースであってよい。いくつかの実施形態では、メモリ装置１１０６Ｂは、図１１Ａに示されているメモリ装置の１つの実装であってよい。
【0089】
図１１Ｃは、別の実施形態による、データの読み出し動作および書き込み動作を示す図である。図１１Ｃは、図１１Ｂの部材と同様の部材を有するメモリ装置１１０６Ｃを示している。図１１Ｃは、パラレルインタフェース１１６０ＣがデータＩ／Ｏ１１６０－０およびデータコントロールＩ／Ｏ１１６０－１を含むことができるという点で異なり得る。データコントロールＩ／Ｏ１１６０－１は、データ値をどのように受け取るかをコントロールすることができる入力値および／または出力値に、規格に従って割り当てられた１つまたは複数のＩ／Ｏであってよい。たとえば、データコントロールＩ／Ｏ１１６０－１は、バイト、ワード、ダブルワードなどの特定の部分をマスクすることができるＤＭ値、ならびにデータ値を選択的に反転させることができるＤＢＩ値を含むことができるが、これらに限定されない。データ値（Ｄ０～Ｄ１５）および対応するＥＣＣ符号（ＥＣＣ０／１）は、図１１Ｂの場合のように装置に書き込まれてよい（たとえばプログラミングされてよい）。
【0090】
データ値（Ｄ０～Ｄ１５）とＥＣＣ符号（ＥＣＣ０／１）とは、パラレルインタフェース１１６０Ｃを介して互いに並行に読み出されてよい。データ値（Ｄ０～Ｄ１５）は、データＩ／Ｏ１１６０－０上に出力されてよく、他方でＥＣＣ符号（ＥＣＣ０／１）は、データコントロールＩ／Ｏ１１６０－１上に出力されてよい。
【0091】
いくつかの実施形態では、パラレルインタフェース１１６０Ｃは、読み出し専用インタフェースであってよい。いくつかの実施形態では、メモリ装置１１０６Ｃは、図１１Ａに示されているメモリ装置の１つの実装であってよい。
【0092】
図１２は、一実施形態による方法１２５０のフローチャートである。いくつかの実施形態では、メモリ装置にアクセスするために、ＭＣによって方法１２５０が実施されてよい。方法１２５０は、ホストからメモリアクセスリクエストを受け取ること１２５０－０を含んでいてよい。アクセスリクエストが、ＥＣＣタイプのアクセスであるか否かが判定されてよい１２５０－１。アクセスがＥＣＣタイプのアクセスでない場合（１２５０－１からの「いいえ」）は、リクエストが実行されてよい１２５０－２（たとえば、従来の様式で実行される）。
【0093】
アクセスがＥＣＣタイプのアクセスである場合（１２５０－１からの「はい」）、それが読み出しリクエストである場合（１２５０－３からの「読み出し」）、方法１２５０は、読み出しコマンドおよびアドレスを発出することができる１２５０－４。いくつかの実施形態では、このような読み出しコマンドは、メモリ装置がＥＣＣ読み出しコマンドとして認識できるカスタムコマンドであってよい。しかし、他の実施形態では、読み出しコマンドは、従来の読み出しコマンドであってよい。読み出しレイテンシ１２５０－５の後、読み出しデータの中断のないバーストが、対応するＥＣＣデータと共に受け取られてよい１２５０－６。読み出しデータの中断のないバーストは、（たとえば、半クロックサイクルと同期して）連続するタイミングスロットで受け取られた読み出しデータ値であってよく、読み出しデータ値はＥＣＣ値を含んでいない。
【0094】
ＥＣＣタイプのアクセスが書き込みリクエストである場合（１２５０－３からの「書き込み」）、方法１２５０は、書き込みコマンドおよびアドレスを発出することができる１２５０－７。読み出し動作の場合のように、書き込みコマンドは、カスタムコマンドまたは従来のコマンドであってよい。書き込みレイテンシ１２５０－８の後（必要な場合）、書き込みデータの中断のないバーストが、対応するＥＣＣデータと共に出力されてよい１２５０－９。
【0095】
図１３Ａは、一実施形態によるＥＣＣ読み出し方法１３５０のフローチャートである。方法１３５０は、ＥＣＣデータが読み出しデータバーストに追加される、ＥＣＣ読み出し動作であってよい１３５０－０。方法１３５０は、読み出しバースト長、ＥＣＣバースト長および読み出しレイテンシを確立すること１３５０－１を含んでいてよい。読み出しコマンドが発出されてよい１３５０－２。読み出しレイテンシの後、読み出しデータのバーストが、データライン上で受け取られてよい１３５０－３。読み出しデータのためのＥＣＣデータが、読み出しデータバーストの直後に受け取られてよい１３５０－４。いくつかの実施形態では、直後が、読み出しデータバーストの最後の値に続く次のデータスロット（たとえば半サイクル期間）であってよい。
【0096】
図１３Ｂは、一実施形態によるＥＣＣ書き込み方法１３５２のフローチャートである。方法１３５２は、ＥＣＣデータが書き込みデータバーストに追加される、ＥＣＣ書き込み動作であってよい１３５２－０。方法１３５２は、書き込みバースト長とＥＣＣバースト長とを確立すること１３５２－１を含んでいてよい。書き込みコマンドが発出されてよく、さらに書き込みデータのバーストが出力されてよく、直後に、書き込みデータのためのＥＣＣデータが続く１３５２－３。
【0097】
図１４Ａは、別の実施形態によるＥＣＣ読み出し方法１４５０のフローチャートである。方法１４５０は、ＥＣＣデータが、タスクが再割り当てされたＩ／Ｏにおいて受け取られる、ＥＣＣ読み出し動作であってよい１４５０－０。方法１４５０は、データライン上で読み出しデータバーストを受け取ること１４５０－１を含んでいてよい。方法１４５０は、タスクが再割り当てされたＩ／Ｏ（たとえばＤＢＩ／ＤＭ）上で、対応するＥＣＣ値を、読み出しデータのバーストと並行して受け取ること１４５０－２も含んでいてよい。
【0098】
図１４Ｂは、一実施形態によるＥＣＣ書き込み方法１４５２のフローチャートである。方法１４５２は、ＥＣＣデータが、タスクが再割り当てされたＩ／Ｏ上に出力されるＥＣＣ書き込み動作であってよい１４５２－０。方法１４５２は、書き込みバースト長を確立することを含んでいてよい。次いで、書き込みデータが、バーストにおいてデータライン上に出力されてよい。さらに、ＥＣＣ値が、書き込みデータバーストと並行して、タスクが再割り当てされたＩ／Ｏ上に出力されてよい１４５２－２。
【0099】
本明細書全体を通して「１つの実施形態」または「一実施形態」との言及は、この実施形態に関連して記載されている特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれていることを意味していることが理解されるべきである。したがって、本明細書のさまざまな部分での「一実施形態」または「１つの実施形態」または「択一的な実施形態」との２つ以上の言及は、必ずしもすべて、同じ実施形態を指しているわけではないことが強調され、理解されるべきである。さらに、特定の特徴、構造または特性は、本発明の１つまたは複数の実施形態において、適切であるように組み合わせられてよい。
【0100】
同様に、本発明の例示的な実施形態の上述の説明においては、さまざまな本発明の態様のうちの１つまたは複数の理解を助ける開示を簡素化する目的で、本発明のさまざまな特徴が、時に、単一の実施形態、図またはそれらの説明において一緒にグループ化されていることが理解されるべきである。しかし、特許請求の範囲が、各請求項において明示的に挙げられたものよりも多くの特徴を必要とするという意図を反映していると、この開示方法が解釈されるべきではない。むしろ、本発明の態様は、上述した単一の実施形態のすべての特徴よりも少ない特徴に係わっている。したがって、詳細な説明に続く特許請求の範囲は、これによって、各請求項が本発明の別個の実施形態として独立しながらも、この詳細な説明に明示的に組み込まれている。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図9C】
【図10】
【図11A】
【図11B】
【図11C】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【国際調査報告】