特表 2022-543839 プログラマブル抵抗を有するプログラマブル利得増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-10-14

(54)【発明の名称】プログラマブル抵抗を有するプログラマブル利得増幅器

(51)【国際特許分類】

   H03F 3/45 20060101AFI20221006BHJP

   H03M 1/12 20060101ALI20221006BHJP

【ＦＩ】

H03F3/45

H03M1/12 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022507570

(86)(22)【出願日】2020-08-03

(85)【翻訳文提出日】2022-04-05

(86)【国際出願番号】 US2020044702

(87)【国際公開番号】W WO2021026052

(87)【国際公開日】2021-02-11

(31)【優先権主張番号】201941031834

(32)【優先日】2019-08-06

(33)【優先権主張国・地域又は機関】IN

(31)【優先権主張番号】16/789,540

(32)【優先日】2020-02-13

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(71)【出願人】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】アナンド スブラマニアン

(72)【発明者】

【氏名】タンメイ ハルデール

(72)【発明者】

【氏名】アナンド カナン

【テーマコード（参考）】

5J022

5J500

【Ｆターム（参考）】

5J022AA01

5J022BA08

5J500AA01

5J500AA12

5J500AA51

5J500AC53

5J500AF10

5J500AF18

5J500AH25

5J500AH39

5J500AK02

5J500AK12

5J500AK53

(57)【要約】

回路がアナログデジタルコンバータ（ＡＤＣ）を含む。この回路はＡＦＥ入力及びＡＦＥ出力を有するアナログフロントエンド（ＡＦＥ３１０）も含む。ＡＦＥ出力はＡＤＣの入力に結合される。ＡＦＥは、第１のＰＧＡ入力と第２のＰＧＡ入力とを有するプログラマブル利得増幅器（ＰＧＡ１１５）を含む。ＰＧＡ（１１５）は、第１及び第２のオペアンプ入力を有する第１の演算増幅器（オペアンプＯＰ１）を含む。また、ＡＦＥは、第１のプログラマブル抵抗回路入力及び第１及び第２のプログラマブル抵抗回路出力を有するプログラマブル抵抗回路（３２０）を含む。第１のプログラマブル抵抗回路入力は第１及び第２のＰＧＡ入力に結合される。プログラマブル抵抗回路は第１及び第２の平衡抵抗を有する抵抗器ネットワークを含む。第１の平衡抵抗は第１及び第２のオペアンプ入力に結合され、第２の平衡抵抗は第１及び第２のオペアンプ入力に結合される。

【特許請求の範囲】

【請求項1】

回路であって、
アナログデジタルコンバータ（ＡＤＣ）入力を有するＡＤＣと、
アナログフロントエンド（ＡＦＥ）入力及びＡＦＥ出力を有するＡＦＥであって、前記ＡＦＥ出力が前記ＡＤＣ入力に結合され、前記ＡＦＥが、第１のプログラマブル利得増幅器（ＰＧＡ）入力及び第２のＰＧＡ入力を有するＰＧＡを含み、前記ＰＧＡが、第１の演算増幅器（オペアンプ）入力及び第２のオペアンプ入力を有する第１のオペアンプを含み、前記ＡＦＥが更にプログラマブル抵抗回路も含む、前記ＡＦＥと、
を含み、
前記プログラマブル抵抗回路が、第１のプログラマブル抵抗回路入力と、第１のプログラマブル抵抗回路出力と、第２のプログラマブル抵抗回路出力とを有し、前記第１のプログラマブル抵抗回路入力が第１及び第２のＰＧＡ入力に結合され、
前記プログラマブル抵抗回路が、第１及び第２の平衡抵抗を有する抵抗器ネットワークを含み、前記第１の平衡抵抗が前記第１及び第２のオペアンプ入力に結合され、前記第２の平衡抵抗が前記第１及び第２のオペアンプ入力に結合される、
回路。

【請求項2】

請求項１に記載の回路であって、前記第１及び第２の平衡抵抗に結合されるデルタシグマ変調器を更に含む、回路。

【請求項3】

請求項２に記載の回路であって、前記デルタシグマ変調器の出力に結合されるフィルタを更に含む、回路。

【請求項4】

請求項２に記載の回路であって、前記デルタシグマ変調器と、前記第１及び第２の平衡抵抗のうちの１つとの間に結合される遅延を更に含む、回路。

【請求項5】

請求項２に記載の回路であって、前記プログラマブル抵抗回路が、
制御入力を有する第１のスイッチであって、前記第１の平衡抵抗と前記第１のオペアンプ入力との間に結合される、前記第１のスイッチと、
制御入力を有する第２のスイッチであって、前記第１の平衡抵抗と前記第２のオペアンプ入力との間に結合される、前記第２のスイッチと、
制御入力を有する第３のスイッチであって、前記第２の平衡抵抗と前記第１のオペアンプ入力との間に結合される、前記第３のスイッチと、
制御入力を有する第４のスイッチであって、前記第２の平衡抵抗と前記第２のオペアンプ入力との間に結合される、前記第４のスイッチと、
を含み、
前記デルタシグマ変調器が、前記第１、第２、第３、及び第４のスイッチの前記制御入力に結合されるそれぞれの制御出力を含む、
回路。

【請求項6】

請求項１に記載の回路であって、
前記プログラマブル抵抗回路が、第１のプログラマブル抵抗回路であり、
前記ＡＦＥが、第２のプログラマブル抵抗回路を含み、前記第２のプログラマブル抵抗回路が、第１及び第２の平衡抵抗を有する抵抗器ネットワークを含み、前記第２のプログラマブル抵抗回路の前記第１の平衡抵抗が、前記第１及び第２のオペアンプ入力に結合され、前記第２のプログラマブル抵抗回路の前記第２の平衡抵抗が、前記第１及び第２のオペアンプ入力に結合される、
回路。

【請求項7】

請求項６に記載の回路であって、前記ＡＦＥが、第２のオペアンプ出力を有する第２のオペアンプを含み、前記第２のプログラマブル抵抗回路が、前記第２のオペアンプ出力に結合される第２のプログラマブル抵抗入力を含む、回路。

【請求項8】

請求項６に記載の回路であって、前記第２のオペアンプ出力と前記第２のプログラマブル抵抗入力との間に結合される電圧レベルシフタ回路を更に含む、回路。

【請求項9】

回路であって、
第１の演算増幅器（オペアンプ）入力及び第２のオペアンプ入力を有する第１のオペアンプ、
前記第１のオペアンプ入力に結合される第１の抵抗器であって、正の入力を提供する、前記第１の抵抗器、
前記第２のオペアンプ入力に結合される第２の抵抗器であって、負の入力を提供する、前記第２の抵抗器、及び
プログラマブル抵抗入力と、第１のプログラマブル抵抗出力と、第２のプログラマブル抵抗出力とを有するプログラマブル抵抗回路であって、前記プログラマブル抵抗入力が、前記正入力と前記負の入力に結合され、前記第１のプログラマブル抵抗出力が前記第１のオペアンプ入力に結合され、前記第２のプログラマブル抵抗出力が前記第２のオペアンプ入力に結合される、前記プログラマブル抵抗回路、
を含み、
前記プログラマブル抵抗回路が、第１及び第２の平衡抵抗を有する抵抗器ネットワークを含み、前記第１の平衡抵抗が前記第１及び第２のオペアンプ入力に結合され、前記第２の平衡抵抗が前記第１及び第２のオペアンプ入力に結合される、
回路。

【請求項10】

請求項９の回路であって、前記第１のオペアンプが出力を含み、前記回路が更に、前記第１のオペアンプの前記出力に結合されるアナログデジタルコンバータ（ＡＤＣ）を含む、回路。

【請求項11】

請求項９の回路であって、前記第１及び第２の平衡抵抗に結合されるデルタシグマ変調器を更に含む、回路。

【請求項12】

請求項１１の回路であって、前記デルタシグマ変調器の出力に結合されるフィルタを更に含む、回路。

【請求項13】

請求項１１の回路であって、前記デルタシグマ変調器と、前記第１及び第２の平衡抵抗のうちの１つとの間に結合される遅延を更に含む、回路。

【請求項14】

請求項１１の回路であって、前記デルタシグマ変調器に提供されるトリムコードを格納するように構成されるストレージを更に含む、回路。

【請求項15】

請求項９の回路であって、前記プログラマブル抵抗回路が、
制御入力を有する第１のスイッチであって、前記第１の平衡抵抗と前記第１のオペアンプ入力との間に結合される、前記第１のスイッチと、
制御入力を有する第２のスイッチであって、前記第１の平衡抵抗と前記第２のオペアンプ入力との間に結合される、前記第２のスイッチと、
制御入力を有する第３のスイッチであって、前記第２の平衡抵抗と前記第１のオペアンプ入力との間に結合されてる、前記第３のスイッチと、
制御入力を有すると第４のスイッチであって、前記第２の平衡抵抗と前記第２のオペアンプ入力との間に結合される、前記第４のスイッチと、
を含む、回路。

【請求項16】

請求項９の回路であって、
前記プログラマブル抵抗回路が、第１のプログラマブル抵抗回路であり、
前記回路が、第２のプログラマブル抵抗回路を含み、前記第２のプログラマブル抵抗回路が、第１及び第２の平衡抵抗を有する抵抗器ネットワークを含み、前記第２のプログラマブル抵抗回路の前記第１の平衡抵抗が、前記第１及び第２のオペアンプ入力に結合され、前記第２のプログラマブル抵抗回路の前記第２の平衡抵抗が、前記第１及び第２のオペアンプ入力に結合される、
回路。

【請求項17】

回路であって、
第１の演算増幅器（オペアンプ）入力と第２のオペアンプ入力と第１のオペアンプ出力とを有する第１のオペアンプと、
第１のオペアンプ入力と第２のオペアンプ入力とオペアンプ出力とを有する第２のオペアンプであって、前記第２のオペアンプの前記第１のオペアンプ入力が、前記第１のオペアンプの前記第１のオペアンプ出力に結合される、前記第２のオペアンプと、
前記第１のオペアンプの前記第１のオペアンプ入力に結合される第１の抵抗器であって、正の入力を提供する前記第１の抵抗器と、
前記第１のオペアンプの前記第２のオペアンプ入力に結合される第２の抵抗器であって、負の入力を提供する、前記第２の抵抗器と、
プログラマブル抵抗入力と第１のプログラマブル抵抗出力と第２のプログラマブル抵抗出力とを有する第１のプログラマブル抵抗回路であって、前記第１のプログラマブル抵抗回路の前記プログラマブル抵抗入力が前記正及び負の入力に結合され、前記第１のプログラマブル抵抗回路の前記第１のプログラマブル抵抗出力が前記第１のオペアンプの前記第１のオペアンプ入力に結合され、前記第１のプログラマブル抵抗回路の前記第１のプログラマブル抵抗出力が前記第１のオペアンプの前記第２のオペアンプ入力に結合される、前記第１のプログラマブル抵抗回路と、
プログラマブル抵抗入力と第１のプログラマブル抵抗出力と第２のプログラマブル抵抗出力とを有する、第２のプログラマブル抵抗回路であって、前記第２のプログラマブル抵抗回路の前記プログラマブル抵抗入力が、前記第２のオペアンプの前記オペアンプ出力に結合され、前記第２のプログラマブル抵抗回路の前記第１のプログラマブル抵抗出力が、前記第１のオペアンプの前記第１のオペアンプ入力に結合され、前記第２のプログラマブル抵抗回路の前記第２のプログラマブル抵抗出力が、前記第１のオペアンプの前記第２のオペアンプ入力に結合される、
回路。

【請求項18】

請求項１７に記載の回路であって、
前記第２のオペアンプの前記第１のオペアンプ出力と前記第２のプログラマブル抵抗回路の前記プログラマブル抵抗入力との間に結合されるノーマライザ回路を更に含み、
前記ノーマライザ回路が、前記第２のプログラマブル抵抗回路の前記プログラマブル抵抗入力に供給されるように前記第２のオペアンプの前記第１のオペアンプ出力上の電圧を調整するように構成される、
回路。

【請求項19】

請求項１７に記載の回路であって、
前記第１プログラマブル抵抗回路が、抵抗器ネットワークを含み、前記第２プログラマブル抵抗回路が、抵抗器ネットワークを含み、
前記回路が、前記第１及び第２プログラマブル抵抗回路に結合されるデルタシグマ変調器を更に含む、
回路。

【請求項20】

請求項１９に記載の回路であって、前記デルタシグマ変調器に結合される有限インパルス応答（ＦＩＲ）フィルタを更に含む、回路。

【発明の詳細な説明】

【背景技術】

【0001】

アナログデジタルコンバータ（ＡＤＣ）は、アナログ信号を、そのアナログ信号のデジタル表現に変換する。ＡＤＣは、多種多様な用途に使用されている。ＡＤＣを含むものなどのアナログ信号チェーンの特徴パラメータの１つは、コモンモード除去比（ＣＭＲＲ:common mode rejection ratio）である。ＣＭＲＲは、信号チェーンが、信号チェーンの両方の入力端子に存在するコモンモードをどの程度良好に抑制するかを表す尺度である。応用例によっては、より高いＣＭＲＲの利点を得ることができるものものある。

【発明の概要】

【0002】

一例において、回路がアナログデジタルコンバータ（ＡＤＣ）を含む。この回路は、アナログフロントエンド（ＡＦＥ）入力とＡＦＥ出力とを有するＡＦＥも含む。ＡＦＥ出力はＡＤＣの入力に結合される。ＡＦＥは、第１のプログラマブル利得増幅器（ＰＧＡ）入力と第２のＰＧＡ入力とを有するＰＧＡを含む。ＰＧＡは、第１及び第２の演算増幅器（オペアンプ）入力を有する第１のオペアンプを含む。また、ＡＦＥは、第１のプログラマブル抵抗回路入力と第１及び第２のプログラマブル抵抗回路出力とを有する、プログラマブル抵抗回路を含む。第１のプログラマブル抵抗回路入力は、第１及び第２のＰＧＡ入力に結合される。プログラマブル抵抗回路は、第１及び第２の平衡抵抗を有する抵抗器ネットワークを含む。第１の平衡抵抗は第１及び第２のオペアンプ入力に結合され、第２の平衡抵抗は第１及び第２のオペアンプ入力に結合される。

【図面の簡単な説明】

【0003】

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

【0004】

【図1】アナログデジタルコンバータ（ＡＤＣ）に結合されるプログラマブル利得増幅器（ＰＧＡ）を有するアナログフロントエンド（ＡＦＥ）を含む回路信号チェーンを図示する。

【0005】

【図2】ＰＧＡの更なる詳細と共に、図１のＡＦＥを図示する。

【0006】

【図3】ＡＦＥ内の抵抗器不整合を補償するために用いられるプログラマブル抵抗器回路を含むＡＦＥの例を示す。

【0007】

【図4】一対の平衡抵抗を有し、デルタシグマ変調器も含む抵抗器ネットワーク（ハイブリッドＲ－２Ｒネットワーク）を含むプログラマブル抵抗回路の例示の実装を示す。

【0008】

【図5】オーディオ帯域より上のノイズを減衰させるために２タップ有限インパルス応答（ＦＩＲ）フィルタを含むプログラマブル抵抗回路の例を示す。

【0009】

【図6】ＡＦＥを有する２つの抵抗器ネットワークの使用を示しており、一方の抵抗器ネットワークが、他方の抵抗器ネットワークと比べて反転した入力電圧で動作している。

【0010】

【図7】２つの抵抗器ネットワークを含むＡＦＥの別の例を示す。

【発明を実施するための形態】

【0011】

本明細書に記載される信号チェーンは、ＡＤＣに結合されるアナログフロントエンド（ＡＦＥ）を含む。ＡＦＥは入力アナログ信号を受信する。ＡＦＥは、プログラマブル利得増幅器（ＰＧＡ）などの増幅器を含み得、入力アナログ信号の大きさを、それがデジタル表現への変換のためにＡＤＣに供給される前に修正することができる。本明細書に記載されるＡＦＥは、比較的高いＣＭＲＲを提供する。

【0012】

図１は、ＡＤＣ１５０に結合されるＡＦＥ１１０を含む回路１００の例を示す。この例におけるＡＦＥ１１０及びＡＤＣ１５０は、同じ半導体ダイ１０５上に形成され、そのため、同じチップ上に提供される。ＡＦＥ１１０の出力は、ＡＤＣ１５０の入力に結合される。ＡＦＥ１１０は、ＩＮＰ(Input Positive）及びＩＮＭ(Input Minus）で指定された入力を有する。ＩＮＰ及びＩＮＭ入力は、アナログ入力信号（例えば、差動アナログ信号）を受け取り、これはＡＦＥ１１０によって処理される。ＡＦＥ１１０からの処理されたアナログ信号は、ＡＤＣ１５０によってデジタル表現（デジタル出力１５１）に変換される。

【0013】

この例では、ＡＦＥ１１０が入力アナログ信号の大きさを調整する。ＡＦＥ１１０は、プログラマブル利得増幅器（ＰＧＡ）１１５を含み、ＰＧＡ１１５は、正の入力１１６、負の入力１１７、正の出力（ＯＵＴＰ）１１８、及び負の出力（ＯＵＴＭ）１１９を有する。ＯＵＴＰ１１８及びＯＵＴＭ１１９は、ＡＤＣ１５０の対応する入力１５３、１５４に結合される。ＡＦＥ１１０はまた、抵抗器Ｒ１Ｐ、Ｒ２Ｐ、Ｒ１Ｍ、及びＲ２Ｍを含む。Ｒ１Ｐの一方の端子はＩＮＰ入力を提供し、Ｒ１Ｐの他方の端子は、ＰＧＡ１１５の正の入力１１６及びノードＮＰにおけるＲ２Ｐの一方の端子に結合される。Ｒ２Ｐの他方の端子は、接地ノード１３０（又は供給電圧ノード）に結合される。同様に、Ｒ１Ｍの一方の端子は、ＩＮＭ入力を提供し、Ｒ１Ｍの他方の端子は、ＰＧＡ１１５の負の入力１１７及びノードＮＭにおけるＲ２Ｍの一方の端子に結合される。Ｒ２Ｍの他方の端子は、接地ノード１３１（又は別の固定電圧）に結合される。抵抗器Ｒ１Ｐ及びＲ２Ｐは、ＰＧＡ１１５による調整（例えば、プログラマブル減衰）前に正の入力信号ＩＮＰを減衰させるための抵抗分圧器を含む。ノードＮＰ上の電圧は、ＡＴＴＮ＿ＯＵＴＰとラベル付けされる。同様に、抵抗器Ｒ１Ｍ及びＲ２Ｍは、ＰＧＡ１１５による調整前に負の入力信号ＩＮＰを減衰させるための抵抗分圧器を含む。ノードＮＭ上の電圧は、ＡＴＴＮ＿ＯＵＴＭとラベル付けされる。ＡＤＣ１５０は、任意の適切なタイプのＡＤＣを含み得る。一例において、ＡＤＣ１５０は３次連続時間デルタシグマＡＤＣを含む。

【0014】

図２は、ＰＧＡ１１５のための付加的な例示の詳細を有するＡＦＥ１１０を示す。この例のＰＧＡ１１５は、演算増幅器（オペアンプ）ＯＰ１とＯＰ２、及び抵抗器ＲＩＮＰ、ＲＩＮＭ、ＲＣＭ１、ＲＣＭ２、Ｒ３、Ｒ４、ＲＦＢ１、及びＲＦＢ２を含む。ＯＰ１は、正の入力２０１（正の仮想接地、ＶＧＰ）、負の入力２０２（負の仮想接地、ＶＧＭ）、正の出力（ＯＵＴＰ）１１８、及び負の出力（ＯＵＴＭ）１１９を有する。ＯＰ２は負の入力２０３と正入力２０４を有する。ＲＩＮＰは、Ｒ１Ｐ（ＰＧＡ１１５の正入力１１６）とＯＰ１の正入力２０１との間に結合される。ＲＩＮＭは、Ｒ１Ｍ（ＰＧＡ１１５の負の入力１１７）とＯＰ２の負の入力２０２との間に結合される。ＲＦＢ１は、正の入力２０１とＯＵＴＭ１１９との間で結合され、ＲＦＢ２は、負の入力２０２とＯＵＴＰ１１８との間で結合される。Ｒ４は、ＯＰ１の正入力２０１とＯＰ２の負の入力２０３との間に結合される。Ｒ３は、ＯＰ１の負の入力２０２とＯＰ２の負の入力２０３との間に結合される。コモンモード電圧（ＶＣＭ）は、基準電圧（例えば、バンドギャップ基準によって生成される）であり、ＯＰ２の正の入力２０４に供給される。ＶＣＭ電圧は、回路内のすべてのノードが入力信号スイングにわたって有効なバイアス条件内に留まるように選択される。ＯＰ２の出力は、ＯＰ２＿ＯＵＴとラベル付けされた信号を提供し、ＲＣＭ１及びＲＣＭ２に結合される。ＲＣＭ１はＯＰ１の正入力２０１に結合し、ＲＣＭ２はＯＰ１の負の入力２０２に結合する。ＰＧＡ１１５は、部分的にＲＣＭ１、ＲＣＭ１２、ＯＰ２、Ｒ３、及びＲ４によって形成される、入力コモンモード抑制ループ（ＣＭＳＬ：common mode suppression loop）を有する。このループは、ＯＰ１の正入力２０１及び負の入力２０２における仮想接地ＶＧＰ及びＶＧＭのコモンモードがＶＣＭの所望のレベルのままであることを保証する。

【0015】

回路１００のＣＭＲＲは、少なくとも部分的にＡＦＥ１１０のＣＭＲＲによって決定される。ＡＦＥ１１０のＣＭＲＲは、正側の抵抗器（すなわち、Ｒ１Ｐ、Ｒ２Ｐ、ＲＩＮＰ、及びＲＣＭ１）と負側の対応する抵抗器（すなわち、Ｒ１Ｍ、Ｒ２Ｍ、ＲＩＮＭ、及びＲＣＭ２）との間の不整合の程度によって決定される。それらが低コストであるため、多くの半導体デバイスは、ポリシリコン抵抗器として抵抗器を実装している。しかしながら、ポリシリコン抵抗器は、比較的整合が悪いという特徴がある。したがって、ＡＦＥ１１０の抵抗器を実装するためにポリシリコンを用いて高いＣＭＲＲを達成することは、不可能ではないとしても、非常に困難となり得る。応用例によっては、８０ｄＢ、９０ｄＢ、又は更に高いＣＭＲＲの利点を得る場合がある。例えば、９０ｄＢのＣＭＲＲは、図２に示されているＡＦＥアーキテクチャの抵抗器にポリシリコンを使用することができない場合がある。

【0016】

図３は、図１及び図２のＡＦＥ１１０よりも高いＣＭＲＲ（例えば、９０ｄＢ）を達成する一方で、ポリシリコン抵抗器も使用するが、図２に示されるものとは異なるアーキテクチャを有するＡＦＥ３１０の例を示す。図２のＡＦＥ１１０のアーキテクチャの場合と同様に、図３におけるＡＦＥ３１０は、ＯＰ１、ＯＰ２、及び、上述したのとほぼ同じようにして共に接続される抵抗器ＲＩＮＰ、ＲＩＮＭ、ＲＣＭ１、ＲＣＭ２、Ｒ３、Ｒ４、ＲＦＢ１、及びＲＦＢ２を含む。図３のＡＦＥ３１０は、プログラマブル抵抗回路３２０及び抵抗器Ｒｘ１及びＲｘ２も含む。Ｒｘ１とＲｘ２は、ＰＧＡの正及び負の入力１１６と１１７の間、したがってＡＴＴＮ＿ＯＵＴＰとＡＴＴＮ＿ＯＵＴＭの間に直列に接続される。いくつかの例では、Ｒｘ１の公称抵抗がＲｘ２の公称抵抗に等しい（すなわち、抵抗器不整合を無視するとＲｘ１＝Ｒｘ２である）。Ｒｘ１とＲｘ２との間のノード３４０は、プログラマブル抵抗回路３２０の入力端子（ＶＩＮ）に結合される。Ｒｘ１がＲｘ２に等しい場合、ノード３４０の電圧は、ＡＴＴＮ＿ＯＵＴＭとＡＴＴＮ＿ＯＵＴＰの中間になる。

【0017】

プログラマブル抵抗回路３２０の出力端子は出力３５０及び出力３５１を含む。出力３５０はＶＧＰでＯＰ１の正の入力２０１に結合され、出力３５１はＶＧＭでＯＰ１の負の入力２０２に結合される。プログラマブル抵抗回路３２０は、ＰＧＡ１１５の入力１１６、１１７とＯＰ１の入力２０１、２０２との間に結合される、プログラミングされた抵抗を提供するためにトリミング可能である。プログラムされた抵抗は、ＡＦＥの正側抵抗器（ＲＩＮＰ、ＲＩＮＰ、ＲＣＭ１、及びＲＦＢ１）と負側抵抗器（ＲＩＮＭ、ＲＩＮＭ、ＲＣＭ２、及びＲＦＢ２）との間の不整合に対してＡＦＥ３１０を平衡させる。他のすべてが等しい場合、プログラマブル抵抗回路３２０の使用により、ＡＦＥ３１０のＣＭＲＲは、図２のＡＦＥ１１０について可能なＣＭＲＲよりも高くなる。

【0018】

図４は、プログラマブル抵抗回路３２０の例示の実装を示す。この例では、プログラマブル抵抗回路３２０は、デルタシグマ変調器４７２に結合される抵抗器ネットワーク４１０を含む。プログラマブル抵抗回路３２０はまた、ストレージ４９０（例えば、メモリデバイス、レジスタなど）を含む。抵抗器ネットワーク４１０は、ハイブリッド「Ｒ－２Ｒ」抵抗器ネットワークである。従来のＲ－２Ｒネットワークは、２Ｒ抵抗器に結合されるユニット抵抗器（Ｒ）を各セルが含む繰り返しセル（「レッグ」）を含み、また、Ｒ－２Ｒネットワークの種々のレッグのバイナリ重み付けを確実にするのを助けるために平衡抵抗器を含む。しかしながら、図４に示されている抵抗器ネットワーク４１０は、従来のＲ－２Ｒネットワークのように１つのみではなく、２つの平衡抵抗器（抵抗器４２９及び４３０）を含んでいる。各平衡抵抗器４２９、４３０は、１つ又は複数のユニット抵抗器（Ｒ）の組み合わせとして実装され得る。平衡抵抗器４２９及び４３０の各々は、各平衡抵抗器４２９、４３０が複数の抵抗器を含み得るという認識のもと、平衡抵抗と呼ぶこともできる。（平衡抵抗器４２９に加えて）付加される平衡抵抗器４３０は、粗ＣＭＲＲトリムコード４７０を用いて抵抗器ネットワーク４１０によってつくられる残留誤差をカバーするのに役立つ。抵抗器ネットワーク４１０によってつくられる残留誤差は、（抵抗器ネットワーク４１０の抵抗器における不整合のために）単一平衡抵抗器の範囲より高くし得る。２つの平衡抵抗は、残留誤差に適切に対処する。

【0019】

抵抗器ネットワーク４１０は、抵抗４２０～４３０及び４４０～４４３を含む。各抵抗は、示される名目効果抵抗を有する１つ又は複数の抵抗器を含む。抵抗は、図示の抵抗を形成するように共に結合される１つ又は複数のユニット抵抗（Ｒ）を含み得る。抵抗４２０、４２２、４２４、４２６、４２８～４３０、４４０、４４２、及び４４３の各々は、２Ｒ抵抗である。抵抗４２１、４２３、４２５の各々は、Ｒ／２抵抗（単位抵抗の半分）である。抵抗４４１は４Ｒ／３抵抗である。

【0020】

スイッチ４５０は、各２Ｒ抵抗４２０、４２２、４２４、４２６、及び４２８を、ノードＶＧＰ、ＶＣＭ、又はＶＧＭのうちの１つに選択的に結合する。粗ＣＭＲＲトリムコード４７０が、スイッチ４５０を制御して、対応する２Ｒ抵抗４２０、４２２、４２４、４２６、及び４２８を介してＶＧＰノード、ＶＣＭノード、又はＶＧＭノードに電流が選択的に流れることを可能にする。粗ＣＭＲＲトリムコード４７０は、ストレージ４９０に格納される。一例において、粗ＣＭＲＲトリムコード４７０は、符号大きさ形態で実装されるが、２の補数などの他の形態で実装されてもよい。図４の例では、５つの抵抗器（抵抗器４２０、４２２、４２４、４２６及び４２８）が粗ＣＭＲＲトリムコード４７０によって制御される。符号大きさ形式では、トリムコードの１ビットが、訂正の方向を表すために用いられ、他のビットは大きさを表すために用いられる。５つの抵抗器を制御するために、粗トリムコード４７０は６ビットを含む。最上位ビットは、抵抗器（４２０～４２８）がＶＧＰに接続されるべきか又はＶＧＭに接続されるべきかを意味する適用の方向を制御する。トリムコードの残りの５ビットは、各それぞれの抵抗器がＶＣＭ（ビットが０のとき）に接続されるか、ＶＧＰ／ＶＧＭ（ビットが１のとき及び符号ビット（ＭＳＢビット）の方向に応じて）に接続されるかを制御する。例えば、粗ＣＭＲＲトリムコード４７０が「００００００」又は「１０００００」である場合、すべての抵抗器がＶＣＭに接続される。粗トリムコード４７０「０１１１１１」であるとき、抵抗器４２０～４２８はＶＧＰに接続される。粗トリムコード４７０が「１１１１１１」である場合、抵抗器はＶＧＭに接続される。

【0021】

デルタシグマ変調器４７２は、微細ＣＭＲＲトリムコード４７１（これもストレージ４９０に格納されている）を受け取る。デルタシグマ変調器４７２は、２次デルタシグマ変調器を含み得る。デルタシグマ変調器は、スイッチＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４のオン／オフ状態を制御するために、出力ビットシーケンスＱ（及びその補数ＱＺ）を生成する。デルタシグマ変調器の使用は、可聴周波数範囲内で比較的少ないノイズがＡＦＥ３１０に注入されることを確実にするのに役立つ。ＳＷ１は抵抗４３０とＶＧＰとの間に結合される。ＳＷ２は抵抗４３０とＶＧＭとの間に結合される。ＳＷ３は抵抗４２９とＶＧＰとの間に結合される。ＳＷ１は抵抗４２９とＶＧＭとの間に結合される。Ｑ信号はＳＷ１とＳＷ３を、ＱＺはＳＷ２とＳＷ４を制御する。このように、ＳＷ１及びＳＷ２は両方とも同時にオンになっておらず、同様に、ＳＷ３及びＳＷ４は、両方とも同時にオンになっていない。Ｑ信号により、ＳＷ１とＳＷ３は同時にオンとなる（ＱＺによりＳＷ２とＳＷ４はオフとなる）。ＱＺ信号により、ＳＷ２とＳＷ４は同時にオンとなる（ＱによりＳＷ１とＳＷ３はオフとなる）。ＳＷ１及びＳＷ３がオンである間（及びＳＷ２及びＳＷ４がオフである間）、電流（ｉ）は、平衡抵抗４２９及び４３０のそれぞれを介してＶＧＰに流れる。そして、ＳＷ２及びＳＷ４がオン（そしてＳＷ１及びＳＷ３がオフ）の間、平衡抵抗４２９、４３０の各々を介してＶＧＭに電流ｉが流れる。

【0022】

スイッチＳＷ１～ＳＷ４が５０％の平均デューティサイクルで動作される場合、事実上ゼロの差動電流がＯＰ１の入力に加えられる。しかしながら、デューティサイクルを５０％とは異なる値に制御することによって、サブＬＳＢ（最下位ビット）補正電流がＯＰ１の入力に加えられる。このようにして、デュアル平衡抵抗４２９、４３０を使用し、それらをＶＧＰノードとＶＧＭ仮想接地ノードとの間でスイッチングすることにより、抵抗器ネットワークの平衡部分は、抵抗器ネットワーク４１０の解像度を増加させるのに役立ち、それにより、結果として生じるＡＦＥ３１０がより高いＣＭＲＲを有することを可能にする。

【0023】

２つの平衡抵抗４２９及び４３０が用いられるので（上述のように、残留誤差の全範囲を補正するために、抵抗器ネットワーク４１０の平衡段の補正範囲を増加させるために）、抵抗４２９及び４３０の各々電流ｉが流れ、単一の平衡抵抗ベースの従来のＲ‐２Ｒネットワークの場合の２倍の電流が、抵抗器ネットワーク４１０の組み合わせ平衡抵抗を介して流れる。しかしながら、こうした付加的な平衡抵抗は、従来のＲ‐２Ｒ抵抗器ネットワークと比較して線形性性能を劣化させる。抵抗器ネットワーク４１０の平衡段の補正範囲を増加させる一方で、抵抗器ネットワークの線形性を保持するために、（従来のＲ‐２Ｒネットワークと比べて）付加的な補償抵抗４４０が、ユニット抵抗４２７にわたって並列に結合される。抵抗器ネットワークのバイナリ重み付け比が維持されることを確実にするために、抵抗４４１～４４３が（従来のＲ‐２Ｒネットワークに対して）追加される。図４は、抵抗器ネットワークのさまざまな分岐を介する相対的な電流の大きさを示す。抵抗４Ｒ／３は、３ｉの電流がその抵抗を介して流れるようにし、それによって、抵抗４２５を介する２の整数乗の電流（例えば、８ｉ）を維持する。抵抗４４２は、抵抗４２３を介する電流が抵抗４２５を介する電流と比較して次に高い２の整数乗であるように、抵抗を介して４ｉ電流が流れるようにする、２Ｒ抵抗である。すなわち、抵抗４２３を介する電流は１６ｉである。抵抗４４３は、抵抗４４２とほぼ同じ理由で含まれる。抵抗４２１、４２３、及び４２５は、Ｒ‐２Ｒラダーの場合と同様に、単位抵抗器Ｒの代わりにＲ／２抵抗を含む。

【0024】

デルタシグマ変調器４７２は、図４の例においてスイッチＳＷ１～ＳＷ４を制御するための信号を生成するために用いられる。パルス幅変調（ＰＷＭ）クロックを用いてスイッチＳＷ１～ＳＷ４を制御することができるが、クロックを使用すると、可聴周波数範囲内でノイズがＡＦＥ３１０に注入される可能性がある。しかしながら、デルタシグマ変調器４７２は、可聴周波数範囲を超えるノイズを注入し、可聴周波数範囲に注入されるノイズは比較的少ない。一例において、デルタシグマ変調器４７２は、（変調器の次数に応じて）積分器４８１及び４８２と結合されてループを形成する、量子化器（ノイズ注入器）４８９を含む。積分器４８１／４８２はループの第１段を形成し、一方、量子化器４８９は最終段を形成する。積分器４８１／４８２は低周波数において実質的な利得を有するので、量子化器４８９によって注入されるノイズは、積分器利得が高い周波数において（低周波数において）除去されることになる。より高い周波数（積分器４８１／４８２が高利得を持たない周波数）では、量子化器４８９のノイズは除去されない。このようにして、デルタシグマ変調器が低周波数で低ノイズを追加する。可聴帯域（audio band）は比較的低い周波数（例えば、２０Ｈｚ～２０ＫＨｚ）であるため、デルタシグマ変調器４７２は、可聴帯域において低レベルのノイズを有利に追加する。しかしながら、そのようなより高い周波数のノイズ（可聴帯域より高い）は依然として、システム内の他の高周波数ノイズと相互変調する可能性があり、それによって、可聴帯域内にいくらかの付加ノイズが生じる。

【0025】

図５は、図４と似ているが、有限インパルス応答（ＦＩＲ）フィルタを含む抵抗器ネットワークの例を示す。ＦＩＲフィルタは、遅延５２０と、デュアルスイッチ平衡抵抗４２９及び４３０と、対応するスイッチＳＷ１～ＳＷ４とを含む。遅延５２０は、ＳＷ３及びＳＷ４用のスイッチ制御信号Ｑ及びＱＺを、ＳＷ１及びＳＷ２に対して遅延させる。この例におけるＦＩＲフィルタは、２タップＦＩＲフィルタを含む。２タップＦＩＲフィルタは、ノッチフィルタであり、有利にも、ノッチ内の周波数でノイズを減衰させる。ノッチはオーディオ帯域より上の周波数で生じる。

【0026】

２つの平衡抵抗４２９及び４３０のスイッチングによる電荷注入を緩和するために、図６の例では、プログラマブル抵抗回路が、一対の抵抗器ネットワーク４１０Ｐ（ＡＦＥ３１０のＰ側に対して）及び４１０Ｍ（ＡＦＥ３１０のＭ側に対して）として実装される。抵抗器ネットワーク４１０Ｐ及び４１０ＭのＶＧＰ出力は、図示されるように共に結合され、ＶＧＭ出力も共に結合される。この回路アーキテクチャにより、ＶＧＰとＶＧＭとの間でスイッチングする要素の数が、シーケンスにかかわらず同じであることが保証される。したがって、ＶＧＰとＶＧＭとの間の対称性が維持される。しかしながら、Ｍ側抵抗器ネットワーク４１０Ｍを動作させるためには、抵抗器ネットワーク４１０Ｍへの入力ＶＩＮは、抵抗器ネットワーク４１０ＰのＶＩＮへのコモンモード入力電圧の負のバージョンであるべきである。一実装では、反転増幅器６１０を含んで、ノード３４０の入力電圧を抵抗器ネットワーク４１０ＭのＶＩＮに反転させることができる。

【0027】

図７は、上述したものと同様の、ＡＦＥ７１０の別の例示の実装を示す。２つの抵抗器ネットワーク４１０Ｐ及び４１０Ｍは、デルタシグマ変調器４７２（上述のように２タップＦＩＲフィルタを含み得る）と同様に示されている。図７の例示のＡＦＥ７１０では、抵抗器ネットワーク４１０Ｍのための入力電圧（ＶＩＮ）を生成するために（図６のように）反転増幅器を含むのではなく、ノーマライザ７１８が含まれている。ノーマライザ７１８は、入力（ＩＮ）７１９及び出力（ＯＵＴ）７２０を有する。ノーマライザの入力７１９は、ＯＰ２の出力に結合される。ノーマライザの出力７２０は、抵抗器ネットワーク４１０ＭのＶＩＮに結合される。ノーマライザ７１８は、ＯＰ２からの出力電圧（ＯＰ２＿ＯＵＴ）を、Ｒｘ１とＲｘ２との間のノード３４０上の電圧に対して適切なレベルに正規化する。一例において、ノーマライザ７１８は抵抗分圧器を含む。ＯＰ２の出力上の信号（ＯＰ２＿ＯＵＴ）は、抵抗器Ｒｘ１とＲｘ２との間のノード３４０における電圧と異なる場合がある。ノーマライザ７１８は、電圧ＯＰ２＿ＯＵＴを受け取り、ノード３４０の電圧と等しいか又はほぼ同等の、別の電圧を出力する。

【0028】

用語「結合する」は、本明細書全体を通して用いられている。この用語は、本開示の説明と一貫した機能的な関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例では、デバイスＡがデバイスＢに結合され、又は、第２の例では、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的な関連性を実質的に変更しない場合に、デバイスＡが介在構成要素Ｃを介してデバイスＢに結合され、デバイスＡによって生成された制御信号を介してデバイスＡによってデバイスＢが制御されるようにする。

【0029】

記載された実施形態において改変が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】