特表 2022-544726 画素駆動回路、アレイ基板および表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-10-21

(54)【発明の名称】画素駆動回路、アレイ基板および表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20221014BHJP

   H01L 51/50 20060101ALI20221014BHJP

   H01L 27/32 20060101ALI20221014BHJP

   H05B 33/02 20060101ALI20221014BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 365

H05B33/14 A

H01L27/32

H05B33/02

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021538685

(86)(22)【出願日】2020-07-30

(85)【翻訳文提出日】2021-06-30

(86)【国際出願番号】 CN2020105843

(87)【国際公開番号】W WO2021031821

(87)【国際公開日】2021-02-25

(31)【優先権主張番号】201921333600.4

(32)【優先日】2019-08-16

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】519385216

【氏名又は名称】北京京▲東▼方技▲術▼▲開▼▲発▼有限公司

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＤＥＶＥＬＯＰＭＥＮＴ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｒｏｏｍ ４０７，Ｂｕｉｌｄｉｎｇ １，Ｎｏ．９ Ｄｉｚｅ Ｒｏａｄ，ＢＤＡ，Ｂｅｉｊｉｎｇ，１００１７６，ＣＨＩＮＡ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】李 ▲パン▼

(72)【発明者】

【氏名】▲ハオ▼ 学光

(72)【発明者】

【氏名】▲許▼ 晨

【テーマコード（参考）】

3K107

5C094

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC43

3K107EE04

3K107FF15

3K107HH05

5C094AA42

5C094BA03

5C094BA27

5C094BA43

5C094CA19

5C094DA09

5C094DA15

5C094DB01

5C094FA01

5C094FA02

5C094FA03

5C094FB02

5C094FB15

5C094FB16

5C094JA09

(57)【要約】

表示技術の分野に属する画素駆動回路、アレイ基板、および表示装置を開示する。当該画素駆動回路は、ゲート層リード線（１３０）のベース基板（１１０）から離れた側に設けられ、ゲート層リード線（１３０）を露出させる第１のスルーホール（１４１）が形成される第１の層間誘電体層（１４０）と、第１の層間誘電体層（１４０）のベース基板（１１０）から離れた側に設けられ、第１のスルーホール（１４１）を露出させる第２のスルーホール（１５１）が形成される第２の層間誘電体層（１５０）と、第２の層間誘電体層（１５０）のベース基板（１１０）から離れた側に設けられ、第１のスルーホール（１４１）と第２のスルーホール（１５１）を介してゲート層リード線（１３０）に電気的に接続される。当該画素駆動回路は、画素駆動回路の歩留まりを向上させることができる。

【特許請求の範囲】

【請求項1】

ベース基板と、
前記ベース基板の片側に設けられたゲート層リード線と、
前記ゲート層リード線の前記ベース基板から離れた側に設けられ、前記ゲート層リード線を露出させる第１のスルーホールが形成される第１の層間誘電体層と、
前記第１の層間誘電体層の前記ベース基板から離れた側に設けられ、前記第１のスルーホールを露出させる第２のスルーホールが形成される第２の層間誘電体層と、
前記第２の層間誘電体層の前記ベース基板から離れた側に設けられ、前記第１のスルーホールと前記第２のスルーホールを介して前記ゲート層リード線に電気的に接続されるソース・ドレイン層リード線と、
を含む、
画素駆動回路。

【請求項2】

前記第１のスルーホールの勾配は、前記第２のスルーホールの勾配より小さい、請求項１に記載の画素駆動回路。

【請求項3】

前記第１のスルーホールの勾配は、２０°～４５°である、請求項２に記載の画素駆動回路。

【請求項4】

前記第２のスルーホールの勾配は、４５°～９０°である、請求項２または３に記載の画素駆動回路。

【請求項5】

前記第１のスルーホールの前記ベース基板から離れた縁は、前記第２のスルーホールの前記ベース基板に近い縁に重なり合う、請求項２から４のいずれか一項に記載の画素駆動回路。

【請求項6】

前記第２のスルーホールの前記ベース基板に近い縁の前記第１の層間誘電体層上の正投影は、前記第１のスルーホールの前記ベース基板から離れた縁を取り囲む、請求項１に記載の画素駆動回路。

【請求項7】

前記第１のスルーホールの勾配は、前記第２のスルーホールの勾配に等しい、請求項６に記載の画素駆動回路。

【請求項8】

前記第１のスルーホールと前記第２のスルーホールのうちの少なくとも１つの勾配は、４５°～９０°である、請求項６または７に記載の画素駆動回路。

【請求項9】

前記第１の層間誘電体層と前記第２の層間誘電体層のうちの少なくとも１つの材料は、窒化ケイ素、酸化ケイ素または酸窒化ケイ素を含む、請求項１から８のいずれか一項に記載の画素駆動回路。

【請求項10】

前記画素駆動回路は、前記ベース基板の片側に設けられたトランジスタをさらに含み、
前記ゲート層リード線は、前記トランジスタに電気的に接続される、
請求項１から９のいずれか一項に記載の画素駆動回路。

【請求項11】

前記トランジスタは、駆動トランジスタであり、前記トランジスタのゲートは、前記ゲート層リード線に電気的に接続される、請求項１０に記載の画素駆動回路。

【請求項12】

前記画素駆動回路は、記憶容量をさらに含み、前記記憶容量は、第１の電極板を含み、前記第１の電極板は、前記ソース・ドレイン層リード線に電気的に接続される、請求項１１に記載の画素駆動回路。

【請求項13】

前記第１の電極板は、前記駆動トランジスタのアクティブ層と同層に設けられ、材料は同じである、請求項１２に記載の画素駆動回路。

【請求項14】

前記記憶容量は、第２の電極板をさらに含み、前記第２の電極板は、前記駆動トランジスタのゲート層と同層に設けられ、材料は同じである、請求項１２または１３に記載の画素駆動回路。

【請求項15】

前記トランジスタは、補償トランジスタであり、前記トランジスタのソースは、前記ゲート層リード線に電気的に接続される、請求項１０に記載の画素駆動回路。

【請求項16】

前記画素駆動回路は、記憶容量をさらに含み、前記記憶容量は、第２の電極板を含み、前記第２の電極板は、前記トランジスタのドレインに電気的に接続される、請求項１５に記載の画素駆動回路。

【請求項17】

複数の画素を含み、各前記画素は、いずれも請求項１から１６のいずれか一項に記載の画素駆動回路と、前記画素駆動回路に接続される発光素子とを含む、アレイ基板。

【請求項18】

前記複数の画素は、同一ベース基板を共用する、請求項１７に記載のアレイ基板。

【請求項19】

前記発光素子は、有機発光ダイオードである、請求項１７または１８に記載のアレイ基板。

【請求項20】

請求項１７から１９のいずれか一項に記載のアレイ基板と、前記アレイ基板における画素を駆動するための駆動回路とを含む、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、２０１９年８月１６日に提出された出願番号２０１９２１３３３６００．４、実用新案の名称「画素駆動回路、アレイ基板および表示装置」の中国特許出願の優先権を主張し、その全ての内容は参照により本開示に援用する。

【0002】

本開示は、表示技術の分野に関し、特に画素駆動回路、アレイ基板および表示装置に関するものである。

【背景技術】

【0003】

表示装置の画素駆動回路では、いくつかのゲート層リード線は、スルーホールを介していくつかのソース・ドレイン層リード線に接続される。

【0004】

背景技術の部分に開示された上記情報は、本開示の背景の理解を強化するためだけに使用されるので、当業者に知られている従来技術を構成しない情報を含むことができる。

【発明の概要】

【課題を解決するための手段】

【0005】

本開示は、画素駆動回路、アレイ基板および表示装置を提供する。

【0006】

本開示の一側面によると、ベース基板と、
前記ベース基板の片側に設けられたゲート層リード線と、
前記ゲート層リード線に電気的に接続されるソース・ドレイン層リード線と、
を含み、
前記ソース・ドレイン層リード線が前記ゲート層リード線に電気的に接続される場所は、
前記ゲート層リード線の前記ベース基板から離れた側に設けられ、前記ゲート層リード線を露出させる第１のスルーホールが形成される第１の層間誘電体層と、
前記第１の層間誘電体層の前記ベース基板から離れた側に設けられ、前記第１のスルーホールを露出させる第２のスルーホールが形成される第２の層間誘電体層と、
をさらに含み、
前記ソース・ドレイン層リード線は、前記第２の層間誘電体層の前記ベース基板から離れた側に設けられ、前記第１のスルーホールと前記第２のスルーホールを介して前記ゲート層リード線に電気的に接続される、
画素駆動回路に関する。

【0007】

本開示の一例示的な実施例において、前記第１のスルーホールの勾配は、前記第２のスルーホールの勾配より小さい。

【0008】

本開示の一例示的な実施例において、前記第１のスルーホールの勾配は、２０°～４５°であり、および／または、前記第２のスルーホールの勾配は、４５°～９０°である。

【0009】

本開示の一例示的な実施例において、前記第１のスルーホールの前記ベース基板から離れた縁は、前記第２のスルーホールの前記ベース基板に近い縁に重なり合う。

【0010】

本開示の一例示的な実施例において、前記第２のスルーホールの前記ベース基板に近い縁の前記第１の層間誘電体層上の正投影は、前記第１のスルーホールの前記ベース基板から離れた縁を取り囲む。

【0011】

本開示の一例示的な実施例において、前記第１のスルーホールの勾配は、前記第２のスルーホールの勾配に等しい。

【0012】

本開示の一例示的な実施例において、前記第１のスルーホールの勾配は、４５°～９０°であり、および／または、前記第２のスルーホールの勾配は、４５°～９０°である。

【0013】

本開示の一例示的な実施例において、前記第１の層間誘電体層または前記第２の層間誘電体層の材料は、窒化ケイ素、酸化ケイ素または酸窒化ケイ素を含む。

【0014】

本開示の一例示的な実施例において、前記画素駆動回路は、前記ベース基板の片側に設けられたトランジスタをさらに含み、前記ゲート層リード線は、前記トランジスタに電気的に接続される。

【0015】

本開示の一例示的な実施例において、前記トランジスタは、駆動トランジスタであり、前記トランジスタのゲートは、前記ゲート層リード線に電気的に接続され、
前記画素駆動回路は、記憶容量をさらに含み、前記記憶容量は、第１の電極板を含み、前記第１の電極板は、前記ソース・ドレイン層リード線に電気的に接続される。

【0016】

本開示の一例示的な実施例において、前記第１の電極板は、前記駆動トランジスタのアクティブ層と同層に設けられ、材料は同じである。

【0017】

本開示の一例示的な実施例において、前記記憶容量は、第２の電極板をさらに含み、前記第２の電極板は、前記駆動トランジスタのゲート層と同層に設けられ、材料は同じである。

【0018】

本開示の一例示的な実施例において、前記トランジスタは、補償トランジスタであり、前記トランジスタのソースは、前記ゲート層リード線に電気的に接続され、
前記画素駆動回路は、記憶容量をさらに含み、前記記憶容量は、第２の電極板を含み、前記第２の電極板は、前記トランジスタのドレインに電気的に接続される。

【0019】

本開示の別の一側面によると、複数の画素を含み、各画素は、いずれも上記の画素駆動回路と、前記画素駆動回路に接続される発光素子とを含むアレイ基板に関する。

【0020】

本開示の一例示的な実施例において、前記複数の画素は、同一ベース基板を共用する。

【0021】

本開示の一例示的な実施例において、前記発光素子は、有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）である。

【0022】

本開示の別の一側面によると、上記のアレイ基板と、前記アレイ基板における画素を駆動するための駆動回路とを含む表示装置に関する。

【図面の簡単な説明】

【0023】

本開示の上記および他の特徴並びに利点をより明確にするために、以下、図面を参照して例示的な実施形態を詳細に説明する。

【0024】

【図1】本開示の一実施形態に係る画素駆動回路のソース・ドレイン層リード線とゲート層リード線との接続位置における断面構造概略図である。

【図2】本開示の一実施形態に係る第１のスルーホールと第２のスルーホールの断面構造概略図である。

【図3】本開示の一実施形態に係る画素駆動回路のソース・ドレイン層リード線とゲート層リード線との接続位置における断面構造概略図である。

【図4】本開示の一実施形態に係る第１のスルーホールと第２のスルーホールの断面構造概略図である。

【図5】本開示の一実施形態に係る画素駆動回路の等価回路の概略図である。

【図6】本開示の一実施形態に係る画素駆動回路の階層構造概略図である。

【図7】本開示の一実施形態に係る画素駆動回路のアクティブ材料層パターンの概略図である。

【図8】本開示の一実施形態に係る画素駆動回路のゲート材料層パターンの概略図である。

【図9】本開示の一実施形態に係る画素駆動回路のソース・ドレイン材料層パターンの概略図である。

【図10】本開示の一実施形態に係る画素駆動回路の電極材料層パターンの概略図である。

【図11】本開示の一実施形態に係るアレイ基板の構造概略図である。

【図12】本開示の一実施形態に係る表示装置の構造概略図である。

【発明を実施するための形態】

【0025】

以下、例示的な実施例について図面を参照し、より詳細に説明する。しかしながら、例示的な実施例は、様々な形態で実施されることができ、本明細書で説明される例に限定されるものと理解されるべきではなく、逆に、これらの実施例を提供することにより、本開示はより包括的かつ完全になり、例示的な実施例の概念を当業者に全面的に伝えることができる。説明された特徴、構造または特性は、任意の適切な方法で１つまたは複数の実施例に組み込まれることができる。以下の説明では、本開示の実施例を十分に理解するために、多くの具体的な詳細が提供される。

【0026】

図面では、明確にするために領域および層の厚さを誇張する場合がある。図面における同じ符号が同一または類似の構成を表すので、それらの詳細な説明を省略する。

【0027】

「第１の」および「第２の」などの用語は、あくまでも表記としてのものであり、対象の数を制限するものではない。

【0028】

表示装置の画素駆動回路では、いくつかのゲート層リード線は、スルーホールを介していくつかのソース・ドレイン層リード線に接続される。しかしながら、ゲート層リード線とソース・ドレイン層リード線との間の層間絶縁層の厚さは、比較的に大きく、且つスルーホールの勾配は、比較的に大きく、この結果、ソース・ドレイン層リード線が破断しやすく、表示装置の歩留まりが低下する。

【0029】

本開示の実施形態では、画素駆動回路が提供され、図１から図６に示すように、当該画素駆動回路は、ベース基板１１０、ゲート層リード線１３０、およびソース・ドレイン層リード線１６０を含む。

【0030】

ここで、ゲート層リード線１３０は、ベース基板１１０の片側に設けられ、ソース・ドレイン層リード線１６０は、ゲート層リード線１３０に電気的に接続される。ソース・ドレイン層リード線１６０がゲート層リード線１３０に電気的に接続される場所Ａは、
ゲート層リード線１３０のベース基板１１０から離れた側に設けられ、ゲート層リード線１３０を露出させる第１のスルーホール１４１が形成される第１の層間誘電体層１４０と、
第１の層間誘電体層１４０のベース基板１１０から離れた側に設けられ、第１のスルーホール１４１を露出させる第２のスルーホール１５１が形成される第２の層間誘電体層１５０と、
をさらに含み、
ソース・ドレイン層リード線１６０は、第２の層間誘電体層１５０のベース基板１１０から離れた側に設けられ、第１のスルーホール１４１と第２のスルーホール１５１を介してゲート層リード線１３０に電気的に接続される。

【0031】

本開示の画素駆動回路では、ソース・ドレイン層リード線１６０とゲート層リード線１３０との間に、お互いに連通した二つのスルーホールを設けることにより、ソース・ドレイン層リード線１６０をゲート層リード線１３０に接続させ、単一のスルーホールの深さを小さくして、単一のスルーホールの深さが大き過ぎるという欠陥が回避される。例えば、単一のスルーホールの深さが大き過ぎて且つ傾斜角が大き過ぎることによるソース・ドレイン層リード線１６０の破断を避けることができ、画素駆動回路の歩留まりを向上させることができる。

【0032】

以下、本開示の実施形態によるアレイ基板の各部品について図面を参照し詳細に説明する。

【0033】

本開示に係る画素駆動回路では、第１の層間誘電体層１４０と第２の層間誘電体層１５０は、ソース・ドレイン層リード線１６０とゲート層リード線１３０との間に設けられてもよく、両者の材料は同じであっても、また違っていてもよい。

【0034】

選択肢の一つとして、第１の層間誘電体層１４０の材料は、窒化ケイ素、酸化ケイ素または酸窒化ケイ素を含むことができる。

【0035】

選択肢の一つとして、第１の層間誘電体層１４０の材料は、窒化ケイ素、酸化ケイ素または酸窒化ケイ素を含むことができる。

【0036】

図２と図４に示すように、第１の層間誘電体層１４０上に第１のスルーホール１４１が開口した場合、第１のスルーホール１４１のベース基板１１０に近い縁のサイズが、第１のスルーホール１４１のベース基板１１０から離れた縁のサイズより小さいことで、第１のスルーホール１４１が固定の勾配を有する。ここで、第１のスルーホール１４１の勾配αは、第１のスルーホール１４１の側壁とベース基板１１０が位置する平面との角度であってもよい。即ち、第１のスルーホール１４１の側壁がベース基板１１０の位置する平面に対して垂直である場合、第１のスルーホール１４１の勾配αは９０°である。

【0037】

同様に、図２と図４に示すように、第２の層間誘電体層１５０上に第２のスルーホール１５１が開口した場合、第２のスルーホール１５１のベース基板１１０に近い縁のサイズが、第２のスルーホール１５１のベース基板１１０から離れた縁のサイズより小さいことで、第２のスルーホール１５１が固定の勾配を有する。ここで、第２のスルーホール１５１の勾配βは、第２のスルーホール１５１の側壁とベース基板１１０が位置する平面との角度であってもよい。即ち、第２のスルーホール１５１の側壁がベース基板１１０の位置する平面に対して垂直である場合、第２のスルーホール１５１の勾配βは９０°である。

【0038】

本開示の一実施形態では、図１と図２に示すように、第１のスルーホール１４１の勾配αは、第２のスルーホール１５１の勾配βより小さい。一方で、第１のスルーホール１４１の勾配αが大き過ぎることが回避され、さらに、第１のスルーホール１４１の深さが大き過ぎて且つ傾斜角が大き過ぎるという問題が回避され、ひいてはソース・ドレイン層リード線１６０が第１のスルーホール１４１で破断することが回避される。他方で、第２のスルーホール１５１の勾配βが、第１のスルーホール１４１の勾配αより大きいことにより、第２のスルーホール１５１の勾配βが小さ過ぎて第２のスルーホール１５１のサイズが大き過ぎるという問題が回避される。これにより、第２の層間誘電体層１５０のベース基板１１０から離れた表面での第２のスルーホール１５１のサイズが大き過ぎるという問題が回避され、画素駆動回路のサイズをより小さくすることができ、当該画素駆動回路を適用したアレイ基板の解像度（ＰＰＩ）の向上を容易にする。

【0039】

選択肢の一つとして、第１のスルーホール１４１の勾配αを２０°～４５°にすることにより、勾配を小さくする。第１のスルーホール１４１の勾配αが小さいことを保証するために、ドライエッチングプロセスによって第１の層間誘電体層１４０上に当該第１のスルーホール１４１を形成することができる。

【0040】

選択肢の一つとして、第２のスルーホール１５１の勾配βを４５°～９０°にすることにより、勾配を大きくする。第２のスルーホール１５１の勾配βが大きいことを保証するために、ウェットエッチングプロセスによって第２の層間誘電体層１５０上に当該第２のスルーホール１５１を形成することができる。

【0041】

選択肢の一つとして、第１の層間誘電体層１４０は、低温プロセスによって形成され、第２の層間誘電体層１５０は、高温プロセスによって形成される。このように、第１の層間誘電体層１４０と第２の層間誘電体層１５０の密度が異なり、形成された第１のスルーホール１４１と第２のスルーホール１５１の勾配も異なる。

【0042】

選択肢の一つとして、図１と図２に示すように、第１のスルーホール１４１のベース基板１１０から離れた縁は、第２のスルーホール１５１のベース基板１１０に近い縁に重なり合う。このように、第２のスルーホール１５１が小さなサイズを有することをさらに確実にすることができ、ひいては、画素駆動回路が小さなサイズを有するように縮小される。

【0043】

本開示の別の実施形態では、図３と図５に示すように、第２のスルーホール１５１のベース基板１１０に近い縁の第１の層間誘電体層１４０上の正投影は、第１のスルーホール１４１のベース基板１１０から離れた縁の外側にある。つまり、当該第２のスルーホール１５１のベース基板１１０に近い縁の第１の層間誘電体層１４０上の正投影は、当該第１のスルーホール１４１のベース基板１１０から離れた縁の外側を取り囲む。このように、第２のスルーホール１５１は、第１のスルーホール１４１および第１のスルーホール１４１を取り囲む環状緩衝面１４２を露出させる。ここで、当該環状緩衝面１４２は、第１の層間誘電体層１４０のベース基板１１０から離れた表面の一部であり、環状緩衝面１４２の外縁は、第２のスルーホール１５１のベース基板１１０に近い縁であり、環状緩衝面１４２の内縁は、第１のスルーホール１４１のベース基板１１０から離れた縁である。ソース・ドレイン層リード線１６０は、第２のスルーホール１５１の表面、環状緩衝面１４２、第１のスルーホール１４１の表面、および露出したゲート層リード線１３０を順次に覆う。ソース・ドレイン層リード線１６０が環状緩衝面１４２を覆うことができるので、ソース・ドレイン層リード線１６０が、深すぎるスルーホールを通過することが回避され、ソース・ドレイン層リード線１６０の安定性を向上させ、当該画素駆動回路の歩留まりを向上させることができ、ひいては当該画素駆動回路を適用したアレイ基板の歩留まりを向上させる。

【0044】

選択肢の一つとして、第１のスルーホール１４１の勾配αは、４５°～９０°である。このように、第１のスルーホール１４１が大きい勾配を有することにより、第１のスルーホール１４１のサイズを小さくし、即ち第１のスルーホール１４１のベース基板１１０から離れた縁のサイズを小さくする。このように、相応的に、第２のスルーホール１５１のサイズを小さくすることにより、画素駆動回路のサイズを小さくすることができる。または、第２のスルーホール１５１のサイズを一定にしたまま、環状緩衝面１４２の面積を大きくし、環状緩衝面１４２の緩衝効果をさらに向上させ、ひいてはソース・ドレイン層リード線１６０の安定性を向上させ、画素駆動回路の歩留まりを向上させることができる。さらにまたは、第２のスルーホール１５１のサイズを小さくしながら、環状緩衝面１４２の面積を大きくすることができる。

【0045】

選択肢の一つとして、第２のスルーホール１５１の勾配βは、４５°～９０°である。このように、第２のスルーホール１５１が小さなサイズを有することを保証でき、第２のスルーホール１５１の勾配βが小さすぎて第２のスルーホール１５１のサイズが大き過ぎるという問題が回避される。

【0046】

選択肢の一つとして、第１のスルーホール１４１と第２のスルーホール１５１の勾配βを同じにすることにより、第１のスルーホール１４１と第２のスルーホール１５１の調製難易度を低減する。例を挙げると、ハーフトーンマスク（ｈａｌｆｔｏｎｅ ｍａｓｋ）によって第１のスルーホール１４１と第２のスルーホール１５１を同時に形成することができる。

【0047】

選択肢の一つとして、本開示に係る画素駆動回路は、トランジスタをさらに含み、当該トランジスタは、ベース基板１１０の片側に設けられ、当該ゲート層リード線１３０は、当該トランジスタに電気的に接続される。

【0048】

図５と図６に示すように、画素駆動回路は、データ書き込みトランジスタ５００、記憶容量３００、および駆動トランジスタ２００を含むことができる。ここで、記憶容量３００は、対向して設けられた第１の電極板３１０と第２の電極板３２０を含む。データ書き込みトランジスタ５００のソース５１０は、データライン１６２に電気的に接続され、データ書き込みトランジスタ５００のドレイン５２０は、記憶容量３００の第１の電極板３１０に電気的に接続され、データ書き込みトランジスタ５００のゲート５３０は、第１のゲートライン１３２に電気的に接続される。駆動トランジスタ２００のゲート２３０は、記憶容量３００の第１の電極板３１０に電気的に接続され、駆動トランジスタ２００のソース２１０は、電源線１６３に電気的に接続され、駆動トランジスタ２００のドレイン２２０は、画素電極１９１に電気的に接続される。

【0049】

選択肢の一つとして、図５と図６に示すように、画素駆動回路は、補償トランジスタ４００をさらに含むことができる。ここで、補償トランジスタ４００のドレイン４２０は、記憶容量３００の第２の電極板３２０に電気的に接続され、補償トランジスタ４００のゲート４３０は、第２のゲートライン１３３に電気的に接続され、補償トランジスタ４００のソース４１０は、補償線１６４に電気的に接続される。ここで、補償トランジスタ４００、駆動トランジスタ２００、データ書き込みトランジスタ５００、および記憶容量３００は、ベース基板１１０の同一側に設けられる。

【0050】

本開示の一実施形態では、図６から図９に示すように、ゲート層リード線１３０は、ゲート層接続線１３１であり、ゲート層接続線１３１は、駆動トランジスタ２００のゲート２３０に電気的に接続され、ソース・ドレイン層リード線１６０は、ソース・ドレイン層接続線１６１であり、ソース・ドレイン層接続線１６１は、第１の電極板３１０、ゲート層接続線１３１、およびデータ書き込みトランジスタ５００のドレイン５２０に電気的に接続される。

【0051】

本開示の別の実施形態では、ゲート層リード線１３０は、補償接続リード線１３４であり、補償接続リード線１３４は、補償トランジスタ４００のソース４１０に電気的に接続され、ソース・ドレイン層リード線１６０は、補償線１６４であり、補償線１６４は、補償接続リード線１３４に電気的に接続される。

【0052】

選択肢の一つとして、図５に示すように、駆動トランジスタ２００は、ソース２１０、ゲート２３０、およびドレイン２２０を含むことができる。駆動トランジスタ２００のソース２１０と駆動トランジスタ２００のドレイン２２０とは同じ構造であってもよいので、他の場合には、駆動トランジスタ２００のソース２１０と駆動トランジスタ２００のドレイン２２０との接続関係を入れ替えることができる。言い換えれば、駆動トランジスタ２００は、第１の接続端子、第２の接続端子、および制御端子を有し得る。ここで、第１の接続端子と第２の接続端子の一方を駆動トランジスタ２００のソース２１０としてもよく、他方を駆動トランジスタ２００のドレイン２２０としてもよく、制御端子は、駆動トランジスタ２００のゲート２３０である。

【0053】

選択肢の一つとして、図６（アクティブ材料層パターン、ゲート材料層パターン、ソース・ドレイン材料層パターンおよび電極材料層パターンのみを示す）から図９に示すように、駆動トランジスタ２００は、ベース基板１１０の片側に設けられた駆動トランジスタ２００のアクティブ層２４０、駆動トランジスタ２００のアクティブ層２４０のベース基板１１０から離れた側に設けられた駆動トランジスタ２００のゲート絶縁層、駆動トランジスタ２００のゲート絶縁層のベース基板１１０から離れた側に設けられた駆動トランジスタ２００のゲート層２３１（駆動トランジスタ２００のゲート２３０とする）、および駆動トランジスタ２００のアクティブ層２４０に接続され且つ互いに絶縁している駆動トランジスタ２００のソース２１０と駆動トランジスタ２００のドレイン２２０を含むこともできる。

【0054】

選択肢の一つとして、図７に示すように、駆動トランジスタ２００のアクティブ層２４０は、駆動トランジスタ２００のチャネル領域２４１と、駆動トランジスタ２００のチャネル領域２４１の両側にある駆動トランジスタ２００のソース接触領域２４２および駆動トランジスタ２００のドレイン接触領域２４３とを含むことができる。ここで、駆動トランジスタ２００のゲート絶縁層は、駆動トランジスタ２００のチャネル領域２４１を覆い、駆動トランジスタ２００のソース接触領域２４２および駆動トランジスタ２００のドレイン接触領域２４３を少なくとも部分的に露出させる。

【0055】

第１の層間誘電体層１４０は、駆動トランジスタ２００のゲート層２３１のベース基板１１０から離れた側に設けられることができる。第２の層間誘電体層１５０は、第１の層間誘電体層１４０のベース基板１１０から離れた側に設けられることができる。駆動トランジスタ２００のソース２１０は、第２の層間誘電体層１５０のベース基板１１０から離れた側に設けられ、スルーホールを介して駆動トランジスタ２００のソース接触領域２４２に接続されている。駆動トランジスタ２００のドレイン２２０は、第２の層間誘電体層１５０のベース基板１１０から離れた側に設けられ、スルーホールを介して駆動トランジスタ２００のドレイン接触領域２４３に接続されている。

【0056】

言い換えれば、本開示の画素駆動回路は、順次積層されて配置されたベース基板１１０、アクティブ材料層、絶縁材料層１２０、ゲート材料層、第１の層間誘電体層１４０、第２の層間誘電体層１５０、およびソース・ドレイン材料層を含むことができる。ここで、アクティブ材料層には、駆動トランジスタ２００のアクティブ層２４０が形成される。絶縁材料層１２０には、駆動トランジスタ２００のゲート絶縁層が形成される。ゲート材料層には、駆動トランジスタ２００のゲート層２３１、ゲート層接続線１３１、第１のゲートライン１３２、第２のゲートライン１３３、および補償接続リード線１３４が形成される。第１の層間誘電体層１４０には、第１のスルーホール１４１が形成され、第２の層間誘電体層１５０には、第２のスルーホール１５１が形成される。ソース・ドレイン材料層には、駆動トランジスタ２００のソース２１０、駆動トランジスタ２００のドレイン２２０、ソース・ドレイン層接続線１６１、データライン１６２、電源線１６３、および補償線１６４が形成される。

【0057】

選択肢の一つとして、図６から図８に示すように、記憶容量３００は、ベース基板１１０の片側に設けられた第１の電極板３１０、第１の電極板３１０のベース基板１１０から離れた側に設けられた記憶容量３００の誘電体層、および記憶容量３００の誘電体層のベース基板１１０から離れた側に設けられた第２の電極板３２０を含むことができる。

【0058】

選択肢の一つとして、図６から図８に示すように、第１の電極板３１０は、駆動トランジスタ２００のアクティブ層２４０と同層に設けられ、材料は同じであってもよい。第２の電極板３２０は、駆動トランジスタ２００のゲート層２３１と同層に設けられ、材料は同じであってもよい。記憶容量３００の誘電体層は、駆動トランジスタ２００のゲート絶縁層と同層に設けられ、材料は同じであってもよい。言い換えれば、アクティブ材料層には、第１の電極板３１０が形成されてもよく、絶縁材料層１２０には、記憶容量３００の誘電体層が形成されてもよく、ゲート材料層には、第２の電極板３２０が形成されてもよい。

【0059】

選択肢の一つとして、図１と図３に示すように、画素駆動回路には、平坦化層１８０および電極材料層が設けられることができる。ここで、平坦化層１８０は、駆動トランジスタ２００のベース基板１１０から離れた側に設けられ、即ち、平坦化層１８０は、ソース・ドレイン材料層のベース基板１１０から離れた側に設けられる。電極材料層は、平坦化層１８０のベース基板１１０から離れた側に設けられる。図１０に示すように、電極材料層には、画素電極１９１のパターンが形成され、画素電極１９１は、スルーホールを介して駆動トランジスタ２００のドレイン２２０に接続される。さらに、ソース・ドレイン材料層と平坦化層１８０との間に、保護層１７０（ＰＶＸ）を配置してもよい。

【0060】

選択肢の一つとして、図６から図９に示すように、補償トランジスタ４００は、ベース基板１１０の片側に設けられた補償トランジスタ４００のアクティブ層４４０、補償トランジスタ４００のアクティブ層４４０のベース基板１１０から離れた側に設けられた補償トランジスタ４００のゲート絶縁層、補償トランジスタ４００のゲート絶縁層のベース基板１１０から離れた側に設けられた補償トランジスタ４００のゲート層４３１（補償トランジスタ４００のゲート４３０とする）を含むことができる。ここで、補償トランジスタ４００のアクティブ層４４０は、補償トランジスタ４００のチャネル領域４４１と、補償トランジスタ４００のチャネル領域４４１の両側にある補償トランジスタ４００のソース接触領域４４２および補償トランジスタ４００のドレイン接触領域４４３とを含むことができる。ここで、補償トランジスタ４００のゲート絶縁層は、補償トランジスタ４００のチャネル領域４４１を覆い、補償トランジスタ４００のソース接触領域４４２および補償トランジスタ４００のドレイン接触領域４４３を少なくとも部分的に露出させる。補償トランジスタ４００のソース接触領域４４２は、補償トランジスタ４００のソース４１０として補償接続リード線１３４と電気的に接続するために使用されてもよく、補償接続リード線１３４は、第１のスルーホールと第２のスルーホールを介して補償線１６４に電気的に接続されることができる。補償トランジスタ４００のドレイン接触領域４４３は、補償トランジスタ４００のドレイン４２０としてスルーホールを介して第２の電極板３２０に接続するために使用されてもよい。

【0061】

このように、アクティブ材料層には、補償トランジスタ４００のアクティブ層４４０が形成されることもでき、絶縁材料層１２０には、補償トランジスタ４００のゲート４３０絶縁層が形成されることもでき、ゲート材料層には、補償トランジスタ４００のゲート層４３１が形成されることもできる。

【0062】

選択肢の一つとして、図６から図９に示すように、データ書き込みトランジスタ５００は、ベース基板１１０の片側に設けられたデータ書き込みトランジスタ５００のアクティブ層５４０、データ書き込みトランジスタ５００のアクティブ層５４０のベース基板１１０から離れた側に設けられたデータ書き込みトランジスタ５００のゲート絶縁層、データ書き込みトランジスタ５００のゲート絶縁層のベース基板１１０から離れた側に設けられたデータ書き込みトランジスタ５００のゲート層５３１（データ書き込みトランジスタ５００のゲート５３０とする）、およびデータ書き込みトランジスタ５００のアクティブ層５４０に接続され且つ互いに絶縁しているデータ書き込みトランジスタ５００のソース５１０とデータ書き込みトランジスタ５００のドレイン５２０を含むことができる。

【0063】

選択肢の一つとして、データ書き込みトランジスタ５００のアクティブ層５４０は、データ書き込みトランジスタ５００のチャネル領域５４１と、データ書き込みトランジスタ５００のチャネル領域５４１の両側にあるデータ書き込みトランジスタ５００のソース接触領域５４２およびデータ書き込みトランジスタ５００のドレイン接触領域５４３とを含むことができる。ここで、データ書き込みトランジスタ５００のゲート５３０絶縁層は、データ書き込みトランジスタ５００のチャネル領域５４１を覆い、データ書き込みトランジスタ５００のソース接触領域５４２およびデータ書き込みトランジスタ５００のドレイン接触領域５４３を少なくとも部分的に露出させる。第１の層間誘電体層１４０と第２の層間誘電体層１５０は、データ書き込みトランジスタ５００のゲート層５３１のベース基板１１０から離れた側に設けられる。データ書き込みトランジスタ５００のソース５１０は、第２の層間誘電体層１５０のベース基板１１０から離れた側に設けられ、且つスルーホールを介してデータ書き込みトランジスタ５００のソース接触領域５４２に接続される。データ書き込みトランジスタ５００のドレイン５２０は、第２の層間誘電体層１５０のベース基板１１０から離れた側に設けられ、且つスルーホールを介してデータ書き込みトランジスタ５００のドレイン接触領域５４３に接続される。

【0064】

言い換えれば、アクティブ材料層には、データ書き込みトランジスタ５００のアクティブ層５４０が形成されることもでき、絶縁材料層１２０には、データ書き込みトランジスタ５００のゲート絶縁層が形成されることもできる。ゲート材料層には、データ書き込みトランジスタ５００のゲート層５３１が形成されることもできる。ソース・ドレイン材料層には、データ書き込みトランジスタ５００のソース５１０およびデータ書き込みトランジスタ５００のドレイン５２０が形成されることもできる。

【0065】

本開示の実施形態は、アレイ基板をさらに提供し、図１１に示すよう、当該アレイ基板は、複数の画素０１を含み、各画素０１は、いずれも上記画素駆動回路の実施形態で説明されたいずれかの画素駆動回路０１１、および当該画素駆動回路０１１に接続された発光素子０１２を含む。

【0066】

選択肢の一つとして、当該発光素子０１２は、ＯＬＥＤであってもよい。

【0067】

選択肢の一つとして、図１１を参照すると、アレイ基板の各画素０１が同一ベース基板１１０を共用することができる。当該アレイ基板が上記画素駆動回路の実施形態で説明されたいずれかの画素駆動回路を有するので、同様の有益な効果があり、本開示では説明を省略する。

【0068】

本開示の実施形態は、表示装置をさらに提供し、図１２に示すように、当該表示装置は、上記アレイ基板の実施形態で説明されたいずれかのアレイ基板１０００、および当該アレイ基板１０００における画素０１を駆動するための駆動回路を含む。図１２に示すように、当該駆動回路は、ゲート駆動回路２０００、およびソース駆動回路３０００を含むことができる。

【0069】

ここで、当該ゲート駆動回路２０００は、各行の画素０１に接続されることができ、各行の画素０１にゲート駆動信号を提供するために使用される。当該ソース駆動回路３０００は、各列の画素０１に接続され、各列の画素０１にデータ信号を提供するために使用される。

【0070】

選択肢の一つとして、当該表示装置は、ＯＬＥＤ表示装置、ＬＣＤまたは他のタイプの表示装置であってもよい。当該表示装置が上記アレイ基板の実施形態で説明されたいずれかのアレイ基板を有するので、同様の有益な効果があり、本開示では説明を省略する。

【0071】

本明細書に記載された「および／または」という表現は、３つの関係が存在することを意味し、例えば、Ａおよび／またはＢとは、Ａが単独で存在し、ＡおよびＢが同時に存在し、Ｂが単独で存在するという３つの状況を表してもよいことが理解されるべきである。

【0072】

本開示が本明細書で提案された部品の詳細な構造および配置を限定するものではないことが理解されるべきである。本開示は、他の実施形態を有することができ、且つ様々な形態で実現され実行されることができる。前述の変形および修正は、本開示の範囲内に含まれる。本明細書で開示および限定された本開示は、本明細書および／または図面では記載されまたは明らかにされている２つ以上の個別の特徴のすべての代替可能な組み合わせに拡張されることが理解されるべきである。これらのすべての異なる組み合わせは、本開示の複数の代替可能な側面を構成する。本明細書に記載された実施形態では、本開示を実現するために知られている例示的な形態を説明し、当業者が本開示を利用することができるようにする。

【符号の説明】

【0073】

１１０ ベース基板
１２０ 絶縁材料層
１３０ ゲート層リード線
１３１ ゲート層接続線
１３２ 第１のゲートライン
１３３ 第２のゲートライン
１３４ 補償接続リード線
１４０ 第１の層間誘電体層
１４１ 第１のスルーホール
１４２ 環状緩衝面
１５０ 第２の層間誘電体層
１５１ 第２のスルーホール
１６０ ソース・ドレイン層リード線
１６１ ソース・ドレイン層接続線
１６２ データライン
１６３ 電源線
１６４ 補償線
１７０ 保護層
１８０ 平坦化層
１９１ 画素電極
２００ 駆動トランジスタ
２１０ 駆動トランジスタのソース
２２０ 駆動トランジスタのドレイン
２３０ 駆動トランジスタのゲート
２３１ 駆動トランジスタのゲート層
２４０ 駆動トランジスタのアクティブ層
２４１ 駆動トランジスタのチャネル領域
２４２ 駆動トランジスタのソース接触領域
２４３ 駆動トランジスタのドレイン接触領域
３００ 記憶容量
３１０ 第１の電極板
３２０ 第２の電極板
４００ 補償トランジスタ
４１０ 補償トランジスタのソース
４２０ 補償トランジスタのドレイン
４３０ 補償トランジスタのゲート
４３１ 補償トランジスタのゲート層
４４０ 補償トランジスタのアクティブ層
４４１ 補償トランジスタのチャネル領域
４４２ 補償トランジスタのソース接触領域
４４３ 補償トランジスタのドレイン接触領域
５００ データ書き込みトランジスタ
５１０ データ書き込みトランジスタのソース
５２０ データ書き込みトランジスタのドレイン
５３０ データ書き込みトランジスタのゲート
５３１ データ書き込みトランジスタのゲート層
５４０ データ書き込みトランジスタのアクティブ層
５４１ データ書き込みトランジスタのチャネル領域
５４２ データ書き込みトランジスタのソース接触領域
５４３ データ書き込みトランジスタのドレイン接触領域
０１ 画素
０１１ 画素駆動回路
０１２ 発光素子
１０００ アレイ基板
２０００ ゲート駆動回路
３０００ ソース駆動回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】