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特表2022-545848投機的データ要求が非投機的になるまでの、投機的データ要求に応答したプロセッサベースのシステム内の非投機的キャッシュメモリにおけるキャッシュ状態更新の延期
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-10-31
(54)【発明の名称】投機的データ要求が非投機的になるまでの、投機的データ要求に応答したプロセッサベースのシステム内の非投機的キャッシュメモリにおけるキャッシュ状態更新の延期
(51)【国際特許分類】
G06F 12/0895 20160101AFI20221024BHJP
G06F 12/084 20160101ALI20221024BHJP
G06F 12/0893 20160101ALI20221024BHJP
【ＦＩ】
G06F12/0895 110
G06F12/084
G06F12/0893
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2022514238
(86)(22)【出願日】2020-06-17
(85)【翻訳文提出日】2022-04-28
(86)【国際出願番号】 US2020037990
(87)【国際公開番号】W WO2021045814
(87)【国際公開日】2021-03-11
(31)【優先権主張番号】16/558,843
(32)【優先日】2019-09-03
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】コティンティ ナレッシュ，ヴィニヤン レディ
(72)【発明者】
【氏名】ペライス，アーサー
(72)【発明者】
【氏名】アル シェイク，ラミ モハマド
(72)【発明者】
【氏名】プリヤダルシ，シヴァム
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205KK14
5B205MM01
5B205NN43
5B205NN46
(57)【要約】
投機的データ要求が非投機的になるまで、投機的データ要求に応答したプロセッサベースのシステム内の非投機的キャッシュメモリにおけるキャッシュ状態更新を延期することについて開示する。データ要求から結果として生じるキャッシュメモリ内の少なくとも１つのキャッシュ状態の更新は、データ要求が非投機的になるまで延期される。したがって、キャッシュメモリ内のキャッシュ状態は、誤予測から結果として生じる要求に対して更新されない。キャッシュメモリ内のキャッシュ状態の更新を延期することは、データ要求が非投機的になるまで、キャッシュミスの結果としてキャッシュメモリのメインデータアレイに受信した投機的要求データの記憶を延期することを含むことができる。受信した投機的要求データは、まず、キャッシュメモリに関連づけられた投機的バッファメモリに記憶し、次いで、データ要求が非投機的になった場合にメインデータアレイに記憶することができる。
【特許請求の範囲】
【請求項1】
プロセッサベースのシステムにおける非投機的キャッシュメモリであって、前記プロセッサベースのシステムのメモリシステムにおけるメモリアドレスに関連づけられたキャッシュデータを記憶するように各々構成された複数のキャッシュエントリを含むメインデータアレイと、
前記メモリシステムにおけるメモリアドレスに関連づけられたキャッシュデータを記憶するように構成されたデータエントリを各々含む複数のバッファエントリを含む投機的バッファメモリと、
キャッシュコントローラであり、
ターゲットアドレスと、前記プロセッサベースのシステム内のプロセッサにより処理される前記ターゲットアドレスを含むロード命令を識別する命令識別（ＩＤ）とを含む、要求元からのデータ要求を受信し、
前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内のキャッシュエントリについて検索し、
前記データ要求の前記ターゲットアドレスに関連づけられたバッファエントリについて前記投機的バッファメモリを検索し、
前記メインデータアレイ内のキャッシュデータが前記ターゲットアドレスに関連づけられ、前記投機的バッファメモリ内のバッファエントリ内のキャッシュデータが前記ターゲットアドレスに関連づけられていることに基づいて、前記データ要求に対するデータ応答を前記要求元に送信し、
非投機的である命令の命令ＩＤを含むコミットインジケータを受信し、
前記コミットインジケータ内の受信した命令ＩＤが、前記データ要求の前記ロード命令が非投機的であると示すことに応答して、
前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内のキャッシュエントリのキャッシュ状態を更新する、
ように構成される、キャッシュコントローラと、
を含む非投機的キャッシュメモリ。
【請求項2】
前記キャッシュコントローラはさらに、前記メインデータアレイ内のキャッシュエントリが前記データ要求の前記ターゲットアドレスに関連づけられているかを決定するように構成され、前記メインデータアレイ内のキャッシュエントリが前記データ要求の前記ターゲットアドレスに関連づけられていることに応答して、前記キャッシュコントローラは、前記データ要求の前記ターゲットアドレスに関連づけられた前記ターゲットアドレスを有する前記メインデータアレイ内の前記キャッシュエントリ内のキャッシュデータを含む、前記データ要求に対する前記データ応答を、前記要求元に送信するように構成される、
請求項１に記載の非投機的キャッシュメモリ。
【請求項3】
前記キャッシュコントローラは、前記コミットインジケータ内の前記受信した命令ＩＤが、前記データ要求の前記ロード命令が非投機的であると示すことに応答して、前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内の前記キャッシュエントリのキャッシュ置換状態を含む前記キャッシュ状態を更新するように構成される、請求項２に記載の非投機的キャッシュメモリ。
【請求項4】
命令ＩＤエントリとメインデータアレイエントリとを含む投機的アクセスレコード（ＳＡＲ）エントリを記憶するように構成されたＳＡＲ回路、をさらに含み、前記キャッシュコントローラはさらに、
前記メインデータアレイ内のキャッシュエントリが前記データ要求の前記ターゲットアドレスに関連づけられていることに応答して、前記キャッシュコントローラはさらに、
前記ＳＡＲ回路内のＳＡＲエントリを割り当て、前記ＳＡＲエントリは、前記データ要求の前記ロード命令の前記命令ＩＤを含む命令ＩＤエントリと、前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内のキャッシュエントリに対するインデックスを含むメインデータアレイエントリとを含む
ように構成され、
前記コミットインジケータ内の前記受信した命令ＩＤが、前記データ要求の前記ロード命令が非投機的であると示すことに応答して、
前記受信した命令ＩＤが前記ＳＡＲ回路内のＳＡＲエントリ内の命令ＩＤエントリに含まれるかを決定し、
前記受信した命令ＩＤが前記ＳＡＲ回路内のＳＡＲエントリに含まれると決定することに応答して、前記受信した命令ＩＤを含む前記ＳＡＲエントリ内の前記メインデータアレイエントリ内の前記インデックスに対応する前記メインデータアレイ内の前記キャッシュエントリの前記キャッシュ置換状態を更新する
ように構成される、請求項３に記載の非投機的キャッシュメモリ。
【請求項5】
前記キャッシュコントローラはさらに、前記メインデータアレイ内のキャッシュエントリが前記データ要求の前記ターゲットアドレスに関連づけられていないことに応答して、前記投機的バッファメモリ内のバッファエントリが前記データ要求の前記ターゲットアドレスに関連づけられているかを決定し、
前記投機的バッファメモリ内のバッファエントリが前記データ要求の前記ターゲットアドレスに関連づけられていることに応答して、前記キャッシュコントローラは、前記データ要求の前記ターゲットアドレスに関連づけられた前記ターゲットアドレスを有する前記投機的バッファメモリ内の前記バッファエントリ内のキャッシュデータを含む、前記データ要求に対する前記データ応答を、前記要求元に送信するように構成される
ように構成される、請求項２に記載の非投機的キャッシュメモリ。
【請求項6】
前記キャッシュコントローラはさらに、前記投機的バッファメモリ内のバッファエントリが前記データ要求の前記ターゲットアドレスに関連づけられていないことに応答して、前記データ要求を前記プロセッサベースのシステム内の次により上位レベルのメモリに送信し、
前記次により上位レベルのメモリから前記データ要求に対するデータを受信し、
前記投機的バッファメモリ内のバッファエントリがキャッシュデータを記憶するために利用可能かを決定し、
前記投機的バッファメモリ内のバッファエントリがキャッシュデータを記憶するために利用可能であると決定することに応答して、前記投機的バッファメモリ内の利用可能なバッファエントリ及び前記データ要求の前記ターゲットアドレスに関連づけられた利用可能なバッファエントリに、前記次により上位レベルのメモリから受信した前記データ要求に対する前記データを書き込む
ように構成される、請求項５に記載の非投機的キャッシュメモリ。
【請求項7】
前記キャッシュコントローラは、前記コミットインジケータ内の前記受信した命令ＩＤが、前記データ要求の前記ロード命令が非投機的であると示すことに応答して、前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内の前記バッファエントリ内の前記データ要求に対するデータを、前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内のキャッシュエントリに書き込むように構成されることにより、前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内の前記キャッシュエントリの前記キャッシュ状態を更新する
ように構成される、請求項６に記載の非投機的キャッシュメモリ。
【請求項8】
前記キャッシュコントローラはさらに、それぞれのバッファエントリの非投機的インジケータ内の投機的状態に基づいて、前記投機的バッファメモリ内の前記複数のバッファエントリの中で、前記投機的バッファメモリから追い出すべきバッファエントリを選択するように構成される、請求項７に記載の非投機的キャッシュメモリ。
【請求項9】
前記投機的バッファメモリ内の各バッファエントリは、前記バッファエントリが非投機的であるかを示す非投機インジケータをさらに含み、前記キャッシュコントローラはさらに、
前記投機的バッファメモリ内のバッファエントリが前記データ要求の前記ターゲットアドレスに関連づけられていることに応答して、
前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内の前記バッファエントリ内の非投機的インジケータを投機的状態に設定し、
前記コミットインジケータ内の前記受信した命令ＩＤが、前記データ要求の前記ロード命令が非投機的であると示すことに応答して、
前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内の前記バッファエントリ内の前記非投機的インジケータを非投機的状態に設定し、
前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内の前記バッファエントリ内の前記非投機的インジケータが非投機的状態に設定されていることに応答して、
前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内の前記バッファエントリ内の前記データ要求に対するデータを、前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内のキャッシュエントリに書き込むように構成することにより、前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内の前記キャッシュエントリの前記キャッシュ状態を更新する
ように構成される、請求項６に記載の非投機的キャッシュメモリ。
【請求項10】
命令ＩＤエントリと仮想フィルバッファ（ＶＦＢ）インデックスエントリとを含む投機的アクセスレコード（ＳＡＲ）エントリを記憶するように構成されたＳＡＲ回路と、命令ＩＤエントリとＶＦＢインデックスエントリとを含むＶＦＢエントリを記憶するように構成されたＶＦＢ回路と、
をさらに含み、
前記キャッシュコントローラはさらに、
前記投機的バッファメモリ内のバッファエントリが前記データ要求の前記ターゲットアドレスに関連づけられていないことに応答して、
前記ＶＦＢ回路内のＶＦＢエントリを割り当て、前記ＶＦＢエントリは、前記データ要求の前記ロード命令の前記命令ＩＤを含む命令ＩＤエントリと、前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内のバッファエントリに対するインデックスを含むＶＦＢインデックスエントリとを含み、
前記ＳＡＲ回路内のＳＡＲエントリを割り当て、前記ＳＡＲエントリは、前記データ要求の前記ロード命令の前記命令ＩＤを記憶する前記命令ＩＤエントリと、前記命令ＩＤを含む命令ＩＤエントリを有する前記ＶＦＢ回路内のＶＦＢエントリに対するインデックスを記憶する前記ＶＦＢインデックスエントリとを含み、
前記コミットインジケータ内の前記受信した命令ＩＤが、前記データ要求の前記ロード命令が非投機的であると示すことに応答して、
前記受信した命令ＩＤを含む命令ＩＤエントリを有する前記ＳＡＲ回路内のＳＡＲエントリ内の前記ＶＦＢインデックス内のインデックスに基づいて、インデキシングされた命令ＩＤを含む命令ＩＤエントリを有する関連づけられた前記ＶＦＢ回路内のＶＦＢエントリを決定し、
前記ＶＦＢ回路内の前記決定されたＶＦＢエントリ内の前記ＶＦＢインデックスエントリ内のインデックスに基づいて、非投機的状態に設定された前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内の前記バッファエントリを決定し、
前記キャッシュコントローラは、
前記データ要求の前記ターゲットアドレスに関連づけられた前記投機的バッファメモリ内の前記決定されたバッファエントリ内の前記バッファエントリ内の前記非投機的インジケータを非投機的状態に設定するように構成される、
ように構成される、請求項９に記載の非投機的キャッシュメモリ。
【請求項11】
前記キャッシュコントローラはさらに、前記ＳＡＲ回路内の前記ＳＡＲエントリを割り当てることに応答して、前記ＳＡＲ回路に含まれる別のＳＡＲエントリが、その命令ＩＤエントリ内に前記命令ＩＤを、及びそのＶＦＢエントリ内に前記ＶＦＢインデックスエントリを含むかを決定し、
前記別のＳＡＲエントリが前記ＳＡＲ回路に含まれると決定することに応答して、前記ＳＡＲ回路内の前記ＳＡＲエントリを割り当て解除する
ように構成される、請求項１０に記載の非投機的キャッシュメモリ。
【請求項12】
前記キャッシュコントローラはさらに、前記投機的バッファメモリ内のバッファエントリを、前記メインデータアレイ内のキャッシュエントリが前記バッファエントリに対応するメモリアドレスに対応して追い出されることに応答して、追い出すように構成される、請求項１に記載の非投機的キャッシュメモリ。
【請求項13】
プロセッサベースのシステム内の非投機的キャッシュメモリにおけるキャッシュ状態を更新する方法であって、ターゲットアドレスと、前記プロセッサベースのシステム内のプロセッサにより処理される前記ターゲットアドレスを含むロード命令を識別する命令識別（ＩＤ）とを含む、要求元からのデータ要求を受信するステップと、
前記プロセッサベースのシステムのメモリシステム内のメモリアドレスに関連づけられたキャッシュデータを記憶するように各々構成された複数のキャッシュエントリの中の、前記データ要求の前記ターゲットアドレスに関連づけられたキャッシュエントリについて、メインデータアレイを検索するステップと、
前記メモリシステム内のメモリアドレスに関連づけられたキャッシュデータを記憶するように各々構成された複数のバッファエントリの中の、前記データ要求の前記ターゲットアドレスに関連づけられたバッファエントリについて、投機的バッファメモリを検索するステップと、
前記メインデータアレイ内のキャッシュエントリが前記ターゲットアドレスに関連づけられ、前記投機的バッファメモリ内のバッファエントリ内のキャッシュデータが前記ターゲットアドレスに関連づけられていることに基づいて、前記データ要求に対するデータ応答を前記要求元に送信するステップと、
非投機的である命令の命令ＩＤを含むコミットインジケータを受信するステップと、
前記コミットインジケータ内の受信した命令ＩＤが、前記データ要求の前記ロード命令が非投機的であると示すことに応答して、前記データ要求の前記ターゲットアドレスに関連づけられた前記メインデータアレイ内のキャッシュエントリのキャッシュ状態を更新するステップと、
を含む方法。
【請求項14】
さらに、前記メインデータアレイ内のキャッシュエントリが前記データ要求の前記ターゲットアドレスに関連づけられているかを決定するステップ、を含み、前記メインデータアレイ内のキャッシュエントリが前記データ要求の前記ターゲットアドレスに関連づけられていることに応答して、前記データ要求の前記ターゲットアドレスに関連づけられた前記ターゲットアドレスを有する前記メインデータアレイ内の前記キャッシュエントリ内のキャッシュデータを含む、前記データ要求に対する前記データ応答を、前記要求元に送信するステップ、を含む請求項１３に記載の方法。
【請求項15】
前記メインデータアレイ内のキャッシュエントリが前記データ要求の前記ターゲットアドレスに関連づけられていないことに応答して、前記投機的バッファメモリ内のバッファエントリが前記データ要求の前記ターゲットアドレスに関連づけられているかを決定するステップと、
前記データ要求の前記ターゲットアドレスに関連づけられた前記ターゲットアドレスを有する前記投機的バッファメモリ内の前記バッファエントリ内のキャッシュデータを含む、前記データ要求に対する前記データ応答を、前記要求元に送信するステップと、
をさらに含む請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の技術は、「プロセッサ」としても知られる中央処理装置（ＣＰＵ）を採用するプロセッサベースのシステムに関し、より詳細には、プロセッサによるより高速なアクセスのために情報のコピーをメインメモリに記憶又は「キャッシュ」するために使用されるプロセッサベースのシステム内のキャッシュメモリに関する。
【背景技術】
【0002】
「プロセッサ」としても知られる中央処理装置（ＣＰＵ）は、広範なアプリケーションのための計算タスクを実行する。従来のプロセッサは、「ＣＰＵコア」としても知られる１つ以上のプロセッサコアを含む。プロセッサは、命令メモリからフェッチされる、「ソフトウェア命令」としても知られるコンピュータプログラム命令（「命令」）を実行する。プロセッサは、メモリからフェッチされた命令を実行して、命令タイプ及びデータオペランドに基づいて演算を実行し、結果を生成する。結果は、別の命令により消費されるべき入力として提供し、かつ／あるいはデータとしてデータメモリに記憶することができる。命令及びデータメモリは、プロセッサを含むプロセッサベースのシステムの一部として、メインメモリ内に提供することができる。命令及びデータメモリは、キャッシュメモリの形態で提供することもできる。例えば、データキャッシュメモリは、データへのより高速なアクセスをプロセッサに提供するために、メインメモリに記憶されるデータのより小さいコピーを含み、あるいは「キャッシュ」する。キャッシュメモリシステムは、プロセッサとメインメモリとの間の階層に編成された１つ以上のキャッシュメモリを含む。データは、キャッシュのヒット及びミスに基づいて、メインメモリと異なるレベルのキャッシュメモリとの間を移動する。プロセッサが、キャッシュメモリのレベルのいずれにも記憶されていないデータを要求した場合（すなわち、キャッシュミス）、データは、メインメモリから取り出され、キャッシュメモリのレベルに記憶される。同じデータに対する後の要求が行われてキャッシュヒットを結果としてもたらす（すなわち、データがキャッシュメモリのレベルから追い出される前に、データが要求される）場合、データは、メインメモリからデータを再フェッチする必要があるのと対照的に、キャッシュメモリからプロセッサに提供される。
【0003】
より下位レベルのキャッシュメモリにおけるキャッシュミスの結果として、より上位レベルのキャッシュメモリ又はメインメモリから取り出されたデータは、より下位レベルのキャッシュメモリ内のフィルバッファとして知られる専用の構造に一時的に記憶される。フィルバッファは、ミスステータス保持レジスタ（miss status holding register、ＭＳＨＲ）としても知られている。キャッシュメモリのフィルバッファは、キャッシュメモリ内のキャッシュエントリが入ってくるデータを記憶するために利用可能になるまで、入ってくるデータをキャッシュメモリに記憶するためのステージングエリアとして機能する。キャッシュメモリは、キャッシュミスの結果として新たな入ってくるデータのための空きを作るために、最も長く使用されていない（least recently used）などの追い出しポリシーに基づいてキャッシュメモリのデータアレイ内の既存のキャッシュエントリを追い出す。より下位レベルのキャッシュメモリに対するキャッシュミスは、そのデータアレイに記憶されているか、又はキャッシュデータアレイに記憶される前のフィルバッファに依然として記憶されている要求されたデータを有する、次により上位レベルのキャッシュメモリに対するデータ要求（すなわち、読み出し要求）を結果としてもたらす可能性がある。いずれにせよ、より上位レベルのキャッシュメモリのフィルバッファ又はデータアレイのいずれかに含まれる要求されたデータは、より下位レベルのキャッシュメモリからのデータに対する要求に応答して、より下位レベルのキャッシュメモリに提供することができる。キャッシュメモリは、入ってくるデータをそのフィルバッファ内に保持し、フィルバッファがフルになるまでデータをそのデータアレイに記憶しないことが可能であり、なぜならば、データに対しての入ってくる要求は、データアレイと同様にフィルバッファから満たすことができるためである。
【0004】
プロセッサは、処理手法として命令パイプライン化を利用することができ、それにより、実行されるコンピュータ命令のスループットは、各命令の処理を一連のステップに分割することにより増加され得る。これらのステップは、複数の段階から構成される実行パイプラインで実行される。しかしながら、不正確な計算結果に至ることなく次の命令を実行することができない命令パイプラインにおいて、構造ハザードが生じる可能性がある。例えば、プロセッサにおける正確な割り込みを引き起こす制御フロー命令の実行の結果として、制御ハザードが生じ得る。制御ハザードを引き起こす可能性がある制御フロー命令の一例は、条件付き分岐命令である。条件付き分岐命令は、制御分岐命令の条件が実行されるとき評価された条件に基づいて、命令実行のフローパスをリダイレクトすることがある。プロセッサ性能を最大化する１つのアプローチには、予測回路を利用して、条件付き分岐命令の条件の結果をその実行の前に投機的に予測することが含まれる。このようにして、条件付き分岐命令の予測されたフローパスに従うより若い命令をフェッチし、さらに、条件付き分岐命令が実行されるときに分岐条件が解決されるまでストールする代わりに、命令パイプライン内で処理することができる。条件付き分岐命令が命令パイプラインの実行段階に最終的に到達し、実行されると、条件付き分岐命令の結果として生じるターゲットアドレスは、それを条件付き分岐命令がフェッチされたときに前に予測されたターゲットアドレスと比較することにより検証される。予測されたターゲットアドレスと実際のターゲットアドレスが一致する場合、正しい予測が行われたことを意味し、命令実行に遅延は招かれず、なぜならば、条件付き分岐命令が命令パイプラインの実行段階に到達したとき、ターゲットアドレスにおける後の命令は正しくフェッチされ、命令パイプライン内に既に存在していることになるためである。しかしながら、予測されたターゲットアドレスと実際のターゲットアドレスが一致しない場合、正確な割り込みを引き起こす命令パイプラインで誤予測された分岐ハザードが生じる。結果として、誤予測回復プロセスが実行され、それにより、命令パイプライン内の条件付き分岐命令より若い命令はフラッシュされ、命令パイプラインフェッチユニットは、ターゲットアドレスから開始する新しい命令をフェッチするためにリダイレクトされ、遅延と性能の低下を結果としてもたらす。
【0005】
誤予測回復が、不正確に予測されたフローパスにおける条件付き分岐命令より若い命令をフラッシュし、次いで、正しいフローパスにおける命令をフェッチし、命令を処理することを含むとしても、不正確なフローパスにおけるより若い命令の処理は、依然として、キャッシュミスの結果としてデータをキャッシュメモリに至らせる可能性がある。これは、漏洩という形でセキュリティ問題を引き起こす可能性がある。例えば、プロセッサ内で実行する悪意のある攻撃者プロセスは、メモリから大量のデータをロードして、このデータに共有キャッシュメモリをフィルしてキャッシュメモリに準備する（prime）ことをさせるコードを含むことができる。攻撃者プロセスは、分岐予測回路に準備して、後に実行されるビクティム（victim）プロセスにおける条件付き分岐命令の不正確な投機的予測を、後に行われるように強制することもできる。ビクティムプロセス内の条件付き分岐命令に従う、不正確な投機されたフローパス内のロード命令は、これらのロード命令が後に、条件付き分岐命令が実行されてその条件が解決されるときにフラッシュされるとしても、プロセッサにキャッシュメモリへデータをロードさせる。これは、攻撃者プロセスにより準備されたキャッシュメモリ内のデータの一部を、ビクティムプロセスにおける不正確なフローパス内のロード命令によりキャッシュメモリから追い出させる。攻撃者プロセスが、ビクティムプロセスが切り替えられた後に再び実行されると、攻撃者プロセスは、その準備されたデータのうちのいずれがキャッシュメモリから追い出されたかを判断することができる。この情報は、ビクティムプロセスによりアクセスされるデータアドレスに関する情報を提供する可能性がある。
【0006】
前述のセキュリティ問題は、投機的に処理されるロード命令の処理からロードされたデータを記憶するために、共有キャッシュメモリの外部に非共有の投機バッファを設けることにより対処することができる。投機的に処理されるロード命令を処理することからの、投機バッファへの投機的にロードされたデータは、投機的に処理されるロード命令に依存してコンシューマ（consumer）命令に依然として提供することができる。データを投機バッファに投機的にロードさせたロード命令が実行され、非投機的になると、投機的予測が正しかった場合、投機的要求は非投機的に再発行することができる。投機的予測が正しくなかった場合、データに対する投機的要求は再発行されず、したがって、投機的にロードされたデータがキャッシュメモリにインストールされることを防止する。このようにして、データは、不正確に投機されたロード命令を処理した結果としてキャッシュメモリにロードされない。しかしながら、データをプロセッサにロードするために、最大で２倍の数（２Ｘ）のデータ要求が発行されることになり、これは非効率的である。
【発明の概要】
【0007】
本明細書に開示される態様は、投機的（speculative）データ要求が非投機的（non-speculative）になるまで、投機的データ要求に応答したプロセッサベースのシステム内の非投機的キャッシュメモリにおけるキャッシュ状態更新を延期する（deferring）ことを含む。プロセッサベースのシステムは、メインメモリに記憶されたロードされたデータに基づいて動作を実行するためのコンピュータソフトウェア命令を実行する１つ以上のプロセッサコアを含み得るプロセッサを含む。プロセッサベースのシステムは、プロセッサとメインメモリとの間の階層に編成された１つ以上のプライベート及び／又は共有キャッシュメモリを含むキャッシュメモリシステムをさらに含む。各キャッシュメモリは、新しいデータ要求（すなわち、ロード／読み出し要求）を記憶するための空きを作るために、そのキャッシュエントリ内のどのデータがより上位レベルのキャッシュメモリ又はメインメモリに追い出される（evicted）かを管理するキャッシュ置換ポリシーを有する。条件付きフロー制御命令（例えば、条件付き分岐命令）の条件を投機的に予測した結果としてプロセッサにより投機的に処理されるロードベースの命令（「ロード命令」）は、キャッシュメモリシステムに対してデータ要求を行わせる。しかしながら、条件付きフロー制御命令の条件が、実行において誤予測されたと判定される場合、投機的に処理されたロードベースの命令は、フラッシュされ得る。しかしながら、もはや有効でない投機的なロードベースの命令の処理から結果として生じる、キャッシュメモリシステムに対する前のデータ要求は、キャッシュメモリシステムに対して行われた。そのようなデータ要求が、キャッシュメモリシステム内の他のキャッシュデータを追い出させることを許容されていた場合、これは、キャッシュ汚染を引き起こす可能性がある。これは、セキュリティ問題も引き起こす可能性がある。例えば、悪意のある攻撃者プロセスは、キャッシュメモリシステムにロードされた不正確な投機的データに基づいて、ビクティムプロセスによりアクセスされるデータに関する情報を学習し得る。悪意のある攻撃者プロセスは、その独自のデータを用いてキャッシュメモリシステムに準備し、ビクティムプロセスにおける条件付きフロー制御命令について誤予測を行うように制御予測回路に準備し、不正確な投機的データをキャッシュメモリシステムにロードさせる可能性がある。攻撃者アプリケーションは、キャッシュメモリシステム内の準備されたビクティムデータのうちのいずれが、キャッシュメモリシステムにロードされる不正確な投機的データで置換されたかに基づいて、ビクティムプロセスに関する情報を学習する可能性がある。
【0008】
この点に関し、本明細書に開示される例示的な態様において、キャッシュメモリにおける少なくとも１つのキャッシュ状態は、データ要求が非投機的になるまで、受信したデータ要求に応答してキャッシュメモリ内で更新されることを延期される。これは、キャッシュメモリが、誤予測が発生した場合に、発行されるべきでなかった誤予測から結果として生じるデータ要求に基づいて更新されないためであり、したがって、キャッシュメモリは、非投機的キャッシュメモリである。このようにして、キャッシュ汚染が低減され得る。別の例として、攻撃者プロセスは、キャッシュメモリ内の投機的に変更されたキャッシュ状態を結果としてもたらすデータ要求をビクティムプロセスにより発行させる制御予測回路における誤予測を準備することにより、プロセッサ内で実行しているビクティムプロセスによるデータアクセスに関する情報を取得することができない。非投機的であるとして解決されないデータ要求が、キャッシュメモリにおけるキャッシュ状態を変更できる場合、攻撃者アプリケーションは、キャッシュメモリにおける変更されたキャッシュ状態を理解することにより、ビクティムプロセスによるデータアクセスに関する理解を得る可能性がある。
【0009】
一例示的な態様において、キャッシュメモリにおけるキャッシュ状態更新の延期は、キャッシュメモリに対するキャッシュミスの結果としてより上位レベルのメモリから受信した、受信した投機的な要求されたデータを、キャッシュメモリのメインデータアレイ内のキャッシュエントリに最初に記憶しないことにより、提供される。代わりに、受信した投機的な要求されたデータは、まず、キャッシュメモリのメインデータアレイ内でない投機的バッファメモリに記憶される。例えば、投機的バッファメモリは、キャッシュメモリのメインデータアレイ内のキャッシュエントリが入ってくるデータを記憶するために利用可能になるまで、要求されたデータを記憶するためのステージングエリアとして機能するキャッシュメモリ内のフィルバッファ回路でもよい。投機的バッファメモリに記憶された投機的な要求されたデータは、データ要求が要求される結果をもたらしたロード命令が非投機的になった場合に、キャッシュメモリのメインデータアレイ内の利用可能なキャッシュエントリに記憶される。データ要求が非投機的になることに応答して、投機的バッファメモリに記憶された投機的な要求されたデータをキャッシュメモリ内のキャッシュエントリに記憶させるために、プロセッサによりキャッシュメモリシステムに対して新しいデータ要求が発行される必要はない。
【0010】
別の例示的な態様において、プロセッサからキャッシュメモリシステム内のキャッシュメモリに発行されたデータ要求がキャッシュメモリのメインデータアレイ内のキャッシュエントリに含まれるとき、キャッシュヒットが結果として生じる。投機的な要求されたデータが、キャッシュメモリ内のメインデータアレイのキャッシュエントリに既に含まれるため、キャッシュメモリ内のメインデータアレイ内のヒットキャッシュエントリ内の投機的な要求されたデータは、プロセッサ内の要求元に返される。しかしながら、投機的な要求されたデータを含むメインデータアレイ内のキャッシュエントリの置換キャッシュ状態の更新は、データに対するデータ要求を開始したロード命令が非投機的になるまで延期することができる。これは、例えば、誤予測の結果としてデータ要求がフラッシュされる場合に、キャッシュメモリのメインデータアレイの置換ポリシーが、データ要求の結果として投機的な要求されたデータを含むメインデータアレイのキャッシュエントリに対して変更された置換キャッシュ状態に基づいて実行されないためである。
【0011】
別の例示的な態様において、プロセッサからキャッシュメモリへ発行されたデータ要求がメインデータアレイに含まれないが、キャッシュメモリに関連づけられた投機的バッファメモリに含まれる場合、投機的バッファメモリ内の投機的な要求されたデータも、キャッシュヒットとしてプロセッサ内の要求元に返される。投機的な要求されたデータに対するキャッシュ状態の更新は、データ要求が非投機的になるまで、投機的な要求されたデータをキャッシュメモリのメインデータアレイ内のキャッシュエントリに書き込まないことにより延期される。また、一例として、上記で論じたように、投機的な要求されたデータに対する置換キャッシュ状態の更新は、同じデータに対する新しいデータ要求がキャッシュメモリのメインデータアレイにおけるキャッシュヒットを結果としてもたらすまで、自動的に延期される。
【0012】
この点に関し、一例示的な態様において、プロセッサベースのシステムにおける非投機的キャッシュメモリが提供される。非投機的キャッシュメモリは、プロセッサベースのシステムのメモリシステム内のメモリアドレスに関連づけられたデータのキャッシュデータを記憶するように各々構成された複数のキャッシュエントリを含むメインデータアレイを含む。非投機的キャッシュメモリは、メモリシステム内のメモリアドレスに関連づけられたキャッシュされたデータを記憶するように構成されたデータエントリを各々含む複数のバッファエントリを含む投機的バッファメモリをさらに含む。非投機的キャッシュメモリは、ターゲットアドレスと、プロセッサベースのシステム内のプロセッサにより処理されるターゲットアドレスを含むロード命令を識別する命令識別（ＩＤ）とを含む、要求元からのデータ要求を受信するように構成されたキャッシュコントローラをさらに含む。キャッシュコントローラはさらに、データ要求のターゲットアドレスに関連づけられたメインデータアレイ内のキャッシュエントリについて検索するように構成される。キャッシュコントローラはさらに、データ要求のターゲットアドレスに関連づけられたバッファエントリについて投機的バッファメモリを検索するように構成される。キャッシュコントローラはさらに、メインデータアレイ内のキャッシュデータがターゲットアドレスに関連づけられ、投機的バッファメモリ内のバッファエントリ内のキャッシュデータがターゲットアドレスに関連づけられていることに基づいて、データ要求に対するデータ応答を要求元に送信するように構成される。キャッシュコントローラはさらに、非投機的である命令の命令ＩＤを含むコミットインジケータ（commit indicator）を受信するように構成される。キャッシュコントローラはさらに、コミットインジケータ内の受信した命令ＩＤが、データ要求のロード命令が非投機的であると示すことに応答して、データ要求のターゲットアドレスに関連づけられたメインデータアレイ内のキャッシュエントリのキャッシュ状態を更新するように構成される。
【0013】
別の例示的な態様において、プロセッサベースのシステム内の非投機的キャッシュメモリにおけるキャッシュ状態を更新する方法が提供される。当該方法は、ターゲットアドレスと、プロセッサベースのシステム内のプロセッサにより処理されるターゲットアドレスを含むロード命令を識別する命令ＩＤとを含む、要求元からのデータ要求を受信するステップを含む。当該方法は、プロセッサベースのシステムのメモリシステム内のメモリアドレスに関連づけられたキャッシュデータを記憶するように各々構成された複数のキャッシュエントリの中の、データ要求のターゲットアドレスに関連づけられたキャッシュエントリについて、メインデータアレイを検索するステップをさらに含む。当該方法は、メモリシステム内のメモリアドレスに関連づけられたキャッシュデータを記憶するように各々構成された複数のバッファエントリの中の、データ要求のターゲットアドレスに関連づけられたバッファエントリについて、投機的バッファメモリを検索するステップをさらに含む。当該方法は、メインデータアレイ内のキャッシュエントリがターゲットアドレスに関連づけられ、投機的バッファメモリ内のバッファエントリ内のキャッシュデータがターゲットアドレスに関連づけられることに基づいて、データ要求に対するデータ応答を要求元に送信することをさらに含む。当該方法は、非投機的である命令の命令ＩＤを含むコミットインジケータを受信するステップをさらに含む。当該方法は、コミットインジケータ内の受信した命令ＩＤが、データ要求のロード命令が非投機的であることを示すことに応答して、データ要求のターゲットアドレスに関連づけられたメインデータアレイ内のキャッシュエントリのキャッシュ状態を更新するステップをさらに含む。
【0014】
当業者は、添付の図面と関連して好適な実施形態の以下の詳細な説明を読んだ後、本開示の範囲を理解し、そのさらなる態様を実現するであろう。
【図面の簡単な説明】
【0015】
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示のいくつかの態様を例示し、本説明と共に、本開示の原理を説明するのに役立つ。
【図1】キャッシュメモリシステム及びメインメモリを含むメモリシステムに対してメモリ要求（すなわち、データ読み出し要求及びデータ書き込み要求）を発行するように構成されたプロセッサを含む、一例示的なプロセッサベースのシステムの図であり、キャッシュメモリシステム内の少なくとも１つのキャッシュメモリは、データ要求が非投機的になるまで、プロセッサからのデータ要求を受信した応答においてキャッシュ状態を更新することを延期するように構成される。
【図2】図１のプロセッサに含めることができ、実行のためのコンピュータ命令を処理するための１つ以上の命令パイプラインを含む、一例示的な命令処理回路の図であり、命令処理回路は、命令処理回路によりフェッチ及び処理される条件付きフロー制御命令の状態を投機的に予測するように構成された制御フロー予測回路を含む。
【図4】図３のキャッシュメモリにおけるキャッシュコントローラが、投機的である受信したデータ要求に対するデータのキャッシュ状態を更新することを延期し、データ要求が非投機的になることに応答して、データ要求に関連づけられたデータに対するメインデータアレイにおける延期されたキャッシュ状態を更新する、一例示的なプロセスを示すフローチャートである。
【図5A】図１のプロセッサが、キャッシュメモリシステムへのデータ要求を発行してキャッシュメモリのメインデータアレイにおけるキャッシュヒットを結果としてもたらし、キャッシュメモリのキャッシュコントローラが、データ要求を生成したプロセッサにより処理されるロード命令に関連づけられた投機的アクセスレコード（ＳＡＲ）回路内のエントリを割り当てて、投機的な要求されたデータを記憶するメインデータアレイ内のキャッシュエントリに対するキャッシュ状態更新延期を記録することを示す。
【図5B】図３のキャッシュメモリが、プロセッサにより処理されるロード命令が非投機的になったことを示すプロセッサからの非投機的インジケータを受信し、キャッシュメモリのキャッシュコントローラが、非投機的になったロード命令に関連づけられた記録されたキャッシュ状態更新延期にアクセスし、それにより、投機的な要求されたデータを記憶するメインデータアレイ内のキャッシュエントリのキャッシュ状態が更新されることを示す。
【図6A】図１のプロセッサが、キャッシュメモリシステムへのデータ要求を発行してキャッシュメモリのメインデータアレイにおけるキャッシュミスを結果としてもたらし、投機的アクセスレコード（ＳＡＲ）回路内に割り当てられたエントリが、データ要求に関連づけられた命令に関連づけられたインデックスを、データ要求に対するキャッシュデータを記憶するために割り当てられた投機的バッファメモリ内のバッファエントリに記憶して、データ要求に対するキャッシュ状態更新延期を記録することを示す。
【図6B】図３のキャッシュメモリが、プロセッサにより処理されるロード命令が非投機的になったことを示すプロセッサからの非投機的インジケータを受信し、応答して、キャッシュメモリ内のキャッシュコントローラが、データ要求に関連づけられた命令に関連づけられたＳＡＲ回路内のエントリによりインデキシングされた投機的バッファメモリ内のロード命令に関連づけられた記録されたキャッシュ状態更新延期にアクセスして、要求されたデータを記憶するメインデータアレイ内のキャッシュエントリのキャッシュ状態を更新することを示す。
【図7A】図７Ａ～図７Ｄは、図１のプロセッサが、キャッシュメモリシステムへのデータ要求を発行してキャッシュメモリのメインデータアレイにおけるキャッシュヒット及びキャッシュミスを結果としてもたらすこと、及び、仮想フィルバッファ回路をインデキシングするように構成されたＳＡＲ回路の使用により、データ要求に関連づけられたメインデータアレイ内のキャッシュデータに対するキャッシュ状態の更新を延期する例示的な処理、及び、仮想フィルバッファ回路が、データ要求が非投機的になるとデータ要求に関連づけられたキャッシュ状態を更新する際に使用されるべき延期されたキャッシュ状態更新を記録するために、投機的バッファメモリをインデキシングするように構成されることの一例を示す。
【図7B】図７Ａ～図７Ｄは、図１のプロセッサが、キャッシュメモリシステムへのデータ要求を発行してキャッシュメモリのメインデータアレイにおけるキャッシュヒット及びキャッシュミスを結果としてもたらすこと、及び、仮想フィルバッファ回路をインデキシングするように構成されたＳＡＲ回路の使用により、データ要求に関連づけられたメインデータアレイ内のキャッシュデータに対するキャッシュ状態の更新を延期する例示的な処理、及び、仮想フィルバッファ回路が、データ要求が非投機的になるとデータ要求に関連づけられたキャッシュ状態を更新する際に使用されるべき延期されたキャッシュ状態更新を記録するために、投機的バッファメモリをインデキシングするように構成されることの一例を示す。
【図7C】図７Ａ～図７Ｄは、図１のプロセッサが、キャッシュメモリシステムへのデータ要求を発行してキャッシュメモリのメインデータアレイにおけるキャッシュヒット及びキャッシュミスを結果としてもたらすこと、及び、仮想フィルバッファ回路をインデキシングするように構成されたＳＡＲ回路の使用により、データ要求に関連づけられたメインデータアレイ内のキャッシュデータに対するキャッシュ状態の更新を延期する例示的な処理、及び、仮想フィルバッファ回路が、データ要求が非投機的になるとデータ要求に関連づけられたキャッシュ状態を更新する際に使用されるべき延期されたキャッシュ状態更新を記録するために、投機的バッファメモリをインデキシングするように構成されることの一例を示す。
【図7D】図７Ａ～図７Ｄは、図１のプロセッサが、キャッシュメモリシステムへのデータ要求を発行してキャッシュメモリのメインデータアレイにおけるキャッシュヒット及びキャッシュミスを結果としてもたらすこと、及び、仮想フィルバッファ回路をインデキシングするように構成されたＳＡＲ回路の使用により、データ要求に関連づけられたメインデータアレイ内のキャッシュデータに対するキャッシュ状態の更新を延期する例示的な処理、及び、仮想フィルバッファ回路が、データ要求が非投機的になるとデータ要求に関連づけられたキャッシュ状態を更新する際に使用されるべき延期されたキャッシュ状態更新を記録するために、投機的バッファメモリをインデキシングするように構成されることの一例を示す。
【発明を実施するための形態】
【0016】
本明細書に開示される態様は、投機的データ要求が非投機的になるまで、投機的データ要求に応答したプロセッサベースのシステム内の非投機的キャッシュメモリにおけるキャッシュ状態更新を延期することを含む。プロセッサベースのシステムは、メインメモリに記憶されたロードされたデータに基づいて動作を実行するためのコンピュータソフトウェア命令を実行する１つ以上のプロセッサコアを含み得るプロセッサを含む。プロセッサベースのシステムは、プロセッサとメインメモリとの間の階層に編成された１つ以上のプライベート及び／又は共有キャッシュメモリを含むキャッシュメモリシステムをさらに含む。各キャッシュメモリは、新しいデータ要求（すなわち、ロード／読み出し要求）を記憶するための空きを作るために、そのキャッシュエントリ内のどのデータがより上位レベルのキャッシュメモリ又はメインメモリに追い出されるかを管理するキャッシュ置換ポリシーを有する。条件付きフロー制御命令（例えば、条件付き分岐命令）の条件を投機的に予測した結果としてプロセッサにより投機的に処理されるロードベースの命令（「ロード命令」）は、キャッシュメモリシステムに対してデータ要求を行わせる。本明細書に開示される例示的な態様において、キャッシュメモリにおける少なくとも１つのキャッシュ状態は、データ要求が非投機的になるまで、受信したデータ要求に応答してキャッシュメモリ内で更新されることを延期される。これは、キャッシュメモリが、誤予測が発生した場合に、発行されるべきでなかった誤予測から結果として生じるデータ要求に基づいて更新されないためであり、したがって、キャッシュメモリは、非投機的キャッシュメモリである。
【0017】
このようにして、キャッシュ汚染が低減され得る。別の例として、攻撃者プロセスは、キャッシュメモリ内の投機的に変更されたキャッシュ状態を結果としてもたらすデータ要求をビクティムプロセスにより発行させる制御予測回路における誤予測を準備することにより、プロセッサ内で実行しているビクティムプロセスによるデータアクセスに関する情報を取得することができない。非投機的であるとして解決されないデータ要求が、キャッシュメモリにおけるキャッシュ状態を変更できる場合、攻撃者アプリケーションは、キャッシュメモリにおける変更されたキャッシュ状態を理解することにより、ビクティムプロセスによるデータアクセスに関する理解を得る可能性がある。
【0018】
図１は、キャッシュメモリシステム１０６及びメインメモリ１０８を含むメモリシステム１０４に対してメモリ要求（すなわち、データ読み出し要求及びデータ書き込み要求）を発行するように構成された中央処理装置（ＣＰＵ）又はプロセッサ１０２を含む、一例示的なプロセッサベースのシステム１００の図である。例えば、メインメモリ１０８は、別個のＤＲＡＭチップに設けられたダイナミックランダムアクセスメモリ（ＤＲＡＭ）でもよい。プロセッサ１０２は、１つ以上のそれぞれのＣＰＵコア１１０（１）～１１０（Ｎ）を含み、「Ｎ」は、プロセッサ１０２に含まれるＣＰＵコアの数を表す正の整数である。プロセッサ１０２は、集積回路（ＩＣ）チップ１１２にパッケージすることができる。キャッシュメモリシステム１０６は、ＣＰＵコア１１０（１）～１１０（Ｎ）とメインメモリ１０８との間に論理的に位置するプロセッサベースのシステム１００内の異なる階層に存在し得る１つ以上のキャッシュメモリ１１４（１）～１１４（Ｘ）を含み、「Ｘ」は、プロセッサ１０２に含まれるＣＰＵコアの数を表す正の整数である。キャッシュメモリは、メインメモリ１０８に含まれるデータのサブセットを記憶又はキャッシュして、データ要求を満たすためにメインメモリ１０８内のデータへのより高速なアクセスをＣＰＵコア１１０（１）～１１０（Ｎ）に提供する。メモリコントローラ１１６は、メインメモリ１０８へのアクセスを制御する。
【0019】
例えば、要求デバイスとしてのＣＰＵコア１１０（１）～１１０（Ｎ）は、ロード命令を処理することに応答してデータを読み出すためのデータ要求１１８を発行することができる。データ要求１１８は、メモリから読み出されるデータのターゲットアドレスを含む。データ要求１１８は、ＣＰＵコア１１０（１）～１１０（Ｎ）にデータ要求１１８を発行させた命令を識別する命令識別（ＩＤ）をさらに含んでもよい。ＣＰＵコア１１０（１）を一例として用いると、要求されたデータが、レベル１（Ｌ１）キャッシュメモリと見なされ得るプライベートキャッシュメモリ１１４（１）内にない場合（すなわち、キャッシュメモリ１１４（１）に対するキャッシュミス）、プライベートキャッシュメモリ１１４（１）は、データ要求１１８を、この例では相互接続バス１１７を通じて、レベル（３）キャッシュメモリであり得る全てのＣＰＵコア１１０（１）～１１０（Ｎ）に共有される共有キャッシュメモリ１１４（Ｘ）に送信する。ＣＰＵコア１１０（１）～１１０（Ｎ）のサブセットとのみ共有されるプロセッサ１０２との他の共有キャッシュメモリ１１４（２）、１１４（３）も、レベル２（２）キャッシュメモリとみなされ得る。要求されたデータは最終的に、キャッシュメモリ１１４（１）～１１４（Ｘ）において、又はキャッシュメモリ１１４（１）～１１４（Ｘ）のいずれにも含まれない場合にはメインメモリ１０８においてのいずれかで取得される。キャッシュミスに起因して、より上位レベルのキャッシュメモリ１１４（１）～１１４（Ｘ）又はメインメモリ１０８からキャッシュメモリ１１４（１）～１１４（Ｘ）により受信されたデータは、受信キャッシュメモリ１１４（１）～１１４（Ｎ）に、新しいキャッシュデータのための空きを作るためにキャッシュデータをより上位レベルのメモリへ追い出させる。各キャッシュメモリ１１４（１）～１１４（Ｘ）は、キャッシュミスを結果としてもたらしたデータ要求１１８に対する新しいキャッシュデータを記憶するための空きを作るために、そのキャッシュデータのうちのいずれがより上位レベルのキャッシュメモリ１１４（１）～１１４（Ｘ）又はメインメモリ１０８に追い出されるかを管理するキャッシュ置換ポリシーを有する。
【0020】
図２は、図１のプロセッサ１０２のＣＰＵコア１１０（１）～１１０（Ｎ）のいずれかとすることができるＣＰＵコア１１０に設けられた命令処理回路２００を示す。命令処理回路２００は、例として、命令キャッシュメモリ２０６又は命令メモリ２０８に記憶された一連の命令２０２から実行のために命令フェッチ回路２０４によりフェッチされた、フェッチされたコンピュータ命令２０２Ｆを処理するための１つ以上の命令パイプラインＩ０～ＩＮを含む。命令キャッシュメモリ２０６は、図１のプロセッサベースのシステム１００内のキャッシュメモリ１０６内のキャッシュメモリ１１４（１）～１１４（Ｘ）の一部として設けられてもよい。命令メモリ２０８は、図１のプロセッサベースのシステム１００内のメインメモリ１０８内に、又はメインメモリ１０８の一部として設けられてもよい。命令フェッチ回路２０４は、フェッチされた命令２０２Ｆが実行回路２１２に到達して実行される前に、フェッチされた命令２０２Ｆを前処理されるように命令処理回路２００内の命令ストリーム２１０として１つ以上の命令パイプラインＩ０～ＩＮに提供するように構成される。命令パイプラインＩ０～ＩＮは、実行回路２１２によるフェッチされた命令２０２Ｆの実行の前に、スループットを増加させるために同時に実行することができる一連のステップでフェッチされた命令２０２Ｆを前処理及び処理するために、命令処理回路２００の異なる処理回路又は段階にわたって提供される。
【0021】
引き続き図２を参照し、命令処理回路２００は、命令フェッチ回路２０４によりフェッチされたフェッチされた命令２０２Ｆをデコードされた命令２０２Ｄにデコードして必要とされる命令タイプ及び動作を決定するように構成された命令デコード回路２１４を含む。デコードされた命令２０２Ｄは、命令パイプラインＩ０～ＩＮのうちの１つ以上に配置され、次に、命令処理回路２００内のリネーム回路２１６に提供されて、デコードされた命令２０２Ｄ内のいずれかのレジスタ名が、並列又はアウトオブオーダ処理を妨げることになるレジスタ依存性を解消するためにリネームされる必要があるかどうかが決定される。リネーム回路２１６は、レジスタマップテーブル（ＲＭＴ）２１８を呼び出して、論理ソースレジスタオペランドをリネームし、かつ／あるいはデコードされた命令２０２Ｄの宛先レジスタオペランドを物理レジスタファイル（ＰＲＦ）２２２内の利用可能な物理レジスタ２２０（１）～２２０（Ｘ）（Ｐ０、Ｐ１、．．．．、ＰＸ）に書き込むように構成される。ＲＭＴ２１８は、それぞれの論理レジスタＲ０～ＲＰに各々マッピングされた（すなわち、関連づけられた）複数のマッピングエントリを含む。マッピングエントリは、物理レジスタファイル（ＰＲＦ）２２２内の物理レジスタ２２０（１）～２２０（Ｘ）を指すために、アドレスポインタの形式の情報を記憶するように構成される。ＰＲＦ２２２内の各物理レジスタ２２０（１）～２２０（Ｘ）は、デコードされた命令２０２Ｄのソース及び／又は宛先レジスタオペランドのためのデータを記憶するように構成されたデータエントリを含む。
【0022】
命令処理回路２００は、実行回路２１２内の実行された命令２０２Ｅから生成された値を取り出すために、デコードされた命令２０２ＤのソースレジスタオペランドのＲＭＴ２１８内の論理レジスタＲ０～ＲＰにマッピングされたマッピングエントリに基づいてＰＲＦ２２２内の物理レジスタ２２０（１）～２２０（Ｘ）にアクセスするように構成されたレジスタアクセス（ＲＡＣＣ）回路２２４をさらに含む。ＲＡＣＣ回路２２４はさらに、実行されるべきデコードされた命令２０２Ｄのソースレジスタオペランドとして、実行されたデコードされた命令２０２Ｅから取り出された生成値を提供するように構成される。さらに、命令処理回路２００において、スケジューラ回路２２６が命令パイプラインＩ０～ＩＮに設けられ、デコードされた命令２０２Ｄのための全てのソースレジスタオペランドが利用可能になるまで、デコードされた命令２０２Ｄを予約（reservation）エントリに記憶するように構成される。スケジューラ回路２２６は、実行レーンＬ０～ＬＫにおいて実行可能な状態であるデコードされた命令２０２Ｄを実行回路２１２に発行する。さらに、書き込み回路２２８が命令処理回路２００に設けられて、実行された命令２０２Ｅから生成された値をＰＲＦ２２２、キャッシュメモリシステム１０６、又はメインメモリ１０８などのメモリに書き戻し、あるいはコミットする。
【0023】
引き続き図２を参照し、命令処理回路２００は、フロー制御予測回路２３０をさらに含む。フロー制御予測回路２３０は、実行のために命令パイプラインＩ０～ＩＮに、命令ストリーム２１０の命令制御フローパス内の取られたパスがフェッチされるか、又は取られていないパスがフェッチされるかを制御する、条件付き分岐命令などのフェッチされる条件付きフロー制御命令２０２Ｆの条件の結果を投機的に予測するように構成される。このように、命令処理回路２００が投機的にフェッチされた命令２０２Ｆを処理し続けることができる前に、フェッチされた条件付きフロー制御命令２０２Ｆの状態は、実行回路２１２による実行において解決される必要はない。フロー制御予測回路２３０により行われる予測は、フェッチすべき次の命令２０２を決定するために命令フェッチ回路２０４により使用されるように、予測情報２３２として命令フェッチ回路２０４に対して提供することができる。
【0024】
しかしながら、条件付きフロー制御命令２０２Ｆが実行回路２１２で実行されるとき、条件付きフロー制御命令２０２Ｆの条件が誤予測されたと判断される場合、条件付きフロー制御命令２０２Ｆの後にフェッチされ、命令処理回路２０２で処理された投機的なフェッチされた命令２０２Ｆは、これらの命令が処理されるべきではなかったため、フラッシュされる。命令処理回路２０２は、条件付きフロー制御命令２０２Ｆが処理されたときの前に存在した状態に戻される。誤予測に応答してフラッシュされる投機的なフェッチされた命令２０２Ｆは、図１のプロセッサベースのシステム１００内のキャッシュメモリシステム１０６に対して投機的データ要求１１８を発行したロードベースの命令（「ロード命令」）を含んでいた可能性がある。このような投機的データ要求１１８がキャッシュミスを結果としてもたらした場合、任意のこのような投機的データ要求１１８に対するデータ応答のための空きを作るために、キャッシュメモリシステム１０６からデータが追い出される。これは、キャッシュ汚染を引き起こす可能性がある。これは、セキュリティ問題も引き起こす可能性がある。例えば、プロセッサ１０２内で実行されている悪意のある攻撃者プロセスは、キャッシュメモリシステム１０６にロードされた不正確な投機的データに基づいて、プロセッサ１０２内で実行されているビクティムプロセスによりアクセスされるデータに関する情報を学習し得る。悪意のある攻撃者プロセスは、その独自のデータを用いてキャッシュメモリシステム１０６に準備し、ビクティムプロセスにおける条件付きフロー制御命令２０２Ｆについて誤予測を行うようにフロー制御予測回路に準備し、不正確な投機的データをキャッシュメモリシステム１０６にロードさせる可能性がある。攻撃者アプリケーションは、キャッシュメモリシステム１０６内の準備されたビクティムデータのうちのいずれが、キャッシュメモリシステム１０６にロードされる不正確な投機的データで置換されたかに基づいて、ビクティムプロセスに関する情報を学習する可能性がある。
【0025】
これに関して、図１のプロセッサベースのシステム１００内のキャッシュメモリシステム１０６内のキャッシュメモリ１１４（１）～１１４（Ｘ）のうちの１つ以上は、非投機的キャッシュメモリであるように構成することができる。非投機的キャッシュメモリは、データ要求が非投機的になるまで、受信したデータ要求１１８に対するキャッシュエントリのキャッシュ状態の更新を更新されることを延期するように構成される。例えば、図３は、非投機的キャッシュメモリ１１４として構成された図１のプロセッサベースのシステム１００内のキャッシュメモリ１１４の一例を示す。図３に示すように、非投機的キャッシュメモリ１１４は、非投機的キャッシュメモリ１１４に記憶されたキャッシュデータへのアクセスのためのデータ要求１１８を処理し、キャッシュデータのデータ応答３０２を要求元に提供することを含む、非投機的キャッシュメモリ１１４の動作を制御するように構成された回路であるキャッシュコントローラ３００と、受信したデータ要求１１８に対するキャッシュミスに応答してより上位レベルのメモリからキャッシュデータを取得するためのフィル（fill）要求３０４と、フィル要求３０４に応答してより上位レベルのメモリから受信したキャッシュデータを有するフィル応答３０６を含む。
【0026】
非投機的キャッシュメモリ１１４は、図１のメモリシステム１０４に記憶されたキャッシュデータ３１４（０）～３１４（Ｍ）をそれぞれのタグ３１２（０）～３１２（Ｍ）に関連づけられたメモリアドレスに記憶するように各々構成された複数のキャッシュエントリ３１０（０）～３１０（Ｍ）を含むメインデータアレイ３０８をさらに含む。非投機的キャッシュメモリ１１４は、それぞれのキャッシュエントリ３１０（０）～３１０（Ｍ）に対応する複数のタグ３１２（０）～３１２（Ｍ）を記憶するように構成されるタグアレイ３１１をさらに含む。メインデータアレイ３０８は、非投機的データ要求１１８に対する新しいデータがメインデータアレイ３０８に記憶される必要があるとき、どのキャッシュエントリ３１０（０）～３１０（Ｍ）を追い出すべきかを決定するためにキャッシュコントローラ３００により使用される関連づけられたキャッシュエントリ３１０（０）～３１０（Ｍ）の置換状態を示すために、各それぞれのキャッシュエントリ３１０（０）～３１０（Ｍ）にキャッシュ置換状態３１５（０）～３１５（Ｍ）をさらに含んでもよい。メインデータアレイ３０８は、キャッシュデータ３１４（０）～３１４（Ｍ）が有効であるかを示すために、各それぞれのキャッシュエントリ３１０（０）～３１０（Ｍ）に有効インジケータ３１６（０）～３１６（Ｍ）をさらに含んでもよい。この例における非投機的キャッシュメモリ１１４は、メモリシステム１０４に記憶されたキャッシュデータ３２４（０）～３２４（Ｂ）をそれぞれのバッファタグ３２２（０）～３２２（Ｂ）に関連づけられたメモリアドレスに記憶するように各々構成された複数のバッファエントリ３２０（０）～３２０（Ｂ）を含む投機的バッファメモリ３１８をさらに含む。非投機的キャッシュメモリ１１４は、それぞれのバッファエントリ３２０（０）～３２０（Ｂ）に関連づけられたバッファタグ３２２（０）～３２２（Ｂ）を記憶するように構成されるタグアレイ３２３をさらに含む。例えば、投機的バッファメモリ３１８は、メインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）が入ってくるデータを記憶するために利用可能になるまで、非投機的キャッシュメモリ１１４に記憶されるべき、発行されたフィル要求３０４に応答したフィル応答３０６における入ってくるデータのためのステージングエリアとして機能する、非投機的キャッシュメモリ１１４のためのフィルバッファでもよい。
【0027】
引き続き図３を参照し、投機的バッファメモリ３１８は、データ要求１１８が非投機的になるか、及びデータ要求１１８が非投機的になるときを追跡するために、非投機的キャッシュメモリ１１４に対するデータ要求１１８を発行したロード命令の命令ＩＤを記憶するために、各それぞれのバッファエントリ３２０（０）～３２０（Ｂ）に命令識別子（ＩＤ）３２６（０）～３２６（Ｂ）をさらに含む。キャッシュコントローラ３００は、データ要求１１８を発行させた命令がプロセッサ１０２において非投機的になった後、データ要求１１８に関連づけられたメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）におけるデータ要求１１８に関連づけられたキャッシュ状態を更新するように構成される。以下により詳細に論じるように、キャッシュコントローラ３００は、受信したデータ要求１１８に応答して投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）を割り当てるように構成される。キャッシュコントローラ３００は、投機的として受信したデータ要求１１８について、各バッファエントリ３２０（０）～３２０（Ｂ）において投機的状態でそれぞれの投機的インジケータ（ＮＳ）３３０（０）～３３０（Ｂ）を最初更新するように構成される。投機的バッファメモリ３１８内の各バッファエントリ３２０（０）～３２０（Ｂ）は、関連づけられたバッファエントリ３２０（０）～３２０（Ｂ）のデータがメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に記憶されているかを示すインキャッシュ（in-cache）インジケータ３３２（０）～３３２（Ｂ）と、バッファエントリ３２０（０）～３２０（Ｂ）が有効であるかを示す有効インジケータ３３４（０）～３３４（Ｂ）をさらに含む。非投機的キャッシュメモリ１１４は、非投機的である命令の命令ＩＤを含むプロセッサ１０２により発行されたコミットインジケータ３２８を受信するように構成される。キャッシュコントローラ３００は、コミットインジケータ３２８内の受信した命令ＩＤを使用して、投機的バッファメモリ３１８内の命令ＩＤ３２６（０）～３２６（Ｂ）を検索して、各バッファエントリ３２０（０）～３２０（Ｂ）内のそれぞれの非投機的インジケータ（ＮＳ）３３０（０）～３３０（Ｂ）を更新することができる。次いで、キャッシュコントローラ３００は、データ要求１１８に対する非投機的インジケータ（ＮＳ）３３０（０）～３３０（Ｂ）が非投機的になることに応答して、メインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）内のデータ要求１１８に関連づけられたデータに対するキャッシュ状態を更新することができる。
【0028】
例えば、図２のプロセッサ１０２内の制御フロー予測に基づいて投機的に処理されるロード命令２０２Ｄが、プロセッサ１０２に、図３の非投機的キャッシュメモリ１１４に対するデータのデータ要求１１８を発行させる場合、キャッシュコントローラ３００は、データ要求１１８のターゲットアドレスに関連づけられたキャッシュエントリ３１０（０）～３１０（Ｍ）内のタグ３１２（０）～３１２（Ｍ）についてタグアレイ３１１を検索して、データ要求１１８に対するデータが存在するかを決定するように構成される。キャッシュコントローラ３００はさらに、データ要求１１８のターゲットアドレスに関連づけられたバッファエントリ３２０（０）～３２０（Ｂ）に対応するタグアレイ３２３内のバッファタグ３２２（０）～３２２（Ｂ）について投機的バッファメモリ３１８を検索して、データ要求１１８に対するデータが投機的バッファメモリ３１８内に存在するかを決定するように構成される。データ要求１１８に対するデータがメインデータアレイ３０８又は投機的バッファメモリ３１８のいずれにも存在しない場合に、キャッシュミスが発生した場合、キャッシュコントローラ３００は、より上位レベルのメモリからのデータのためのフィル要求３０４を発行し、要求したデータをフィル応答３０６として受信する。キャッシュコントローラ３００は、データ要求１１８に対するフィル応答３０６において受信したデータをメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に最初記憶しないことにより、データ要求１１８に対するキャッシュ状態の更新を延期するように構成され得る。代わりに、データ要求１１８に対して受信したデータは、メインデータアレイ３０８を投機的データで汚染しないように、投機的バッファメモリ３１８内の割り当てられたバッファエントリ３２０（０）～３２０（Ｂ）にキャッシュデータ３２４（０）～３２４（Ｂ）として最初記憶され得る。データ要求１１８が、投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）内の命令ＩＤ３２６（０）～３２６（Ｂ）に一致するコミットインジケータ３２８内の命令ＩＤにより示されるとおり、非投機的になると、キャッシュコントローラ３００は、データ要求１１８に対するデータをメインデータアレイ３０８内の割り当てられたキャッシュエントリ３１０（０）～３１０（Ｍ）に記憶させることができる。
【0029】
別の例において、データ要求１１８のターゲットアドレスが、非投機的キャッシュメモリ１１４内のタグアレイ３１１内の一致するタグ３１２（０）～３１２（Ｍ）に対応するとき、キャッシュヒットが結果として生じる。これは、データ要求１１８に対するデータが、一致したタグ３１２（０）～３１２（Ｍ）に対応するメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に既に含まれていることを意味する。それぞれのキャッシュエントリ３１０（０）～３１０（Ｍ）に記憶されたデータ要求１１８に対するキャッシュデータ３１４（０）～３１４（Ｍ）は、データ応答３０２としてプロセッサ１０２内の要求元に返される。しかしながら、データ要求１１８に対するキャッシュデータ３１４（０）～３１４（Ｍ）を有するキャッシュエントリ３１０（０）～３１０（Ｍ）のキャッシュ置換状態３１５（０）～３１５（Ｍ）の更新は、データ要求１１８が非投機的になるまで延期され得る。これは、例えば、非投機的キャッシュメモリ１１４の置換ポリシーが、キャッシュ状態の更新を無効にする誤予測に起因してプロセッサ１０２内でフラッシュされ得る投機的データ要求１１８により変更されたメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に対する置換キャッシュ状態に基づいて実行されないためである。
【0030】
別の例において、プロセッサ１０２から非投機的キャッシュメモリ１１４に発行されたデータ要求１１８がメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に含まれないが、投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）に含まれる場合、データ要求１１８に対する対応するキャッシュデータ３２４（０）～３２４（Ｂ）が、データ応答３０２としてプロセッサ１０２内の要求元に返される。しかしながら、キャッシュコントローラ３００は、メインデータアレイ３０８を投機的データで汚染しないように、データ要求１１８に対する投機的バッファメモリ３１８内のデータをメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に記憶しないことにより、データ要求１１８に対するキャッシュ状態の更新を延期するように構成され得る。データ要求１１８が、投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）内の命令ＩＤ３２６（０）～３２６（Ｂ）に一致するコミットインジケータ３２８内の命令ＩＤにより示されるとおり、非投機的になると、キャッシュコントローラ３００は、データ要求１１８に対するデータをメインデータアレイ３０８内の割り当てられたキャッシュエントリ３１０（０）～３１０（Ｍ）に記憶させることができる。したがって、別の例として、新しい後続のデータ要求１１８に対してこのような割り当てられたキャッシュエントリ３１０（０）～３１０（Ｍ）上で後のキャッシュヒットが発生した場合、データ要求１１８に対するキャッシュデータ３１４（０）～３１４（Ｍ）を有するメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）のキャッシュ置換状態３１５（０）～３１５（Ｍ）の更新は、メインデータアレイ３０８に対するキャッシュヒットについて上記で論じたように、データ要求１１８が非投機的になるまで延期される。
【0031】
図４は、投機的である受信したデータ要求１１８に対するデータのキャッシュ状態を更新することを延期する、図３の非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００の例示的なプロセス４００を示すフローチャートである。図４のプロセス４００は、データ要求１１８が非投機的になることに応答して、データ要求１１８に関連づけられたデータに対するメインデータアレイ３０８内の延期されたキャッシュ状態を更新することをさらに含む。図４のプロセス４００は、図３の非投機的キャッシュメモリ１１４並びに図１及び図２のプロセッサ１０２と関連して論じられる。この点に関して、非投機的キャッシュメモリ１１４は、ターゲットアドレスと、プロセッサ１０２により処理されるターゲットアドレスを含むロード命令を識別する命令識別（ＩＤ）とを含む、要求元からのデータ要求１１８を受信する（図４のブロック４０２）。キャッシュコントローラ３００は、データ要求１１８のターゲットアドレスに関連づけられたタグ３１２（０）～３１２（Ｍ）についてタグアレイ３１１を検索する（図４のブロック４０４）。キャッシュコントローラ３００は、さらに、データ要求１１８のターゲットアドレスに関連づけられたバッファタグ３２２（０）～３２２（Ｂ）について投機的バッファメモリ３１８を検索する（図４のブロック４０６）。キャッシュコントローラ３００は、メインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）内のタグ３１２（０）～３１２（Ｍ）がターゲットアドレスに関連づけられ、投機的バッファメモリ３１８内のタグアレイ３２３内のバッファタグ３２２（０）～３２２（Ｂ）がデータ要求１１８のターゲットアドレスに関連づけられていることに基づいて、データ要求１１８に対するデータ応答３０２をプロセッサ１０２内の要求元に送信する（図４のブロック４０８）。キャッシュコントローラ３００は、非投機的である命令の命令ＩＤを含むコミットインジケータ３２８を受信する（図４のブロック４１０）。コミットインジケータ３２８内の受信した命令ＩＤが、データ要求１１８のロード命令が非投機的であると示すことに応答して、キャッシュコントローラ３００は、データ要求１１８のターゲットアドレスに関連づけられたメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）のキャッシュ状態を更新する（図４のブロック４１２）。
【0032】
以下により詳細に論じるように、非投機的キャッシュメモリ１１４は、非投機的であることがまだわからないデータ要求１１８に関連づけられたデータがメインデータアレイ３０８又は投機的バッファメモリ３１８に含まれているかどうかを追跡するために、投機的アクセスレコード（speculative access record、ＳＡＲ）回路３３６をさらに含んでもよい。上記で論じたように、受信したデータ要求１１８に対するデータは、既にメインデータアレイ３０８に含まれ、キャッシュヒットを結果としてもたらす可能性があり、投機的バッファメモリ３１８に既に含まれ、同様にキャッシュヒットを結果としてもたらす可能性があり、あるいはいずれにも含まれず、キャッシュミスを結果としてもたらす可能性がある。キャッシュミスの場合、データ要求１１８のデータを記憶するためのバッファエントリ３２０（０）～３２０（Ｂ）は、投機的バッファメモリ３１８に割り当てられる。したがって、データ要求１１８に対するデータは、メインデータアレイ３０８又は投機的バッファメモリ３１８のいずれかに記憶され得る。プロセッサ１０２によりコミットされた命令の命令ＩＤを示すコミットインジケータ３２８を受信することに応答して、キャッシュコントローラ３００は、命令ＩＤに一致する命令の結果として発行されたデータ要求１１８に関連づけられたデータがメインデータアレイ３０８又は投機的バッファメモリ３１８に記憶されているかを決定し、それによりキャッシュ状態を更新することができる方法を必要とする。コミットインジケータ３２８内の命令ＩＤにより識別されるコミットされた命令に関連づけられたデータがメインデータアレイ３０８に記憶されている場合、キャッシュコントローラ３００は、コミットされたデータ要求１１８に対するデータを記憶するメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）のキャッシュ状態を更新する必要がある。コミットインジケータ３２８内の命令ＩＤにより識別されるコミットされた命令に関連づけられたデータが投機的バッファメモリ３１８に記憶されている場合、キャッシュコントローラ３００は、投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）の非投機的インジケータ（ＮＳ）３３０（０）～３３０（Ｂ）を更新する必要がある。キャッシュコントローラ３００は、非投機的として命令ＩＤに関連づけられたバッファエントリ３２０（０）～３２０（Ｂ）の非投機的インジケータ（ＮＳ）３３０（０）～３３０（Ｂ）を更新し、それにより、コミットされたデータ要求１１８に関連づけられたデータは、非投機的データとしてメインデータアレイ３０８に書き込まれる。
【0033】
これに関して、図３に示すように、非投機的キャッシュメモリ１１４は、それぞれの命令ＩＤ３４０（０）～３４０（Ｓ）に関連づけられたＳＡＲエントリ３３８（０）～３３８（Ｓ）を記憶するように構成されるＳＡＲ回路３３６を含む。データ要求１１８が受信されると、キャッシュコントローラ３００は、データ要求１１８を発行した命令の命令ＩＤに関連づけられたＳＡＲ回路３３６内に割り当てられたＳＡＲエントリ３３８（０）～３３８（Ｓ）を割り当てる。受信したデータ要求１１８の命令ＩＤにより識別された命令に関連づけられたデータが、メインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に既に記憶されている場合、割り当てられたＳＡＲエントリ３３８（０）～３３８（Ｓ）に対するメインデータアレイ（ＭＤＡ）インデックス３４２（０）～３４２（Ｓ）が、データ要求１１８に対するデータを含むメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）へのインデックスで更新される。受信したデータ要求１１８の命令ＩＤにより識別された命令に関連づけられたデータがメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）に記憶されていないが、投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）に記憶されている場合、割り当てられたＳＡＲエントリ３３８（０）～３３８（Ｓ）に対する投機的バッファ（ＳＢ）インデックス３４４（０）～３４４（Ｓ）が、データ要求１１８に対するデータを含む投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）へのインデックスで更新される。受信したデータ要求１１８の命令ＩＤにより識別された命令に関連づけられたデータが、メインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）又は投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）に記憶されておらず、キャッシュミスを結果としてもたらす場合、割り当てられたＳＡＲエントリ３３８（０）～３３８（Ｓ）に対する投機的バッファ（ＳＢ）インデックス３４４（０）～３４４（Ｓ）が、フィル要求３０４に応答したより上位レベルのメモリからのフィル応答３０６から受信したデータ要求１１８に対するデータを含む投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）へのインデックスで更新される。上記で論じたように、ＳＡＲ回路３３６内のデータ要求１１８に対するＳＡＲエントリ３３８（０）～３３８（Ｓ）を割り当てることにより、キャッシュコントローラ３００は、メインデータアレイ３０８又は投機的バッファメモリ３１８内で非投機的になったデータ要求１１８に関連づけられたデータのキャッシュ状態を更新するかどうかを決定することができる。
【0034】
記録された投機的データ要求を追跡し、データ要求が非投機的になるまで非投機的キャッシュメモリ１１４におけるキャッシュ状態を更新することを延期できるようにするための、非投機的キャッシュメモリ１１４によるＳＡＲ回路３３６の使用の一例を示すために、図５Ａ及び図５Ｂが提供される。図５Ａは、図１のプロセッサ１０２が、非投機的キャッシュメモリ１１４により受信される命令ＩＤとターゲットアドレスとを含むデータ要求１１８を発行し、投機的キャッシュメモリ１１４のメインデータアレイ３０８におけるキャッシュヒットを結果としてもたらすことを示す。この例において、データ要求１１８を発行させた処理命令を識別するデータ要求１１８の命令ＩＤは、命令ＩＤ１である。非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００は、メインデータアレイ３０８及び投機的バッファメモリ３１８を検索して、データ要求１１８のターゲットアドレスに対応するデータについて検索するように構成される。この例において、データ要求１１８のターゲットアドレスに対応するデータはメインデータアレイ３０８に含まれ、キャッシュヒットが結果として生じる。メインデータアレイ３０８内のデータ要求１１８に対するデータは、データ応答３０２としてプロセッサ１０２内の要求元に返される。しかしながら、データ要求１１８を発行させた命令ＩＤ１により識別される命令は、前に論じたようにコミットインジケータ３２８が非投機的キャッシュメモリ１１４により受信され、そうでないと示すまで、投機的とみなされる。非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００は、図５Ａの図示では、命令ＩＤ１に関連づけられたＳＡＲ回路３３６内のＳＡＲエントリ３３８（１）を割り当てて、データ要求１１８に対するメインデータアレイ３０８内のキャッシュ状態更新の延期を記録するように構成される。図５Ａに示すように、命令ＩＤ１は、ＳＡＲエントリ３３８（１）の命令ＩＤ３４０（１）に記憶される。データ要求１１８が、非投機的キャッシュメモリ１１４内のメインデータアレイ３０８に対するキャッシュヒット結果としてもたらしたため、データ要求１１８に対するデータを含むメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）の「１２／４」のキャッシュセット／ウェイは、ＭＤＡインデックス３４２（１）に記憶される。この点に関し、キャッシュコントローラ３００は、後に、命令ＩＤ１が受信したコミットインジケータ３２８に従ってコミットされたものとして示されるときに、ＭＤＡインデックス３４２（１）に基づいてメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）の位置を特定してそのキャッシュ状態を更新させることができる。ＳＡＲエントリ３３８（１）のＳＢインデックス３４４（１）にはヌルが記憶され、なぜならば、データ要求１１８に対するデータはメインデータアレイ３０８にあり、投機的バッファメモリ３１８にはないためであることに留意する。この例において、ＳＡＲエントリ３３８（０）は、ＳＢインデックス３４４（０）に、投機的バッファメモリ３１８内のエントリ１に対応する、前のデータ要求１１８に対するデータの位置を記録していることに留意する。さらに、割り当てられたＳＡＲエントリ３３８（０）～３３８（Ｓ）は、キャッシュコントローラ３００により、遅延されたキャッシュ置換ポリシー更新に関連する情報を用いて、任意で拡張できることに留意する。例えば、ＳＡＲエントリ３３８（０）～３３８（Ｓ）は、最も長く使用されていない（least recently used、ＬＲＵ）のキャッシュ置換ポリシーにおいて最も最近使用された（most recently used、ＭＲＵ）エントリとしてマークされてもよい。
【0035】
図５Ｂは、図５Ａのプロセッサ１０２が、命令ＩＤ１をコミットされているとして識別するコミットインジケータ３２８を受信する一例を示す。応答して、キャッシュコントローラ３００は、ＳＡＲ回路３３６を検索して、ＳＡＲエントリ３３８が命令ＩＤ３４０（０）～３４０（Ｓ）に命令ＩＤ１を含み、命令ＩＤ１に関連づけられたデータ要求１１８のキャッシュ状態の更新が延期されたことを示すかを決定するように構成される。この例において、命令ＩＤ１は、図５Ａに示され、前述したように、受信したデータ要求１１８が命令ＩＤ１の処理により引き起こされたことに応答してＳＡＲエントリ３３８（１）に含まれる。キャッシュコントローラ３００は、命令ＩＤ１がＳＡＲエントリ３３８（１）に含まれると決定することに応答して、ＭＤＡインデックス３４２（１）によりインデキシングされた（indexed）メインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）内のキャッシュ置換状態３１５（０）～３１５（Ｍ）を更新するように構成される。これは、命令ＩＤに対してＭＤＡインデックス３４２（１）によりインデキシングされたメインデータアレイ３０８内のキャッシュエントリ３１０（０）～３１０（Ｍ）が、受信したコミットインジケータ３２８に従ってもはや投機的でないためである。キャッシュコントローラ３００は、命令ＩＤ１がコミットされたことを示すコミットインジケータ３２８を受信することに応答してＳＡＲエントリ３３８（１）を割り当て解除して、将来受信されるデータ要求１１８の遅延されたキャッシュ更新ステータスを記録するための空きを作ることができる。
【0036】
記録された投機的データ要求を追跡し、データ要求が非投機的になるまで非投機的キャッシュメモリ１１４におけるキャッシュ状態を更新することを延期できるようにするための、非投機的キャッシュメモリ１１４内のＳＡＲ回路３３６及び投機的バッファメモリ３１８の使用の一例を示すために、図６Ａ及び図６Ｂが提供される。図６Ａは、図１のプロセッサ１０２が、非投機的キャッシュメモリ１１４により受信される命令ＩＤとターゲットアドレスとを含むデータ要求１１８を発行し、メインデータアレイ３０８及び投機的バッファメモリ３１８に対するキャッシュミスを結果としてもたらすことを示す。この例において、データ要求１１８を発行させた処理命令を識別するデータ要求１１８内の命令ＩＤは、命令ＩＤ７である。非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００は、メインデータアレイ３０８及び投機的バッファメモリ３１８を検索して、データ要求１１８のターゲットアドレスに対応するデータについて検索するように構成される。この例において、データ要求１１８のターゲットアドレスに対応するデータは、非投機的キャッシュメモリ１１４のメインデータアレイ３０８又は投機的バッファメモリ３１８のいずれにも含まれない。データ要求１１８を発行させた命令ＩＤ１により識別される命令は、前に論じたようにコミットインジケータ３２８が非投機的キャッシュメモリ１１４により受信され、そうでないと示すまで、投機的とみなされる。
【0037】
非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００は、図６Ａに示すように、投機的バッファメモリ３１８内の利用可能なバッファエントリ３２０（７）を割り当てるように構成され、これは、この例ではインデックス７である。これは、命令ＩＤ１に関連づけられ、より上位レベルのメモリから受信したフィル応答３０６に応答して投機的状態で投機的バッファメモリ３１８に記憶される、データ要求１１８に対するデータが、データ要求１１８が非投機的になるときにキャッシュコントローラ３００により取り出され、メインデータアレイ３０８にインストールされることが可能なためである。バッファエントリ３２０（７）内のインキャッシュインジケータ３３２（７）は「０」に設定され、この例では、受信したデータ要求１１８に関連づけられたデータがメインデータアレイ３０８に含まれないことを意味する。バッファエントリ３２０（７）に対する非投機的インジケータ３３０（７）は「０」に設定され、この例では、投機的状態を示す。有効インジケータ３３４（７）は「１」に設定され、この例では、バッファエントリ３２０（７）が有効であることを示す。バッファエントリ３２０（０）～３２０（Ｂ）が投機的バッファメモリ３１８内で利用可能でない場合、キャッシュコントローラ３００は、要求元に対して後の時間にデータ要求１１８をリトライするように指示するために、データ応答３０２としてプロセッサ１０２内の要求元にリトライインジケータを送信するように構成することができる。これは、投機的バッファメモリ３１８に記憶された記録された延期されたキャッシュ状態更新を有するデータ要求１１８が非投機的になるためのさらなる時間を提供し、これは次いで、図６Ｂに関して以下により詳細に論じるように、それらのそれぞれのバッファエントリ３２０（０）～３２０（Ｂ）が使用及び／又は再割り当てされることを可能にする。
【0038】
図６Ａを参照し、非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００はさらに、命令ＩＤ１に関連づけられたＳＡＲ回路３３６内のＳＡＲエントリ３３８（０）を割り当てて、データ要求１１８に対するメインデータアレイ３０８内のキャッシュ状態更新の延期を記録するように構成される。図６Ａに示すように、命令ＩＤ１は、ＳＡＲエントリ３３８（０）の命令ＩＤ３４０（０）に記憶される。データ要求１１８はキャッシュミスを結果としてもたらしたため、ＭＤＡインデックス３４２（０）にヌルが含まれ、なぜならば、データ要求１１８に対するデータがメインデータアレイ３０８に記憶されていないためである。この例では、ＳＢインデックス３４４（０）に「７」のＳＢインデックスが記憶され、命令ＩＤ１に関連づけられたデータ要求１１８の投機的状態を記録する投機的バッファメモリ３１８内で割り当てられたバッファエントリ３２０（７）を指し示す。この点に関し、キャッシュコントローラ３００は、その後、命令ＩＤ１について、その関連づけられたデータ要求１１８が非投機的になるときＳＡＲ回路３３６内を検索し、バッファエントリ３２０（０）～３２０（Ｂ）を決定してそのそれぞれの投機的インジケータ３３０（７）を非投機的状態に更新することができる。ＳＡＲエントリ３３８（１）のＭＤＡインデックス３４２（０）にはヌルが記憶され、なぜならば、データ要求１１８に対するデータがメインデータアレイ３０８に含まれないためであることに留意する。キャッシュコントローラ３００は、投機的インジケータ３３０（７）を非投機的状態として有する投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）に含まれる命令ＩＤに関連づけられたデータ要求１１８に対するデータを書き込むように構成される。図６Ｂは、図６Ａのプロセッサ１０２が、命令ＩＤ１をコミットされているとして識別するコミットインジケータ３２８を受信する一例を示す。応答して、キャッシュコントローラ３００は、ＳＡＲ回路３３６を検索して、ＳＡＲエントリ３３８が命令ＩＤ３４０（０）～３４０（Ｓ）内に命令ＩＤ１を含み、命令ＩＤ１に関連づけられたデータ要求１１８のキャッシュ状態の更新が延期されたことを示すかを決定するように構成される。この例において、命令ＩＤ１は、図６Ａに示され、前述したように、受信したデータ要求１１８が命令ＩＤ１の処理により引き起こされたことに応答してＳＡＲエントリ３３８（０）に含まれる。キャッシュコントローラ３００は、命令ＩＤ１がＳＡＲエントリ３３８（０）に含まれると決定することに応答して、ＳＢインデックス３４４（０）を参照し、命令ＩＤ１に関連づけられたバッファエントリ３２０（０）～３２０（Ｂ）を決定するように構成される。この例において、ＳＢインデックス３４４（０）には「７」のインデックスが記憶され、投機的バッファメモリ３１８内のバッファエントリ３２０（７）を指し示す。非投機的インジケータ３３０（７）は非投機的状態に設定され、これは、この例では「１」である。このようにして、キャッシュコントローラ３００は、メインデータアレイ３０８内にバッファエントリ３２０（７）に記録された命令ＩＤ１のデータ要求１１８に関連づけられたデータを書き込むことができる。キャッシュコントローラ３００は、投機的バッファメモリ３１８内で新しいバッファエントリ３２０（０）～３２０（Ｂ）が割り当てられる必要があり、空のバッファエントリ３２０（０）～３２０（Ｂ）がない間、メインデータアレイ３０８内にバッファエントリ３２０（７）に記録された命令ＩＤ１のデータ要求１１８に関連づけられたデータを書き込むのを待ってもよい。命令ＩＤ１のデータ要求１１８に関連づけられたデータは、バッファエントリ３２０（７）内に残ることができ、なぜならば、同じデータに対する、そのターゲットアドレスに基づく後続のデータ要求１１８は、前述したように、投機的バッファメモリ３１８からのキャッシュヒットとして満たすことができるためである。キャッシュコントローラ３００が、メインデータアレイ３０８内にバッファエントリ３２０（７）に記録された命令ＩＤ１のデータ要求１１８に関連づけられたデータを書き込むとき、インキャッシュインジケータ３３２（７）は、「１」インジケータにより、データがメインデータアレイ３０８に記憶されていることを示すように設定される。したがって、キャッシュコントローラ３００が、新しいデータ要求１１８に対して投機的バッファメモリ３１８内の新しいバッファエントリ３２０（０）～３２０（Ｂ）を割り当てる必要があるとき、キャッシュコントローラ３００は、この例では、そのインキャッシュインジケータを「１」に設定されたバッファエントリ３２０（０）～３２０（Ｂ）について検索することができる。これは、バッファエントリ３２０（０）～３２０（Ｂ）のデータが非投機的データとしてメインデータアレイ３０８に書き込まれ、したがって、関連づけられたバッファエントリ３２０（０）～３２０（Ｂ）は割り当て解除及び／又は再割り当てされることが可能であることを意味する。
【0039】
図３のＳＡＲ回路３３６及び投機的バッファメモリ３１８、並びに図６Ｂの例における追跡されるデータ要求１１８の投機的状態の非投機的状態への更新に関して、非投機的になった命令ＩＤは、最終的に、命令ＩＤに関連づけられたデータ要求１１８に対するデータをメインデータアレイ３０８に書き込むようにキャッシュコントローラ３００をトリガする。上記論じたように、非投機的になった命令ＩＤに対する投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）及び関連するそのマッピングされたＳＡＲエントリ３３８（０）～３３８（Ｓ）は、それを別のデータ要求１１８に対して利用可能にするために、投機的バッファメモリ３１８内で割り当て解除される。しかしながら、投機的バッファメモリ３１８内の同じバッファエントリ３２０（０）～３２０（Ｍ）にマッピングされたＳＡＲ回路３３６内のＳＡＲエントリ３３８（０）～３３８（Ｓ）に、他の命令ＩＤが割り当てられてもよい。例えば、複数のデータ要求１１８が、同じターゲットアドレスを有し得る。複数のＳＡＲエントリ３３８（０）～３３８（Ｓ）にマッピングされた投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｍ）が割り当て解除される場合、投機的バッファメモリ３１８内の同じバッファエントリ３２０（０）～３２０（Ｍ）にマッピングされた残りのＳＡＲエントリ３３８（０）～３３８（Ｓ）は、それが割り当て解除されたバッファエントリ３２０（０）～３２０（Ｍ）に対して指し示されていることを認識しない。したがって、後に非投機的になるそのようなＳＡＲエントリ３３８（０）～３３８（Ｓ）に関連づけられた命令ＩＤは、投機的バッファメモリ３１８へのそのマッピングを失い、その関連づけられたキャッシュ状態を更新することが不可能になる。以下に論じるように、この問題に対処する１つの方法は、ＳＡＲ回路３３６と投機的バッファメモリ３１８との間のマッピングの別のレベルの間接参照を提供することである。
【0040】
非投機的キャッシュメモリ１１４により受信されたデータ要求１１８の投機的状態を追跡するための上記で論じたＳＡＲ回路３３６は、仮想フィルバッファ（virtual fill buffer、ＶＦＢ）回路と組み合わせて使用することもできる。後に論じるように、仮想フィルバッファ（ＶＦＢ）回路は、ＳＡＲエントリ３３８（０）～３３８（Ｓ）を投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）にマッピングするために使用することができる。ＶＦＢ回路は、投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）に関連づけられたデータが非投機的になり、メインデータアレイ３０８に書き込まれているかを追跡するために使用することができ、それにより、他の命令ＩＤは、ＶＦＢ回路にマッピングされたままにすることができる。ＶＦＢ回路は、ＳＡＲ回路３３６からＶＦＢ回路にマッピングされたままである命令ＩＤに関連づけられた投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）がメインデータアレイ３０８に書き込まれたかを追跡することができ、それにより、そのような他のマッピングされた命令ＩＤに対するキャッシュ状態更新は、メインデータアレイ３０８へ直接更新することができ、なぜならば、投機的バッファメモリ３１８内のそのマッピングされた関連づけられたバッファエントリ３２０（０）～３２０（Ｂ）は、割り当て解除されていることになるためである。
【0041】
図３の非投機的キャッシュメモリ１１４を参照し、また図６Ａ及び図６Ｂに関して、キャッシュエントリ３１０（０）～３１０（Ｍ）がキャッシュコントローラ３００によりメインデータアレイ３０８から追い出されるとき、キャッシュコントローラ３００は投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）を更新することもできることに留意する。例えば、メインデータアレイ３０８内の特定のキャッシュエントリ３１０（０）～３１０（Ｍ）（例えば、そのセット／ウェイによる）が、キャッシュコントローラ３００により追い出されるビクティムエントリとして識別される場合、キャッシュコントローラ３００は、バッファエントリ３２０（０）～３２０（Ｂ）を検索して、追い出されるキャッシュエントリ３１０（０）～３１０（Ｍ）に対応する投機的バッファメモリ３１８内の何らかのバッファエントリ３２０（０）～３２０（Ｂ）があるかを決定するように構成されてもよい。そうである場合、そのような対応するバッファエントリ３２０（０）～３２０（Ｂ）は、そのそれぞれの有効インジケータ３３４（０）～３３４（Ｂ）を無効状態に（例えば、「０」状態に）設定することにより無効にすることができる。このようにして、追い出されるキャッシュエントリ３１０（０）～３１０（Ｍ）に対応するターゲットアドレスを有する新しいデータ要求１１８が非投機的キャッシュメモリ１１４において受信され、これがメインデータアレイ３０８に対するキャッシュミスを結果としてもたらす場合、キャッシュヒットが投機的バッファメモリ３１８内で誤って発生することはない。この点に関し、図７Ａ～図７Ｄは、図１のプロセッサ１０２が、キャッシュメモリシステム１０６内の非投機的キャッシュメモリ１１４により受信されるデータ要求１１８を発行する一例を示す。この例において、非投機的キャッシュメモリは、投機的データ要求１１８を追跡し、それらが非投機的になるとメインデータアレイ３０８内のそのような要求のキャッシュ状態を更新するために、投機的バッファメモリ３１８にマッピングされる仮想フィルバッファ（ＶＦＢ）回路７０８内のエントリにマッピングできる代替的なＳＡＲ回路７００を含む。この例において、図７Ａに示すように、３つのデータ要求１１８が非投機的キャッシュメモリ１１４に対して行われ、３つの命令ＩＤにより命令ＩＤ１、４、及び８として識別される。非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００は、メインデータアレイ３０８及び投機的バッファメモリ３１８を検索して、これら３つのデータ要求１１８のターゲットアドレスに対応するデータについて検索するように構成される。この例において、命令ＩＤ１のデータ要求１１８のターゲットアドレスに対応するデータは、非投機的キャッシュメモリ１１４のメインデータアレイ３０８又は投機的バッファメモリ３１８のいずれにも含まれず、キャッシュミスが結果として生じる。キャッシュコントローラ３００は、図３のＳＡＲ回路３３６と同様に、図７Ａに示すＳＡＲ回路７００のＳＡＲエントリ７０２（０）を割り当てる。ＳＡＲエントリ７０２（０）の命令ＩＤ７０４（０）に命令ＩＤ１が記憶される。キャッシュコントローラ３００はさらに、図７Ａに示すＶＦＢ回路７０８内のＶＦＢエントリ７１０（７）を割り当てる。割り当てられたＶＦＢエントリ７１０（７）に対応するインデックス「７」は、ＳＡＲ回路７００内のＶＦＢインデックス７０６（０）に記憶され、命令ＩＤ１に対するＳＡＲエントリ７０２（０）をＶＦＢ回路７０８内のＶＦＢエントリ７１０（７）にマッピングする。ＳＡＲエントリ７０２（７）内のインキャッシュインジケータ７１４（７）は、メインデータアレイ３０８内にないものとして、命令ＩＤ１から開始されたデータ要求１１８に関連づけられたデータに設定され、なぜならば、命令ＩＤ１に関するデータ要求１１８が、キャッシュミスを結果としてもたらしたためである。したがって、ＶＦＢエントリ７１０（７）内のＭＤＡインデックス７１６（７）は、メインデータアレイ３０８内の位置を指し示さないように「０」又はヌルに設定される。しかしながら、ＶＦＢ回路７０８内の投機的バッファ（ＳＢ）インデックス７１８（７）は、インデックス「４」に設定され、ＶＦＢエントリ７１０（７）を、フィル応答３０６から投機的バッファメモリ３１８内の割り当てられたバッファエントリ３２０（４）に受信されたデータを含む投機的バッファメモリ３１８内のバッファエントリ３２０（４）にマッピングする。
【0042】
非投機的キャッシュメモリ１１４内のキャッシュコントローラ３００はさらに、メインデータアレイ３０８及び投機的バッファメモリ３１８を検索して、命令ＩＤ４及び８のデータ要求１１８のターゲットアドレスに対応するデータについて検索するように構成される。この例において、これらの検索の双方が投機的バッファメモリ３１８に対するキャッシュヒットを結果としてもたらし、なぜならば、これらの命令は、命令ＩＤ１のデータ要求１１８に対するターゲットアドレスと同じターゲットアドレスに対するものであり、キャッシュコントローラ３００は、このデータをフィル応答３０６から投機的バッファメモリ３１８内のバッファエントリ３２０（４）にフィルしたためである。したがって、命令ＩＤ７０４（０）及び７０４（２）における命令ＩＤ１及び７を有するＳＡＲエントリ７０２（０）及び７０２（２）も双方、それぞれのＶＦＢインデックス７０６（０）、７０６（２）においてＶＦＢインデックス「７」にマッピングされる。したがって、ＶＦＢ回路７０８を提供することにより、この例ではＳＡＲエントリ７０２（１）～７０２（２）である複数のＳＡＲエントリを同じＶＦＢインデックスにマッピングすることができ、この同じＶＦＢインデックスを投機的バッファメモリ３１８内のバッファエントリ３２０（０）～３２０（Ｂ）にマッピングして、別のレベルのマッピング間接参照を提供することができる。
【0043】
さらに、任意で、ＳＡＲ回路７００内の現在のＳＡＲエントリ７０２（０）～７０２（Ｓ）が、新しいデータ要求１１８に応答して割り当てられるとき、ＶＦＢ回路７０８内の同じＶＦＢエントリ７１０を指し示すより古いＳＡＲエントリ７０２（０）～７０２（Ｓ）がある場合、現在のＳＡＲエントリ７０２（０）～７０２（Ｓ）は、より古いＳＡＲエントリ７０２（０）～７０２（Ｓ）へ畳まれ（collapsed）得ることに留意する。現在のＳＡＲエントリ７０２（０）～７０２（Ｓ）は、より古いＳＡＲエントリ７０２（０）～７０２（Ｓ）を置換することができ、あるいは、新しいＳＡＲエントリ７０２（０）～７０２（Ｓ）が割り当てられないように無視することができる。例えば、図７ＢのＳＡＲ回路７００において、ＳＡＲエントリ７０２（０）及び７０２（１）が双方とも命令ＩＤ１に関連する場合、双方のＳＡＲエントリ７０２（０）、７０２（１）を１つのＳＡＲエントリ７０２として提供することができ、なぜならば、双方とも同じＶＦＢエントリ７１０（７）を指し示すためである。図７Ｂに示すように、この例における非投機的キャッシュメモリ１１４は、命令ＩＤ１がプロセッサ１０２内でコミットされたことを示すための命令ＩＤ１に対するコミットインジケータ３２８を受信し、したがって、投機的バッファメモリ３１８内のバッファエントリ３２０（４）内の命令ＩＤ１のデータ要求１１８に関連づけられたデータは、今や非投機的である。これに関して、キャッシュコントローラ３００は、バッファエントリ３２０（４）に対するＮＳインジケータ３３０（４）を「１」に変更して、このエントリが非投機的であることを示す。さらに図７Ｃに示すように、キャッシュコントローラ３００はさらに、バッファエントリ３２０（４）内のインキャッシュインジケータ３３２（４）を「１」に変更して、命令ＩＤ１のデータ要求１１８に関連づけられたデータが、該データがデータ応答３０２においてより上位レベルのメモリから受信されたことに応答してメインデータアレイ３０８に含まれることを示す。キャッシュコントローラ３００は、バッファエントリ３２０（４）が回収されるとき、図７Ｃに示すように、非投機的状態を示すそのＮＳインジケータ３３０（４）に基づいて、メインデータアレイ３０８内にバッファエントリ３２０（４）に記録された命令ＩＤ１のデータ要求１１８に関連づけられたデータを書き込むことができる。図７Ｄに示すように、ＶＦＢエントリ７１０（７）にマッピングされたＳＡＲエントリ７０２（０）、７０２（１）における命令ＩＤ４及び８は、命令ＩＤ４及び８が非投機的になるときに更新すべきキャッシュエントリ３１０（０）～３１０（Ｍ）の位置を知るために、インキャッシュインジケータ７１４（７）及びＭＤＡインデックス７１６（７）を使用することができる。したがって、命令ＩＤ４及び８が非投機的になる前に、バッファエントリ３２０（４）がキャッシュコントローラ３００により割り当て解除される場合、ＶＦＢ回路７０８は、インキャッシュインジケータ７１４（７）及びＭＤＡインデックス７１６（７）を使用してメインデータアレイ３０８内で更新される命令ＩＤ４及び８に関連づけられたデータ要求１１８のデータに対するキャッシュ状態に必要な情報を保持する。
【0044】
上記の記載例のいずれについても、非投機的キャッシュメモリ１１４内の投機的バッファメモリ３１８内のＮＳインジケータ３３０（０）～３３０（Ｂ）はさらに、投機的バッファメモリ３１８からバッファエントリ３２０（０）～３２０（Ｂ）が追い出される順序に影響するように、キャッシュコントローラ３００により使用できることに留意する。バッファエントリ３２０（０）～３２０（Ｂ）を追い出すと、ＮＳインジケータ３３０（０）～３３０（Ｂ）がバッファエントリ３２０（０）～３２０（Ｂ）に対して非投機的状態に設定されている場合、バッファエントリ３２０（０）～３２０（Ｂ）の対応するデータはメインメモリ１０８に書き込まれ、そうでない場合、バッファエントリ３２０（０）～３２０（Ｂ）が破棄されることを思い出されたい。ベースのフィルバッファ置換ポリシー（例えば、ＦＩＦＯ、ＬＲＵ、ＰＬＲＵ、ＭＲＵ、ランダム、ＳＲＲＩＰ、ＤＲＲＩＰなど）を仮定すると、任意の強化された置換ポリシーを利用することができる。全てのバッファエントリ３２０（０）～３２０（Ｂ）に対するＮＳインジケータ３３０（０）～３３０（Ｂ）が非投機的状態でマークされている場合、バッファエントリ３２０（０）～３２０（Ｂ）を置換するために、ベース置換ポリシーをキャッシュコントローラ３００により利用することができる。１つのバッファエントリ３２０（０）～３２０（Ｂ）に対するＮＳインジケータ３３０（０）～３３０（Ｂ）が非投機的状態でマークされている場合、そのようなバッファエントリ３２０（０）～３２０（Ｂ）を最初に置換することができる。複数のバッファエントリ３２０（０）～３２０（Ｂ）に対するＮＳインジケータ３３０（０）～３３０（Ｂ）が非投機的状態でマークされている場合、非投機的状態でマークされたＮＳインジケータ３３０（０）～３３０（Ｂ）を有する全てのバッファエントリ３２０（０）～３２０（Ｂ）にベース置換ポリシーを適用することができる。全てのバッファエントリ３２０（０）～３２０（Ｂ）が投機的状態でマークされたＮＳインジケータ３３０（０）～３３０（Ｂ）を有する場合、例として、以下の置換ポリシーのいずれかを利用することができ、すなわち、ベース置換ポリシー、最も最近使用された（ＭＲＵ）バッファエントリ３２０（０）～３２０（Ｂ）を選択する、最も長く使用されていない（ＬＲＵ）バッファエントリ３２０（０）～３２０（Ｂ）を選択する、最後に挿入されたバッファエントリ３２０（０）～３２０（Ｂ）を選択する、最初に挿入されたバッファエントリ３２０（０）～３２０（Ｂ）を選択する、及びランダムバッファエントリ３２０（０）～３２０（Ｂ）を選択する、である。上記の置換ポリシーの組み合わせを、キャッシュライン要求元に関する付加的なメタ情報に対して選択することができる（例えば、フラッシュされる可能性がある場合にＭＲＵ、又は、ストリームである場合にＬＲＵ）。
【0045】
さらに、非投機的キャッシュメモリ１１４が複数のＣＰＵコア１１０（１）～１１０（Ｎ）からデータ要求１１８を受信できる場合、ＳＡＲ回路３３６、７００は、データ要求１１８に対する全てのデータアクセスのレコードと、要求元としてのＣＰＵコア１１０（０）～１１０（Ｎ）の識別を維持するように実施することができる。ＶＦＢ回路７０８は、複数のＣＰＵコア１１０（１）～１１０（Ｎ）の間で共有することができる。データ要求１１８に応答して、非投機的キャッシュメモリ１１４は、ＣＰＵコア１１０（１）～１１０（Ｎ）によるターゲットコミットメッセージが非投機的キャッシュメモリ１１４（１）～１１４（Ｘ）に送られることを可能にするために、コミット識別を送り返すように構成することができる。これは、図１のＣＰＵコア１１０（０）～１１０（Ｎ）とキャッシュメモリ１１４（１）～１１４（Ｘ）との間の相互接続バス１１７上のトラフィックを低下させることができる。さらに、非投機的データ要求１１８ごとに１つのコミットメッセージを送信する代わりに、プロセッサ１０２は、命令コミット情報のバンドルメッセージを送信して相互接続バス１１７のトラフィックを低下させることもできる。命令コミット情報のバンドルは、データ要求１１８の各命令ＩＤがバンドルメッセージ内で指定される場合、明示的とすることができ、あるいは、命令ＩＤが、非投機的命令ＩＤより小さい全ての命令ＩＤも非投機的であることを示す場合、暗黙的とすることができる。
【0046】
図８は、命令処理回路８０４を含むプロセッサ８０２（例えば、マイクロプロセッサ）を含む一例示的なプロセッサベースのシステム８００のブロック図である。プロセッサベースのシステム８００は、一例として、図１のプロセッサベースのシステム１００とすることができる。命令処理回路８０４は、一例として、図２の命令処理回路２００とすることができる。プロセッサベースのシステム８００は、プリント回路板（ＰＣＢ）、サーバ、パーソナルコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、計算パッド、モバイルデバイス、又は任意の他のデバイスなどの電子ボードカードに含まれる１つ又は複数の回路でもよく、例えば、サーバ又はユーザのコンピュータを表すことができる。この例において、プロセッサベースのシステム８００は、プロセッサ８０２を含む。プロセッサ８０２は、マイクロプロセッサ、中央処理装置等などの１つ以上の汎用処理回路を表す。より詳細には、プロセッサ８０２は、ＥＤＧＥ命令セットマイクロプロセッサ、又は、プロデューサ（producer）命令の実行から結果として生じる生成値を通信するための明示的なコンシューマ命名をサポートする命令セットを実現する他のプロセッサでもよい。プロセッサ８０２は、本明細書で論じられる動作及びステップを実行するための命令の処理論理を実行するように構成される。この例において、プロセッサ８０２は、命令処理回路８０４によりアクセス可能な命令の一時的な、高速なアクセスのメモリストレージのための命令キャッシュ８０８を含む。メモリから、例えば、システムバス８１２を通じてメインメモリ８１０からフェッチ又はプリフェッチされた命令は、命令キャッシュ８０８に記憶される。命令処理回路８０４は、命令キャッシュ８０８内にフェッチされた命令を処理し、命令を実行のために処理するように構成される。
【0047】
プロセッサ８０２は、ローカルキャッシュメモリ８１４を含み、キャッシュされたデータをメインメモリ８１０に記憶することができる。ローカルキャッシュメモリ８１４とメインメモリ８１０との間のプロセッサ８０２の外部のキャッシュメモリ８１６も、キャッシュメモリシステム８１８を提供するために設けることができる。キャッシュメモリシステム８１８内のキャッシュメモリ８１４、８１６は、図１、図３、図５Ａ～５Ｂ、図６Ａ～６Ｂ、及び図７Ａ～７Ｄのキャッシュメモリ１１４（１）～１１４（Ｘ）のうち任意のものを含み、データ要求が非投機的になるまで、プロセッサ８０２からのデータ要求を受信することに応答してキャッシュ状態を更新することを延期するように構成することができる。
【0048】
プロセッサ８０２及びメインメモリ８１０は、システムバス８１２に結合され、プロセッサベースのシステム８００に含まれる周辺デバイスを相互結合することができる。良く知られるように、プロセッサ８００は、システムバス８１２を通じてアドレス、制御、及びデータ情報を交換することにより、これらの他のデバイスと通信する。例えば、プロセッサ８０２は、スレーブデバイスの一例として、メインメモリ８１０内のメモリコントローラ８１９に、バストランザクション要求を通信することができる。図８には示されていないが、複数のシステムバス８１２を設けることができ、各システムバスは異なるファブリックを構成する。この例において、メモリコントローラ８１９は、メインメモリ８１０内のメモリアレイ８２０にメモリアクセス要求を提供するように構成される。メモリアレイ８２０は、データを記憶するための記憶ビットセルのアレイを含む。メインメモリ８１０は、非限定的な例として、読取専用メモリ（ＲＯＭ）、フラッシュメモリ、同期ＤＲＡＭ（ＳＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）等、及びスタティックメモリ（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）等）でもよい。
【0049】
システムバス８１２に、他のデバイスを接続することができる。図８に示すように、これらのデバイスには、例として、メインメモリ８１０、１つ以上の入力デバイス８２２、１つ以上の出力デバイス８２４、モデム８２６、及び１つ以上のディスプレイコントローラ８２８を含むことができる。入力デバイス８２２は、これらに限られないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス８２４は、これらに限られないが、オーディオ、ビデオ、他の視覚インジケータなどを含む任意のタイプの出力デバイスを含むことができる。モデム８２６は、ネットワーク８３０との間でのデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク８３０は、これらに限られないが、有線又は無線ネットワーク、プライベート又はパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、無線ローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）TMネットワーク、及びインターネットを含む任意のタイプのネットワークとすることができる。モデム８２６は、所望される任意のタイプの通信プロトコルをサポートするように構成することができる。さらに、プロセッサ８０２は、１つ以上のディスプレイ８３２に送信される情報を制御するために、システムバス８１２を通じてディスプレイコントローラ８２８にアクセスするように構成されてもよい。ディスプレイ８３２は、これらに限られないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ等を含む任意のタイプのディスプレイを含むことができる。
【0050】
図８のプロセッサベースのシステム８００は、命令に従って所望される任意のアプリケーションのためにプロセッサ８０２により実行される命令８３４のセットを含むことができる。命令８３４は、非一時的コンピュータ読取可能媒体８３６の例として、メインメモリ８１０、プロセッサ８０２、及び／又は命令キャッシュ８０８に記憶されてもよい。命令８３４は、さらに、その実行の間、メインメモリ８１０内及び／又はプロセッサ８０２内に、完全に又は少なくとも部分的に存在してもよい。命令８３４は、さらに、ネットワーク８３０がコンピュータ読取可能媒体８３６を含むように、モデム８２６を介してネットワーク８３０を通じて送信又は受信されてもよい。
【0051】
コンピュータ読取可能媒体８３６は、一例示的な実施形態において単一の媒体であるように示されるが、用語「コンピュータ読取可能媒体」は、１つ以上の命令セットを記憶する単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むように解されるべきである。用語「コンピュータ読取可能媒体」は、さらに、処理デバイスによる実行のための命令のセットを記憶、符号化、又は担持することができ、かつ処理デバイスに本明細書に開示される実施形態の方法論のいずれか１つ以上の方法を実行させる、任意の媒体を含むように解されるものとする。用語「コンピュータ読取可能媒体」は、したがって、これらに限られないが、ソリッドステートメモリ、光学媒体、及び磁気媒体を含むように解されるものとする。
【0052】
本明細書に開示される実施形態は、様々なステップを含む。本明細書に開示される実施形態のステップは、ハードウェアコンポーネントにより形成されてもよく、あるいはマシン実行可能命令で具現化されてもよく、該命令は、命令によりプログラムされた汎用又は専用プロセッサにステップを実行させることができる。あるいは、ステップは、ハードウェアとソフトウェアの組み合わせにより実行されてもよい。
【0053】
本明細書に開示される実施形態は、コンピュータシステム（又は、他の電子デバイス）を本明細書に開示される実施形態に従うプロセスを実行するようにプログラムするために使用され得る命令を記憶したマシン読取可能媒体（又は、コンピュータ読取可能媒体）を含み得る、コンピュータプログラム製品又はソフトウェアとして提供されてもよい。マシン読取可能媒体は、マシン（例えば、コンピュータ）により読取可能な形式の情報を記憶又は送信するための任意のメカニズムを含む。例えば、マシン読取可能媒体は、マシン読取可能記憶媒体（例えば、ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス等）などを含む。
【0054】
別段具体的に示されない限り、及び前の議論から明らかなように、本説明を通して、「処理」、「計算」、「決定」、「表示」などのような用語を使用する議論は、コンピュータシステムのレジスタ内の物理的（電子的）数量として表されるデータ及びメモリを、コンピュータシステムのメモリ若しくはレジスタ又は他のこのような情報記憶、送信、又は表示デバイス内の物理的数量として同様に表される他のデータに操作及び変換する、コンピュータシステム又は同様の電子コンピューティングデバイスの動作及びプロセスを指すことが理解される。
【0055】
本明細書に提示されるアルゴリズム及び表示は、本質的に、いずれかの特定のコンピュータ又は他の装置に関連するものではない。様々なシステムが、本明細書の教示に従ったプログラムと共に使用されてもよく、あるいは、必要な方法ステップを実行するために、より特化された装置を構築するのが便利であることが分かり得る。様々なこれらのシステムに必要な構造は、上記の説明から明らかであろう。さらに、本明細書に記載される実施形態は、いずれかの特定のプログラミング言語を参照して記載されているものではない。本明細書に記載される実施形態の教示を実現するために、様々なプログラミング言語が使用され得ることが理解されるであろう。
【0056】
当業者は、さらに、本明細書に開示される実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェア、メモリ又は他のコンピュータ読取可能媒体に記憶され、かつプロセッサ又は他の処理デバイスにより実行される命令、又は双方の組み合わせとして実現され得ることを理解するであろう。本明細書に記載される分散アンテナシステムのコンポーネントは、例として、任意の回路、ハードウェアコンポーネント、集積回路（ＩＣ）、又はＩＣチップにおいて利用されてもよい。本明細書に開示されるメモリは、任意のタイプ及びサイズのメモリであってよく、所望される任意のタイプの情報を記憶するように構成されてもよい。この交換可能性を明確に説明するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、及びステップが、それらの機能性の観点で一般的に上述されている。このような機能性がどのように実現されるかは、特定の適用、設計上の選択、及び／又はシステム全体に課される設計上の制約に依存する。当業者は、各特定の適用に対して様々な方法で記載の機能性を実施し得るが、このような実施判断は、本実施形態の範囲からの逸脱をもたらすものと解釈されるべきではない。
【0057】
本明細書に開示される実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、及び回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、若しくは他のプログラマブル論理デバイス、個別のゲート若しくはトランジスタ論理、個別のハードウェアコンポーネント、又は本明細書に記載される機能を実行するように設計されたこれらの任意の組み合わせを用いて実施又は実行されてもよい。さらに、コントローラはプロセッサでもよい。プロセッサは、マイクロプロセッサでもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンでもよい。プロセッサは、さらに、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１つ以上のマイクロプロセッサ、又は任意の他のそのような構成）として実現されてもよい。
【0058】
本明細書に開示される実施形態は、ハードウェアにおいて、及びハードウェアに記憶される命令において具現化されてもよく、例えば、ＲＡＭ、フラッシュメモリ、ＲＯＭ、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当該分野で知られｒ任意の他の形態のコンピュータ読取可能媒体に存在してもよい。一例示的な記憶媒体はプロセッサに結合され、それにより、プロセッサは、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができる。代替的に、記憶媒体はプロセッサと一体でもよい。プロセッサと記憶媒体はＡＳＩＣ内に存在してもよい。ＡＳＩＣは、遠隔局内に存在してもよい。代替的に、プロセッサ及び記憶媒体は、遠隔局、基地局、又はサーバ内の別個のコンポーネントとして存在してもよい。
【0059】
さらに、本明細書の例示的な実施形態のいずれかに記載される動作ステップは、例及び議論を提供するために記載されていることに留意されたい。記載される動作は、例示されたシーケンス以外の多くの異なるシーケンスで実行されてもよい。さらに、単一の動作ステップに記載される動作は、実際には、いくつかの異なるステップで実行されてもよい。さらに、例示的な実施形態で論じられる１つ以上の動作ステップは、組み合わせられてもよい。さらに、当業者は、情報及び信号が様々な技術及び手法のうち任意のものを使用して表され得ることを理解するであろう。例えば、上記説明を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場、若しくは粒子、光学場若しくは粒子、又はこれらの任意の組み合わせにより表されてもい。
【0060】
別段明示的に示されない限り、本明細書に記載されるいずれの方法も、そのステップが特定の順序で実行されることを要求するものと解釈されることは決して意図されない。したがって、方法クレームが、そのステップにより従うべき命令を実際に記載していない場合、又は、ステップが特定の順序に限定されるべきであることが、特許請求の範囲又は説明に別段具体的に示されていない場合、特定の順序が推論されることは決して意図されない。
【0061】
当業者には、本発明の主旨又は範囲から逸脱することなく様々な修正及び変形を行えることが明らかであろう。本発明の主旨及び内容を組み込んだ開示の実施形態の修正、組み合わせ、サブ組み合わせ、及び変形が当業者に生じ得るため、本発明は、添付の特許請求の範囲及びそれらの同等物の範囲内のあらゆるものを含むように解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【国際調査報告】