特表 2022-545878 信号合成器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-11-01

(54)【発明の名称】信号合成器

(51)【国際特許分類】

   H04B 7/08 20060101AFI20221025BHJP

   H03G 3/10 20060101ALI20221025BHJP

   H03F 1/56 20060101ALI20221025BHJP

   H04B 1/18 20060101ALI20221025BHJP

   H03F 3/343 20060101ALI20221025BHJP

【ＦＩ】

H04B7/08 480

H03G3/10 A

H03F1/56

H04B1/18 A

H04B7/08 372A

H04B7/08 372C

H04B7/08 052A

H04B7/08 052C

H04B7/08 372B

H03F3/343 210

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2022511105

(86)(22)【出願日】2020-08-28

(85)【翻訳文提出日】2022-03-02

(86)【国際出願番号】 US2020048339

(87)【国際公開番号】W WO2021041769

(87)【国際公開日】2021-03-04

(31)【優先権主張番号】16/557,961

(32)【優先日】2019-08-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100112807

【弁理士】

【氏名又は名称】岡田 貴志

(72)【発明者】

【氏名】リョン、ライ・カン

(72)【発明者】

【氏名】ユ、シンミン

(72)【発明者】

【氏名】パテル、チラグ・ディパク

(72)【発明者】

【氏名】ランガラジャン、ラジャゴパラン

【テーマコード（参考）】

5J100

5J500

5K062

【Ｆターム（参考）】

5J100AA26

5J100BA03

5J100BB02

5J100BB11

5J100BB13

5J100BB22

5J100BC01

5J100CA11

5J100EA02

5J100FA02

5J500AA01

5J500AA42

5J500AA43

5J500AA51

5J500AC36

5J500AC52

5J500AC71

5J500AC75

5J500AC81

5J500AF10

5J500AH09

5J500AH29

5J500AH33

5J500AH38

5J500AK09

5J500AK12

5J500AK29

5J500AM04

5J500AS13

5J500AT01

5K062AA01

5K062AB01

5K062AC01

5K062AD04

5K062AE01

5K062AE03

(57)【要約】

いくつかの態様では、受信機は、第１の増幅器を含み、第１の増幅器の各々は、入力部と出力部とを備える。受信機はまた、第２の増幅器を含み、第２の増幅器の各々は、入力部と出力部とを備え、第２の増幅器の出力部は、合成ノードに結合される。受信機はまた、伝送線路を含み、伝送線路の各々は、第１の増幅器のそれぞれの１つの出力部と第２の増幅器のそれぞれの１つの入力部との間に結合される。受信機は、合成ノードに結合された負荷と、受信機要素とをさらに含み、受信機要素の各々は、入力部と出力部とを備え、受信機要素の各々の出力部は、第１の増幅器のそれぞれ１つの入力部に結合される。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１の増幅器と、ここにおいて、前記第１の増幅器の各々が入力部と出力部とを備え、
第２の増幅器と、ここにおいて、前記第２の増幅器の各々が入力部と出力部とを備え、前記第２の増幅器の前記出力部が合成ノードに結合され、
伝送線路と、ここにおいて、前記伝送線路の各々が前記第１の増幅器のそれぞれの１つの前記出力部と前記第２の増幅器のそれぞれの１つの前記入力部との間に結合され、
前記合成ノードに結合された負荷と、
受信機要素と、ここにおいて、前記受信機要素の各々が入力部と出力部とを備え、前記受信機要素の各々の前記出力部が前記第１の増幅器のそれぞれの１つの前記入力部に結合され、
を備える、受信機。

【請求項2】

アンテナをさらに備え、
前記受信機要素の各々の前記入力部は、前記アンテナのそれぞれの１つに結合される、請求項１に記載の受信機。

【請求項3】

前記受信機要素の各々が、移相器を備え、前記移相器は、
前記アンテナの前記それぞれの１つから信号を受信することと、
前記アンテナの前記それぞれの１つからの前記信号の位相をそれぞれの位相シフトだけシフトすることと、
を行うように構成された、請求項２に記載の受信機。

【請求項4】

位相シフトコントローラをさらに備え、
前記アンテナはフェーズドアンテナアレイの一部であり、前記受信機要素の各々に関して、前記位相シフトコントローラは、前記フェーズドアンテナアレイの受信方向に基づいて前記それぞれの位相シフトを設定するように構成される、請求項３に記載の受信機。

【請求項5】

局部発振器信号を生成するように構成された局部発振器をさらに備え、
前記受信機要素の各々は、混合器をさらに備え、前記混合器は、
前記それぞれの移相器から前記位相シフトされた信号を受信することと、
前記それぞれの移相器からの前記位相シフトされた信号を前記局部発振器信号と混合することと、
を行うように構成された、請求項３に記載の受信機。

【請求項6】

局部発振器信号を生成するように構成された局部発振器をさらに備え、
前記受信機要素の各々は、混合器を備え、前記混合器は、
前記アンテナの前記それぞれの１つから信号を受信することと、
前記アンテナの前記それぞれの１つからの前記信号を前記局部発振器信号と混合することと、
を行うように構成された、請求項２に記載の受信機。

【請求項7】

局部発振器信号を生成するように構成された局部発振器をさらに備え、
前記受信機要素の各々は、
前記局部発振器信号を受信し、前記局部発振器信号の位相をそれぞれの位相シフトだけシフトするように構成された移相器と、
前記アンテナの前記それぞれの１つから信号を受信し、前記アンテナの前記それぞれの１つからの前記信号を前記それぞれの位相シフト局部発振器信号と混合するように構成された混合器と、
を備える、請求項２に記載の受信機。

【請求項8】

前記第２の増幅器の各々は共通ゲート増幅器である、請求項１に記載の受信機。

【請求項9】

前記第２の増幅器の各々は、前記合成ノードに結合されたドレインと、ゲートと、前記伝送線路の前記それぞれの１つに結合されたソースとを備えるトランジスタを備える、請求項８に記載の受信機。

【請求項10】

ゲートバイアス回路をさらに備え、
前記第２の増幅器の各々について、前記ゲートバイアス回路は、前記それぞれのトランジスタの前記ゲートをバイアスするように構成される、請求項９に記載の受信機。

【請求項11】

前記ゲートバイアス回路は、
前記第２の増幅器のうちの第１のものの前記トランジスタの前記ゲートを、第１のゲートバイアス電圧においてバイアスすることと、
前記第２の増幅器のうちの第２のものの前記トランジスタの前記ゲートを、第２のゲートバイアス電圧においてバイアスすることと、ここにおいて、前記第１のゲートバイアス電圧と前記第２のゲートバイアス電圧は異なり、
を行うように構成される、請求項１０に記載の受信機。

【請求項12】

前記第２の増幅器の各々について、それぞれのゲートバイアス電圧値を記憶するように構成されたレジスタをさらに備え、
前記第２の増幅器の各々について、前記ゲートバイアス回路は、前記レジスタ内の前記それぞれのゲートバイアス電圧値に基づいて前記それぞれのトランジスタの前記ゲートをバイアスするように構成される、請求項１０に記載の受信機。

【請求項13】

前記第２の増幅器のうちの第１のものの前記ゲートバイアス電圧値は、前記第２の増幅器のうちの第２のものの前記ゲートバイアス電圧値とは異なる、請求項１２に記載の受信機。

【請求項14】

前記第２の増幅器の各々は、電子的に調整可能なチャネル幅を有する、請求項８に記載の受信機。

【請求項15】

前記第２の増幅器の各々は、
前記合成ノードと前記伝送線路の前記それぞれの１つとの間に結合された複数のブランチ
を備え、
前記複数のブランチの各々は、直列に結合されたトランジスタおよびスイッチを備え、前記複数のブランチの各々は、前記それぞれのスイッチを閉じることによって有効にされ、
前記受信機は、有効にされる前記それぞれのブランチの数を制御することによって、前記第２の増幅器の各々の前記チャネル幅を設定するように構成された制御回路をさらに備える、
請求項１４に記載の受信機。

【請求項16】

前記第２の増幅器の各々は、
前記合成ノードと前記伝送線路の前記それぞれの１つとの間に結合された複数のブランチ
を備え、
前記複数のブランチの各々は、トランジスタと、前記トランジスタのゲートをゲートバイアス電圧またはグランドに選択的に結合するように構成されたスイッチとを備え、前記複数のブランチの各々は、前記それぞれのトランジスタの前記ゲートを前記ゲートバイアス電圧に結合するように前記それぞれのスイッチを設定することによって有効にされ、
前記受信機は、有効にされる前記それぞれのブランチの数を制御することによって、前記第２の増幅器の各々の前記チャネル幅を設定するように構成された制御回路をさらに備える、
請求項１４に記載の受信機。

【請求項17】

前記複数のブランチの各々における前記スイッチは、それぞれの単極２投スイッチを備える、請求項１６に記載の受信機。

【請求項18】

前記第２の増幅器の各々について、それぞれのチャネル幅値を記憶するように構成されたレジスタと、
前記レジスタ内の前記それぞれのチャネル幅値に基づいて、前記第２の増幅器の各々の前記チャネル幅を設定するように構成された制御回路と、
をさらに備える、請求項１４に記載の受信機。

【請求項19】

前記第２の増幅器のうちの第１のものの前記チャネル幅値は、前記第２の増幅器のうちの第２のものの前記チャネル幅値とは異なる、請求項１８に記載の受信機。

【請求項20】

前記第１の増幅器の各々は電流増幅器である、請求項１に記載の受信機。

【請求項21】

前記第１の増幅器の各々は、
電流源と、
入力部と出力部とを備える電流ミラーと、ここにおいて、前記電流ミラーの前記入力部は、前記電流源および前記第１の増幅器の前記入力部に結合され、前記電流ミラーの前記出力部は、前記伝送線路の前記それぞれの１つに結合され、
を備える、請求項２０に記載の受信機。

【請求項22】

前記第１の増幅器の各々の前記電流ミラーは、電子的に調整可能な電流ミラー比を有する、請求項２１に記載の受信機。

【請求項23】

前記第１の増幅器の各々について、それぞれの電流利得値を記憶するように構成されたレジスタと、
前記レジスタ内の前記それぞれの電流利得値に基づいて、前記第１の増幅器の各々の前記電流ミラーの前記電流ミラー比を設定するように構成された制御回路と、
をさらに備える、請求項２２に記載の受信機。

【請求項24】

前記第１の増幅器のうちの第１のものの前記電流利得値は、前記第１の増幅器のうちの第２のものの前記電流利得値とは異なる、請求項２３に記載の受信機。

【請求項25】

前記第１の増幅器の各々の前記電流ミラーは、
前記電流ミラーの前記入力部に結合されたドレインと、前記電流ミラーの前記入力部に結合されたゲートと、グランドに結合されたソースとを備える入力トランジスタと、
前記電流ミラーの前記出力部に結合されたドレインと、前記入力トランジスタの前記ゲートに結合されたゲートと、前記グランドに結合されたソースとを備える出力トランジスタと、
を備える、請求項２１に記載の受信機。

【請求項26】

前記第１の増幅器の各々について、前記それぞれの電流ミラーの前記入力トランジスタが、電子的に調整可能なチャネル幅を有する、請求項２５に記載の受信機。

【請求項27】

前記第１の増幅器の各々について、前記それぞれの電流ミラーの前記出力トランジスタが、電子的に調整可能なチャネル幅を有する、請求項２５に記載の受信機。

【請求項28】

前記伝送線路のうちの第１のものは、前記伝送線路のうちの第２のものの長さよりも少なくとも２０パーセント長い長さを有する、請求項１に記載の受信機。

【請求項29】

前記負荷は、インダクタ、チョーク、または共振器のうちの少なくとも１つを備える、請求項１に記載の受信機。

【請求項30】

前記第１の増幅器のうちの第１のものは、第１のチップ上に集積され、
前記第１の増幅器のうちの第２のものは、第２のチップ上に集積され、
前記第２の増幅器のうちの第１および第２のものは、前記第２のチップ上に集積され、
前記伝送線路のうちの第１のものは、前記第１の増幅器のうちの前記第１のものの前記出力部と前記第２の増幅器のうちの前記第１のものの前記入力部との間に結合され、
前記伝送線路のうちの前記第１のものの少なくとも一部は、前記第１のチップと前記第２のチップの両方の外部にある、
請求項１に記載の受信機。

【請求項31】

前記伝送線路のうちの第２のものは、前記第２のチップ上に集積され、
前記伝送線路のうちの前記第２のものは、前記第１の増幅器のうちの前記第２のものの前記出力部と前記第２の増幅器のうちの前記第２のものの前記入力部との間に結合される、
請求項３０に記載の受信機。

【請求項32】

前記第１および第２のチップは基板上に実装され、
前記伝送線路のうちの前記第１のものの前記少なくとも一部は、前記基板上に形成される、
請求項３０に記載の受信機。

【請求項33】

前記第１の増幅器のうちの第１のものの前記入力部と前記受信機要素のうちの第１のものの前記出力部との間に結合された第１の整合ネットワークと、
前記第１の増幅器のうちの第２のものの前記入力部と前記受信機要素のうちの第２のものの前記出力部との間に結合された第２の整合ネットワークと、
をさらに備え、
前記第１の整合ネットワークは、第１の周波数において、前記第１の増幅器のうちの前記第１のものの前記入力部と前記受信機要素のうちの前記第１のものの前記出力部との間にインピーダンス整合を提供するように構成され、
前記第２の整合ネットワークは、第２の周波数において、前記第１の増幅器のうちの前記第２のものの前記入力部と前記受信機要素のうちの前記第２のものの前記出力部との間にインピーダンス整合を提供するように構成される、
請求項１に記載の受信機。

【請求項34】

前記負荷は広い周波数帯域に同調され、前記広い周波数帯域は、前記第１の周波数と前記第２の周波数とを含む、請求項３３に記載の受信機。

【請求項35】

前記負荷は二重共振負荷を備える、請求項３３に記載の受信機。

【請求項36】

前記第１の周波数および前記第２の周波数は、少なくとも１ギガヘルツ離間している、請求項３３に記載の受信機。

【請求項37】

信号合成のための方法であって、
受信機要素から信号を受信することと、
前記受信機要素からの前記信号を増幅して、第１の増幅信号にすることと、
前記第１の増幅信号によって伝送線路を駆動することと、
前記伝送線路から前記第１の増幅信号を受信することと、
前記伝送線路からの前記第１の増幅信号を増幅して、第２の増幅信号にすることと、
前記第２の増幅信号を、合成信号へと合成することと、
を備える、方法。

【請求項38】

前記受信機要素からの前記信号を増幅することは、
前記受信機要素からの前記信号のうちの第１のものを第１の利得だけ増幅して、前記第１の増幅信号のうちの第１のものにすることと、
前記受信機要素からの前記信号のうちの第２のものを第２の利得だけ増幅して、前記第１の増幅信号のうちの第２のものにすることと、
を備え、
前記第１の利得と前記第２の利得とは異なる、請求項３７に記載の方法。

【請求項39】

前記伝送線路を駆動することは、
前記第１の増幅信号のうちの前記第１のものによって前記伝送線路のうちの第１のものを駆動することと、
前記第１の増幅信号のうちの前記第２のものによって前記伝送線路のうちの第２のものを駆動することと、
を備え、
前記伝送線路のうちの前記第１のものが、前記伝送線路のうちの前記第２のものの長さよりも少なくとも２０パーセント長い長さを有する、請求項３８に記載の方法。

【請求項40】

前記受信機要素からの前記信号のうちの前記第１のものを増幅することは、第１のチップ上で前記受信機要素からの前記信号のうちの前記第１のものを増幅することを備え、
前記第２の増幅信号を合成することは、第２のチップ上で前記第２の増幅信号を合成することを備え、
前記伝送線路を駆動することは、前記第１の増幅信号のうちの前記第１のものによって前記伝送線路のうちの第１のものを駆動することを備え、
前記伝送線路のうちの前記第１のものの少なくとも一部は、前記第１のチップと前記第２のチップの両方の外部にある、
請求項３８に記載の方法。

【請求項41】

前記伝送線路を駆動することは、前記第１の増幅信号のうちの前記第２のものによって前記伝送線路のうちの第２のものを駆動することを備え、
前記伝送線路のうちの前記第２のものは、前記第２のチップ上に集積される、
請求項４０に記載の方法。

【請求項42】

前記第２の増幅信号は電流を備え、
前記第２の増幅信号を合成することは、合成電流へと前記電流を合成することと、前記合成信号を生成するために前記合成電流を負荷を通して伝導することと、を備える、
請求項３７に記載の方法。

【請求項43】

前記負荷は、インダクタ、チョーク、または共振器のうちの少なくとも１つを備える、請求項４２に記載の方法。

【請求項44】

前記受信機要素からの前記信号のうちの第１のものは、第１の周波数を有し、
前記受信機要素からの前記信号のうちの第２のものは、第２の周波数を有し、
前記負荷は、前記第１の周波数および前記第２の周波数を含む広い周波数帯域に同調される広帯域負荷を備えるか、または、前記負荷は二重共振負荷を備える、
請求項４２に記載の方法。

【請求項45】

前記第１の周波数および前記第２の周波数は、少なくとも１ギガヘルツ離間している、請求項４４に記載の方法。

【請求項46】

前記第１の増幅信号は電流を備え、
前記第１の増幅信号によって前記伝送線路を駆動することは、前記伝送線路のそれぞれの１つを通して前記電流の各々を伝導することを備える、
請求項３７に記載の方法。

【請求項47】

前記伝送線路からの前記第１の増幅信号を増幅することは、共通ゲート増幅器を使用して前記伝送線路からの前記第１の増幅信号を増幅することを備える、請求項３７に記載の方法。

【請求項48】

前記共通ゲート増幅器の第１および第２のものの各々は、調整可能なチャネル幅を有し、
前記方法は、
前記共通ゲート増幅器のうちの前記第１のものの前記チャネル幅を第１のチャネル幅に設定することと、前記共通ゲート増幅器のうちの前記第２のものの前記チャネル幅を第２のチャネル幅に設定することとをさらに備え、
前記第１のチャネル幅は、前記第２のチャネル幅とは異なる、
請求項４７に記載の方法。

【請求項49】

第１のゲートバイアス電圧によって前記共通ゲート増幅器のうちの第１のもののゲートをバイアスすることと、第２のゲートバイアス電圧によって前記共通ゲート増幅器のうちの第２のもののゲートをバイアスすることとをさらに備え、
前記ゲートバイアス電圧は、前記第２のゲートバイアス電圧とは異なる、
請求項４７に記載の方法。

【発明の詳細な説明】

【優先権の主張】

【0001】

[0001]本特許出願は、２０１９年８月３０日に出願され、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、「ＳＩＧＮＡＬ ＣＯＭＢＩＮＥＲ」と題する米国非仮出願第１６／５５７，９６１号の優先権を主張する。

【技術分野】

【0002】

[0002]本開示の態様は、一般に、ワイヤレス通信に関し、より詳細には、フェーズドアレイ受信機において使用するための信号合成器に関する。

【背景技術】

【0003】

[0003]フェーズドアンテナアレイは、ミリメートル波（ｍｍＷａｖｅ）帯域（たとえば、数十ギガヘルツ）で動作するワイヤレス通信システム（たとえば、第５世代（５Ｇ）通信システム）において使用される。フェーズドアンテナアレイは、ワイヤレスデバイスが、増加した範囲に対して高い指向性で信号を送信および／または受信することを可能にする。

【発明の概要】

【0004】

[0004]以下では、１つまたは複数の実装形態の基本的理解を与えるために、そのような実装形態の簡略化された概要を提示する。本発明の概要は、すべての企図される実装形態の広範な概観ではなく、すべての実装形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実装形態の範囲を定めるものでもない。その唯一の目的は、後に提示されるより詳細な説明の前置きとして、１つまたは複数の実装形態のいくつかの概念を簡略化された形で提示することである。

【0005】

[0005]第１の態様は受信機に関する。受信機は、（複数の）第１の増幅器を含み、第１の増幅器の各々は、入力部と出力部とを備える。受信機はまた、（複数の）第２の増幅器を含み、第２の増幅器の各々は、入力部と出力部とを備え、第２の増幅器の出力部は、合成（combining）ノードに結合される。受信機はまた、伝送線路を含み、伝送線路の各々は、第１の増幅器のそれぞれの１つの出力部と第２の増幅器のそれぞれの１つの入力部との間に結合される。受信機は、合成ノードに結合された負荷と、（複数の）受信機要素とをさらに含み、受信機要素の各々は、入力部と出力部とを備え、受信機要素の各々の出力部は、第１の増幅器のそれぞれの１つの入力部に結合される。

【0006】

[0006]第２の態様は、信号合成のための方法に関する。本方法は、受信機要素から信号を受信することと、受信機要素からの信号を増幅して、第１の増幅信号にすることと、第１の増幅信号によって伝送線路を駆動することとを含む。本方法はまた、伝送線路から第１の増幅信号を受信することと、伝送線路からの第１の増幅信号を増幅して、第２の増幅信号にすることと、第２の増幅信号を合成信号へと合成することとを含む。

【0007】

[0007]上記の目的および関係する目的を達成するために、１つまたは複数の実装形態は、以下で十分に説明され、特に特許請求の範囲において指摘される特徴を含む。以下の説明および添付の図面は、１つまたは複数の実装形態のいくつかの例示的な態様を詳細に記載する。ただし、これらの態様は、様々な実装形態の原理が採用され得る様々な方法のうちのほんのいくつかを示すものであり、説明される実装形態は、すべてのそのような態様およびそれらの均等物を含むものとする。

【図面の簡単な説明】

【0008】

【図1】[0008]本開示のいくつかの態様による、移相器を使用してフェーズドアンテナアレイの受信方向をステアリングする例を示す図。

【図2】[0009]本開示のいくつかの態様によるフェーズドアンテナアレイの一例を示す図。

【図3】[0010]本開示のいくつかの態様によるフェーズドアレイ受信機の一例を示す図。

【図4】[0011]本開示のいくつかの態様によるフェーズドアレイ受信機の別の例を示す図。

【図5】[0012]本開示のいくつかの態様によるフェーズドアレイ受信機のまた別の例を示す図。

【図6】[0013]本開示のいくつかの態様によるデュアルバンドフェーズドアレイ受信機の一例を示す図。

【図7】[0014]本開示のいくつかの態様による合成器の一例を示す図。

【図8】[0015]本開示のいくつかの態様による、合成器の入力部がそれぞれの受信機要素に結合される例を示す図。

【図9】[0016]本開示のいくつかの態様による、電流増幅器の例示的な実装形態を示す図。

【図10】[0017]本開示のいくつかの態様による、調整可能な電流利得をもつ電流増幅器の例示的な実装形態を示す図。

【図11】[0018]本開示のいくつかの態様による、電流増幅器を含む合成器の一例を示す図。

【図12】[0019]本開示のいくつかの態様による、共通ゲート増幅器を含む合成器の一例を示す図。

【図13】[0020]本開示のいくつかの態様による、調整可能なチャネル幅をもつ共通ゲート増幅器を含む合成器の一例を示す図。

【図14A】[0021]本開示のいくつかの態様による、調整可能なチャネル幅をもつ共通ゲート増幅器の例示的な実装形態を示す図。

【図14B】[0022]本開示のいくつかの態様による、調整可能なチャネル幅をもつ共通ゲート増幅器の別の例示的な実装形態を示す図。

【図15】[0023]本開示のいくつかの態様による、電流増幅器と共通ゲート増幅器とを含む合成器の一例を示す図。

【図16】[0024]本開示のいくつかの態様による、整合ネットワークを含む合成器の一例を示す図。

【図17A】[0025]本開示のいくつかの態様による、整合ネットワークの例示的な実装形態を示す図。

【図17B】[0026]本開示のいくつかの態様による、整合ネットワークの別の例示的な実装形態を示す図。

【図18】[0027]本開示のいくつかの態様による、チップ間合成器の一例を示す図。

【図19】[0028]本開示のいくつかの態様による、ツリー構成で結合された複数の合成器の一例を示す図。

【図20】[0029]本開示のいくつかの態様による、チェーン構成で結合された複数の合成器の一例を示す図。

【図21】[0030]本開示のいくつかの態様による、信号合成のための方法を示すフローチャート。

【発明を実施するための形態】

【0009】

[0031]添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図され、本明細書で説明する概念が実施され得る唯一の構成を表すことを意図されていない。詳細な説明は、様々な概念の完全な理解を与えるための特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることが、当業者には明らかとなるであろう。いくつかの例では、そのような概念を不明瞭にすることを避けるために、周知の構造および構成要素がブロック図形式で示される。

【0010】

[0032]ｍｍＷａｖｅ帯域においてワイヤレス通信システム（たとえば、５Ｇ通信システム）を動作させることによって、ワイヤレス通信システムは、より高いデータレートに対してより広い帯域幅で信号を送信することが可能になる。しかしながら、ｍｍＷａｖｅ帯域において動作するワイヤレス通信システムは、高い信号減衰に問題があり得る。高い信号減衰を補償するために、ｍｍＷａｖｅ帯域において動作するワイヤレスデバイスは、ワイヤレスデバイスが改善された範囲に対して高い指向性で信号を受信および／または送信することを可能にするフェーズドアンテナアレイを含む。

【0011】

[0033]フェーズドアンテナアレイの受信方向は、フェーズドアンテナアレイ内のアンテナによって受信された信号の位相をシフトすることによって電子的にステアリングされ得る。この例は、フェーズドアンテナアレイにおける２つの隣接するアンテナ１１０－１および１１０－２の例を示す図１に示されている。アンテナ１１０－１～１１０－２は、それぞれ、調整可能な（すなわち、同調可能な）移相器（phase shifters）１１５－１～１１５－２に結合される。各移相器１１５－１および１１５－２は、そのそれぞれのアンテナ１１０－１および１１０－２によって受信された信号の位相をシフトするように構成される。

【0012】

[0034]この例では、アンテナ１１０－１と１１０－２との間の距離（すなわち、間隔）はｄであり、フェーズドアンテナアレイによって受信される無線信号の波面は、アンテナボアサイト(antenna boresight)に対して角度θで到達する。この例では、無線信号の波面は、アンテナ１１０－２に到達するのにアンテナ１１０－１に対してｄ・ｓｉｎθの追加の距離を進む必要がある。この追加の距離は、次の時間遅延に変換される。

【0013】

【数1】

【0014】

ここで、Δｔは時間遅延であり、ｃは無線信号の伝搬速度である。時間遅延Δｔは、次のように所与の周波数ｆに対する位相シフトとして表され得る。

【0015】

【数2】

【0016】

ここで、Δφは、アンテナ１１０－１と１１０－２との間の位相シフトである。式（１）および式（２）は、位相シフトを次のように表すために組み合わせられ得る。

【0017】

【数3】

【0018】

ここで、λは無線信号の波長であり、ｃ／ｆによって与えられる。フェーズドアンテナアレイの受信方向を角度θに設定するために、移相器１１５－１および１１５－２は、式（３）における位相シフトΔφを取り消す、アンテナ１１０（１）と１１０（２）との間の位相シフトを提供するように調整され得る。位相シフトΔφを取り消すことによって、移相器１１５－２および１１５－２は、角度θでアンテナ１１０－１および１１０－２によって受信された信号の位相を揃え、信号が強め合うように合成されることを可能にする。図１は、説明しやすいように、２つのアンテナ１１０－１および１１０－２の例を示すが、図１に示された原理は、所望の方向に信号を受信するために、フェーズドアンテナアレイ全体またはフェーズドアンテナアレイのサブセクションに拡張され得ることを諒解されたい。

【0019】

[0035]図２は、複数のアンテナ２１０－１～２１０－ｋを含むフェーズドアンテナアレイ２０５の一例を示す。図２では、各アンテナ２１０－１～２１０－ｋは、小さい正方形で表される。フェーズドアンテナアレイ２０５内の各アンテナ２１０－１～２１０－ｋは、アンテナ素子または別の用語で呼ばれることもある。この例では、アンテナ２１０－１～２１０－ｋは、２次元アレイで配置されているが、アンテナ２１０－１～２１０－ｋは、１次元アレイまたは３次元アレイで配置される場合もあることを諒解されたい。アンテナ２１０－１～２１０－ｋの各々は、パッチアンテナまたは別のタイプのアンテナによって実装され得る。図２に示される例では、フェーズドアンテナアレイ２０５は、６４個のアンテナ２１０－１～２１０－ｋを含む。しかしながら、フェーズドアンテナアレイ２０５は、異なる数のアンテナ２１０－１～２１０－ｋを含み得ることを諒解されたい。フェーズドアンテナアレイ２０５は、数十個から数百個のアンテナを含み得る。

【0020】

[0036]フェーズドアンテナアレイ２０５は、ワイヤレスデバイス（たとえば、５Ｇワイヤレスデバイス）が高い指向性で信号を受信および／または送信することを可能にするために、ワイヤレスデバイスに組み込まれ得る。フェーズドアンテナアレイ２０５の受信方向は、移相器を使用して（たとえば、式（３）に基づいて）電子的にステアリングされ得る。たとえば、フェーズドアンテナアレイ２０５の受信方向は、ワイヤレスデバイスに信号を送信する別のワイヤレスデバイスの方向を向くように設定され得る。

【0021】

[0037]ｍｍＷａｖｅ帯域においてワイヤレスデバイスを動作させる利点は、ｍｍＷａｖｅ帯域が（たとえば、ミリメートル範囲における）小型アンテナの使用を可能にすることである。ｍｍＷａｖｅ帯域におけるアンテナ２１０－１～２１０－ｋの小さいサイズは、フェーズドアンテナアレイ２０５の面積を大幅に低減する。これは、フェーズドアンテナアレイ２０５が、ハンドセット、小型基地局（たとえば、顧客構内機器（ＣＰＥ：customer premises equipment））、または別のワイヤレスデバイスに組み込まれることを可能にする。

【0022】

[0038]図３は、フェーズドアンテナアレイ（たとえば、フェーズドアンテナアレイ２０５）内のアンテナから信号を受信するためのフェーズドアレイ受信機３１０の一例を示す。フェーズドアレイ受信機３１０は、複数の受信機要素３１５－１～３１５－ｎを含み、受信機要素３１５－１～３１５－ｎの各々は、それぞれの入力部３１２－１～３１２－ｎを介してフェーズドアンテナアレイ内のそれぞれのアンテナに結合される。一例では、受信機要素３１５－１～３１５－ｎの数は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋの数に等しく、その場合、ｎはｋに等しい。別の例では、受信機要素３１５－１～３１５－ｎの数は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋの数よりも少ない。この例では、受信機要素３１５－１～３１５－ｎの各々は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋのうちのｎ個のそれぞれの１つに結合され得る。

【0023】

[0039]受信機要素３１５－１～３１５－ｎの各々は、それぞれの低雑音増幅器（ＬＮＡ：low noise amplifier）３２０－１～３２０－ｎと、それぞれの移相器３２５－１～３２５－ｎとを含む。ＬＮＡ３２０－１～３２０－ｎの各々は、そのそれぞれのアンテナ（たとえば、アンテナ２１０－１～２１０－ｋのそれぞれの１つ）からの信号を増幅するように構成され、可変利得を有し得る。

【0024】

[0040]移相器３２５－１～３２５－ｎの各々は、そのそれぞれの信号の位相をそれぞれの位相シフトだけシフトするように構成される。移相器３２５－１～３２５－ｎは、フェーズドアンテナアレイの受信方向を（たとえば、送信デバイスに向かう方向に）設定するために使用される。この点について、位相シフトコントローラ３５５は、移相器３２５－１～３２５－ｎがアンテナによって受信された信号の位相を所望の受信方向に揃えるように、移相器３２５－１～３２５－ｎの位相シフトを設定する。これは、所望の受信方向においてアンテナによって受信された信号が、以下でさらに説明するように、強め合うように合成されることを可能にする。説明しやすいように、位相シフトコントローラ３５５と移相器３２５－１～３２５－ｎとの間の個々の接続は、図３には明示的に示されていない。

【0025】

[0041]フェーズドアレイ受信機３１０はまた、複数の伝送線路３３０－１～３３０－ｎと合成器３４０とを含む。伝送線路３３０－１～３３０－ｎの各々は、受信機要素３１５－１～３１５－ｎのそれぞれの１つの出力部３２７－１～３２７－ｎと合成器３４０との間に結合される。受信機要素３１５－１～３１５－ｎは、受信機要素３１５－１～３１５－ｎの出力信号を合成器３４０にルーティングする伝送線路３３０－１～３３０－ｎによって互いに離間され得る。

【0026】

[0042]合成器３４０は、受信機要素３１５～３１５－ｎの信号の出力信号をそれぞれの伝送線路３３０－１～３３０－ｎを介して受信し、出力信号を合成信号へと合成し、合成信号を合成器３４０の出力部３５０において出力する。上記で説明したように、移相器３２５－１～３２５－ｎは、アンテナによって受信された信号の位相を所望の受信方向に揃える。その結果、合成器３４０は、合成信号を生成するために、所望の受信方向に対応する信号を強め合うように合成する。合成器３４０は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、アナログデジタル変換、復調、ベースバンド処理など）のために合成信号を受信回路（図示せず）に出力するか、または後続の合成段階において合成信号を別の合成器（図示せず）に出力し得る。

【0027】

[0043]図４は、フェーズドアンテナアレイ（たとえば、フェーズドアンテナアレイ２０５）内のアンテナから信号を受信するためのフェーズドアレイ受信機４１０の別の例を示す。フェーズドアレイ受信機４１０は、複数の受信機要素４１５－１～４１５－ｎを含み、受信機要素４１５－１～４１５－ｎの各々は、それぞれの入力部４１２－１～４１２－ｎを介してフェーズドアンテナアレイ内のそれぞれのアンテナに結合される。一例では、受信機要素４１５－１～４１５－ｎの数は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋの数に等しく、その場合、ｎはｋに等しい。別の例では、受信機要素４１５－１～４１５－ｎの数は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋの数よりも少ない。この例では、受信機要素４１５－１～４１５－ｎの各々は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋのｎ個のそれぞれの１つに結合され得る。

【0028】

[0044]受信機要素４１５－１～４１５－ｎの各々は、それぞれの低雑音増幅器（ＬＮＡ）４２０－１～４２０－ｎと、それぞれの移相器４２４－１～４２４－ｎと、それぞれの混合器４２６－１～４２６－ｎとを含む。ＬＮＡ４２０－１～４２０－ｎの各々は、そのそれぞれのアンテナ（たとえば、アンテナ２１０－１～２１０－ｋのそれぞれの１つ）からの信号を増幅するように構成され、可変利得を有し得る。

【0029】

[0045]移相器４２４－１～４２４－ｎの各々は、そのそれぞれの信号の位相をそれぞれの位相シフトだけシフトするように構成される。移相器４２４－１～４２４－ｎは、フェーズドアンテナアレイの受信方向を（たとえば、送信デバイスに向かう方向に）設定するために使用される。この点について、位相シフトコントローラ４５５は、移相器４２４－１～４２４－ｎがアンテナによって受信された信号の位相を所望の受信方向に揃えるように、移相器４２４－１～４２４－ｎの位相シフトを設定する。これは、所望の受信方向においてアンテナによって受信された信号が、以下でさらに説明するように、強め合うように合成される(constructively combined)ことを可能にする。説明しやすいように、位相シフトコントローラ４５５と移相器４２５－１～４２５－ｎとの間の個々の接続は、図４には明示的に示されていない。

【0030】

[0046]混合器４２６－１～４２６－ｎの各々は、局部発振器（ＬＯ：local oscillator）４３５からＬＯ信号を受信し、そのそれぞれの移相器４２４－１～４２４－ｎからの信号を周波数ダウンコンバートするために、そのそれぞれの移相器４２４－１～４２４－ｎからの信号をＬＯ信号と混合するように構成される。周波数ダウンコンバートは、無線周波数（ＲＦ）から中間周波数（ＩＦ）にし得る。したがって、この例では、信号合成の前に、受信機要素４１５－１～４１５－ｎにおいて、周波数ダウンコンバートが実行される。

【0031】

[0047]フェーズドアレイ受信機４１０はまた、複数の伝送線路４３０－１～４３０－ｎと合成器４４０とを含む。伝送線路４３０－１～４３０－ｎの各々は、受信機要素４１５－１～４１５－ｎのそれぞれの１つの出力部４２８－１～４２８－ｎと合成器４４０との間に結合される。受信機要素４１５－１～４１５－ｎは、受信機要素４１５－１～４１５－ｎの出力信号を合成器４４０にルーティングする伝送線路４３０－１～４３０－ｎによって互いに離間され得る。

【0032】

[0048]合成器４４０は、受信機要素４１５～４１５－ｎの信号の出力信号をそれぞれの伝送線路４３０－１～４３０－ｎを介して受信し、出力信号を合成信号へと合成し、合成信号を合成器４４０の出力部４５０において出力する。上記で説明したように、移相器４２４－１～４２４－ｎは、アンテナによって受信された信号の位相を所望の受信方向に揃える。その結果、合成器４４０は、合成信号を生成するために、所望の受信方向に対応する信号を強め合うように合成する。合成器４４０は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、アナログデジタル変換、復調、ベースバンド処理など）のために合成信号を受信回路（図示せず）に出力するか、または後続の合成段階において合成信号を別の合成器（図示せず）に出力し得る。

【0033】

[0049]図４の例では、合成器４４０は、ＩＦ領域において信号を合成する。これは、受信機要素４１５－１～４１５－ｎ内の混合器４２６－１～４２６－ｎにおいて、ＲＦからＩＦへの周波数ダウンコンバートが実行されるからである。その結果、受信機要素４１５－１～４１５－ｎの出力信号（合成器４４０によって合成される）はＩＦ信号となる。対照的に、図３の合成器３４０は、ＲＦ領域において信号を合成する。図３の例では、信号合成後に、周波数ダウンコンバートが実行される。

【0034】

[0050]図４のフェーズドアレイ受信機４１０は、図３のフェーズドアレイ受信機３１０よりも多くのハードウェアを含み得る。これは、フェーズドアレイ受信機４１０が、合成器４４０による信号合成の前に、アンテナからのＲＦ信号をＩＦ信号に周波数ダウンコンバートするために受信機要素４１５－１～４１５－ｎ内に混合器４２６－１～４２６－ｎを含むためである。対照的に、図３の合成信号は、１つの混合器（図３には図示せず）を使用してＲＦからＩＦに周波数ダウンコンバートされ得る。フェーズドアレイ受信機４１０はより多くのハードウェアを必要とし得るが、合成器４４０においてＩＦ信号を合成することは、ＲＦ信号を合成することと比較して合成器４４０の動作周波数を低下させるという利益を有する。合成器４４０におけるより低い周波数は、合成器４４０における寄生（たとえば、寄生キャパシタンス）に起因して、より低い信号損失を生じ得、合成器４４０の性能を改善する。したがって、受信機要素４１５－１～４１５－ｎに混合器４２６－１～４２６－ｎを含めることに関連する追加のハードウェアコストは、合成器４４０における寄生に起因するより低い信号損失によって相殺され得る。

【0035】

[0051]図５は、フェーズドアンテナアレイ（たとえば、フェーズドアンテナアレイ２０５）内のアンテナから信号を受信するためのフェーズドアレイ受信機５１０の別の例を示す。フェーズドアレイ受信機５１０は、複数の受信機要素５１５－１～５１５－ｎを含み、受信機要素５１５－１～５１５－ｎの各々は、それぞれの入力部５１２－１～５１２－ｎを介してフェーズドアンテナアレイ内のそれぞれのアンテナに結合される。一例では、受信機要素５１５－１～５１５－ｎの数は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋの数に等しく、その場合、ｎはｋに等しい。別の例では、受信機要素５１５－１～５１５－ｎの数は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋの数よりも少ない。この例では、受信機要素５１５－１～５１５－ｎの各々は、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋのｎ個のそれぞれの１つに結合され得る。

【0036】

[0052]受信機要素５１５－１～５１５－ｎの各々は、それぞれの低雑音増幅器（ＬＮＡ）５２０－１～５２０－ｎと、それぞれの移相器５２２－１～５２２－ｎと、それぞれの混合器５２５－１～５２５－ｎとを含む。ＬＮＡ５２０－１～５２０－ｎの各々は、そのそれぞれのアンテナ（たとえば、アンテナ２１０－１～２１０－ｋのそれぞれの１つ）からの信号を増幅するように構成され、可変利得を有し得る。

【0037】

[0053]移相器５２２－１～５２２－ｎの各々は、局部発振器（ＬＯ）５３５からＬＯ信号を受信し、それぞれの位相シフトしたＬＯ信号を生成するために、受信したＬＯ信号の位相をそれぞれの位相シフトだけシフトするように構成される。移相器５２２－１～５２２－ｎの各々は、そのそれぞれの位相シフトしたＬＯ信号を、そのそれぞれの混合器５２５－１～５２５－ｎに出力する。

【0038】

[0054]混合器５２５－１～５２５－ｎの各々は、そのそれぞれのＬＮＡ５２０－１～５２０－ｎからの信号の周波数ダウンコンバートおよび位相シフトされたバージョンを生成するために、そのそれぞれのＬＮＡ５２０－１～５２０－ｎからの信号を、そのそれぞれの移相器５２２－１～５２２－ｎからの位相シフトしたＬＯ信号と混合するように構成される。周波数ダウンコンバートは、無線周波数（ＲＦ）から中間周波数（ＩＦ）にし得る。この場合、受信機要素５１５－１～５１５－ｎによって受信される信号はＲＦ信号であり、混合器５２５－１～５２５－ｎの出力信号はＩＦ信号である。したがって、この例では、受信機要素５１５－１～５１５－ｎにおいて、周波数ダウンコンバートおよび位相シフトが実行される。

【0039】

[0055]いくつかの態様では、位相シフトコントローラ５５５は、所望の受信方向（たとえば、送信デバイスに向かう方向）に従って移相器５２２－１～５２２－ｎの位相シフトを設定する。この点について、位相シフトコントローラ５５５は、所望の受信方向に対応する混合器５２５－１～５２５－ｎの出力信号が同相でほぼ揃うように、移相器５２２－１～５２２－ｎの位相シフトを設定し得る。これは、所望の受信方向に対応する信号が、以下でさらに説明するように、強め合うように合成されることを可能にする。説明しやすいように、位相シフトコントローラ５５５と移相器５２２－１～５２２－ｎとの間の個々の接続は、図５には明示的に示されていない。

【0040】

[0056]フェーズドアレイ受信機５１０はまた、複数の伝送線路５３０－１～５３０－ｎと合成器５４０とを含む。伝送線路５３０－１～５３０－ｎの各々は、受信機要素５１５－１～５１５－ｎのそれぞれの１つの出力部５２７－１～５２７－ｎと合成器５４０との間に結合される。受信機要素５１５－１～５１５－ｎは、受信機要素５１５－１～５１５－ｎの出力信号を合成器５４０にルーティングする伝送線路５３０－１～５３０－ｎによって互いに離間され得る。

【0041】

[0057]合成器５４０は、受信機要素５１５－１～５１５－ｎの信号の出力信号をそれぞれの伝送線路５３０－１～５３０－ｎを介して受信し、出力信号を合成信号へと合成し、合成信号を合成器５４０の出力部５５０において出力する。上記で説明したように、所望の受信方向に対応する混合器５２５－１～５２５－ｎの出力信号は、同相でほぼ揃っている。その結果、合成器５４０は、合成信号を生成するために、所望の受信方向に対応する信号を強め合うように合成する。合成器５４０は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、アナログデジタル変換、復調、ベースバンド処理など）のために合成信号を受信回路（図示せず）に出力するか、または後続の合成段階において合成信号を別の合成器（図示せず）に出力し得る。

【0042】

[0058]図６は、本開示のいくつかの態様によるデュアルバンドフェーズドアレイ受信機６０５の一例を示す。デュアルバンドフェーズドアレイ受信機６０５は、ローバンド（ＬＢ）受信機６１０とハイバンド（ＨＢ）受信機６４０とを含む。ＬＢ受信機６１０は、ＬＢにおけるフェーズドアンテナアレイのアンテナから信号を受信するために使用され、ＨＢ受信機６４０は、ＨＢにおけるフェーズドアンテナアレイのアンテナから信号を受信するために使用される。一例では、ＬＢは２４～３３ＧＨｚの周波数範囲内にあり得、ＨＢは３７～４３ＧＨｚの周波数範囲内にあり得る。ＬＢおよびＨＢは、上記に与えた例示的な周波数範囲に限定されないことを諒解されたい。一般に、ＬＢは第１の周波数範囲内にあり得、ＨＢは第２の周波数範囲内にあり得、第１の周波数範囲は第２の周波数範囲よりも低い。ＬＢ受信機６１０およびＨＢ受信機６４０は、同じフェーズドアンテナアレイから信号を受信するか、または別のフェーズドアンテナアレイから信号を受信し得る。

【0043】

[0059]ＬＢ受信機６１０は、複数の受信機要素６１５－１～６１５－ｎを含み、受信機要素６１５－１～６１５－ｎの各々は、それぞれの入力６１２－１～６１２－ｎを介してフェーズドアンテナアレイ（たとえば、フェーズドアンテナアレイ２０５）のそれぞれのアンテナに結合される。受信機要素６１５－１～６１５－ｎの各々は、それぞれの低雑音増幅器（ＬＮＡ）６２０－１～６２０－ｎと、それぞれの移相器６２５－１～６２５－ｎとを含む。ＬＮＡ６２０－１～６２０－ｎの各々は、そのそれぞれのアンテナからの信号を増幅するように構成され、可変利得を有し得る。移相器６２５－１～６２５－ｎの各々は、以下でさらに説明するように、ＬＢに関して所望の受信方向に従って、そのそれぞれの信号の位相をそれぞれの位相シフトだけシフトするように構成される。

【0044】

[0060]ＬＢ受信機６１０はまた、複数の伝送線路６３０－１～６３０－ｎと、第１の合成器６３５とを含む。伝送線路６３０－１～６３０－ｎの各々は、受信機要素６１５－１～６１５－ｎのそれぞれの１つの出力部６１８－１～６１８－ｎと、第１の合成器６３５との間に結合される。

【0045】

[0061]第１の合成器６３５は、受信機要素６１５－１～６１５－ｎの出力信号をそれぞれの伝送線路６３０－１～６３０－ｎを介して受信し、ＬＢ出力信号を合成信号へと合成し、ＬＢ合成信号を第１の合成器６３５の出力部６３８において出力する。

【0046】

[0062]ＨＢ受信機６４０は、複数の受信機要素６４５－１～６４５－ｍを含み、受信機要素６４５－１～６４５－ｍの各々は、それぞれの入力６４２－１～６４２－ｍを介してフェーズドアンテナアレイ（たとえば、フェーズドアンテナアレイ２０５）のそれぞれのアンテナに結合される。ＨＢ受信機６４０に結合されたフェーズドアンテナアレイは、ＬＢ受信機６１０に結合された同じフェーズドアンテナアレイであっても、異なるフェーズドアンテナアレイであってもよい。ＨＢ受信機６４０内の受信機要素６４５－１～６４５－ｍの数は、ＬＢ受信機６１０内の受信機要素６１５－１～６１５－ｎの数と同じであっても、異なっていてもよい。

【0047】

[0063]受信機要素６４５－１～６４５－ｍの各々は、それぞれの低雑音増幅器（ＬＮＡ）６５０－１～６５０－ｍと、それぞれの移相器６５５－１～６５５－ｍとを含む。ＬＮＡ６５０－１～６５０－ｍの各々は、そのそれぞれのアンテナからの信号を増幅するように構成され、可変利得を有し得る。移相器６５５－１～６５５－ｍの各々は、以下でさらに説明するように、ＨＢに関して所望の受信方向に従って、そのそれぞれの信号の位相をそれぞれの位相シフトだけシフトするように構成される。

【0048】

[0064]ＨＢ受信機６４０はまた、複数の伝送線路６６０－１～６６０－ｍと、第２の合成器６６５とを含む。伝送線路６６０－１～６６０－ｍの各々は、受信機要素６４５－１～６４５－ｍのそれぞれの出力部６４８－１～６４８－ｍと、第２の合成器６６５との間に結合される。

【0049】

[0065]第２の合成器６６５は、受信機要素６４５－１～６４５－ｍの出力信号をそれぞれの伝送線路６６０－１～６６０－ｍを介して受信し、ＨＢ出力信号を合成信号へと合成し、ＨＢ合成信号を第２の合成器６６５の出力部６６８において出力する。

【0050】

[0066]デュアルバンドフェーズドアレイ受信機６０５はまた、第３の合成器６７５を含む。第３の合成器６７５は、伝送線路６７０－１を介して第１の合成器６３５の出力部６３８に結合され、伝送線路６７０－２を介して第２の合成器６６５の出力部６６８に結合される。第３の合成器６７５は、第１の合成器６３５からのＬＢ合成信号と第２の合成器６６５からのＨＢ合成信号とを、デュアルバンド合成信号へと合成し、第３の合成器６７５の出力部６７８においてデュアルバンド合成信号を出力するように構成される。第３の合成器６７５は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、復調、アナログデジタル変換、ベースバンド処理など）のためにデュアルバンド合成信号を受信回路（図示せず）に出力するか、または後続の合成段階においてデュアルバンド合成信号を別の合成器（図示せず）に出力し得る。

【0051】

[0067]いくつかの態様では、移相器６２５－１～６２５－ｎおよび６５５－１～６５５－ｍの位相シフトは、位相シフトコントローラ６８０によって制御される。説明しやすいように、位相シフトコントローラ６８０と移相器６２５－１～６２５－ｎおよび６５５－１～６５５－ｍとの間の個々の接続は、図６には明示的に示されていない。

【0052】

[0068]位相シフトコントローラ６８０は、ＬＢに関して所望の受信方向に従って（たとえば、ＬＢにおいて送信するデバイスに向かう方向に）ＬＢ受信機６１０内の移相器６２５－１～６２５－ｎの位相シフトを設定する。この点について、位相シフトコントローラ６８０は、移相器６２５－１～６２５－ｎがＬＢに関して所望の受信方向に対応する信号の位相を揃えるように、移相器６２５－１～６２５－ｎの位相シフトを設定する。これは、第１の合成器６３５が、ＬＢに関して所望の受信方向に対応する信号を強め合うように合成することを可能にする。

【0053】

[0069]位相シフトコントローラ６８０はまた、ＨＢに関して所望の受信方向に従って（たとえば、ＨＢにおいて送信するデバイスに向かう方向に）ＨＢ受信機６４０内の移相器６５５－１～６５５－ｍの位相シフトを設定する。この点について、位相シフトコントローラ６８０は、移相器６５５－１～６５５－ｍがＨＢに関して所望の受信方向に対応する信号の位相を揃えるように、移相器６５５－１～６５５－ｍの位相シフトを設定する。これは、第２の合成器６６５が、ＨＢに関して所望の受信方向に対応する信号を強め合うように合成することを可能にする。ＨＢに関する所望の受信方向は、ＬＢに関する所望の方向とは異なり得る。

【0054】

[0070]図７は、本開示のいくつかの態様による例示的な合成器７１０を示す。合成器７１０は、複数の入力部７１２－１～７１２－ｎ（「Ｉｎ₁」～「Ｉｎ_n」と標示される）と、１つの出力部７５０（「ｏｕｔ」と標示される）とを有する。合成器７１０は、入力部７１２－１～７１２－ｎにおいて信号を受信し、受信信号を合成信号へと合成し、合成信号を出力部７５０において出力するように構成される。合成器７１０に入力される信号は、受信機要素（たとえば、受信機要素３１５－１～３１５－ｎ、４１５－１～４１５－ｎ、５１５－１～５１５－ｎ、６１５－１～６１５－ｎ、または６４５－１～６４５－ｍ）から来る場合がある。この場合、合成器７１０の入力部７１２－１～７１２－ｎの各々は、受信機要素のそれぞれの１つの出力部に結合される。合成器７１０は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、アナログデジタル変換、復調、ベースバンド処理など）のために合成信号を受信回路（図示せず）に出力するか、または後続の合成段階において合成信号を別の合成器（図示せず）に出力し得る。

【0055】

[0071]合成器７１０は、複数の第１の増幅器７２０－１～７２０－ｎと、複数の伝送線路７２５－１～７２５－ｎと、複数の第２の増幅器７３０－１～７３０－ｎと、負荷７４０とを含む。伝送線路７２５－１～７２５－ｎは、以下でさらに説明するように、合成器７１０によって合成される信号をルーティングするために使用される。

【0056】

[0072]第１の増幅器７２０－１～７２０－ｎの各々は、合成器７１０の入力部７１２－１～７１２－ｎのそれぞれの１つに結合された入力部７２２－１～７２２－ｎと、伝送線路７２５－１～７２５－ｎのそれぞれの１つの第１の端部に結合された出力部７２４－１～７２４－ｎとを有する。合成器７１０の入力部７１２－１～７１２－ｎの各々がそれぞれの受信機要素の出力部に結合される例では、第１の増幅器７２０－１～７２０－ｎの各々の入力部は、それぞれの受信機要素の出力信号を受信する。第１の増幅器７２０－１～７２０－ｎの各々は、そのそれぞれの入力部７２２－１～７２２－ｎにおいて信号を増幅し、得られた増幅信号をそれぞれの伝送線路７２５－１～７２５－ｎに出力するように構成される。第１の増幅器７２０－１～７２０－ｎの各々は、電流増幅器、相互コンダクタンス増幅器、電圧増幅器、または別のタイプの増幅器によって実装され得る。

【0057】

[0073]第２の増幅器７３０－１～７３０－ｎの各々は、伝送線路７２５－１～７２５－ｎのそれぞれの１つの第２の端部に結合された入力部７３２－１～７３２－ｎと、合成ノード７３５に結合された出力部７３４－１～７３４－ｎとを有する。図７に示すように、伝送線路７２５－１～７２５－ｎの各々は、それぞれの第１の増幅器７２０－１～７２０－ｎから、それぞれの第２の増幅器７３０－１～７３０－ｎに信号をルーティングするために、それぞれの第１の増幅器７２０－１～７２０－ｎの出力部７２４－１～７２４－ｎとそれぞれの第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎとの間に結合される。伝送線路７２５－１～７２５－ｎは、１つまたは複数のチップ（すなわち、ダイ）上の金属トレース、プリント回路板上の金属トレース、ケーブル（たとえば、同軸ケーブル）、またはそれらの任意の組合せを含み得る。伝送線路７２５－１～７２５－ｎは、図７では直線状に示されているが、そうである必要はないことを諒解されたい。たとえば、伝送線路７２５－１～７２５－ｎの１つまたは複数は、（たとえば、第１の増幅器７２０－１～７２０－ｎおよび第２の増幅器７３０－１～７３０－ｎのレイアウトに応じて）非直線経路をたどり得る。

【0058】

[0074]負荷７４０は、電圧供給レールと合成ノード７３５との間に結合され、第２の増幅器７３０－１～７３０－ｎに出力負荷を提供する。負荷７４０は、以下でさらに説明するように、インダクタ、チョーク、バイアスＴネットワーク、共振器、または別のタイプの負荷によって実装され得る。

【0059】

[0075]第２の増幅器７３０－１～７３０－ｎの各々は、そのそれぞれの伝送線路７２５－１～７２５－ｎからの信号を増幅し、および／または緩衝増幅器として機能する（たとえば、負荷７４０とそれぞれの伝送線路７２５－１～７２５－ｎとの間に高い負荷絶縁を提供する）ように構成され得る。第２の増幅器７３０－１～７３０－ｎの出力信号は、合成信号を生成するために合成ノード７３５において合成される。一例では、第２の増幅器７３０－１～７３０－ｎの出力信号は、合成ノード７３５において合成電流へと合成される電流である。この例では、合成電流は、合成器７１０の合成信号を提供する電圧を生成するために、負荷７４０を通って流れる。合成信号は、合成器７１０の出力部７５０において出力される。合成器７１０は、合成信号を、さらなる処理のために受信回路（図示せず）に、または後続の合成段階における別の合成器（図示せず）に出力し得る。

【0060】

[0076]上記で説明したように、合成器７１０の入力部７１２－１～７１２－ｎの各々は、それぞれの受信機要素の出力部に結合され得る。この点について、図８は、合成器７１０のそれぞれの入力部７１２－１～７１２－ｎに結合された受信機要素８１５－１～８１５－ｎの一例を示す。この例では、受信機要素８１５－１～８１５－ｎは、図３の例示的な受信機要素３１５－１～３１５－ｎ、図４の例示的な受信機要素４１５－１～４１５－ｎ、図５の例示的な受信機要素５１５－１～５１５－ｎ、図６の例示的な受信機要素６１５－１～６１５－ｎ、または図６の例示的な受信機要素６４５－１～６４５－ｍによって実装され得る。

【0061】

[0077]受信機要素８１５－１～８１５－ｎの各々は、それぞれのアンテナ８１０－１～８１０－ｎに結合されたそれぞれの入力部８２２－１～８２２－ｎと、合成器７１０のそれぞれの入力部７１２－１～７１２－ｎに結合されたそれぞれの出力部８２４－１～８２４－ｎとを有する。アンテナ８１０－１～８１０－ｎは、フェーズドアンテナアレイ内のアンテナ（たとえば、フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋのうちの２つまたはそれ以上）であり得る。受信機要素８１５－１～８１５－ｎの各々は、それぞれの入力部８２２－１～８２２－ｎを介してそれぞれのアンテナ８１０－１～８１０－ｎからそれぞれの信号（たとえば、それぞれのＲＦ信号）を受信し、それぞれの信号を処理するように構成される。たとえば、受信機要素８１５－１～８１５－ｎの各々は、上記で説明したように、フェーズドアンテナアレイの受信方向を設定するために、それぞれの信号の位相をそれぞれの位相シフトだけシフトし得る。この例では、受信機要素８１５－１～８１５－ｎの各々は、それぞれの信号の位相をシフトするためのそれぞれの移相器（たとえば、移相器３２５－１～３２５－ｎ、４２４－１～４２４－ｎ、５２２－１～５２２－ｎ、６２５－１～６２５－ｎ、または６５５－１～６５５－ｍのそれぞれの１つ）を含み得る。受信機要素８１５－１～８１５－ｎの移相器の位相設定は、同じであっても、異なってもよい。

【0062】

[0078]受信機要素８１５－１～８１５－ｎの各々はまた、それぞれの信号を増幅するように構成され得る。この例では、受信機要素８１５－１～８１５－ｎの各々は、それぞれの信号を増幅するためのそれぞれのＬＮＡ（たとえば、ＬＮＡ３２０－１～３２０－ｎ、４２０－１～４２０－ｎ、５２０－１～５２０－ｎ、６２０－１～６２０－ｎ、または６５０－１～６５０－ｍのそれぞれの１つ）を含み得る。

【0063】

[0079]受信機要素８１５－１～８１５－ｎの各々はまた、それぞれの信号を（たとえば、ＲＦからＩＦに）周波数ダウンコンバートするように構成され得る。この例では、受信機要素８１５－１～８１５－ｎの各々は、それぞれの信号を周波数ダウンコンバートするためのそれぞれの混合器（たとえば、混合器４２６－１～４２６－ｎまたは５２５－１～５２５－ｎのそれぞれの１つ）を含み得る。

【0064】

[0080]受信機要素８１５－１～８１５－ｎの各々は、それぞれの出力部８２４－１～８２４－ｎにおいてそれぞれの処理された信号（たとえば、増幅された、位相シフトされた、および／または周波数ダウンコンバートされた信号）を出力する。受信機要素８１５－１～８１５－ｎの出力部８２４－１～８２４－ｎにおいて出力される処理された信号は、受信機要素８１５－１～８１５－ｎの出力信号を提供する。

【0065】

[0081]合成器７１０は、図７を参照しながら上記で説明したように、それぞれの入力部７１２－１～７１２－ｎを介して受信機要素８１５－１～８１５－ｎの出力信号を受信し、受信した出力信号を合成信号へと合成し、合成信号を出力部７５０において出力する。合成器７１０は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、アナログデジタル変換、復調、ベースバンド処理など）のために合成信号を受信回路（図示せず）に出力するか、または後続の合成段階において合成信号を別の合成器（図示せず）に出力し得る。

【0066】

[0082]受信機要素８１５－１～８１５－ｎが図３の例示的な受信機要素３１５－１～３１５－ｎによって実装される例では、入力部８２２－１～８２２－ｎは、図３の入力部３１２－１～３１２－ｎに対応し、出力部８２４－１～８２４－ｎは、図３の出力部３２７－１～３２７－ｎに対応する。

【0067】

[0083]受信機要素８１５－１～８１５－ｎが図４の例示的な受信機要素４１５－１～４１５－ｎによって実装される例では、入力部８２２－１～８２２－ｎは、図４の入力部４１２－１～４１２－ｎに対応し、出力部８２４－１～８２４－ｎは、図４の出力部４２８－１～４２８－ｎに対応する。

【0068】

[0084]受信機要素８１５－１～８１５－ｎが図５の例示的な受信機要素５１５－１～５１５－ｎによって実装される例では、入力部８２２－１～８２２－ｎは、図５の入力部５１２－１～５１２－ｎに対応し、出力部８２４－１～８２４－ｎは、図５の出力部５２７－１～５２７－ｎに対応する。

【0069】

[0085]受信機要素８１５－１～８１５－ｎが図６の例示的な受信機要素６１５－１～６１５－ｎによって実装される例では、入力部８２２－１～８２２－ｎは、図６の入力部６１２－１～６１２－ｎに対応し、出力部８２４－１～８２４－ｎは、図６の出力部６１８－１～６１８－ｎに対応する。

【0070】

[0086]受信機要素８１５－１～８１５－ｎが図６の例示的な受信機要素６４５－１～６４５－ｍによって実装される例では、入力部８２２－１～８２２－ｎは、図６の入力部６４２－１～６４２－ｍに対応し、出力部８２４－１～８２４－ｎは、図６の出力部６４８－１～６４８－ｍに対応する。この例では、図８の「ｎ」（受信機要素８１５－１～８１５－ｎの数を示す）は、図６の「ｎ」（ＬＢ受信機６１０内の受信機要素６１５－１～６１５－ｎの数を示す）と必ずしも等しいとは限らない。

【0071】

[0087]合成器７１０は、受信機要素からの信号を合成することに限定されないことを諒解されたい。たとえば、合成器７１０はまた、前の合成段階における２つまたはそれ以上の合成器からの信号を合成するために使用され得る。一例では、合成器７１０は、図６のＬＢ合成信号とＨＢ合成信号とを、デュアルバンド合成信号へと合成するために使用され得る。この例では、合成器７１０の入力部７１２－１～７１２－ｎのうちの第１のものは、第１の合成器６３５の出力部６３８に結合され、合成器７１０の入力部７１２－１～７１２－ｎのうちの第２のものは、第２の合成器６６５の出力部６６８に結合される。合成器７１０は、第１および第２の合成器６３５および６６８の出力信号を、デュアルバンド合成信号へと合成し、デュアルバンド合成信号を出力部７５０（図６の第３の合成器６７５の出力部６７８に対応する）において出力する。

【0072】

[0088]いくつかの態様では、第１の増幅器７２０－１～７２０－ｎの各々は、それぞれの出力電流によってそれぞれの伝送線路７２５－１～７２５－ｎを駆動するように構成される。一例では、第１の増幅器７２０－１～７２０－ｎの各々は、（たとえば、受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部から）それぞれの入力電流を受け取り、それぞれの出力電流を生成するためにそれぞれの入力電流を増幅し、それぞれの出力電流によってそれぞれの伝送線路を駆動するように構成された電流増幅器を用いて実装される。別の例では、第１の増幅器７２０－１～７２０－ｎの各々は、（たとえば、受信機要素８１５－１～８１５－ｎのそれぞれの出力部から）それぞれの入力電圧を受け取り、それぞれの入力電圧をそれぞれの出力電流に変換し、それぞれの出力電流によってそれぞれの伝送線路を駆動するように構成された相互コンダクタンス増幅器を用いて実装される。

【0073】

[0089]電流によって伝送線路７２５－１～７２５－ｎを駆動することは、以下でさらに説明するように、電圧によって伝送線路７２５－１～７２５－ｎを駆動することと比較して、信号完全性を改善し得る。

【0074】

[0090]一例では、受信機要素８１５－１～８１５－ｎは、互いに大きく離間され得る。たとえば、受信機要素８１５－１～８１５－ｎの各々は、フェーズドアンテナアレイ（たとえば、フェーズドアンテナアレイ２０５）内のそのそれぞれのアンテナ８１０－１～８１０－ｎの近くに位置し得る。この例では、フェーズドアンテナアレイ内のアンテナ８１０－１～８１０－ｎは、大きく離間され得、受信機要素８１５－１～８１５－ｎも大きく離間させる。

【0075】

[0091]上記の例では、第１の増幅器７２０－１～７２０－ｎの各々は、そのそれぞれの受信機要素８１５－１～８１５－ｎの近くに位置し得る。これは、第１の増幅器７２０－１～７２０－ｎとそれぞれの受信機要素８１５－１～８１５－ｎとの間の信号損失を低減するために行われ得る。この例では、受信機要素８１５－１～８１５－ｎが大きく離間されるので、第１の増幅器７２０－１～７２０－ｎも大きく離間され得る。第２の増幅器７３０－１～７３０－ｎは、第２の増幅器７３０－１～７３０－ｎと合成ノード７３５との間の信号損失を低減するために、合成ノード７３５の近くに隣り合わせに位置し得る。その結果、第１の増幅器７２０－１～７２０－ｎは、第２の増幅器７３０－１～７３０－ｎから大きく離間され得る。したがって、この例では、伝送線路７２５－１～７２５－ｎの長さは、第１の増幅器７２０－１～７２０－ｎの出力部７２４－１～７２４－ｎから、第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎに信号をルーティングするために、比較的長くする必要があり得る。

【0076】

[0092]上記の例では、電圧によって伝送線路７２５－１～７２５－ｎを駆動することにより、第１の増幅器７２０－１～７２０－ｎと第２の増幅器７３０－１～７３０－ｎとの間で大量の信号損失が生じる場合がある。これは、各伝送線路７２５－１～７２５－ｎの抵抗値が長さの増加とともに増加し、それが各伝送線路７２５－１～７２５－ｎにわたるＩＲ電圧降下を増加させるからである。したがって、この例における伝送線路７２５－１～７２５－ｎの比較的長い長さは、伝送線路７２５－１～７２５－ｎにわたるＩＲ電圧降下の増加をもたらす。伝送線路７２５－１～７２５－ｎにわたる増加したＩＲ電圧降下は、第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎに到達する電圧を大幅に低減させ得る。

【0077】

[0093]電流によって伝送線路７２５－１～７２５－ｎを駆動することは、第１の増幅器７２０－１～７２０－ｎと第２の増幅器７３０－１～７３０－ｎとの間の信号損失を大幅に低減させ得る。これは、伝送線路７２５－１～７２５－ｎを通って流れる電流が、伝送線路７２５－１～７２５－ｎにわたるＩＲ電圧降下によって低減されないからである。したがって、電圧とは異なり、電流は、伝送線路７２５－１～７２５－ｎにわたるＩＲ電圧降下によって大幅な損失を受けない。信号損失の低減は、長距離にわたる信号ルーティングを容易にする（たとえば、第１の増幅器７２０－１～７２０－ｎが広がり、第２の増幅器７３０－１～７３０－ｎが合成ノード７３５の近くに互いに近接して位置する場合）。

【0078】

[0094]いくつかの態様では、第１の増幅器７２０－１～７２０－ｎの各々の出力部が理想的な電流源（無限の出力インピーダンスを有する）に近づくように、第１の増幅器７２０－１～７２０－ｎの各々は、高い出力インピーダンスを有する。これは、第１の増幅器７２０－１～７２０－ｎの各々によって生成される出力電流の大部分が、それぞれの伝送線路７２５－１～７２５－ｎを通って流れることを確実にするのに役立つ。これらの態様では、第１の増幅器７２０－１～７２０－ｎの各々は、電流増幅器または相互コンダクタンス増幅器によって実装され得る。

【0079】

[0095]第２の増幅器７３０－１～７３０－ｎの各々は、低い入力インピーダンスを有し得る。これは、伝送線路７２５－１～７２５－ｎの各々を通って流れる電流の大部分が、第２の増幅器７３０－１～７３０－ｎのそれぞれの１つの入力部７３２－１～７３２－ｎを通って流れることを確実にするのに役立つ。

【0080】

[0096]したがって、第１の増幅器７２０－１～７２０－ｎは、高い出力インピーダンスを有し得、第２の増幅器７３０－１～７３０－ｍは、低い入力インピーダンスを有し得る。これは、第１の増幅器７２０－１～７２０－ｎによって生成された出力電流の大部分が、高い効率を求めて第２の増幅器７３０－１～７３０－ｍの入力部７３２－１～７２３－ｎを通って流れることを確実にするのに役立つ。一例では、第１の増幅器７２０－１～７２０－ｎの各々の出力インピーダンスは、第２の増幅器７３０－１～７３０－ｎのそれぞれの１つの入力インピーダンスよりも少なくとも１０倍大きい。

【0081】

[0097]上記で説明したように、第１の増幅器７２０－１～７２０－ｎの各々は、電流増幅器によって実装され得る。この点について、図９は、本開示のいくつかの態様による電流増幅器９０５の例示的な実装形態を示す。第１の増幅器７２０－１～７２０－ｎの各々は、図９に示される電流増幅器９０５によって実装され得る（すなわち、第１の増幅器７２０－１～７２０－ｎの各々は、図９に示される電流増幅器９０５の別個の例であり得る）。

【0082】

[0098]電流増幅器９０５は、合成器７１０（図７に示す）の入力部７１２－１～７１２－ｎのそれぞれの１つに結合された入力部９２２と、伝送線路７２５－１～７２５－ｎ（図７に示す）のそれぞれに結合された出力部９２４とを有する。電流増幅器９０５は、電流ミラー９１０と、電流源９１５と、交流（ＡＣ）結合キャパシタ９５５とを含む。電流ミラー９１０は、入力部９４５と出力部９５０とを有する。ＡＣ結合キャパシタ９５５は、電流増幅器９０５の入力部９２２と電流ミラー９１０の入力部９４５との間に結合される。電流ミラー９１０の出力部９５０は、電流増幅器９０５の出力部９２４に結合される。

【0083】

[0099]動作時、ＡＣ結合キャパシタ９５５は、電流増幅器９０５の入力部９２２における入力電流を、電流ミラー９１０の入力部９４５にＡＣ結合する。電流ミラー９１０は、電流増幅器９０５の出力部９２４において出力電流を生成するために、入力電流を増幅する。電流増幅器９０５の出力部９２４が伝送線路７２５－１～７２５－ｎ（図７に示す）のそれぞれの１つに結合されるので、電流増幅器９０５は、出力電流によって伝送線路７２５－１～７２５－ｎのそれぞれの１つを駆動する。

【0084】

[0100]図９の例では、電流ミラー９１０は、入力トランジスタ９２０（たとえば、ＮＦＥＴ）と出力トランジスタ９２５（たとえば、ＮＦＥＴ）とを含む。入力トランジスタ９２０のドレインは、電流ミラー９１０の入力部９４５に結合され、入力トランジスタ９２０のソースは、グランドに結合され、入力トランジスタ９２０のゲートは、入力トランジスタ９２０のドレインに接続される。出力トランジスタ９２５のドレインは、電流ミラー９１０の出力部９５０に結合され、出力トランジスタ９２５のゲートは、入力トランジスタ９２０のゲートに結合され、出力トランジスタ９２５のソースは、グランドに結合される。動作時、電流ミラー９１０は、電流ミラー９１０の入力部９４５における電流に電流ミラー比を乗算したものにほぼ等しい出力電流を、電流ミラー９１０の出力部９５０において生成する。電流ミラー９１０の電流ミラー比は、次式によって与えられる。

【0085】

【数4】

【0086】

ここで、ｃｕｒｒｅｎｔ＿ｍｉｒｒｏｒ＿ｒａｔｉｏは電流ミラー９１０の電流ミラー比であり、Ｃｈａｎｎｅｌ＿Ｗｉｄｔｈ_outは出力トランジスタ９２５のチャネル幅であり、Ｇａｔｅ＿Ｌｅｎｇｔｈ_outは出力トランジスタ９２５のゲート長であり、Ｃｈａｎｎｅｌ＿Ｗｉｄｔｈ_inは入力トランジスタ９２０のチャネル幅であり、Ｇａｔｅ＿Ｌｅｎｇｔｈ_inは入力トランジスタ９２０のゲート長である。この例では、電流増幅器９０５の電流利得は、電流ミラー９１０の電流ミラー比にほぼ等しい。したがって、この例では、電流増幅器９０５の電流利得は、次式によって与えられる。

【0087】

【数5】

【0088】

ここで、ｃｕｒｒｅｎｔ＿ｇａｉｎは、電流増幅器９０５の電流利得である。出力トランジスタ９２５のゲート長が入力トランジスタ９２０のゲート長にほぼ等しい場合、式５は、次のように簡略化され得る。

【0089】

【数6】

【0090】

[0101]電流増幅器９０５はまた、電流ミラー９１０の入力部９４５に結合された電流源９１５を含む。電流源９１５は、直流（ＤＣ）電流源であってもよい。電流源９１５は、電流ミラー９１０をバイアスするために、電流ミラー９１０の入力部９４５にＤＣバイアス電流（「Ｉｂｉａｓ」と標示される）を提供するように構成される。電流ミラー９１０は、電流ミラー９１０の入力部９４５におけるバイアス電流に電流ミラー比を乗算したものにほぼ等しいバイアス電流を、電流ミラー９１０の出力部９５０において生成する。出力部９５０におけるバイアス電流は、第２の増幅器７３０－１～７３０－ｎ（図７に示す）のそれぞれの１つに電流バイアスを提供する。電流源９１５は、トランジスタ（たとえば、ＰＦＥＴ）によって実装され得、トランジスタのゲートは、バイアス電流Ｉｂｉａｓを生成するために基準電流に基づいてバイアスされる。ＡＣ結合キャパシタ９５５は、電流増幅器９０５の入力部９２２からのＤＣバイアス電流Ｉｂｉａｓを妨げる（ブロックする）ことに留意されたい。ＡＣ結合キャパシタ９５５はまた、入力部９２２における任意のＤＣ電流が電流増幅器９０５に入ることをブロックする。この意味で、ＡＣ結合キャパシタ９５５は、ＤＣブロッキングキャパシタと呼ばれる場合もある。

【0091】

[0102]したがって、電流増幅器９０５は、電流増幅器９０５の入力部９２２において入力電流を受け取り、入力電流を電流増幅器９０５の電流利得だけ増幅して、出力電流を電流増幅器９０５の出力部９５０において生成するように構成される。入力部９２２が受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部に結合される例では、入力電流は、受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部から来る場合がある。受信機要素８１５－１～８１５－ｎのそれぞれが電圧を出力する場合、受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部は、それぞれの受信機要素の出力部における電圧を、入力電流に変換するように構成された相互コンダクタンス増幅器（図示せず）を介して電流増幅器９０５の入力部９２２に結合され得る。

【0092】

[0103]図９の例では、電流ミラー９１０の入力部９４５は、低い入力インピーダンスを有する。これは、入力トランジスタ９２０がダイオード接続されて、１／ｇｍにほぼ等しい低入力インピーダンスを生成するからであり、ここで、ｇｍは入力トランジスタ９２０の相互コンダクタンスである。電流ミラー９１０の低入力インピーダンスは、電流増幅器９０５に入力された電流が、電流ミラー９１０の入力部９４５を通って流れることを確実にするのに役立つ。電流源９１５が、電流ミラー９１０の入力部９４５よりもはるかに高いインピーダンスを有することに留意されたい。その結果、電流増幅器９０５に入力された電流のごくわずかしか、電流源９１５内に流れない。

【0093】

[0104]図９の例では、電流ミラー９１０の出力部９５０は、高い出力インピーダンスを有する。これは、出力トランジスタ９２５のドレインを見たインピーダンスが高いからである。高い出力インピーダンスは、電流増幅器９０５が、出力電流によってそれぞれの伝送線路を効率的に駆動することを可能にする。

【0094】

[0105]いくつかの態様では、入力トランジスタ９２０のチャネル幅は、電子的に調整可能であり、出力トランジスタ９２５のチャネル幅は、電子的に調整可能である。これは、図９の入力トランジスタ９２０および出力トランジスタ９２５を通る矢印によって示される。これらの態様では、電流増幅器９０５の電流利得は、（たとえば、式（５）に基づいて）所望の電流利得を達成するために、入力トランジスタ９２０のチャネル幅を調整すること、および／または出力トランジスタ９２５のチャネル幅を調整することによって調整され得る。

【0095】

[0106]図１０は、入力トランジスタ９２０のチャネル幅が電子的に調整可能であり、出力トランジスタ９２５のチャネル幅が電子的に調整可能である、入力トランジスタ９２０および出力トランジスタ９２５の例示的な実装形態を示す。この例では、入力トランジスタ９２０のチャネル幅は、それぞれのマルチビット制御信号Ｃｍ_inによって制御され、出力トランジスタ９２５のチャネル幅は、それぞれのマルチビット制御信号Ｃｍ_outによって制御される。制御信号Ｃｍ_inおよびＣｍ_outは、以下でさらに説明するように、制御回路１０７０によって生成され出力される。

【0096】

[0107]この例では、入力トランジスタ９２０は、複数の並列ブランチ１０１０－１～１０１０－ｍを含み、ブランチ１０１０－１～１０１０－ｍの各々は、電流ミラー９１０の入力部９４５とグランドとの間に結合される。ブランチ１０１０－１～１０１０－ｍの各々は、直列に結合された、それぞれのトランジスタ１０１５－１～１０１５－ｍ（たとえば、ＮＦＥＴ）と、それぞれのスイッチ１０２０－１～１０２０－ｍとを含む。トランジスタ１０１５－１～１０１５－ｍのゲートは、電流ミラー９１０の入力部９４５に結合される。図１０の「ｍ」（入力トランジスタ９２０内のブランチ１０１０－１～１０１０－ｍの数を示す）は、図６の「ｍ」（ＨＢ受信機６４０内の受信機要素６４５－１～６４５－ｍの数を示す）と必ずしも等しいとは限らないことに留意されたい。

【0097】

[0108]この例では、それぞれのマルチビット制御信号Ｃｍ_inは、ｍ個の制御ビットＣｍ_in＜１＞～Ｃｍ_in＜ｍ＞を含み、制御ビットの各々は、ブランチ１０１０－１～１０１０－ｍのそれぞれの１つに対応する。制御ビットの各々は、それぞれのブランチ１０１０－１～１０１０－ｍのスイッチ１０２０－１～１０２０－ｍがオンにされる（すなわち、閉じられる）か、またはオフにされる（すなわち、開かれる）かを制御する。スイッチ１０２０－１～１０２０－ｍがオンにされる（すなわち、閉じられる）と、それぞれのブランチ１０１０－１～１０１０－ｍが有効にされ、その場合、それぞれのトランジスタ１０１５－１～１０１５－ｍのチャネル幅は、入力トランジスタ９２０のチャネル幅に寄与する。スイッチ１０２０－１～１０２０－ｍがオフにされる（すなわち、開かれる）と、それぞれのブランチ１０１０－１～１０１０－ｍが無効にされ、その場合、それぞれのトランジスタ１０１５－１～１０１５－ｍのチャネル幅は、入力トランジスタ９２０のチャネル幅に寄与しない。この例では、入力トランジスタ９２０のチャネル幅は、有効にされたブランチ１０１０－１～１０１０－ｍ内のトランジスタ１０１５－１～１０１５－ｍのチャネル幅の総計である。したがって、この例では、マルチビット制御信号Ｃｍ_inは、有効にされるブランチ１０１０－１～１０１０－ｍの数を制御することによって、入力トランジスタ９２０のチャネル幅を制御する。有効にされたブランチ１０１０－１～１０１０－ｍの数が多いほど、チャネル幅は広くなる。

【0098】

[0109]出力トランジスタ９２５は、複数の並列ブランチ１０５０－１～１０５０－ｐを含み、ブランチ１０５０－１～１０５０－ｐの各々は、電流ミラー９１０の出力部９５０とグランドとの間に結合される。ブランチ１０５０－１～１０５０－ｐの各々は、直列に結合された、それぞれのトランジスタ１０５５－１～１０５５－ｐ（たとえば、ＮＦＥＴ）と、それぞれのスイッチ１０６０－１～１０６０－ｐとを含む。トランジスタ１０５５－１～１０５５－ｐのゲートは、トランジスタ１０１５－１～１０１５－ｍのゲートに結合される。

【0099】

[0110]この例では、それぞれのマルチビット制御信号Ｃｍ_outは、ｐ個の制御ビットＣｍ_out＜１＞～Ｃｍ_out＜ｐ＞を含み、制御ビットの各々は、ブランチ１０５０－１～１０５０－ｐのそれぞれの１つに対応する。制御ビットの各々は、それぞれのブランチ１０５０－１～１０５０－ｐのスイッチ１０６０－１～１０６０－ｐがオンにされる（すなわち、閉じられる）か、またはオフにされる（すなわち、開かれる）かを制御する。スイッチ１０６０－１～１０６０－ｐがオンにされる（すなわち、閉じられる）と、それぞれのブランチ１０５０－１～１０５０－ｐが有効にされ、その場合、それぞれのトランジスタ１０５５－１～１０５５－ｐのチャネル幅は、出力トランジスタ９２５のチャネル幅に寄与する。スイッチ１０６０－１～１０６０－ｐがオフにされる（すなわち、開かれる）と、それぞれのブランチ１０５０－１～１０５０－ｐが無効にされ、その場合、それぞれのトランジスタ１０５５－１～１０５５－ｐのチャネル幅は、出力トランジスタ９２５のチャネル幅に寄与しない。この例では、出力トランジスタ９２５のチャネル幅は、有効にされたブランチ１０５０－１～１０５０－ｐ内のトランジスタ１０５５－１～１０５５－ｐのチャネル幅の総計である。したがって、この例では、マルチビット制御信号Ｃｍ_outは、有効にされるブランチ１０５０－１～１０５０－ｐの数を制御することによって、出力トランジスタ９２５のチャネル幅を制御する。有効にされたブランチ１０５０－１～１０５０－ｐの数が多いほど、チャネル幅は広くなる。

【0100】

[0111]したがって、この例では、制御回路１０７０は、制御信号Ｃｍ_inを使用して入力トランジスタ９２０のチャネル幅を設定し、制御信号Ｃｍ_outを使用して出力トランジスタ９２５のチャネル幅を設定することができる。これは、制御回路１０７０が、電流ミラー９１０の電流ミラー比を（たとえば、式（４）に基づいて）設定し、したがって、電流増幅器９０５の電流利得を（たとえば、式（５）に基づいて）設定することを可能にする。説明しやすいように、制御回路１０７０と、スイッチ１０２０－１～１０２０－ｍおよび１０６０－１～１０６０－ｐとの間の個々の接続は、図１０には示されていないことに留意されたい。

【0101】

[0112]一例では、制御回路１０７０は、レジスタ１０８０に記憶された電流利得値に従って電流増幅器９０５の電流利得を設定する。この例では、電流利得値は、電流増幅器９０５の電流利得を示す。電流利得を設定するために、制御回路１０７０は、電流ミラー９１０の電流ミラー比を、（たとえば、式（５）に基づく）電流利得値によって示される電流利得に対応する電流ミラー比に設定する。制御回路１０７０は、制御信号Ｃｍ_inを使用して入力トランジスタ９２０のチャネル幅を設定し、それに応じて（たとえば、式（４）に基づいて）制御信号Ｃｍ_outを使用して出力トランジスタ９２５のチャネル幅を設定することによって、電流ミラーの電流ミラー比を設定する。この例では、電流増幅器９０５の電流利得は、レジスタ１０８０に記憶された電流利得値をプログラムする（たとえば、書き込む）ことによってプログラムされ得る。

【0102】

[0113]図１０の例では、入力トランジスタ９２０と出力トランジスタ９２５の両方が、調整可能なチャネル幅を有する。しかしながら、本開示は、この例に限定されないことを諒解されたい。たとえば、入力トランジスタ９２０のチャネル幅が固定され得る一方で、出力トランジスタ９２５のチャネル幅は調整可能である。この例では、制御回路１０７０は、制御信号Ｃｍ_outを使用して出力トランジスタ９２５のチャネル幅を調整することによって、電流ミラー９１０の電流ミラー比を調整する（したがって、電流増幅器９０５の電流利得を調整する）ことができる。別の例では、出力トランジスタ９２５のチャネル幅が固定され得る一方で、入力トランジスタ９２０のチャネル幅は調整可能である。この例では、制御回路１０７０は、制御信号Ｃｍ_inを使用して入力トランジスタ９２０のチャネル幅を調整することによって、電流ミラー９１０の電流ミラー比を調整する（したがって、電流増幅器９０５の電流利得を調整する）ことができる。

【0103】

[0114]図１１は、第１の増幅器７２０－１～７２０－ｎの各々が、図１０に示される例示的な電流増幅器９０５によって実装される例を示す（すなわち、第１の増幅器７２０－１～７２０－ｎの各々は、図１０に示される電流増幅器９０５の別個の例である）。説明しやすいように、図１１では、第１の増幅器７２０－１～７２０－ｎのうちの１つ（すなわち、第１の増幅器７２０－１）についてのみ詳細が示されている。この例では、第１の増幅器７２０－１～７２０－ｎの各々は、合成器７１０のそれぞれの入力部７１２－１～７１２－ｎからそれぞれの入力電流を受け取り、それぞれの出力電流を生成するために、それぞれの入力電流をそれぞれの電流利得だけ増幅する。第１の増幅器７２０－１～７２０－ｎの各々は、それぞれの出力電流によってそれぞれの伝送線路７２５－１～７２５－ｎを駆動する。

【0104】

[0115]一例では、第１の増幅器７２０－１～７２０－ｎの電流利得は、独立して制御され得る。この例では、制御回路１１５０は、第１の増幅器７２０－１～７２０－ｎの各々の電流利得を独立して設定し得る。第１の増幅器７２０－１～７２０－ｎの各々に関して、制御回路１１５０は、それぞれの入力トランジスタのチャネル幅を設定するためのそれぞれの制御信号（「Ｃｍ_{in_1}」～「Ｃｍ_{in_n}」と標示される）と、それぞれの出力トランジスタのチャネル幅を設定するためのそれぞれの制御信号（「Ｃｍ_{out_1}」～「Ｃｍ_{out_n}」と標示される）とを出力する。第１の増幅器７２０－１～７２０－ｎの各々に関して、制御回路１０７０は、以下でさらに説明するように、増幅器の電流利得を設定するために、制御信号Ｃｍ_{in_1}～Ｃｍ_{in_n}のそれぞれの１つと、制御信号Ｃｍ_{out_1}～Ｃｍ_{out_n}のそれぞれの１つとを使用する。説明しやすいように、制御回路１１５０と第１の増幅器７２０－１～７２０－ｎとの間の個々の接続は、図１１には示されていない。

【0105】

[0116]この例では、レジスタ１１６０は、複数の電流利得値を記憶することができ、ここで、電流利得値の各々は、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つの電流利得を示す。本明細書で使用する「レジスタ」は、複数の値を記憶するための複数のレジスタによって実装され得る。制御回路１１５０は、第１の増幅器７２０－１～７２０－ｎの各々の電流利得を、レジスタ１１６０内のそれぞれの電流利得値によって示される電流利得に設定する。より詳細には、第１の増幅器７２０－１～７２０－ｎの各々に関して、制御回路１１５０は、それぞれの電流ミラーの電流ミラー比を、（たとえば、式（５）に基づいて）それぞれの電流利得値によって示される電流利得に対応する電流ミラー比に設定するために、制御信号Ｃｍ_{in_1}～Ｃｍ_{in_n}のそれぞれの１つを使用してそれぞれの入力トランジスタのチャネル幅を設定し、制御信号Ｃｍ_{out_1}～Ｃｍ_{out_n}のそれぞれの１つを使用してそれぞれの出力トランジスタのチャネル幅を設定する。この例では、第１の増幅器７２０－１～７２０－ｎの電流利得は、レジスタ１１６０に記憶された電流利得値をプログラムする（たとえば、書き込む）ことによってプログラムされ得る。

【0106】

[0117]したがって、第１の増幅器７２０－１～７２０－ｎは、プログラム可能な電流利得を有する電流増幅器によって実装され得る。第１の増幅器７２０－１～７２０－ｎの電流利得は、たとえば、第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎにおける電流の振幅がほぼ同じになるように、プログラムされ得る。これは、合成ノード７３５において合成される信号がほぼ同じ振幅を有することを確実にするのに役立ち、フェーズドアレイ受信機のビームパターンを狭くするのに役立ち得る。より狭いビームパターンは、フェーズドアレイ受信機の指向性を増加させる。

【0107】

[0118]一例では、伝送線路７２５－１～７２５－ｎの長さは、第１の増幅器７２０－１～７２０－ｎおよび第２の増幅器７３０－１～７３０－ｎのレイアウトにより変化し得る。この例では、伝送線路７２５－１～７２５－ｎのうちの１つの長さは、伝送線路７２５－１～７２５－ｎのうちの別の１つの長さよりも少なくとも２０パーセント長くてもよい。伝送線路７２５－１～７２５－ｎの長さのばらつきは、伝送線路７２５－１～７２５－ｎにおける信号損失のばらつきを引き起こす場合がある。伝送線路７２５～７２５－ｎにおける信号損失のばらつきは、第２の増幅器７３０－１～７３０－ｎの入力部７３２－～７３２－ｎにおける電流の振幅のばらつきにつながる場合がある。これを補正するために、第１の増幅器７２０－１～７２０－ｎの電流利得は、伝送線路７２５－１～７２５－ｎにおける信号損失のばらつきを補償するようにプログラムされ得る。たとえば、第１の増幅器７２０－１～７２０－ｎのうちの第１のものに結合された伝送線路が、第１の増幅器７２０－１～７２０－ｎのうちの第２のものに結合された伝送線路よりも高い信号損失を受ける場合、第１の増幅器７２０－１～７２０－ｎのうちの第１のものの電流利得は、より高い信号損失を補償するために、第１の増幅器７２０－１～７２０－ｎのうちの第２のものの電流利得よりも高くなるようにプログラムされ得る。この例では、レジスタ１１５０は、第１の増幅器７２０－１～７２０－ｎのうちの第１のものと、第１の増幅器７２０－１～７２０－ｎのうちの第２のものとに対して異なる電流利得値を記憶し得る。第１の増幅器７２０－１～７２０－ｎの電流利得はまた、他の要因に基づいてプログラムされてもよく、その例は、以下で説明することを諒解されたい。

【0108】

[0119]上記の例では、伝送線路７２５－１～７２５－ｎの長さのばらつきはまた、第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎにおける電流間の位相オフセットを引き起こし得る。これを補正するために、受信機要素８１５－１～８１５－ｎ内の移相器（たとえば、３２５－１～３２５－ｎ、４２４－１～４２４－ｎ、５２２－１～５２２－ｎ、６２５－１～６２５－ｎ、または６５５－１～６５５－ｍ）の位相シフトは、伝送線路７２５－１～７２５－ｎの長さのばらつきによる位相オフセットを補償する位相シフト成分を含み得る。したがって、この例では、各移相器の位相シフトは、（たとえば、式（３）に基づいて）フェーズドアンテナアレイの受信方向を設定するための位相シフト成分と、伝送線路７２５－１～７２５－ｎの長さのばらつきによる位相オフセットを補償するための位相シフト成分とを含み得る。これは、第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎにおける電流が、合成ノード７３５における強め合う合成のために同相で揃うことを確実にするのに役立つ。

【0109】

[0120]図１２は、第２の増幅器７３０－１～７３０－ｎの各々が、合成ノード７３５に結合されたドレイン（「Ｄ」と標示される）と、それぞれのバイアス電圧Ｖｇ₁～Ｖｇ_nによってバイアスされるゲート（「Ｇ」と標示される）と、それぞれの伝送線路７２５－１～７２５－ｎに結合されたソース（「Ｓ」と標示される）とを有するそれぞれのトランジスタ１２３０－１～１２３０－ｎを含む共通ゲート増幅器によって実装される例を示す。この例では、第２の増幅器７３０－１～７３０－ｎの各々の出力部７３４－１～７３４－ｎは、それぞれのトランジスタ１２３０－１～１２３０－ｎのドレインに位置し、第２の増幅器７３０－１～７３０－ｎの各々の入力部７３２－１～７３２－ｎは、それぞれのトランジスタ１２３０－１～１２３０－ｎのソースに位置する。図１２の例では、トランジスタ１２３０－１～１２３０－ｎの各々は、ｎ型電界効果トランジスタ（ＮＦＥＴ）である。しかしながら、トランジスタ１２３０－１～１２３０－ｎは、他のタイプのトランジスタ（たとえば、ｐ型電界効果トランジスタ（ＰＦＥＴ））によって実装され得ることを諒解されたい。

【0110】

[0121]第２の増幅器７３０－１～７３０－ｎの各々を共通ゲート増幅器によって実装する利点は、共通ゲート増幅器が小さくなり得ることである。これは、第２の増幅器７３０－１～７３０－ｎが互いに近接して位置することを可能にする。第２の増幅器７３０－１～７３０－ｎが極めて近接していることは、第２の増幅器７３０－１～７３０－ｎの出力部７３４－１～７３４－ｎと合成ノード７３５との間の信号損失を低減し、合成ノード７３５における信号合成の品質を改善する。

【0111】

[0122]図１２の例では、第２の増幅器７３０－１～７３０－ｎの各々は、１／ｇｍにほぼ等しい低入力インピーダンスを有し、ここで、ｇｍは、それぞれのトランジスタ１２３０－１～１２３０－ｎの相互コンダクタンスである。第２の増幅器７３０－１～７３０－ｎの各々の低入力インピーダンスは、以下でさらに説明するように、第２の増幅器の入力部とそれぞれの伝送線路７２５－１～７２５－ｎとの間の良好なインピーダンス整合を提供するために、それぞれの伝送線路７２５－１～７２５－ｎの特性インピーダンス（たとえば、４０～５０オーム）にほぼ整合され得る。

【0112】

[0123]図１２の例では、第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、それぞれのゲートバイアス電圧Ｖｇ₁～Ｖｇ_n（すなわち、それぞれのトランジスタ１２３０－１～１２３０－ｎのゲートに印加されるゲートバイアス電圧Ｖｇ₁～Ｖｇ_n）の関数である。たとえば、第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、それぞれのゲートバイアス電圧Ｖｇ₁～Ｖｇ_nにほぼ反比例し得る。これは、第２の増幅器７３０－１～７３０－１の各々の入力インピーダンスが、それぞれのトランジスタ１２３０－１～１２３０－１の１／ｇｍにほぼ等しく、それぞれのトランジスタ１２３０－１～１２３０－ｎのｇｍが、飽和領域におけるそれぞれのゲートバイアス電圧Ｖｇ₁～Ｖｇ_nにほぼ比例するからである。したがって、第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、以下でさらに説明するように、それぞれのゲートバイアス電圧を調整することによって調整（すなわち、同調）され得る。

【0113】

[0124]一例では、第２の増幅器７３０－１～７３０－ｎの各々のゲートバイアス電圧Ｖｇ₁～Ｖｇ_nは、第２の増幅器の入力インピーダンスがそれぞれの伝送線路７２５－１～７２５－ｎの特性インピーダンスにほぼ整合するように設定され得る。第２の増幅器７３０－１～７３０－ｎの各々の入力部とそれぞれの伝送線路との間の良好なインピーダンス整合は、伝送線路７２５－１～７２５－ｎと第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎとの間の電力伝達を増加させる。

【0114】

[0125]一例では、ゲートバイアス回路１２６０は、第２の増幅器７３０－１～７３０－ｎのゲートバイアス電圧Ｖｇ₁～Ｖｇ_nを生成して出力する。説明しやすいように、ゲートバイアス回路１２６０と第２の増幅器７３０－１～７３０－ｎとの間の個々の接続は、図１２には明示的に示されていない。

【0115】

[0126]この例では、複数のゲートバイアス電圧値が、ゲートバイアス回路１２６０に結合されたレジスタ１２５０に記憶され、ここで、ゲートバイアス電圧値の各々は、第２の増幅器７３０－１～７３０－ｎのそれぞれの１つのゲートバイアス電圧を示す（すなわち、Ｖｇ₁～Ｖｇ_nのそれぞれの１つを示す）。上記で説明した「レジスタ」は、複数の値を記憶するための複数のレジスタによって実装され得る。この例では、ゲートバイアス回路１２６０は、レジスタ１２５０から第２の増幅器７３０－１～７３０－ｎの各々のゲートバイアス電圧値を取り出し、それぞれのゲートバイアス電圧値に基づいて第２の増幅器７３０－１～７３０－ｎの各々のゲートバイアス電圧を設定する。ゲートバイアス回路１２６０は、それぞれのゲートバイアス電圧値に基づいて、第２の増幅器７３０－１～７３０－ｎの各々のゲートバイアス電圧を独立して設定し得る。第２の増幅器７３０－１～７３０－ｎの各々のゲートバイアス電圧は、レジスタ１２５０に記憶された対応するゲートバイアス電圧値をプログラムする（たとえば、書き込む）ことによってプログラムされ得る。

【0116】

[0127]上記の例では、レジスタ１２５０内のゲートバイアス電圧値の各々は、良好なインピーダンス整合のために、第２の増幅器７３０－１～７３０－ｎのそれぞれの１つの入力インピーダンスを、それぞれの伝送線路７２５－１～７２５－ｎの特性インピーダンスにほぼ整合させるゲートバイアス電圧を示し得る。第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎと伝送線路７２５－１～７２５－ｎとの間の良好なインピーダンス整合を提供するゲートバイアス電圧は、合成器７１０のコンピュータシミュレーションおよび／または合成器７１０に対して実行される試験に基づいて決定され得る。

【0117】

[0128]いくつかの態様では、第２の増幅器７３０－１～７３０－ｎのうちの１つまたは複数の各々は、電子的に調整可能なチャネル幅を有する。この一例が図１３に示されており、第２の増幅器７３０－１～７３０－ｎの各々を通る矢印は、第２の増幅器７３０－１～７３０－ｎのチャネル幅が調整可能であることを示している。図１３に示される例では、第２の増幅器７３０－１～７３０－ｎのすべてが調整可能なチャネル幅を有するが、そうである必要はないことを諒解されたい。この例では、第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、それぞれのチャネル幅の関数である。チャネル幅が大きいほど、相互コンダクタンスｇｍは大きくなる（したがって、１／ｇｍにほぼ等しい入力インピーダンスは小さくなる）。したがって、第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、それぞれのチャネル幅を調整することによって調整（すなわち、同調）され得る。一例では、第２の増幅器７３０－１～７３０－ｎの各々のチャネル幅は、以下でさらに説明するように、第２の増幅器の入力インピーダンスがそれぞれの伝送線路７２５－１～７２５－ｎの特性インピーダンスにほぼ整合するように設定され得る。

【0118】

[0129]一例では、第２の増幅器７３０－１～７３０－ｎの各々のチャネル幅は、それぞれの制御信号Ｃｗ₁～Ｃｗ_nによって制御される。この例では、制御回路１３６０は、制御信号Ｃｗ₁～Ｃｗ_nを生成して第２の増幅器７３０－１～７３０－ｎに出力し、それぞれの制御信号Ｃｗ₁～Ｃｗ_nを使用して第２の増幅器７３０－１～７３０－ｎの各々のチャネル幅を設定する。説明しやすいように、制御回路１３６０と第２の増幅器７３０－１～７３０－ｎとの間の個々の接続は、図１３には明示的に示されていない。

【0119】

[0130]この例では、複数のチャネル幅値が、制御回路１３６０に結合されたレジスタ１３５０に記憶され、チャネル幅値の各々は、第２の増幅器７３０－１～７３０－ｎのそれぞれの１つのチャネル幅を示す。上記で説明した「レジスタ」は、複数の値を記憶するための複数のレジスタによって実装され得る。この例では、制御回路１３６０は、レジスタ１３５０から第２の増幅器７３０－１～７３０－ｎの各々のチャネル幅値を取り出し、それぞれのチャネル幅制御信号を使用して、それぞれのチャネル幅値に基づいて第２の増幅器７３０－１～７３０－ｎの各々のチャネル幅を設定する。制御回路１３６０は、それぞれのチャネル幅値に基づいて、第２の増幅器７３０－１～７３０－ｎの各々のチャネル幅を独立して設定し得る。第２の増幅器７３０－１～７３０－ｎの各々のチャネル幅は、レジスタ１３５０に記憶された対応するチャネル幅値をプログラムする（たとえば、書き込む）ことによってプログラムされ得る。

【0120】

[0131]上記の例では、レジスタ１３５０内のチャネル幅値の各々は、良好なインピーダンス整合のために、第２の増幅器７３０－１～７３０－ｎのそれぞれの１つの入力インピーダンスを、それぞれの伝送線路７２５－１～７２５－ｎの特性インピーダンスにほぼ整合させるチャネル幅を示し得る。第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎと伝送線路７２５－１～７２５－ｎとの間の良好なインピーダンス整合を提供するチャネル幅は、合成器７１０のコンピュータシミュレーションおよび／または合成器７１０に対して実行される試験に基づいて決定され得る。

【0121】

[0132]図１４Ａは、共通ゲート増幅器１４３０の例示的な実装形態を示し、共通ゲート増幅器１４３０は、それぞれの制御信号（たとえば、制御信号Ｃｗ₁～Ｃｗ_nのそれぞれの１つ）によって制御される電子的に調整可能なチャネル幅を有する。図１３に示される第２の増幅器７３０－１～７３０－ｎの各々は、図１４Ａに示される共通ゲート増幅器１４３０によって実装され得る（すなわち、第２の増幅器７３０－１～７３０－ｎの各々は、図１４Ａに示される共通ゲート増幅器１４３０の別個の例であり得る）。

【0122】

[0133]図１４Ａに示される例では、共通ゲート増幅器１４３０は、複数の並列ブランチ１４１０－１～１４１０－ｋを含み、ブランチ１４１０－１～１４１０－ｋの各々は、共通ゲート増幅器１４３０の出力部１４３４と入力部１４３２との間に結合される。出力部１４３４は、合成ノード７３５（図１３に示す）に結合され、入力部１４３２は、それぞれの伝送線路７２５－１～７２５－ｎ（図１３に示す）に結合される。ブランチ１４１０－１～１４１０－ｋの各々は、直列に結合された、それぞれのトランジスタ１４１５－１～１４１５－ｋ（たとえば、ＮＦＥＴ）と、それぞれのスイッチ１４２０－１～１４２０－ｋとを含む。トランジスタ１４１５－１～１４１５－ｋのゲートは、ゲートバイアス電圧Ｖｇ（たとえば、図１３のゲートバイアス電圧Ｖｇ₁～Ｖｇ_nのそれぞれの１つ）によってバイアスされる。図１４Ａの「ｋ」（ブランチ１４１０－１～１４１０－ｋの数を示す）は、図２の「ｋ」（フェーズドアンテナアレイ２０５内のアンテナ２１０－１～２１０－ｋの数を示す）と必ずしも等しいとは限らないことに留意されたい。

【0123】

[0134]この例では、それぞれの制御信号は、ｋ個の制御ビットＣｗ＜１＞～Ｃｗ＜ｋ＞を含み、制御ビットの各々は、ブランチ１４１０－１～１４１０－ｋのそれぞれの１つに対応する。制御ビットの各々は、それぞれのブランチ１４１０－１～１４１０－ｋのスイッチ１４２０－１～１４２０－ｋがオンにされる（すなわち、閉じられる）か、またはオフにされる（すなわち、開かれる）かを制御する。スイッチ１４２０－１～１４２０－ｋがオンにされる（すなわち、閉じられる）と、それぞれのブランチ１４１０－１～１４１０－ｋが有効にされ、その場合、それぞれのトランジスタ１４１５－１～１４１５－ｋのチャネル幅は、共通ゲート増幅器１４３０のチャネル幅に寄与する。スイッチ１４２０－１～１４２０－ｋがオフにされる（すなわち、開かれる）と、それぞれのブランチ１４１０－１～１４１０－ｋが無効にされ、その場合、それぞれのトランジスタ１４１５－１～１４１５－ｋのチャネル幅は、共通ゲート増幅器１４３０のチャネル幅に寄与しない。この例では、共通ゲート増幅器１４３０のチャネル幅は、有効にされたブランチ１４１０－１～１４１０－ｋ内のトランジスタ１４１５－１～１４１５－ｋのチャネル幅の総計である。したがって、この例では、それぞれの制御信号は、有効にされるブランチ１４１０－１～１４１０－ｋの数を制御することによって、共通ゲート増幅器１４３０のチャネル幅を制御する。有効にされたブランチ１４１０－１～１４１０－ｋの数が多いほど、チャネル幅は広くなる。第２の増幅器７３０－１～７３０－ｎの各々が図１４Ａの共通ゲート増幅器１４３０によって実装される例では、図１４Ａに示されるブランチ１４１０－１～１４１０－ｋが、それぞれのトランジスタ１２３０－１～１２３０－ｎを実装することに留意されたい。

【0124】

[0135]図１４Ｂは、共通ゲート増幅器１４８０の別の例示的な実装形態を示し、共通ゲート増幅器１４８０は、それぞれの制御信号（たとえば、制御信号Ｃｗ₁～Ｃｗ_nのそれぞれの１つ）によって制御される電子的に調整可能なチャネル幅を有する。図１３に示される第２の増幅器７３０－１～７３０－ｎの各々は、図１４Ｂに示される共通ゲート増幅器１４８０によって実装され得る（すなわち、第２の増幅器７３０－１～７３０－ｎの各々は、図１４Ｂに示される共通ゲート増幅器１４８０の別個の例であり得る）。

【0125】

[0136]図１４Ｂに示される例では、共通ゲート増幅器１４８０は、複数の並列ブランチ１４６０－１～１４６０－ｋを含み、ブランチ１４６０－１～１４６０－ｋの各々は、共通ゲート増幅器１４８０の出力部１４８４と入力部１４８２との間に結合される。出力部１４８４は、合成ノード７３５（図１３に示す）に結合され、入力部１４８２は、それぞれの伝送線路７２５－１～７２５－ｎ（図１３に示す）に結合される。ブランチ１４６０－１～１４６０－ｋの各々は、出力部１４８４に結合されたドレインと、共通ゲート増幅器１４８０の入力部１４８２に結合されたソースとを有するそれぞれのトランジスタ１４６５－１～１４６５－ｋ（たとえば、ＮＦＥＴ）を含む。ブランチ１４６０－１～１４６０－ｋの各々はまた、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートに結合されたそれぞれのスイッチ１４７０－１～１４７０－ｋを含む。各スイッチ１４７０－１～１４７０－ｋは、以下でさらに説明するように、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートを、ゲートバイアス電圧Ｖｇ（たとえば、図１３のゲートバイアス電圧Ｖｇ₁～Ｖｇ_nのそれぞれの１つ）またはグランドに選択的に結合するように構成される。各スイッチ１４７０－１～１４７０－ｋは、単極２投（ＳＰ２Ｔ：single-pole-two-throw）スイッチまたは別のタイプのスイッチによって実装され得る。

【0126】

[0137]この例では、それぞれの制御信号は、ｋ個の制御ビットＣｗ＜１＞～Ｃｗ＜ｋ＞を含み、制御ビットの各々は、ブランチ１４６０－１～１４６０－ｋのそれぞれの１つに対応する。制御ビットの各々は、それぞれのブランチ１４６０－１～１４６０－ｋのスイッチ１４７０－１～１４７０－ｋが、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートを、ゲートバイアス電圧Ｖｇに結合するか、またはグランドに結合するかを制御する。この点について、制御ビットの各々は、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートを、ゲートバイアス電圧Ｖｇまたはグランドに結合するように、それぞれのブランチ１４６０－１～１４６０－ｋのスイッチ１４７０－１～１４７０－ｋを設定し得る。一例では、スイッチ１４６０－１～１４６０－ｋは、それぞれの制御ビットが第１の論理値を有するとき、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートをゲートバイアス電圧Ｖｇに結合し、それぞれの制御ビットが第２の論理値を有するとき、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートをグランドに結合するように構成され得る。

【0127】

[0138]スイッチ１４６０－１～１４６０－ｋが、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートをゲートバイアス電圧Ｖｇに結合するとき、それぞれのブランチ１４６０－１～１４６０－ｋは有効にされ、その場合、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートは、共通ゲート増幅器のゲート電圧（たとえば、図１３のゲートバイアス電圧Ｖｇ₁～Ｖｇ_nのそれぞれの１つ）によってバイアスされる。スイッチ１４７０－１～１４７０－ｋが、それぞれのトランジスタ１４６５－１～１４６５－ｋのゲートをグランドに結合するとき、それぞれのブランチ１４６０－１～１４６０－ｋは無効にされ、その場合、それぞれのトランジスタ１４６５－１～１４６５－ｋはオフにされる。この例では、共通ゲート増幅器１４８０のチャネル幅は、有効にされたブランチ１４６０－１～１４６０－ｋ内のトランジスタ１４６５－１～１４６５－ｋのチャネル幅の総計である。したがって、この例では、それぞれの制御信号は、有効にされるブランチ１４６０－１～１４６０－ｋの数を制御することによって、共通ゲート増幅器１４８０のチャネル幅を制御する。有効にされたブランチ１４６０－１～１４６０－ｋの数が多いほど、チャネル幅は広くなる。第２の増幅器７３０－１～７３０－ｎの各々が図１４Ｂの共通ゲート増幅器１４８０によって実装される例では、図１４Ｂに示されるブランチ１４６０－１～１４６０－ｋが、それぞれのトランジスタ１２３０－１～１２３０－ｎを実装することに留意されたい。

【0128】

[0139]したがって、第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、それぞれのゲートバイアス電圧またはそれぞれのチャネル幅を調整することによって調整（すなわち、同調）され得る。いくつかの態様では、第２の増幅器７３０－１～７３０－ｎの各々のゲートバイアス電圧とチャネル幅の両方が、それぞれの入力インピーダンスを設定するために調整（すなわち、同調）され得る。言い換えれば、第２の増幅器７３０－１～７３０－ｎの各々のゲートバイアス電圧およびチャネル幅は、それぞれの入力インピーダンスを設定するための２つの自由度を提供する。第２の増幅器７３０－１～７３０－ｎの各々に関して、それぞれのゲートバイアス電圧値およびそれぞれのチャネル幅値は、組み合わされて、それぞれのゲートバイアス電圧値およびそれぞれのチャネル幅値が、それぞれの入力インピーダンスを、所望のインピーダンス（たとえば、それぞれの伝送線路の特性インピーダンスに整合するインピーダンス）に設定するようにプログラムされ得る。動作時、ゲートバイアス回路１２６０は、レジスタ１３５０に記憶されたそれぞれのゲートバイアス電圧値に基づいて第２の増幅器７３０－１～７３０－ｎのゲートバイアス電圧Ｖｇ₁～Ｖｇ_nを設定し、制御回路１３６０は、レジスタ１２５０に記憶されたそれぞれのチャネル幅値に基づいて第２の増幅器７３０－１～７３０－ｎのチャネル幅を設定する。

【0129】

[0140]いくつかの態様では、伝送線路７２５－１～７２５－ｎの特性インピーダンスは変化し得る。たとえば、伝送線路の特性インピーダンスは、周波数依存し得る。この例では、異なる周波数帯域（たとえば、ＨＢおよびＬＢ）において信号を搬送する２つの伝送線路は、異なる特性インピーダンスを有し得る。別の例では、伝送線路７２５－１～７２５－ｎの特性インピーダンスは、プロセス変動および／または伝送線路７２５－１～７２５－ｎの設計の違いに起因して異なり得る（すなわち、１つの伝送線路はチップ上に集積され得るが、別の伝送線路はオフチップ伝送線路である）。これらの態様では、第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、それぞれの入力インピーダンスがそれぞれの伝送線路の特性インピーダンスにほぼ整合するように、それぞれのゲートバイアス電圧を設定すること、および／またはそれぞれのチャネル幅を設定することによってプログラムされ得る。したがって、第２の増幅器７３０－１～７３０－ｎの入力インピーダンスは、それぞれの伝送線路７２５－１～７２５－ｎの特性インピーダンスにほぼ整合するように個々にプログラムされ得る。

【0130】

[0141]一例では、第２の増幅器７３０－１～７３０－ｎのうちの第１のものは、伝送線路７２５－１～７２５－ｎのうちの第１のものに結合され、第２の増幅器７３０－１～７３０－ｎのうちの第２のものは、伝送線路７２５－１～７２５－ｎのうちの第２のものに結合され、伝送線路７２５－１～７２５－ｎのうちの第１および第２のものは、（たとえば、上記で説明した理由のうちのいずれか１つにより）異なる特性インピーダンスを有する。この例では、第２の増幅器７３０－１～７３０－ｎのうちの第１のものの入力インピーダンスは、伝送線路７２５－１～７２５－ｎのうちの第１のものの特性インピーダンスにほぼ整合するようにプログラムされ得、第２の増幅器７３０－１～７３０－ｎのうちの第２のものの入力インピーダンスは、伝送線路７２５－１～７２５－ｎのうちの第２のものの特性インピーダンスにほぼ整合するようにプログラムされ得る。この例では、伝送線路７２５－１～７２５－ｎのうちの第１および第２のものが異なる特性インピーダンスを有するので、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものは、異なる入力インピーダンスを有するようにプログラムされ得る。

【0131】

[0142]上記の例では、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものは、異なるゲートバイアス電圧で第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものをバイアスすることによって、異なる入力インピーダンスを有するようにプログラムされ得る。この例では、レジスタ１２５０は、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものに関する異なるゲートバイアス電圧値を記憶し得る。別の例では、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のもののチャネル幅を異なる幅に設定することによって、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものは、異なる入力インピーダンスを有するようにプログラムされ得る。この例では、レジスタ１３６０は、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものに関する異なるチャネル幅値を記憶し得る。別の例では、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものを異なるゲートバイアス電圧でバイアスすることと、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のもののチャネル幅を異なる幅に設定することとの両方によって、第２の増幅器７３０－１～７３０－ｎのうちの第１および第２のものは、異なる入力インピーダンスを有するようにプログラムされ得る。

【0132】

[0143]図１５は、合成器７１０の一例を示しており、第１の増幅器７２０－１～７２０－ｎは電流増幅器であり、第２の増幅器７３０－１～７３０－ｎは共通ゲート増幅器である。この例では、第１の増幅器７２０－１～７２０－ｎの各々は、図９に示された例示的な電流増幅器９０５によって実装され得る。説明しやすいように、図１５は、第１の増幅器のうちの１つ（すなわち、第１の増幅器７２０－１）の詳細のみを示す。第２の増幅器７３０－１～７３０－ｎは、図１３に示された共通ゲート増幅器によって実装され得る。

【0133】

[0144]この例では、第１の増幅器７２０－１～７２０－ｎは、プログラム可能な電流利得を有し、第１の増幅器７２０－１～７２０－ｎの各々の電流利得は、制御回路１１５０（図１１に示す）によって独立して設定され得る。第２の増幅器７３０－１～７３０－ｎは、プログラム可能な入力インピーダンスを有する。第２の増幅器７３０－１～７３０－ｎの各々の入力インピーダンスは、上記で説明したように、ゲートバイアス回路１２６０（図１２に示す）および／または制御回路１３６０（図１３に示す）によって設定され得る。

【0134】

[0145]この例では、第１の増幅器７２０－１～７２０－ｎの各々は、（たとえば、受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部から）それぞれの入力電流を受け取り、それぞれの出力電流を生成するためにそれぞれの入力電流を増幅し、それぞれの出力電流によってそれぞれの伝送線路７２５－１～７２５－ｎを駆動するように構成される。第２の増幅器７３０－１～７３０－ｎの各々は、それぞれの伝送線路７２５－１～７２５－ｎを介して第１の増幅器７２０－１～７２０－ｎのそれぞれの１つの出力電流を受け取る。

【0135】

[0146]図１５の例では、第１の増幅器７２０－１～７２０－ｎの各々は、高い出力インピーダンスを有する。これは、上記で説明したように、それぞれの出力トランジスタ９２５－１～９２５－ｎのドレインを見たインピーダンスが高いからである。第１の増幅器７２０－１～７２０－ｎの各々の高出力インピーダンスは、増幅器７２０－１～７２０－ｎの各々が、それぞれの伝送線路７２５－１～７２５－ｎを電流によって効率的に駆動することを可能にする。第２の増幅器７３０－１～７３０－ｎの各々は、低入力インピーダンス（たとえば、それぞれのトランジスタ１２３０－１～１２３０－ｎの１／ｇｍにほぼ等しい）を有する。

【0136】

[0147]図１５の例では、第２の増幅器７３０－１～７３０－ｎの各々は、ほぼ１の電流利得を有する。その結果、第２の増幅器７３０－１～７３０－ｎの出力電流は、第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎにおける電流にほぼ等しい。第２の増幅器７３０－１～７３０－ｎの出力電流は、合成ノード７３５において、合成電流へと合成される。負荷７４０は、合成電流を、合成器７１０の合成信号を提供する電圧に変換する。第２の増幅器７３０－１～７３０－ｎは、高い出力インピーダンスを有し、これは、第２の増幅器７３０－１～７３０－ｎの入力部７３２－１～７３２－ｎから合成信号を絶縁するのに役立つ。

【0137】

[0148]合成信号の出力電圧スイングは、負荷７４０のインピーダンスに依存する。いくつかの態様では、負荷７４０のインピーダンスは、合成信号が所望の出力電圧スイングを有するように選択され得る。所望の出力電圧スイングは、良好な信号対雑音比（ＳＮＲ）を提供するのに十分に高くてもよいが、あまり高くなくてもよい（それは、第２の増幅器７３０－１～７３０－ｎの出力に大量の負担を与え、および／または非線形ひずみを引き起こし得る）。図１５は、負荷７４０が、インダクタ１５１０を含む誘導性負荷である例を示す。しかしながら、本開示はこの例に限定されず、負荷７４０は、チョーク、バイアスＴネットワーク、共振器、または別のタイプの負荷によって実装され得ることを諒解されたい。

【0138】

[0149]合成器７１０の合成信号の出力電圧スイングは、負荷７４０のインピーダンスを同調させる（たとえば、合成されている信号の中心周波数において負荷７４０のインピーダンスを同調させる）ことによって調整（すなわち、同調）され得る。負荷７４０のインピーダンスが高いほど、合成信号の出力電圧スイングは大きくなる。この例では、負荷７４０のインピーダンスは、負荷７４０内のインダクタのインダクタンスを調整すること、および／または負荷７４０内のキャパシタのキャパシタンスを調整することによって調整され得る。負荷７４０は、Ｔネットワーク、パイネットワーク、インダクタ－キャパシタ（ＬＣ）タンクなどによって実装され得る。

【0139】

[0150]別の例では、出力電圧スイングは、第１の増幅器７２０－１～７２０－ｎの電流利得を調整することによって調整（すなわち、同調）され得る。電流利得が高いほど、合成ノード７３５における合成電流が高くなり、したがって、所与の負荷インピーダンスに対する出力電圧スイングが高くなる。出力電圧スイングはまた、負荷７４０のインピーダンスと第１の増幅器７２０－１～７２０－ｎの電流利得の両方を調整することによって調整され得る。

【0140】

[0151]上記で説明したように、合成器７１０は、シングルバンド合成器またはデュアルバンド合成器として使用され得る。シングルバンド合成器の場合、合成器７１０は、周波数帯域内の信号を合成し得る。この例では、負荷７４０は、負荷７４０が周波数帯域内で高いインピーダンスを有するように、周波数帯域内の共振周波数で共振するように構成され得る。高いインピーダンスは、周波数帯域内の合成信号に高い出力電圧スイングを提供するのに役立つ。この例では、合成されている信号の中心周波数は、負荷７４０の共振周波数に、またはその近くに位置し得る。

【0141】

[0152]デュアルバンド合成器７１０の場合、合成器７１０は、第１の周波数帯域内の１つまたは複数の信号と、第２の周波数帯域内の１つまたは複数の信号とを合成し得る。この例では、負荷７４０は、第１の周波数帯域内の第１の共振周波数、および第２の周波数帯域内の第２の共振周波数での共振性に構成された二重共振負荷であり得る。その結果、負荷７４０は、第１の周波数帯域内で高いインピーダンスを有し、第２の周波数帯域内で高いインピーダンスを有する。第１の周波数帯域内の高いインピーダンスは、第１の周波数帯域に高い出力電圧スイングを提供し、第２の周波数内の高いインピーダンスは、第２の周波数帯域に高い出力電圧スイングを提供する。

【0142】

[0153]代替実装形態では、負荷７４０は、広い周波数帯域にわたって高インピーダンス（および高利得）を提供するために広い周波数帯域に同調される広帯域負荷であり得る。この例では、広い周波数帯域は、上記で説明した第１および第２の周波数帯域を含む（すなわち、カバーする）。

【0143】

[0154]図１６は、合成器７１０が複数のインピーダンス整合ネットワーク１６１５－１～１６１５－ｎ（以下では、単に整合ネットワークと呼ばれる）を含む例を示す。この例では、整合ネットワーク１６１５－１～１６１５－ｎの各々は、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つの入力部７２２－１～７２２－ｎと合成器７１０の入力部７１２－１～７１２－ｎのそれぞれの１つとの間に結合される。合成器７１０の入力部７１２－１～７１２－ｎの各々が受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部に結合される例では、整合ネットワーク１６１５－１～１６１５－ｎの各々は、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つの入力部と受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部との間にインピーダンス整合を提供するように構成される。インピーダンス整合は、受信機要素８１５－１～８１５－ｎの出力部と第１の増幅器７２０－１～７２０－ｎの入力部との間の電力伝達を増加させる。

【0144】

[0155]整合ネットワーク１６１５－１～１６１５－ｎの各々は、インダクタ、変圧器、Ｔネットワーク、πネットワーク、Ｌネットワーク、または別のタイプのインピーダンス整合ネットワークによって実装され得る。整合ネットワーク１６１５－１～１６１５－ｎの各々は、整合ネットワーク１６１５－１～１６１５－ｎにおける電力損失を低減するために反応性要素（たとえば、インダクタおよび／またはキャパシタ）を含み得る。

【0145】

[0156]図１７Ａは、整合ネットワーク１７１０の例示的な実装形態を示す。整合ネットワーク１６１５－１～１６１５－ｎの各々は、図１７Ａに示される例示的な整合ネットワーク１７１０によって実装され得る（すなわち、整合ネットワーク１６１５－１～１６１５－ｎの各々は、図１７Ａの整合ネットワーク１７１０の別個の例であり得る）。整合ネットワーク１７１０は、Ｌネットワークの一例である。整合ネットワーク１７１０は、整合ネットワーク１７１０の入力部１７２２とグランドとの間に結合されたインダクタ１７１５と、整合ネットワーク１７１０の入力部１７２２と出力部１７２４との間に結合されたキャパシタ１７２０とを含む。入力部１７２２は、合成器７１０のそれぞれの入力部７１２－１～７１２－ｎに結合され、出力部１７２４は、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つの入力部７２２－１～７２２－ｎに結合される。インダクタ１７１５のインダクタンスおよびキャパシタ１７２０のキャパシタンスは、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つの入力部と受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部との間のインピーダンス整合を提供するように選択され得る。

【0146】

[0157]図１７Ｂは、整合ネットワーク１７５０の別の例示的な実装形態を示す。整合ネットワーク１６１５－１～１６１５－ｎの各々は、図１７Ｂに示される例示的な整合ネットワーク１７５０によって実装され得る（すなわち、整合ネットワーク１６１５－１～１６１５－ｎの各々は、図１７Ｂの整合ネットワーク１７５０の別個の例であり得る）。整合ネットワーク１７５０は、πネットワークの一例である。整合ネットワーク１７５０は、第１の分路キャパシタ１７６０と、第２の分路キャパシタ１７６５と、第１の分路キャパシタ１７６０と第２の分路キャパシタ１７６５との間に結合されたインダクタ１７５５とを含む。第１の分路キャパシタ１７６０は、整合ネットワーク１７５０の入力部１７７２とグランドとの間に結合され、第２の分路キャパシタ１７６５は、整合ネットワーク１７５０の出力部１７７４とグランドとの間に結合され、インダクタ１７５５は、整合ネットワーク１７５０の入力部１７７２と出力部１７７４との間に結合される。インダクタ１７５５のインダクタンスならびに第１および第２の分路キャパシタ１７６０および１７６５のキャパシタンスは、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つの入力部と受信機要素８１５－１～８１５－ｎのそれぞれの１つの出力部との間のインピーダンス整合を提供するように選択され得る。

【0147】

[0158]合成器７１０がデュアルバンド合成器である例では、整合ネットワーク１６１５－１～１６１５－ｎのうちの１つまたは複数は、第１の周波数帯域（たとえば、ＬＢ）中の信号を受信するために第１の周波数帯域内でインピーダンス整合を提供するように構成され得、整合ネットワーク１６１５－１～１６１５－ｎのうちの１つまたは複数の他のものは、第２の周波数帯域（たとえば、ＨＢ）中の信号を受信するために第２の周波数帯域内でインピーダンス整合を提供するように構成され得る。

【0148】

[0159]第１の周波数帯域（たとえば、ＬＢ）に使用される整合ネットワーク（たとえば、整合ネットワーク１６１５－１～１６１５－ｎのうちの１つ）は、ネットワーク内に配置された、１つまたは複数のインダクタと、１つまたは複数のキャパシタとを含み得る。この例では、整合ネットワーク内の１つもしくは複数のインダクタ（たとえば、インダクタ１７１５またはインダクタ１７５５）のインダクタンスおよび／または１つもしくは複数のキャパシタ（たとえば、キャパシタ１７２０またはキャパシタ１７６０および１７６５）のキャパシタンスは、整合ネットワークが第１の周波数帯域内の第１の周波数においてインピーダンス整合を提供するように選択され得る。第１の周波数は、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つに入力される信号の中心周波数にほぼ等しい場合があり、信号の中心周波数は第１の周波数帯域内にある。

【0149】

[0160]第２の周波数帯域（たとえば、ＨＢ）に使用される整合ネットワーク（たとえば、整合ネットワーク１６１５－１～１６１５－ｎのうちの１つ）は、ネットワーク内に配置された、１つまたは複数のインダクタと、１つまたは複数のキャパシタとを含み得る。この例では、整合ネットワーク内の１つもしくは複数のインダクタ（たとえば、インダクタ１７１５またはインダクタ１７５５）のインダクタンスおよび／または１つもしくは複数のキャパシタ（たとえば、キャパシタ１７２０またはキャパシタ１７６０および１７６５）のキャパシタンスは、整合ネットワークが第２の周波数帯域内の第２の周波数においてインピーダンス整合を提供するように選択され得る。第２の周波数は、第１の増幅器７２０－１～７２０－ｎのそれぞれの１つに入力される信号の中心周波数にほぼ等しい場合があり、信号の中心周波数は第２の周波数帯域内にある。第１の周波数および第２の周波数は、（たとえば、第１の周波数帯域がＬＢであり、第２の周波数帯域がＨＢである例では）少なくとも１ギガヘルツ離間され得る。

【0150】

[0161]上記の例では、第１の周波数帯域の整合ネットワークおよび第２の周波数帯域の整合ネットワークは、同じタイプのネットワーク（たとえば、ネットワーク、Ｌネットワーク、πネットワークなど）または異なるタイプのネットワークを使用して実装され得る。第１の周波数帯域の整合ネットワーク内のインダクタおよび／またはキャパシタは、同じタイプの整合ネットワークが両方の周波数帯域に使用される場合でも、第２の周波数帯域の整合ネットワーク内のインダクタおよび／またはキャパシタとは異なるインダクタンスおよび／またはキャパシタンスを有し得る。これは、整合ネットワークが、異なる周波数（すなわち、第１および第２の周波数）にインピーダンス整合を提供するように同調されるからである。

【0151】

[0162]整合ネットワーク１６１５－１～１６１５－ｎは、いくつかの実装形態では省略され得る。たとえば、整合ネットワーク１６１５－１～１６１５－ｎは、第１の増幅器７２０－１～７２０－ｎが電流増幅器であり、第１の増幅器７２０－１～７２０－ｎの入力部７２２－１～７２２－ｎがそれぞれの受信機要素８１５－１～８１５－ｎによる電流によって駆動される場合には省略されてもよい。この例では、受信機要素８１５－１～８１５－ｎの各々は、受信機要素の出力部が理想的な電流源に近づくように、高い出力インピーダンスを有し得る（無限の出力インピーダンスを有する）。これは、受信機要素８１５－１～８１５－ｎの各々が、それぞれの第１の増幅器７２０－１～７２０－ｎの入力部７１２－１～７１２－ｎを電流によって効率的に駆動することを可能にする。

【0152】

[0163]いくつかの態様では、合成器７１０は、チップ間信号合成のために使用され得、合成器７１０は、２つまたはそれ以上のチップ（すなわち、ダイ）からの信号を合成する。この点について、図１８は、合成器７１０が第１のチップ１８１０（「ＩＣ１」と標示される）および第２のチップ１８２０（「ＩＣ２」と標示される）からの信号を合成する例を示す。第１のチップ１８１０および第２のチップ１８２０は、共通基板（たとえば、プリント回路板（ＰＣＢ））上に実装され得る。図１８に示す例では、第１の増幅器のうちの第１のもの７２０－１が、第１のチップ１８１０上に集積され、第１の増幅器のうちの第２のもの７２０－２が、第２のチップ１８２０上に集積される。また、第２の増幅器７３０－１～７３０－２および負荷７４０が、第２のチップ１８２０上に集積される。

【0153】

[0164]この例では、第１の増幅器のうちの第１のもの７２０－１は、受信機要素（たとえば、受信機要素８１５－１～８１５－ｎのそれぞれの１つ）または前の合成段階（たとえば、第１の合成器６３５および第２の合成器６６５のそれぞれの１つ）から信号を受信することができ、第１のチップ１８１０上に集積されても、集積されなくてもよい。また、第１の増幅器のうちの第２のもの７２０－２は、受信機要素（たとえば、受信機要素８１５－１～８１５－ｎのそれぞれの１つ）または前の合成段階（たとえば、第１の合成器６３５および第２の合成器６６５のそれぞれの１つ）から信号を受信することができ、第２のチップ１８２０上に集積されても、集積されなくてもよい。

【0154】

[0165]この例では、第１の増幅器のうちの第１のもの７２０－１を対応する第２の増幅器７３０－１に結合する伝送線路７２５－１の少なくとも一部は、第１のチップ１８１０および第２のチップ１８２０の外部にある。伝送線路７２５－１の外部部分は、ケーブル、導波路、またはＲＦ信号もしくはＩＦ信号を搬送することができる別のタイプの伝送線路を含み得る。第１のチップ１８１０および第２のチップ１８２０が共通の基板（たとえば、ＰＣＢ）上に実装される例では、伝送線路７２５－１の外部部分は、基板上に形成され得る（たとえば、基板上に１つまたは複数の金属トレースを含む）。図１８は、説明しやすいように、第１および第２のチップ１８１０および１８２０の外部にあるものとして伝送線路７２５－１全体を示すことに留意されたい。しかしながら、伝送線路７２５－１は、第１のチップ１８１０上の第１の部分（たとえば、金属線）と、第２のチップ１８２０上の第２の部分（たとえば、金属線）とを含み得ることを諒解されたい。第１の増幅器のうちの第２のもの７２０－２を対応する第２の増幅器７３０－２に結合する伝送線路７２５－２は、図１８に示されるように、第２のチップ１８２０上に集積され得る。

【0155】

[0166]合成器７１０の出力部７５０における合成信号は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、復調、アナログデジタル変換、ベースバンド処理など）のために受信回路（図示せず）に出力されるか、または（たとえば、他のチップからの）他の信号と合成されるように後続の合成段階における別の合成器（図示せず）に出力され得る。

【0156】

[0167]図１８に示される例では、合成器７１０は、シングルバンド合成器またはデュアルバンド合成器であり得る。デュアルバンドの例では、第１の増幅器のうちの第１のもの７２０－１に入力される信号は、第１の周波数帯域（たとえば、ＬＢ）内にあり、第１の増幅器のうちの第２のもの７２０－２に入力される信号は、第２の周波数帯域（たとえば、ＨＢ）内にある。この例では、負荷７４０は、上記で説明したように、二重共振負荷または広帯域負荷であり得る。

【0157】

[0168]図１８は、合成器７１０が２つのチップ（すなわち、第１のチップ１８１０および第２のチップ１８２０）からの信号を合成する例を示すが、合成器７１０が３つ以上のチップからの信号を合成し得ることを諒解されたい。

【0158】

[0169]いくつかの態様では、複数の合成器は、フェーズドアンテナアレイ（たとえば、フェーズドアンテナアレイ２０５）内の多数のアンテナ（たとえば、６４個または１２８個のアンテナ）からの信号を合成するように構成された大型合成器を形成するように互いに結合され得る。フェーズドアンテナアレイ内の多数のアンテナからの信号を合成することの利点は、多数のアンテナにより、高い受信指向性のために受信ビームパターンが極めて狭くなる（すなわち、集束される）ことを可能にすることである。これらの態様では、大型合成器内の複数の合成器の各々は、合成器７１０によって実装され得る（たとえば、複数の合成器の各々は、合成器７１０の別個の例であり得る）。複数の合成器は、大型合成器を形成するために、ツリー構成、チェーン構成、または別の構成で結合され得る。

【0159】

[0170]一例では、単一の合成器（たとえば、合成器７１０）に結合され得る受信機要素の数は、（たとえば、寄生および／または別の制限により）制限され得る。この例では、大型合成器を形成するために複数の合成器を互いに結合することは、単一の合成器に結合され得る受信機要素の限られた数を克服し、はるかに多い数の受信機要素からの信号が合成されることを可能にする。

【0160】

[0171]図１９は、大型合成器１９０５を形成するためにツリー構成で互いに結合された複数の合成器１９１０－１～１９１０－４および１９２０の例を示す。合成器１９１０－１～１９１０－４および１９２０の各々は、図７、図８、図１１、図１２、図１３、図１５、または図１６に示された合成器７１０によって実装され得る（たとえば、合成器１９１０－１～１９１０－４および１９２０の各々は、合成器７１０の別個の例であり得る）。図１９に示される例では、合成器１９１０－１～１９１０－４および１９２０の各々は、４対１合成器であるが、本開示はこの例に限定されないことを諒解されたい。合成器１９１０－１～１９１０－４の各々の入力部は、４つの受信機要素１９１５－１～１９１５－４のそれぞれのセットに結合される。各受信機要素は、フェーズドアンテナアレイ内のそれぞれのアンテナ（たとえば、アンテナ２１０－１～２１０－ｋのそれぞれの１つ）から信号を受信し得る。合成器１９２０の入力部は、合成器１９１０－１～１９１０－４の出力部に結合される。合成器１９２０の出力部は、大型合成器１９０５の出力部（「Ｏｕｔ」と標示される）を与える。

【0161】

[0172]動作時、合成器１９１０－１～１９１０－４の各々は、４つの受信機要素１９１５－１～１９１５－４のそれぞれのセットからの信号を、それぞれの合成信号へと合成し、それぞれの合成信号を合成器１９２０に出力する。合成器１９２０は、合成器１９１０－１～１９１０－４からの合成信号を、単一の合成信号へと合成し、大型合成器１９０５の出力部において単一の合成信号を出力する。単一の合成信号は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、アナログデジタル変換、復調、ベースバンド処理など）のために受信回路（図示せず）に出力されるか、または他の信号と合成されるように後続の合成段階における別の合成器（図示せず）に出力され得る。

【0162】

[0173]合成器１９１０－１～１９１０－４および１９２０は、複数のチップ上に形成されてもよく、合成器１９１０－１～１９１０－４および１９２０は、チップ間に結合された外部伝送線路を含む。図１９は、１６対１合成器を形成するために複数の４対１合成器が組み合わされる例を示すが、本開示はこの例に限定されないことを諒解されたい。たとえば、より多くの合成器（たとえば、６４対１合成器または１２８対１合成器）を形成するために、より多数の合成器がツリー構成で互いに結合され得る。

【0163】

[0174]一例では、合成器１９２０の第１の増幅器７２０－１～７２０－ｎは、電流増幅器であり得る。この例では、合成器１９１０－１～１９１０－４の各々の出力が電圧である場合、合成器１９１０－１～１９４０－４の各々の出力は、それぞれの電圧をそれぞれの電流に変換するように構成された相互コンダクタンス増幅器（図示せず）を介して合成器１９２０のそれぞれの入力に結合され得る。

【0164】

[0175]図２０は、大型合成器２００５を形成するためにチェーン構成で互いに結合された複数の合成器２０１０－１～２０１０－４の例を示す。合成器２０１０－１～２０１０－４の各々は、図７、図８、図１１、図１２、図１３、図１５、または図１６に示された合成器７１０によって実装され得る（たとえば、合成器２０１０－１～２０１０－４の各々は、合成器７１０の別個の例であり得る）。チェーン内の第１の合成器２０１０－１の入力部は、受信機要素２０１５－１のそれぞれのセットに結合される。チェーン内の第２の合成器２０１０－２の入力部は、受信機要素２０１５－２のそれぞれのセットおよび第１の合成器２０１０－１の出力部に結合される。チェーン内の第３の合成器２０１０－３の入力部は、受信機要素２０１５－３のそれぞれのセットおよび第２の合成器２０１０－２の出力部に結合される。チェーン内の第４の合成器２０１０－４の入力部は、受信機要素２０１５－４のそれぞれのセットおよび第３の合成器２０１０－３の出力部に結合される。第４の合成器２０１０－４の出力部は、大型合成器２００５の出力部（「Ｏｕｔ」と標示される）を与える。各受信機要素は、フェーズドアンテナアレイ内のそれぞれのアンテナ（たとえば、アンテナ２１０－１～２１０－ｋのそれぞれの１つ）から信号を受信し得る。

【0165】

[0176]動作時、第１の合成器２０１０－１は、受信機要素２０１５－１のそれぞれのセットからの信号を、それぞれの合成信号へと合成し、それぞれの合成信号を第２の合成器２０１０－２に出力する。第２の合成器２０１０－２は、受信機要素２０１５－２のそれぞれのセットからの信号と第１の合成器２０１０－１からの合成信号と、それぞれの合成信号へと合成し、それぞれの合成信号を第３の合成器２０１０－３に出力する。第３の合成器２０１０－３は、受信機要素２０１５－３のそれぞれのセットからの信号と第２の合成器２０１０－２からの合成信号とを、それぞれの合成信号へと合成し、それぞれの合成信号を第４の合成器２０１０－４に出力する。第４の合成器２０１０－４は、受信機要素２０１５－４のそれぞれのセットからの信号と第３の合成器２０１０－３からの合成信号と、それぞれの合成信号へと合成し、それぞれの合成信号を大型合成器２００５の合成信号として出力する。合成信号は、さらなる処理（たとえば、周波数ダウンコンバート、フィルタリング、アナログデジタル変換、復調、ベースバンド処理など）のために受信回路（図示せず）に出力されるか、または他の信号と合成されるように後続の合成段階における別の合成器（図示せず）に出力され得る。

【0166】

[0177]合成器２０１０－１～２０１０－４は、複数のチップ上に形成されてもよく、合成器２０１０－１～２０１０－４は、チップ間に結合された外部伝送線路を含む。

【0167】

[0178]本開示は、図１９および図２０に示される例示的な構成に限定されないことを諒解されたい。たとえば、複数の合成器は、合成器がグループに分割されるハイブリッド構成で結合され得る。この例では、グループ内の合成器は、チェーン構成で結合され得る一方で、合成器のグループは、ツリー構成で結合され得るが、またはその逆も同様である。

【0168】

[0179]図２１は、本開示のいくつかの態様による、信号合成のための方法２１００を示す。

【0169】

[0180]ブロック２１１０において、信号が受信機要素から受信される。受信機要素は、受信機要素３１５－１～３１５－ｎ、４１５－１～４１５－ｎ、５１５－１～５１５－ｎ、６１５－１～６１５－ｎ、または６４５－１～６４５－ｍに対応し得る。

【0170】

[0181]ブロック２１２０において、受信機要素からの信号は、第１の増幅信号に増幅される。受信機要素からの信号は、電流増幅器（たとえば、図１１の電流増幅器７２０－１～７２０－ｎ）または相互コンダクタンス増幅器を使用して増幅され得る。いくつかの態様では、受信機要素からの信号のうちの第１のものは、第１の利得だけ増幅され、受信機要素からの信号のうちの第２のものは、第２の利得だけ増幅されるが、第１の利得と第２の利得とは異なる。

【0171】

[0182]ブロック２１３０において、伝送線路は、第１の増幅信号によって駆動される。伝送線路は、伝送線路７２５－１～７２５－ｎに対応し得る。

【0172】

[0183]ブロック２１４０において、第１の増幅信号が伝送線路から受信される。いくつかの態様では、伝送線路は、伝送線路の第１の端部において第１の増幅信号によって駆動され、第１の増幅信号は、伝送線路の第２の端部において受信される。

【0173】

[0184]ブロック２１５０において、伝送線路からの第１の増幅信号は、第２の増幅信号に増幅される。伝送線路からの第１の増幅信号は、共通ゲート増幅器（たとえば、図１２の共通ゲート増幅器７３４－１～７３４－ｎ）を使用して増幅され得る。一例では、共通ゲート増幅器の第１および第２のものの各々は、調整可能なチャネル幅を有する。この例では、共通ゲート増幅器のうちの第１のもののチャネル幅は、第１のチャネル幅に設定され得、共通ゲート増幅器のうちの第２のもののチャネル幅は、第２のチャネル幅に設定され得るが、第１のチャネル幅は第２のチャネル幅とは異なる。一例では、共通ゲート増幅器のうちの第１のもののゲートは、第１のゲートバイアス電圧によってバイアスされ得、共通ゲート増幅器のうちの第２のもののゲートは、第２のゲートバイアス電圧によってバイアスされ得るが、第１のゲートバイアス電圧は第２のゲートバイアス電圧とは異なる。

【0174】

[0185]ブロック２１６０において、第２の増幅信号は、合成信号へと合成される。共通ゲート増幅器を使用して第１の増幅信号が第２の増幅信号に増幅される例では、第２の増幅信号は、共通ゲート増幅器の出力部に結合された合成ノード（たとえば、合成ノード７３５）において合成され得る。

【0175】

[0186]本明細書で使用する「受信機」という用語は、（たとえば、フェーズドアンテナアレイ内の）１つまたは複数のアンテナから受信された１つまたは複数の信号を処理する装置を指すことがある。「受信機」は、１つまたは複数の信号をベースバンド信号までずっと処理する必要はない。たとえば、「受信機」は、１つまたは複数の信号を中間信号（たとえば、合成信号）まで処理することができ、中間信号は、後続の受信回路によってベースバンド信号までさらに処理される。

【0176】

[0187]本明細書で使用する「電子的に調節可能」という用語は、電圧または電流などの電気信号によって調節可能であることを意味する。

【0177】

[0188]上記で説明した伝送線路のいずれも、チップ（ダイ）上の１つもしくは複数の金属トレース、プリント回路板上の１つもしくは複数の金属トレース、１つもしくは複数のケーブル（たとえば、１つもしくは複数の同軸ケーブル）、導波路、またはそれらの任意の組合せを含み得ることを諒解されたい。

【0178】

[0189]本開示は、本開示の態様について説明するために上記で使用された例示的な用語に限定されないことを諒解されたい。たとえば、「信号合成」という用語は、「電力合成」と呼ばれることもある。別の例では、「インピーダンス整合」という用語は、「電力整合」と呼ばれることもある。別の例では、「受信機要素」という用語は、「受信機チェーン」と呼ばれることもある。「受信機要素」がＲＦ信号を出力する例では、「受信機要素」は、「ＲＦチェーン」と呼ばれることもある。

【0179】

[0190]上記で説明した位相シフトコントローラ３５５、４５５、５５５および６８０、制御回路１０７０、制御回路１１５０、ゲートバイアス回路１２６０ならびに制御回路１３６０は各々、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ハードウェア構成要素（たとえば、論理ゲート）、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せによって実装され得る。プロセッサは、本明細書で説明された機能を実行するためのコードを備えるソフトウェアを実行することによって機能を実行し得る。ソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、光ディスク、および／または磁気ディスクなどの、コンピュータ可読記憶媒体に記憶され得る。

【0180】

[0191]本明細書における「第１」、「第２」などの名称を使用した要素への言及は、それらの要素の数量または順序を概括的に限定するものでない。むしろ、これらの名称は、本明細書において２つまたはそれ以上の要素またはある要素の事例を区別する便利な方法として使用される。したがって、第１および第２の要素への言及は、２つの要素のみが利用され得ること、または第１の要素が第２の要素に先行しなければならないことを意味するものではない。

【0181】

[0192]本開示内で、「例示的」という単語は、「例、事例、または例示として働くこと」を意味するために使用される。「例示的」として本明細書で説明されたいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好ましいかまたは有利であると解釈されるべきであるとは限らない。同様に、「態様」という用語は、本開示のすべての態様が、論じられた特徴、利点、または動作モードを含むことを必要とするとは限らない。「結合される」という用語は、本明細書では、２つの構造体間の直接的または間接的な結合を指すために使用される。

【0182】

[0193]本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例に限定されるものではなく、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図15】

【図16】

【図17A】

【図17B】

【図18】

【図19】

【図20】

【図21】

【国際調査報告】