特表2022-546154固体撮像デバイス及び共有回路要素を備えた撮像デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-11-04
(54)【発明の名称】固体撮像デバイス及び共有回路要素を備えた撮像デバイス
(51)【国際特許分類】
H04N 5/369 20110101AFI20221027BHJP
H04N 5/3745 20110101ALI20221027BHJP
H01L 27/146 20060101ALI20221027BHJP
【ＦＩ】
H04N5/369
H04N5/3745
H01L27/146 A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021568487
(86)(22)【出願日】2020-08-07
(85)【翻訳文提出日】2021-11-16
(86)【国際出願番号】 JP2020030500
(87)【国際公開番号】W WO2021044807
(87)【国際公開日】2021-03-11
(31)【優先権主張番号】16/561,890
(32)【優先日】2019-09-05
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】ブラディ フレデリック
(72)【発明者】
【氏名】モスタファル プーリア
(72)【発明者】
【氏名】ミ ホンギ
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA01
4M118AB01
4M118BA04
4M118BA14
4M118BA19
4M118CA02
4M118DD04
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4M118FA06
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4M118HA21
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4M118HA33
5C024CX06
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5C024EX52
5C024GX02
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5C024JX08
5C024JX46
(57)【要約】
撮像デバイスは、分離構造によって互いに分離された画素群の内部に配置された複数の単位画素を含む。各画素群内の単位画素は、分離構造によって互いに分離され、回路要素を共有する。画素群間の分離構造は、全層分離構造である。画素群内の単位画素間の分離構造の少なくとも一部分は、ディープトレンチ分離構造である。
【特許請求の範囲】
【請求項1】
画素アレイユニットを含み、前記画素アレイユニットが、複数の画素群を含み、各画素群が、複数の単位画素であって、前記複数の単位画素が、少なくとも第１及び第２の単位画素を含む、複数の単位画素と、
複数の光電変換領域であって、各単位画素が、少なくとも１つの前記光電変換領域を含む、複数の光電変換領域と、
前記複数の光電変換領域に選択的に結合された第１の読み出し回路と、
前記複数の光電変換領域に選択的に結合された第２の読み出し回路と、
分離構造であって、前記分離構造が、前記第１の単位画素を前記第２の単位画素から分離する、分離構造と、
を含む、撮像デバイス。
【請求項2】
前記分離構造が、ディープトレンチ分離構造部分を含む、請求項１に記載の撮像デバイス。
【請求項3】
前記分離構造が、全層トレンチ分離構造部分を含む、請求項２に記載の撮像デバイス。
【請求項4】
前記分離構造が、全体的にディープトレンチ分離構造である、請求項１に記載の撮像デバイス。
【請求項5】
前記第２の読み出し回路が、アドレスイベント検出読み出し回路である、請求項１に記載の撮像デバイス。
【請求項6】
前記第１の読み出し回路が、撮像信号生成回路である、請求項２に記載の撮像デバイス。
【請求項7】
前記第２の読み出し回路が、アドレスイベント検出読み出し回路である、請求項６に記載の撮像デバイス。
【請求項8】
基板を更に含み、前記光電変換要素が、前記基板内に形成され、前記基板の第１の表面が、入射光表面であり、前記基板の第２の表面が、非入射光表面であり、前記第１及び第２の読み出し回路のうちの少なくとも１つの要素の少なくとも一部分が、前記ディープトレンチ分離構造の端部と前記基板の前記第２の表面との間に形成されている、請求項７に記載の撮像デバイス。
【請求項9】
前記第１の単位画素の前記光電変換領域が、第１の単位画素転送トランジスタ及び画素群転送トランジスタによって前記撮像信号生成回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素転送トランジスタ及び前記画素群転送トランジスタによって前記撮像信号生成回路に選択的に接続されている、請求項８に記載の撮像デバイス。
【請求項10】
前記第１の単位画素の前記光電変換領域が、前記第１の単位画素転送トランジスタ及び画素群オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、前記第２の単位画素転送トランジスタ及び前記画素群オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続されている、請求項９に記載の撮像デバイス。
【請求項11】
前記第１の単位画素の前記光電変換領域が、第１の単位画素転送トランジスタによって前記撮像信号生成回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素転送トランジスタによって前記撮像信号生成回路に選択的に接続されている、請求項８に記載の撮像デバイス。
【請求項12】
前記第１の単位画素の前記光電変換領域が、第１の単位画素オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続されている、請求項１１に記載の撮像デバイス。
【請求項13】
各画素群が、第３の単位画素及び第４の単位画素を更に含み、前記第１、第２、第３、及び第４の単位画素が、２×２アレイ状に配置されている、請求項１に記載の撮像デバイス。
【請求項14】
各画素群が、全層トレンチ分離構造によって隣接する画素群から分離されている、請求項１３に記載の撮像デバイス。
【請求項15】
前記第１の単位画素を前記第２の単位画素から分離する前記分離構造が、第１の分離構造であり、前記第１の分離構造が、前記第３の単位画素を前記第４の単位画素から分離し、第２の分離構造が、前記第１の単位画素を前記第３の単位画素から分離し、前記第２の分離構造が、前記第２の単位画素を前記第４の単位画素から分離し、前記第２の分離構造が、前記第１の分離構造と交差している、請求項１４に記載の撮像デバイス。
【請求項16】
前記第１の分離構造が、全体的にディープトレンチ分離構造であり、前記第２の分離構造が、全体的にディープトレンチ分離構造である、請求項１５に記載の撮像デバイス。
【請求項17】
前記第１の分離構造が、全体的にディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第１の部分が、ディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第２の部分が、全層分離構造である、請求項１５に記載の撮像デバイス。
【請求項18】
前記第１の分離構造の少なくとも一部分が、ディープトレンチ分離構造であり、前記第１の分離構造の少なくとも第２の部分が、全層分離構造であり、前記第２の分離構造が、全体的にディープトレンチ分離構造である、請求項１５に記載の撮像デバイス。
【請求項19】
前記第１の分離構造の少なくとも一部分が、ディープトレンチ分離構造であり、前記第１の分離構造の少なくとも第２の部分が、全層分離構造であり、前記第２の分離構造の少なくとも第１の部分が、ディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第２の部分が、全層分離構造である、請求項１５に記載の撮像デバイス。
【請求項20】
撮像レンズと、固体撮像デバイスと、を含み、前記固体撮像デバイスが、
画素アレイユニットを含み、前記撮像レンズが、入射光を前記画素アレイユニットに通過させ、前記画素アレイユニットが、複数の画素群を含み、各画素群が、
複数の単位画素であって、前記複数の単位画素が、少なくとも第１及び第２の単位画素を含む、複数の単位画素と、
複数の光電変換領域であって、各単位画素が、少なくとも１つの前記光電変換領域を含む、複数の光電変換領域と、
前記複数の光電変換領域に選択的に結合された第１の読み出し回路と、
前記複数の光電変換領域に選択的に結合された第２の読み出し回路と、
分離構造であって、前記分離構造が、前記第１の単位画素を前記第２の単位画素から分離する、分離構造と、
を含む、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ダイナミックビジョンセンサ機能を備えた撮像デバイスに関する。
【背景技術】
【0002】
従来、撮像デバイスなどにおいて、垂直同期信号などの同期信号に同期して画像データを取り込む同期型の固体撮像デバイスが用いられている。一般的な同期型の固体撮像デバイスでは、同期信号の周期ごと（例えば、１／６０秒ごと）に画像データを取得することが困難であるため、自動運転車やロボットなどの高速（例えばリアルタイム）処理が求められる分野など、比較的高速な処理が求められる場合には対応が困難である。そこで、画素ごとに検出回路を設けて、受光量が閾値を超える状況をリアルタイムでアドレスイベントとして検出する非同期型の固体撮像デバイスが提案されている。全ての画素のアドレスイベントを検出する非同期型の固体撮像デバイスは、ダイナミックビジョンセンサ（ＤＶＳ）とも称される。
【発明の概要】
【発明が解決しようとする課題】
【0003】
しかしながら、ＤＶＳシステムでは、受光量に対応する電圧値の画素信号を読み出すための回路構成に加えて、アドレスイベントを検出するための回路構成を設ける必要があるため、受光面上の受光要素の占有率が低下してしまう。本開示の実施形態は、共有トランジスタを利用することにより、十分な感度を備えた高解像度撮像デバイスを提供することを可能にする。また、クロストークを減らすために、ＤＶＳシステム内の異なる画素間又は光検出器間の分離が必要である。例えば、従前のＤＶＳシステムでは、全層誘電体トレンチ（ＲＦＴＩ）分離が採用されていた。しかしながら、従前のＤＶＳシステムにおけるＲＦＴＩ分離構造の実装形態では、光検出器間でのトランジスタ又は他の回路要素の共有が排除されるか、又は困難なものとなっている。その結果、ＤＶＳシステムの入射光に対する量子効率（以下、「受光効率」と称する）は比較的低いものとなっていた。
【0004】
したがって、本開示は、受光効率を改善することができる固体撮像デバイス及び撮像デバイスを提供する。
【課題を解決するための手段】
【0005】
本開示の実施形態及び態様では、アレイ状に配置された複数の光電変換領域又は画素を含む撮像デバイスが提供される。アレイ内には、トランジスタを含むがこれに限定されない、少なくとも一部の回路要素を共有する複数の光電変換領域又は画素の群が形成されている。全層リアディープトレンチ分離（ＲＦＴＩ）構造が、複数の光電変換領域の群の間に設けられる。リアディープトレンチ分離（ＲＤＴＩ）は、複数の光電変換領域の各群の内部の隣接する光電変換領域間の境界の少なくとも一部分に沿って設けられている。
【0006】
本開示の更なる実施形態及び態様では、光電変換領域の一部又は全ては、それぞれ、第１及び第２の読み出し回路に動作可能に接続されている。更に、光電変換領域の群の内部の光電変換領域間で共有される回路要素には、光電変換領域の任意の１つの群の内部の光電変換領域間で共有される第１及び第２の読み出し回路の少なくとも一部の要素が含まれ得る。共有要素には、トランジスタ、フローティング拡散、及び信号線が含まれるが、これらに限定されない。
【0007】
本開示の更に別の実施形態及び態様では、共有要素のうちの１又は複数の少なくとも一部分は、ＲＤＴＩ分離構造の下、すなわち、基板内で終端するＲＤＴＩ構造の端部と基板の非入射光側表面との間に形成することができる。本開示は、受光効率を改善することができるダイナミックビジョンセンシング及び撮像機能を備えた固体撮像デバイス及び撮像デバイスを提供する。より具体的には、本開示の実施形態は、占有率が改善された撮像デバイスを提供する。
【図面の簡単な説明】
【0008】
【図1】本開示の実施形態による固体撮像デバイスの概略構成例を示すブロック図である。
【図2】本開示の実施形態による固体撮像デバイスの積層構造例を示す図である。
【図3】本開示の実施形態による固体撮像デバイスの機能構成例を示すブロック図である。
【図4】カラーフィルタアレイにベイヤーアレイを採用した場合の本開示の実施形態による単位画素のアレイの例を示す概略図である。
【図5】本開示の実施形態による単位画素の概略構成例を示す回路図である。
【図6】本開示の実施形態によるアドレスイベント検出ユニットの概略構成例を示すブロック図である。
【図7】本開示の実施形態による減算器及び量子化器の概略構成例を示す回路図である。
【図8】本開示の実施形態によるカラムＡＤＣの概略構成例を示すブロック図である。
【図9】本開示の実施形態による固体撮像デバイスの動作例を示すタイミングチャートである。
【図10】本開示の実施形態による固体撮像デバイスの動作例を示すフローチャートである。
【図11】本開示の少なくとも一部の実施形態による単位画素群の概略構成例を示す回路図である。
【図12A】本開示の第１の例示的な実施形態による画素構成の平面図である。
【図12B】第１の例示的な実施形態の一部分の断面図である。
【図13A】本開示の第２の例示的な実施形態による画素構成の平面図である。
【図13B】第２の例示的な実施形態の一部分の断面図である。
【図13C】第２の例示的な実施形態の別の一部分の断面図である。
【図14A】本開示の第３の例示的な実施形態による画素構成の平面図である。
【図14B】第３の例示的な実施形態の一部分の断面図である。
【図14C】第３の例示的な実施形態の別の一部分の断面図である。
【図15A】本開示の第４の例示的な実施形態による画素構成の平面図である。
【図15B】第４の例示的な実施形態の一部分の断面図である。
【図15C】第４の例示的な実施形態の別の一部分の断面図である。
【図16A】本開示の第５の例示的な実施形態による画素構成の平面図である。
【図16B】第５の例示的な実施形態の一部分の断面図である。
【図16C】第５の例示的な実施形態の別の一部分の断面図である。
【図17A】本開示の第６の例示的な実施形態による画素構成の平面図である。
【図17B】第６の例示的な実施形態の一部分の断面図である。
【図18A】本開示の第７の例示的な実施形態による画素構成の平面図である。
【図18B】第７の例示的な実施形態の一部分の断面図である。
【図18C】第７の例示的な実施形態の別の一部分の断面図である。
【図19A】本開示の第８の例示的な実施形態による画素構成の平面図である。
【図19B】第８の例示的な実施形態の一部分の断面図である。
【図20A】本開示の第９の例示的な実施形態による画素構成の平面図である。
【図20B】第９の例示的な実施形態の一部分の断面図である。
【図21A】本開示の第１０の例示的な実施形態による画素構成の平面図である。
【図21B】第１０の例示的な実施形態の一部分の断面図である。
【図22A】本開示の第１１の例示的な実施形態による画素構成の平面図である。
【図22B】第１１の例示的な実施形態の一部分の断面図である。
【図23】本開示の少なくとも一部の実施形態による単位画素の概略構成例を示す回路図である。
【図24A】本開示の第１２の例示的な実施形態による画素構成の平面図である。
【図24B】第１２の例示的な実施形態の一部分の断面図である。
【図25A】本開示の第１３の例示的な実施形態による画素構成の平面図である。
【図25B】第１３の例示的な実施形態の一部分の断面図である。
【図25C】第１３の例示的な実施形態の別の一部分の断面図である。
【図26A】本開示の第１４の例示的な実施形態による画素構成の平面図である。
【図26B】第１４の例示的な実施形態の一部分の断面図である。
【図27A】本開示の第１５の例示的な実施形態による画素構成の平面図である。
【図27B】第１５の例示的な実施形態の一部分の断面図である。
【図27C】第１５の例示的な実施形態の別の一部分の断面図である。
【図28A】本開示の第１６の例示的な実施形態による画素構成の平面図である。
【図28B】第１６の例示的な実施形態の一部分の断面図である。
【図28C】第１６の例示的な実施形態の別の一部分の断面図である。
【図29A】従来技術の画素群構成の平面図である。
【図29B】従来技術の構成の一部分の断面図である。
【図30】車両制御システムの概略構成の一例を示すブロック図である。
【図31】車両外部情報検出ユニット及び撮像ユニットの設置位置の一例を示す図である。
【発明を実施するための形態】
【0009】
以下、本開示の一実施形態を添付図面に基づいて詳細に説明する。更に、以下の実施形態では、同一の部分には同一の参照番号を付与し、その重複する説明を省略する。
【0010】
一般的なダイナミックビジョンセンサ（ＤＶＳ）は、いわゆるイベントドリブン駆動方式を採用しており、単位画素ごとにアドレスイベント発生の有無を検出し、アドレスイベント発生を検出した単位画素から画素信号を読み出している。
【0011】
また、本明細書の単位画素は、１つの光電変換要素（「受光要素」とも称される）を含む画素の最小単位を表しており、例として、イメージセンサから読み出される画像データの各ドットに対応することができる。また、アドレスイベントは、２次元格子状に配置された複数の単位画素の各々に割り当て可能なアドレスごとに発生するイベントを表している。イベント検出センサは、強度の変化に非同期で応答する。強度の変化は光電流の変化と相関しており、この変化が一定の閾値を超えると、イベントとして検出することができる。
【0012】
図１は、本開示の少なくとも一部の実施形態による撮像デバイスの概略構成例を示すブロック図である。図１に示されるように、例えば、撮像デバイス１００は、撮像レンズ１１０、固体撮像デバイス２００、記録ユニット１２０、及び制御ユニット１３０を含む。例として、撮像デバイス１００は、産業用ロボットに搭載されたカメラ、車載カメラなどとして、又はその一部として提供することができる。
【0013】
撮像レンズ１１０は、入射光を方向付ける（例えば、集光する）光学システムを含み得、固体撮像デバイス２００の受光面上で入射光の画像を撮像する。受光面は、固体撮像デバイス２００内の光電変換要素が配置された面である。固体撮像デバイス２００は、入射光を光電的に変換して画像データを生成する。また、固体撮像デバイス２００は、生成された画像データに対して、ノイズ除去及びホワイトバランス調整などの所定の信号処理を実行することができる。信号処理により得られた結果と、アドレスイベント発生の有無を示す検出信号が、信号線２０９を介して記録ユニット１２０に出力される。また、アドレスイベント発生の有無を示す検出信号を生成する方法については、後述する。
【0014】
記録ユニット１２０は、例えば、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）などで構成され、固体撮像デバイス２００から入力されたデータを記録する。
【0015】
制御ユニット１３０は、例えば、中央処理装置（ＣＰＵ）などで構成され、信号線１３９を介して種々の命令を出力し、撮像デバイス１００内の固体撮像デバイス２００などの各ユニットを制御する。
【0016】
次に、添付の図面を参照して、固体撮像デバイス２００の構成例について詳細に説明する。
【0017】
図２は、本開示の少なくとも一部の実施形態による固体撮像デバイスの積層構造の例を示す図である。図２に示すように、固体撮像デバイス２００は、受光チップ２０１と論理チップ２０２とが垂直に積層された構造を有することができる。受光チップ２０１と論理チップ２０２との接合においては、例えば、チップの接合面を平坦化し、チップを電子間力で積層する、いわゆる直接接合を利用することができる。ただし、これに限定されるものではなく、例えば、接合面に形成された銅（Ｃｕ）電極パッドをボンディングしたいわゆるＣｕ－Ｃｕ接合、バンプ接合なども使用できる。
【0018】
また、受光チップ２０１と論理チップ２０２とは、例えば、半導体基板を貫通するシリコン貫通電極（ＴＳＶ）などの接続部分を介して互いに電気的に接続されている。ＴＳＶを使用した接続では、例えば、受光チップ２０１内に形成されたＴＳＶ及び受光チップ２０１から論理チップ２０２にかけて形成されたＴＳＶを含む２つのＴＳＶが、チップ外面上で相互に接続された、いわゆるツインＴＳＶ方式や、受光チップ２０１及び論理チップ２０２が、両方のチップを貫通するＴＳＶで接続された、いわゆる共有ＴＳＶ方式などを採用することができる。
【0019】
ただし、受光チップ２０１と論理チップ２０２との接合にＣｕ－Ｃｕ接合又はバンプ接合を使用する場合、受光チップ２０１及び論理チップ２０２の両方は、Ｃｕ－Ｃｕ接合又はバンプ接合を介して互いに電気的に接続されている。
【0020】
図３は、本開示の少なくとも一部の実施形態による固体撮像デバイスの機能構成例を示すブロック図である。図３に示されるように、固体撮像デバイス２００は、駆動回路２１１、信号処理ユニット２１２、アービタ２１３、カラムＡＤＣ２２０、及び画素アレイユニット３００を含む。
【0021】
複数の単位セル又は画素３１０が、２次元格子形状で画素アレイユニット３００内に配置されている。単位画素３１０の詳細については、後述する。例えば、単位画素３１０の各々には、フォトダイオードなどの光電変換要素と、光電変換要素で生成された電荷量に対応する電圧値の画素信号を生成する回路（以下、画素回路又は画素撮像信号生成読み出し回路と称する）とが含まれる。ここで、画素回路は、複数の光電変換要素によって共有され得る。この場合、単位画素３１０はそれぞれ、１つの光電変換要素と、共有される画素回路と、を含む。
【0022】
複数の単位画素３１０は、２次元格子形状で画素アレイユニット３００内に配置されている。複数の単位画素３１０は、それぞれが所定の数の単位画素を含む複数の画素ブロックに群別化することができる。以下、水平方向に配置された単位画素の集合体を「行」と称し、行に直交する方向に配置された単位画素の集合体を「列」と称する。
【0023】
単位画素３１０の各々は、それぞれの光電変換要素で受け取られた光の量に対応する電荷を生成する。更に、単位画素３１０は、単独で、又は同じ群の内部の他の１又は複数の単位画素３１０と組み合わせて、光電変換要素で生じた電荷による電流（以下、光電流と称する）の値又はその変動量が所定の閾値を超えているか否かに基づいて、アドレスイベント発生の有無を検出するように動作させることができる。また、アドレスイベントが発生すると、光電変換要素の受光量に対応する電圧値の画素信号の読み出し要求がアービタ２１３に出力される。
【0024】
駆動回路２１１は、単位画素３１０の各々を駆動し、単位画素３１０の各々が画素信号をカラムＡＤＣ２２０に出力することを可能にする。
【0025】
アービタ２１３は、単位画素からの要求を調停し、調停結果に基づいて、要求を発行する単位画素３１０に所定の応答を転送する。この応答を受信した単位画素３１０は、アドレスイベント発生の有無を示す検出信号（以下、単に「アドレスイベント検出信号」と称する）を駆動回路２１１及び信号処理ユニット２１２に供給する。
【0026】
単位画素３１０の列ごとに、カラムＡＤＣ２２０は、列からのアナログ画素信号をデジタル信号に変換する。更に、カラムＡＤＣ２２０は、変換によって生成されたデジタル信号を信号処理ユニット２１２に供給する。
【0027】
信号処理ユニット２１２は、カラムＡＤＣ２２０から転送されたデジタル信号に関して、相関二重サンプリング（ＣＤＳ）処理（ノイズ除去）及びホワイトバランス調整などの所定の信号処理を実行する。また、信号処理ユニット２１２は、信号線２０９を介して、信号処理結果とアドレスイベント検出信号とを記録ユニット１２０に提供する。
【0028】
画素アレイユニット３００内の単位画素３１０は、画素群３１４内に配置することができる。図３に示される構成では、例えば、画素アレイユニット３００は、画素群３１４によって構成され、当該画素群３１４には、色を再構成するために必要な波長成分を受け取る単位画素３１０の集合体が含まれる。例えば、ＲＧＢの３原色に基づいて色を再構成する場合、画素アレイユニット３００において、赤（Ｒ）色の光を受け取る単位画素３１０、緑（Ｇ）色の光を受け取る単位画素３１０、及び青（Ｂ）色の光を受け取る単位画素３１０は、所定のカラーフィルタアレイにしたがって群３１４ａに配置される。
【0029】
カラーフィルタアレイ構成の例としては、２×２画素のベイヤーアレイ、Ｘ－Ｔｒａｎｓ（登録商標）ＣＭＯＳセンサに採用されている３×３画素のカラーフィルタアレイ（以下、「Ｘ－Ｔｒａｎｓ（登録商標）型アレイ」とも称される）、４×４画素のクアッドベイヤーアレイ（「クアドラアレイ」とも称される）、及び白ＲＧＢカラーフィルタをベイヤーアレイに組み合わせた４×４画素のカラーフィルタ（以下、「白ＲＧＢアレイ」とも称される）などの様々なアレイが挙げられる。ここで、以下の説明では、ベイヤーアレイをカラーフィルタアレイとして採用する場合を例示する。
【0030】
図４は、複数のベイヤーアレイ３１０Ａを形成するように構成されたカラーフィルタアレイ内の単位画素３１０及び関連するカラーフィルタの配置を有する画素群３１４を使用する場合の単位画素３１０のアレイの例を示す概略図である。図４に示すように、ベイヤーアレイをカラーフィルタアレイ構成として採用する場合、画素アレイユニット３００において、２×２画素の合計４つの単位画素を含む基本パターン３１０Ａが、列方向及び行方向に繰り返し配置されている。例えば、基本パターン３１０Ａは、赤（Ｒ）色のカラーフィルタを含む単位画素３１０Ｒ、緑（Ｇｒ）色のカラーフィルタを含む単位画素３１０Ｇｒ、緑（Ｇｂ）色のカラーフィルタを含む単位画素３１０Ｇｂ、及び青（Ｂ）色のカラーフィルタを含む単位画素３１０Ｂによって構成される。
【0031】
次に、単位画素３１０の構成例について説明する。図５は、本開示の少なくとも一部の実施形態による単位画素３１０の概略構成例を示す回路図である。図５に示されるように、単位画素３１０は、例えば、画素撮像信号生成ユニット（又は読み出し回路）３２０、受光ユニット３３０、及びアドレスイベント検出ユニット（又は読み出し回路）４００を含む。少なくとも１つの例示的な実施形態では、読み出し回路４００は、１又は複数の光電変換要素（又は光電変換領域）３３３によって生成された電荷に基づいて読み出し回路３２０を制御するように構成される。各光電変換要素３３３は、単位画素トランジスタ３３４に関連付けることができる。また、図５の論理回路２１０は、例えば、図３の駆動回路２１１、信号処理ユニット２１２、アービタ２１３を含む論理回路である。
【0032】
例えば、受光ユニット３３０は、転送トランジスタ（第１のトランジスタ）３３１、オーバーフローゲート（ＯＦＧ）トランジスタ（第５のトランジスタ）３３２、及び光電変換要素３３３を含む。駆動回路２１１から転送された転送信号ＴＲＧは、受光ユニット３３０の画素群転送トランジスタ３３１のゲートに供給され、駆動回路２１１から転送された制御信号ＯＦＧは、ＯＦＧトランジスタ３３２のゲートに供給される。受光ユニット３３０の画素群転送トランジスタ３３１を介した出力は、画素撮像信号生成ユニット３２０に接続され、ＯＦＧトランジスタ３３２を介した出力は、アドレスイベント検出ユニット４００に接続される。
【0033】
例えば、画素撮像信号生成ユニット３２０は、リセットトランジスタ（第２のトランジスタ）３２１、増幅トランジスタ（第３のトランジスタ）３２２、選択トランジスタ（第４のトランジスタ）３２３、及びフローティング拡散層（ＦＤ）３２４を含む。
【0034】
受光ユニット３３０の画素群転送トランジスタ３３１及びＯＦＧトランジスタ３３２は、例えば、Ｎ型金属酸化膜半導体（ＭＯＳ）トランジスタ（以下、単に「ＮＭＯＳトランジスタ」と称する）を用いて構成されている。同様に、画素撮像信号生成ユニット３２０のリセットトランジスタ３２１、増幅トランジスタ３２２、及び選択トランジスタ３２３は、それぞれ、例えば、ＮＭＯＳトランジスタを使用することによって構成される。
【0035】
例えば、アドレスイベント検出ユニット４００は、電流－電圧変換ユニット４１０及び減算器４３０を含む。ただし、アドレスイベント検出ユニット４００は、バッファ、量子化器、及び転送ユニットを更に備えている。以下、アドレスイベント検出ユニット４００の詳細について、図６などを用いて説明する。
【0036】
図示の構成では、受光ユニット３３０の光電変換要素３３３は、入射光を光電変換して電荷を生成する。画素群転送トランジスタ３３１は、光電変換要素３３３で生成された電荷を、転送信号ＴＲＧにしたがって、フローティング拡散層３２４に転送する。ＯＦＧトランジスタ３３２は、制御信号ＯＦＧにしたがって、光電変換要素３３３で生成された電荷に基づく電気信号（光電流）をアドレスイベント検出ユニット４００に供給する。
【0037】
フローティング拡散層３２４は、光電変換要素３３３から画素群転送トランジスタ３３１を介して転送された電荷を蓄積する。リセットトランジスタ３２１は、駆動回路２１１から転送されたリセット信号にしたがって、フローティング拡散層３２４に蓄積された電荷を放電（初期化）する。増幅トランジスタ３２２は、フローティング拡散層３２４に蓄積された電荷の電荷量に対応する電圧値の画素信号が、垂直信号線ＶＳＬに現れることを可能にする。選択トランジスタ３２３は、駆動回路２１１から転送される選択信号ＳＥＬにしたがって、増幅トランジスタ３２２と垂直信号線ＶＳＬとの間の接続を切り替える。更に、垂直信号線ＶＳＬに現れるアナログ画素信号は、カラムＡＤＣ２２０によって読み出され、デジタル画素信号に変換される。
【0038】
アドレスイベント検出開始の指示が制御ユニット１３０によって与えられると、論理回路２１０内の駆動回路２１１は、画素アレイユニット３００内の全ての受光ユニット３３０のＯＦＧトランジスタ３３２をオン状態に設定するための制御信号ＯＦＧを出力する。この配置により、受光ユニット３３０の光電変換要素３３３で生成された光電流は、ＯＦＧトランジスタ３３２を介して各単位画素３１０のアドレスイベント検出ユニット４００に供給される。
【0039】
受光ユニット３３０からの光電流に基づいてアドレスイベント発生を検出する場合、各単位画素３１０のアドレスイベント検出ユニット４００は、アービタ２１３に要求を出力する。これに関して、アービタ２１３は、単位画素３１０の各々から転送された要求を調停し、調停結果に基づいて、要求を発行する単位画素３１０に所定の応答を転送する。この応答を受信した単位画素３１０は、アドレスイベント発生の有無を示す検出信号（以下、「アドレスイベント検出信号」と称する）を論理回路２１０内の駆動回路２１１及び信号処理ユニット２１２に供給する。
【0040】
駆動回路２１１は、アドレスイベント検出信号の供給源である単位画素３１０内のＯＦＧトランジスタ３３２をオフ状態に設定する。この配置により、単位画素３１０内の受光ユニット３３０からアドレスイベント検出ユニット４００への光電流の供給が停止される。
【0041】
次に、駆動回路２１１は、単位画素３１０の受光ユニット３３０内の画素群転送トランジスタ３３１を、転送信号ＴＲＧによりオン状態に設定する。この配置により、受光ユニット３３０の光電変換要素３３３で生成された電荷は、画素群転送トランジスタ３３１を介してフローティング拡散層３２４に転送される。また、フローティング拡散層３２４に蓄積された電荷の電荷量に対応する電圧値の画素信号が、画素撮像信号生成ユニット３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに現れる。
【0042】
上記のように、固体撮像デバイス２００では、アドレスイベント発生が検出された単位画素３１０から、カラムＡＤＣ２２０に画素信号ＳＩＧが出力される。
【0043】
更に、例えば、受光ユニット３３０と、画素撮像信号生成ユニット３２０と、アドレスイベント検出ユニット４００の電流－電圧変換ユニット４１０内の２つのログ（ＬＧ）トランジスタ（第６及び第７のトランジスタ）４１１及び４１４と、２つの増幅トランジスタ（第８及び第９のトランジスタ）４１２及び４１３とは、例えば、図２に示す受光チップ２０１に配置され、他の構成要素は、例えば、Ｃｕ－Ｃｕ接合を介して受光チップ２０１に接合された論理チップ２０２内に配置することができる。したがって、以下の説明では、単位画素３１０において、受光チップ２０１内に配置された構成を「上層回路」と称する。
【0044】
図６は、本開示の少なくとも一部の実施形態によるアドレスイベント検出ユニットの概略構成例を示すブロック図である。図６に示すように、アドレスイベント検出ユニット４００は、電流－電圧変換ユニット４１０、バッファ４２０、減算器４３０、量子化器４４０、及び転送ユニット４５０を含む。
【0045】
電流－電圧変換ユニット４１０は、受光ユニット３３０からの光電流をその対数の電圧信号に変換し、変換により生成された電圧信号をバッファ４２０に供給する。
【0046】
バッファ４２０は、電流－電圧変換ユニット４１０から転送された電圧信号を補正し、補正後の電圧信号を減算器４３０に出力する。
【0047】
減算器４３０は、駆動回路２１１から転送された行駆動信号にしたがって、バッファ４２０から転送された電圧信号の電圧レベルを低下させ、低下した電圧信号を量子化器４４０に供給する。
【0048】
量子化器４４０は、減算器４３０から転送された電圧信号をデジタル信号に量子化し、量子化によって生成されたデジタル信号を検出信号として転送ユニット４５０に出力する。
【0049】
転送ユニット４５０は、量子化器４４０から転送された検出信号を信号処理ユニット２１２などに転送する。例えば、アドレスイベント発生が検出されると、転送ユニット４５０は、アドレスイベント検出信号を転送ユニット４５０から駆動回路２１１に転送し、信号処理ユニット２１２からアービタ２１３に転送するように要求する。また、アービタ２１３からの要求に対する応答を受信すると、転送ユニット４５０は、検出信号を駆動回路２１１及び信号処理ユニット２１２に供給する。
【0050】
【0051】
例えば、ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１３のゲートは、受光ユニット３３０のＯＦＧトランジスタ３３２のドレインに接続されている。更に、例えば、ＬＧトランジスタ４１１のドレインは、ＬＧトランジスタ４１４のソース及び増幅トランジスタ４１２のゲートに接続されている。例えば、ＬＧトランジスタ４１４のドレインは、電源端子ＶＤＤに接続されている。
【0052】
更に、例えば、増幅トランジスタ４１３のソースは、接地され、そのドレインは、ＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のソースに接続されている。例えば、増幅トランジスタ４１２のドレインは、定電流回路４１５を介して電源端子ＶＤＤに接続されている。例えば、定電流回路４１５は、ｐ型ＭＯＳトランジスタなどの負荷ＭＯＳトランジスタで構成されている。
【0053】
この接続関係により、ループ状のソースフォロワ回路が構築される。この配置により、受光ユニット３３０からの光電流は、その電荷量に対応する対数値の電圧信号に変換される。更に、ＬＧトランジスタ４１１及び４１４、並びに増幅トランジスタ４１２及び４１３は、それぞれ、例えば、ＮＭＯＳトランジスタによって構成されてもよい。
【0054】
図７は、本開示の少なくとも一部の実施形態による減算器及び量子化器の概略構成例を示す回路図である。図７に示されるように、減算器４３０は、コンデンサ４３１及び４３３、反転器４３２、及びスイッチ４３４を含む。更に、量子化器４４０は、比較器４４１を含む。
【0055】
コンデンサ４３１の一端はバッファ４２０の出力端子に接続され、他端は反転器４３２の入力端子に接続されている。コンデンサ４３３は、反転器４３２に並列に接続されている。スイッチ４３４は、行駆動信号にしたがって、コンデンサ４３３の両端を接続する経路を開閉する。
【0056】
反転器４３２は、コンデンサ４３１を介して入力される電圧信号を反転させる。反転器４３２は、比較器４４１の非反転入力端子（＋）に反転信号を出力する。
【0057】
スイッチ４３４がオンになると、電圧信号Ｖｉｎｉｔがコンデンサ４３１のバッファ４２０側に入力される。また、その反対側は仮想接地端子になる。便宜上、仮想接地端子の電位はゼロに設定されている。このとき、コンデンサ４３１の容量をＣ１に設定すると、コンデンサ４３１に蓄積される電位Ｑｉｎｉｔは、以下の式（１）で表される。一方、コンデンサ４３３の両端は短絡しているため、その蓄積電荷はゼロとなる。
【0058】
Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ（１）
【0059】
次に、スイッチ４３４がオフになり、バッファ４２０側のコンデンサ４３１の電圧が変化してＶａｆｔｅｒに達する場合を考えると、コンデンサ４３１に蓄積された電荷Ｑａｆｔｅｒは、次の式（２）で表される。
【0060】
Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ（２）
【0061】
一方、出力電圧をＶｏｕｔに設定した場合、コンデンサ４３３に蓄積された電荷Ｑ２は次の式（３）で表される。
【0062】
Ｑ２＝－Ｃ２×Ｖｏｕｔ（３）
【0063】
このとき、コンデンサ４３１及び４３３の総電荷量は変化しないので、次の式（４）が成立する。
【0064】
Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２（４）
【0065】
式（１）から式（３）を式（４）に置き換えると、次の式（５）が得られる。
【0066】
Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ）（５）
【0067】
式（５）は電圧信号の減算演算を表しており、減算の結果の利得はＣ１／Ｃ２になる。通常、利得を最大化（又は改善）することが望まれるため、Ｃ１が大きくＣ２が小さくなるように設計することが好ましい。一方、Ｃ２が小さすぎると、ｋＴＣノイズが増加するため、ノイズ特性が低下することが懸念される。したがって、Ｃ２の容量の減少は、ノイズを許容できる範囲に制限される。また、単位画素３１０ごとに減算器４３０を含むアドレスイベント検出ユニット４００が搭載されているため、容量Ｃ１、Ｃ２には面積の制限が存在する。容量Ｃ１及びＣ２の値は、この制限を考慮して決定される。
【0068】
比較器４４１は、減算器４３０から転送された電圧信号と、反転入力端子（－）に印加された所定の閾値電圧Ｖｔｈとを比較する。比較器４４１は、比較結果を示す信号を検出信号として転送ユニット４５０に出力する。
【0069】
また、電流－電圧変換ユニット４１０による変換利得をＣＧｌｏｇとして設定し、バッファ４２０の利得を「１」に設定すると、アドレスイベント検出ユニット４００全体の利得Ａは、次の式（６）の式で表される。
【0070】
【数1】
【0071】
式（６）において、ｉｐｈｏｔｏ＿ｎは、ｎ番目の単位画素３１０の光電流を表し、その単位は、例えば、アンペア（Ａ）である。Ｎは、画素ブロック内の単位画素３１０の数を表し、この実施形態では「１」である。
【0072】
図８は、本開示の少なくとも一部の実施形態によるカラムＡＤＣの概略構成例を示すブロック図である。カラムＡＤＣ２２０は、単位画素３１０の全ての列に設けられる複数のＡＤＣ２３０を含む。
【0073】
ＡＤＣ２３０の各々は、垂直信号線ＶＳＬに現れるアナログ画素信号をデジタル信号に変換する。例えば、画素信号は、ビット長が検出信号よりも長いデジタル信号に変換される。例えば、検出信号を２ビットに設定すると、画素信号は３ビット以上（１６ビットなど）のデジタル信号に変換される。ＡＤＣ２３０は、生成されたデジタル信号を信号処理ユニット２１２に供給する。
【0074】
次に、本開示の少なくとも実施形態による固体撮像デバイス２００の動作を、添付の図面を参照して詳細に説明する。
【0075】
まず、タイミングチャートを用いて、固体撮像デバイス２００の動作例を説明する。図９は、第１の実施形態による固体撮像デバイスの動作の一例を示すタイミングチャートである。
【0076】
図９に示すように、タイミングＴ０において、アドレスイベント検出開始命令が制御ユニット１３０によって与えられると、駆動回路２１１は、画素アレイユニット３００内の全ての受光ユニット３３０のＯＦＧトランジスタ３３２のゲートに印加された制御信号ＯＦＧをハイレベルに上げる。この配置により、全ての受光ユニット３３０の複数のＯＦＧトランジスタ３３２がオン状態になり、各受光ユニット３３０の光電変換要素３３３で生成された電荷に基づく光電流が、受光ユニット３３０の各々から複数のアドレスイベント検出ユニット４００の各々に供給される。
【0077】
また、制御信号ＯＦＧがハイレベルである期間中、受光ユニット３３０の各々の画素群転送トランジスタ３３１のゲートに印加される全ての転送信号ＴＲＧは、ローレベルに維持される。したがって、この期間において、全ての受光ユニット３３０内の複数の転送トランジスタ３３１は、オフ状態にある。
【0078】
次に、任意単位画素３１０のアドレスイベント検出ユニット４００が、制御信号ＯＦＧがハイレベルにある期間にアドレスイベント発生を検出した場合を想定する。この場合、アドレスイベント発生を検出するアドレスイベント検出ユニット４００は、アービタ２１３に要求を転送する。これに関して、アービタ２１３は、要求を調停し、要求に対する応答を、要求を発行するアドレスイベント検出ユニット４００に返す。
【0079】
この応答を受信したアドレスイベント検出ユニット４００は、例えば、タイミングＴ１からタイミングＴ２の期間に、駆動回路２１１及び信号処理ユニット２１２に入力される検出信号をハイレベルに上げる。また、本明細書では、検出信号を１ビット信号とする。
【0080】
タイミングＴ１でアドレスイベント検出ユニット４００からハイレベル検出信号が入力された駆動回路２１１は、後続のタイミングＴ２で、全ての制御信号ＯＦＧをローレベルに下げる。この配置により、画素アレイユニット３００の全ての受光ユニット３３０からアドレスイベント検出ユニット４００への光電流の供給が停止される。
【0081】
また、タイミングＴ２において、駆動回路２１１は、アドレスイベント発生が検出される（以下、「対象単位画素の読み出し」と称する）単位画素３１０の画素撮像信号生成ユニット３２０内の選択トランジスタ３２３のゲートに印加される選択信号ＳＥＬを、ハイレベルに上げ、同じ画素撮像信号生成ユニット３２０のリセットトランジスタ３２１のゲートに印加されるリセット信号ＲＳＴを、一定のパルス周期の間、ハイレベルに上げ、それにより、画素撮像信号生成ユニット３２０のフローティング拡散層３２４に蓄積された電荷を放電（初期化）する。このようにして、フローティング拡散層３２４が初期化された状態で垂直信号線ＶＳＬに現れた電圧が、カラムＡＤＣ２２０の垂直信号線ＶＳＬに接続されたＡＤＣ２３０によってリセットレベルの画素信号（以下、単に「リセットレベル」と称する）として読み出され、デジタル信号に変換される。
【0082】
次に、リセットレベルを読み出した後のタイミングＴ３において、駆動回路２１１は、一定パルス周期の転送信号ＴＲＧを、読み出し対象単位画素３１０内の受光ユニット３３０の画素群転送トランジスタ３３１のゲートに印加する。この配置により、受光ユニット３３０の光電変換要素３３３で生成された電荷は、画素撮像信号生成ユニット３２０内のフローティング拡散層３２４に転送され、フローティング拡散層３２４に蓄積された電荷に対応する電圧が、垂直信号線ＶＳＬに現れる。このようにして、垂直信号線ＶＳＬに現れた電圧は、カラムＡＤＣ２２０の垂直信号線ＶＳＬに接続されたＡＤＣ２３０によって、受光ユニット３３０の信号レベルの画素信号（以下、単に「信号レベル」と称する）として読み出され、デジタル値に変換される。
【0083】
信号処理ユニット２１２は、ＣＤＳ処理を実行し、当該ＣＤＳ処理において、上記のように読み出したリセットレベルと信号レベルとの差は、光電変換要素３３３の受光量に対応する正味画素信号として取得される。
【0084】
次に、タイミングＴ４において、駆動回路２１１は、読み出し対象単位画素３１０の画素撮像信号生成読み出し回路３２０の選択トランジスタ３２３のゲートに印加される選択信号ＳＥＬをローレベルに下げ、画素アレイユニット３００内の全ての受光ユニット３３０のＯＦＧトランジスタ３３２のゲートに印加される制御信号ＯＦＧをハイレベルに上げる。この配置により、画素アレイユニット３００内の全ての受光ユニット３３０におけるアドレスイベント発生の検出が再開される。
【0085】
次に、フローチャートを用いて、固体撮像デバイス２００の動作例を説明する。図１０は、本開示の少なくとも一部の実施形態による固体撮像デバイスの動作の例を示すフローチャートである。例えば、本動作は、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
【0086】
図１０に示すように、本動作では、まず、画素アレイユニット３００内の単位画素３１０の各々が、アドレスイベント発生の有無を検出する（工程Ｓ９０１）。更に、駆動回路２１１は、アドレスイベント発生が単位画素３１０のいずれか１つで検出されたかどうかを判定する（工程Ｓ９０２）。
【0087】
アドレスイベント発生が検出されない場合（工程Ｓ９０２で「ノー」の場合）、本動作は工程Ｓ９０４に進む。一方、アドレスイベント発生が検出された場合（工程Ｓ９０２で「イエス」の場合）、駆動回路２１１は、アドレスイベント発生が検出された単位画素３１０に対して画素信号の読み出しを実行し（工程Ｓ９０３）、工程Ｓ９０４に進む。
【0088】
工程Ｓ９０４において、本動作を終了するかどうかが判定される。本動作が終了しない場合（工程Ｓ９０４で「ノー」の場合）、本動作は工程Ｓ９０１に戻り、後続の操作が繰り返される。一方、本動作が終了した場合（工程Ｓ９０４で「イエス」の場合）、本動作は終了する。
【0089】
図１１は、本開示の少なくとも一部の実施形態による単位画素３１０の群３１４の画素群回路１１００の概略構成例を示す回路図である。より具体的には、図１１は、単位画素３１０の群３１４に含まれる全ての単位画素３１０の光電変換ユニット３３３が回路１１００の要素を共有する画素群回路１１００を示している。この例では、単位画素３１０は、基本的なベイヤーアレイパターン３１０Ａを含む画素群３１４の一部であり、第１の単位画素３１０Ｒは赤色のカラーフィルタに関連付けられ、第２の単位画素３１０Ｇｂは緑色のカラーフィルタに関連付けられ、第３の単位画素３１０Ｇｒは緑色のカラーフィルタに関連付けられ、第４の単位画素３１０Ｂは青色のカラーフィルタに関連付けられている。したがって、この例は、４つの単位画素３１０の群３１４を含む。ただし、他の配置及び構成も可能である。
【0090】
画素群回路１１００は、概して、複数の光電変換ユニット３３３を有する受光ユニット３３０を含む。一例として、ただしこれに限定されないが、光電変換ユニット３３３は、フォトダイオードを含むことができる。この例では、１つの光電変換ユニット３３３が各単位画素３１０に含まれているが、他の構成も可能である。更に、少なくとも一部の要素が複数の単位画素３１０間で共有されるこの回路１１００において、受光ユニット３３０は、複数の単位画素トランジスタ３３４を含み、各単位画素３１０の光電変換ユニット３３３は、それぞれの単位画素転送トランジスタ３３４によって、画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２に選択的に接続されている。画素群回路１１００はまた、画素撮像信号生成読み出し回路３２０及びアドレスイベント検出読み出し回路４００を含む。画素撮像信号生成読み出し回路３２０及びアドレスイベント検出読み出し回路４００は、図５の読み出し回路３２０及び４００と同じ方法で、又は同様に構成することができる。アドレスイベント検出読み出し回路４００はまた、所望の感度及び画素サイズに応じて、２つのトランジスタから形成され得る。
【0091】
前述のように、各光電変換ユニット３３３は、それぞれの単位画素転送トランジスタ３３４によって他の回路要素に選択的に接続されている。更に、１つ又は複数の光電変換ユニット３３３は、単位画素トランジスタ３３４の動作を介して他の回路要素に同時に接続することができる。例えば、撮像モードでは、選択された各光電変換ユニット３３３に関連付けられた単位画素転送トランジスタ３３４及び画素群転送トランジスタ３３１は、選択された光電変換ユニット３３３を画素撮像信号生成読み出し回路３２０に動作可能に接続するために、導電状態に置かれる。イベント検出又はダイナミックビジョンセンサ（ＤＶＳ）モードでは、選択された各光電変換ユニット３３３に関連付けられた単位画素転送トランジスタ３３４及び画素群オーバーフローゲートトランジスタ３３２は、選択された光電変換ユニット３３３をアドレスイベント検出読み出し回路４００に動作可能に接続するために、導電状態に置かれる。典型的な動作条件では、撮像モードでは、光電変換ユニット３３３のうちの１つが常に動作可能であり、画素撮像信号生成読み出し回路３２０に信号を提供する。一方、ＤＶＳモードでは、光電変換ユニット３３３のうちの１つ、複数、又は全てが常に動作可能であり、アドレスイベント検出読み出し回路４００に信号を提供する。
【0092】
選択された光電変換ユニット３３３ａ～ｄの単位画素転送トランジスタ３３４ａ～ｄと画素群転送トランジスタ３３１とを動作させることにより、光電変換ユニット３３３のうちのいずれか１つと画素撮像信号生成読み出し回路３２０との間の接続が確立され、これにより、電荷を選択された光電変換ユニット３３３から画素撮像信号生成読み出し回路３２０のＦＤ３２４に通過させることが可能となる。次に、例えば図５に関連して説明したように、電荷をＦＤ３２４から読み出すことができる。単一の光電変換ユニット３３３からの電荷は、典型的な撮像動作において画素撮像信号生成読み出し回路３２０に渡されるが、複数の単位画素３１０に対応する複数の光電変換ユニット３３３からの信号が画素撮像信号生成読み出し回路３２０に渡される他のモードも可能である。本開示を検討した当業者であれば理解できるように、画素群オーバーフローゲートトランジスタ３３２は、撮像動作の間、閉じたままである。本開示を検討した当業者によって更に理解され得るように、画素画像信号生成回路３２０の動作は、画素群３１４のアドレスイベント検出読み出し回路４００によるイベントの検出によってトリガーすることができる。
【0093】
選択された各光電変換ユニット３３３の単位画素転送トランジスタ３３４及び画素群オーバーフローゲートトランジスタ３３２を動作させることにより、光電変換ユニット３３３の任意の１又は複数とアドレスイベント検出読み出し回路４００との間の接続が確立され、これにより、電荷を選択された光電変換ユニット３３３からアドレスイベント検出読み出し回路４００に通過させることが可能となる。本開示の少なくとも一部の実施形態では、全ての単位画素転送トランジスタ３３４及び画素群オーバーフローゲートトランジスタ３３２は、画素群回路１１００がアドレスイベント検出モードで動作しているときに、画素群３１４内の全ての光電変換ユニット３３３をその画素群３１４のアドレスイベント検出読み出し回路４００に同時に接続するように動作する。本開示を検討した当業者であれば理解できるように、画素群転送トランジスタ３３１は、イベント検出動作の間、閉じたまま（オフ）である。
【0094】
したがって、図１１の回路構成は、イベント検出動作及び撮像動作の両方を実行できる撮像デバイス１００の複数の単位画素３１０の配置、並びにそれぞれの単位画素３１０の光電変換ユニット３３３が、イベント検出４００及び画素撮像信号生成読み出し３２０回路の要素を共有する構成の一例である。
【0095】
図１２Ａは、画素アレイユニット３００の一部分の平面図であり、図１２Ｂは、図１２Ａの線Ａ－Ａ’に沿った断面図であり、本開示の第１の例示的な実施形態による画素群３１４の構成１２０４を示している。この例では、単位画素３１０の群３１４が画定され、全層誘電体トレンチ分離又は単に全層トレンチ分離（ＲＦＴＩ）構造１２０８によって互いに分離されている。各画素群３１４内で、単位画素３１０は、ディープトレンチ分離（ＲＤＴＩ）構造１２１２の形態の画素間群分離構造１２１０によって互いに分離されている。画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在する水平部分１２１０ａと、隣接する列の単位画素３１０間に延在する垂直部分１２１０ｂと、を含むことができる。より具体的には、画素構成１２０４は、各画素群３１４内の隣接する単位画素３１０間の境界の全範囲に沿ったＲＤＴＩ構造１２１２を特徴としており、第１のＲＤＴＩ構造１２１２ａは、各画素群３１４内の単位画素３１０の隣接する行の間に延在し、第２のＲＤＴＩ構造１２１２ｂは、各画素群３１４内の単位画素３１０の隣接する列の間に延在している。この例では、２×２アレイ内の４つの画素群３１４が示されており、画素群３１４の各々が２×２サブアレイ又は群アレイパターン内の４つの単位画素３１０を含むが、他の構成も可能である。
【0096】
本開示の実施形態に従い、また図１２Ｂに示されるように、ＲＦＴＩ構造１２０８は、単位画素３１４のフォトダイオード３３３が形成された基板１２１６の厚さ方向全体にわたって延在する。すなわち、ＲＦＴＩ構造１２０８は、基板１２１６の少なくとも第１の光入射面１２２０から第２の非光入射面１２２４まで延在する。ＲＤＴＩ構造１２１２は、第１の表面１２２０又はその上の第１の端部１２２８から、基板１２１６の第２の表面１２２４に向かって形成される第２の端部１２３２まで延在する。特に、ＲＤＴＩ構造１２１２は、基板１２１６の厚さよりも小さい距離にわたって延在するため、第２の表面１２２４には到達しない。したがって、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に、基板１２１６の材料が残る。ＲＦＴＩ構造１２０８及びＲＤＴＩ構造１２１２の両方は、誘電体コア１２１３で形成することができる。一例として、ただしこれに限定されないが、誘電体コア１２１３は、二酸化ケイ素から形成することができる。
【0097】
図１２Ｂにも示されているように、各単位画素３１０は、基板１２１６の第１の表面１２２０上に形成された分離層又は平坦化層１２３６を含むことができる。また、単位画素３１０ごとにカラーフィルタ１２４０を設けることができる。この例では、緑色のカラーフィルタ１２４０Ｇｂが、図示の単位画素３１０Ｇｂの第１の画素の一部として設けられており、青色のカラーフィルタ１２４０Ｂが、図示の単位画素３１０Ｂの第２の画素の一部として設けられている。各単位画素３１０はまた、オンチップレンズ１２４４を備えることができる。更に別の実施形態では、遮光要素又は構造１２４８は、基板１２１６の第１の表面１２２０で、又はその上で、ＲＦＴＩ１２０８及び／又はＲＤＴＩ１２１２構造上又はその一部として形成することができる。
【0098】
図１２Ａ及び図１２Ｂの例示的な画素群構成１２０４における各画素群３１４に関連する回路要素は、図１１の画素群回路１１００に示されるものと同じ又は類似であり得る。本開示の実施形態では、トランジスタ、導体、又は画素群回路１１００の他の要素などの１又は複数の回路要素は、画素群３１４の領域内の１又は複数のＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に少なくとも部分的に形成又は配置されている。例えば、図１２Ａ及び図１２Ｂの例では、画素群回路１１００のアドレスイベント検出読み出し回路４００のログトランジスタ４１４の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。更なる例として、増幅トランジスタ４１２及び４１３のドレイン／ソース領域の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間の領域に形成することができる。更に別の例として、単位画素トランジスタ３３４が画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２に接続されたノード１２３６の少なくとも一部分は、２つの交差するＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。
【0099】
したがって、本開示の実施形態は、ＲＦＴＩ構造１２０８を使用して画素群３１４間、及びＲＤＴＩ構造１２１２を使用して画素群３１４内の単位画素３１０間で適切な分離を提供することができ、一方で、画素群回路１１００要素の共有を容易にし、ＲＤＴＩ構造１２１２の端部と基板１２１６の表面との間の領域における画素群回路１１００の要素の少なくとも一部分の形成を可能にすることによって、画素群３１４内の単位画素３１０の光電変換ユニット３３３の面積に対する画素群３１４の総面積のより好ましい比率を提供する。更に、ＲＤＴＩ１２１２又は他の部分的な厚さ構造１２０８を特徴としない代替構成と比較して、光検出器変換ユニット３３３の面積を全画素群３１４の面積と比較して増加させることにより、単位画素３１０の画素群３１４内の性能を、例えば、群３１４内の単位画素３１０の飽和信号及び感度を改善することによって、改善することができる。
【0100】
本開示の実施形態の利点は、本開示の実施形態による画素群３１４の構成１２０４を、図２９Ａ及び図２９Ｂに示される背景技術の画素群構成２９０４と比較することによって更に理解することができる。当該背景技術の例では、画素群２９１４内の単位画素２９１０間の境界、並びに画素群２９１４間の境界は、ＲＦＴＩ構造２９０８を使用して画定されている。特に、この例示的な背景技術の構成では、単位画素２９１０間でのトランジスタ又は他の回路要素の共有は提供されていない。更に、回路要素を、ＲＦＴＩ構造２９０８によっても占有される領域に含めることは不可能である。結果として、この従来技術の例での単位画素２９１０の光電変換ユニット部分２９３３に対する回路要素部分２９０１の面積は、大きいものとなっている。別の言い方をすれば、この従来技術の例の光電変換ユニット部分２９３３の面積は、全単位画素３１０面積のうち、比較的小さな割合である。
【0101】
図１３Ａは、本開示の第２の例示的な実施形態による画素群３１４の構成１３０４の平面図であり、図１３Ｂは、図１３Ａの線Ａ－Ａ’に沿った第２の例示的な実施形態の一部分の断面図であり、図１３Ｃは、図１３Ａの線Ｂ－Ｂ’に沿った第２の例示的な実施形態の別の一部分の断面図である。この例では、単位画素３１０の群３１４が画定され、ＲＦＴＩ構造１２０８によって互いに分離されている。更に、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造を含む画素間群分離構造１２１０が設けられている。より具体的には、ＲＦＴＩ構造１２０８は、同じ画素群３１４内の単位画素３１０の異なる列内の単位画素３１０間の境界の一部分を形成し、ＲＤＴＩ構造１２１２は、同じ画素群３１４内の単位画素３１０の異なる列内の単位画素３１０間の境界の残りの部分を形成している。ＲＤＴＩ構造１２１２は、同じ画素群３１４内の単位画素３１０の異なる行内の単位画素３１０間の境界を形成している。この例では、２×２アレイ内の４つの画素群３１４が示されており、画素群３１４の各々が２×２サブアレイ又は群アレイパターン内の４つの単位画素３１０を含むが、他の構成も可能である。
【0102】
図１３Ｂ及び１３Ｃに示されるように、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。例えば、図１３Ｂに示されるように、増幅トランジスタ４１３及び画素群オーバーフローゲートトランジスタ３３２の少なくとも一部分は、画素群３１４内の単位画素３１０の異なる行の間に延在するＲＤＴＩ構造１２１２の第２の端部１２３２との間に形成することができる。更なる例として、また図１３Ｃに示されるように、リセットトランジスタ３２１及び増幅トランジスタ３２２の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。
【0103】
再び図１３Ａを参照すると、画素群３１４内の単位画素３１０の隣接する列の間の画素間群分離構造１２１０ｂの一部分は、ＲＤＴＩ構造１２１２から全体的に形成された画素間群分離構造１２１０ａの一部分と交差する単一のＲＤＴＩ構造１２１２の一部分を有する。更に別の例として、単位画素トランジスタ３３４が画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２に接続されたノード１２３６の少なくとも一部分は、画素群３１４内の２つのＲＤＴＩ構造１２１２が交差する領域に形成することができる。
【0104】
図１４Ａは、本開示の第３の例示的な実施形態による画素群３１４の構成１４０４の平面図であり、図１４Ｂは、図１４Ａの線Ａ－Ａ’に沿った第３の例示的な実施形態の一部分の断面図であり、図１４Ｃは、図１４Ａの線Ｂ－Ｂ’に沿った第３の例示的な実施形態の別の一部分の断面図である。この例では、単位画素３１０の群３１４が画定され、ＲＦＴＩ構造１２０８によって互いに分離されている。更に、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造を含む画素間群分離構造１２１０が設けられている。より具体的には、画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む水平部分１２１０ａと、隣接する列の単位画素３１０間に延在し、ＲＤＴＩ構造１２１２から形成される垂直部分１２１０ｂと、を含むことができる。この例では、２×２アレイ内の４つの画素群３１４が示されており、画素群３１４の各々が２×２サブアレイ又は群アレイパターン内の４つの単位画素３１０を含むが、他の構成も可能である。
【0105】
図１４Ｂ及び図１４Ｃに示されるように、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。例えば、図１４Ｂに示されるように、増幅トランジスタ４１３及び画素群オーバーフローゲートトランジスタ３３２の少なくとも一部分は、画素群３１４内の単位画素３１０の異なる列の間に延在するＲＤＴＩ構造１２１２の第２の端部１２３２との間に形成することができる。更なる例として、また図１４Ｃに示されるように、リセットトランジスタ３２１及び増幅トランジスタ３２２の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部１２３２との間に形成することができる。
【0106】
再び図１４Ａを参照すると、画素群３１４内の単位画素３１０の隣接する行の間の画素間群分離構造１２１０ａの一部分は、ＲＤＴＩ構造１２１２から全体的に形成された画素間群分離構造１２１０ｂの一部分と交差する単一のＲＤＴＩ構造１２１２の一部分を有する。更に別の例として、単位画素トランジスタ３３４が画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２に接続されたノード１２３６の少なくとも一部分は、画素群３１４内の２つのＲＤＴＩ構造１２１２が交差する領域に形成することができる。
【0107】
図１５Ａは、本開示の第４の例示的な実施形態による画素群３１４の構成の平面図であり、図１５Ｂは、図１５Ａの線Ａ－Ａ’に沿った第４の例示的な実施形態の一部分の断面図であり、図１５Ｃは、図１５Ａの線Ｂ－Ｂ’に沿った第４の例示的な実施形態の別の一部分の断面図である。この例では、単位画素３１０の群３１４が画定され、ＲＦＴＩ構造１２０８によって互いに分離されている。更に、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造を含む画素間群分離構造１２１０が設けられている。より具体的には、画素群内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む水平部分と、隣接する列の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む垂直部分１２１０ｂと、を含むことができる。図１５Ａの例では、ＲＦＴＩ構造１２０８の２つのセグメントは、画素群３１４の異なる列の画素群３１４間に位置するＲＦＴＩ構造１２０８から水平に延在し、ＲＦＴＩ１２０８の１つのセグメントは、画素群３１４の下部境界に沿って位置するＲＦＴＩ構造１２０８から垂直に延在し、ＲＤＴＩ構造１２１２の１つのセグメントは、画素群３１４の上部境界に沿うＲＦＴＩ構造１２０８から垂直に延在する。更に、水平ＲＤＴＩ構造１２１２のセグメントは、水平ＲＦＴＩ構造１２０８の２つのセグメントの間に配置されている。
【0108】
図１５Ａ及び図１５Ｂに示されるように、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。例えば、図１５Ｂに示すように、画素群転送トランジスタ３３１と画素群オーバーフローゲートトランジスタ３３２との間のドレイン／ソース領域の少なくとも一部分、画素群転送トランジスタ３３１の一部分、及び／又は画素群オーバーフローゲートトランジスタ３３２の一部分は、画素群３１４内の単位画素３１０の異なる列の間に延在するＲＤＴＩ構造１２１２の第２の端部１２３２との間に形成することができる。更に、隣接する単位画素３１０間の境界の少なくとも一部分は、ＲＦＴＩ構造１２０８の一部分によって互いに分離することができる。したがって、本開示の実施形態は、同じ画素群内の単位画素３１０間での画素群回路１１００要素の共有を可能にすると同時に、それらの単位画素３１０間の分離も可能にする。
【0109】
図１５Ａはまた、共有トランジスタが各画素群３１４内の単位画素３１０の単一の行に配置されている画素群３１４の構成の例を示している。例えば、選択トランジスタ３２３、増幅トランジスタ３２２、リセットトランジスタ３２１、画素群転送トランジスタ３３１、ＯＦＧトランジスタ３３２、第１のログトランジスタ４１１及び第２のログトランジスタ４１４、並びに増幅トランジスタ４１２及び４１３は、全て、単位画素３１０の２つの行のうちの１つに形成することができる。更に、トランジスタは全て、その行内の任意の１つの画素群の隣接する単位画素３１０間の分割の全体が、ＲＤＴＩ構造１２１２によって形成された行の内部に形成することができる。
【0110】
図１６Ａは、本開示の第５の例示的な実施形態による画素構成の平面図であり、図１６Ｂは、図１６Ａの線Ａ－Ａ’に沿った第５の例示的な実施形態の一部分の断面図であり、図１６Ｃは、図１６Ａの線Ｂ－Ｂ’に沿った第５の例示的な実施形態の別の一部分の断面図である。この例では、単位画素３１０の群３１４が画定され、ＲＦＴＩ構造１２０８によって互いに分離されている。更に、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造を含む画素間群分離構造１２１０が設けられている。より具体的には、画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む水平部分と、隣接する列の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む垂直部分１２１０ｂと、を含むことができる。図１６Ａの例では、ＲＦＴＩ構造１２０８の２つのセグメントは、画素群３１４の異なる列の画素群３１４間のＲＦＴＩ構造１２０８から水平に延在し、ＲＤＴＩ構造１２１２の１つのセグメントは、ＲＦＴＩ構造１２０８の２つの水平セグメントの間で水平に延在する。ＲＤＴＩ構造１２１２の２つのセグメントは、画素群３１４の上部及び下部のＲＦＴＩ構造１２０８から垂直に延在し、ＲＦＴＩ構造１２０８の１つの垂直セグメントは、垂直ＲＤＴＩ構造１２１２から延在する。画素群３１４内のＲＦＴＩ構造１２０８の各垂直セグメントは、画素群３１４の中央領域にあるＲＤＴＩ構造１２１２の垂直セグメントによって互いに分離されている。ＲＤＴＩ構造１２１２の垂直セグメントはまた、画素群の中央領域でＲＤＴＩ構造１２１２の水平セグメントと交差する。
【0111】
図１６Ｂ及び図１６Ｃに示されるように、隣接する単位画素３１０間の分離が提供されており、同時に、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。例えば、図１６Ｂに示されるように、ＲＦＴＩ構造１２０８は、隣接する単位画素３１４間の共有境界の少なくとも一部の間に延在する。図１６Ｃに示すように、ログトランジスタ４１１の少なくとも一部分は、画素群３１４内の単位画素３１０の異なる列の間に延在するＲＤＴＩ構造１２１２の第２の端部１２３２との間に形成することができる。したがって、本開示の実施形態は、同じ画素群内の単位画素３１０間での画素群回路１１００要素の共有を可能にすると同時に、それらの単位画素３１０間の分離も可能にする。
【0112】
図１７Ａは、本開示の第６の例示的な実施形態による画素構成の平面図であり、図１７Ｂは、図１７Ａの線Ａ－Ａ’に沿った第６の例示的な実施形態の一部分の断面図である。この例では、単位画素３１０の群３１４が画定され、ＲＦＴＩ構造１２０８によって互いに分離されている。更に、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造を含む画素間群分離構造１２１０が設けられている。より具体的には、画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む水平部分１２１０ａと、隣接する列の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む垂直部分１２１０ｂと、を含むことができる。図１７Ａの例では、ＲＦＴＩ構造１２０８の２つのセグメントは、画素群３１４の異なる列の画素群３１４間のＲＦＴＩ構造１２０８から水平に延在し、ＲＤＴＩ構造１２１２の１つのセグメントは、ＲＦＴＩ構造１２０８の２つの水平セグメントの間で水平に延在する。更に、ＲＦＴＩ構造１２０８の２つのセグメントは、画素群３１４の上部及び下部のＲＦＴＩ構造１２０８から垂直に延在し、ＲＤＴＩ構造１２１２の１つの垂直セグメントは、ＲＦＴＩ構造１２０８の２つのセグメント間に垂直に延在する。ＲＤＴＩ構造１２１２の垂直セグメントはまた、画素群の中央領域でＲＤＴＩ構造１２１２の水平セグメントと交差する。
【0113】
図１７Ａ及び図１７Ｂに示されるように、隣接する単位画素３１０間の分離が提供される。特に、ＲＦＴＩ構造１２０８は、隣接する単位画素３１０間の共有境界の少なくとも一部の間に延在する。画素群３１４の中心領域内の隣接する単位画素３１０間の分離は、ＲＤＴＩ構造１２１２によって提供され、これにより、単位画素トランジスタ３３４が画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２に接続されたノード１２３６の少なくとも一部分を、画素群３１４内の２つのＲＤＴＩ構造１２１２が交差する領域に形成することができる。したがって、本開示の実施形態は、同じ画素群内の単位画素３１０間での画素群回路１１００要素の共有を可能にすると同時に、それらの単位画素３１０間の分離も可能にする。
【0114】
図１８Ａは、本開示の第７の例示的な実施形態による画素構成の平面図であり、図１８Ｂは、図１８Ａの線Ａ－Ａ’に沿った第７の例示的な実施形態の一部分の断面図であり、図１８Ｃは、図１８Ａの線Ｂ－Ｂ’に沿った第７の例示的な実施形態の一部分の断面図である。この実施形態では、各画素群３１４は、８つの単位画素３１０を含み、単位画素３１０は、４行２列に配置されている。更に、画素群３１４内の８つの単位画素３１０は、少なくとも一部の回路要素を共有する。分離構造１２１０の混合が適用されて、隣接する単位画素３１０間の分離が提供される。特に、単位画素３１０の第１の行と第２の行との間、及び単位画素３１０の第３の行と第４との行の間の分離は、画素群３１４のいずれかの側の垂直分離構造１２０８から延在する２つの水平ＲＦＴＩ構造１２０８によって提供され、水平ＲＤＴＩ構造１２１２は、いずれの場合も、２つの水平ＲＦＴＩ構造１２０８間に延在する。単位画素３１０の第２の行と第３の行との間の分離は、ＲＤＴＩ構造１２１２によって全体的に提供される。単位画素３１０の第１の列と第２の列との間の分離は、ＲＤＴＩ構造１２１２によって全体的に提供される。
【0115】
図１８Ａ、図１８Ｂ、及び図１８Ｃに示されるように、画素群３１４内の隣接する単位画素３１０間の分離は、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の混合によって提供される。更に、回路要素は単位画素間で共有され、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部１２２８と基板１２１６の表面１２２４との間に少なくとも部分的に配置された基板１２１６の領域に形成することができる。例えば、２つのログトランジスタ４１１及び４１４の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部と基板１２１６の第２の表面１２２４との間に形成することができ、リセットトランジスタ３２１の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部と基板１２１６の第２の表面１２２４との間に形成することができる。したがって、従前の構成と比較して、光電変換要素３３３のためにより多くの領域を利用可能としながら、分離が提供される。
【0116】
図１９Ａは、本開示の第８の例示的な実施形態による画素構成の平面図であり、図１９Ｂは、図１９Ａの線Ａ－Ａ’に沿った第８の例示的な実施形態の一部分の断面図である。この実施形態では、各画素群３１４は、８つの単位画素３１０を含み、単位画素３１０は、４行２列に配置されている。更に、画素群３１４内の８つの単位画素３１０は、少なくとも一部の回路要素を共有する。ＲＦＴＩ１２０８及びＲＤＴＩ１２１２分離構造の混合が適用されて、隣接する単位画素３１０間の分離が提供される。特に、単位画素３１０の第１の行と第２の行との間、及び単位画素３１０の第３の行と第４との行の間の分離は、画素群３１４のいずれかの側の垂直分離構造１２０８から延在する２つの水平ＲＦＴＩ構造１２０８によって提供され、水平ＲＤＴＩ構造１２１２は、いずれの場合も、２つの水平ＲＦＴＩ構造１２０８間に延在する。単位画素３１０の第２の行と第３の行との間の分離は、ＲＤＴＩ構造１２１２によって全体的に提供される。単位画素３１０の第１の列と第２の列との間の分離は、ＲＤＴＩ構造１２１２によって全体的に提供される。したがって、分離構造の配置は、第７の実施形態の配置と同様である。しかしながら、第７の実施形態と第８の実施形態との間には、共有回路の要素の位置に違いがある。
【0117】
図１９Ａ及び図１９Ｂに示されるように、画素群３１４内の隣接する単位画素３１０間の分離は、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の混合によって提供される。更に、回路要素は単位画素間で共有され、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部１２２８と基板１２１６の表面１２２４との間に少なくとも部分的に配置された基板１２１６の領域に形成することができる。例えば、画素群オーバーフローゲートトランジスタ３３２の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２２８と基板１２１６の第２の表面１２２４との間の領域に少なくとも部分的に形成することができる。したがって、従前の構成と比較して、光電変換要素３３３のためにより多くの領域を利用可能としながら、分離が提供される。
【0118】
図２０Ａは、本開示の第９の例示的な実施形態による画素構成の平面図であり、図２０Ｂは、図２０Ａの線Ａ－Ａ’に沿った第９の例示的な実施形態の一部分の断面図である。この実施形態では、各画素群３１４は、８つの単位画素３１０を含み、単位画素３１０は、４行２列に配置されている。更に、画素群３１４内の８つの単位画素３１０は、少なくとも一部の回路要素を共有する。ＲＦＴＩ１２０８及びＲＤＴＩ１２１２分離構造の混合が適用されて、隣接する単位画素３１０間の分離が提供される。特に、単位画素３１０の第１の行と第２の行との間、及び単位画素３１０の第３の行と第４との行の間の分離は、画素群３１４のいずれかの側の垂直分離構造１２０８から延在する２つの水平ＲＦＴＩ構造１２０８によって提供され、水平ＲＤＴＩ構造１２１２は、いずれの場合も、２つの水平ＲＦＴＩ構造１２０８間に延在する。単位画素３１０の第２の行と第３の行との間の分離は、ＲＤＴＩ構造１２１２によって全体的に提供される。単位画素３１０の最上列及び最下列の垂直範囲全体よりも短い距離で、画素群３１４の上部及び下部境界にある水平分離構造１２０８からそれぞれ延在する２つの垂直ＲＦＴＩ構造と、２つの垂直ＲＦＴＩ構造１２０８間に垂直に延在するＲＤＴＩ構造１２１２とによって、単位画素３１０の第１の列と第２の列との間の分離が提供される。したがって、分離構造の配置は、第７及び第８の実施形態の配置と同様である。しかしながら、この第９の例示的な実施形態と第７及び第８の例示的な実施形態との間には、共有回路の要素の位置に違いがある。
【0119】
図２０Ａ及び図２０Ｂに示されるように、画素群３１４内の隣接する単位画素３１０間の分離は、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の混合によって提供される。更に、回路要素は単位画素間で共有され、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部１２３２と基板１２１６の表面１２２４との間に少なくとも部分的に配置された基板１２１６の領域に形成することができる。例えば、選択トランジスタ３２３、増幅トランジスタ３２２、リセットトランジスタ３２１、トランスファゲートトランジスタ３３１、オーバーフローゲートトランジスタ３３２、第１及び第２のログトランジスタ４１１及び４１４、並びに第１及び第２の増幅トランジスタ４１２及び４１３の一部又は全部のうちの少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２２８と基板１２１６の第２の表面１２２４との間の領域に少なくとも部分的に形成することができる。したがって、従前の構成と比較して、光電変換要素３３３のためにより多くの領域を利用可能としながら、分離が提供される。
【0120】
図２１Ａは、画素アレイユニット３００の一部分の平面図であり、図２１Ｂは、図２１Ａの線Ａ－Ａ’に沿った断面図であり、本開示の第１０の例示的な実施形態による画素群３１４の構成１２０４を示している。この実施形態は、各画素群３１４が同じ色に感応する画素３１０を含むことを除いて、第１の例示的な実施形態と同様である。第１の例のように、また、本開示の他の実施形態にも適用することができるが、単位画素３１０の群３１４が画定され、全層誘電体トレンチ分離（ＲＦＴＩ）構造１２０８によって互いに分離されている。各画素群３１４内で、単位画素３１０は、ディープトレンチ分離（ＲＤＴＩ）構造１２１２の形態の画素間群分離構造１２１０によって互いに分離されている。画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在する水平部分１２１０ａと、隣接する列の単位画素３１０間に延在する垂直部分１２１０ｂと、を含むことができる。より具体的には、画素構成１２０４は、各画素群３１４内の隣接する単位画素３１０間の境界の全範囲に沿ったＲＤＴＩ構造１２１２を特徴としており、第１のＲＤＴＩ構造１２１２ａは、各画素群３１４内の単位画素３１０の隣接する行の間に延在し、第２のＲＤＴＩ構造１２１２ｂは、各画素群３１４内の単位画素３１０の隣接する列の間に延在している。
【0121】
図２１Ｂに示されるように、同じ画素群３１４内の各単位画素３１０は、同じ色のカラーフィルタ１２４０を含む。更に、図２１Ａに示されるように、画素群３１４は、画素アレイユニット３００が、単位画素３１０ごとではなく、画素群３１４単位でベイヤーパターン又は他の撮像センサパターンとして構成されるように配列され得る。
【0122】
図２１Ａ及び図２１Ｂに示されるように、画素群３１４内の隣接する単位画素３１０間の分離は、ＲＤＴＩ１２１２構造によって提供される。更に、回路要素は単位画素間で共有され、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部１２２８と基板１２１６の表面１２２４との間に少なくとも部分的に配置された基板１２１６の領域に形成することができる。例えば、画素群回路１１００のアドレスイベント検出読み出し回路４００のログトランジスタ４１４の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。更なる例として、増幅トランジスタ４１２及び４１３のドレイン／ソース領域の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間の領域に形成することができる。更に別の例として、単位画素トランジスタ３３４が画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２に接続されたノード１２３６の少なくとも一部分は、２つの交差するＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。
【0123】
図２２Ａは、本開示の第１１の例示的な実施形態による画素構成の平面図であり、図２２Ｂは、線Ａ－Ａ’に沿った第１１の例示的な実施形態の一部分の断面図である。この実施形態は、各画素群３１４が同じ色に感応する画素３１０を含むことを除いて、第５の例示的な実施形態と同様である。したがって、この例では、単位画素３１０の群３１４が画定され、ＲＦＴＩ構造１２０８によって互いに分離されている。更に、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造を含む画素間群分離構造１２１０が設けられている。より具体的には、画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む水平部分と、隣接する列の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む垂直部分１２１０ｂと、を含むことができる。図２２Ａの例では、ＲＦＴＩ構造１２０８の２つのセグメントは、画素群３１４の異なる列の画素群３１４間のＲＦＴＩ構造１２０８から水平に延在し、ＲＤＴＩ構造１２１２の１つのセグメントは、ＲＦＴＩ構造１２０８の２つの水平セグメントの間で水平に延在する。ＲＤＴＩ構造１２１２の２つのセグメントは、画素群３１４の上部及び下部のＲＦＴＩ構造１２０８から垂直に延在し、ＲＦＴＩ構造１２０８の１つの垂直セグメントは、垂直ＲＤＴＩ構造１２１２から延在する。画素群３１４内のＲＦＴＩ構造１２０８の各垂直セグメントは、画素群３１４の中央領域にあるＲＤＴＩ構造１２１２の垂直セグメントによって互いに分離されている。ＲＤＴＩ構造１２１２の垂直セグメントはまた、画素群の中央領域でＲＤＴＩ構造１２１２の水平セグメントと交差する。
【0124】
図２２Ａ及び図２２Ｂに示されるように、隣接する単位画素３１０間の分離が提供されており、同時に、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。例えば、図２２Ｂに示されるように、ログトランジスタ４１１の少なくとも一部分は、画素群３１４内の単位画素３１０の異なる列の間に延在するＲＤＴＩ構造１２１２の第２の端部１２３２との間に形成することができる。したがって、本開示の実施形態は、同じ画素群内の単位画素３１０間での画素群回路１１００要素の共有を可能にすると同時に、それらの単位画素３１０間の分離も可能にする。
【0125】
図２３は、本開示の少なくとも一部の実施形態による単位画素３１０の群３１４の画素群回路２３００の概略構成例を示す回路図である。より具体的には、図２３は、単位画素３１０の群３１４に含まれる全ての単位画素３１０の光電変換ユニット３３３が回路２３００の要素を共有する画素群回路２３００を示している。この例では、単位画素３１０は、基本的なベイヤーアレイパターン３１０Ａを含む画素群３１４の一部であり、第１の単位画素３１０Ｒは赤色のカラーフィルタに関連付けられ、第２の単位画素３１０Ｇｂは緑色のカラーフィルタに関連付けられ、第３の単位画素３１０Ｇｒは緑色のカラーフィルタに関連付けられ、第４の単位画素３１０Ｂは青色のカラーフィルタに関連付けられている。したがって、この例は、４つの単位画素３１０の群３１４を含む。ただし、他の配置及び構成も可能である。
【0126】
画素群回路２３００は、概して、複数の光電変換ユニット３３３を有する受光ユニット２３３０を含む。一例として、ただしこれに限定されないが、光電変換ユニット３３３は、フォトダイオードを含むことができる。この例では、１つの光電変換ユニット３３３が各単位画素３１０に含まれているが、他の構成も可能である。画素群回路２３００はまた、画素撮像信号生成読み出し回路３２０及びアドレスイベント検出読み出し回路４００を含む。画素撮像信号生成読み出し回路３２０及びアドレスイベント検出読み出し回路４００は、図５及び図１１の読み出し回路３２０及び４００と同じ方法で、又は同様に構成することができる。
【0127】
画素群回路２３００は、画素群回路２３００が画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２を排除するという点で、図１１の画素群回路１１００とは異なる。代わりに、画素群回路２３００は、画素群３１４内の各単位画素３１０の各光電変換ユニット３３３に対して、単位画素転送トランジスタ２３３１及び単位画素オーバーフローゲートトランジスタ２３３２を有する受光ユニット２３３０を含む。この配置では、各単位画素３１０の各光電変換ユニット３３３は、選択された画素の単位画素転送トランジスタ２３３１の動作を介して、撮像信号生成読み出し回路３２０に選択的に接続することができ、かつ、選択された画素の単位画素オーバーフローゲートトランジスタ２３３２の動作を介して、アドレスイベント検出読み出し回路４００に選択的に接続することができる。
【0128】
撮像モードでは、選択された各光電変換ユニット３３３に関連付けられた単位画素転送トランジスタ２３３１は、選択された光電変換ユニット３３３を画素撮像信号生成読み出し回路３２０のフローティング拡散３２４に動作可能に接続するために、導電状態に置かれる。イベント検出又はダイナミックビジョンセンサ（ＤＶＳ）モードでは、選択された各光電変換ユニット３３３に関連付けられた単位画素オーバーフローゲートトランジスタ２３３２は、選択された光電変換ユニット３３３をアドレスイベント検出読み出し回路４００に動作可能に接続するために、導電状態に置かれる。典型的な動作条件では、撮像モードでは、光電変換ユニット３３３のうちの１つが常に動作可能であり、画素撮像信号生成読み出し回路３２０に信号を提供する。一方、ＤＶＳモードでは、光電変換ユニット３３３のうちの１つ、複数、又は全てが常に動作可能であり、アドレスイベント検出読み出し回路４００に信号を提供する。
【0129】
単一の光電変換ユニット３３３からの電荷は、典型的な撮像動作において画素撮像信号生成読み出し回路３２０に渡されるが、複数の単位画素３１０に対応する複数の光電変換ユニット３３３からの信号が画素撮像信号生成読み出し回路３２０に渡される他のモードも可能である。本開示を検討した当業者であれば理解できるように、単位画素オーバーフローゲートトランジスタ３３２は、撮像動作中は閉じたままであり、単位画素転送トランジスタ２３３１は、イベント検出モードの間、閉じたままである。本開示を検討した当業者によって更に理解され得るように、画素画像信号生成回路３２０の動作は、画素群３１４のアドレスイベント検出読み出し回路４００によるイベントの検出によってトリガーすることができる。
【0130】
したがって、図２３の回路構成２３００は、撮像デバイス１００の複数の単位画素３１０がイベント検出動作及び撮像動作の両方を実行できる、並びにそれぞれの単位画素３１０の光電変換ユニット３３３が、イベント検出４００及び画素撮像信号生成読み出し３２０回路の要素を共有する構成の一例である。
【0131】
図２４Ａは、本開示の第１２の例示的な実施形態による画素構成２４０４の平面図であり、図２４Ｂは、図２４Ａの線Ａ－Ａ’に沿った第１２の例示的な実施形態の一部分の断面図である。画素構成２４０４は、各単位画素３１０の光電変換ユニット３３３のための単位画素転送トランジスタ２３３１及び単位画素オーバーフローゲートトランジスタ２３３２を含み、画素群転送トランジスタ３３１及び画素群オーバーフローゲートトランジスタ３３２を含まないことを除いて、図１２Ａの画素構成１２０４と同様である。したがって、この例では、単位画素３１０の群３１４が画定され、全層誘電体トレンチ分離（ＲＦＴＩ）構造１２０８によって互いに分離されている。各画素群３１４内で、単位画素３１０は、ディープトレンチ分離（ＲＤＴＩ）構造１２１２の形態の画素間群分離構造１２１０によって互いに分離されている。画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在する水平部分１２１０ａと、隣接する列の単位画素３１０間に延在する垂直部分１２１０ｂと、を含むことができる。より具体的には、画素構成１２０４は、各画素群３１４内の隣接する単位画素３１０間の境界の全範囲に沿ったＲＤＴＩ構造１２１２を特徴としており、第１のＲＤＴＩ構造１２１２ａは、各画素群３１４内の単位画素３１０の隣接する行の間に延在し、第２のＲＤＴＩ構造１２１２ｂは、各画素群３１４内の単位画素３１０の隣接する列の間に延在している。この例では、２×２アレイ内の４つの画素群３１４が示されており、画素群３１４の各々が２×２サブアレイ又は群アレイパターン内の４つの単位画素３１０を含むが、他の構成も可能である。
【0132】
本開示の実施形態に従い、また図２４Ｂに示されるように、ＲＦＴＩ構造１２０８は、単位画素３１４のフォトダイオード３３３が形成された基板１２１６の厚さ方向全体にわたって延在する。すなわち、ＲＦＴＩ構造１２０８は、基板１２１６の少なくとも第１の光入射面１２２０から第２の非光入射面１２２４まで延在する。ＲＤＴＩ構造１２１２は、第１の表面１２２０又はその上の第１の端部１２２８から、基板１２１６の第２の表面１２２４に向かって形成される第２の端部１２３２まで延在する。特に、ＲＤＴＩ構造１２１２は、基板１２１６の厚さよりも小さい距離にわたって延在するため、第２の表面１２２４には到達しない。したがって、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に、基板１２１６の材料が残る。
【0133】
図２４Ａ及び図２４Ｂの例示的な画素群構成２４０４における各画素群３１４に関連する回路要素は、図２３の画素群回路２３００に示されるものと同一又は類似であり得る。本開示の実施形態では、トランジスタ、導体、又は画素群回路２３００の他の要素などの１又は複数の回路要素は、画素群３１４の領域内の１又は複数のＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に少なくとも部分的に形成又は配置されている。例えば、図２４Ａ及び図２４２Ｂの例では、画素群回路１１００のアドレスイベント検出読み出し回路４００のログトランジスタ４１１及び／又は増幅トランジスタ４１２の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。別の例として、単位画素トランジスタ３３４がそれぞれ画素撮像信号生成読み出し回路３２０及びアドレスイベント検出読み出し回路４００に接続されるノード２４３６及び２４３７の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と第２の表面１２２４との間に形成することができる。更に別の例として、ノード２４３６又は２４３７のうちの少なくとも１つの少なくとも一部分は、２つの交差するＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。
【0134】
したがって、本開示の実施形態は、ＲＦＴＩ構造１２０８を使用して画素群３１４間、及びＲＤＴＩ構造１２１２を使用して画素群３１４内の単位画素３１０間で適切な分離を提供することができ、一方で、画素群回路１１００要素の共有を容易にし、ＲＤＴＩ構造１２１２の端部と基板１２１６の表面との間の領域における画素群回路１１００の要素の少なくとも一部分の形成を可能にすることによって、画素群３１４内の単位画素３１０の光電変換ユニット３３３の面積に対する画素群３１４の総面積のより好ましい比率を提供する。
【0135】
図２５Ａは、本開示の第１３の例示的な実施形態による画素構成の平面図であり、図２５Ｂは、図２５Ａの線Ａ－Ａ’に沿った第１３の例示的な実施形態の一部分の断面図であり、図２５Ｃは、図２５Ａの線Ｂ－Ｂ’に沿った第１３の例示的な実施形態の別の一部分の断面図である。この例では、単位画素３１０の群３１４が画定され、ＲＦＴＩ構造１２０８によって互いに分離されている。更に、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造を含む画素間群分離構造１２１０が設けられている。より具体的には、画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む水平部分と、隣接する列の単位画素３１０間に延在し、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の両方を含む垂直部分１２１０ｂと、を含むことができる。図２５Ａの例では、ＲＦＴＩ構造１２０８の２つのセグメントは、画素群３１４の異なる列の画素群３１４間のＲＦＴＩ構造１２０８から水平に延在し、ＲＤＴＩ構造１２１２の１つのセグメントは、ＲＦＴＩ構造１２０８の２つの水平セグメントの間で水平に延在する。ＲＤＴＩ構造１２１２の２つのセグメントは、画素群３１４の上部及び下部のＲＦＴＩ構造１２０８から垂直に延在し、ＲＦＴＩ構造１２０８の１つの垂直セグメントは、垂直ＲＤＴＩ構造１２１２から延在する。画素群３１４内のＲＦＴＩ構造１２０８の各垂直セグメントは、画素群３１４の中央領域にあるＲＤＴＩ構造１２１２の垂直セグメントによって互いに分離されている。ＲＤＴＩ構造１２１２の垂直セグメントはまた、画素群の中央領域でＲＤＴＩ構造１２１２の水平セグメントと交差する。
【0136】
この例示的な実施形態は、図２３の画素群回路２３００と同じ又は同様に構成された画素群回路を含むことができる。図２５Ａ、図２５Ｂ、及び図２５Ｃに示されるように、隣接する単位画素３１０間の分離が提供されており、同時に、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。例えば、図２５Ｂに示されるように、ＲＦＴＩ構造１２０８は、隣接する単位画素３１４間の共有境界の少なくとも一部の間に延在する。図２５Ｃに示されるように、画素群３１４内の単位画素３１０の異なる列の間に延在するＲＤＴＩ構造１２１２の第２の端部１２３２と、基板１２１６の第２の表面１２２４との間の領域が利用可能である。更に、増幅トランジスタ４１２の少なくとも一部分は、ＲＤＴＩ構造１２１２の第２の端部１２３２と基板１２１６の第２の表面１２２４との間に形成することができる。したがって、本開示の実施形態は、同じ画素群内の単位画素３１０間での画素群回路１１００要素の共有を可能にすると同時に、それらの単位画素３１０間の分離も可能にする。
【0137】
図２６Ａは、本開示の第１４の例示的な実施形態による画素構成の平面図であり、図２６Ｂは、図２６Ａの線Ａ－Ａ’に沿った第１４の例示的な実施形態の一部分の断面図である。この実施形態では、各画素群３１４は、８つの単位画素３１０を含み、単位画素３１０は、４行２列に配置されている。更に、画素群３１４内の８つの単位画素３１０は、少なくとも一部の回路要素を共有する。また、各単位画素３１０の各光電変換要素３３３は、単位画素転送トランジスタ２３３１及び単位画素オーバーフローゲートトランジスタ２３３２に接続されている。分離構造の混合が適用されて、隣接する単位画素３１０間の分離が提供される。特に、単位画素３１０の第１の行と第２の行との間、及び単位画素３１０の第３の行と第４との行の間の分離は、画素群３１４のいずれかの側の垂直分離構造１２０８から延在する２つの水平ＲＦＴＩ構造１２０８によって提供され、水平ＲＤＴＩ構造１２１２は、いずれの場合も、２つの水平ＲＦＴＩ構造１２０８間に延在する。単位画素３１０の第２の行と第３の行との間の分離は、ＲＤＴＩ構造１２１２によって全体的に提供される。単位画素３１０の第１の列と第２の列との間の分離は、ＲＤＴＩ構造１２１２によって全体的に提供される。
【0138】
図２６Ａ及び図２６Ｂに示されるように、画素群３１４内の隣接する単位画素３１０間の分離は、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造の混合によって提供される。更に、回路要素は単位画素間で共有され、種々の回路要素の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部１２２８と基板１２１６の表面１２２４との間に少なくとも部分的に配置された基板１２１６の領域に形成することができる。例えば、増幅トランジスタ４１３の少なくとも一部分及び／又はリセットトランジスタ３２１の少なくとも一部分は、ＲＤＴＩ構造１２１２の端部と基板１２１６の第２の表面１２２４との間に形成することができる。したがって、従前の構成と比較して、光電変換要素３３３のためにより多くの領域を利用可能としながら、分離が提供される。
【0139】
図２７Ａは、本開示の第１５の例示的な実施形態による画素構成の平面図であり、図２７Ｂは、図２７Ａの領域Ａから得られた第１５の例示的な実施形態の一部分の断面図であり、図２７Ｃは、図２７の領域Ｂから得られた第１５の例示的な実施形態の別の一部分の断面図である。画素群３１４及びそれぞれの画素群３１４内の単位画素３１０の配置は、図１２Ａに示される配置と同一又は類似であり得る。したがって、単位画素３１０の群３１４が画定され、全層誘電体トレンチ分離（ＲＦＴＩ）構造１２０８によって互いに分離されている。各画素群３１４内で、単位画素３１０は、ディープトレンチ分離（ＲＤＴＩ）構造１２１２の形態の画素間群分離構造１２１０によって互いに分離されている。画素群３１４内の画素間群分離構造１２１０は、隣接する行の単位画素３１０間に延在する水平部分１２１０ａと、隣接する列の単位画素３１０間に延在する垂直部分１２１０ｂと、を含むことができる。より具体的には、画素構成１２０４は、各画素群３１４内の隣接する単位画素３１０間の境界の全範囲に沿ったＲＤＴＩ構造１２１２を特徴としており、第１のＲＤＴＩ構造１２１２ａは、各画素群３１４内の単位画素３１０の隣接する行の間に延在し、第２のＲＤＴＩ構造１２１２ｂは、各画素群３１４内の単位画素３１０の隣接する列の間に延在している。この例では、２×２アレイ内の４つの画素群３１４が示されており、画素群３１４の各々が２×２サブアレイ又は群アレイパターン内の４つの単位画素３１０を含むが、他の構成も可能である。
【0140】
本開示の実施形態に従い、また図２７Ｂに示されるように、ＲＦＴＩ構造１２０８は、基板１２１６の厚さ方向全体にわたって延在し、ＲＤＴＩ構造１２１２は、第１の表面１２２０又はその上の第１の端部１２２８から、基板１２１６の第２の表面１２２４に向かって形成される第２の端部１２３２まで延在する。図示の実施形態では、ＲＦＴＩ１２０８及びＲＤＴＩ１２１２構造は、誘電体２７５４によって基板１２１６から分離されたポリシリコンコア２７５０を有する。一例として、ただしこれらに限定されないが、誘電体２７５４は、酸化物又は窒化物材料の形態であってもよい。更に、本明細書に開示されるようなポリシリコンコア２７５０を有する分離構造１２０８及び１２１２を使用することは、本開示の実施形態の他の画素群３１４の構成及び回路構成のいずれかに適用することができる。
【0141】
図２８Ａは、本開示の第１６の例示的な実施形態による画素構成の平面図であり、図２８Ｂは、第１６の例示的な実施形態の一部分の断面図であり、図２８Ｃは、第１６の例示的な実施形態の別の一部分の断面図である。画素群３１４及びそれぞれの画素群３１４内の単位画素３１０の配置は、図１２Ａ及び図２７Ａに数示される配置と同一又は類似であり得る。しかしながら、この第１６の例示的な実施形態では、図２８Ａ及び図２８Ｂに示されるように、ＲＦＴＩ１２０８及びＲＤＴＩ構造１２１２は、誘電体内層２８５４内にタングステンコア２８７０を含み、これは、パッシベーション層２８７４によって基板１２１６から分離される。本明細書に開示されるようなタングステンコア２８７０を有する分離構造１２０８及び１２１２を使用することは、本開示の実施形態の他の画素群３１４の構成及び回路構成のいずれかに適用することができる。更に、異なる分離構造１２０８及び１２１２の材料を単一の画素アレイユニット３００で使用することができる。例えば、一部の分離構造１２０８及び１２１２は、誘電体コアを含むことができ、一部の分離構造１２０８及び１２１２は、ポリシリコンコアを含むことができ、一部の分離構造は、タングステンコアを含むことができる。
【0142】
図３０は、本開示による技術が適用可能な移動体制御システムの一例である車両制御システムの概略構成例を示すブロック図である。
【0143】
車両制御システム１２０００は、通信ネットワーク１２００１を介して互いに接続された複数の電子制御ユニットを含む。図３０に示す例では、車両制御システム１２０００は、駆動システム制御ユニット１２０１０、車体システム制御ユニット１２０２０、車両外部情報検出ユニット１２０３０、車両内部情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を含む。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声及び画像出力ユニット１２０５２、車載ネットワークＩ／Ｆ（インターフェース）１２０５３が図に示されている。
【0144】
駆動システム制御ユニット１２０１０は、種々のプログラムにしたがって、車両の駆動システムに関連したデバイスの動作を制御する。例えば、駆動システム制御ユニット１２０１０は、車両の駆動力を発生させる内燃機関及び駆動モーター、駆動力を車輪に伝達する駆動力伝達機構、車両の操舵角を調整する操舵機構、車両の制動力を発生させる制動デバイスなどの駆動力発生デバイスの制御デバイスとして機能する。
【0145】
車体システム制御ユニット１２０２０は、種々のプログラムにしたがって、車体に取り付けられた種々のデバイスの動作を制御する。例えば、車体システム制御ユニット１２０２０は、キーレスエントリーシステム、スマートキーシステム、パワーウィンドウデバイス、並びにヘッドランプ、バックランプ、ブレーキランプ、ブリンカー、及びフォグランプなどの種々のランプの制御デバイスとして機能する。この場合、キーの代わりとなる携帯機器から送信される電磁波、又は各種スイッチの信号を、車体システム制御ユニット１２０２０に入力することができる。車体システム制御ユニット１２０２０は、電波又は信号の入力を受信し、車両のドアロックデバイス、パワーウィンドウデバイス、ランプなどを制御する。
【0146】
車両外部情報検出ユニット１２０３０は、車両制御システム１２０００が搭載されている車両の外側に関する情報を検出する。例えば、撮像ユニット１２０３１は、車両外部情報検出ユニット１２０３０に接続されている。車両外部情報検出ユニット１２０３０は、撮像ユニット１２０３１が車両外部画像をキャプチャすることを可能にし、当該キャプチャされた画像を受信する。車両外部情報検出ユニット１２０３０は、受信した画像に基づいて、人、車両、障害物、標識、荷物などの物体検出処理又は距離検出処理を行うことができる。
【0147】
撮像ユニット１２０３１は、光を受け取り、受光量に応じた電気信号を出力する光学センサである。撮像ユニット１２０３１は、電気信号を画像又は距離測定情報として出力することができる。更に、撮像ユニット１２０３１によって受け取られる光は、可視光、又は赤外線などの不可視光であり得る。
【0148】
車両内部情報検出ユニット１２０４０は、車両内部情報を検出する。例えば、運転者状態を検出する運転者状態検出ユニット１２０４１は、車両内部情報検出ユニット１２０４０に接続されている。例えば、運転者状態検出ユニット１２０４１は、運転者を撮像するカメラを含み、車両内部情報検出ユニット１２０４０は、運転者状態検出ユニット１２０４１から入力された検出情報に基づいて、運転者の疲労度又は集中度を計算してもよく、又は、運転者が覚醒しているかどうかを判定してもよい。
【0149】
マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０又は車両内部情報検出ユニット１２０４０が取得した車両内部外情報に基づいて、駆動力発生デバイス、操舵機構、ブレーキデバイスの制御目標値を算出し、制御コマンドを駆動システム制御ユニット１２０１０に出力することができる。例えば、マイクロコンピュータ１２０５１は、先進運転支援システム（ＡＤＡＳ）の機能を実現するための協調制御を実行することができ、このＡＤＡＳには、車両間の衝突回避又は衝撃軽減、車間距離に基づく従属走行、車速維持走行、車両衝突警報、車線逸脱警報などが含まれる。
【0150】
また、マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０又は車両内部情報検出ユニット１２０４０により取得された車両周辺の情報に基づいて、駆動力発生デバイス、操舵機構、ブレーキデバイスなどを制御することにより、運転者の動作に依存せずに自律走行する自動運転などの協調制御を行うことができる。
【0151】
また、マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０によって取得された車両外部情報に基づいて、車体システム制御ユニット１２０２０に制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０によって検出される先行車両又は対向車両の位置に対応するヘッドランプを制御することによって、ハイビームからロービームへの切り替えなどのグレア防止を実現する協調制御を行うことができる。
【0152】
音声及び画像出力ユニット１２０５２は、音声と画像との間の少なくとも１つの出力信号を出力デバイスに転送し、当該出力デバイスは、車両の乗客又は車両の外側に情報を視覚的又は聴覚的に通知することができる。図３０の例では、出力デバイスとして、オーディオスピーカー１２０６１、表示ユニット１２０６２、及びインストルメントパネル１２０６３が例示されている。例えば、表示ユニット１２０６２は、オンボードディスプレイ又はヘッドアップディスプレイのうちの少なくとも１つを含んでもよい。
【0153】
図３１は、撮像ユニット１２０３１の設置位置の一例を示す図である。
【0154】
図３１では、撮像ユニット１２０３１として、撮像ユニット１２１０１、１２１０２、１２１０３、１２１０４、及び１２１０５が設けられている。
【0155】
例えば、撮像ユニット１２１０１、１２１０２、１２１０３、１２１０４、及び１２１０５は、車両１２１００のフロントノーズ、サイドミラー、リアバンパー、バックドア、及び車室内のフロントガラスの上側などの位置に設置される。フロントノーズに設けられた撮像ユニット１２１０１、及び車室内のフロントガラスの上側に設けられた撮像ユニット１２１０５は、主に車両１２１００の前方の画像を取得する。サイドミラーに設けられた撮像ユニット１２１０２及び１２１０３は、主に車両１２１００の側方の画像を取得する。リアバンパー又はバックドアに設けられた撮像ユニット１２１０４は、主に車両１２１００の後方の画像を取得する。車室内のフロントガラス上部に設けられた撮像ユニット１２１０５は、主に、先行車、歩行者、障害物、信号機、交通標識、車線などの検知に使用することができる。
【0156】
また、図３１は、撮像ユニット１２１０１～１２１０４の撮影範囲の一例を示している。画像キャプチャ範囲１２１１１は、フロントノーズに設けられた撮像ユニット１２１０１の画像キャプチャ範囲を表し、画像キャプチャ範囲１２１１２及び１２１１３は、それぞれ、サイドミラーに設けられた撮像ユニット１２１０２及び１２１０３の画像キャプチャ範囲を表し、画像キャプチャ範囲１２１１４は、リアバンパー又はバックドアに設けられた撮像ユニット１２１０４の画像キャプチャ範囲を表している。例えば、撮像ユニット１２１０１～１２１０４によってキャプチャされた複数の画像データを重ね合わせると、車両１２１００を上側から見たときの俯瞰画像を得ることができる。
【0157】
撮像ユニット１２１０１～１２１０４のうちの少なくとも１つは、距離情報を取得する機能を有し得る。例えば、撮像ユニット１２１０１～１２１０４のうちの少なくとも１つは、複数の撮像要素を含むステレオカメラであってもよく、又は位相差検出のための画素を含む撮像要素であってもよい。
【0158】
例えば、マイクロコンピュータ１２０５１は、撮像ユニット１２１０１～１２１０４から取得した距離情報に基づいて、画像キャプチャ範囲１２１１１～１２１１４内のそれぞれの３次元物体までの距離と、時間の経過に伴う距離の変化（車両１２１００に対する相対速度）とを取得することによって、特に車両１２１００の進行経路上で最も近い３次元物体であって、所定の速度（例えば、０ｋｍ／ｈ以上）で走行する車両１２１００とほぼ同じ方向に走行する３次元物体を、先行車両として抽出することができる。また、マイクロコンピュータ１２０５１は、事前に先行車両の前に固定された車両間の距離を設定して、自動ブレーキ制御（後続停止制御も含む）、自動加速制御（後続加速制御も含む）などを行うことができる。以上のように、運転者の操作などに依存することなく、車両が自律走行する自動運転の協調制御を行うことができる。
【0159】
例えば、マイクロコンピュータ１２０５１は、撮像ユニット１２１０１～１２１０４から取得した距離情報に基づいて、複数の３次元物体データを二輪車のデータ、代表的な車両のデータ、大型車両のデータ、歩行者のデータ、及び電柱などのその他の３次元物体のデータに分類することにより、３次元物体に関連する３次元物体データを抽出することができ、かつ、自動障害物回避のために当該３次元物体データを使用することができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺にある障害物を、車両１２１００の運転者が視覚的に認識できる障害物と、運転者が視覚的に認識しにくい障害物とに区別する。また、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突危険度を判定する。衝突リスクが設定値以上で衝突が発生する可能性がある状況では、マイクロコンピュータ１２０５１は、オーディオスピーカー１２０６１又は表示ユニット１２０６２を介して運転者に警報を出力することによって、又は駆動システム制御ユニット１２０１０を介して強制減速又は回避ステアリングを実行することによって、衝突回避のための運転を支援することができる。
【0160】
撮像ユニット１２１０１～１２１０４のうちの少なくとも１つは、赤外線を検出する赤外線カメラであり得る。例えば、マイクロコンピュータ１２０５１は、撮像ユニット１２１０１～１２１０４によってキャプチャされた画像内に歩行者が存在するかどうかを判定することによって、歩行者を認識することができる。例えば、歩行者認識は、赤外線カメラとしての撮像ユニット１２１０１～１２１０４によってキャプチャされた画像内の特定の点を抽出する手順と、物体が歩行者であるかどうかを判断するために、物体の輪郭線を示す一連の特定の点に対してパターンマッチング処理を実行する手順とによって実行される。マイクロコンピュータ１２０５１が撮像ユニット１２１０１～１２１０４によってキャプチャされた画像上に歩行者が存在すると判定し、歩行者を認識した場合、音声及び画像出力ユニット１２０５２は、認識された歩行者を強調するために、表示ユニット１２０６２を制御して、四角形の輪郭線を重ねて表示する。また、音声及び画像出力ユニット１２０５２は、表示ユニット１２０６２を制御して、歩行者などを示すアイコンを所望の位置に表示することができる。
【0161】
これまでに、本開示による技術が適用可能な車両制御システムの一例について説明した。本開示による技術は、上記構成のうち、撮像ユニット１２０３１、運転者状態検出ユニット１２０４１などに適用可能である。
【0162】
これまでに、本開示の実施形態について説明したが、本開示の技術的範囲は、上記の実施形態に限定されず、本開示の要旨から逸脱しない範囲で種々の変形例が可能である。更に、他の実施形態及び変形例における構成要素は、適切に組み合わせることができる。
【0163】
更に、本明細書に記載されている実施形態における効果は例示に過ぎず、他の効果が制限なしに存在し得る。
【0164】
更に、本技術は、以下の構成を採用することができる。
（１）
画素アレイユニットを含み、前記画素アレイユニットが、複数の画素群を含み、各画素群が、
複数の単位画素であって、前記複数の単位画素が、少なくとも第１及び第２の単位画素を含む、複数の単位画素と、
複数の光電変換領域であって、各単位画素が、少なくとも１つの前記光電変換領域を含む、複数の光電変換領域と、
前記複数の光電変換領域に選択的に結合された第１の読み出し回路と、
前記複数の光電変換領域に選択的に結合された第２の読み出し回路と、
分離構造であって、前記分離構造が、前記第１の単位画素を前記第２の単位画素から分離する、分離構造と、
を含む、撮像デバイス。
（２）
前記分離構造が、ディープトレンチ分離構造部分を含む、（１）に記載の撮像デバイス。
（３）
前記分離構造が、全層トレンチ分離構造部分を含む、（１）又は（２）に記載の撮像デバイス。
（４）
前記分離構造が、全体的にディープトレンチ分離構造である、（１）に記載の撮像デバイス。
（５）
前記第２の読み出し回路が、アドレスイベント検出読み出し回路である、（１）～（４）のいずれか一項に記載の撮像デバイス。
（６）
前記第１の読み出し回路が、撮像信号生成回路である、（１）～（５）のいずれか一項に記載の撮像デバイス。
（７）
基板を更に含み、前記光電変換要素が、前記基板内に形成され、前記基板の第１の表面が、入射光表面であり、前記基板の第２の表面が、非入射光表面であり、前記第１及び第２の読み出し回路のうちの少なくとも１つの要素の少なくとも一部分が、前記ディープトレンチ分離構造の端部と前記基板の前記第２の表面との間に形成されている、（１）～（６）のいずれか一項に記載の撮像デバイス。
（８）
前記第１の単位画素の前記光電変換領域が、第１の単位画素転送トランジスタ及び画素群転送トランジスタによって前記撮像信号生成回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素転送トランジスタ及び前記画素群転送トランジスタによって前記撮像信号生成回路に選択的に接続されている、（１）～（７）のいずれか一項に記載の撮像デバイス。
（９）
前記第１の単位画素の前記光電変換領域が、前記第１の単位画素転送トランジスタ及び画素群オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、前記第２の単位画素転送トランジスタ及び前記画素群オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続されている、（８）に記載の撮像デバイス。
（１０）
前記第１の単位画素の前記光電変換領域が、第１の単位画素転送トランジスタによって前記撮像信号生成回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素転送トランジスタによって前記撮像信号生成回路に選択的に接続されている、（１）～（７）のいずれか一項に記載の撮像デバイス。
（１１）
前記第１の単位画素の前記光電変換領域が、第１の単位画素オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続されている、（１０）に記載の撮像デバイス。
（１２）
各画素群が、第３の単位画素及び第４の単位画素を更に含み、前記第１、第２、及び第３の単位画素が、２×２アレイに配置されている、（１）～（１１）のいずれか一項に記載の撮像デバイス。
（１３）
各画素群が、全層トレンチ分離構造によって隣接する画素群から分離されている、（１２）に記載の撮像デバイス。
（１４）
前記第１の単位画素を前記第２の単位画素から分離する前記分離構造が、第１の分離構造であり、前記第１の分離構造が、前記第３の単位画素を前記第４の単位画素から分離し、第２の分離構造が、前記第１の単位画素を前記第３の単位画素から分離し、前記第２の分離構造が、前記第２の単位画素を前記第４の単位画素から分離し、前記第２の分離構造が、前記第１の分離構造と交差している、（１２）又は（１３）に記載の撮像デバイス。
（１５）
前記第１の分離構造が、全体的にディープトレンチ分離構造であり、前記第２の分離構造が、全体的にディープトレンチ分離構造である、（１４）に記載の撮像デバイス。
（１６）
前記第１の分離構造が、全体的にディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第１の部分が、ディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第２の部分が、全層分離構造である、（１４）に記載の撮像デバイス。
（１７）
前記第１の分離構造の少なくとも一部分が、ディープトレンチ分離構造であり、前記第１の分離構造の少なくとも第２の部分が、全層分離構造であり、前記第２の分離構造が、全体的にディープトレンチ分離構造である、（１４）に記載の撮像デバイス。
（１８）
前記第１の分離構造の少なくとも一部分が、ディープトレンチ分離構造であり、前記第１の分離構造の少なくとも第２の部分が、全層分離構造であり、前記第２の分離構造の少なくとも第１の部分が、ディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第２の部分が、全層分離構造である、（１４）に記載の撮像デバイス。
（１９）
撮像レンズと、
固体撮像デバイスと、を含み、前記固体撮像デバイスが、
画素アレイユニットを含み、前記撮像レンズが、入射光を前記画素アレイユニットに通過させ、前記画素アレイユニットが、複数の画素群を含み、各画素群が、
複数の単位画素であって、前記複数の単位画素が、少なくとも第１及び第２の単位画素を含む、複数の単位画素と、
複数の光電変換領域であって、各単位画素が、少なくとも１つの前記光電変換領域を含む、複数の光電変換領域と、
前記複数の光電変換領域に選択的に結合された第１の読み出し回路と、
前記複数の光電変換領域に選択的に結合された第２の読み出し回路と、
分離構造であって、前記分離構造が、前記第１の単位画素を前記第２の単位画素から分離する、分離構造と、
を含む、電子機器。
（１）
画素アレイユニットを含み、前記画素アレイユニットが、複数の画素群を含み、各画素群が、
複数の単位画素であって、前記複数の単位画素が、少なくとも第１及び第２の単位画素を含む、複数の単位画素と、
複数の光電変換領域であって、各単位画素が、少なくとも１つの前記光電変換領域を含む、複数の光電変換領域と、
前記複数の光電変換領域に選択的に結合された第１の読み出し回路と、
前記複数の光電変換領域に選択的に結合された第２の読み出し回路と、
分離構造であって、前記分離構造が、前記第１の単位画素を前記第２の単位画素から分離する、分離構造と、
を含む、撮像デバイス。
（２）
前記分離構造が、ディープトレンチ分離構造部分を含む、（１）に記載の撮像デバイス。
（３）
前記分離構造が、全層トレンチ分離構造部分を含む、（１）又は（２）に記載の撮像デバイス。
（４）
前記分離構造が、全体的にディープトレンチ分離構造である、（１）に記載の撮像デバイス。
（５）
前記第２の読み出し回路が、アドレスイベント検出読み出し回路である、（１）～（４）のいずれか一項に記載の撮像デバイス。
（６）
前記第１の読み出し回路が、撮像信号生成回路である、（１）～（５）のいずれか一項に記載の撮像デバイス。
（７）
基板を更に含み、前記光電変換要素が、前記基板内に形成され、前記基板の第１の表面が、入射光表面であり、前記基板の第２の表面が、非入射光表面であり、前記第１及び第２の読み出し回路のうちの少なくとも１つの要素の少なくとも一部分が、前記ディープトレンチ分離構造の端部と前記基板の前記第２の表面との間に形成されている、（１）～（６）のいずれか一項に記載の撮像デバイス。
（８）
前記第１の単位画素の前記光電変換領域が、第１の単位画素転送トランジスタ及び画素群転送トランジスタによって前記撮像信号生成回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素転送トランジスタ及び前記画素群転送トランジスタによって前記撮像信号生成回路に選択的に接続されている、（１）～（７）のいずれか一項に記載の撮像デバイス。
（９）
前記第１の単位画素の前記光電変換領域が、前記第１の単位画素転送トランジスタ及び画素群オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、前記第２の単位画素転送トランジスタ及び前記画素群オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続されている、（８）に記載の撮像デバイス。
（１０）
前記第１の単位画素の前記光電変換領域が、第１の単位画素転送トランジスタによって前記撮像信号生成回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素転送トランジスタによって前記撮像信号生成回路に選択的に接続されている、（１）～（７）のいずれか一項に記載の撮像デバイス。
（１１）
前記第１の単位画素の前記光電変換領域が、第１の単位画素オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続され、前記第２の単位画素の前記光電変換領域が、第２の単位画素オーバーフローゲートトランジスタによって前記アドレスイベント検出読み出し回路に選択的に接続されている、（１０）に記載の撮像デバイス。
（１２）
各画素群が、第３の単位画素及び第４の単位画素を更に含み、前記第１、第２、及び第３の単位画素が、２×２アレイに配置されている、（１）～（１１）のいずれか一項に記載の撮像デバイス。
（１３）
各画素群が、全層トレンチ分離構造によって隣接する画素群から分離されている、（１２）に記載の撮像デバイス。
（１４）
前記第１の単位画素を前記第２の単位画素から分離する前記分離構造が、第１の分離構造であり、前記第１の分離構造が、前記第３の単位画素を前記第４の単位画素から分離し、第２の分離構造が、前記第１の単位画素を前記第３の単位画素から分離し、前記第２の分離構造が、前記第２の単位画素を前記第４の単位画素から分離し、前記第２の分離構造が、前記第１の分離構造と交差している、（１２）又は（１３）に記載の撮像デバイス。
（１５）
前記第１の分離構造が、全体的にディープトレンチ分離構造であり、前記第２の分離構造が、全体的にディープトレンチ分離構造である、（１４）に記載の撮像デバイス。
（１６）
前記第１の分離構造が、全体的にディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第１の部分が、ディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第２の部分が、全層分離構造である、（１４）に記載の撮像デバイス。
（１７）
前記第１の分離構造の少なくとも一部分が、ディープトレンチ分離構造であり、前記第１の分離構造の少なくとも第２の部分が、全層分離構造であり、前記第２の分離構造が、全体的にディープトレンチ分離構造である、（１４）に記載の撮像デバイス。
（１８）
前記第１の分離構造の少なくとも一部分が、ディープトレンチ分離構造であり、前記第１の分離構造の少なくとも第２の部分が、全層分離構造であり、前記第２の分離構造の少なくとも第１の部分が、ディープトレンチ分離構造であり、前記第２の分離構造の少なくとも第２の部分が、全層分離構造である、（１４）に記載の撮像デバイス。
（１９）
撮像レンズと、
固体撮像デバイスと、を含み、前記固体撮像デバイスが、
画素アレイユニットを含み、前記撮像レンズが、入射光を前記画素アレイユニットに通過させ、前記画素アレイユニットが、複数の画素群を含み、各画素群が、
複数の単位画素であって、前記複数の単位画素が、少なくとも第１及び第２の単位画素を含む、複数の単位画素と、
複数の光電変換領域であって、各単位画素が、少なくとも１つの前記光電変換領域を含む、複数の光電変換領域と、
前記複数の光電変換領域に選択的に結合された第１の読み出し回路と、
前記複数の光電変換領域に選択的に結合された第２の読み出し回路と、
分離構造であって、前記分離構造が、前記第１の単位画素を前記第２の単位画素から分離する、分離構造と、
を含む、電子機器。
【0165】
添付の特許請求の範囲又はその同等物の範囲内である限り、設計要件及び他の要因に応じて、種々の修正、組み合わせ、サブコンビネーション及び変更が生じ得ることを当業者は理解すべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17A】
【図17B】
【図18A】
【図18B】
【図18C】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23】
【図24A】
【図24B】
【図25A】
【図25B】
【図25C】
【図26A】
【図26B】
【図27A】
【図27B】
【図27C】
【図28A】
【図28B】
【図28C】
【図29A】
【図29B】
【図30】
【図31】
【国際調査報告】